プロセッサ装置
【課題】ハードウェア資源を有効に活用できる動的再構成可能なプロセッサ装置を提案する。
【解決手段】本発明のプロセッサ装置１は、それぞれが同期動作し制御信号に応じた処理を行う複数の機能ブロック１０ａ、１０ｂ、１０ｃと、各機能ブロック１０ａ、１０ｂ、１０ｃの入出力１１ａ〜１２ｃの帯域幅よりも小さい帯域幅に変更可能であって各機能ブロック１０ａ、１０ｂ、１０ｃ間を接続する接続手段３０と、接続手段３０の帯域幅を変更する第1の変更手段と、各機能ブロック１０ａ、１０ｂ、１０ｃの入出力データのデータ転送速度を変更する第２の変更手段と、第１の変更手段と第２の変更手段とを制御する制御手段５０とを備えることを特徴とする。
【解決手段】本発明のプロセッサ装置１は、それぞれが同期動作し制御信号に応じた処理を行う複数の機能ブロック１０ａ、１０ｂ、１０ｃと、各機能ブロック１０ａ、１０ｂ、１０ｃの入出力１１ａ〜１２ｃの帯域幅よりも小さい帯域幅に変更可能であって各機能ブロック１０ａ、１０ｂ、１０ｃ間を接続する接続手段３０と、接続手段３０の帯域幅を変更する第1の変更手段と、各機能ブロック１０ａ、１０ｂ、１０ｃの入出力データのデータ転送速度を変更する第２の変更手段と、第１の変更手段と第２の変更手段とを制御する制御手段５０とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の機能ブロックを有するプロセッサ装置に関するものである。
【背景技術】
【０００２】
近年、演算器、レジスタ、メモリなどからなる機能ブロックを複数備え、それらの機能ブロック間で相互にデータの送受信を行い、演算処理を行うプロセッサ装置が注目されている。
【０００３】
このようなプロセッサ装置では、各機能ブロックにまんべんなく処理を割り振ることによって低消費電力で高い演算処理性能を実現することができるが、各機能ブロックにおける演算処理を制御するための制御情報が必要となる。
【０００４】
ここで、各機能ブロックにおける演算処理を制御するための制御情報を、Ｃ言語で記述されたプログラムからコンパイラによって自動的に生成する技術が開示されている（例えば、非特許文献１。）。
【０００５】
上記非特許文献１に開示されているコンパイラによって制御情報を自動的に生成する場合に、その制御情報に従って動作する各機能ブロックにできるだけ均等に処理を割り振るためには、一の機能ブロックとできるだけ多くの他の機能ブロックとが接続され、データの送受信が可能であることが望ましい。
【０００６】
しかしながら、各機能ブロック間を接続する配線を増やすと、プロセッサ装置のチップ面積および消費電力の増大を招いてしまう。
【０００７】
そこで、配線数を増加させることなく各機能ブロック間のデータの送受信の自由度を向上させるために、各機能ブロック間の接続を動的に切換え可能とする技術が開示されている（例えば、特許文献１。）。
【非特許文献１】“Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｘｐｌｏｒａｔｉｏｎ ｆｏｒ ａ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｔｅｍｐｌａｔｅ“， ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒｓ ｖｏｌ． ２２， Ｎｏ．２， ２００５
【特許文献１】国際公開ＷＯ２００３／００９１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した特許文献１で開示されている技術では、各機能ブロック間の接続を動的に切換え可能であるが、ある機能ブロック間の接続において要求されるレイテンシや帯域幅については何ら考慮されていない。
【０００９】
そのため、データの送受信がなされる機能ブロック間を動的に接続したとしても、例えば、一方の配線では帯域幅に近いデータ転送がなされ、他方の配線ではわずかな量のデータ転送しかなされないといった状況が生じ、配線や機能ブロックなどのハードウェア資源を有効に活用できないという問題がある。
【００１０】
本発明は、上記従来技術の問題点を解決するためになされたものであって、実行するアプリケーションの性質に応じてハードウェア資源の効率的に再配分することができるプロセッサ装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の実施形態に係るプロセッサ装置は、出力データポートを有する第１の機能ブロックと、入力データポートを有する第２の機能ブロックと、前記第１の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第１の接続手段と、データ転送に使用する前記第１の接続手段のビット幅を変更する第１の変更手段と、前記第１の機能ブロックへ第１の機能制御情報を送信し、前記第２の機能ブロックへ第２の機能制御情報を送信する第１の制御手段と、前記第１の制御手段と同期して動作し、前記第１の変更手段へ第１の接続制御情報を送信する第２の制御手段とを備え、前記第１の機能ブロックは、前記第１の機能制御情報に指定される処理の結果を前記出力データポートから出力し、前記第１の変更手段は、データ転送に使用する前記第１の接続手段のビット幅を、前記第１の接続制御情報によって指定されるビット幅へ変更し、前記第２の機能ブロックは、前記第２の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行うことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、実行するアプリケーションの性質に応じてハードウェア資源の効率的に再配分することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るプロセッサ装置１の構成を示すブロック図である。
この第１の実施形態に係るプロセッサ装置１は、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、接続装置３０と、機能ブロック構成制御装置４０と、接続ライン構成制御装置５０とを備える。
【００１５】
機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、それぞれ入力データポート（ｉｎ）１１ａ〜１１ｃと出力データポート（ｏｕｔ）１２ａ〜１２ｃを有する。機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの入力データポート（ｉｎ）１１ａ〜１１ｃ、出力データポート（ｏｕｔ）１２ａ〜１２ｃは、それぞれセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続される。各セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、接続装置３０と２本の信号線により接続される。各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続装置３０を介して、互いに接続される。
【００１６】
入力データポート１１ａ〜１１ｃと出力データポート１２ａ〜１２ｃのビット幅、および入力データポート１１ａ〜１１ｃと出力データポート１２ａ〜１２ｃに接続される信号線のビット幅は、６４ビットである。各セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続装置３０を接続する２本の信号線のビット幅は、それぞれ６４ビットである。
【００１７】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１に従って機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ、およびセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御情報を送信し、その動作を制御する。接続ライン構成制御装置５０は、接続ラインの制御情報５１に従って接続装置３０へ制御情報を送信し、その動作を制御する。
【００１８】
機能ブロックの制御情報４１、接続ラインの制御情報５１は、図示しない記憶部に記憶されていても良く、それぞれ機能ブロック構成制御装置４０、接続ライン構成制御装置５０が記憶していても良い。また、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とは同一のハードウェアで構成されていても良い。
【００１９】
なお、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、接続装置３０と、機能ブロック構成制御装置４０と、接続ライン構成制御装置５０とは、同一のクロック信号によって、同期して、動作する。
【００２０】
図２は、機能ブロックの構成の例を示すブロック図である。なお、機能ブロックは、図２に示す一例に限られず、入力データポートもしくは出力データポートを備え、ＡＬＵやレジスタファイル、ＲＡＭ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＦ、外部Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）のうち少なくともいずれか１つを有するものであればよい。
【００２１】
図２（ａ）は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）１３と、２つの入力データポート１１Ｌ−１、１１Ｒ−１と、１つの出力データポート１２−１とを有する機能ブロックの例を示す。
２つの入力データポート１１Ｌ−１、１１Ｒ−１から入力されたデータに対して、ＡＬＵ１３は、機能ブロック構成制御装置４０から受信した制御情報に従い、加算、減算などの演算処理を行う。制御情報によりＡＬＵ１３が行う演算の種類が指定される。ＡＬＵ１３の演算結果は、フリップフロップ（ＦＦ）１４に記憶され、１クロック経過後に、出力データポート１２−１から出力される。
【００２２】
図２（ｂ）は、レジスタファイル１５と、１つの入力データポート１１−２と、２つの出力データポート１２Ｌ−２、１２Ｒ−２とを有する機能ブロックの例を示す。
１つの入力データポート１１−２はレジスタファイル１５のライトポートであり、２つの出力データポート１２Ｌ−２、１２Ｒ−２はレジスタファイル１５のリードポートである。レジスタファイル１５に対して、２リード１ライトを同時に行うことができる。機能ブロック構成制御装置４０から受信した制御情報は、ポートごとに、レジスタファイル１５に対するアクセス（リードあるいはライト）の有無やアクセスするレジスタＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を指定する。
【００２３】
図２（ｃ）は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１６と、１つの入力データポート１１−３と、１つの出力データポート１２−３とを有する機能ブロックの例を示す。
１つの入力データポート１１−３はＲＡＭ１６のライトポートであり、１つの出力データポート１２ａ−３はＲＡＭ１６のリードポートである。ＲＡＭ１６に対して、１リード１ライトを同時に行うことができる。機能ブロック構成制御装置４０から受信した制御情報は、ポートごとに、ＲＡＭ１６に対するアクセス（リードあるいはライト）の有無やアクセスするアドレスを指定する。
図３は、接続装置３０の構成を示すブロック図である。
接続装置３０は、送信データ変換装置ＴＸ１１〜ＴＸ３２と、受信データ変換装置ＲＸ１１〜ＲＸ３２と、データリンク装置３１とを有する。送信データ変換装置ＴＸ１１、ＴＸ１２は、機能ブロックＡ１０ａの出力データポート１２ａに接続されたセレクタ２２ａと接続される。送信データ変換装置ＴＸ２１、ＴＸ２２は、機能ブロックＢ１０ｂの出力データポート１２ｂに接続されたセレクタ２２ｂと接続される。送信データ変換装置ＴＸ３１、ＴＸ３２は、機能ブロックＣ１０ｃの出力データポート１２ｃに接続されたセレクタ２２ｃと接続される。
【００２４】
受信データ変換装置ＲＸ１１、ＲＸ１２は、機能ブロックＡ１０ａの入力データポート１１ａに接続されたセレクタ２１ａと接続される。受信データ変換装置ＲＸ２１、ＲＸ２２は、機能ブロックＢ１０ｂの入力データポート１１ｂに接続されたセレクタ２１ｂと接続される。受信データ変換装置ＲＸ３１、ＲＸ３２は、機能ブロックＣ１０ｃの入力データポート１１ｃに接続されたセレクタ２１ｃと接続される。
【００２５】
送信データ変換装置ＴＸ１１〜ＴＸ３２および受信データ変換装置ＲＸ１１〜ＲＸ３２は、データリンク装置３１と接続される。なお、送信データ変換装置ＴＸ１１〜ＴＸ３２および受信データ変換装置ＲＸ１１〜ＲＸ３２とデータリンク装置３１との接続の詳細については後述する。
【００２６】
図４は、送信データ変換装置ＴＸ１１の構成を示すブロック図である。なお、そのほかの送信データ変換装置ＴＸ１２〜ＴＸ３２の構成も同様である。
送信データ変換装置ＴＸ１１は、セレクタ２２ａと接続された１本の６４ビット幅信号線ｉｎから入力される６４ビット幅のデータを、データリンク装置３１と接続された４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４へ出力する。
【００２７】
送信データ変換装置ＴＸ１１は、フリップフロップＦＦ１〜ＦＦ４と、スイッチ回路ｔ１〜ｔ１３とを備える。図４において、スイッチ回路ｔ１〜ｔ１３は、信号線が交差する点を囲む丸記号で示される。スイッチ回路ｔ１〜ｔ１３は、交差する信号線をどのように接続するか、あるいはまったく接続しないかを切り替える。スイッチ回路ｔ１〜ｔ１３は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報に従って、切り替えられる。なお、送信データ変換装置ＴＸ１１〜ＴＸ３２のスイッチ回路ｔ１〜ｔ１３は、それぞれ独立に制御される。
【００２８】
また、図４において、フリップフロップＦＦ１からの出力とスイッチ回路ｔ３からの出力の合流地点、フリップフロップＦＦ２からの出力とスイッチ回路ｔ４からの出力の合流地点、フリップフロップＦＦ３からの出力とスイッチ回路ｔ２からの出力の合流地点、および、フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点には、論理和演算器を設けられている。
【００２９】
図５乃至図７は、送信データ変換装置ＴＸ１１の動作時における各スイッチ回路ｔ１〜ｔ１３の切り替えの例を示すブロック図である。なお、図５乃至図７において、点線で表された配線部分は、データが伝送されないことを示す。
【００３０】
図５は、送信データ変換装置ＴＸ１１が、同一クロックで、６４ビット幅信号線ｉｎから入力されたデータを４本の１６ビット信号線ｏｕｔ１〜ｏｕｔ４へ出力する際の、スイッチ回路切り替え例を示す。
【００３１】
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１、ｔ３、ｔ１０を経由し、信号線ｏｕｔ１へ出力される。信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２、ｔ１３を経由し、信号線ｏｕｔ３へ出力される。信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。
【００３２】
図５に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、同一クロックで、６４ビット幅の入力データを４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４へ出力する
図６は、送信データ変換装置ＴＸ１１が、２クロックで、６４ビット幅の入力データを２本の１６ビット信号線ｏｕｔ１、ｏｕｔ４へ出力する際の、スイッチ回路切り替え例を示す。
【００３３】
［第１番目のクロック］
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。
信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１を経由し、フリップフロップＦＦ１へ記憶される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２を経由し、フリップフロップＦＦ４へ記憶される。
【００３４】
一方、信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４、ｔ３、ｔ１０を経由し、信号線ｏｕｔ１へ出力される。信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。
【００３５】
［第２番目のクロック］
フリップフロップＦＦ１に記憶された信号線ｉｎ１からのデータは、スイッチ回路ｔ１０を経由し、信号線ｏｕｔ１へ出力される。フリップフロップＦＦ４に記憶された信号線ｉｎ３からのデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。ここで、フリップフロップＦＦ１からの出力と信号線ｉｎ２からの出力の合流地点では、信号線ｉｎ２からの出力がすべて“０”とされることで、合流地点の論理和演算器からフリップフロップＦＦ１の出力がそのまま信号線ｏｕｔ１に出力される。フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点においても、信号線ｉｎ４からの出力がすべて“０”とされることで、合流地点の論理和演算器からフリップフロップＦＦ４の出力がそのまま信号線ｏｕｔ４に出力される。
【００３６】
図６に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、２クロックで、６４ビット幅の入力データを２本の１６ビット幅信号線ｏｕｔ１、ｏｕｔ４へ出力する
図７は、送信データ変換装置ＴＸ１１が、４クロックで、６４ビット幅の入力データを２本の１６ビット信号線ｏｕｔ２へ出力する際の、スイッチ回路切り替え例を示す。
【００３７】
［第１番目のクロック］
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。
信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１、ｔ３を経由し、フリップフロップＦＦ２へ記憶される。信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４を経由し、フリップフロップＦＦ３へ記憶される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２を経由し、フリップフロップＦＦ４へ記憶される。
【００３８】
一方、信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００３９】
［第２番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ３からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４０】
一方、フリップフロップＦＦ３に記憶された信号線ｉｎ２からのデータは、フリップフロップＦＦ４へ記憶される。フリップフロップＦＦ２に記憶された信号線ｉｎ１からのデータは、フリップフロップＦＦ２へ記憶される。
【００４１】
ここで、フリップフロップＦＦ２からの出力と信号線ｉｎ２からの出力の合流地点、フリップフロップＦＦ３からの出力と信号線ｉｎ３からの出力の合流地点、およびフリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ２、ｉｎ３、ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ２からの出力、フリップフロップＦＦ３からの出力、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４２】
［第３番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ２からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４３】
一方、フリップフロップＦＦ３に記憶された信号線ｉｎ１からのデータは、フリップフロップＦＦ４へ記憶される。
【００４４】
ここで、フリップフロップＦＦ３からの出力と信号線ｉｎ３からの出力の合流地点、およびフリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ３、ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ３からの出力、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４５】
［第４番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ１からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４６】
ここで、フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４７】
図７に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、４クロックで、６４ビット幅の入力データを１本の１６ビット幅信号線ｏｕｔ２へ出力する
以上に示したように、送信データ変換装置ＴＸ１１〜ＴＸ３２は、接続ライン構成制御装置５０から受信する接続ラインの制御情報５１に従い、図５乃至図７に示すいずれかのようにスイッチ回路ｔ１〜ｔ１３を切り替える。なお、送信データ変換装置ＴＸ１１〜３２のスイッチ回路の切り換え方は、図５乃至図７に示すものに限られない。また、送信データ変換装置ＴＸ１１〜ＴＸ３２の入力を１本の６４ビット幅信号線ｉｎとし、出力を４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４としたが、これに限られない。例えば、送信データ変換装置ＴＸ１１〜ＴＸ３２の入力を１本の６４ビット幅信号線ｉｎとし、出力を６４本の１ビット幅信号線ｏｕｔ１〜ｏｕｔ６４としても良い。
【００４８】
図８は、受信データ変換装置ＲＸ１１の構成を示すブロック図である。なお、その他の受信データ変換装置ＲＸ１２〜ＲＸ３２の構成も同様である。
受信データ変換装置ＲＸ１１は、データリンク装置３１と接続された４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されるデータを、セレクタ２１ａと接続された１本の６４ビット幅信号線ｏｕｔへ出力する。
【００４９】
受信データ変換装置ＲＸ１１は、フリップフロップＦＦ５〜ＦＦ８と、スイッチ回路ｒ１〜ｒ１３とを備える。図８において、スイッチ回路ｒ１〜ｒ１３は、信号線が交差する点を囲む丸記号で示される。スイッチ回路ｒ１〜ｒ１３は、交差する信号線をどのように接続するか、あるいはまったく接続しないかを切り替えることができる。スイッチ回路ｒ１〜ｒ１３は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報に従って、切り替えられる。なお、受信データ変換装置ＲＸ１１〜ＲＸ３２のスイッチ回路ｒ１〜ｒ１３は、それぞれ独立に制御される。
【００５０】
図９乃至図１１は、受信データ変換装置ＲＸ１１の動作時における各スイッチ回路ｒ１〜ｒ１３の切り替えの例を示すブロック図である。なお、図９乃至図１１において、点線で表された配線部分は、データが伝送されないことを示す。
【００５１】
図９は、受信データ変換装置ＲＸ１１が、同一クロックで、４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されたデータを、１本の６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３切り替え例を示す。
【００５２】
信号線ｉｎ１から入力されたデータは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。信号線ｉｎ２から入力されたデータは、スイッチ回路ｒ１、ｒ１２を経由して、信号線ｏｕｔ２へ伝送される。信号線ｉｎ３から入力されたデータは、スイッチ回路ｒ３、ｒ５、ｒ１０を経由して、信号線ｏｕｔ３へ伝送される。信号線ｉｎ４から入力されたデータは、スイッチ回路ｒ４、ｒ１１、ｒ１３を経由して、信号線ｏｕｔ４へ伝送される。１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４に伝送されたデータは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００５３】
図９に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、同一クロックで、４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する
図１０は、受信データ変換装置ＲＸ１１が、２クロックで、２本の１６ビット幅信号線ｉｎ１、ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３の切り替え例を示す。
【００５４】
［第１番目のクロック］
信号線ｉｎ１から入力された第１データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。信号線ｉｎ４から入力された第２データは、スイッチ回路ｒ４を経由して、フリップフロップＦＦ８に記憶される。
【００５５】
［第２番目のクロック］
信号線ｉｎ１から入力された第３データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。信号線ｉｎ４から入力された第４データは、スイッチ回路ｒ４を経由して、信号線ｏｕｔ３へ伝送される。
【００５６】
また、フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第１データは、スイッチ回路ｒ１２を経由し、信号線ｏｕｔ２へ伝送される。フリップフロップＦＦ８に記憶された信号線ｉｎ４からの第２データは、スイッチ回路ｒ１３を経由し、信号線ｏｕｔ４へ伝送される。
【００５７】
このように、信号線ｏｕｔ１〜ｏｕｔ４に伝送された第１乃至第４データは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００５８】
図１０に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、２クロックで、２本の１６ビット幅信号線ｉｎ１、ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する。
【００５９】
図１１は、受信データ変換装置ＲＸ１１が、４クロックで、１本の１６ビット幅信号線ｉｎ１から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３の切り替え例を示す。
【００６０】
［第１番目のクロック］
信号線ｉｎ１から入力された第１データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６１】
［第２番目のクロック］
フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第１データは、フリップフロップＦＦ６に記憶される。
【００６２】
信号線ｉｎ１から入力された第２データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６３】
［第３番目のクロック］
フリップフロップＦＦ６に記憶された信号線ｉｎ１からの第１データは、フリップフロップＦＦ７に記憶される。フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第２データは、フリップフロップＦＦ６に記憶される。
【００６４】
信号線ｉｎ１から入力された第３データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６５】
［第４番目のクロック］
フリップフロップＦＦ７に記憶された信号線ｉｎ１からの第１データは、信号線ｏｕｔ４へ伝送される。フリップフロップＦＦ６に記憶された信号線ｉｎ１からの第２データは、信号線ｏｕｔ３へ伝送される。フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第３データは、信号線ｏｕｔ２へ伝送される。
【００６６】
信号線ｉｎ１から入力された第４データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。
【００６７】
このように、幅信号線ｏｕｔ１〜ｏｕｔ４に伝送された第１乃至第４データは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００６８】
図１１に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、４クロックで、１本の１６ビット幅信号線ｉｎ１から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する。
【００６９】
以上に示したように、受信データ変換装置ＲＸ１１〜ＲＸ３２は、接続ライン構成制御装置５０から受信する接続ラインの制御情報５１に従い、図９乃至図１１に示すいずれかのようにスイッチ回路ｒ１〜ｒ１３を切り替える。なお、受信データ変換装置ＲＸ１１〜ＲＸ３２のスイッチ回路の切り換え方は、図９乃至図１１に示すものに限られない。また、受信データ変換装置ＲＸ１１〜ＲＸ３２の入力を４本の１６ビット幅信号線ｉｎ１〜ｉｎ４とし、出力を１本の６４ビット幅信号線ｏｕｔとしたが、これに限られない。例えば、受信データ変換装置ＲＸ１１〜ＲＸ３２の入力を６４本の１ビット幅信号線ｉｎ１〜ｉｎ６４とし、出力を１本の６４ビット幅信号線ｏｕｔとしても良い。
【００７０】
なお、図５のスイッチ切換え状態の送信データ変換装置の信号線ｏｕｔ１〜ｏｕｔ４と、図９のスイッチ切換え状態の受信データ変換装置の信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、同じクロックで、６４ビット幅のデータを送受信することができる。以下、同様に、図６の出力信号線ｏｕｔ１〜ｏｕｔ４と図１０の入力信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、２クロックで、６４ビット幅のデータを送受信することができる。図７の出力信号線ｏｕｔ１〜ｏｕｔ４と図１１の入力信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、４クロックで、６４ビット幅のデータを送受信することができる。
【００７１】
図１２は、データリンク装置３１の構成を示すブロック図である。
データリンク装置３１は、データリンクＤＬ１１〜ＤＬ４４と、スイッチ回路ＳＷ１〜ＳＷ１２と、図１２に丸記号で示されたスイッチ回路とを備える。
【００７２】
データリンクＤＬ１１〜ＤＬ１４は、受信データ変換装置ＲＸ１１、ＲＸ１２、ＲＸ２１と送信データ変換装置ＴＸ１１、ＴＸ１２と接続される。データリンクＤＬ２１〜ＤＬ２４は、受信データ変換装置ＲＸ２２と接続される。データリンクＤＬ３１〜ＤＬ３４は、送信データ変換装置ＴＸ２１と接続される。データリンクＤＬ４１〜ＤＬ４４は、受信データ変換装置ＲＸ３１、ＲＸ３２と送信データ変換装置ＴＸ２２、ＴＸ３１、ＴＸ３２と接続される。
【００７３】
各送信データ変換装置ＴＸ１１〜ＴＸ３２からデータリンクへ伸びる４本の矢印は、それぞれ図４に示す信号線ｏｕｔ１〜ｏｕｔ４と接続された１６ビット幅信号線である。データリンクから各受信データ変換装置ＲＸ１１〜ＲＸ３２へ伸びる４本の矢印は、それぞれ図８に示す信号線ｉｎ１〜ｉｎ４と接続された１６ビット幅の信号線である。
【００７４】
受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２と、データリンクとの間の接続の有無を切り替えるスイッチ回路は、図１２において、受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２と接続された信号線とデータリンクとの交差する点を囲む丸記号で示される。
【００７５】
スイッチ回路ＳＷ１は、データリンクＤＬ１１とデータリンクＤＬ２１との間を接続あるいは開放する。以下、同様に、ＳＷ２は「ＤＬ１２−ＤＬ２２間」、ＳＷ３は「ＤＬ１３−ＤＬ２３間」、ＳＷ４は「ＤＬ１４−ＤＬ２４間」、ＳＷ５は「ＤＬ２１−ＤＬ３１間」、ＳＷ６は「ＤＬ２２−ＤＬ３２間」、ＳＷ７は「ＤＬ２３−ＤＬ３３間」、ＳＷ８は「ＤＬ２４−ＤＬ３４間」、ＳＷ９は「ＤＬ３１−ＤＬ４１間」、ＳＷ１０は「ＤＬ３２−ＤＬ４２間」、ＳＷ１１は「ＤＬ３３−ＤＬ４３間」、ＳＷ１２は「ＤＬ３４−ＤＬ４４間」を接続あるいは開放する。
【００７６】
なお、受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２とデータリンクＤＬ１１〜ＤＬ４４との間の接続の有無を切り替えるスイッチ回路、および、スイッチ回路ＳＷ１〜ＳＷ１２は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報によって、切り換え動作が制御される。
【００７７】
また、データリンクＤＬ１１〜ＤＬ４４を１６ビット幅の信号線としたが、送信データ変換装置ＴＸ１１〜ＴＸ３２の出力用の信号線ｏｕｔ１〜ｏｕｔ４および受信データ変換装置ＲＸ１１〜ＲＸ３２の入力用の信号線ｉｎ１〜ｉｎ４と同一の帯域幅であればよい。
【００７８】
図１３は、機能ブロック構成制御装置４０と接続ライン構成制御装置５０の制御の動作を示す図である。なお、図１３には、プロセッサＡ１０ａと、セレクタ２２ａと、図１２の点線で囲まれた領域Ａに含まれる、送信データ変換装置ＴＸ１１、ＴＸ１２およびデータリンクＤＬ１１〜ＤＬ１４とを示す。また、機能ブロック構成制御装置４０および接続ライン構成制御装置５０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００７９】
機能ブロック構成制御装置４０は、機能ブロックＡ１０ａとセレクタ２２ａへ制御信号を送信して、その動作を制御する。接続ライン構成制御装置５０は、送信データ変換手段ＴＸ１１、ＴＸ１２と、送信データ変換手段ＴＸ１１、ＴＸ１２とデータリンクＤＬ１１〜ＤＬ１４との接続の有無を切り替えるスイッチ回路へ、制御パスを介して制御信号を送信して、その動作を制御する。
【００８０】
図１４は、機能ブロック構成制御装置４０がセレクタ２１ａ、２２ａを制御する際の動作を示す図である。なお、セレクタ２１ｂ、２１ｃはセレクタ２１ａと同じ構成であり、セレクタ２２ｂ、２２ｃはセレクタ２２ａと同じ構成である。また、機能ブロック構成制御装置４０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００８１】
セレクタ２１ａは、機能ブロック構成制御装置４０から送信された制御情報に応じて、入力された２つのデータのうち、一方を出力する。セレクタ２２ａは、機能ブロック構成制御装置４０から送信された制御情報に応じて、入力された１つのデータを、２本の配線うち一方もしくは両方へ出力する。
【００８２】
図１５は、接続ライン構成制御装置５０がスイッチ回路ＳＷ１〜ＳＷ４へ制御情報を送信しその動作を制御する際の動作を示す図である。
なお、図１５には、図１２の点線で囲まれた領域Ｂに含まれる、受信データ変換装置ＲＸ２１、ＲＸ２２と、データリンクＤＬ１１〜ＤＬ１４、ＤＬ２１〜ＤＬ２４と、スイッチ回路ＳＷ１〜ＳＷ４を示す。また、接続ライン構成制御装置５０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００８３】
接続ライン構成制御装置５０は、スイッチ回路ＳＷ１〜ＳＷ４へ、制御パスを介して制御信号を送信し、その動作を制御する。
【００８４】
図１６は、機能ブロックの制御情報４１と接続ラインの制御情報５１とを示す図である。
機能ブロックの制御情報４１は、ＩＤ１と、ＩＤ２と、機能ブロック・セレクタの構成情報との３つの情報を有するエントリを複数有する。ＩＤ１は、機能ブロックの制御情報４１のエントリごとにふられる数字である。ＩＤ２は、接続ラインの制御情報５１のエントリごとにふられる数字である。機能ブロック・セレクタの構成情報は、機能ブロック構成制御装置４０によって機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ送信される制御情報である。
【００８５】
接続ラインの制御情報５１は、ＩＤ２と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、接続ライン構成制御装置５０によって接続装置３０へ送信される制御情報である。
【００８６】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を、１クロックごとに１エントリずつ読み出す。機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を１エントリ読み出したら、機能ブロック・セレクタの構成情報を制御情報として、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとへ送信する。また、機能ブロック構成制御装置４０は、ＩＤ２の値を接続ライン構成制御装置５０へ送信する。
【００８７】
接続ライン構成制御装置５０は、機能ブロック構成制御装置４０からＩＤ２の値を受信したら、そのＩＤ２の値を有するエントリを選択する。接続ライン構成制御装置５０は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【００８８】
なお、機能ブロックの制御情報４１と接続ラインの制御情報５１とは、圧縮されて記憶されても良い。この際、機能ブロック構成制御装置４０と接続ライン構成制御装置５０は、圧縮されている制御情報を復元する復元装置を有する。
【００８９】
また、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とを同期させる方式は、機能ブロック構成制御装置４０が接続ライン構成制御装置５０へＩＤ２を送信して同期するものに限られない。例えば、機能ブロックの制御情報４１のＩＤ２の代わりにフラグが記憶されており、機能ブロック構成制御装置４０から接続ライン構成制御装置５０へフラグが送信されると、接続ライン構成制御装置５０が接続ラインの制御情報５１の次のエントリを読み出すこととしてもよい。
【００９０】
さらに、接続ライン構成制御装置５０がカウンタを有し、そのカウンタ値が一定値に達すると接続ラインの制御情報５１の次のエントリを読み出すこととしてもよい。さらにまた、図示しない外部プロセッサが、接続ライン構成制御装置５０に接続ラインの制御情報５１を切り替えることとしてもよい。
【００９１】
図１７乃至図２０は、プロセッサ装置１が演算処理を行う際の動作を示す図である。図１７は、「ＩＤ２＝１」における接続装置３０の構成を示すブロック図である。図１８は、「ＩＤ２＝２」における接続装置３０の構成を示すブロック図である。
【００９２】
図１７、図１８において、太線は、機能ブロック間でデータが送受信される際に、そのデータが伝送される信号線を示す。太線の矢印はデータが伝送される方向を示す。太線以外の信号線では、データの伝送は行われない。
【００９３】
「ＩＤ２＝１」において、送信データ変換装置ＴＸ１２、ＴＸ２２は図５に示すようにスイッチ回路が切り替え、受信データ変換装置ＲＸ２１、ＲＸ３１は図９に示すようにスイッチ回路が切り替えられている。即ち、一方の機能ブロックの出力データポート１２ａ〜１２ｃから出力されたデータは、出力されたクロックと同じクロックのうちに、他方の機能ブロックの入力データポートへ入力される。
【００９４】
「ＩＤ２＝２」において、送信データ変換装置ＴＸ１１〜ＴＸ３２は図７に示すようにスイッチ回路が切り替え、受信データ変換装置ＲＸ１１〜ＲＸ３２は図１１に示すようにスイッチ回路が切り替えられる。即ち、一方の機能ブロックの出力データポートから出力されたデータは、４クロックかけて、他方の機能ブロックの入力データポートへ入力される。
【００９５】
図１９は、プロセッサ装置１が演算処理を行う際の、機能ブロックの制御情報４１の一例を示す図である。図２０は、プロセッサ装置１が図１９の機能ブロックの制御情報４１に従い演算処理を行う際の、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃで実行される命令とデータの入出力関係を示す図である。
【００９６】
ここで、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、図示しないＡＬＵを有する。機能ブロックＡ１０ａは命令「ｉｎｓｔ１、１１〜１４」を、機能ブロックＢ１０ｂは命令「ｉｎｓｔ２、２１〜２４」を、機能ブロックＣ１０ｃは命令「ｉｎｓｔ３、３１〜３４」を実行可能である。機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、命令を実行してから１クロック後にそれぞれの出力データポート１２ａ〜１２ｃからその命令の実行結果を出力する。なお、命令「ｉｎｓｔ２」の実行には命令「ｉｎｓｔ１」の実行結果を使用し、命令「ｉｎｓｔ３」の実行には命令「ｉｎｓｔ２」の実行結果を使用する。また、命令「ｉｎｓｔ２３」、「ｉｎｓｔ３３」、「ｉｎｓｔ１３」、「ｉｎｓｔ３４」、「ｉｎｓｔ１４」、「ｉｎｓｔ２４」の実行には、それぞれ命令「ｉｎｓｔ１１」、「ｉｎｓｔ１２」、「ｉｎｓｔ２１」、「ｉｎｓｔ２２」、「ｉｎｓｔ３１」、「ｉｎｓｔ３２」の実行結果を使用する。
【００９７】
機能ブロックの出力データポート１２ａ〜１２ｃに接続されたセレクタ２２ａ〜２２ｃに対して送信される制御情報については、ｏｕｔ＿ｓｅｌと、機能ブロックの入力データポート１１ａ〜１１ｃに接続されたセレクタ２１ａ〜２１ｃに対して送信される制御情報については、ｉｎ＿ｓｅｌと記載する。
【００９８】
セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへの制御情報ｏｕｔ＿ｓｅｌ、ｉｎ＿ｓｅｌは、“０”、“１”、“２”のいずれかの値である。制御情報が“０”の場合、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、データの入出力を行わない。
【００９９】
制御情報が“１”の場合、セレクタ２１ａ〜２１ｃは、受信データ変換装置ＲＸ１１、ＲＸ２１、ＲＸ３１からのデータを入力として選択し、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの入力データポート１１ａ〜１１ｃへ出力する。制御情報が“１”の場合、セレクタ２２ａ〜２２ｃは、各機能ブロックの出力データポート１２ａ〜１２ｃからのデータを入力とし、送信データ変換装置ＴＸ１１、ＴＸ２１、ＴＸ３１へデータを出力する。
【０１００】
制御情報が“２”の場合、セレクタ２１ａ〜２１ｃは、受信データ変換装置ＲＸ１２、ＲＸ２２、ＲＸ３２からのデータを入力として選択し、各機能ブロックの入力データポート１１ａ〜１１ｃへ出力する。制御情報が“２”の場合、セレクタ２２ａ〜２２ｃは、各機能ブロックの出力データポート１２ａ〜１２ｃからのデータを入力とし、送信データ変換装置ＴＸ１２、ＴＸ２２、ＴＸ３２へデータを出力する。
【０１０１】
次に、機能ブロック構成制御装置４０が、図１９の機能ブロックの制御情報４１に従って、演算処理を行う際の動作を説明する。なお、機能ブロック構成制御装置４０は、図１９に示す「ＩＤ１＝１」のエントリから順に実行する。
［第１クロック：ＩＤ１＝１、ＩＤ２＝１］
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝１」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値“１”を接続ライン構成制御装置５０へ送信する。接続ライン構成制御装置５０はＩＤ２の値“１”を受信すると、接続ラインの制御情報１から「ＩＤ２＝１」のエントリの接続装置構成情報を読み出す。接続ライン構成制御装置５０は、読み出した接続装置構成情報に従い、接続装置３０を図１７に示す接続関係とするように制御する。なお、接続装置３０は、機能ブロックの制御情報４１の「ＩＤ１＝６」のエントリが機能ブロック構成制御装置４０によって実行されるまで、図１７に示す接続関係を維持する。
【０１０２】
次に、機能ブロック構成制御装置４０は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御信号“０”を送信する。セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、この制御信号に従い、データの入出力を行わない。
【０１０３】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１」を、機能ブロックＢ１０ｂへ「ＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１」を実行し、機能ブロックＢ１０ｂ、Ｃ１０ｃは待機状態となる。
【０１０４】
［第２クロック：ＩＤ１＝２、ＩＤ２＝１］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１の「ＩＤ１＝２」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“１”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１７に示す接続関係を維持する。
【０１０５】
次に、機能ブロック構成制御装置４０は、セレクタ２２ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１０６】
そのため、機能ブロックＡ１０ａの出力データポート１２ａから出力されるデータは、セレクタ２２ａ、送信データ変換装置ＴＸ１２、データリンク装置３１、受信データ変換装置ＲＸ２１、およびセレクタ２１ｂを介して、機能ブロックＢ１０ｂの入力データポート１１ｂへ到達する。
【０１０７】
ここで、第１クロックで、機能ブロックＡ１０ａは命令「ｉｎｓｔ１」の処理を開始している。そのため、第２クロックで、機能ブロックＡ１０ａは、命令「ｉｎｓｔ１」の処理結果を出力データポート１２ａから出力する。そして、機能ブロックＢ１０ｂには、命令「ｉｎｓｔ１」の処理結果が入力データポート１１ｂから入力される。
【０１０８】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２」を実行し、Ｃは待機状態となる。
【０１０９】
以下、第３乃至第５クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１１０】
［第６クロック：ＩＤ１＝６、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝６」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”に変更されたため、接続ライン構成制御装置５０へＩＤ２の値“２”を送信する。接続ライン構成制御装置５０はＩＤ２の値“２”を受信すると、接続ラインの制御情報５１から「ＩＤ２＝２」のエントリの接続装置構成情報を読み出す。接続ライン構成情報装置５０は、読み出した接続装置構成情報に従い、接続装置３０を図１８に示す接続関係となるように制御する。
【０１１１】
次に、機能ブロック構成制御装置４０は、すべてのセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御信号“０”を送信する。そのため、機能ブロック間のデータ転送は行われない。
【０１１２】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１１」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２１」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１１」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２１」を実行し、Ｃは待機状態となる。
【０１１３】
［第７クロック：ＩＤ１＝７、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝７」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１８に示す接続関係を維持する。
【０１１４】
次に、機能ブロック構成制御装置４０は、セレクタ２２ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１１５】
そのため、機能ブロックＡ１０ａの出力データポート１２ａから出力されるデータは、セレクタ２２ａ、送信データ変換装置ＴＸ１２、データリンク装置３１、受信データ変換装置ＲＸ２１、およびセレクタ２１ｂを介して、４クロックかけて、機能ブロックＢ１０ｂの入力データポート１１ｂへ第１０クロックに到達する。
【０１１６】
また、機能ブロックＢ１０ｂの出力データポート１２ｂから出力されるデータは、セレクタ２２ｂ、送信データ変換装置ＴＸ２１、データリンク装置３１、受信データ変換装置ＲＸ１１、およびセレクタ２１ａを介して、４クロックかけて、機能ブロックＡ１０ａの入力データポート１１ａへ第１０クロックに到達する。
【０１１７】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１２」を、機能ブロックＢ１０ｂへ「ＮＯＰ」を、機能ブロックＣ１０ｃへ「ｉｎｓｔ３１」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１２」を実行し、機能ブロックＢ１０ｂは待機状態となり、機能ブロックＣ１０ｃは「ｉｎｓｔ３１」を実行する。
【０１１８】
以下、第８および第９クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１１９】
［第１０クロック：ＩＤ１＝１０、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１の「ＩＤ１＝１０」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１８に示す接続関係を維持する。
【０１２０】
次に、機能ブロック構成制御装置４０は、セレクタ２１ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１２１】
そのため、機能ブロックＡ１０ａの入力データポート１１ａには、受信データ変換装置ＲＸ１２からのデータが入力される。機能ブロックＢ１０ｂの入力データポート１１ｂには、受信データ変換装置ＲＸ２１からのデータが入力される。
【０１２２】
ここで、機能ブロックＡ１０ａが第６クロックで行った命令「ｉｎｓｔ１１」の処理結果が、４クロックかけて、機能ブロックＢ１０ｂの入力データポート１１ｂに到達し、入力される。また、機能ブロックＢ１０ｂが第６クロックで行った命令「ｉｎｓｔ２１」の処理結果が、４クロックかけて、機能ブロックＡ１０ａの入力データポート１１ａに到達し、入力される。
【０１２３】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１３」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２３」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１３」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２３」を実行し、Ｃは待機状態となる。
【０１２４】
以下、第１１および第１２クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１２５】
図２０は、プロセッサ装置１が図１９の機能ブロックの制御情報４１に従い演算処理を行う際の、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃで実行される命令とデータの入出力関係を示す図である。
第１乃至第１２クロックに対応して、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃに割り当てられる命令が記載されている。これは、図１９に示す、機能ブロックの制御情報４１と同一である。
【０１２６】
［第１〜第５クロック］
「クロック１の機能ブロックＡ１０ａからクロック２の機能ブロックＢ１０ｂへの矢印」が記載されている。これは、機能ブロックＡ１０ａが、クロック１で命令「ｉｎｓｔ１」を実行する。そして、クロック２で、機能ブロックＡ１０ａから機能ブロックＢ１０ｂへ、その実行結果が伝達されることを示す。
【０１２７】
これは、クロック１からクロック５までの領域にある矢印、例えば、「クロック２の機能ブロックＡ１０ａからクロック３の機能ブロックＢ１０ｂへの矢印」や「クロック４の機能ブロックＢ１０ｂからクロック５の機能ブロックＣ１０ｃへの矢印」についても同様である。
【０１２８】
［第６〜第１２クロック］
「クロック６の機能ブロックＡ１０ａからクロック１０の機能ブロックＢ１０ｂへの矢印」が記載されている。これは、機能ブロックＡ１０ａが、クロック６で命令「ｉｎｓｔ１１」を実行する。そして、機能ブロックＡ１０ａが、クロック７からクロック１０まで４クロックをかけて、その実行結果を機能ブロックＢ１０ｂへ伝送することを示す。
【０１２９】
これは、クロック６からクロック１２までの領域にある矢印、例えば、「クロック７の機能ブロックＡ１０ａからクロック１１の機能ブロックＣ１０ｃへの矢印」や「クロック７の機能ブロックＣ１０ｃからクロック１１の機能ブロックＡ１０ａへの矢印」についても同様である。
【０１３０】
第１乃至第５クロックでは、「ＩＤ２＝１」であり、機能ブロックＡ１０ａと機能ブロックＢ１０ｂ間、および、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃ間を接続する配線の帯域幅は大きい。しかし、機能ブロックＡ１０ａと機能ブロックＢ１０ｂ間、および、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃ間、以外のデータ転送は行えない。
第１乃至第５クロックにおけるデータ転送は、機能ブロックＡ１０ａから機能ブロックＢ１０ｂへ、あるいは、機能ブロックＢ１０ｂから機能ブロックＣ１０ｃへしか行われない。しかし、機能ブロックＡ１０ａの命令「ｉｎｓｔ１」の実行結果を使用して、機能ブロックＢ１０ｂが命令「ｉｎｓｔ２」を実行する。また、機能ブロックＢ１０ｂの命令「ｉｎｓｔ２」の実行結果を使用して、機能ブロックＣ１０ｃが命令「ｉｎｓｔ３」を実行する。そのため、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ間を接続する配線の帯域幅が大きくデータ転送が素早くなされた方が、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃが大気状態となる時間を短縮することができる。そのため、プロセッサ装置１全体としての処理効率が向上する。
【０１３１】
一方、第６乃至第１２クロックでは、即ち「ＩＤ２＝２」であり、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは任意の他の機能ブロックへデータ転送を行うことができる。しかし、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ間を接続する配線の帯域幅は小さい。
【０１３２】
第６乃至第１２クロックにおけるデータ転送は、機能ブロックＡ１０ａから機能ブロックＢ１０ｂ、Ｃ１０ｃへ、機能ブロックＢ１０ｂから機能ブロックＣ１０ｃ、Ａ１０ａへ、および機能ブロックＣ１０ｃから機能ブロックＡ１０ａ、Ｂ１０ｂへと多岐にわたる。このような状況では、特定の機能ブロック間の帯域幅を大きくするよりも、各機能ブロックがデータを直接送信することができる相手先を選択する際の自由度が大きくする必要がある。
【０１３３】
このように、第１の実施形態に係るプロセッサ装置１は、各機能ブロックの接続関係のみならず、各機能ブロック間の配線の帯域幅を各機能ブロックの入出力データポートの帯域幅よりも小さな単位で動的に変更する。そのため、プロセッサ装置で実行されるアプリケーションの性質に応じて配線資源の配分の仕方を動的に変更することができ、各機能ブロック間のデータ転送を効率的に行うことができる。各機能ブロック間のデータ転送効率を向上させることにより、各機能ブロックの処理効率をも向上させることができ、プロセッサ装置が備えるハードウェア資源を有効に活用することができる。これによって、プロセッサ装置のチップ面積を減少でき、消費電力が抑制可能となる。
【０１３４】
なお、本実施形態では、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの制御を行う機能ブロック構成制御装置４０と、接続装置３０の制御を行う接続ライン構成制御装置５０と、を別々のハードウェアとする構成を採用した。クロックサイクルごとに各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの処理を制御する機能ブロック構成制御装置４０には大きな処理速度が求められる。一方、実行されるアプリケーションの切り替えなどの比較的長い期間ごとに接続装置３０の接続関係を変更する接続ライン構成制御装置５０の処理速度は小さくても問題はない。そのため、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とを別々のハードウェアで実現することにより、必要とされる処理能力に応じた構成とすることできる。
【０１３５】
また、第１の実施形態に係るプロセッサ装置１は、各機能ブロックの入出力データポート１１ａ〜１２ｃと接続装置３０との間にセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備える。機能ブロック構成制御装置４０は、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとそれらに接続されたセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃに対して制御信号を送信する。一方、接続ライン構成制御装置５０は、接続装置３０が備える多数のスイッチ回路に対して制御信号を送信する。そのため、接続ライン構成制御装置５０が動作する際の消費電力は、機能ブロック構成制御装置４０が動作する際の消費電力よりも大きい。機能ブロック構成制御装置４０がセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを制御することによって接続関係を変更可能な構成とすることで、接続ライン構成制御装置５０の動作回数を減少させることができ、消費電力を低減することができる。
【０１３６】
なお、第１の実施形態に係るプロセッサ装置１は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えない構成とすることができる。図２１は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えないプロセッサ装置を示すブロック図である。このような構成とすることで、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとそれらに接続された配線が占めるチップ面積を減少することができる。
【０１３７】
（第２の実施形態）
図２２は、本発明の第２の実施形態に係るプロセッサ装置２の構成を示すブロック図である。
この第２の実施形態に係るプロセッサ装置２は、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、機能ブロック構成制御装置４０と、第１の接続ライン構成制御装置５０−１と、第２の接続ライン構成制御装置５０−２とを備える。なお、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、機能ブロック構成制御装置４０は、第１の実施形態と同じであるので、同一符号をつけてその説明は省略する。
【０１３８】
第１の接続ライン構成制御装置５０−１は、第１の接続ラインの制御情報５１−１に従って、接続装置３０を制御する。第２の接続ライン構成制御装置５０−２は、第２の接続ラインの制御情報５１−２に従って、接続装置３０を制御する。
【０１３９】
つまり、第１の実施形態の接続ライン構成制御装置５０が、第１の接続ライン構成制御装置５０−１と第２の接続ライン構成制御装置５０−２とにより構成される点が、第１の実施形態と比較して相異する。
【０１４０】
図２３は、機能ブロックの制御情報４１と第１および第２の接続ラインの制御情報５１−１、５１−２とを示す図である。
機能ブロックの制御情報４１は、ＩＤ１と、ＩＤ３と、ＩＤ４と、機能ブロック・セレクタの構成情報との４つの情報を有するエントリを複数有する。ＩＤ１は、機能ブロックの制御情報４１のエントリごとにふられる数字である。ＩＤ３は、第１の接続ラインの制御情報５１−１のエントリごとにふられる数字である。ＩＤ４は、第２の接続ラインの制御情報５１−２のエントリごとにふられる数字である。機能ブロック・セレクタの構成情報は、機能ブロック構成制御装置４０によって機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ送信される制御情報である。
【０１４１】
第１の接続ラインの制御情報５１−１は、ＩＤ３と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、第１の接続ライン構成制御装置によって接続装置３０へ送信される制御情報である。
【０１４２】
第２の接続ラインの制御情報５１−２は、ＩＤ４と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、第２の接続ライン構成制御装置５０−２によって接続装置３０へ送信される制御情報である。
【０１４３】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を、１クロックごとに１エントリずつ読み出す。機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を１エントリ読み出したら、機能ブロック・セレクタの構成情報を制御情報として、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとへ送信する。機能ブロック構成制御装置４０は、ＩＤ３の値を第１の接続ライン構成制御装置５０−１へ、ＩＤ４の値を第２の接続ライン構成制御装置５０−２へ送信する。
【０１４４】
第１の接続ライン構成制御装置５０−１は、機能ブロック構成制御装置４０からＩＤ３の値を受信したら、そのＩＤ３の値を有するエントリを選択する。第１の接続ライン構成制御装置５０−２は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【０１４５】
第２の接続ライン構成制御装置５０−２は、機能ブロック構成制御装置４０からＩＤ４の値を受信したら、そのＩＤ４の値を有するエントリを選択する。第２の接続ライン構成制御装置５０−２は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【０１４６】
このように、第２の実施形態に係るプロセッサ装置１は、接続装置３０を制御する接続ライン構成制御装置５０を別個の２つのハードウェアとして構成する。そのため、例えば、第１の制御ライン制御装置に５０−１よって制御される接続装置３０の動作頻度が大きく、第２の制御ライン制御装置５０−２によって制御される接続装置３０の動作頻度が小さい場合など、第１の制御ライン制御装置５０−１と第２の制御ライン制御装置５０−２とを独立して動作させることができ、消費電力を削減できる。また、第１の制御ラインの接続情報５１−１と第２の制御ラインの接続情報５１−２との２つの情報によって接続装置３０を制御するため、一方あるいは双方の制御ラインの接続情報のエントリ数を小さくしたとしても、接続装置３０の複雑な制御を実現することができる。
【０１４７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４８】
【図１】本発明の第１の実施形態に係るプロセッサ装置１の構成を示すブロック図。
【図２】機能ブロックの構成の例を示すブロック図。
【図３】接続装置３０の構成を示すブロック図。
【図４】送信データ変換装置ＴＸ１１の構成を示すブロック図。
【図５】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図６】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図７】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図８】受信データ変換装置ＲＸ１１の構成を示すブロック図。
【図９】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１０】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１１】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１２】データリンク装置３１の構成を示すブロック図。
【図１３】機能ブロック構成制御装置４０と接続ライン構成制御装置５０の制御の動作を示す図。
【図１４】機能ブロック構成制御装置４０がセレクタ２１ａ、２２ａを制御する際の動作を示す図。
【図１５】接続ライン構成制御装置５０がスイッチ回路を制御する際の動作を示す図。
【図１６】機能ブロックの制御情報４１と接続ラインの制御情報５１とを示す図。
【図１７】接続装置３０の構成「ＩＤ２＝１」を示すブロック図。
【図１８】接続装置３０の構成「ＩＤ２＝２」を示すブロック図。
【図１９】機能ブロックの制御情報４１の一例を示す図。
【図２０】各機能ブロックで実行される命令とデータの入出力関係を示す図。
【図２１】セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えないプロセッサ装置１を示すブロック図。
【図２２】第２の実施形態に係るプロセッサ装置１の構成を示すブロック図。
【図２３】機能ブロックの制御情報４１と第１の接続ラインの制御情報５１−１と第２の接続ラインの制御情報５１−２とを示す図。
【符号の説明】
【０１４９】
１、２・・・プロセッサ装置
１０ａ・・・機能ブロックＡ
１０ｂ・・・機能ブロックＢ
１０ｃ・・・機能ブロックＣ
１１ａ、１１ｂ、１１ｃ、１１Ｌ−１、１１Ｒ−１、１１−２、１１−３・・・入力データポート
１２ａ、１２ｂ、１２ｃ、１２−１、１２Ｌ−２、１２Ｒ−２、１２−３・・・出力データポート
１３・・・ＡＬＵ
１４・・・フリップフロップ
１５・・・レジスタファイル
１６・・・ＲＡＭ
２１ａ、２１ｂ，２１ｃ，２２ａ、２２ｂ、２２ｃ・・・セレクタ
３０・・・接続装置
３１・・・データリンク装置
ＴＸ１１、ＴＸ１２、ＴＸ２１、ＴＸ２２、ＴＸ３１、ＴＸ３２・・・送信データ変換装置
ＲＸ１１、ＲＸ１２、ＲＸ２１、ＲＸ２２、ＲＸ３１、ＲＸ３２・・・受信データ変換装置
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８・・・フリップフロップ
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２、ｔ１３・・・スイッチ回路
ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ１４、ＤＬ２１、ＤＬ２２、ＤＬ２３、ＤＬ２４、ＤＬ３１、ＤＬ３２、ＤＬ３３、ＤＬ３４、ＤＬ４１、ＤＬ４２、ＤＬ４３、ＤＬ４４・・・データリンク
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３・・・スイッチ回路
４０・・・機能ブロック構成制御装置
４１・・・機能ブロックの制御情報
５０・・・接続ライン構成制御装置
５０−１・・・第１の接続ライン構成制御装置
５０−２・・・第２の接続ライン構成制御装置
５１・・・接続ラインの制御情報
５１−１・・・第１の接続ラインの制御情報
５１−２・・・第２の接続ラインの制御情報
【技術分野】
【０００１】
本発明は、複数の機能ブロックを有するプロセッサ装置に関するものである。
【背景技術】
【０００２】
近年、演算器、レジスタ、メモリなどからなる機能ブロックを複数備え、それらの機能ブロック間で相互にデータの送受信を行い、演算処理を行うプロセッサ装置が注目されている。
【０００３】
このようなプロセッサ装置では、各機能ブロックにまんべんなく処理を割り振ることによって低消費電力で高い演算処理性能を実現することができるが、各機能ブロックにおける演算処理を制御するための制御情報が必要となる。
【０００４】
ここで、各機能ブロックにおける演算処理を制御するための制御情報を、Ｃ言語で記述されたプログラムからコンパイラによって自動的に生成する技術が開示されている（例えば、非特許文献１。）。
【０００５】
上記非特許文献１に開示されているコンパイラによって制御情報を自動的に生成する場合に、その制御情報に従って動作する各機能ブロックにできるだけ均等に処理を割り振るためには、一の機能ブロックとできるだけ多くの他の機能ブロックとが接続され、データの送受信が可能であることが望ましい。
【０００６】
しかしながら、各機能ブロック間を接続する配線を増やすと、プロセッサ装置のチップ面積および消費電力の増大を招いてしまう。
【０００７】
そこで、配線数を増加させることなく各機能ブロック間のデータの送受信の自由度を向上させるために、各機能ブロック間の接続を動的に切換え可能とする技術が開示されている（例えば、特許文献１。）。
【非特許文献１】“Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｘｐｌｏｒａｔｉｏｎ ｆｏｒ ａ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｔｅｍｐｌａｔｅ“， ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒｓ ｖｏｌ． ２２， Ｎｏ．２， ２００５
【特許文献１】国際公開ＷＯ２００３／００９１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した特許文献１で開示されている技術では、各機能ブロック間の接続を動的に切換え可能であるが、ある機能ブロック間の接続において要求されるレイテンシや帯域幅については何ら考慮されていない。
【０００９】
そのため、データの送受信がなされる機能ブロック間を動的に接続したとしても、例えば、一方の配線では帯域幅に近いデータ転送がなされ、他方の配線ではわずかな量のデータ転送しかなされないといった状況が生じ、配線や機能ブロックなどのハードウェア資源を有効に活用できないという問題がある。
【００１０】
本発明は、上記従来技術の問題点を解決するためになされたものであって、実行するアプリケーションの性質に応じてハードウェア資源の効率的に再配分することができるプロセッサ装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の実施形態に係るプロセッサ装置は、出力データポートを有する第１の機能ブロックと、入力データポートを有する第２の機能ブロックと、前記第１の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第１の接続手段と、データ転送に使用する前記第１の接続手段のビット幅を変更する第１の変更手段と、前記第１の機能ブロックへ第１の機能制御情報を送信し、前記第２の機能ブロックへ第２の機能制御情報を送信する第１の制御手段と、前記第１の制御手段と同期して動作し、前記第１の変更手段へ第１の接続制御情報を送信する第２の制御手段とを備え、前記第１の機能ブロックは、前記第１の機能制御情報に指定される処理の結果を前記出力データポートから出力し、前記第１の変更手段は、データ転送に使用する前記第１の接続手段のビット幅を、前記第１の接続制御情報によって指定されるビット幅へ変更し、前記第２の機能ブロックは、前記第２の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行うことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、実行するアプリケーションの性質に応じてハードウェア資源の効率的に再配分することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るプロセッサ装置１の構成を示すブロック図である。
この第１の実施形態に係るプロセッサ装置１は、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、接続装置３０と、機能ブロック構成制御装置４０と、接続ライン構成制御装置５０とを備える。
【００１５】
機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、それぞれ入力データポート（ｉｎ）１１ａ〜１１ｃと出力データポート（ｏｕｔ）１２ａ〜１２ｃを有する。機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの入力データポート（ｉｎ）１１ａ〜１１ｃ、出力データポート（ｏｕｔ）１２ａ〜１２ｃは、それぞれセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続される。各セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、接続装置３０と２本の信号線により接続される。各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続装置３０を介して、互いに接続される。
【００１６】
入力データポート１１ａ〜１１ｃと出力データポート１２ａ〜１２ｃのビット幅、および入力データポート１１ａ〜１１ｃと出力データポート１２ａ〜１２ｃに接続される信号線のビット幅は、６４ビットである。各セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと接続装置３０を接続する２本の信号線のビット幅は、それぞれ６４ビットである。
【００１７】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１に従って機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ、およびセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御情報を送信し、その動作を制御する。接続ライン構成制御装置５０は、接続ラインの制御情報５１に従って接続装置３０へ制御情報を送信し、その動作を制御する。
【００１８】
機能ブロックの制御情報４１、接続ラインの制御情報５１は、図示しない記憶部に記憶されていても良く、それぞれ機能ブロック構成制御装置４０、接続ライン構成制御装置５０が記憶していても良い。また、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とは同一のハードウェアで構成されていても良い。
【００１９】
なお、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、接続装置３０と、機能ブロック構成制御装置４０と、接続ライン構成制御装置５０とは、同一のクロック信号によって、同期して、動作する。
【００２０】
図２は、機能ブロックの構成の例を示すブロック図である。なお、機能ブロックは、図２に示す一例に限られず、入力データポートもしくは出力データポートを備え、ＡＬＵやレジスタファイル、ＲＡＭ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＦ、外部Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）のうち少なくともいずれか１つを有するものであればよい。
【００２１】
図２（ａ）は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）１３と、２つの入力データポート１１Ｌ−１、１１Ｒ−１と、１つの出力データポート１２−１とを有する機能ブロックの例を示す。
２つの入力データポート１１Ｌ−１、１１Ｒ−１から入力されたデータに対して、ＡＬＵ１３は、機能ブロック構成制御装置４０から受信した制御情報に従い、加算、減算などの演算処理を行う。制御情報によりＡＬＵ１３が行う演算の種類が指定される。ＡＬＵ１３の演算結果は、フリップフロップ（ＦＦ）１４に記憶され、１クロック経過後に、出力データポート１２−１から出力される。
【００２２】
図２（ｂ）は、レジスタファイル１５と、１つの入力データポート１１−２と、２つの出力データポート１２Ｌ−２、１２Ｒ−２とを有する機能ブロックの例を示す。
１つの入力データポート１１−２はレジスタファイル１５のライトポートであり、２つの出力データポート１２Ｌ−２、１２Ｒ−２はレジスタファイル１５のリードポートである。レジスタファイル１５に対して、２リード１ライトを同時に行うことができる。機能ブロック構成制御装置４０から受信した制御情報は、ポートごとに、レジスタファイル１５に対するアクセス（リードあるいはライト）の有無やアクセスするレジスタＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を指定する。
【００２３】
図２（ｃ）は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１６と、１つの入力データポート１１−３と、１つの出力データポート１２−３とを有する機能ブロックの例を示す。
１つの入力データポート１１−３はＲＡＭ１６のライトポートであり、１つの出力データポート１２ａ−３はＲＡＭ１６のリードポートである。ＲＡＭ１６に対して、１リード１ライトを同時に行うことができる。機能ブロック構成制御装置４０から受信した制御情報は、ポートごとに、ＲＡＭ１６に対するアクセス（リードあるいはライト）の有無やアクセスするアドレスを指定する。
図３は、接続装置３０の構成を示すブロック図である。
接続装置３０は、送信データ変換装置ＴＸ１１〜ＴＸ３２と、受信データ変換装置ＲＸ１１〜ＲＸ３２と、データリンク装置３１とを有する。送信データ変換装置ＴＸ１１、ＴＸ１２は、機能ブロックＡ１０ａの出力データポート１２ａに接続されたセレクタ２２ａと接続される。送信データ変換装置ＴＸ２１、ＴＸ２２は、機能ブロックＢ１０ｂの出力データポート１２ｂに接続されたセレクタ２２ｂと接続される。送信データ変換装置ＴＸ３１、ＴＸ３２は、機能ブロックＣ１０ｃの出力データポート１２ｃに接続されたセレクタ２２ｃと接続される。
【００２４】
受信データ変換装置ＲＸ１１、ＲＸ１２は、機能ブロックＡ１０ａの入力データポート１１ａに接続されたセレクタ２１ａと接続される。受信データ変換装置ＲＸ２１、ＲＸ２２は、機能ブロックＢ１０ｂの入力データポート１１ｂに接続されたセレクタ２１ｂと接続される。受信データ変換装置ＲＸ３１、ＲＸ３２は、機能ブロックＣ１０ｃの入力データポート１１ｃに接続されたセレクタ２１ｃと接続される。
【００２５】
送信データ変換装置ＴＸ１１〜ＴＸ３２および受信データ変換装置ＲＸ１１〜ＲＸ３２は、データリンク装置３１と接続される。なお、送信データ変換装置ＴＸ１１〜ＴＸ３２および受信データ変換装置ＲＸ１１〜ＲＸ３２とデータリンク装置３１との接続の詳細については後述する。
【００２６】
図４は、送信データ変換装置ＴＸ１１の構成を示すブロック図である。なお、そのほかの送信データ変換装置ＴＸ１２〜ＴＸ３２の構成も同様である。
送信データ変換装置ＴＸ１１は、セレクタ２２ａと接続された１本の６４ビット幅信号線ｉｎから入力される６４ビット幅のデータを、データリンク装置３１と接続された４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４へ出力する。
【００２７】
送信データ変換装置ＴＸ１１は、フリップフロップＦＦ１〜ＦＦ４と、スイッチ回路ｔ１〜ｔ１３とを備える。図４において、スイッチ回路ｔ１〜ｔ１３は、信号線が交差する点を囲む丸記号で示される。スイッチ回路ｔ１〜ｔ１３は、交差する信号線をどのように接続するか、あるいはまったく接続しないかを切り替える。スイッチ回路ｔ１〜ｔ１３は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報に従って、切り替えられる。なお、送信データ変換装置ＴＸ１１〜ＴＸ３２のスイッチ回路ｔ１〜ｔ１３は、それぞれ独立に制御される。
【００２８】
また、図４において、フリップフロップＦＦ１からの出力とスイッチ回路ｔ３からの出力の合流地点、フリップフロップＦＦ２からの出力とスイッチ回路ｔ４からの出力の合流地点、フリップフロップＦＦ３からの出力とスイッチ回路ｔ２からの出力の合流地点、および、フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点には、論理和演算器を設けられている。
【００２９】
図５乃至図７は、送信データ変換装置ＴＸ１１の動作時における各スイッチ回路ｔ１〜ｔ１３の切り替えの例を示すブロック図である。なお、図５乃至図７において、点線で表された配線部分は、データが伝送されないことを示す。
【００３０】
図５は、送信データ変換装置ＴＸ１１が、同一クロックで、６４ビット幅信号線ｉｎから入力されたデータを４本の１６ビット信号線ｏｕｔ１〜ｏｕｔ４へ出力する際の、スイッチ回路切り替え例を示す。
【００３１】
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１、ｔ３、ｔ１０を経由し、信号線ｏｕｔ１へ出力される。信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２、ｔ１３を経由し、信号線ｏｕｔ３へ出力される。信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。
【００３２】
図５に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、同一クロックで、６４ビット幅の入力データを４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４へ出力する
図６は、送信データ変換装置ＴＸ１１が、２クロックで、６４ビット幅の入力データを２本の１６ビット信号線ｏｕｔ１、ｏｕｔ４へ出力する際の、スイッチ回路切り替え例を示す。
【００３３】
［第１番目のクロック］
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。
信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１を経由し、フリップフロップＦＦ１へ記憶される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２を経由し、フリップフロップＦＦ４へ記憶される。
【００３４】
一方、信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４、ｔ３、ｔ１０を経由し、信号線ｏｕｔ１へ出力される。信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。
【００３５】
［第２番目のクロック］
フリップフロップＦＦ１に記憶された信号線ｉｎ１からのデータは、スイッチ回路ｔ１０を経由し、信号線ｏｕｔ１へ出力される。フリップフロップＦＦ４に記憶された信号線ｉｎ３からのデータは、スイッチ回路ｔ５、ｔ６、ｔ７、ｔ８を経由し、信号線ｏｕｔ４へ出力される。ここで、フリップフロップＦＦ１からの出力と信号線ｉｎ２からの出力の合流地点では、信号線ｉｎ２からの出力がすべて“０”とされることで、合流地点の論理和演算器からフリップフロップＦＦ１の出力がそのまま信号線ｏｕｔ１に出力される。フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点においても、信号線ｉｎ４からの出力がすべて“０”とされることで、合流地点の論理和演算器からフリップフロップＦＦ４の出力がそのまま信号線ｏｕｔ４に出力される。
【００３６】
図６に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、２クロックで、６４ビット幅の入力データを２本の１６ビット幅信号線ｏｕｔ１、ｏｕｔ４へ出力する
図７は、送信データ変換装置ＴＸ１１が、４クロックで、６４ビット幅の入力データを２本の１６ビット信号線ｏｕｔ２へ出力する際の、スイッチ回路切り替え例を示す。
【００３７】
［第１番目のクロック］
信号線ｉｎから入力される６４ビット幅のデータは、１６ビットごとに分割され、それぞれ４本の信号線ｉｎ１〜ｉｎ４へ伝送される。
信号線ｉｎ１に伝送されたデータは、スイッチ回路ｔ１、ｔ３を経由し、フリップフロップＦＦ２へ記憶される。信号線ｉｎ２に伝送されたデータは、スイッチ回路ｔ４を経由し、フリップフロップＦＦ３へ記憶される。信号線ｉｎ３に伝送されたデータは、スイッチ回路ｔ２を経由し、フリップフロップＦＦ４へ記憶される。
【００３８】
一方、信号線ｉｎ４に伝送されたデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００３９】
［第２番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ３からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４０】
一方、フリップフロップＦＦ３に記憶された信号線ｉｎ２からのデータは、フリップフロップＦＦ４へ記憶される。フリップフロップＦＦ２に記憶された信号線ｉｎ１からのデータは、フリップフロップＦＦ２へ記憶される。
【００４１】
ここで、フリップフロップＦＦ２からの出力と信号線ｉｎ２からの出力の合流地点、フリップフロップＦＦ３からの出力と信号線ｉｎ３からの出力の合流地点、およびフリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ２、ｉｎ３、ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ２からの出力、フリップフロップＦＦ３からの出力、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４２】
［第３番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ２からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４３】
一方、フリップフロップＦＦ３に記憶された信号線ｉｎ１からのデータは、フリップフロップＦＦ４へ記憶される。
【００４４】
ここで、フリップフロップＦＦ３からの出力と信号線ｉｎ３からの出力の合流地点、およびフリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ３、ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ３からの出力、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４５】
［第４番目のクロック］
フリップフロップＦＦ４に記憶された信号線ｉｎ１からのデータは、スイッチ回路ｔ５、ｔ６、ｔ９、ｔ１１を経由し、信号線ｏｕｔ２へ出力される。
【００４６】
ここで、フリップフロップＦＦ４からの出力と信号線ｉｎ４からの出力の合流地点では、信号線ｉｎ４からの出力がすべて“０”とされることで、それぞれの合流地点の論理和演算器からは、フリップフロップＦＦ４からの出力がそのまま出力される。
【００４７】
図７に示すようにスイッチ回路ｔ１〜ｔ１３が切り替えられることによって、送信データ変換装置ＴＸ１１は、４クロックで、６４ビット幅の入力データを１本の１６ビット幅信号線ｏｕｔ２へ出力する
以上に示したように、送信データ変換装置ＴＸ１１〜ＴＸ３２は、接続ライン構成制御装置５０から受信する接続ラインの制御情報５１に従い、図５乃至図７に示すいずれかのようにスイッチ回路ｔ１〜ｔ１３を切り替える。なお、送信データ変換装置ＴＸ１１〜３２のスイッチ回路の切り換え方は、図５乃至図７に示すものに限られない。また、送信データ変換装置ＴＸ１１〜ＴＸ３２の入力を１本の６４ビット幅信号線ｉｎとし、出力を４本の１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４としたが、これに限られない。例えば、送信データ変換装置ＴＸ１１〜ＴＸ３２の入力を１本の６４ビット幅信号線ｉｎとし、出力を６４本の１ビット幅信号線ｏｕｔ１〜ｏｕｔ６４としても良い。
【００４８】
図８は、受信データ変換装置ＲＸ１１の構成を示すブロック図である。なお、その他の受信データ変換装置ＲＸ１２〜ＲＸ３２の構成も同様である。
受信データ変換装置ＲＸ１１は、データリンク装置３１と接続された４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されるデータを、セレクタ２１ａと接続された１本の６４ビット幅信号線ｏｕｔへ出力する。
【００４９】
受信データ変換装置ＲＸ１１は、フリップフロップＦＦ５〜ＦＦ８と、スイッチ回路ｒ１〜ｒ１３とを備える。図８において、スイッチ回路ｒ１〜ｒ１３は、信号線が交差する点を囲む丸記号で示される。スイッチ回路ｒ１〜ｒ１３は、交差する信号線をどのように接続するか、あるいはまったく接続しないかを切り替えることができる。スイッチ回路ｒ１〜ｒ１３は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報に従って、切り替えられる。なお、受信データ変換装置ＲＸ１１〜ＲＸ３２のスイッチ回路ｒ１〜ｒ１３は、それぞれ独立に制御される。
【００５０】
図９乃至図１１は、受信データ変換装置ＲＸ１１の動作時における各スイッチ回路ｒ１〜ｒ１３の切り替えの例を示すブロック図である。なお、図９乃至図１１において、点線で表された配線部分は、データが伝送されないことを示す。
【００５１】
図９は、受信データ変換装置ＲＸ１１が、同一クロックで、４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されたデータを、１本の６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３切り替え例を示す。
【００５２】
信号線ｉｎ１から入力されたデータは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。信号線ｉｎ２から入力されたデータは、スイッチ回路ｒ１、ｒ１２を経由して、信号線ｏｕｔ２へ伝送される。信号線ｉｎ３から入力されたデータは、スイッチ回路ｒ３、ｒ５、ｒ１０を経由して、信号線ｏｕｔ３へ伝送される。信号線ｉｎ４から入力されたデータは、スイッチ回路ｒ４、ｒ１１、ｒ１３を経由して、信号線ｏｕｔ４へ伝送される。１６ビット幅信号線ｏｕｔ１〜ｏｕｔ４に伝送されたデータは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００５３】
図９に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、同一クロックで、４本の１６ビット幅信号線ｉｎ１〜ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する
図１０は、受信データ変換装置ＲＸ１１が、２クロックで、２本の１６ビット幅信号線ｉｎ１、ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３の切り替え例を示す。
【００５４】
［第１番目のクロック］
信号線ｉｎ１から入力された第１データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。信号線ｉｎ４から入力された第２データは、スイッチ回路ｒ４を経由して、フリップフロップＦＦ８に記憶される。
【００５５】
［第２番目のクロック］
信号線ｉｎ１から入力された第３データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。信号線ｉｎ４から入力された第４データは、スイッチ回路ｒ４を経由して、信号線ｏｕｔ３へ伝送される。
【００５６】
また、フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第１データは、スイッチ回路ｒ１２を経由し、信号線ｏｕｔ２へ伝送される。フリップフロップＦＦ８に記憶された信号線ｉｎ４からの第２データは、スイッチ回路ｒ１３を経由し、信号線ｏｕｔ４へ伝送される。
【００５７】
このように、信号線ｏｕｔ１〜ｏｕｔ４に伝送された第１乃至第４データは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００５８】
図１０に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、２クロックで、２本の１６ビット幅信号線ｉｎ１、ｉｎ４から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する。
【００５９】
図１１は、受信データ変換装置ＲＸ１１が、４クロックで、１本の１６ビット幅信号線ｉｎ１から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する際の、スイッチ回路ｒ１〜ｒ１３の切り替え例を示す。
【００６０】
［第１番目のクロック］
信号線ｉｎ１から入力された第１データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６１】
［第２番目のクロック］
フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第１データは、フリップフロップＦＦ６に記憶される。
【００６２】
信号線ｉｎ１から入力された第２データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６３】
［第３番目のクロック］
フリップフロップＦＦ６に記憶された信号線ｉｎ１からの第１データは、フリップフロップＦＦ７に記憶される。フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第２データは、フリップフロップＦＦ６に記憶される。
【００６４】
信号線ｉｎ１から入力された第３データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、フリップフロップＦＦ５に記憶される。
【００６５】
［第４番目のクロック］
フリップフロップＦＦ７に記憶された信号線ｉｎ１からの第１データは、信号線ｏｕｔ４へ伝送される。フリップフロップＦＦ６に記憶された信号線ｉｎ１からの第２データは、信号線ｏｕｔ３へ伝送される。フリップフロップＦＦ５に記憶された信号線ｉｎ１からの第３データは、信号線ｏｕｔ２へ伝送される。
【００６６】
信号線ｉｎ１から入力された第４データは、スイッチ回路ｒ６、ｒ７、ｒ８、ｒ９を経由して、信号線ｏｕｔ１へ伝送される。
【００６７】
このように、幅信号線ｏｕｔ１〜ｏｕｔ４に伝送された第１乃至第４データは結合され、６４ビット幅信号線ｏｕｔから出力される。
【００６８】
図１１に示すようにスイッチ回路ｒ１〜ｒ１３が切り替えられることによって、受信データ変換装置ＲＸ１１は、４クロックで、１本の１６ビット幅信号線ｉｎ１から入力されたデータを、６４ビット幅信号線ｏｕｔへ出力する。
【００６９】
以上に示したように、受信データ変換装置ＲＸ１１〜ＲＸ３２は、接続ライン構成制御装置５０から受信する接続ラインの制御情報５１に従い、図９乃至図１１に示すいずれかのようにスイッチ回路ｒ１〜ｒ１３を切り替える。なお、受信データ変換装置ＲＸ１１〜ＲＸ３２のスイッチ回路の切り換え方は、図９乃至図１１に示すものに限られない。また、受信データ変換装置ＲＸ１１〜ＲＸ３２の入力を４本の１６ビット幅信号線ｉｎ１〜ｉｎ４とし、出力を１本の６４ビット幅信号線ｏｕｔとしたが、これに限られない。例えば、受信データ変換装置ＲＸ１１〜ＲＸ３２の入力を６４本の１ビット幅信号線ｉｎ１〜ｉｎ６４とし、出力を１本の６４ビット幅信号線ｏｕｔとしても良い。
【００７０】
なお、図５のスイッチ切換え状態の送信データ変換装置の信号線ｏｕｔ１〜ｏｕｔ４と、図９のスイッチ切換え状態の受信データ変換装置の信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、同じクロックで、６４ビット幅のデータを送受信することができる。以下、同様に、図６の出力信号線ｏｕｔ１〜ｏｕｔ４と図１０の入力信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、２クロックで、６４ビット幅のデータを送受信することができる。図７の出力信号線ｏｕｔ１〜ｏｕｔ４と図１１の入力信号線ｉｎ１〜ｉｎ４とをそれぞれ接続することにより、４クロックで、６４ビット幅のデータを送受信することができる。
【００７１】
図１２は、データリンク装置３１の構成を示すブロック図である。
データリンク装置３１は、データリンクＤＬ１１〜ＤＬ４４と、スイッチ回路ＳＷ１〜ＳＷ１２と、図１２に丸記号で示されたスイッチ回路とを備える。
【００７２】
データリンクＤＬ１１〜ＤＬ１４は、受信データ変換装置ＲＸ１１、ＲＸ１２、ＲＸ２１と送信データ変換装置ＴＸ１１、ＴＸ１２と接続される。データリンクＤＬ２１〜ＤＬ２４は、受信データ変換装置ＲＸ２２と接続される。データリンクＤＬ３１〜ＤＬ３４は、送信データ変換装置ＴＸ２１と接続される。データリンクＤＬ４１〜ＤＬ４４は、受信データ変換装置ＲＸ３１、ＲＸ３２と送信データ変換装置ＴＸ２２、ＴＸ３１、ＴＸ３２と接続される。
【００７３】
各送信データ変換装置ＴＸ１１〜ＴＸ３２からデータリンクへ伸びる４本の矢印は、それぞれ図４に示す信号線ｏｕｔ１〜ｏｕｔ４と接続された１６ビット幅信号線である。データリンクから各受信データ変換装置ＲＸ１１〜ＲＸ３２へ伸びる４本の矢印は、それぞれ図８に示す信号線ｉｎ１〜ｉｎ４と接続された１６ビット幅の信号線である。
【００７４】
受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２と、データリンクとの間の接続の有無を切り替えるスイッチ回路は、図１２において、受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２と接続された信号線とデータリンクとの交差する点を囲む丸記号で示される。
【００７５】
スイッチ回路ＳＷ１は、データリンクＤＬ１１とデータリンクＤＬ２１との間を接続あるいは開放する。以下、同様に、ＳＷ２は「ＤＬ１２−ＤＬ２２間」、ＳＷ３は「ＤＬ１３−ＤＬ２３間」、ＳＷ４は「ＤＬ１４−ＤＬ２４間」、ＳＷ５は「ＤＬ２１−ＤＬ３１間」、ＳＷ６は「ＤＬ２２−ＤＬ３２間」、ＳＷ７は「ＤＬ２３−ＤＬ３３間」、ＳＷ８は「ＤＬ２４−ＤＬ３４間」、ＳＷ９は「ＤＬ３１−ＤＬ４１間」、ＳＷ１０は「ＤＬ３２−ＤＬ４２間」、ＳＷ１１は「ＤＬ３３−ＤＬ４３間」、ＳＷ１２は「ＤＬ３４−ＤＬ４４間」を接続あるいは開放する。
【００７６】
なお、受信データ変換装置ＲＸ１１〜ＲＸ３２および送信データ変換装置ＴＸ１１〜ＴＸ３２とデータリンクＤＬ１１〜ＤＬ４４との間の接続の有無を切り替えるスイッチ回路、および、スイッチ回路ＳＷ１〜ＳＷ１２は、接続ライン構成制御装置５０から図示しない制御パスを介して送信される制御情報によって、切り換え動作が制御される。
【００７７】
また、データリンクＤＬ１１〜ＤＬ４４を１６ビット幅の信号線としたが、送信データ変換装置ＴＸ１１〜ＴＸ３２の出力用の信号線ｏｕｔ１〜ｏｕｔ４および受信データ変換装置ＲＸ１１〜ＲＸ３２の入力用の信号線ｉｎ１〜ｉｎ４と同一の帯域幅であればよい。
【００７８】
図１３は、機能ブロック構成制御装置４０と接続ライン構成制御装置５０の制御の動作を示す図である。なお、図１３には、プロセッサＡ１０ａと、セレクタ２２ａと、図１２の点線で囲まれた領域Ａに含まれる、送信データ変換装置ＴＸ１１、ＴＸ１２およびデータリンクＤＬ１１〜ＤＬ１４とを示す。また、機能ブロック構成制御装置４０および接続ライン構成制御装置５０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００７９】
機能ブロック構成制御装置４０は、機能ブロックＡ１０ａとセレクタ２２ａへ制御信号を送信して、その動作を制御する。接続ライン構成制御装置５０は、送信データ変換手段ＴＸ１１、ＴＸ１２と、送信データ変換手段ＴＸ１１、ＴＸ１２とデータリンクＤＬ１１〜ＤＬ１４との接続の有無を切り替えるスイッチ回路へ、制御パスを介して制御信号を送信して、その動作を制御する。
【００８０】
図１４は、機能ブロック構成制御装置４０がセレクタ２１ａ、２２ａを制御する際の動作を示す図である。なお、セレクタ２１ｂ、２１ｃはセレクタ２１ａと同じ構成であり、セレクタ２２ｂ、２２ｃはセレクタ２２ａと同じ構成である。また、機能ブロック構成制御装置４０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００８１】
セレクタ２１ａは、機能ブロック構成制御装置４０から送信された制御情報に応じて、入力された２つのデータのうち、一方を出力する。セレクタ２２ａは、機能ブロック構成制御装置４０から送信された制御情報に応じて、入力された１つのデータを、２本の配線うち一方もしくは両方へ出力する。
【００８２】
図１５は、接続ライン構成制御装置５０がスイッチ回路ＳＷ１〜ＳＷ４へ制御情報を送信しその動作を制御する際の動作を示す図である。
なお、図１５には、図１２の点線で囲まれた領域Ｂに含まれる、受信データ変換装置ＲＸ２１、ＲＸ２２と、データリンクＤＬ１１〜ＤＬ１４、ＤＬ２１〜ＤＬ２４と、スイッチ回路ＳＷ１〜ＳＷ４を示す。また、接続ライン構成制御装置５０からのびる点線の矢印は、制御信号が送信される制御パスを示す。
【００８３】
接続ライン構成制御装置５０は、スイッチ回路ＳＷ１〜ＳＷ４へ、制御パスを介して制御信号を送信し、その動作を制御する。
【００８４】
図１６は、機能ブロックの制御情報４１と接続ラインの制御情報５１とを示す図である。
機能ブロックの制御情報４１は、ＩＤ１と、ＩＤ２と、機能ブロック・セレクタの構成情報との３つの情報を有するエントリを複数有する。ＩＤ１は、機能ブロックの制御情報４１のエントリごとにふられる数字である。ＩＤ２は、接続ラインの制御情報５１のエントリごとにふられる数字である。機能ブロック・セレクタの構成情報は、機能ブロック構成制御装置４０によって機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ送信される制御情報である。
【００８５】
接続ラインの制御情報５１は、ＩＤ２と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、接続ライン構成制御装置５０によって接続装置３０へ送信される制御情報である。
【００８６】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を、１クロックごとに１エントリずつ読み出す。機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を１エントリ読み出したら、機能ブロック・セレクタの構成情報を制御情報として、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとへ送信する。また、機能ブロック構成制御装置４０は、ＩＤ２の値を接続ライン構成制御装置５０へ送信する。
【００８７】
接続ライン構成制御装置５０は、機能ブロック構成制御装置４０からＩＤ２の値を受信したら、そのＩＤ２の値を有するエントリを選択する。接続ライン構成制御装置５０は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【００８８】
なお、機能ブロックの制御情報４１と接続ラインの制御情報５１とは、圧縮されて記憶されても良い。この際、機能ブロック構成制御装置４０と接続ライン構成制御装置５０は、圧縮されている制御情報を復元する復元装置を有する。
【００８９】
また、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とを同期させる方式は、機能ブロック構成制御装置４０が接続ライン構成制御装置５０へＩＤ２を送信して同期するものに限られない。例えば、機能ブロックの制御情報４１のＩＤ２の代わりにフラグが記憶されており、機能ブロック構成制御装置４０から接続ライン構成制御装置５０へフラグが送信されると、接続ライン構成制御装置５０が接続ラインの制御情報５１の次のエントリを読み出すこととしてもよい。
【００９０】
さらに、接続ライン構成制御装置５０がカウンタを有し、そのカウンタ値が一定値に達すると接続ラインの制御情報５１の次のエントリを読み出すこととしてもよい。さらにまた、図示しない外部プロセッサが、接続ライン構成制御装置５０に接続ラインの制御情報５１を切り替えることとしてもよい。
【００９１】
図１７乃至図２０は、プロセッサ装置１が演算処理を行う際の動作を示す図である。図１７は、「ＩＤ２＝１」における接続装置３０の構成を示すブロック図である。図１８は、「ＩＤ２＝２」における接続装置３０の構成を示すブロック図である。
【００９２】
図１７、図１８において、太線は、機能ブロック間でデータが送受信される際に、そのデータが伝送される信号線を示す。太線の矢印はデータが伝送される方向を示す。太線以外の信号線では、データの伝送は行われない。
【００９３】
「ＩＤ２＝１」において、送信データ変換装置ＴＸ１２、ＴＸ２２は図５に示すようにスイッチ回路が切り替え、受信データ変換装置ＲＸ２１、ＲＸ３１は図９に示すようにスイッチ回路が切り替えられている。即ち、一方の機能ブロックの出力データポート１２ａ〜１２ｃから出力されたデータは、出力されたクロックと同じクロックのうちに、他方の機能ブロックの入力データポートへ入力される。
【００９４】
「ＩＤ２＝２」において、送信データ変換装置ＴＸ１１〜ＴＸ３２は図７に示すようにスイッチ回路が切り替え、受信データ変換装置ＲＸ１１〜ＲＸ３２は図１１に示すようにスイッチ回路が切り替えられる。即ち、一方の機能ブロックの出力データポートから出力されたデータは、４クロックかけて、他方の機能ブロックの入力データポートへ入力される。
【００９５】
図１９は、プロセッサ装置１が演算処理を行う際の、機能ブロックの制御情報４１の一例を示す図である。図２０は、プロセッサ装置１が図１９の機能ブロックの制御情報４１に従い演算処理を行う際の、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃで実行される命令とデータの入出力関係を示す図である。
【００９６】
ここで、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、図示しないＡＬＵを有する。機能ブロックＡ１０ａは命令「ｉｎｓｔ１、１１〜１４」を、機能ブロックＢ１０ｂは命令「ｉｎｓｔ２、２１〜２４」を、機能ブロックＣ１０ｃは命令「ｉｎｓｔ３、３１〜３４」を実行可能である。機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは、命令を実行してから１クロック後にそれぞれの出力データポート１２ａ〜１２ｃからその命令の実行結果を出力する。なお、命令「ｉｎｓｔ２」の実行には命令「ｉｎｓｔ１」の実行結果を使用し、命令「ｉｎｓｔ３」の実行には命令「ｉｎｓｔ２」の実行結果を使用する。また、命令「ｉｎｓｔ２３」、「ｉｎｓｔ３３」、「ｉｎｓｔ１３」、「ｉｎｓｔ３４」、「ｉｎｓｔ１４」、「ｉｎｓｔ２４」の実行には、それぞれ命令「ｉｎｓｔ１１」、「ｉｎｓｔ１２」、「ｉｎｓｔ２１」、「ｉｎｓｔ２２」、「ｉｎｓｔ３１」、「ｉｎｓｔ３２」の実行結果を使用する。
【００９７】
機能ブロックの出力データポート１２ａ〜１２ｃに接続されたセレクタ２２ａ〜２２ｃに対して送信される制御情報については、ｏｕｔ＿ｓｅｌと、機能ブロックの入力データポート１１ａ〜１１ｃに接続されたセレクタ２１ａ〜２１ｃに対して送信される制御情報については、ｉｎ＿ｓｅｌと記載する。
【００９８】
セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへの制御情報ｏｕｔ＿ｓｅｌ、ｉｎ＿ｓｅｌは、“０”、“１”、“２”のいずれかの値である。制御情報が“０”の場合、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、データの入出力を行わない。
【００９９】
制御情報が“１”の場合、セレクタ２１ａ〜２１ｃは、受信データ変換装置ＲＸ１１、ＲＸ２１、ＲＸ３１からのデータを入力として選択し、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの入力データポート１１ａ〜１１ｃへ出力する。制御情報が“１”の場合、セレクタ２２ａ〜２２ｃは、各機能ブロックの出力データポート１２ａ〜１２ｃからのデータを入力とし、送信データ変換装置ＴＸ１１、ＴＸ２１、ＴＸ３１へデータを出力する。
【０１００】
制御情報が“２”の場合、セレクタ２１ａ〜２１ｃは、受信データ変換装置ＲＸ１２、ＲＸ２２、ＲＸ３２からのデータを入力として選択し、各機能ブロックの入力データポート１１ａ〜１１ｃへ出力する。制御情報が“２”の場合、セレクタ２２ａ〜２２ｃは、各機能ブロックの出力データポート１２ａ〜１２ｃからのデータを入力とし、送信データ変換装置ＴＸ１２、ＴＸ２２、ＴＸ３２へデータを出力する。
【０１０１】
次に、機能ブロック構成制御装置４０が、図１９の機能ブロックの制御情報４１に従って、演算処理を行う際の動作を説明する。なお、機能ブロック構成制御装置４０は、図１９に示す「ＩＤ１＝１」のエントリから順に実行する。
［第１クロック：ＩＤ１＝１、ＩＤ２＝１］
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝１」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値“１”を接続ライン構成制御装置５０へ送信する。接続ライン構成制御装置５０はＩＤ２の値“１”を受信すると、接続ラインの制御情報１から「ＩＤ２＝１」のエントリの接続装置構成情報を読み出す。接続ライン構成制御装置５０は、読み出した接続装置構成情報に従い、接続装置３０を図１７に示す接続関係とするように制御する。なお、接続装置３０は、機能ブロックの制御情報４１の「ＩＤ１＝６」のエントリが機能ブロック構成制御装置４０によって実行されるまで、図１７に示す接続関係を維持する。
【０１０２】
次に、機能ブロック構成制御装置４０は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御信号“０”を送信する。セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃは、この制御信号に従い、データの入出力を行わない。
【０１０３】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１」を、機能ブロックＢ１０ｂへ「ＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１」を実行し、機能ブロックＢ１０ｂ、Ｃ１０ｃは待機状態となる。
【０１０４】
［第２クロック：ＩＤ１＝２、ＩＤ２＝１］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１の「ＩＤ１＝２」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“１”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１７に示す接続関係を維持する。
【０１０５】
次に、機能ブロック構成制御装置４０は、セレクタ２２ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１０６】
そのため、機能ブロックＡ１０ａの出力データポート１２ａから出力されるデータは、セレクタ２２ａ、送信データ変換装置ＴＸ１２、データリンク装置３１、受信データ変換装置ＲＸ２１、およびセレクタ２１ｂを介して、機能ブロックＢ１０ｂの入力データポート１１ｂへ到達する。
【０１０７】
ここで、第１クロックで、機能ブロックＡ１０ａは命令「ｉｎｓｔ１」の処理を開始している。そのため、第２クロックで、機能ブロックＡ１０ａは、命令「ｉｎｓｔ１」の処理結果を出力データポート１２ａから出力する。そして、機能ブロックＢ１０ｂには、命令「ｉｎｓｔ１」の処理結果が入力データポート１１ｂから入力される。
【０１０８】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２」を実行し、Ｃは待機状態となる。
【０１０９】
以下、第３乃至第５クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１１０】
［第６クロック：ＩＤ１＝６、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝６」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”に変更されたため、接続ライン構成制御装置５０へＩＤ２の値“２”を送信する。接続ライン構成制御装置５０はＩＤ２の値“２”を受信すると、接続ラインの制御情報５１から「ＩＤ２＝２」のエントリの接続装置構成情報を読み出す。接続ライン構成情報装置５０は、読み出した接続装置構成情報に従い、接続装置３０を図１８に示す接続関係となるように制御する。
【０１１１】
次に、機能ブロック構成制御装置４０は、すべてのセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ制御信号“０”を送信する。そのため、機能ブロック間のデータ転送は行われない。
【０１１２】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１１」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２１」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１１」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２１」を実行し、Ｃは待機状態となる。
【０１１３】
［第７クロック：ＩＤ１＝７、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１「ＩＤ１＝７」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１８に示す接続関係を維持する。
【０１１４】
次に、機能ブロック構成制御装置４０は、セレクタ２２ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１１５】
そのため、機能ブロックＡ１０ａの出力データポート１２ａから出力されるデータは、セレクタ２２ａ、送信データ変換装置ＴＸ１２、データリンク装置３１、受信データ変換装置ＲＸ２１、およびセレクタ２１ｂを介して、４クロックかけて、機能ブロックＢ１０ｂの入力データポート１１ｂへ第１０クロックに到達する。
【０１１６】
また、機能ブロックＢ１０ｂの出力データポート１２ｂから出力されるデータは、セレクタ２２ｂ、送信データ変換装置ＴＸ２１、データリンク装置３１、受信データ変換装置ＲＸ１１、およびセレクタ２１ａを介して、４クロックかけて、機能ブロックＡ１０ａの入力データポート１１ａへ第１０クロックに到達する。
【０１１７】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１２」を、機能ブロックＢ１０ｂへ「ＮＯＰ」を、機能ブロックＣ１０ｃへ「ｉｎｓｔ３１」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１２」を実行し、機能ブロックＢ１０ｂは待機状態となり、機能ブロックＣ１０ｃは「ｉｎｓｔ３１」を実行する。
【０１１８】
以下、第８および第９クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１１９】
［第１０クロック：ＩＤ１＝１０、ＩＤ２＝２］
次に、機能ブロック構成制御装置４０は、機能ブロックの制御情報４１の「ＩＤ１＝１０」のエントリを読み出す。
次に、機能ブロック構成制御装置４０は、ＩＤ２の値は“２”のままであるため、接続ライン構成制御装置５０へはＩＤ２の値を送信しない。そのため、接続装置３０は、図１８に示す接続関係を維持する。
【０１２０】
次に、機能ブロック構成制御装置４０は、セレクタ２１ａへ制御信号“２”を送信し、セレクタ２１ｂへ制御信号“１”を送信する。機能ブロック構成制御装置４０は、その他のセレクタには制御信号“０”を送信する。
【０１２１】
そのため、機能ブロックＡ１０ａの入力データポート１１ａには、受信データ変換装置ＲＸ１２からのデータが入力される。機能ブロックＢ１０ｂの入力データポート１１ｂには、受信データ変換装置ＲＸ２１からのデータが入力される。
【０１２２】
ここで、機能ブロックＡ１０ａが第６クロックで行った命令「ｉｎｓｔ１１」の処理結果が、４クロックかけて、機能ブロックＢ１０ｂの入力データポート１１ｂに到達し、入力される。また、機能ブロックＢ１０ｂが第６クロックで行った命令「ｉｎｓｔ２１」の処理結果が、４クロックかけて、機能ブロックＡ１０ａの入力データポート１１ａに到達し、入力される。
【０１２３】
次に、機能ブロック構成制御装置４０は、機能ブロックＡ１０ａへ「ｉｎｓｔ１３」を、機能ブロックＢ１０ｂへ「ｉｎｓｔ２３」を、機能ブロックＣ１０ｃへ「ＮＯＰ」を制御信号として送信する。この制御信号に従い、機能ブロックＡ１０ａは「ｉｎｓｔ１３」を実行し、機能ブロックＢ１０ｂは「ｉｎｓｔ２３」を実行し、Ｃは待機状態となる。
【０１２４】
以下、第１１および第１２クロックにおけるプロセッサ装置１の動作については説明を省略する。
【０１２５】
図２０は、プロセッサ装置１が図１９の機能ブロックの制御情報４１に従い演算処理を行う際の、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃで実行される命令とデータの入出力関係を示す図である。
第１乃至第１２クロックに対応して、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃに割り当てられる命令が記載されている。これは、図１９に示す、機能ブロックの制御情報４１と同一である。
【０１２６】
［第１〜第５クロック］
「クロック１の機能ブロックＡ１０ａからクロック２の機能ブロックＢ１０ｂへの矢印」が記載されている。これは、機能ブロックＡ１０ａが、クロック１で命令「ｉｎｓｔ１」を実行する。そして、クロック２で、機能ブロックＡ１０ａから機能ブロックＢ１０ｂへ、その実行結果が伝達されることを示す。
【０１２７】
これは、クロック１からクロック５までの領域にある矢印、例えば、「クロック２の機能ブロックＡ１０ａからクロック３の機能ブロックＢ１０ｂへの矢印」や「クロック４の機能ブロックＢ１０ｂからクロック５の機能ブロックＣ１０ｃへの矢印」についても同様である。
【０１２８】
［第６〜第１２クロック］
「クロック６の機能ブロックＡ１０ａからクロック１０の機能ブロックＢ１０ｂへの矢印」が記載されている。これは、機能ブロックＡ１０ａが、クロック６で命令「ｉｎｓｔ１１」を実行する。そして、機能ブロックＡ１０ａが、クロック７からクロック１０まで４クロックをかけて、その実行結果を機能ブロックＢ１０ｂへ伝送することを示す。
【０１２９】
これは、クロック６からクロック１２までの領域にある矢印、例えば、「クロック７の機能ブロックＡ１０ａからクロック１１の機能ブロックＣ１０ｃへの矢印」や「クロック７の機能ブロックＣ１０ｃからクロック１１の機能ブロックＡ１０ａへの矢印」についても同様である。
【０１３０】
第１乃至第５クロックでは、「ＩＤ２＝１」であり、機能ブロックＡ１０ａと機能ブロックＢ１０ｂ間、および、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃ間を接続する配線の帯域幅は大きい。しかし、機能ブロックＡ１０ａと機能ブロックＢ１０ｂ間、および、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃ間、以外のデータ転送は行えない。
第１乃至第５クロックにおけるデータ転送は、機能ブロックＡ１０ａから機能ブロックＢ１０ｂへ、あるいは、機能ブロックＢ１０ｂから機能ブロックＣ１０ｃへしか行われない。しかし、機能ブロックＡ１０ａの命令「ｉｎｓｔ１」の実行結果を使用して、機能ブロックＢ１０ｂが命令「ｉｎｓｔ２」を実行する。また、機能ブロックＢ１０ｂの命令「ｉｎｓｔ２」の実行結果を使用して、機能ブロックＣ１０ｃが命令「ｉｎｓｔ３」を実行する。そのため、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ間を接続する配線の帯域幅が大きくデータ転送が素早くなされた方が、機能ブロックＢ１０ｂと機能ブロックＣ１０ｃが大気状態となる時間を短縮することができる。そのため、プロセッサ装置１全体としての処理効率が向上する。
【０１３１】
一方、第６乃至第１２クロックでは、即ち「ＩＤ２＝２」であり、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃは任意の他の機能ブロックへデータ転送を行うことができる。しかし、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃ間を接続する配線の帯域幅は小さい。
【０１３２】
第６乃至第１２クロックにおけるデータ転送は、機能ブロックＡ１０ａから機能ブロックＢ１０ｂ、Ｃ１０ｃへ、機能ブロックＢ１０ｂから機能ブロックＣ１０ｃ、Ａ１０ａへ、および機能ブロックＣ１０ｃから機能ブロックＡ１０ａ、Ｂ１０ｂへと多岐にわたる。このような状況では、特定の機能ブロック間の帯域幅を大きくするよりも、各機能ブロックがデータを直接送信することができる相手先を選択する際の自由度が大きくする必要がある。
【０１３３】
このように、第１の実施形態に係るプロセッサ装置１は、各機能ブロックの接続関係のみならず、各機能ブロック間の配線の帯域幅を各機能ブロックの入出力データポートの帯域幅よりも小さな単位で動的に変更する。そのため、プロセッサ装置で実行されるアプリケーションの性質に応じて配線資源の配分の仕方を動的に変更することができ、各機能ブロック間のデータ転送を効率的に行うことができる。各機能ブロック間のデータ転送効率を向上させることにより、各機能ブロックの処理効率をも向上させることができ、プロセッサ装置が備えるハードウェア資源を有効に活用することができる。これによって、プロセッサ装置のチップ面積を減少でき、消費電力が抑制可能となる。
【０１３４】
なお、本実施形態では、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの制御を行う機能ブロック構成制御装置４０と、接続装置３０の制御を行う接続ライン構成制御装置５０と、を別々のハードウェアとする構成を採用した。クロックサイクルごとに各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃの処理を制御する機能ブロック構成制御装置４０には大きな処理速度が求められる。一方、実行されるアプリケーションの切り替えなどの比較的長い期間ごとに接続装置３０の接続関係を変更する接続ライン構成制御装置５０の処理速度は小さくても問題はない。そのため、機能ブロック構成制御装置４０と接続ライン構成制御装置５０とを別々のハードウェアで実現することにより、必要とされる処理能力に応じた構成とすることできる。
【０１３５】
また、第１の実施形態に係るプロセッサ装置１は、各機能ブロックの入出力データポート１１ａ〜１２ｃと接続装置３０との間にセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備える。機能ブロック構成制御装置４０は、各機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとそれらに接続されたセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃに対して制御信号を送信する。一方、接続ライン構成制御装置５０は、接続装置３０が備える多数のスイッチ回路に対して制御信号を送信する。そのため、接続ライン構成制御装置５０が動作する際の消費電力は、機能ブロック構成制御装置４０が動作する際の消費電力よりも大きい。機能ブロック構成制御装置４０がセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを制御することによって接続関係を変更可能な構成とすることで、接続ライン構成制御装置５０の動作回数を減少させることができ、消費電力を低減することができる。
【０１３６】
なお、第１の実施形態に係るプロセッサ装置１は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えない構成とすることができる。図２１は、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えないプロセッサ装置を示すブロック図である。このような構成とすることで、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとそれらに接続された配線が占めるチップ面積を減少することができる。
【０１３７】
（第２の実施形態）
図２２は、本発明の第２の実施形態に係るプロセッサ装置２の構成を示すブロック図である。
この第２の実施形態に係るプロセッサ装置２は、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、機能ブロック構成制御装置４０と、第１の接続ライン構成制御装置５０−１と、第２の接続ライン構成制御装置５０−２とを備える。なお、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃと、セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃと、機能ブロック構成制御装置４０は、第１の実施形態と同じであるので、同一符号をつけてその説明は省略する。
【０１３８】
第１の接続ライン構成制御装置５０−１は、第１の接続ラインの制御情報５１−１に従って、接続装置３０を制御する。第２の接続ライン構成制御装置５０−２は、第２の接続ラインの制御情報５１−２に従って、接続装置３０を制御する。
【０１３９】
つまり、第１の実施形態の接続ライン構成制御装置５０が、第１の接続ライン構成制御装置５０−１と第２の接続ライン構成制御装置５０−２とにより構成される点が、第１の実施形態と比較して相異する。
【０１４０】
図２３は、機能ブロックの制御情報４１と第１および第２の接続ラインの制御情報５１−１、５１−２とを示す図である。
機能ブロックの制御情報４１は、ＩＤ１と、ＩＤ３と、ＩＤ４と、機能ブロック・セレクタの構成情報との４つの情報を有するエントリを複数有する。ＩＤ１は、機能ブロックの制御情報４１のエントリごとにふられる数字である。ＩＤ３は、第１の接続ラインの制御情報５１−１のエントリごとにふられる数字である。ＩＤ４は、第２の接続ラインの制御情報５１−２のエントリごとにふられる数字である。機能ブロック・セレクタの構成情報は、機能ブロック構成制御装置４０によって機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃへ送信される制御情報である。
【０１４１】
第１の接続ラインの制御情報５１−１は、ＩＤ３と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、第１の接続ライン構成制御装置によって接続装置３０へ送信される制御情報である。
【０１４２】
第２の接続ラインの制御情報５１−２は、ＩＤ４と、接続装置構成情報との２つの情報を有するエントリを複数有する。接続装置構成情報は、第２の接続ライン構成制御装置５０−２によって接続装置３０へ送信される制御情報である。
【０１４３】
機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を、１クロックごとに１エントリずつ読み出す。機能ブロック構成制御装置４０は、機能ブロックの制御情報４１を１エントリ読み出したら、機能ブロック・セレクタの構成情報を制御情報として、機能ブロックＡ１０ａ、Ｂ１０ｂ、Ｃ１０ｃとセレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃとへ送信する。機能ブロック構成制御装置４０は、ＩＤ３の値を第１の接続ライン構成制御装置５０−１へ、ＩＤ４の値を第２の接続ライン構成制御装置５０−２へ送信する。
【０１４４】
第１の接続ライン構成制御装置５０−１は、機能ブロック構成制御装置４０からＩＤ３の値を受信したら、そのＩＤ３の値を有するエントリを選択する。第１の接続ライン構成制御装置５０−２は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【０１４５】
第２の接続ライン構成制御装置５０−２は、機能ブロック構成制御装置４０からＩＤ４の値を受信したら、そのＩＤ４の値を有するエントリを選択する。第２の接続ライン構成制御装置５０−２は、選択されたエントリの接続装置構成情報を読み出し、制御情報として接続装置３０へ送信する。
【０１４６】
このように、第２の実施形態に係るプロセッサ装置１は、接続装置３０を制御する接続ライン構成制御装置５０を別個の２つのハードウェアとして構成する。そのため、例えば、第１の制御ライン制御装置に５０−１よって制御される接続装置３０の動作頻度が大きく、第２の制御ライン制御装置５０−２によって制御される接続装置３０の動作頻度が小さい場合など、第１の制御ライン制御装置５０−１と第２の制御ライン制御装置５０−２とを独立して動作させることができ、消費電力を削減できる。また、第１の制御ラインの接続情報５１−１と第２の制御ラインの接続情報５１−２との２つの情報によって接続装置３０を制御するため、一方あるいは双方の制御ラインの接続情報のエントリ数を小さくしたとしても、接続装置３０の複雑な制御を実現することができる。
【０１４７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４８】
【図１】本発明の第１の実施形態に係るプロセッサ装置１の構成を示すブロック図。
【図２】機能ブロックの構成の例を示すブロック図。
【図３】接続装置３０の構成を示すブロック図。
【図４】送信データ変換装置ＴＸ１１の構成を示すブロック図。
【図５】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図６】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図７】送信データ変換装置ＴＸ１１のスイッチ回路切り替え例を示す図。
【図８】受信データ変換装置ＲＸ１１の構成を示すブロック図。
【図９】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１０】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１１】受信データ変換装置ＲＸ１１のスイッチ回路切り替え例を示す図。
【図１２】データリンク装置３１の構成を示すブロック図。
【図１３】機能ブロック構成制御装置４０と接続ライン構成制御装置５０の制御の動作を示す図。
【図１４】機能ブロック構成制御装置４０がセレクタ２１ａ、２２ａを制御する際の動作を示す図。
【図１５】接続ライン構成制御装置５０がスイッチ回路を制御する際の動作を示す図。
【図１６】機能ブロックの制御情報４１と接続ラインの制御情報５１とを示す図。
【図１７】接続装置３０の構成「ＩＤ２＝１」を示すブロック図。
【図１８】接続装置３０の構成「ＩＤ２＝２」を示すブロック図。
【図１９】機能ブロックの制御情報４１の一例を示す図。
【図２０】各機能ブロックで実行される命令とデータの入出力関係を示す図。
【図２１】セレクタ２１ａ〜２１ｃ，２２ａ〜２２ｃを備えないプロセッサ装置１を示すブロック図。
【図２２】第２の実施形態に係るプロセッサ装置１の構成を示すブロック図。
【図２３】機能ブロックの制御情報４１と第１の接続ラインの制御情報５１−１と第２の接続ラインの制御情報５１−２とを示す図。
【符号の説明】
【０１４９】
１、２・・・プロセッサ装置
１０ａ・・・機能ブロックＡ
１０ｂ・・・機能ブロックＢ
１０ｃ・・・機能ブロックＣ
１１ａ、１１ｂ、１１ｃ、１１Ｌ−１、１１Ｒ−１、１１−２、１１−３・・・入力データポート
１２ａ、１２ｂ、１２ｃ、１２−１、１２Ｌ−２、１２Ｒ−２、１２−３・・・出力データポート
１３・・・ＡＬＵ
１４・・・フリップフロップ
１５・・・レジスタファイル
１６・・・ＲＡＭ
２１ａ、２１ｂ，２１ｃ，２２ａ、２２ｂ、２２ｃ・・・セレクタ
３０・・・接続装置
３１・・・データリンク装置
ＴＸ１１、ＴＸ１２、ＴＸ２１、ＴＸ２２、ＴＸ３１、ＴＸ３２・・・送信データ変換装置
ＲＸ１１、ＲＸ１２、ＲＸ２１、ＲＸ２２、ＲＸ３１、ＲＸ３２・・・受信データ変換装置
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８・・・フリップフロップ
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２、ｔ１３・・・スイッチ回路
ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ１４、ＤＬ２１、ＤＬ２２、ＤＬ２３、ＤＬ２４、ＤＬ３１、ＤＬ３２、ＤＬ３３、ＤＬ３４、ＤＬ４１、ＤＬ４２、ＤＬ４３、ＤＬ４４・・・データリンク
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３・・・スイッチ回路
４０・・・機能ブロック構成制御装置
４１・・・機能ブロックの制御情報
５０・・・接続ライン構成制御装置
５０−１・・・第１の接続ライン構成制御装置
５０−２・・・第２の接続ライン構成制御装置
５１・・・接続ラインの制御情報
５１−１・・・第１の接続ラインの制御情報
５１−２・・・第２の接続ラインの制御情報
【特許請求の範囲】
【請求項１】
出力データポートを有する第１の機能ブロックと、
入力データポートを有する第２の機能ブロックと、
前記第１の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第１の接続手段と、
データ転送に使用する前記第１の接続手段のビット幅を変更する第１の変更手段と、
前記第１の機能ブロックへ第１の機能制御情報を送信し、前記第２の機能ブロックへ第２の機能制御情報を送信する第１の制御手段と、
前記第１の制御手段と同期して動作し、前記第１の変更手段へ第１の接続制御情報を送信する第２の制御手段とを備え、
前記第１の機能ブロックは、前記第１の機能制御情報に指定される処理の結果を前記出力データポートから出力し、
前記第１の変更手段は、データ転送に使用する前記第１の接続手段のビット幅を、前記第１の接続制御情報によって指定されるビット幅へ変更し、
前記第２の機能ブロックは、前記第２の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行うことを特徴とするプロセッサ装置。
【請求項２】
前記第１の接続手段が、Ｎ本（Ｎは２以上の整数）の信号線であり、
前記第１の変更手段が、データ転送に使用する前記信号線の本数を変更することを特徴とする請求項１に記載のプロセッサ装置。
【請求項３】
前記第１の制御手段と前記第２の制御手段とが、別々のハードウェアによって構成されることを特徴とする請求項１または請求項２に記載のプロセッサ装置。
【請求項４】
出力データポートを有する第３の機能ブロックと、
前記第３の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第２の接続手段と、
前記第１の機能ブロックの前記出力データポートから前記第１の接続手段を介して受信したデータか、前記第３の機能ブロックの前記出力データポートから前記第２の接続手段を介して受信したデータか、どちらのデータを前記第２の機能ブロックの前記入力データポートへ出力するかを選択する第１の選択手段とをさらに備え、
前記第１の制御手段が、前記第１の選択手段へ第１の選択制御情報を送信し、
前記第１の選択手段が、前記第１の選択制御情報に従って選択することを特徴とする請求項３に記載のプロセッサ装置。
【請求項５】
入力データポートを有する第３の機能ブロックと、
前記第１の機能ブロックの前記出力データポートと前記第３の機能ブロックの前記入力データポートとを接続する第３の接続手段と、
前記第１の機能ブロックの前記出力データポートから出力されたデータを、前記第１の接続手段を介して前記第２の機能ブロックの前記入力データポートへ送信するか、前記第３の接続手段を介して前記第３の機能ブロックの前記入力データポートへ送信するかを選択する第２の選択手段とをさらに備え、
前記第１の制御手段が、前記第２の選択手段へ第２の選択制御情報を送信し、
前記第２の選択手段が、前記第２の選択制御情報に従って選択することを特徴とする請求項３に記載のプロセッサ装置。
【請求項６】
出力データポートを有する第３の機能ブロックと、
入力データポートを有する第４の機能ブロックと、
前記第３の機能ブロックの前記出力データポートと前記第４の機能ブロックの前記入力データポートとを接続する第４の接続手段と、
データ転送に使用する前記第４の接続手段のビット幅を変更する第２の変更手段と
前記第２の変更手段へ第２の接続制御情報を送信する第３の制御手段とをさらに備え、
前記第１の制御手段が、前記第３の機能ブロックへ第３の機能制御情報を送信し、前記第４の機能ブロックへ第４の機能制御情報を送信し、
前記第３の機能ブロックは、前記第３の機能制御情報に指定される処理の結果を前記出力データポートから出力し、
前記第２の変更手段は、データ転送に使用する前記第４の接続手段のビット幅を、前記第２の接続制御情報によって指定されるビット幅へ変更し、
前記第４の機能ブロックは、前記第４の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行い、
前記第２の制御手段と前記第３の制御手段とが、別々のハードウェアによって構成され同期して動作することを特徴とする請求項３に記載のプロセッサ装置。
【請求項１】
出力データポートを有する第１の機能ブロックと、
入力データポートを有する第２の機能ブロックと、
前記第１の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第１の接続手段と、
データ転送に使用する前記第１の接続手段のビット幅を変更する第１の変更手段と、
前記第１の機能ブロックへ第１の機能制御情報を送信し、前記第２の機能ブロックへ第２の機能制御情報を送信する第１の制御手段と、
前記第１の制御手段と同期して動作し、前記第１の変更手段へ第１の接続制御情報を送信する第２の制御手段とを備え、
前記第１の機能ブロックは、前記第１の機能制御情報に指定される処理の結果を前記出力データポートから出力し、
前記第１の変更手段は、データ転送に使用する前記第１の接続手段のビット幅を、前記第１の接続制御情報によって指定されるビット幅へ変更し、
前記第２の機能ブロックは、前記第２の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行うことを特徴とするプロセッサ装置。
【請求項２】
前記第１の接続手段が、Ｎ本（Ｎは２以上の整数）の信号線であり、
前記第１の変更手段が、データ転送に使用する前記信号線の本数を変更することを特徴とする請求項１に記載のプロセッサ装置。
【請求項３】
前記第１の制御手段と前記第２の制御手段とが、別々のハードウェアによって構成されることを特徴とする請求項１または請求項２に記載のプロセッサ装置。
【請求項４】
出力データポートを有する第３の機能ブロックと、
前記第３の機能ブロックの前記出力データポートと前記第２の機能ブロックの前記入力データポートとを接続する第２の接続手段と、
前記第１の機能ブロックの前記出力データポートから前記第１の接続手段を介して受信したデータか、前記第３の機能ブロックの前記出力データポートから前記第２の接続手段を介して受信したデータか、どちらのデータを前記第２の機能ブロックの前記入力データポートへ出力するかを選択する第１の選択手段とをさらに備え、
前記第１の制御手段が、前記第１の選択手段へ第１の選択制御情報を送信し、
前記第１の選択手段が、前記第１の選択制御情報に従って選択することを特徴とする請求項３に記載のプロセッサ装置。
【請求項５】
入力データポートを有する第３の機能ブロックと、
前記第１の機能ブロックの前記出力データポートと前記第３の機能ブロックの前記入力データポートとを接続する第３の接続手段と、
前記第１の機能ブロックの前記出力データポートから出力されたデータを、前記第１の接続手段を介して前記第２の機能ブロックの前記入力データポートへ送信するか、前記第３の接続手段を介して前記第３の機能ブロックの前記入力データポートへ送信するかを選択する第２の選択手段とをさらに備え、
前記第１の制御手段が、前記第２の選択手段へ第２の選択制御情報を送信し、
前記第２の選択手段が、前記第２の選択制御情報に従って選択することを特徴とする請求項３に記載のプロセッサ装置。
【請求項６】
出力データポートを有する第３の機能ブロックと、
入力データポートを有する第４の機能ブロックと、
前記第３の機能ブロックの前記出力データポートと前記第４の機能ブロックの前記入力データポートとを接続する第４の接続手段と、
データ転送に使用する前記第４の接続手段のビット幅を変更する第２の変更手段と
前記第２の変更手段へ第２の接続制御情報を送信する第３の制御手段とをさらに備え、
前記第１の制御手段が、前記第３の機能ブロックへ第３の機能制御情報を送信し、前記第４の機能ブロックへ第４の機能制御情報を送信し、
前記第３の機能ブロックは、前記第３の機能制御情報に指定される処理の結果を前記出力データポートから出力し、
前記第２の変更手段は、データ転送に使用する前記第４の接続手段のビット幅を、前記第２の接続制御情報によって指定されるビット幅へ変更し、
前記第４の機能ブロックは、前記第４の機能制御情報に指定される処理を、前記入力データポートから入力されるデータに対して行い、
前記第２の制御手段と前記第３の制御手段とが、別々のハードウェアによって構成され同期して動作することを特徴とする請求項３に記載のプロセッサ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００９−２０７３８（Ｐ２００９−２０７３８Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００７−１８３３３５（Ｐ２００７−１８３３３５）
【出願日】平成１９年７月１２日（２００７．７．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成１９年７月１２日（２００７．７．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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