【課題】 高速フーリエ変換(FFT)演算の丸め誤差を軽減させること。
【解決手段】 バタフライ演算（８ｐ）に含まれる複素平面上の回転因子のうちで、無理数（√、平方根）として現れるデータを意図的に計算することなく、多段にパイプライン化されているFFTの複数の段のうちの１つの段に設けられているメモリに保持(preserve)しておき、後段において再度現れたきたら、2つの回転因子を掛け合わせる演算を行う。このことによって、基数8 (radix-8)のバタフライ演算8p中の丸め誤差を無くすることができる。基数2 (radix-s)または基数4 (radix-4)のバタフライ演算によって、さらなる段を被せるように応用することもできる。 （もっと読む）

【課題】演算結果の信頼性と並列度との最適化を図ることが可能なプロセッサを提供すること。
【解決手段】通常モードが設定されている場合に、ＰＥ群１１〜２６のデータレジスタに別個の演算対象のデータが書き込まれ、エラー検出モードが設定されている場合に、ＰＥ群１１〜１８のデータレジスタと、ＰＥ群１９〜２６のデータレジスタとに同じ演算対象のデータが書き込まれる。通常モードが設定されている場合に、マルチプレクサ４０〜４２が、ＰＥ群１１〜２６から出力される演算結果を別個の演算結果として選択的に出力し、エラー検出モードが設定されている場合に、判定回路４３がＰＥ群１１〜１８と、ＰＥ群１９〜２６とから出力される演算結果を比較し、一致するときにマルチプレクサ４０〜４２がその演算結果を出力し、一致しないときに判定回路４３が外部にエラー検出を通知する。したがって、演算結果の信頼性と並列度との最適化を図ることが可能となる。 （もっと読む）

【課題】命令の記憶に要するメモリ容量の増大を抑制してＤＲＣに構成データを高速に供給できるようにする。
【解決手段】フェッチした命令に応じて処理を行うプロセッサ１１と、構成データに応じて動的に回路構成を再構成可能なＤＲＣ１２とを有するデータ処理システムにおいて、プロセッサが命令をフェッチしたとき、その命令が構成データ命令であるか否かを構成データデコーダ１９が識別し、命令が構成データ命令である場合には、構成データ命令が有するアドレス情報に基づいて、構成データが格納された構成データメモリ１８から構成データを読み出してＤＲＣに供給するようにして、命令がフェッチされるのと同じタイミングでＤＲＣに構成データを供給可能にし、構成データを高速に供給できるようにする。 （もっと読む）

【課題】有限体演算やモジュラ整数演算など一群の関連する算術演算をそれぞれパフォームする複数の算術回路を有するＡＬＵを含むことを特徴とする算術プロセッサを提供すること。
【解決手段】ＡＬＵは、オペランドデータを受信するオペランド入力データバスと、算術演算の結果を戻す結果データ出力バスとを有する。レジスタファイルはオペランドデータバスと結果データバスに結合されている。レジスタファイルは複数の算術回路によって共用されている。コントローラは、ＡＬＵおよびレジスタファイルに結合され、算術演算を要求するモード制御信号に応答して、複数の算術回路の１つを選択し、レジスタファイルとＡＬＵとの間でデータアクセスを制御し、それによりレジスタファイルが算術回路によって共用されるようにする。 （もっと読む）

【課題】演算回路の高速化を図る。
【解決手段】演算方法が入力データの値によって複数の演算方法の内の１つに決まる単位演算を行い、該単位演算の演算結果を次の単位演算の入力データとして演算することを繰り返し、該繰り返しによって得られる前記単位演算の連続する１〜ｎ段目までの各段の演算結果を更新機会ごとに保持し出力する演算回路において、前記単位演算を１段の演算で得る１又は２以上の単位演算回路２と、前記単位演算を複数段繰り返して得られる結果を一括して１段の演算で得る１又は２以上の一括演算回路５とを備え、前記単位演算回路２の演算結果および前記一括演算回路５の演算結果を、それぞれ前記１〜ｎ段目までの演算結果の内の所定の段数目の演算結果とする。 （もっと読む）

【課題】同一データを用いた乗算結果を固定小数点フォーマット及び浮動小数点フォーマットで同時に出力できる情報処理装置、演算処理方法及び電子機器等を提供する。
【解決手段】情報処理装置は、第１及び第２の設定データの読み出し及び書き込み可能に構成される第１及び第２の入力レジスターと、前記第１の入力レジスターに設定された前記第１の設定データと前記第２の入力レジスターに設定された前記第２の設定データとを用いた乗算処理の結果を、固定小数点フォーマットの第１の乗算データとして出力する第１の処理ユニットと、前記第１の入力レジスターに設定された前記第１の設定データと前記第２の入力レジスターに設定された前記第２の設定データとを用いた乗算処理の結果を、浮動小数点フォーマットの第２の乗算データとして出力する第２の処理ユニットと、前記第１及び第２の乗算データが格納される第１及び第２の出力レジスターとを含む。 （もっと読む）

【課題】電力効率を向上させる。
【解決手段】クロック信号に同期して動作する２つの同期動作回路１０ａ、１０ｂの間を複数の遅延路の並列形態で接続して並列信号を伝送する信号伝達回路１１ｂと、信号伝達回路におけるそれぞれの遅延路の遅延時間を検出する遅延検出部１５と、複数の遅延路は並列信号の数より大きな冗長構成とされ、遅延検出部１５の検出結果に基づいて並列信号の数だけの遅延路を選択し、選択した遅延路以外における遅延路の信号伝送を阻止するように制御する制御部１６と、を備える。なお、パイプラインレジスタ１２も信号伝達回路に相当する。 （もっと読む）

【課題】並列演算回路において、局所的な性能劣化が生じたときの影響が少ない自律的演算回路を提供する。
【解決手段】並列演算を行う複数の単位非同期式演算回路７１と、単位非同期式演算回路７１に非演算データ供給部１０からの被演算データを分配する被演算データ分配部６０を備え、被演算データ分配部６０は、出力レジスタ６３を備え、出力レジスタ６３のデータ更新を制御して、最も早く演算完了信号を返した単位非同期式演算回路７１に被演算データが分配されるように構成する。 （もっと読む）

【課題】命令セットのコード効率を向上させる情報処理装置、演算処理方法及び電子機器等を提供する。
【解決手段】情報処理装置が、設定データの読み出し及び書き込み可能に構成される第１及び第２の入力レジスターを有する複数の入力レジスターと、設定データの読み出し及び書き込み可能に構成される被加算値レジスターと、前記第１及び第２の入力レジスターの設定データの加算処理を行う第１の加算ユニットと、前記第１の加算ユニットと並列動作可能に構成され、前記第１及び前記第２の入力レジスターの設定データを連結した連結データと、前記被加算値レジスターの設定データとの加算処理を行う第２の加算ユニットと、前記第１及び第２の加算ユニットのいずれかの処理結果が格納される複数の出力レジスターとを含む。 （もっと読む）

【課題】ＩＥＥＥ７５４Ｒ規格に準拠した浮動小数点積和演算を行う。
【解決手段】浮動小数点演算器において、浮動小数点乗算器と浮動小数点加算器を個別に有し、通常はそれぞれが独立で動作するが、浮動小数点積和命令時には、浮動小数点乗算器は、浮動小数点乗算の中間結果を浮動小数点加算器に受け渡し、浮動小数点加算器は、中間結果幅に対応した桁合わせシフト（左右シフト）と仮数部絶対値加算と正規化シフトを行い、浮動小数点加算を行う。 （もっと読む）

【課題】条件データに基づいて浮動小数点型データの符号を高速に変換する。
【解決手段】信号線１４９には、符号が付加される対象である浮動小数点型の対象データが供給される。信号線１４８には、その対象データに符号を付加する条件を含む条件データが供給される。符号データ生成部２００は、信号線１４８からの条件データに含まれている条件を抽出して、この抽出された条件に基づいて、信号線１４９からの対象データに符号を付加するための符号データを生成する。符号付加部３００は、信号線１４９を介して供給される対象データを整数型のデータとして整数演算することによって、符号データ生成部２００からの符号データと信号線１４９からの対象データとに基づいて対象データに符号を付加する。 （もっと読む）

【課題】演算器利用率が改善された並列演算装置を提供する。
【解決手段】並列処理を実行する複数の演算実行要素と、複数の演算実行要素の各々の間に配置され、複数の演算実行要素の間で送受信されるデータを伝送する伝送路とを具備する並列演算装置を構成する。ここで、複数の演算実行要素の少なくとも１つは、信号処理回路と、信号処理回路と伝送路との間に設けられ、信号入力端と信号出力端とを有する接続スイッチとを備えることが好ましい。そして、接続スイッチは、信号処理回路または伝送路の一方から信号入力端を介して特定のビット数の信号を受け取り、特定のビット数の信号に対応する異なるビット数の他の信号を生成して、信号出力端から信号処理回路または伝送路の他方に供給する。 （もっと読む）

【課題】複数の演算器を含む演算部を備える演算処理装置において、乗算を効率的に実行したい。
【解決手段】演算処理装置は外部から供給される設定データに応じて機能の変更が可能な演算部１０を備える。演算部１０は、は、乗算を除く複数種類の算術論理演算を選択的に実行可能な第１演算器１１〜４６と、乗算を単体で実行可能な第２演算器６１、７１とを備える。第１演算器１１〜４６は、ｘ（ｘは２以上の整数）行×ｙ（ｙは２以上の整数）列の第１演算器アレイを構成してもよい。第２演算器６１、７１は、ｍ（ｍはｘ以下の自然数）行×ｎ（ｎは自然数）列の、第２演算器列または第２演算器アレイを構成してもよい。 （もっと読む）

【課題】単精度演算を行う回路で切り捨てられるガードビットを有効に利用して、ゲート数が少なく、コスト面、高速性に優れ、また、特に累算において精度の高い浮動小数点数演算回路を提供する。
【解決手段】仮数演算部４に付加ビット列を生成する付加ビット生成器９を備え、余りビット列から余り仮数と指数調整値を生成する余り仮数生成部１２と、指数と指数調整値から余りビット列の余り指数を生成する余り指数生成部１１とを有する余り正規化部７と、余り正規化部７で生成された余り指数と余り仮数を用いて余りの丸めを行い余り出力を生成する余り丸め部８とを浮動小数点演算部１に備えると共に、余り出力を記憶する余り記憶部１３を備える。 （もっと読む）

【課題】アクセスされるべきアドレスが演算結果に依存する演算データのアドレス生成にも対応可能でありながら、演算部の処理パフォーマンスを高めたい。
【解決手段】制御部２０は、機能の変更が可能な演算部１０に、設定データを供給する。記憶部３０は、演算部１０で処理される演算データを保持する。記憶部３０内の第１記憶領域は、制御部２０からアドレスが供給される。記憶部３０内の第２記憶領域は、演算部１０からアドレスが供給される。 （もっと読む）

【課題】高速化が可能な演算装置を提供すること。
【解決手段】本演算装置は、２^ｎビットのデータＡおよびｎビットのデータｋを入力するデータ入力手段２０、２２と、データＡの最小有効ビットおよび最大有効ビットのいずれか一方のビットから他方のビットに向かう所定の方向に数え、ビット値が第１所定ビット値であるｋ番目のビットのみが第２所定ビット値であり他の全てのビット値が第２所定ビット値の反対のビット値である２^ｎビットのデータＢを演算する演算手段と、データＢの各ビット値を同時並行的に出力するデータ出力手段２４と、を具備する。 （もっと読む）

【課題】所定のビット数を有する入力の演算に対して回路のゲート規模を低減できるＡＬＵ回路およびそれを搭載したサーボ制御装置を提供する。
【解決手段】ＬＵＴ１１の出力はすべての演算回路と接続され、オペコードＳ１が規定したＲＯＭ１１２の論理テーブルが出力されている。演算回路１２内の出力生成回路 １２１は、データＡ、データＢに対応する論理テーブルの値を読み出す。読み出した値は演算回路１２の演算結果を示す出力Ｄとなる。また、キャリー生成回路１２２は、データＡ、データＢ、外部からのキャリー入力Ｓ４の３入力に対してオペコードが規定した演算による１ビットのキャリー出力Ｃを生成する。 （もっと読む）

【課題】 複数のコアを含むプロセッサを有するコンピュータ・システムを制御する方法を提供すること。
【解決手段】 複数のコアを含む少なくとも１つのプロセッサを有するコンピュータ・システムの制御が、動作条件に基づいて、所定の期間に動作する複数のコアの最大数を設定するコア最大値を確立することと、所定の期間に動作する少なくとも１つのプロセッサの複数のコアの数と関連したコア実行値を求めることと、所定の期間においてコア実行値がコア最大値を上回る場合には、複数のコアの少なくとも１つを停止させることと、を含む。 （もっと読む）

【課題】累積加算又は積和演算等を行う場合にビット精度を向上させ、無駄なリソースの発生を防止することができる半導体集積回路を提供することを課題とする。
【解決手段】第１のビット幅のデータを入力し演算を行う複数の再構成可能な第１の論理ブロック（１１１）と、前記複数の第１の論理ブロック間を動的再構成可能に接続する第１のネットワーク（１１２）と、前記第１のビット幅とは異なる第２のビット幅のデータを入力し演算を行う複数の第２の論理ブロック（１２１）と、前記複数の第２の論理ブロックの出力に接続される第２のネットワーク（１２２）と、前記第１の論理ブロックに含まれる演算器のキャリビット出力を、前記第２の論理ブロックに含まれる演算器の入力に動的再構成可能に接続する第３のネットワーク（１２０）とを有することを特徴とする半導体集積回路が提供される。 （もっと読む）

【課題】低遅延で３次元の回転変換処理を実行できるデータ処理装置及びデータ処理方法を提供する。
【解決手段】各々が２入力１出力のリフティング構成を４段だけ用いて、入力信号に対し３次元の回転変換を施すようにして、リフティング構成の段数を低減し、３次元の回転変換処理における遅延を低減できるようにする。 （もっと読む）