ルーティングシステム
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数の入力ラインと複数の出力ラインとを接続するために使用されるルーティングシステムに関する。
【０００２】
【従来の技術】従来、この種のルーティングシステムは、図１に示すように、一般に、入力ラインからのＡＴＭ（非同期転送モード）セルを出力ラインに転送するために使用されている。このため、ルーティングシステムは、複数の入力ポート（外部入力ポート）１５、複数の出力ポート（外部出力ポート）１６を備え、更に、入力及び出力ポート１５及び１６間には、ＡＴＭスイッチネットワーク２１を備えている。ＡＴＭスイッチネットワーク２１は、スイッチ回路２２及びバッファ２３を有し、スイッチ回路２２はスイッチ制御部２７によって制御されている。図示されたスイッチ制御部２７はスイッチコントローラ３１とカウンタ部３２とによって構成されている。
【０００３】より具体的に述べれば、スイッチ回路２２はスイッチコントローラ３１の制御の下に、内部入力及び内部出力ポートの間に、内部経路（パス）を形成する。このために、スイッチ回路２２は複数ステージに分割された複数のスイッチユニットを有すると共に、入力或いは出力ポート等に対応して設けられたバッファ２３とを備えている。この場合、バッファ２３はランダムに到来するＡＴＭセルを保持し、特定の入力或いは出力ポートに対してＡＴＭセルが集中しても、輻輳が生じないようにしている。
【０００４】更に、ルーティングシステムは入力ライン側に入力部２５を備えると共に、出力ライン側に出力部２６を備えている。図示された入力部２５は、外部入力ポート１５から与えられる入力セル（外部入力セル）を、そのまま第１の出力信号０１としてスイッチ回路２２に出力すると共に、外部入力セルのヘッダを分離し、第２の出力信号０２としてルーティングテーブル２９に出力するヘッダー分離部を有している。ここで、ルーティングテーブル２９には、スイッチネットワーク２１の出力ポート番号（内部出力ポート番号）が各ヘッダーに対応して記憶されている。
【０００５】いずれにしても、ルーティングシステムは、ＡＴＭセル間の衝突の確率ができるだけ小さくなるように、例えば、１０-10 程度になるように、設計されている。しかしながら、このような場合でも、ＡＴＭセル間に、ＡＴＭセル間に衝突が生じると、バッファ２３にオーバーフローが発生して、ＡＴＭセルが廃棄され、廃棄されたＡＴＭセルは出力ラインに伝送されないことになる。したがって、ＡＴＭセルの衝突を常に監視し、ＡＴＭセルの廃棄の発生原因を分析することが必要である。
【０００６】ＡＴＭセルの衝突を検出するために、各バッファのオーバーフローの発生によって生じる廃棄セルの数を計数するカウンタ部３２によって、各バッファ２３をマイクロプロセッサ３３によって監視することが行われている。この構成では、カウンタ３２のカウント値を監視することによって、廃棄セルの数を検出することができる。
【０００７】また、従来の他のルーティングシステムとして、それぞれ５３バイトの長さを有する外部入力セルを入力部で多重化し、内部多重化セルを形成し、この内部多重化セルをＡＴＭスイッチネットワークの入力ポート（内部入力ポート）を介してスイッチ回路に与える形式のものがある。この場合、各内部多重化セルは出力部で複数の外部出力セルに分離され、出力ラインを介して送出されている。
【０００８】このように、外部入力セルを多重化したシステムでは、内部多重化セルは外部入力セルより高速でスイッチ回路に供給されている。このため、スイッチ回路は高速で動作することが必要になるが、このような高速動作は通常のスイッチ回路では困難である。
【０００９】このことを考慮して、スイッチ回路において、内部多重化セルの各セルをビット毎に並列に処理することも提案されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前者のように、廃棄ＡＴＭセルをカウントするだけでは、廃棄セルに関連する外部入力ポート、出力ポート番号、ＶＰＩ、ＶＣＩ等のヘッダー情報を得ることは不可能である。したがって、廃棄ＡＴＭセルの発生原因を十分に分析することはできない。
【００１１】また、後者のように、外部入力セルを多重化して並列処理を行うシステムでは、各外部入力セルが素数である５３バイトによって構成されているため、ビット毎に並列処理に必要なスイッチユニットの数が極めて多くなり、実現は難しい状況にある。
【００１２】一方、並列処理を行うスイッチユニット数を減少させるために、５３バイトの外部入力セルの長さを５４バイト、５６バイト、或いは６４バイトに変換し、変換されたセル（以下、変換セルと呼ぶ）を並列処理することも提案されている。このように、セルの長さを変換することにより、ハードウェア量を少なくすることができる。
【００１３】ここで、上記したように、セルの長さを変換した場合、変換セル中に、空フィールドが生じる。通常、この空フィールドに、内部出力ポート番号、外部出力ポート番号等をルーティング情報として配置することも考えられている。しかしながら、スイッチ回路の規模が大きくなるにつれて、ルーティング情報の量も多くなるため、変換セルの長さがルーティング情報の量に依存して決定されてしまうという欠点がある。したがって、この構成では、スイッチネットワークの規模の拡大或いは変更に対処できないという欠点がある。
【００１４】上記したように、従来のルーティングシステムでは、廃棄セルを分析するため或いは、ルーティング情報信号を伝送するために、各外部入力セルが有効に処理されているとは言えない。
【００１５】
【課題を解決するための手段】本発明の目的は各セルを有効に処理できるルーティングシステムを提供することである。
【００１６】本発明の他の目的は各バッファにオーバーフローが発生した場合、廃棄セルの分析を正確に行うことができるルーティングシステムを提供することである。
【００１７】本発明の更に他の目的はハードウェアを増加させることなく、スイッチネットワークの規模の拡大等に容易に対処できるルーティングシステムを提供することである。
【００１８】本発明の適用されるルーティングシステムは、複数の外部入力ポートと複数の外部出力ポートとを接続するために使用され、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ヘッダーを含む外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有している。
【００１９】ここで、本発明に係る前記入力部は、前記各外部入力ポートと前記各外部出力ポートとの間に設けられ、前記外部入力セルに応答して、前記外部入力ポート及び内部入力ポートのいずれかに関連した入力ポート番号信号を生成する一方、前記内部出力ポート番号の一つをあらわす出力ポート番号信号を生成するポート番号生成部と、前記各外部入力セル、前記入力ポート番号信号、及び前記出力ポート番号信号に応答して、前記各外部入力セルを前記スイッチ回路に送出すると共に、前記ヘッダーを前記入力ポート番号及び出力ポート番号を前記制御部にそれぞれ供給する信号供給手段を有している。一方、前記制御部は、前記ヘッダー及び前記出力ポート番号信号を受け、前記スイッチ回路を前記ヘッダー及び前記出力ポート番号信号に基づいて制御し、前記内部経路を形成するためのスイッチ制御手段と、出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方と、前記ヘッダーとを受け、前記出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方を使用して、前記ヘッダーを処理し、前記各外部入力ポートを分析する処理手段を有している。
【００２０】また、本発明の他の態様に係るルーティングシステムの入力部は、前記外部入力ポートに結合され、前記外部入力セルのセルフォーマットをルーティング情報信号用のルーティング情報フィールド、前記ペイロードフィールド、及び前記ヘッダーフィールドを有する内部フォーマットに変換し、当該ルーティング情報フィールドを有する変換されたセルを生成する第１のフォーマット変換手段と、前記第１のフォーマット変換手段に結合され、前記外部入力ポート番号に関連した第１のポート番号を前記変換されたセルのルーティング情報フィールドに前記ルーティング情報として割り当て、前記ルーティング情報フィールドに前記第１の入力ポート番号を有する内部セルを生成するポート番号割当手段と、前記ポート番号割当手段に結合され、前記内部セルを、第１の入力ポート番号を含む多重化された入力セルを有する内部多重化セルシーケンスに多重化するセル多重化ユニットと、前記セル多重化ユニット及び前記内部入力ポートの一つに結合され、前記第１の入力ポート番号及び前記多重化された入力セルに基づき、前記内部出力ポート番号と、前記外部出力ポート番号に関連した第２のポート番号を生成すると共に、前記第１のポート番号を第２のポート番号によって順次置換し、置換された多重化セルを形成する番号生成手段と、前記スイッチネットワーク及び前記制御部に結合され、前記置換された多重化セル及び前記内部出力ポート番号を前記スイッチネットワーク及び前記制御部にそれぞれ伝送するための伝送手段とを備えている。この場合、前記制御部は、前記伝送手段と前記スイッチ回路に結合され、前記内部出力ポート番号に基づき、前記スイッチ回路を制御する手段を備えており、前記出力部は、前記内部出力ポート番号によって示された内部出力ポートに結合され、且つ、前記選択された第２のポート番号に基づいて前記置換された多重化セルを分離し、外部出力セルにする分離部、及び、前記外部出力セルを前記外部出力ポートに順次出力する出力手段とを有している。
【００２１】
【実施例】図２を参照すると、本発明の第１の実施例に係るルーティングシステムは、入力部、制御部、及びマイクロプロセッサーが図１に示されたシステムと異なった動作を行う以外、図１に示されたシステムと同様である。この関係で、図２の入力部、制御部、及びマイクロプロセッサーはそれぞれ２５ａ、２７ａ、３３ａの参照符号によって示されている。図示された入力部２５ａには、外部入力ポート１５を通して、外部入力セルが供給されている。各外部入力セルは５３バイトからなり、それぞれヘッダーフィールド及びペイロードフィールドに配置された５バイトのヘッダーと４８バイトのペイロードを伝送する。ヘッダーとしては、ＶＰＩ或いはＶＣＩが使用される。
【００２２】ルーティングシステムは外部入力ポート１５に接続されたフォーマット変換器３６を有している。各フォーマット変換器３６は５３バイトの外部入力セルを例えば、５６バイトの内部入力セルに変換するのに役立つ。この内部入力セルは、外部入力セルと同じヘッダー及びペイロードとを有している。このことからも明らかな通り、内部入力セルはフォーマット変換の結果として、２バイトの空フィールドを有し、各内部入力セルはフォーマット変換器３６から入力ポート番号設定器３７に与えられている。
【００２３】図３をも併せ参照すると、入力ポート番号設定器３７はフィールド抽出回路３７１と入力ポート番号発生器３７２とを有している。入力ポート番号発生器３７２は各外部入力ポート１５に割り当てられた外部入力ポート番号を発生する。図示された外部入力セルは多重化されていないから、外部入力ポート番号はスイッチネットワーク２１のスイッチ入力ポート、即ち、内部入力ポートと一致している。一方、フォーマット変換器３６から内部入力セルが与えられるフィールド抽出回路３７１は、内部入力セルの空フィールドを検出する。空フィールドが検出されると、外部入力ポート番号が入力ポート番号発生器３７２から送出され、各内部入力セルの空フィールドにルーティング情報として配置される。この関係で、空フィールドはルーティング情報フィールドと呼ばれる。この様にして、外部入力ポート番号はヘッダーと共に、ヘッダー分離回路２８ａに送られる。
【００２４】図２において、ヘッダー分離回路２８ａは内部入力セルを第１の出力信号Ｏ１として通過させる一方、内部入力セルからヘッダーフィールド及びルーティング情報フィールドを分離する。結果として、ヘッダー及び外部入力ポート番号はヘッダー分離回路２８ａにより分離され、第２の出力信号Ｏ２として、ルーティングテーブル２９ａに送出される。ルーティングテーブル２９ａには、各ヘッダー（ＶＰＩ或いはＶＣＩ）に対応した出力ポート番号、即ち、スイッチ出力ポート番号（内部出力ポート番号）が記憶されている。このため、各ヘッダーに基づいて、スイッチ出力ポート番号（内部出力ポート番号）がルーティングテーブル２９ａから読み出され、ヘッダー及び外部入力ポート番号と共に、制御部２７ａに転送される。
【００２５】制御部２７ａはスイッチコントローラー３１ａと廃棄セルメモリ４０とを備えている。スイッチコントローラー３１ａには、スイッチ出力ポート番号、ヘッダー、及び外部入力ポート番号が与えられている。スイッチコントローラー３１ａはスイッチネットワーク２１のバッファ２３を制御し、スイッチ出力ポート番号に基づいて、ルーティング制御を行う。スイッチコントローラー３１ａは、公知の方法で、出力ポート毎に、バッファ２３に書き込まれたセル数と読み出されたセル数の差、即ち、バッファ２３に滞留しているセル数をカウンタでカウントすることにより管理している。具体的にいえば、カウンタのカウンタ値がバッファ２３の中の該当出力ポートに割り当てられている容量（上限）に達した状態で、その出力ポートへルーティングされるセルが到着すると、スイッチコントローラー３１ａはバッファ２３のオーバフローと認識し、そのセルの書き込みは行わない。即ち、スイッチコントローラー３１ａはバッファ２３に対して書き込み制御信号を送出しない。このとき、スイッチコントローラー３１ａは、廃棄するセルのヘッダー及び外部入力ポート番号を入力されたルーティング情報から取り出し、廃棄セルメモリ４０に書き込む。この場合、書き込まれたヘッダー及び外部入力ポート番号は廃棄セルに対応しており、これらは履歴情報信号として、廃棄メモリ４０に格納される。監視用マイクロプロセッサ３３ａは履歴情報信号、即ち、ヘッダー及び外部入力ポート番号をバス３４を介して廃棄セルメモリ４０から読みだし、廃棄セルの履歴を解析する。
【００２６】上記したように、ヘッダー及び外部入力ポート番号が廃棄セルメモリ４０に履歴情報信号として転送される。このため、マイクロプロセッサ３３ａは廃棄セルに関する廃棄原因を容易に分析することができる。特に、ビットスライス形のＡＴＭスイッチ回路が使用された場合、廃棄の原因をビットスライスされたセルを再構成することなく、分析できる。
【００２７】図４に示された本発明の第２の実施例に係るルーティングシステムは複数の外部入力セルを多重化している。図４において、ルーティングシステムはそれぞれ入力ライン及び出力ラインに接続された外部入力ポート１５と外部出力ポート１６とを有している。外部入力ポート１５は図４に１５ａ及び１５ｂで示された複数の入力ポートグループに区分されており、また、外部出力ポートも、また、１６ａ及び１６ｂで示された複数の出力ポートグループに区分されている。以下、第１の入力ポートグループと呼ぶ入力ポートグループ１５ａには、１５．５２Ｍｂｐｓのビットレートを有する外部入力セルが供給され、他方、第２の入力ポートグループと呼ぶ入力ポートグループ１５ｂには、６２２．０８Ｍｂｐｓのビットレートの外部入力セルが与えられる。同様に、第１の出力ポートグループと呼ぶ外部出力ポートグループ１６ａには、１５．５２Ｍｂｐｓの外部出力セルが供給され、第２の出力ポートグループと呼ぶ外部出力ポートグループ１６ｂには、６２２．０８Ｍｂｐｓの外部出力セルが与えられる。図示された例では、第１及び第２の外部入力ポートグループの各外部入力セルは内部多重化入力セルに多重化されており、各内部多重化入力セルは２４８８．３２Ｍｂｐｓのビットレートを有している。
【００２８】この関係で、第１の外部入力ポートグループ１５ａは＃１乃至＃１６で示されているように、１６の外部入力ポートからなり、他方、第２の外部入力ポートグループは＃１乃至＃４で示されているように、４つの外部入力ポートによって形成されている。同様に、第１の外部出力ポートグループ１６ａは＃１乃至＃１６で示されているように、１６の外部出力ポートからなり、また、第２の外部出力ポートグループ１６ｂは＃１乃至＃４で示されているように、４つの外部出力ポートグループによって形成されている。
【００２９】ここで、外部入力セルは伝送路信号として各外部入力ポート１５に順次与えられるものとする。図４R>４において、各伝送路信号は図２の場合と同様な構成を有するフォーマット変換器３６（ここでは、第１のフォーマット変換器と呼ぶ）に供給される。
【００３０】図５において、各伝送路信号は図５（Ａ）に示すように、ＳＯＨ（セクションオーバヘッド）領域のようなオーバーヘッド領域、有効セル、及び空セルを含んでいる。各有効セル及び空セルはヘッダーを有し、図２を参照して説明されたように、外部入力セルを形成している。したがって、図５（Ｂ）のように、５３バイトの外部入力セルは５バイトのヘッダーフィールドと４８バイトのペイロードフィールドとを有している。
【００３１】図４に示された第１のフォーマット変換器３６は伝送路信号を受け、この伝送路信号を図５（Ｃ）に示すような内部信号に変換する。各内部信号は伝送路信号と同様に、有効セル及び空セルとを有している。更に、ルーティング情報フィール及びヘッダーフィールドとが有効セル及び空セルに付加され、内部入力セルが形成される。ルーティング情報フィールドについて後で詳細に説明する。ルーティング情報フィールドは、例えば、２バイト長を有している。その結果として、第１のフォーマット変換器３６は図５（Ｄ）に示すような内部信号を順次出力する。
【００３２】図６及び図４を参照すると、フォーマット変換器３６はＦＩＦＯメモリ３６１、有効セル検出器３６２、書込制御部３６３、及び読出制御部３６４とを備えている。伝送路信号はＦＩＦ０メモリ３６１及び有効セル検出器３６２の双方に与えられている。有効セル検出器３６２では、有効セルだけが各セルの先頭を示すセル先頭信号ＣＨに応答して順次検出される。具体的に述べると、セル先頭信号ＣＨ及び伝送路信号が供給されると、有効セル検出器３６２はセル先頭信号ＣＨを参照して有効セルを一つづつ検出する。その結果、有効セル検出器３６２は各有効セルと同期し、且つ、有効セルの検出をあらわす有効セル検出信号を書込制御部３６３に送出する。
【００３３】図示された書込制御部３６３には、伝送路信号のフレーム信号ＦＭ及び書込くロックＷＣが有効セル検出信号と共に供給されている。書込制御部３６３は有効セル検出信号、フレーム信号ＦＭ、及び書込クロックＷＣを参照して書込タイミング信号をＦＩＦＯメモリ３６１に出力する。この様にして、書込タイミング信号が各有効セルに同期して、書込制御部３６３からＦＩＦＯメモリ３６１に与えられる。結果として、ＦＩＦＯメモリ３６１は書込制御部３６３の制御のもとに、各外部入力ポート１５からのセルの内、有効セルのみを記憶セルとして格納する。記憶セルは順次ＦＩＦＯメモリ３６１から読出制御部３６４の制御の下に、図５（Ｄ）に示すような内部信号として出力される。この場合、読出制御部３６４はルーティング情報フィールドが各有効セルの先頭部分に付加され、且つ、各記憶セルがそのセルに割り当てられた位相でＦＩＦＯメモリ３６１から読み出されるように、ＦＩＦＯメモリを制御する。ＦＩＦＯメモリ３６１中に、有効セルが存在していないときには、空セルがＦＩＦＯメモリ３６１から生成される。
【００３４】このように、内部信号は各第１のフォーマット変換部３６から、図２及び３を参照して説明された対応する入力ポート番号設定器３７に供給され、外部入力ポート番号が各内部入力セルのルーティング情報フィールドに配置される。
【００３５】図４に戻ると、第１及び第２の外部入力グループからの内部信号はセル多重化部４１で多重化され、内部多重化入力セル列を形成する。内部多重化入力セル列はスイッチネットワーク２１の内部入力ポート、即ち、スイッチ入力ポートにヘッダー変換器４３を通して送出される。スイッチネットワーク２１は図２にしめされたものと同様な構成を備え、内部入力ポートは高速入力ポートと呼ばれてもよい。
【００３６】図７を図４と共に参照すると、各ヘッダー変換器４３はヘッダー変換テーブル４３１、入力ポート番号検出器４３２、ヘッダー検出器４３３、及び再配列回路４３４とを備えている。図３、４、及び５に関連して述べられているように、内部多重化入力セルの各セルはヘッダーフィールド及びペイロードフィールドの他に、外部入力ポート番号用のルーティング情報フィールドとを有している。
【００３７】図７において、内部多重化入力セルは入力ポート番号検出器４３２、ヘッダー検出器４３３、及び再配列回路４３４に与えられる。入力ポート番号検出器４３２は各内部多重化入力セルから外部入力ポートを検出し、検出された外部入力ポート番号をあらわすポート番号検出信号を生成する。一方、ヘッダー検出器４３３はＶＰＩ或いはＶＣＩのようなヘッダーを検出し、検出されたヘッダーをあらわすヘッダー検出信号を出力する。ヘッダー検出信号とポート番号検出信号はアドレス信号としてヘッダー変換テーブル４３１に供給される。
【００３８】図４に示されたスイッチネットワーク２１は複数のスイッチ出力ポート、即ち、内部出力ポートを有し、各ポートには、内部出力ポート番号ＩＯＰが割り当てられており、且つ、セル分離部４５がそれぞれ接続されている。各セル分離部４５は複数の中間出力ポートを備え、これら中間出力ポートは第１及び第２の外部出力ポートグループ１６ａ及び１６ｂに区分されている。各中間出力ポートには、それぞれ中間出力ポート番号ＩＭが割り当てられており、且つ、第２のフォーマット変換器３７に接続されている。
【００３９】図７において、ヘッダー変換テーブル４３１はスイッチネットワーク２１の内部出力ポート番号ＩＯＰを記憶するための第１の領域Ａ１、中間出力ポート番号を記憶するための第２の領域Ａ２、及び、ＶＰＩまたはＶＣＩのようなヘッダーを記憶するための第３の領域Ａ３とを有している。ヘッダー検出信号及びポート番号検出信号がアドレス信号としてヘッダー変換テーブル４３１に与えられると、一組の内部出力ポート番号、中間出力ポート番号ＩＭ、及びヘッダーがアドレス信号によって指示されたヘッダー変換テーブル４３１のアドレスから同時的に読み出される。
【００４０】内部出力ポート番号ＩＯＰは読出出力ポート番号として制御部２７ｂに送出され、他方、中間出力ポート番号ＩＭ及びヘッダーは読出中間出力ポート番号及び読出ヘッダーとして再配列回路４３４に送出される。再配列回路４３４は各内部多重化入力セルの外部入力ポート番号及びヘッダーを読出中間出力ポート番号及び読出ヘッダーによって置き換える。読出中間出力ポート番号及び読出ヘッダーはそれぞれルーティング情報フィールド及びヘッダーフィールドに配置され、スイッチネットワーク２１に供給される。
【００４１】上記したように、外部入力ポート番号を読出中間出力ポート番号によって置き換えることにより、ルーティング情報フィールドの拡大を防止することができ、また、ルーティング情報信号量を最小にすることができる。更に、読出出力ポート番号は信号線を介して制御部２７ｂに送出される。
【００４２】図８を図４と共に参照すると、制御部２７ｂはヘッダー変換器４３に接続された複数の出力ポート抽出回路２７１と、各出力ポート抽出回路２７１に接続された複数の比較器２７２とを有している。ここで、制御部２７ｂは第１乃至第Ｎの出力ポート抽出回路２７１−１乃至２７１−Ｎを第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎと共に有していると仮定しても一般性は失われることはない。第１乃至第Ｎの出力ポート抽出回路２７１−１乃至２７１−Ｎは読出出力ポート番号を抽出し、抽出された出力ポート番号は順次第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎに供給される。第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎには、スイッチネットワーク２１のスイッチ出力ポートに対応した第１乃至第Ｎの物理ポート番号が与えられているから、抽出された出力ポート番号は比較器２７２−１乃至２７２−Ｎにおいてそれぞれ物理ポート番号と比較される。比較の結果、一致が検出されると、第１乃至第Ｎのスイッチ制御信号ＳＷ１乃至ＳＷＮが各比較器２７２−１乃至２７２−Ｎからスイッチネットワーク２１に送出される。
【００４３】置換された、即ち、読出出力ポート番号を有する内部多重化入力セルはスイッチ制御信号ＳＷ１乃至ＳＷＮにしたがって、スイッチ出力ポートＩＯＰに内部多重化出力セルとして送り出され、図４のセル分離部４５に供給される。セル分離部４５は内部多重化出力セルを中間出力ポート番号ＩＭに基づいて内部出力セルに分離する。内部出力セルは第２のフォーマット変換器４７を介してそれぞれ外部出力ポート１６ａ及び１６ｂに与えられる。
【００４４】図９を図４と共に参照すると、第２のフォーマット変換器４７は内部出力セルを伝送路出力セルに変換するために使用される。図示された伝送路出力セルは外部入力ポート１５ａ及び１５ｂを通して入力されている伝送路入力セルと同様なビットレートを有しているものとする。この場合、第２のフォーマット変換器４７は図６と同様に、ＦＩＦＯメモリ４７１、有効セル検出器４７２、書込制御部４７３、及び読出制御部４７４とを備えている。
【００４５】図９において、中間出力セルは順次ＦＩＦＯメモリ４７１及び有効セル検出器４７２に与えられる。有効セル検出器４７２は各セルの先頭をあらわすセル先頭信号を受け、中間出力セルの各ヘッダーフィールドをチェックし、有効セルを検出する。有効セルが検出されると、有効セル検出器４７２は有効セルの検出をあらわす有効セル検出信号を生成する。この有効セル検出信号は書込クロック列に応答して動作する書込制御部４７３に送られる。書込制御部４７３は書込タイミング信号をＦＩＦＯ４７１に有効セルに同期して供給する。その結果、有効セルは順次ＦＩＦＯ４７１に格納される。この場合、書込制御部４７３は、有効セルに先行するルーティング情報フィールドがＦＩＦＯ４７１に書き込まれないように制御する。
【００４６】有効セルがＦＩＦＯ４７１に書き込まれると、読出制御部４７４は読出クロックＲＣ及び伝送路のフレーム信号にしたがって、読出制御を行う。より具体的に述べると、有効セルは伝送路フレーム信号ＦＭの位相にしたがって、順次、ＦＩＦＯ４７１から読み出される。このような読出動作はオーバーヘッド領域以外で行われる。もし、ＦＩＦＯ４７１に有効セルが記憶されていない場合には、空セルが伝送される。
【００４７】図４に示された実施例においても、外部入力ポート番号がルーティング情報フィールドに配置され、中間出力ポート番号に置き換えられている。このため、ルーティング情報量が多くなっても、ルーティング情報フィールドを拡大する必要がなく、したがって、ハードウェア量を少なくすることができる。加えて、中間出力ポート番号が外部出力ポート番号と同じ時には、外部出力ポート番号かルーティング情報フィールドに位置付けられても良い。
【００４８】
【発明の効果】以上述べたように、本発明では、入力側ポート番号を入力側セルのルーティング情報フィールドに配置することにより、スイッチネットワークのバッファにオーバーフローが発生した場合、この入力側ポート番号を用いて廃棄セルの分析を容易に行うことができると共に、入力側ポート番号を出力側ポート番号に置き換えることにより、ルーティング情報フィールドを拡大することなく、ルーティングシステムの拡大、変更等に容易に対処することができる。
【図面の簡単な説明】
【図１】従来のルーティングシステムの一例を示すブロック図である。
【図２】本発明の第１の実施例に係るルーティングシステムを説明するためのブロック図である。
【図３】図２に示されたルーティングシステムに使用される入力ポート番号設定器の一例を示すブロック図である。
【図４】本発明の第２の実施例に係るルーティングシステムを説明するためのブロック図である。
【図５】図４のルーティングシステムにおいて使用されるフォーマットを説明するための図である。
【図６】図４のルーティングシステムにおいて使用されるフォーマット変換器を説明するためのブロック図である。
【図７】本発明の第２の実施例で使用されるヘッダー変換部を説明するためのブロック図である。
【図８】本発明の第２の実施例に係る制御部を説明するためのブロック図である。
【図９】本発明の第２の実施例に係るフォーマット変換器を説明するためのブロック図である。
【符号の説明】
１５、外部入力ポート
１６、外部出力ポート
２１、スイッチネットワーク
２２、スイッチ回路
２３、バッファ
２５ａ、入力部
２６、出力部
２８ａ、ヘッダー分離回路
２９ａ、ルーティングテーブル
２７ａ、制御部
３１ａ、スイッチコントローラ
３６、フォーマット変換器
３７、入力ポート番号設定器
４０、廃棄セルメモリ
３３ａ、マイクロプロセッサ
【０００１】
【産業上の利用分野】本発明は複数の入力ラインと複数の出力ラインとを接続するために使用されるルーティングシステムに関する。
【０００２】
【従来の技術】従来、この種のルーティングシステムは、図１に示すように、一般に、入力ラインからのＡＴＭ（非同期転送モード）セルを出力ラインに転送するために使用されている。このため、ルーティングシステムは、複数の入力ポート（外部入力ポート）１５、複数の出力ポート（外部出力ポート）１６を備え、更に、入力及び出力ポート１５及び１６間には、ＡＴＭスイッチネットワーク２１を備えている。ＡＴＭスイッチネットワーク２１は、スイッチ回路２２及びバッファ２３を有し、スイッチ回路２２はスイッチ制御部２７によって制御されている。図示されたスイッチ制御部２７はスイッチコントローラ３１とカウンタ部３２とによって構成されている。
【０００３】より具体的に述べれば、スイッチ回路２２はスイッチコントローラ３１の制御の下に、内部入力及び内部出力ポートの間に、内部経路（パス）を形成する。このために、スイッチ回路２２は複数ステージに分割された複数のスイッチユニットを有すると共に、入力或いは出力ポート等に対応して設けられたバッファ２３とを備えている。この場合、バッファ２３はランダムに到来するＡＴＭセルを保持し、特定の入力或いは出力ポートに対してＡＴＭセルが集中しても、輻輳が生じないようにしている。
【０００４】更に、ルーティングシステムは入力ライン側に入力部２５を備えると共に、出力ライン側に出力部２６を備えている。図示された入力部２５は、外部入力ポート１５から与えられる入力セル（外部入力セル）を、そのまま第１の出力信号０１としてスイッチ回路２２に出力すると共に、外部入力セルのヘッダを分離し、第２の出力信号０２としてルーティングテーブル２９に出力するヘッダー分離部を有している。ここで、ルーティングテーブル２９には、スイッチネットワーク２１の出力ポート番号（内部出力ポート番号）が各ヘッダーに対応して記憶されている。
【０００５】いずれにしても、ルーティングシステムは、ＡＴＭセル間の衝突の確率ができるだけ小さくなるように、例えば、１０-10 程度になるように、設計されている。しかしながら、このような場合でも、ＡＴＭセル間に、ＡＴＭセル間に衝突が生じると、バッファ２３にオーバーフローが発生して、ＡＴＭセルが廃棄され、廃棄されたＡＴＭセルは出力ラインに伝送されないことになる。したがって、ＡＴＭセルの衝突を常に監視し、ＡＴＭセルの廃棄の発生原因を分析することが必要である。
【０００６】ＡＴＭセルの衝突を検出するために、各バッファのオーバーフローの発生によって生じる廃棄セルの数を計数するカウンタ部３２によって、各バッファ２３をマイクロプロセッサ３３によって監視することが行われている。この構成では、カウンタ３２のカウント値を監視することによって、廃棄セルの数を検出することができる。
【０００７】また、従来の他のルーティングシステムとして、それぞれ５３バイトの長さを有する外部入力セルを入力部で多重化し、内部多重化セルを形成し、この内部多重化セルをＡＴＭスイッチネットワークの入力ポート（内部入力ポート）を介してスイッチ回路に与える形式のものがある。この場合、各内部多重化セルは出力部で複数の外部出力セルに分離され、出力ラインを介して送出されている。
【０００８】このように、外部入力セルを多重化したシステムでは、内部多重化セルは外部入力セルより高速でスイッチ回路に供給されている。このため、スイッチ回路は高速で動作することが必要になるが、このような高速動作は通常のスイッチ回路では困難である。
【０００９】このことを考慮して、スイッチ回路において、内部多重化セルの各セルをビット毎に並列に処理することも提案されている。
【００１０】
【発明が解決しようとする課題】しかしながら、前者のように、廃棄ＡＴＭセルをカウントするだけでは、廃棄セルに関連する外部入力ポート、出力ポート番号、ＶＰＩ、ＶＣＩ等のヘッダー情報を得ることは不可能である。したがって、廃棄ＡＴＭセルの発生原因を十分に分析することはできない。
【００１１】また、後者のように、外部入力セルを多重化して並列処理を行うシステムでは、各外部入力セルが素数である５３バイトによって構成されているため、ビット毎に並列処理に必要なスイッチユニットの数が極めて多くなり、実現は難しい状況にある。
【００１２】一方、並列処理を行うスイッチユニット数を減少させるために、５３バイトの外部入力セルの長さを５４バイト、５６バイト、或いは６４バイトに変換し、変換されたセル（以下、変換セルと呼ぶ）を並列処理することも提案されている。このように、セルの長さを変換することにより、ハードウェア量を少なくすることができる。
【００１３】ここで、上記したように、セルの長さを変換した場合、変換セル中に、空フィールドが生じる。通常、この空フィールドに、内部出力ポート番号、外部出力ポート番号等をルーティング情報として配置することも考えられている。しかしながら、スイッチ回路の規模が大きくなるにつれて、ルーティング情報の量も多くなるため、変換セルの長さがルーティング情報の量に依存して決定されてしまうという欠点がある。したがって、この構成では、スイッチネットワークの規模の拡大或いは変更に対処できないという欠点がある。
【００１４】上記したように、従来のルーティングシステムでは、廃棄セルを分析するため或いは、ルーティング情報信号を伝送するために、各外部入力セルが有効に処理されているとは言えない。
【００１５】
【課題を解決するための手段】本発明の目的は各セルを有効に処理できるルーティングシステムを提供することである。
【００１６】本発明の他の目的は各バッファにオーバーフローが発生した場合、廃棄セルの分析を正確に行うことができるルーティングシステムを提供することである。
【００１７】本発明の更に他の目的はハードウェアを増加させることなく、スイッチネットワークの規模の拡大等に容易に対処できるルーティングシステムを提供することである。
【００１８】本発明の適用されるルーティングシステムは、複数の外部入力ポートと複数の外部出力ポートとを接続するために使用され、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ヘッダーを含む外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有している。
【００１９】ここで、本発明に係る前記入力部は、前記各外部入力ポートと前記各外部出力ポートとの間に設けられ、前記外部入力セルに応答して、前記外部入力ポート及び内部入力ポートのいずれかに関連した入力ポート番号信号を生成する一方、前記内部出力ポート番号の一つをあらわす出力ポート番号信号を生成するポート番号生成部と、前記各外部入力セル、前記入力ポート番号信号、及び前記出力ポート番号信号に応答して、前記各外部入力セルを前記スイッチ回路に送出すると共に、前記ヘッダーを前記入力ポート番号及び出力ポート番号を前記制御部にそれぞれ供給する信号供給手段を有している。一方、前記制御部は、前記ヘッダー及び前記出力ポート番号信号を受け、前記スイッチ回路を前記ヘッダー及び前記出力ポート番号信号に基づいて制御し、前記内部経路を形成するためのスイッチ制御手段と、出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方と、前記ヘッダーとを受け、前記出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方を使用して、前記ヘッダーを処理し、前記各外部入力ポートを分析する処理手段を有している。
【００２０】また、本発明の他の態様に係るルーティングシステムの入力部は、前記外部入力ポートに結合され、前記外部入力セルのセルフォーマットをルーティング情報信号用のルーティング情報フィールド、前記ペイロードフィールド、及び前記ヘッダーフィールドを有する内部フォーマットに変換し、当該ルーティング情報フィールドを有する変換されたセルを生成する第１のフォーマット変換手段と、前記第１のフォーマット変換手段に結合され、前記外部入力ポート番号に関連した第１のポート番号を前記変換されたセルのルーティング情報フィールドに前記ルーティング情報として割り当て、前記ルーティング情報フィールドに前記第１の入力ポート番号を有する内部セルを生成するポート番号割当手段と、前記ポート番号割当手段に結合され、前記内部セルを、第１の入力ポート番号を含む多重化された入力セルを有する内部多重化セルシーケンスに多重化するセル多重化ユニットと、前記セル多重化ユニット及び前記内部入力ポートの一つに結合され、前記第１の入力ポート番号及び前記多重化された入力セルに基づき、前記内部出力ポート番号と、前記外部出力ポート番号に関連した第２のポート番号を生成すると共に、前記第１のポート番号を第２のポート番号によって順次置換し、置換された多重化セルを形成する番号生成手段と、前記スイッチネットワーク及び前記制御部に結合され、前記置換された多重化セル及び前記内部出力ポート番号を前記スイッチネットワーク及び前記制御部にそれぞれ伝送するための伝送手段とを備えている。この場合、前記制御部は、前記伝送手段と前記スイッチ回路に結合され、前記内部出力ポート番号に基づき、前記スイッチ回路を制御する手段を備えており、前記出力部は、前記内部出力ポート番号によって示された内部出力ポートに結合され、且つ、前記選択された第２のポート番号に基づいて前記置換された多重化セルを分離し、外部出力セルにする分離部、及び、前記外部出力セルを前記外部出力ポートに順次出力する出力手段とを有している。
【００２１】
【実施例】図２を参照すると、本発明の第１の実施例に係るルーティングシステムは、入力部、制御部、及びマイクロプロセッサーが図１に示されたシステムと異なった動作を行う以外、図１に示されたシステムと同様である。この関係で、図２の入力部、制御部、及びマイクロプロセッサーはそれぞれ２５ａ、２７ａ、３３ａの参照符号によって示されている。図示された入力部２５ａには、外部入力ポート１５を通して、外部入力セルが供給されている。各外部入力セルは５３バイトからなり、それぞれヘッダーフィールド及びペイロードフィールドに配置された５バイトのヘッダーと４８バイトのペイロードを伝送する。ヘッダーとしては、ＶＰＩ或いはＶＣＩが使用される。
【００２２】ルーティングシステムは外部入力ポート１５に接続されたフォーマット変換器３６を有している。各フォーマット変換器３６は５３バイトの外部入力セルを例えば、５６バイトの内部入力セルに変換するのに役立つ。この内部入力セルは、外部入力セルと同じヘッダー及びペイロードとを有している。このことからも明らかな通り、内部入力セルはフォーマット変換の結果として、２バイトの空フィールドを有し、各内部入力セルはフォーマット変換器３６から入力ポート番号設定器３７に与えられている。
【００２３】図３をも併せ参照すると、入力ポート番号設定器３７はフィールド抽出回路３７１と入力ポート番号発生器３７２とを有している。入力ポート番号発生器３７２は各外部入力ポート１５に割り当てられた外部入力ポート番号を発生する。図示された外部入力セルは多重化されていないから、外部入力ポート番号はスイッチネットワーク２１のスイッチ入力ポート、即ち、内部入力ポートと一致している。一方、フォーマット変換器３６から内部入力セルが与えられるフィールド抽出回路３７１は、内部入力セルの空フィールドを検出する。空フィールドが検出されると、外部入力ポート番号が入力ポート番号発生器３７２から送出され、各内部入力セルの空フィールドにルーティング情報として配置される。この関係で、空フィールドはルーティング情報フィールドと呼ばれる。この様にして、外部入力ポート番号はヘッダーと共に、ヘッダー分離回路２８ａに送られる。
【００２４】図２において、ヘッダー分離回路２８ａは内部入力セルを第１の出力信号Ｏ１として通過させる一方、内部入力セルからヘッダーフィールド及びルーティング情報フィールドを分離する。結果として、ヘッダー及び外部入力ポート番号はヘッダー分離回路２８ａにより分離され、第２の出力信号Ｏ２として、ルーティングテーブル２９ａに送出される。ルーティングテーブル２９ａには、各ヘッダー（ＶＰＩ或いはＶＣＩ）に対応した出力ポート番号、即ち、スイッチ出力ポート番号（内部出力ポート番号）が記憶されている。このため、各ヘッダーに基づいて、スイッチ出力ポート番号（内部出力ポート番号）がルーティングテーブル２９ａから読み出され、ヘッダー及び外部入力ポート番号と共に、制御部２７ａに転送される。
【００２５】制御部２７ａはスイッチコントローラー３１ａと廃棄セルメモリ４０とを備えている。スイッチコントローラー３１ａには、スイッチ出力ポート番号、ヘッダー、及び外部入力ポート番号が与えられている。スイッチコントローラー３１ａはスイッチネットワーク２１のバッファ２３を制御し、スイッチ出力ポート番号に基づいて、ルーティング制御を行う。スイッチコントローラー３１ａは、公知の方法で、出力ポート毎に、バッファ２３に書き込まれたセル数と読み出されたセル数の差、即ち、バッファ２３に滞留しているセル数をカウンタでカウントすることにより管理している。具体的にいえば、カウンタのカウンタ値がバッファ２３の中の該当出力ポートに割り当てられている容量（上限）に達した状態で、その出力ポートへルーティングされるセルが到着すると、スイッチコントローラー３１ａはバッファ２３のオーバフローと認識し、そのセルの書き込みは行わない。即ち、スイッチコントローラー３１ａはバッファ２３に対して書き込み制御信号を送出しない。このとき、スイッチコントローラー３１ａは、廃棄するセルのヘッダー及び外部入力ポート番号を入力されたルーティング情報から取り出し、廃棄セルメモリ４０に書き込む。この場合、書き込まれたヘッダー及び外部入力ポート番号は廃棄セルに対応しており、これらは履歴情報信号として、廃棄メモリ４０に格納される。監視用マイクロプロセッサ３３ａは履歴情報信号、即ち、ヘッダー及び外部入力ポート番号をバス３４を介して廃棄セルメモリ４０から読みだし、廃棄セルの履歴を解析する。
【００２６】上記したように、ヘッダー及び外部入力ポート番号が廃棄セルメモリ４０に履歴情報信号として転送される。このため、マイクロプロセッサ３３ａは廃棄セルに関する廃棄原因を容易に分析することができる。特に、ビットスライス形のＡＴＭスイッチ回路が使用された場合、廃棄の原因をビットスライスされたセルを再構成することなく、分析できる。
【００２７】図４に示された本発明の第２の実施例に係るルーティングシステムは複数の外部入力セルを多重化している。図４において、ルーティングシステムはそれぞれ入力ライン及び出力ラインに接続された外部入力ポート１５と外部出力ポート１６とを有している。外部入力ポート１５は図４に１５ａ及び１５ｂで示された複数の入力ポートグループに区分されており、また、外部出力ポートも、また、１６ａ及び１６ｂで示された複数の出力ポートグループに区分されている。以下、第１の入力ポートグループと呼ぶ入力ポートグループ１５ａには、１５．５２Ｍｂｐｓのビットレートを有する外部入力セルが供給され、他方、第２の入力ポートグループと呼ぶ入力ポートグループ１５ｂには、６２２．０８Ｍｂｐｓのビットレートの外部入力セルが与えられる。同様に、第１の出力ポートグループと呼ぶ外部出力ポートグループ１６ａには、１５．５２Ｍｂｐｓの外部出力セルが供給され、第２の出力ポートグループと呼ぶ外部出力ポートグループ１６ｂには、６２２．０８Ｍｂｐｓの外部出力セルが与えられる。図示された例では、第１及び第２の外部入力ポートグループの各外部入力セルは内部多重化入力セルに多重化されており、各内部多重化入力セルは２４８８．３２Ｍｂｐｓのビットレートを有している。
【００２８】この関係で、第１の外部入力ポートグループ１５ａは＃１乃至＃１６で示されているように、１６の外部入力ポートからなり、他方、第２の外部入力ポートグループは＃１乃至＃４で示されているように、４つの外部入力ポートによって形成されている。同様に、第１の外部出力ポートグループ１６ａは＃１乃至＃１６で示されているように、１６の外部出力ポートからなり、また、第２の外部出力ポートグループ１６ｂは＃１乃至＃４で示されているように、４つの外部出力ポートグループによって形成されている。
【００２９】ここで、外部入力セルは伝送路信号として各外部入力ポート１５に順次与えられるものとする。図４R>４において、各伝送路信号は図２の場合と同様な構成を有するフォーマット変換器３６（ここでは、第１のフォーマット変換器と呼ぶ）に供給される。
【００３０】図５において、各伝送路信号は図５（Ａ）に示すように、ＳＯＨ（セクションオーバヘッド）領域のようなオーバーヘッド領域、有効セル、及び空セルを含んでいる。各有効セル及び空セルはヘッダーを有し、図２を参照して説明されたように、外部入力セルを形成している。したがって、図５（Ｂ）のように、５３バイトの外部入力セルは５バイトのヘッダーフィールドと４８バイトのペイロードフィールドとを有している。
【００３１】図４に示された第１のフォーマット変換器３６は伝送路信号を受け、この伝送路信号を図５（Ｃ）に示すような内部信号に変換する。各内部信号は伝送路信号と同様に、有効セル及び空セルとを有している。更に、ルーティング情報フィール及びヘッダーフィールドとが有効セル及び空セルに付加され、内部入力セルが形成される。ルーティング情報フィールドについて後で詳細に説明する。ルーティング情報フィールドは、例えば、２バイト長を有している。その結果として、第１のフォーマット変換器３６は図５（Ｄ）に示すような内部信号を順次出力する。
【００３２】図６及び図４を参照すると、フォーマット変換器３６はＦＩＦＯメモリ３６１、有効セル検出器３６２、書込制御部３６３、及び読出制御部３６４とを備えている。伝送路信号はＦＩＦ０メモリ３６１及び有効セル検出器３６２の双方に与えられている。有効セル検出器３６２では、有効セルだけが各セルの先頭を示すセル先頭信号ＣＨに応答して順次検出される。具体的に述べると、セル先頭信号ＣＨ及び伝送路信号が供給されると、有効セル検出器３６２はセル先頭信号ＣＨを参照して有効セルを一つづつ検出する。その結果、有効セル検出器３６２は各有効セルと同期し、且つ、有効セルの検出をあらわす有効セル検出信号を書込制御部３６３に送出する。
【００３３】図示された書込制御部３６３には、伝送路信号のフレーム信号ＦＭ及び書込くロックＷＣが有効セル検出信号と共に供給されている。書込制御部３６３は有効セル検出信号、フレーム信号ＦＭ、及び書込クロックＷＣを参照して書込タイミング信号をＦＩＦＯメモリ３６１に出力する。この様にして、書込タイミング信号が各有効セルに同期して、書込制御部３６３からＦＩＦＯメモリ３６１に与えられる。結果として、ＦＩＦＯメモリ３６１は書込制御部３６３の制御のもとに、各外部入力ポート１５からのセルの内、有効セルのみを記憶セルとして格納する。記憶セルは順次ＦＩＦＯメモリ３６１から読出制御部３６４の制御の下に、図５（Ｄ）に示すような内部信号として出力される。この場合、読出制御部３６４はルーティング情報フィールドが各有効セルの先頭部分に付加され、且つ、各記憶セルがそのセルに割り当てられた位相でＦＩＦＯメモリ３６１から読み出されるように、ＦＩＦＯメモリを制御する。ＦＩＦＯメモリ３６１中に、有効セルが存在していないときには、空セルがＦＩＦＯメモリ３６１から生成される。
【００３４】このように、内部信号は各第１のフォーマット変換部３６から、図２及び３を参照して説明された対応する入力ポート番号設定器３７に供給され、外部入力ポート番号が各内部入力セルのルーティング情報フィールドに配置される。
【００３５】図４に戻ると、第１及び第２の外部入力グループからの内部信号はセル多重化部４１で多重化され、内部多重化入力セル列を形成する。内部多重化入力セル列はスイッチネットワーク２１の内部入力ポート、即ち、スイッチ入力ポートにヘッダー変換器４３を通して送出される。スイッチネットワーク２１は図２にしめされたものと同様な構成を備え、内部入力ポートは高速入力ポートと呼ばれてもよい。
【００３６】図７を図４と共に参照すると、各ヘッダー変換器４３はヘッダー変換テーブル４３１、入力ポート番号検出器４３２、ヘッダー検出器４３３、及び再配列回路４３４とを備えている。図３、４、及び５に関連して述べられているように、内部多重化入力セルの各セルはヘッダーフィールド及びペイロードフィールドの他に、外部入力ポート番号用のルーティング情報フィールドとを有している。
【００３７】図７において、内部多重化入力セルは入力ポート番号検出器４３２、ヘッダー検出器４３３、及び再配列回路４３４に与えられる。入力ポート番号検出器４３２は各内部多重化入力セルから外部入力ポートを検出し、検出された外部入力ポート番号をあらわすポート番号検出信号を生成する。一方、ヘッダー検出器４３３はＶＰＩ或いはＶＣＩのようなヘッダーを検出し、検出されたヘッダーをあらわすヘッダー検出信号を出力する。ヘッダー検出信号とポート番号検出信号はアドレス信号としてヘッダー変換テーブル４３１に供給される。
【００３８】図４に示されたスイッチネットワーク２１は複数のスイッチ出力ポート、即ち、内部出力ポートを有し、各ポートには、内部出力ポート番号ＩＯＰが割り当てられており、且つ、セル分離部４５がそれぞれ接続されている。各セル分離部４５は複数の中間出力ポートを備え、これら中間出力ポートは第１及び第２の外部出力ポートグループ１６ａ及び１６ｂに区分されている。各中間出力ポートには、それぞれ中間出力ポート番号ＩＭが割り当てられており、且つ、第２のフォーマット変換器３７に接続されている。
【００３９】図７において、ヘッダー変換テーブル４３１はスイッチネットワーク２１の内部出力ポート番号ＩＯＰを記憶するための第１の領域Ａ１、中間出力ポート番号を記憶するための第２の領域Ａ２、及び、ＶＰＩまたはＶＣＩのようなヘッダーを記憶するための第３の領域Ａ３とを有している。ヘッダー検出信号及びポート番号検出信号がアドレス信号としてヘッダー変換テーブル４３１に与えられると、一組の内部出力ポート番号、中間出力ポート番号ＩＭ、及びヘッダーがアドレス信号によって指示されたヘッダー変換テーブル４３１のアドレスから同時的に読み出される。
【００４０】内部出力ポート番号ＩＯＰは読出出力ポート番号として制御部２７ｂに送出され、他方、中間出力ポート番号ＩＭ及びヘッダーは読出中間出力ポート番号及び読出ヘッダーとして再配列回路４３４に送出される。再配列回路４３４は各内部多重化入力セルの外部入力ポート番号及びヘッダーを読出中間出力ポート番号及び読出ヘッダーによって置き換える。読出中間出力ポート番号及び読出ヘッダーはそれぞれルーティング情報フィールド及びヘッダーフィールドに配置され、スイッチネットワーク２１に供給される。
【００４１】上記したように、外部入力ポート番号を読出中間出力ポート番号によって置き換えることにより、ルーティング情報フィールドの拡大を防止することができ、また、ルーティング情報信号量を最小にすることができる。更に、読出出力ポート番号は信号線を介して制御部２７ｂに送出される。
【００４２】図８を図４と共に参照すると、制御部２７ｂはヘッダー変換器４３に接続された複数の出力ポート抽出回路２７１と、各出力ポート抽出回路２７１に接続された複数の比較器２７２とを有している。ここで、制御部２７ｂは第１乃至第Ｎの出力ポート抽出回路２７１−１乃至２７１−Ｎを第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎと共に有していると仮定しても一般性は失われることはない。第１乃至第Ｎの出力ポート抽出回路２７１−１乃至２７１−Ｎは読出出力ポート番号を抽出し、抽出された出力ポート番号は順次第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎに供給される。第１乃至第Ｎの比較器２７２−１乃至２７２−Ｎには、スイッチネットワーク２１のスイッチ出力ポートに対応した第１乃至第Ｎの物理ポート番号が与えられているから、抽出された出力ポート番号は比較器２７２−１乃至２７２−Ｎにおいてそれぞれ物理ポート番号と比較される。比較の結果、一致が検出されると、第１乃至第Ｎのスイッチ制御信号ＳＷ１乃至ＳＷＮが各比較器２７２−１乃至２７２−Ｎからスイッチネットワーク２１に送出される。
【００４３】置換された、即ち、読出出力ポート番号を有する内部多重化入力セルはスイッチ制御信号ＳＷ１乃至ＳＷＮにしたがって、スイッチ出力ポートＩＯＰに内部多重化出力セルとして送り出され、図４のセル分離部４５に供給される。セル分離部４５は内部多重化出力セルを中間出力ポート番号ＩＭに基づいて内部出力セルに分離する。内部出力セルは第２のフォーマット変換器４７を介してそれぞれ外部出力ポート１６ａ及び１６ｂに与えられる。
【００４４】図９を図４と共に参照すると、第２のフォーマット変換器４７は内部出力セルを伝送路出力セルに変換するために使用される。図示された伝送路出力セルは外部入力ポート１５ａ及び１５ｂを通して入力されている伝送路入力セルと同様なビットレートを有しているものとする。この場合、第２のフォーマット変換器４７は図６と同様に、ＦＩＦＯメモリ４７１、有効セル検出器４７２、書込制御部４７３、及び読出制御部４７４とを備えている。
【００４５】図９において、中間出力セルは順次ＦＩＦＯメモリ４７１及び有効セル検出器４７２に与えられる。有効セル検出器４７２は各セルの先頭をあらわすセル先頭信号を受け、中間出力セルの各ヘッダーフィールドをチェックし、有効セルを検出する。有効セルが検出されると、有効セル検出器４７２は有効セルの検出をあらわす有効セル検出信号を生成する。この有効セル検出信号は書込クロック列に応答して動作する書込制御部４７３に送られる。書込制御部４７３は書込タイミング信号をＦＩＦＯ４７１に有効セルに同期して供給する。その結果、有効セルは順次ＦＩＦＯ４７１に格納される。この場合、書込制御部４７３は、有効セルに先行するルーティング情報フィールドがＦＩＦＯ４７１に書き込まれないように制御する。
【００４６】有効セルがＦＩＦＯ４７１に書き込まれると、読出制御部４７４は読出クロックＲＣ及び伝送路のフレーム信号にしたがって、読出制御を行う。より具体的に述べると、有効セルは伝送路フレーム信号ＦＭの位相にしたがって、順次、ＦＩＦＯ４７１から読み出される。このような読出動作はオーバーヘッド領域以外で行われる。もし、ＦＩＦＯ４７１に有効セルが記憶されていない場合には、空セルが伝送される。
【００４７】図４に示された実施例においても、外部入力ポート番号がルーティング情報フィールドに配置され、中間出力ポート番号に置き換えられている。このため、ルーティング情報量が多くなっても、ルーティング情報フィールドを拡大する必要がなく、したがって、ハードウェア量を少なくすることができる。加えて、中間出力ポート番号が外部出力ポート番号と同じ時には、外部出力ポート番号かルーティング情報フィールドに位置付けられても良い。
【００４８】
【発明の効果】以上述べたように、本発明では、入力側ポート番号を入力側セルのルーティング情報フィールドに配置することにより、スイッチネットワークのバッファにオーバーフローが発生した場合、この入力側ポート番号を用いて廃棄セルの分析を容易に行うことができると共に、入力側ポート番号を出力側ポート番号に置き換えることにより、ルーティング情報フィールドを拡大することなく、ルーティングシステムの拡大、変更等に容易に対処することができる。
【図面の簡単な説明】
【図１】従来のルーティングシステムの一例を示すブロック図である。
【図２】本発明の第１の実施例に係るルーティングシステムを説明するためのブロック図である。
【図３】図２に示されたルーティングシステムに使用される入力ポート番号設定器の一例を示すブロック図である。
【図４】本発明の第２の実施例に係るルーティングシステムを説明するためのブロック図である。
【図５】図４のルーティングシステムにおいて使用されるフォーマットを説明するための図である。
【図６】図４のルーティングシステムにおいて使用されるフォーマット変換器を説明するためのブロック図である。
【図７】本発明の第２の実施例で使用されるヘッダー変換部を説明するためのブロック図である。
【図８】本発明の第２の実施例に係る制御部を説明するためのブロック図である。
【図９】本発明の第２の実施例に係るフォーマット変換器を説明するためのブロック図である。
【符号の説明】
１５、外部入力ポート
１６、外部出力ポート
２１、スイッチネットワーク
２２、スイッチ回路
２３、バッファ
２５ａ、入力部
２６、出力部
２８ａ、ヘッダー分離回路
２９ａ、ルーティングテーブル
２７ａ、制御部
３１ａ、スイッチコントローラ
３６、フォーマット変換器
３７、入力ポート番号設定器
４０、廃棄セルメモリ
３３ａ、マイクロプロセッサ
【特許請求の範囲】
【請求項１】複数の外部入力ポートと複数の外部出力ポートとを接続するために使用されるルーティングシステムにおいて、前記ルーティングシステムは、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ヘッダーを含む外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有し、前記入力部は、前記各外部入力ポートと前記各外部出力ポートとの間に設けられ、前記外部入力セルに応答して、前記外部入力ポート及び内部入力ポートのいずれかに関連した入力ポート番号信号を生成する一方、前記内部出力ポート番号の一つをあらわす出力ポート番号信号を生成するポート番号生成部と、前記各外部入力セル、前記入力ポート番号信号、及び前記出力ポート番号信号に応答して、前記各外部入力セルを前記スイッチ回路に送出すると共に、前記ヘッダーを前記入力ポート番号及び出力ポート番号を前記制御部にそれぞれ供給する信号供給手段を有し、前記制御部は、前記ヘッダー及び前記出力ポート番号信号を受け、前記スイッチ回路を前記ヘッダー及び前記出力ポート番号信号に基づいて制御し、前記内部経路を形成するためのスイッチ制御手段と、出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方と、前記ヘッダーとを受け、前記出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方を使用して、前記ヘッダーを処理し、前記各外部入力ポートを分析する処理手段を有することを特徴とするルーティングシステム。
【請求項２】請求項１に記載されたルーティングシステムにおいて、前記ヘッダーはＶＰＩ及びＶＣＩの少なくとも一方によって形成されていることを特徴とするルーティングシステム。
【請求項３】請求項１に記載されたルーティングシステムにおいて、前記処理手段は、前記信号供給手段に結合されて、前記入力ポート番号信号及びヘッダーを記憶し、記憶された入力番号信号及びヘッダーを生成する記憶手段と、前記記憶手段に結合され、記憶された入力番号信号及びヘッダーに基づいて、各外部入力セルの履歴を分析するための手段を有することを特徴とするルーティングシステム。
【請求項４】複数の外部入力ポートと複数の外部出力ポートとを接続するために使用されるルーティングシステムにおいて、前記ルーティングシステムは、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ペイロードフィールド及びヘッダー用のヘッダーフィールドを有するセルフォーマットを備えた外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有し、前記入力部は、前記外部入力ポートに結合され、前記外部入力セルのセルフォーマットをルーティング情報信号用のルーティング情報フィールド、前記ペイロードフィールドの、及び前記ヘッダーフィールドを有する内部フォーマットに変換し、当該ルーティング情報フィールドを有する変換されたセルを生成する第１のフォーマット変換手段と、前記第１のフォーマット変換手段に結合され、前記外部入力ポート番号に関連した第１のポート番号を前記変換されたセルのルーティング情報フィールドに前記ルーティング情報として割り当て、前記ルーティング情報フィールドに前記第１の入力ポート番号を有する内部セルを生成するポート番号割当手段と、前記ポート番号割当手段に結合され、前記内部セルを、第１の入力ポート番号を含む多重化された入力セルを有する内部多重化セルシーケンスに多重化するセル多重化ユニットと、前記セル多重化ユニット及び前記内部入力ポートの一つに結合され、前記第１の入力ポート番号及び前記多重化された入力セルに基づき、前記内部出力ポート番号と、前記外部出力ポート番号に関連した第２のポート番号を生成すると共に、前記第１のポート番号を第２のポート番号によって順次置換し、置換された多重化セルを形成する番号生成手段と、前記スイッチネットワーク及び前記制御部に結合され、前記置換された多重化セル及び前記内部出力ポート番号を前記スイッチネットワーク及び前記制御部にそれぞれ伝送するための伝送手段とを備え、他方、前記制御部は、前記伝送手段と前記スイッチ回路に結合され、前記内部出力ポート番号に基づき、前記スイッチ回路を制御する手段を備えており、また、前記出力部は、前記内部出力ポート番号によって示された内部出力ポートに結合され、且つ、前記選択された第２のポート番号に基づいて前記置換された多重化セルを分離し、外部出力セルにする分離部、及び、前記外部出力セルを前記外部出力ポートに順次出力する出力手段とを有していることを特徴とするルーティングシステム。
【請求項５】請求項４に記載されたルーティングシステムにおいて、前記セル多重化ユニットは前記外部入力ポートに対して前記ポート番号割当手段を介して接続され、中間入力ポート番号が与えられた中間入力ポートを有し、前記ポート番号割当手段は、前記第１のポート番号として、前記中間入力ポート番号を前記内部セルに割り当てることを特徴とするルーティングシステム。
【請求項６】 請求項５に記載されたルーティングシステムにおいて、前記分離手段は前記出力手段を介して前記外部出力ポートに接続され、且つ、中間出力ポート番号が割当られた中間出力ポートを備え、前記番号生成手段は、前記第２のポート番号として、前記中間出力ポート番号を与えることを特徴とするルーティングシステム。
【請求項７】請求項４に記載されたルーティングシステムにおいて、前記ポート番号割当手段は、前記第１のポート番号として、前記外部入力ポート番号を前記内部セルに割り当てることを特徴とするルーティングシステム。
【請求項８】請求項７に記載されたルーティングシステムにおいて、前記番号生成手段は、前記第２のポート番号として、前記外部出力ポート番号を与えることを特徴とするルーティングシステム。
【請求項１】複数の外部入力ポートと複数の外部出力ポートとを接続するために使用されるルーティングシステムにおいて、前記ルーティングシステムは、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ヘッダーを含む外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有し、前記入力部は、前記各外部入力ポートと前記各外部出力ポートとの間に設けられ、前記外部入力セルに応答して、前記外部入力ポート及び内部入力ポートのいずれかに関連した入力ポート番号信号を生成する一方、前記内部出力ポート番号の一つをあらわす出力ポート番号信号を生成するポート番号生成部と、前記各外部入力セル、前記入力ポート番号信号、及び前記出力ポート番号信号に応答して、前記各外部入力セルを前記スイッチ回路に送出すると共に、前記ヘッダーを前記入力ポート番号及び出力ポート番号を前記制御部にそれぞれ供給する信号供給手段を有し、前記制御部は、前記ヘッダー及び前記出力ポート番号信号を受け、前記スイッチ回路を前記ヘッダー及び前記出力ポート番号信号に基づいて制御し、前記内部経路を形成するためのスイッチ制御手段と、出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方と、前記ヘッダーとを受け、前記出力ポート番号信号及び前記入力ポート番号信号の少なくとも一方を使用して、前記ヘッダーを処理し、前記各外部入力ポートを分析する処理手段を有することを特徴とするルーティングシステム。
【請求項２】請求項１に記載されたルーティングシステムにおいて、前記ヘッダーはＶＰＩ及びＶＣＩの少なくとも一方によって形成されていることを特徴とするルーティングシステム。
【請求項３】請求項１に記載されたルーティングシステムにおいて、前記処理手段は、前記信号供給手段に結合されて、前記入力ポート番号信号及びヘッダーを記憶し、記憶された入力番号信号及びヘッダーを生成する記憶手段と、前記記憶手段に結合され、記憶された入力番号信号及びヘッダーに基づいて、各外部入力セルの履歴を分析するための手段を有することを特徴とするルーティングシステム。
【請求項４】複数の外部入力ポートと複数の外部出力ポートとを接続するために使用されるルーティングシステムにおいて、前記ルーティングシステムは、複数の内部入力ポート、複数の内部出力ポート、及び内部入力ポートと内部出力ポートとの間に設けられたスイッチ回路と、外部入力ポートと内部入力ポートの間に設けられた入力部と、内部出力ポートと外部出力ポートのと間に設けられた出力部と、前記入力部及びスイッチ回路に結合され、前記内部入力ポートと前記内部出力ポートとの間に内部経路を形成するために、前記スイッチ回路を制御する制御部とを有し、且つ、前記各外部入力ポートには、ペイロードフィールド及びヘッダー用のヘッダーフィールドを有するセルフォーマットを備えた外部入力セルが順次与えられ、前記外部入力ポート及び外部出力ポートには、外部入力ポート番号及び外部出力ポート番号が割り当てられており、他方、前記内部入力ポート及び内部出力ポートには、内部入力ポート番号及び内部出力ポート番号が割り当てられた構成を有し、前記入力部は、前記外部入力ポートに結合され、前記外部入力セルのセルフォーマットをルーティング情報信号用のルーティング情報フィールド、前記ペイロードフィールドの、及び前記ヘッダーフィールドを有する内部フォーマットに変換し、当該ルーティング情報フィールドを有する変換されたセルを生成する第１のフォーマット変換手段と、前記第１のフォーマット変換手段に結合され、前記外部入力ポート番号に関連した第１のポート番号を前記変換されたセルのルーティング情報フィールドに前記ルーティング情報として割り当て、前記ルーティング情報フィールドに前記第１の入力ポート番号を有する内部セルを生成するポート番号割当手段と、前記ポート番号割当手段に結合され、前記内部セルを、第１の入力ポート番号を含む多重化された入力セルを有する内部多重化セルシーケンスに多重化するセル多重化ユニットと、前記セル多重化ユニット及び前記内部入力ポートの一つに結合され、前記第１の入力ポート番号及び前記多重化された入力セルに基づき、前記内部出力ポート番号と、前記外部出力ポート番号に関連した第２のポート番号を生成すると共に、前記第１のポート番号を第２のポート番号によって順次置換し、置換された多重化セルを形成する番号生成手段と、前記スイッチネットワーク及び前記制御部に結合され、前記置換された多重化セル及び前記内部出力ポート番号を前記スイッチネットワーク及び前記制御部にそれぞれ伝送するための伝送手段とを備え、他方、前記制御部は、前記伝送手段と前記スイッチ回路に結合され、前記内部出力ポート番号に基づき、前記スイッチ回路を制御する手段を備えており、また、前記出力部は、前記内部出力ポート番号によって示された内部出力ポートに結合され、且つ、前記選択された第２のポート番号に基づいて前記置換された多重化セルを分離し、外部出力セルにする分離部、及び、前記外部出力セルを前記外部出力ポートに順次出力する出力手段とを有していることを特徴とするルーティングシステム。
【請求項５】請求項４に記載されたルーティングシステムにおいて、前記セル多重化ユニットは前記外部入力ポートに対して前記ポート番号割当手段を介して接続され、中間入力ポート番号が与えられた中間入力ポートを有し、前記ポート番号割当手段は、前記第１のポート番号として、前記中間入力ポート番号を前記内部セルに割り当てることを特徴とするルーティングシステム。
【請求項６】 請求項５に記載されたルーティングシステムにおいて、前記分離手段は前記出力手段を介して前記外部出力ポートに接続され、且つ、中間出力ポート番号が割当られた中間出力ポートを備え、前記番号生成手段は、前記第２のポート番号として、前記中間出力ポート番号を与えることを特徴とするルーティングシステム。
【請求項７】請求項４に記載されたルーティングシステムにおいて、前記ポート番号割当手段は、前記第１のポート番号として、前記外部入力ポート番号を前記内部セルに割り当てることを特徴とするルーティングシステム。
【請求項８】請求項７に記載されたルーティングシステムにおいて、前記番号生成手段は、前記第２のポート番号として、前記外部出力ポート番号を与えることを特徴とするルーティングシステム。
【図３】
【図１】
【図２】
【図８】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１】
【図２】
【図８】
【図４】
【図５】
【図６】
【図７】
【図９】
【特許番号】第２７３７７６０号
【登録日】平成１０年（１９９８）１月１６日
【発行日】平成１０年（１９９８）４月８日
【国際特許分類】
【出願番号】特願平３−１８７９２０
【出願日】平成３年（１９９１）７月２６日
【公開番号】特開平５−１５３１５１
【公開日】平成５年（１９９３）６月１８日
【審査請求日】平成７年（１９９５）５月３０日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平２−１１３７５０（ＪＰ，Ａ）
【文献】特開 平２−１７９１４１（ＪＰ，Ａ）
【文献】特開 平２−１３７５４２（ＪＰ，Ａ）
【登録日】平成１０年（１９９８）１月１６日
【発行日】平成１０年（１９９８）４月８日
【国際特許分類】
【出願日】平成３年（１９９１）７月２６日
【公開番号】特開平５−１５３１５１
【公開日】平成５年（１９９３）６月１８日
【審査請求日】平成７年（１９９５）５月３０日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平２−１１３７５０（ＪＰ，Ａ）
【文献】特開 平２−１７９１４１（ＪＰ，Ａ）
【文献】特開 平２−１３７５４２（ＪＰ，Ａ）
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