不良率予測方法、不良率予測プログラム、半導体製造装置の管理方法、および半導体装置の製造方法
【課題】ウエハごとの特性不良率と工程別の異物不良率を高精度に予測する予測方法とプログラム、および、この特性不良と工程別の異物不良の発生率の違いに基づいて原因を究明する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法を提供する。
【解決手段】半導体製造装置の管理システムにおいて、特性不良・工程別異物不良率予測部１２１は、フェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、任意のフェイルビットモードを除いたフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出し、この異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出し、このフェイルビットモードごとの異物不良率と実績不良率とに基づいて任意のフェイルビットモードの特性不良率を算出する。
【解決手段】半導体製造装置の管理システムにおいて、特性不良・工程別異物不良率予測部１２１は、フェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、任意のフェイルビットモードを除いたフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出し、この異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出し、このフェイルビットモードごとの異物不良率と実績不良率とに基づいて任意のフェイルビットモードの特性不良率を算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩに代表されるような薄膜デバイスであり、一つまたは複数のメモリデバイスを搭載した製品において、電気的なテスト結果とレイアウトシミュレーション結果を用いて、不良の種類を弁別する方法に関する。また、前記弁別の結果に基づき製造装置の来歴比較を行い、不良の種類ごとにその原因を特定する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化・高機能化に伴い、特に機能モジュールの中でも集積度の高いメモリデバイスの不良の種類が多様化しており、各工程で発生する異物による配線の短絡・断線・層間非導通不良といった異物不良の他に、膜厚のウエハ面内ばらつきによる配線パターン形状不備やトランジスタ動作ばらつきといったシステマティック不良（パラメトリック不良）も多く発生するようになっている（以後、特性不良とする）。そのため、歩留りを素早く立ち上げるためには、特性不良および工程ごとの異物不良の発生率を定量化した上で、その原因ごとに製造装置、チャンバ、製造条件を調査し不良原因を特定・対策することが重要となる。
【０００３】
メモリデバイスでは、その不良解析方法の一つとしてデータの読み書きの最小単位であるセルごとに回路の良否を電気的に判定するフェイルビット解析方法が従来より広く用いられてきた。不良となるセルの影響範囲は、例えば、ワード線とデータ線によるショートであるのか、データ線と電源線とワード線によるショートであるのかなど、発生する異物の大きさと発生箇所により異なるため、フェイルビット解析では、これらの不良セルの発生領域に応じて発生した不良をシングルビット不良・ペアビット不良・ワード線不良などといったフェイルビットモードで定義する。これにより、フェイルビットモードの発生率から、どの層のどの配線上にどの程度の大きさの異物が発生したかを推定でき、その定量化方法として、以下の方法が報告されている（特許文献１）。
【０００４】
フェイルビットモードごとの不良率は、ポアソンの歩留り予測モデルを仮定した場合、式（１）によって表すことができる。
【０００５】
【数１】
【０００６】
ここで、Ｄ０Ｌａｙｅｒｎは工程ごとの異物数、ＦＦＢＭｍはフェイルビットモードごとの不良率、ＡｃＦＢＭｍ＿Ｌａｙｅｒｎは工程ごとフェイルビットモードごとの異物感度θＦＢＭｍ＿Ｌａｙｅｒｎとメモリデバイスの面積Ａの積算値であるクリティカルエリアを示す。フェイルビットモードごとの異物感度θＦＢＭｍ＿Ｌａｙｅｒｎは、配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎから算出する。配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎは、予め電源・データ線などの配線名を定義した各工程の設計レイアウトに仮想に異物を投下して致命異物を判定するシミュレーションにより算出した異物サイズごと、配線の組合せごとの致命確率分布ｇ（ｘ）配線の組合せ＿Ｌａｙｅｒｎと、式（２）に示す異物サイズごとの発生確率を示す異物発生確率関数ｆ（ｘ）の積の総和として算出できる（式（３））。
【０００７】
【数２】
【０００８】
ここで、式（２）のｎは粒径分布パラメータ、Ｘ０は最小欠陥サイズを示す。不良となる配線の組合せが分かれば、引き起こされるフェイルビットモードを定義できるため、工程ごと配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎから、式（４）により、工程ごと、フェイルビットモードごとのθＦＢＭｍ＿Ｌａｙｅｒｎを算出する。
【０００９】
【数３】
【００１０】
ここで、Ｎは、任意のフェイルビットモードとなる配線の組合せの総数を示す。このθＦＢＭｍ＿Ｌａｙｅｒｎにメモリデバイスの面積を積算して算出したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎとフェイルビットモードごとの実績不良率ＦＦＢＭｍを歩留り算出式（１）に代入し、逆行列を解くことにより、工程ごとの異物数を算出する。
【特許文献１】米国特許出願第６７０１４７７（Ｂ１）号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記のようなフェイルビット解析方法における定量化方法においては、ウエハごとの特性不良率と各工程の異物数を精度良く定量化できれば、例えば特性不良が多発するウエハとそうでないウエハの製造来歴を比較するなど、不良の種類ごとに切り分けてその原因を調査できるため、それぞれの不良の原因究明・対策を加速できる。
【００１２】
しかし、上記の方法はフェイルビット実績不良率が全て異物不良によって決まるという仮定に基づいているため特性不良率の定量化はできず、特性不良と異物不良とが発生しているウエハにおいては工程ごとの異物不良率の推定精度が低くなるという問題があった。
【００１３】
そこで、本発明は上記問題に鑑みてなされたもので、その代表的な目的は、ウエハごとの特性不良率と工程別の異物不良率を高精度に予測する予測方法とプログラム、および、上記予測により明らかとなったウエハごとの特性不良と工程別の異物不良の発生率の違いに基づいて原因を究明する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、代表的なものの概要は、フェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、任意のフェイルビットモードを除いたフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出し、工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出し、フェイルビットモードごとの異物不良率とフェイルビットモードごとの実績不良率とに基づいて任意のフェイルビットモードの特性不良率を算出することを特徴とするものである。
【００１７】
具体的には、以下のようなウエハごとの特性不良率と工程別異物数の推定による半導体製造装置の管理システムが有効である。すなわち、薄膜製品に搭載される１つあるいは複数のメモリデバイスを対象とし、特性不良が発生するフェイルビットモードを除くその他のフェイルビットモードにおいて、工程ごとフェイルビットモードごとのクリティカルエリアと工程ごとの異物数の初期値を用いて予測したフェイルビット不良率と実績不良率との乖離が最小となるように工程ごとの異物数の合わせ込みを行い、この工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化することを特徴とするメモリデバイス領域を対象としたモード別不良率予測方法と薄膜製品のメモリデバイスの不良率予測方法およびプログラムである。
【００１８】
また、薄膜製品のメモリデバイスにおいて、前記特性不良率と工程ごとの異物不良率の算出結果の記憶部と、対象ウエハの製造来歴の入力部と、前記対象ウエハの製造来歴を比較する演算部と、前記比較結果の表示・出力部とを有し、上記予測方法により明らかとなったウエハごとの特性不良と工程別の異物不良の発生率の違いを製造来歴比較により明らかにすることを特徴とする半導体製造装置の管理方法とそのシステムおよびこれを用いた半導体装置の製造方法である。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
すなわち、代表的なものによって得られる効果は、対象とするフェイルビット解析結果ごとに特性不良率と工程ごとの異物不良率を高精度に定量化することができる。従って、本方法を複数のウエハに適用することで、ウエハごと、不良原因ごとの不良率の違いに基づき製造装置や製造条件の比較解析を行うことが可能となるため、原因究明の加速による歩留り垂直立ち上げに貢献することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
＜実施の形態の概要＞
図１は、本発明の実施の形態に係わる半導体製造装置の管理システム１００を示す概略図である。図示するように、本実施の形態に係わる管理システム１００は、記憶部１１０と、演算部１２０と、入力部１３０と、表示・出力部１４０とを備えている。記憶部１１０には、製造来歴記憶領域１１１と、クリティカルエリア記憶領域１１２と、工程診断ＴＥＧ結果記憶領域１１３と、製品・ＴＥＧテスト結果記憶領域１１４と、解析結果記憶領域１１５とを備えている。演算部１２０には、特性不良・工程別異物不良率予測部１２１と、ウエハ来歴比較部１２２とを備えている。
【００２３】
この管理システム１００は、コンピュータシステムを用いて構築され、記憶部１１０はＨＤＤやメモリなどの装置、演算部１２０はＣＰＵなどの装置、入力部１３０はキーボードやマウスなどの装置、表示・出力部１４０はディスプレイやプリンタなどの装置により実現される。演算部１２０の特性不良・工程別異物不良率予測部１２１およびウエハ来歴比較部１２２は、ＣＰＵがＨＤＤなどに記憶された不良率予測プログラムと来歴比較プログラムを含む管理プログラムを実行することにより実現される。
【００２４】
特性不良・工程別異物不良率予測部１２１は、記憶部１１０からフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、この取得したフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて特性不良率と工程ごとの異物不良率とを算出する部分である。ウエハ来歴比較部１２２は、特性不良・工程別異物不良率予測部１２１で算出した特性不良率と工程ごとの異物不良率の発生比率に基づきウエハごとの製造来歴を比較し、この比較結果として不良嫌疑の製造装置および製造条件を算出する部分である。
【００２５】
本実施の形態に係わる管理システム１００には、ウエハにメモリデバイスを含む機能モジュールを製造する各製造工程の半導体製造装置や、各製造工程でメモリデバイスを含む機能モジュールをテストするテスト装置などが接続され、半導体製造装置から記憶部１１０の製造来歴記憶領域１１１に製造来歴が送信され、また、テスト装置から工程診断ＴＥＧ結果記憶領域１１３に工程診断ＴＥＧ結果が送信され、製品・ＴＥＧテスト結果記憶領域１１４に製品・ＴＥＧテスト結果が送信される。
【００２６】
製造来歴記憶領域１１１には、ウエハの製造来歴として、ウエハごとに使用装置、装置パラメータ、製造条件といった情報が保存されている。例えば、フォトリソグラフィ工程では、レジスト塗布、プリベーク、露光などといった処理が行われるが、これらの処理時における装置の内部の温度、圧力といった装置パラメータや製造条件、および、使用した装置に関する情報がウエハごとに保存されている。
【００２７】
クリティカルエリア記憶領域１１２には、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出したメモリモジュールの工程ごとフェイルビットモードごとのクリティカルエリアや、機能モジュールの工程ごとのクリティカルエリアなどの情報が保存されている。
【００２８】
工程診断ＴＥＧ結果記憶領域１１３には、各ウエハの工程診断結果が保存されている。製品・ＴＥＧテスト結果記憶領域１１４には、テスト条件ごとに各ウエハのテスト結果が保存されている。解析結果記憶領域１１５には、フェイルビット解析結果が保存されている。
【００２９】
本実施の形態に係わる半導体製造装置の管理システム１００により、不良率予測方法と来歴比較方法を含む半導体製造装置の管理方法を実現し、この管理方法を用いて半導体装置の製造方法を実現する。例えば、前回に製造した半導体装置（メモリデバイスを含む機能モジュールが製造されたデバイス）に対して不良率予測と来歴比較を実施し、この結果を次回以降に製造する半導体装置に反映させることで、半導体装置の歩留り向上に貢献できるようになる。
【００３０】
メモリデバイスのメモリ部は、セルと呼ばれるトランジスタ動作の最小単位が縦横に繰り返し配置された構造となっており、例えば１セル内に配置されたトランジスタ間をつなぐ配線同士が短絡した場合、１セル内の不良となる一方、同一方向のセルに共通で電流を供給するワード線と電源線が短絡した場合、この同一ライン上の全てのセルが不良となるなど、不良原因・箇所により特徴的な不良パターンを示す。そのため、製造時の電気的な良否判定テストの１つであるフェイルビット解析では、セルの良否判定結果をフェイルビットモードとして分類することにより、各フェイルビットモードの発生率からどの工程の不良がどの程度発生したかを推定できる。
【００３１】
ここで、特性不良、および、各工程の異物不良によって引き起こされるフェイルビットモードごとの不良発生比率は、図２に示すようにそれぞれ異なるため、特性不良・工程別異物不良率予測部１２１では、この発生比率の違いを用いて特性不良率と工程ごとの異物不良率とを定量化する。図２の例では、特性不良、工程Ｘ，Ｙ，Ｚの異物不良によって引き起こされるフェイルビットモードの発生比率を示している。各フェイルビットモードは、例えば後述する図３に図示するように、モードＡはシングルビットモードであるシングルビット不良、モードＢはペアビット不良、モードＣはＸ方向ライン不良、モードＤはＹ方向ライン不良を表す。
【００３２】
この特性不良率と工程ごとの異物不良率とを定量化する方法などを含めて、本発明の特徴を各実施の形態において具体的に説明する。なお、以下に説明する各実施の形態は、互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にあり、各実施の形態を任意に組み合わせて実現できるものである。
【００３３】
＜実施の形態１＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態１を、図３，図４，図５に基づいて説明する。
【００３４】
フェイルビットモードごとの異物不良率は前述した通り、工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと工程ごとの異物数Ｄ０Ｌａｙｅｒｎを式（１）に代入することで算出可能であるが、特性不良はウエハごとに原因が異なる可能性もあり、モデル化が困難である。そのため、まず、特性不良が発生するフェイルビットモード（図３、モードＡ）を除くその他のフェイルビットモード（図３、モードＢ，Ｃ，Ｄ）から、工程ごとの異物数Ｄ０Ｌａｙｅｒｎを算出し、この結果を式（１）に代入することでフェイルビットモードごとの異物不良率ＦＦＢＭｍを算出し、これと実績不良率ｆＦＢＭｍとの差として特性不良率を定量化する方法を考案した。
【００３５】
すなわち、まず、図４の１２１０１に示すように、レイアウトシミュレーションから算出した工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと任意の工程ごとの異物数Ｄ０Ｌａｙｅｒｎ（初期値）とを式（１）に代入し、フェイルビットモードごとの異物不良率ＦＦＢＭｍの初期値を算出する。ここで、工程ごとの異物数Ｄ０Ｌａｙｅｒｎ（初期値）は、工程診断ＴＥＧの結果を使用してもよいし、任意の値を設定してもよい。次に、特性不良を含むフェイルビットモードを対象外とし、その他のフェイルビットモードごとに実績不良率ｆＦＢＭｍと予測不良率ＦＦＢＭｍの乖離の大きさを式（５）により異物数Ｄ０ＦＢＭｍ−ｆｂｍｍに換算して算出し、この値が最も大きくなるフェイルビットモードを選出する。
【００３６】
【数４】
【００３７】
ここで、Ｄ０ＦＢＭｍ−ｆｂｍｍは任意のフェイルビットモードの実績不良率と予測不良率との乖離を異物数に換算した値であり、ＡｃＦＢＭｍは任意のフェイルビットモードのクリティカルエリア、ＦＦＢＭｍは任意のフェイルビットモードの予測不良率、ｆＦＢＭｍは実績フェイルビット不良率を示す。Ｄ０ＦＢＭｍ−ｆｂｍｍの算出方法として、式（６）のように工程ごとに任意の重み付係数ｗＬａｙｅｒｎを設定しておくことも可能であるし、式（７）のように任意の係数ｋ、ｋ’を設定することも可能である。
【００３８】
【数５】
【００３９】
図４の１２１０１の例では、乖離が最大となるフェイルビットモードとしてフェイルビットモードＤ（ＦＢＭＤ）が選出される。このフェイルビットモードＤでは実績不良率より予測不良率の方が大きいため、式（８）を用いてフェイルビットモードＤの不良が発生する工程Ｙ（ＬａｙｅｒＹ）と工程Ｚ（ＬａｙｅｒＺ）の異物数の初期値を実績不良率と予測不良率とを一致させる異物数へと変更する。
【００４０】
【数６】
【００４１】
ここで、Ｄ０ＬａｙｅｒＹ０、Ｄ０ＬａｙｅｒＺ０はそれぞれ工程Ｙ，Ｚの異物数の初期値、Ｄ０ＦＢＭＤ−ｆｂｍＤは式（５）あるいは式（６）あるいは式（７）により算出したフェイルビットモードＤの乖離分の異物数、ＡｃＦＢＭＤ＿ＬａｙｅｒＹは工程ＹのフェイルビットモードＤのクリティカルエリア、ＡｃＦＢＭＤ＿ＬａｙｅｒＺは工程ＺのフェイルビットモードＤのクリティカルエリア、ｗＬａｙｅｒＹ、ｗＬａｙｅｒＺは式（６）あるいは（７）で設定した工程Ｙ，Ｚの重み付け係数を示し、式（５）を用いた場合はｗＬａｙｅｒＹ、ｗＬａｙｅｒＺを１とする。式（８）では、全ての工程の異物数Ｄ０が正の値であることを制約条件としており、負の値となる場合には、例えば以下の（ｉ）、（ｉｉ）ような処理が考えられる。
【００４２】
（ｉ）負の値となった時点で繰り返し計算を終了する。
【００４３】
（ｉｉ）二番目に乖離の大きいフェイルビットモードに合わせ込みを行い、異物数が負となる場合は、三番目に乖離の大きいフェイルビットモードに合わせ込むというように、異物数が正となるフェイルビットモードのうち乖離が最も大きいフェイルビットモードを算出する。どのフェイルビットモードを用いても異物数が負になる工程がある場合には繰り返し計算を終了する。
【００４４】
フェイルビットモードＤの不良が発生する工程Ｙ、工程Ｚの異物数を変更すると、その他のモードＡ，Ｂ，Ｃにおける工程Ｙ，Ｚの不良率も変化するため、１２１０２に示すように全てのフェイルビットモードの予測不良率と実績不良率との乖離が変化し、乖離が最大となるフェイルビットモードとして新たにフェイルビットモードＢが選出される。フェイルビットモードＢ（ＦＢＭＢ）では、予測不良率よりも実績不良率の方が大きいため、フェイルビットモードＢの不良が発生する工程Ｘ、工程Ｙ、工程Ｚの異物数Ｄ０ＬａｙｅｒＸ、Ｄ０ＬａｙｅｒＹ、Ｄ０ＬａｙｅｒＺを式（９）を用いて変更する。
【００４５】
【数７】
【００４６】
ここで、Ｄ０ＬａｙｅｒＸ１、Ｄ０ＬａｙｅｒＹ２、Ｄ０ＬａｙｅｒＺ２はそれぞれ合わせ込み後の工程Ｘ，Ｙ，Ｚの異物数を、Ｄ０ＬａｙｅｒＸ０は工程Ｘの異物数の初期値を、Ｄ０ＬａｙｅｒＹ１、Ｄ０ＬａｙｅｒＺ１は式（８）によりフェイルビットモードＤに合わせ込んだ後の工程Ｙと工程Ｚの異物数を、Ｄ０ＦＢＭＢ−ｆｂｍＢは式（５）あるいは式（６）あるいは式（７）により算出したフェイルビットモードＢの乖離分の異物数を、ＡｃＦＢＭＢ＿ＬａｙｅｒＸ、ＡｃＦＢＭＢ＿ＬａｙｅｒＹ、ＡｃＦＢＭＢ＿ＬａｙｅｒＺは工程Ｘ、工程Ｙ、工程ＺのフェイルビットモードＢのクリティカルエリアを示す。このように、予め設定した収束条件（設定回数や乖離量の閾値など）まで繰り返し異物数の合わせ込みを行う（１２１０１〜１２１０３）。その後、繰り返し合わせ込みを行うごとに算出した異物数を式（１）に代入して算出したフェイルビットモードごとの予測不良率と実績不良率の乖離の合計値を算出し、この乖離が最も小さくなる工程ごとのＤ０Ｌａｙｅｒｎを選出し、これを式（１０）に代入することで工程ごとの異物不良率ＦＬａｙｅｒｎを算出でき、さらに、異物数Ｄ０Ｌａｙｅｒｎを用いた予測不良率と実績不良率との差として特性不良を定量化する（１２１０４）。
【００４７】
【数８】
【００４８】
ここで、ＡｃＦＢＭｍ＿Ｌａｙｅｒｎは任意の工程ｎのフェイルビットモードｍごとのクリティカルエリア、Ｄ０Ｌａｙｅｒｎは任意の工程ｎの異物数、ＦＬａｙｅｒｎは任意の工程ｎの異物不良率を示す。
【００４９】
特性不良を多く含むフェイルビット不良モードが不明の場合、まずはフェイルビットモードＡを除いて工程ごとの異物数Ｄ０を推定し（１２１０１、１２１０２）、次にフェイルビットモードＢを除いて工程ごとの異物数Ｄ０を推定する（１２１０３）というように、除外するフェイルビットモードを一つあるいは複数ずつ変更して異物数を算出し、それぞれの異物数を式（１）に代入してフェイルビットモードごとの予測不良率を算出し、除外するフェイルビットモード以外の実績不良率と予測不良率との乖離の合計が最小となる組合せを選択すればよい。
【００５０】
図５に、特性不良率および工程ごとの異物不良率を定量化するための実施の形態１のフローチャートを示す。この特性不良率および工程ごとの異物不良率を定量化するためのフローは、管理プログラムに含まれる不良率予測プログラムを実行することにより実現される特性不良・工程別異物不良率予測部１２１を主体とする処理である。
【００５１】
［図５のステップ２００］まず、計算パラメータの設定において、製品・ＴＥＧテスト結果記憶領域１１４より解析対象ウエハ（ロット平均値、指定期間の平均値を用いてもよい）のフェイルビット解析結果を選択する。また、クリティカルエリア記憶領域１１２より対象製品の工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎを取得する。さらに、工程診断ＴＥＧ結果記憶領域１１３から各工程の平均異物数Ｄ０Ｌａｙｅｒｎの初期値を取得する。初期値のＤ０Ｌａｙｅｒｎは任意の値を設定してもよい。
【００５２】
［図５のステップ２０１］前記ステップ２００にて取得したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと異物数Ｄ０Ｌａｙｅｒｎとを式（１）に代入し、フェイルビットモードごとの不良率を算出（予測）する。
【００５３】
［図５のステップ２０２］前記ステップ２００にて取得したフェイルビットモードごとの実績不良率のうち、特性不良が発生するフェイルビットモードを選択する。特性不良が発生するフェイルビットモードが予め分かっている場合は、直接フェイルビットモードを指定し、明らかでない場合は、対象とする任意のフェイルビットモードを自動選出する。
【００５４】
［図５のステップ２０３］前記ステップ２０２以外のフェイルビットモードにおいて、前記ステップ２００のフェイルビット実績不良率（実績値）と前記ステップ２０１のフェイルビット予測不良率（予測値）との乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００５５】
［図５のステップ２０４］前記ステップ２０２以外のフェイルビットモードにおいて実績不良率と予測不良率との乖離が最大となるフェイルビットモードを選出する。不良率の乖離が最大となるフェイルビットモードを選出する場合や、式（５）あるいは式（６）あるいは式（７）により算出した異物数Ｄ０ＦＢＭｍ−ｆｂｍｍの乖離が最大となるフェイルビットモードを選出する場合がある。
【００５６】
［図５のステップ２０５］前記ステップ２０４において選出したフェイルビットモードにおいて、実績不良率と予測不良率とが一致するように式（８）あるいは式（９）を用いて該当工程の異物数を算出する。
【００５７】
［図５のステップ２０６］前記ステップ２０５で算出した該当工程の異物数Ｄ０Ｌａｙｅｒｎが全て正の値であるかを判定する。正の値である場合（Ｙ）はステップ２０７に進み、正の値でない場合（Ｎ）は、（ｉ）繰り返し計算を終了し、ステップ２１０に進む。（ｉ）の他に（ｉｉ）ステップ２０４に戻り、予測不良率と実績不良率との乖離が２番目に大きいフェイルビットモードを選出し、ステップ２０５〜２０６を行い、どのフェイルビットモードを用いても異物数Ｄ０Ｌａｙｅｒｎが負の値となる場合はステップ２１０に進む方法もある。
【００５８】
［図５のステップ２０７］前記ステップ２０５で算出した異物数を式（１）に代入し、全てのフェイルビットモードの予測不良率を再計算する。
【００５９】
［図５のステップ２０８］前記ステップ２０７で再計算したフェイルビットモードごとの予測不良率のうち、前記ステップ２０２で指定した特性不良が発生するフェイルビットモード以外のフェイルビットモードの予測不良率と実績不良率の乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００６０】
［図５のステップ２０９］前記ステップ２０４からステップ２０８が予め設定した乖離量の閾値（あるいは繰り返し回数）まで完了したかを判定する。完了した場合（Ｙ）はステップ２１０に進み、完了していない場合（Ｎ）はステップ２０４からステップ２０９を繰り返す。
【００６１】
［図５のステップ２１０］前記ステップ２０２において、特性不良の対象のフェイルビットモードを自動で決定した場合、対象とする任意のフェイルビットモードの計算が全て完了したかを判定する。完了した場合（Ｙ）はステップ２１１に進み、完了していない場合（Ｎ）は、ステップ２０２に戻り、次に対象とするフェイルビットモードを選択し、ステップ２０３からステップ２１０を繰り返す。
【００６２】
［図５のステップ２１１］前記ステップ２０３、および、ステップ２０８で記憶した予測不良率と実績不良率との乖離の合計値のうち、乖離が最小となる場合の工程ごとの異物数を選出して、解析結果記憶領域１１５に記憶する。
【００６３】
［図５のステップ２１２］前記ステップ２１１で選出した工程ごとの異物数を式（１０）に代入し、工程ごとの異物不良率を算出する。また、前記ステップ２１１で選出した工程ごとの異物数を用いてステップ２０２で指定した特性不良の対象モードフェイルビットモードの不良率を算出し、これと実績不良率との乖離として特性不良率を算出し、これらの結果を解析結果記憶領域１１５に記憶する。
【００６４】
［図５のステップ２１３］解析対象である全ウエハの計算が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ２００に戻り、次の解析対象ウエハを選択し、ステップ２０１からステップ２１３を繰り返す。
【００６５】
＜実施の形態２＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態２を、図６，図７に基づいて説明する。
【００６６】
特性不良率と工程ごとの異物不良率を定量化するための実施の形態２について、図６を用いて説明する。まず、特性不良が発生するフェイルビットモード（図６、モードＡ）を除くその他のフェイルビットモード（図６、モードＢ，Ｃ，Ｄ）のうち、実績不良率と予測不良率との乖離が最大となるフェイルビットモードＤを選出し、関連工程の異物数の合わせ込みを行う。実施の形態２では、この時、この工程ごとの異物数Ｄ０Ｌａｙｅｒｎを用いて、ロジック部、メモリ部などといった機能モジュールおよびチップ全体の歩留り予測も行い、これらの予測結果とチップ全体、ロジック部、メモリ部の実績不良率との比較も行う。
【００６７】
これにより、例えば、フェイルビットモードごとの実績不良率と予測不良率との乖離は小さくても、１２１１３のように特性不良が発生していないはずのロジック部の予測不良率が実績不良率よりも極端に大きい値となった場合は、異物数Ｄ０Ｌａｙｅｒｎの推定精度に問題があるなど、フェイルビットモードを用いて算出した異物数Ｄ０Ｌａｙｅｒｎの妥当性を確認できるため予測精度を向上できる。このように特性不良を含まないフェイルビットモードを用いた異物数の合わせ込みを行い（１２１１１〜１２１１３）、これらの結果の中から、１２１１４に示すように、特性不良を含まないフェイルビットモード、および、特性不良を含まない機能モジュールの実績不良率と予測不良率との乖離が最小となる場合の不良率を異物不良率とし、これと実績不良率との乖離を特性不良率とする。
【００６８】
図７に、特性不良率および工程ごとの異物不良率を定量化するための実施の形態２のフローチャートを示す。この特性不良率および工程ごとの異物不良率を定量化するためのフローは、特性不良・工程別異物不良率予測部１２１を主体とする処理である。
【００６９】
［図７のステップ３００］まず、計算パラメータの設定において、製品・ＴＥＧテスト結果記憶領域１１４より解析対象ウエハ（ロット平均、指定期間の平均値を用いてもよい）のフェイルビット解析結果、および、チップ全体、ロジック部、メモリ部などの機能モジュールごとのプローブテスト結果を選択する。このテスト結果として、ファンクション不良などの不良カテゴリごとの不良率を用いてもよいし、電源電圧、温度などのテスト条件を変更した複数の実績不良率と比較してもよい。この場合、特性不良の原因がどの不良カテゴリ、あるいは、どのテスト条件でどの程度発生しているのかを特定できるため、特性不良原因究明に有効である。次に、クリティカルエリア記憶領域１１２より対象製品の工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎおよび、チップ全体、ロジック部、メモリ部などといった機能モジュールごとに、工程ごとのクリティカルエリアＡｃｍｏｄ．ｉ＿Ｌａｙｅｒｎを取得する。さらに、工程診断ＴＥＧ結果記憶領域１１３から各工程の平均異物数Ｄ０Ｌａｙｅｒｎの初期値を取得する。初期値のＤ０Ｌａｙｅｒｎは任意の値を設定してもよい。
【００７０】
［図７のステップ３０１］前記ステップ３００にて取得したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと異物数Ｄ０Ｌａｙｅｒｎとを式（１）に代入し、フェイルビットモードごとの不良率を予測する。さらに、式（１１）を用いてチップ全体、ロジック部、メモリ部などといった機能モジュールごとの不良率を算出する。
【００７１】
【数９】
【００７２】
ここで、Ａｃｍｏｄ．ｉ＿Ｌａｙｅｒｎは機能モジュールの工程ごとのクリティカルエリア、Ｄ０Ｌａｙｅｒｎは工程ごとの異物数、Ｆｍｏｄ．ｉは機能モジュールの不良率を示す。
【００７３】
［図７のステップ３０２］前記ステップ３００にて取得したフェイルビットモードごとの実績不良率のうち、特性不良が発生するフェイルビットモードと機能モジュールを選択する。特性不良が発生するフェイルビットモードが予め分かっている場合は、直接フェイルビットモードを指定し、明らかでない場合は、対象とする任意のフェイルビットモードを自動選出する。
【００７４】
［図７のステップ３０３］前記ステップ３０２以外のフェイルビットモードにおいて、前記ステップ３００のフェイルビット実績不良率（実績値）と前記ステップ３０１のフェイルビット予測不良率（予測値）と、前記ステップ３０２で指定した特性不良を含む機能モジュール以外の機能モジュールの不良率と実績不良率との乖離の合計値を算出し、初期値の乖離として解析結果記憶領域１１５に記憶しておく。
【００７５】
［図７のステップ３０４］前記ステップ３０２以外のフェイルビットモードにおいて実績不良率と予測不良率との乖離が最大となるフェイルビットモードを選出する。不良率の乖離が最大となるフェイルビットモードを選出する場合や、式（５）あるいは式（６）あるいは式（７）により算出した異物数Ｄ０ＦＢＭｍ−ｆｂｍｍの乖離が最大となるフェイルビットモードを選出する場合がある。
【００７６】
［図７のステップ３０５］前記ステップ３０４において選出したフェイルビットモードにおいて、実績不良率と予測不良率とが一致するように式（８）あるいは式（９）を用いて該当工程の異物数を算出する。
【００７７】
［図７のステップ３０６］前記ステップ３０５で算出した該当工程の異物数Ｄ０Ｌａｙｅｒｎが全て正の値であるかを判定する。正の値である場合（Ｙ）はステップ３０７に進み、正の値でない場合（Ｎ）は、（ｉ）繰り返し計算を終了し、ステップ３１１に進む。（ｉ）の他に（ｉｉ）ステップ３０４に戻り、予測不良率と実績不良率との乖離が２番目に大きいフェイルビットモードを選出し、ステップ３０５〜３０６を行い、どのフェイルビットモードを用いても異物数Ｄ０Ｌａｙｅｒｎが負の値となる場合はステップ３１１に進む方法もある。
【００７８】
［図７のステップ３０７］前記ステップ３０５で算出した異物数を用いて全てのフェイルビットモードの予測不良率、および、チップ全体、ロジック部、メモリ部などの機能モジュールの不良率を再計算する。
【００７９】
［図７のステップ３０８］前記ステップ３０７で再計算した予測不良率のうち、前記ステップ３０２で指定した特性不良を含むフェイルビットモード以外のフェイルビットモードの予測不良率と実績不良率との乖離と、前記ステップ３０２で指定した特性不良を含む機能モジュール以外の機能モジュールの不良率と実績不良率との乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００８０】
［図７のステップ３０９］前記ステップ３０４からステップ３０８が予め設定した繰り返し回数（あるいは閾値条件）まで完了したかを判定する。完了した場合（Ｙ）はステップ３１０に進み、完了していない場合（Ｎ）はステップ３０４からステップ３０９を繰り返す。
【００８１】
［図７のステップ３１０］前記ステップ３０２において、特性不良の対象のフェイルビットモードを自動で決定した場合、対象とする任意のフェイルビットモードの計算が全て完了したかを判定する。完了した場合（Ｙ）はステップ３１１に進み、完了していない場合（Ｎ）は、ステップ３０２に戻り、次に対象とするフェイルビットモードを選択し、ステップ３０３からステップ３１０を繰り返す。
【００８２】
［図７のステップ３１１］前記ステップ３０３、および、ステップ３０８で記憶した予測不良率と実績不良率との乖離の合計値のうち、乖離が最小となる場合を選出し、その工程ごとの異物数を式（１０）に代入し、工程ごとの異物不良率を予測する。
【００８３】
［図７のステップ３１２］前記ステップ３１１で選出した工程ごとの異物数を用いて全てのフェイルビットモードの予測不良率を計算し、これと実績不良率との乖離として特性不良率を計算する。
【００８４】
［図７のステップ３１３］前記ステップ３１１で算出した工程ごとの異物数算出結果と、前記ステップ３１２で計算した予測不良率と実績不良率との乖離としての特性不良率を、解析結果記憶領域１１５に記憶する。
【００８５】
［図７のステップ３１４］解析対象である全ウエハの計算が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ３００に戻り、次の解析対象ウエハを選択し、ステップ３０１からステップ３１３を繰り返す。
【００８６】
＜実施の形態３＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態３を、図８に基づいて説明する。
【００８７】
本発明によれば、前記実施の形態１および実施の形態２に示す特性不良率と工程ごとの異物不良率を算出する方法において、対象とするメモリデバイスは、図８（ｉ）の図形ｃと（ｉｉ）の図形ｃ’、（ｉ）の図形ｄと（ｉｉ）の図形ｄ’に示すように寸法の異なるレイアウトや、図８（ｉｉｉ）のようにレイアウト形状の異なる複数のメモリなどを同時に用いることも可能である。その場合、式（１２）のように、メモリごとのクリティカルエリアＡｃMem.i＿ＦＢＭｍ＿Ｌａｙｅｒｎ、ＡｃMem.ii＿ＦＢＭｍ＿Ｌａｙｅｒｎ、ＡｃMem.iii＿ＦＢＭｍ＿Ｌａｙｅｒｎと実績フェイルビット不良率ＦMem.i＿ＦＢＭｍ、ＦMem.ii＿ＦＢＭｍ、ＦMem.iii＿ＦＢＭｍとの関係式が成り立つため、工程ごとの異物数Ｄ０Ｌａｙｅｒｎの算出に活用できるパラメータが増え、異物数推定精度を向上できる。
【００８８】
【数１０】
【００８９】
＜実施の形態４＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態４を説明する。
【００９０】
前記実施の形態１〜３では、特性不良を含まないフェイルビットモードにおいて、全ての異物数が正の値となる条件の範囲でフェイルビットモードごとの実績不良率と予測不良率との誤差が最小となる異物数を探索的に算出したが、この異物不良率の算出は、例えば、式（１３）に示す線形計画法により実績不良率と予測不良率の誤差ｅが最小となるように工程ごとの異物数Ｄ０Ｌａｙｅｒｎを算出する方法や、最小二乗法、重回帰分析、逆行列計算といった方法を用いることも可能である。
【００９１】
【数１１】
【００９２】
＜実施の形態５＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態５を、図９，図１０，図１１、図１２に基づいて説明する。
【００９３】
前記実施の形態１〜４に基づきウエハごとに算出された特性不良率と工程ごとの異物不良率は、例えば、図９に表示されているようなグラフ３００を、表示・出力部１４０に表示することも可能である。このグラフ３００の結果では、ロットＡ，Ｂ，Ｃのウエハ１，２，３における特性不良率および工程Ｘ，Ｙ，Ｚ不良率の例において、各ロットのウエハ２で特性不良率が高いことが確認できるため、製造来歴記憶領域１１１より、グラフ３００に表示された全てのウエハの製造来歴を取得し、ウエハ来歴比較部１２２においてウエハ２とそれ以外のウエハの装置来歴を比較することにより、特性不良の嫌疑原因として、ウエハ２のみが共通で使用した装置やチャンバ、製造条件、あるいは、特徴的な製造パラメータを絞り込むことができる。
【００９４】
また、図１０に表示されているようなグラフ３１０を表示・出力部１４０に表示することも可能である。このグラフ３１０の結果では、グラフ３００において、ロットＡ，Ｂ，Ｃのウエハ１，２，３ごとに算出した特性不良率および工程Ｘ，Ｙ，Ｚ不良率について、それぞれ平均値および標準偏差を表示したグラフである。任意のウエハにおける平均的な特性不良率および工程ごとの不良率、および、ばらつきの大きい不良が特定できるため、重点対策すべき不良を抽出し、その不良のウエハごとの発生率を確認できる。
【００９５】
図９で特性不良の嫌疑原因として抽出されたウエハ２のみが共通で使用した装置やチャンバ、製造条件、あるいは特徴的な製造パラメータを絞り込む際には、例えば図１１に表示されているようなグラフ３２０を表示・出力部１４０に出力することも可能である。図１１の例では、ウエハ１が工程Ｘ＿処理ａの装置ａ−１のチャンバＡと工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡで処理され、ウエハ２が工程Ｘ＿処理ａの装置ａ−１のチャンバＢと工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡで処理され、ウエハ３が工程Ｘ＿処理ａの装置ａ−１のチャンバＡと工程Ｘ＿処理ｂの装置ｂ−２のチャンバＣで処理された場合に、特性不良の嫌疑原因として、ウエハ２のみが共通で使用した工程Ｘ＿処理ａの装置ａ−１のチャンバＢを絞り込むことができる。なお、工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡは、ウエハ２以外にウエハ１でも使用しているので、特性不良の嫌疑原因として絞り込まれることはない。
【００９６】
図１２は、本実施の形態に係わる半導体製造装置の管理システムにおいて、特性不良・工程別異物不良率予測部１２１で算出したウエハ（ロット）ごとの特性不良率と工程ごとの異物不良率の結果に基づき、不良原因となる製造装置、チャンバ、製造条件を検出するためのフローチャートの実施の形態を示す。この不良原因となる製造装置、チャンバ、製造条件を検出するためのフローは、管理プログラムに含まれる来歴比較プログラムを実行することにより実現されるウエハ来歴比較部１２２を主体とする処理である。
【００９７】
［図１２のステップ４００］特性不良・工程別異物不良率予測部１２１で算出したウエハ（ロット、指定期間）ごとの特性不良率と工程ごとの異物不良率の結果に基づき、解析対象ウエハを選択する。その際、特性不良率が高いウエハと低いウエハ、対象工程の異物不良率が高いウエハと低いウエハというように、究明すべき不良原因ごとのウエハ選定を行う。
【００９８】
［図１２のステップ４０１］前記ステップ４００で選択したウエハに関する製造来歴データを、製造来歴記憶領域１１１より取得する。
【００９９】
［図１２のステップ４０２］前記ステップ４０１で取得したウエハごとの製造来歴について、前記ステップ４００のグループごとの違いを解析し、その比較結果を解析結果記憶領域１１５に記憶し、また、表示・出力部１４０に結果を表示する。
【０１００】
［図１２のステップ４０３］前記ステップ４００で指定した全ての不良原因に対する解析が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ４０２〜４０３を繰り返し行う。
【０１０１】
＜実施の形態の効果＞
前記実施の形態によれば、特性不良が発生するフェイルビットモードを除くその他のフェイルビットモードのクリティカルエリアと工程別の任意の異物数を用いて予測したフェイルビット不良率と実績不良率との乖離を最小化とする異物数を算出し、この工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化することができる。
【０１０２】
また、前記特性不良率と工程ごとの異物不良率の算出結果に基づき、例えば対象とする不良の発生率が高いウエハと低いウエハなど、不良原因を切り分けてその製造来歴を比較することにより、対象とする不良の原因装置、チャンバ、製造条件を究明することができる。
【０１０３】
すなわち、近年、配線ピッチの微細化が進み、特性不良の発生率が増大している。この特性不良は装置内でランダムに発生する異物起因の不良と異なり、ウエハごとに発生原因や発生率のばらつきが大きいため、ウエハ１枚１枚の発生率を定量化し、その原因究明に結びつけることが重要となる。しかし、従来方法は工程ごとの異物不良率のみしか定量化出来ず、また、発生した不良を全て異物不良と仮定しているため、特性不良の発生率の高いウエハでは予測精度が低くなるという問題があった。
【０１０４】
これに対し、本実施の形態では、特性不良率と工程ごとの異物不良率をウエハごとに高精度に算出できるために非常に有効である。また、その結果得られたウエハごとの不良原因に基づき、製造来歴の比較解析を実施することで、対象とする不良の発生率が高いウエハと低いウエハとの製造装置、チャンバ、製造条件の違いを明らかにできる。これらは、不良要因の早期解明によるメモリデバイスの歩留り向上に貢献できる。
【０１０５】
このように、本実施の形態によれば、対象とするフェイルビット解析結果ごとに特性不良率と工程ごとの異物不良率を高精度に定量化できるので、本方法を複数のウエハに適用することで、ウエハごと、不良原因ごとの不良率の違いに基づき製造装置や製造条件の比較解析を行うことが可能となるため、原因究明の加速による歩留り垂直立ち上げに貢献できる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
例えば、前記実施の形態においては、半導体製造装置の管理システム１００を例に説明したが、本発明は以下のようなカテゴリを含む技術として捉えることができる。
【０１０８】
（１）特性不良・工程別異物不良率予測部１２１を主体とする不良率予測方法、この不良率予測方法を実現する不良率予測プログラム、さらに特性不良・工程別異物不良率予測部１２１を構成要素として含む不良率予測システム。
【０１０９】
（２）ウエハ来歴比較部１２２を主体とする来歴比較方法、この来歴比較方法を実現する来歴比較プログラム、さらにウエハ来歴比較部１２２を構成要素として含む来歴比較システム。
【０１１０】
（３）（１）と（２）を組み合わせ、特性不良・工程別異物不良率予測部１２１とウエハ来歴比較部１２２を主体とする半導体製造装置の管理方法、この管理方法を実現する管理プログラム、さらに特性不良・工程別異物不良率予測部１２１とウエハ来歴比較部１２２を構成要素として含む半導体製造装置の管理システム。
【０１１１】
（４）（３）の半導体製造装置の管理方法を用いた半導体装置の製造方法、半導体製造装置の管理システムを構成要素として含む半導体装置の製造システム。
【産業上の利用可能性】
【０１１２】
本発明は、ＬＳＩに代表されるような薄膜デバイスであり、一つまたは複数のメモリデバイスを搭載した製品において、電気的なテスト結果とレイアウトシミュレーション結果を用いて、不良の種類を弁別する方法、また、前記弁別の結果に基づき製造装置の来歴比較を行い、不良の種類ごとにその原因を特定する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法に利用可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態に係わる半導体製造装置の管理システムを示す概略図である。
【図２】本発明の実施の形態において、不良原因別のフェイルビットモードごとの不良発生比率を示す概念図である。
【図３】本発明の実施の形態において、フェイルビットモード別の不良原因の不良率を示す概念図である。
【図４】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態１）を示す概略図である。
【図５】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態１）を示すフローチャートである。
【図６】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態２）を示す概略図である。
【図７】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態２）を示すフローチャートである。
【図８】本発明の実施の形態において、寸法の異なる機能モジュール、およびレイアウトの異なる機能モジュールの例を示す概略図である。
【図９】本発明の実施の形態において、ウエハごとの特性不良率と工程別異物不良率の算出結果を表示するグラフを示す概略図である。
【図１０】本発明の実施の形態において、任意ウエハの特性不良率と工程別異物不良率の平均値とその標準偏差の算出結果を表示するグラフを示す概略図である。
【図１１】本発明の実施の形態において、不良発生ウエハと定常ウエハの製造来歴比較結果を表示するグラフを示す概略図である。
【図１２】本発明の実施の形態において、製造来歴比較による不良原因装置の究明方法を示すフローチャートである。
【符号の説明】
【０１１４】
１００…半導体製造装置の管理システム、
１１０…記憶部、１１１…製造来歴記憶領域、１１２…クリティカルエリア記憶領域、１１３…工程診断ＴＥＧ結果記憶領域、１１４…製品・ＴＥＧテスト結果記憶領域、１１５…解析結果記憶領域、
１２０…演算部、１２１…特性不良・工程別異物不良率予測部、１２２…ウエハ来歴比較部、
１３０…入力部、
１４０…表示・出力部。
【技術分野】
【０００１】
本発明は、ＬＳＩに代表されるような薄膜デバイスであり、一つまたは複数のメモリデバイスを搭載した製品において、電気的なテスト結果とレイアウトシミュレーション結果を用いて、不良の種類を弁別する方法に関する。また、前記弁別の結果に基づき製造装置の来歴比較を行い、不良の種類ごとにその原因を特定する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化・高機能化に伴い、特に機能モジュールの中でも集積度の高いメモリデバイスの不良の種類が多様化しており、各工程で発生する異物による配線の短絡・断線・層間非導通不良といった異物不良の他に、膜厚のウエハ面内ばらつきによる配線パターン形状不備やトランジスタ動作ばらつきといったシステマティック不良（パラメトリック不良）も多く発生するようになっている（以後、特性不良とする）。そのため、歩留りを素早く立ち上げるためには、特性不良および工程ごとの異物不良の発生率を定量化した上で、その原因ごとに製造装置、チャンバ、製造条件を調査し不良原因を特定・対策することが重要となる。
【０００３】
メモリデバイスでは、その不良解析方法の一つとしてデータの読み書きの最小単位であるセルごとに回路の良否を電気的に判定するフェイルビット解析方法が従来より広く用いられてきた。不良となるセルの影響範囲は、例えば、ワード線とデータ線によるショートであるのか、データ線と電源線とワード線によるショートであるのかなど、発生する異物の大きさと発生箇所により異なるため、フェイルビット解析では、これらの不良セルの発生領域に応じて発生した不良をシングルビット不良・ペアビット不良・ワード線不良などといったフェイルビットモードで定義する。これにより、フェイルビットモードの発生率から、どの層のどの配線上にどの程度の大きさの異物が発生したかを推定でき、その定量化方法として、以下の方法が報告されている（特許文献１）。
【０００４】
フェイルビットモードごとの不良率は、ポアソンの歩留り予測モデルを仮定した場合、式（１）によって表すことができる。
【０００５】
【数１】
【０００６】
ここで、Ｄ０Ｌａｙｅｒｎは工程ごとの異物数、ＦＦＢＭｍはフェイルビットモードごとの不良率、ＡｃＦＢＭｍ＿Ｌａｙｅｒｎは工程ごとフェイルビットモードごとの異物感度θＦＢＭｍ＿Ｌａｙｅｒｎとメモリデバイスの面積Ａの積算値であるクリティカルエリアを示す。フェイルビットモードごとの異物感度θＦＢＭｍ＿Ｌａｙｅｒｎは、配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎから算出する。配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎは、予め電源・データ線などの配線名を定義した各工程の設計レイアウトに仮想に異物を投下して致命異物を判定するシミュレーションにより算出した異物サイズごと、配線の組合せごとの致命確率分布ｇ（ｘ）配線の組合せ＿Ｌａｙｅｒｎと、式（２）に示す異物サイズごとの発生確率を示す異物発生確率関数ｆ（ｘ）の積の総和として算出できる（式（３））。
【０００７】
【数２】
【０００８】
ここで、式（２）のｎは粒径分布パラメータ、Ｘ０は最小欠陥サイズを示す。不良となる配線の組合せが分かれば、引き起こされるフェイルビットモードを定義できるため、工程ごと配線の組合せごとの異物感度θ配線の組合せ＿Ｌａｙｅｒｎから、式（４）により、工程ごと、フェイルビットモードごとのθＦＢＭｍ＿Ｌａｙｅｒｎを算出する。
【０００９】
【数３】
【００１０】
ここで、Ｎは、任意のフェイルビットモードとなる配線の組合せの総数を示す。このθＦＢＭｍ＿Ｌａｙｅｒｎにメモリデバイスの面積を積算して算出したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎとフェイルビットモードごとの実績不良率ＦＦＢＭｍを歩留り算出式（１）に代入し、逆行列を解くことにより、工程ごとの異物数を算出する。
【特許文献１】米国特許出願第６７０１４７７（Ｂ１）号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記のようなフェイルビット解析方法における定量化方法においては、ウエハごとの特性不良率と各工程の異物数を精度良く定量化できれば、例えば特性不良が多発するウエハとそうでないウエハの製造来歴を比較するなど、不良の種類ごとに切り分けてその原因を調査できるため、それぞれの不良の原因究明・対策を加速できる。
【００１２】
しかし、上記の方法はフェイルビット実績不良率が全て異物不良によって決まるという仮定に基づいているため特性不良率の定量化はできず、特性不良と異物不良とが発生しているウエハにおいては工程ごとの異物不良率の推定精度が低くなるという問題があった。
【００１３】
そこで、本発明は上記問題に鑑みてなされたもので、その代表的な目的は、ウエハごとの特性不良率と工程別の異物不良率を高精度に予測する予測方法とプログラム、および、上記予測により明らかとなったウエハごとの特性不良と工程別の異物不良の発生率の違いに基づいて原因を究明する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、代表的なものの概要は、フェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、任意のフェイルビットモードを除いたフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出し、工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出し、フェイルビットモードごとの異物不良率とフェイルビットモードごとの実績不良率とに基づいて任意のフェイルビットモードの特性不良率を算出することを特徴とするものである。
【００１７】
具体的には、以下のようなウエハごとの特性不良率と工程別異物数の推定による半導体製造装置の管理システムが有効である。すなわち、薄膜製品に搭載される１つあるいは複数のメモリデバイスを対象とし、特性不良が発生するフェイルビットモードを除くその他のフェイルビットモードにおいて、工程ごとフェイルビットモードごとのクリティカルエリアと工程ごとの異物数の初期値を用いて予測したフェイルビット不良率と実績不良率との乖離が最小となるように工程ごとの異物数の合わせ込みを行い、この工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化することを特徴とするメモリデバイス領域を対象としたモード別不良率予測方法と薄膜製品のメモリデバイスの不良率予測方法およびプログラムである。
【００１８】
また、薄膜製品のメモリデバイスにおいて、前記特性不良率と工程ごとの異物不良率の算出結果の記憶部と、対象ウエハの製造来歴の入力部と、前記対象ウエハの製造来歴を比較する演算部と、前記比較結果の表示・出力部とを有し、上記予測方法により明らかとなったウエハごとの特性不良と工程別の異物不良の発生率の違いを製造来歴比較により明らかにすることを特徴とする半導体製造装置の管理方法とそのシステムおよびこれを用いた半導体装置の製造方法である。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
すなわち、代表的なものによって得られる効果は、対象とするフェイルビット解析結果ごとに特性不良率と工程ごとの異物不良率を高精度に定量化することができる。従って、本方法を複数のウエハに適用することで、ウエハごと、不良原因ごとの不良率の違いに基づき製造装置や製造条件の比較解析を行うことが可能となるため、原因究明の加速による歩留り垂直立ち上げに貢献することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
＜実施の形態の概要＞
図１は、本発明の実施の形態に係わる半導体製造装置の管理システム１００を示す概略図である。図示するように、本実施の形態に係わる管理システム１００は、記憶部１１０と、演算部１２０と、入力部１３０と、表示・出力部１４０とを備えている。記憶部１１０には、製造来歴記憶領域１１１と、クリティカルエリア記憶領域１１２と、工程診断ＴＥＧ結果記憶領域１１３と、製品・ＴＥＧテスト結果記憶領域１１４と、解析結果記憶領域１１５とを備えている。演算部１２０には、特性不良・工程別異物不良率予測部１２１と、ウエハ来歴比較部１２２とを備えている。
【００２３】
この管理システム１００は、コンピュータシステムを用いて構築され、記憶部１１０はＨＤＤやメモリなどの装置、演算部１２０はＣＰＵなどの装置、入力部１３０はキーボードやマウスなどの装置、表示・出力部１４０はディスプレイやプリンタなどの装置により実現される。演算部１２０の特性不良・工程別異物不良率予測部１２１およびウエハ来歴比較部１２２は、ＣＰＵがＨＤＤなどに記憶された不良率予測プログラムと来歴比較プログラムを含む管理プログラムを実行することにより実現される。
【００２４】
特性不良・工程別異物不良率予測部１２１は、記憶部１１０からフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、この取得したフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアとを用いて特性不良率と工程ごとの異物不良率とを算出する部分である。ウエハ来歴比較部１２２は、特性不良・工程別異物不良率予測部１２１で算出した特性不良率と工程ごとの異物不良率の発生比率に基づきウエハごとの製造来歴を比較し、この比較結果として不良嫌疑の製造装置および製造条件を算出する部分である。
【００２５】
本実施の形態に係わる管理システム１００には、ウエハにメモリデバイスを含む機能モジュールを製造する各製造工程の半導体製造装置や、各製造工程でメモリデバイスを含む機能モジュールをテストするテスト装置などが接続され、半導体製造装置から記憶部１１０の製造来歴記憶領域１１１に製造来歴が送信され、また、テスト装置から工程診断ＴＥＧ結果記憶領域１１３に工程診断ＴＥＧ結果が送信され、製品・ＴＥＧテスト結果記憶領域１１４に製品・ＴＥＧテスト結果が送信される。
【００２６】
製造来歴記憶領域１１１には、ウエハの製造来歴として、ウエハごとに使用装置、装置パラメータ、製造条件といった情報が保存されている。例えば、フォトリソグラフィ工程では、レジスト塗布、プリベーク、露光などといった処理が行われるが、これらの処理時における装置の内部の温度、圧力といった装置パラメータや製造条件、および、使用した装置に関する情報がウエハごとに保存されている。
【００２７】
クリティカルエリア記憶領域１１２には、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出したメモリモジュールの工程ごとフェイルビットモードごとのクリティカルエリアや、機能モジュールの工程ごとのクリティカルエリアなどの情報が保存されている。
【００２８】
工程診断ＴＥＧ結果記憶領域１１３には、各ウエハの工程診断結果が保存されている。製品・ＴＥＧテスト結果記憶領域１１４には、テスト条件ごとに各ウエハのテスト結果が保存されている。解析結果記憶領域１１５には、フェイルビット解析結果が保存されている。
【００２９】
本実施の形態に係わる半導体製造装置の管理システム１００により、不良率予測方法と来歴比較方法を含む半導体製造装置の管理方法を実現し、この管理方法を用いて半導体装置の製造方法を実現する。例えば、前回に製造した半導体装置（メモリデバイスを含む機能モジュールが製造されたデバイス）に対して不良率予測と来歴比較を実施し、この結果を次回以降に製造する半導体装置に反映させることで、半導体装置の歩留り向上に貢献できるようになる。
【００３０】
メモリデバイスのメモリ部は、セルと呼ばれるトランジスタ動作の最小単位が縦横に繰り返し配置された構造となっており、例えば１セル内に配置されたトランジスタ間をつなぐ配線同士が短絡した場合、１セル内の不良となる一方、同一方向のセルに共通で電流を供給するワード線と電源線が短絡した場合、この同一ライン上の全てのセルが不良となるなど、不良原因・箇所により特徴的な不良パターンを示す。そのため、製造時の電気的な良否判定テストの１つであるフェイルビット解析では、セルの良否判定結果をフェイルビットモードとして分類することにより、各フェイルビットモードの発生率からどの工程の不良がどの程度発生したかを推定できる。
【００３１】
ここで、特性不良、および、各工程の異物不良によって引き起こされるフェイルビットモードごとの不良発生比率は、図２に示すようにそれぞれ異なるため、特性不良・工程別異物不良率予測部１２１では、この発生比率の違いを用いて特性不良率と工程ごとの異物不良率とを定量化する。図２の例では、特性不良、工程Ｘ，Ｙ，Ｚの異物不良によって引き起こされるフェイルビットモードの発生比率を示している。各フェイルビットモードは、例えば後述する図３に図示するように、モードＡはシングルビットモードであるシングルビット不良、モードＢはペアビット不良、モードＣはＸ方向ライン不良、モードＤはＹ方向ライン不良を表す。
【００３２】
この特性不良率と工程ごとの異物不良率とを定量化する方法などを含めて、本発明の特徴を各実施の形態において具体的に説明する。なお、以下に説明する各実施の形態は、互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にあり、各実施の形態を任意に組み合わせて実現できるものである。
【００３３】
＜実施の形態１＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態１を、図３，図４，図５に基づいて説明する。
【００３４】
フェイルビットモードごとの異物不良率は前述した通り、工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと工程ごとの異物数Ｄ０Ｌａｙｅｒｎを式（１）に代入することで算出可能であるが、特性不良はウエハごとに原因が異なる可能性もあり、モデル化が困難である。そのため、まず、特性不良が発生するフェイルビットモード（図３、モードＡ）を除くその他のフェイルビットモード（図３、モードＢ，Ｃ，Ｄ）から、工程ごとの異物数Ｄ０Ｌａｙｅｒｎを算出し、この結果を式（１）に代入することでフェイルビットモードごとの異物不良率ＦＦＢＭｍを算出し、これと実績不良率ｆＦＢＭｍとの差として特性不良率を定量化する方法を考案した。
【００３５】
すなわち、まず、図４の１２１０１に示すように、レイアウトシミュレーションから算出した工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと任意の工程ごとの異物数Ｄ０Ｌａｙｅｒｎ（初期値）とを式（１）に代入し、フェイルビットモードごとの異物不良率ＦＦＢＭｍの初期値を算出する。ここで、工程ごとの異物数Ｄ０Ｌａｙｅｒｎ（初期値）は、工程診断ＴＥＧの結果を使用してもよいし、任意の値を設定してもよい。次に、特性不良を含むフェイルビットモードを対象外とし、その他のフェイルビットモードごとに実績不良率ｆＦＢＭｍと予測不良率ＦＦＢＭｍの乖離の大きさを式（５）により異物数Ｄ０ＦＢＭｍ−ｆｂｍｍに換算して算出し、この値が最も大きくなるフェイルビットモードを選出する。
【００３６】
【数４】
【００３７】
ここで、Ｄ０ＦＢＭｍ−ｆｂｍｍは任意のフェイルビットモードの実績不良率と予測不良率との乖離を異物数に換算した値であり、ＡｃＦＢＭｍは任意のフェイルビットモードのクリティカルエリア、ＦＦＢＭｍは任意のフェイルビットモードの予測不良率、ｆＦＢＭｍは実績フェイルビット不良率を示す。Ｄ０ＦＢＭｍ−ｆｂｍｍの算出方法として、式（６）のように工程ごとに任意の重み付係数ｗＬａｙｅｒｎを設定しておくことも可能であるし、式（７）のように任意の係数ｋ、ｋ’を設定することも可能である。
【００３８】
【数５】
【００３９】
図４の１２１０１の例では、乖離が最大となるフェイルビットモードとしてフェイルビットモードＤ（ＦＢＭＤ）が選出される。このフェイルビットモードＤでは実績不良率より予測不良率の方が大きいため、式（８）を用いてフェイルビットモードＤの不良が発生する工程Ｙ（ＬａｙｅｒＹ）と工程Ｚ（ＬａｙｅｒＺ）の異物数の初期値を実績不良率と予測不良率とを一致させる異物数へと変更する。
【００４０】
【数６】
【００４１】
ここで、Ｄ０ＬａｙｅｒＹ０、Ｄ０ＬａｙｅｒＺ０はそれぞれ工程Ｙ，Ｚの異物数の初期値、Ｄ０ＦＢＭＤ−ｆｂｍＤは式（５）あるいは式（６）あるいは式（７）により算出したフェイルビットモードＤの乖離分の異物数、ＡｃＦＢＭＤ＿ＬａｙｅｒＹは工程ＹのフェイルビットモードＤのクリティカルエリア、ＡｃＦＢＭＤ＿ＬａｙｅｒＺは工程ＺのフェイルビットモードＤのクリティカルエリア、ｗＬａｙｅｒＹ、ｗＬａｙｅｒＺは式（６）あるいは（７）で設定した工程Ｙ，Ｚの重み付け係数を示し、式（５）を用いた場合はｗＬａｙｅｒＹ、ｗＬａｙｅｒＺを１とする。式（８）では、全ての工程の異物数Ｄ０が正の値であることを制約条件としており、負の値となる場合には、例えば以下の（ｉ）、（ｉｉ）ような処理が考えられる。
【００４２】
（ｉ）負の値となった時点で繰り返し計算を終了する。
【００４３】
（ｉｉ）二番目に乖離の大きいフェイルビットモードに合わせ込みを行い、異物数が負となる場合は、三番目に乖離の大きいフェイルビットモードに合わせ込むというように、異物数が正となるフェイルビットモードのうち乖離が最も大きいフェイルビットモードを算出する。どのフェイルビットモードを用いても異物数が負になる工程がある場合には繰り返し計算を終了する。
【００４４】
フェイルビットモードＤの不良が発生する工程Ｙ、工程Ｚの異物数を変更すると、その他のモードＡ，Ｂ，Ｃにおける工程Ｙ，Ｚの不良率も変化するため、１２１０２に示すように全てのフェイルビットモードの予測不良率と実績不良率との乖離が変化し、乖離が最大となるフェイルビットモードとして新たにフェイルビットモードＢが選出される。フェイルビットモードＢ（ＦＢＭＢ）では、予測不良率よりも実績不良率の方が大きいため、フェイルビットモードＢの不良が発生する工程Ｘ、工程Ｙ、工程Ｚの異物数Ｄ０ＬａｙｅｒＸ、Ｄ０ＬａｙｅｒＹ、Ｄ０ＬａｙｅｒＺを式（９）を用いて変更する。
【００４５】
【数７】
【００４６】
ここで、Ｄ０ＬａｙｅｒＸ１、Ｄ０ＬａｙｅｒＹ２、Ｄ０ＬａｙｅｒＺ２はそれぞれ合わせ込み後の工程Ｘ，Ｙ，Ｚの異物数を、Ｄ０ＬａｙｅｒＸ０は工程Ｘの異物数の初期値を、Ｄ０ＬａｙｅｒＹ１、Ｄ０ＬａｙｅｒＺ１は式（８）によりフェイルビットモードＤに合わせ込んだ後の工程Ｙと工程Ｚの異物数を、Ｄ０ＦＢＭＢ−ｆｂｍＢは式（５）あるいは式（６）あるいは式（７）により算出したフェイルビットモードＢの乖離分の異物数を、ＡｃＦＢＭＢ＿ＬａｙｅｒＸ、ＡｃＦＢＭＢ＿ＬａｙｅｒＹ、ＡｃＦＢＭＢ＿ＬａｙｅｒＺは工程Ｘ、工程Ｙ、工程ＺのフェイルビットモードＢのクリティカルエリアを示す。このように、予め設定した収束条件（設定回数や乖離量の閾値など）まで繰り返し異物数の合わせ込みを行う（１２１０１〜１２１０３）。その後、繰り返し合わせ込みを行うごとに算出した異物数を式（１）に代入して算出したフェイルビットモードごとの予測不良率と実績不良率の乖離の合計値を算出し、この乖離が最も小さくなる工程ごとのＤ０Ｌａｙｅｒｎを選出し、これを式（１０）に代入することで工程ごとの異物不良率ＦＬａｙｅｒｎを算出でき、さらに、異物数Ｄ０Ｌａｙｅｒｎを用いた予測不良率と実績不良率との差として特性不良を定量化する（１２１０４）。
【００４７】
【数８】
【００４８】
ここで、ＡｃＦＢＭｍ＿Ｌａｙｅｒｎは任意の工程ｎのフェイルビットモードｍごとのクリティカルエリア、Ｄ０Ｌａｙｅｒｎは任意の工程ｎの異物数、ＦＬａｙｅｒｎは任意の工程ｎの異物不良率を示す。
【００４９】
特性不良を多く含むフェイルビット不良モードが不明の場合、まずはフェイルビットモードＡを除いて工程ごとの異物数Ｄ０を推定し（１２１０１、１２１０２）、次にフェイルビットモードＢを除いて工程ごとの異物数Ｄ０を推定する（１２１０３）というように、除外するフェイルビットモードを一つあるいは複数ずつ変更して異物数を算出し、それぞれの異物数を式（１）に代入してフェイルビットモードごとの予測不良率を算出し、除外するフェイルビットモード以外の実績不良率と予測不良率との乖離の合計が最小となる組合せを選択すればよい。
【００５０】
図５に、特性不良率および工程ごとの異物不良率を定量化するための実施の形態１のフローチャートを示す。この特性不良率および工程ごとの異物不良率を定量化するためのフローは、管理プログラムに含まれる不良率予測プログラムを実行することにより実現される特性不良・工程別異物不良率予測部１２１を主体とする処理である。
【００５１】
［図５のステップ２００］まず、計算パラメータの設定において、製品・ＴＥＧテスト結果記憶領域１１４より解析対象ウエハ（ロット平均値、指定期間の平均値を用いてもよい）のフェイルビット解析結果を選択する。また、クリティカルエリア記憶領域１１２より対象製品の工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎを取得する。さらに、工程診断ＴＥＧ結果記憶領域１１３から各工程の平均異物数Ｄ０Ｌａｙｅｒｎの初期値を取得する。初期値のＤ０Ｌａｙｅｒｎは任意の値を設定してもよい。
【００５２】
［図５のステップ２０１］前記ステップ２００にて取得したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと異物数Ｄ０Ｌａｙｅｒｎとを式（１）に代入し、フェイルビットモードごとの不良率を算出（予測）する。
【００５３】
［図５のステップ２０２］前記ステップ２００にて取得したフェイルビットモードごとの実績不良率のうち、特性不良が発生するフェイルビットモードを選択する。特性不良が発生するフェイルビットモードが予め分かっている場合は、直接フェイルビットモードを指定し、明らかでない場合は、対象とする任意のフェイルビットモードを自動選出する。
【００５４】
［図５のステップ２０３］前記ステップ２０２以外のフェイルビットモードにおいて、前記ステップ２００のフェイルビット実績不良率（実績値）と前記ステップ２０１のフェイルビット予測不良率（予測値）との乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００５５】
［図５のステップ２０４］前記ステップ２０２以外のフェイルビットモードにおいて実績不良率と予測不良率との乖離が最大となるフェイルビットモードを選出する。不良率の乖離が最大となるフェイルビットモードを選出する場合や、式（５）あるいは式（６）あるいは式（７）により算出した異物数Ｄ０ＦＢＭｍ−ｆｂｍｍの乖離が最大となるフェイルビットモードを選出する場合がある。
【００５６】
［図５のステップ２０５］前記ステップ２０４において選出したフェイルビットモードにおいて、実績不良率と予測不良率とが一致するように式（８）あるいは式（９）を用いて該当工程の異物数を算出する。
【００５７】
［図５のステップ２０６］前記ステップ２０５で算出した該当工程の異物数Ｄ０Ｌａｙｅｒｎが全て正の値であるかを判定する。正の値である場合（Ｙ）はステップ２０７に進み、正の値でない場合（Ｎ）は、（ｉ）繰り返し計算を終了し、ステップ２１０に進む。（ｉ）の他に（ｉｉ）ステップ２０４に戻り、予測不良率と実績不良率との乖離が２番目に大きいフェイルビットモードを選出し、ステップ２０５〜２０６を行い、どのフェイルビットモードを用いても異物数Ｄ０Ｌａｙｅｒｎが負の値となる場合はステップ２１０に進む方法もある。
【００５８】
［図５のステップ２０７］前記ステップ２０５で算出した異物数を式（１）に代入し、全てのフェイルビットモードの予測不良率を再計算する。
【００５９】
［図５のステップ２０８］前記ステップ２０７で再計算したフェイルビットモードごとの予測不良率のうち、前記ステップ２０２で指定した特性不良が発生するフェイルビットモード以外のフェイルビットモードの予測不良率と実績不良率の乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００６０】
［図５のステップ２０９］前記ステップ２０４からステップ２０８が予め設定した乖離量の閾値（あるいは繰り返し回数）まで完了したかを判定する。完了した場合（Ｙ）はステップ２１０に進み、完了していない場合（Ｎ）はステップ２０４からステップ２０９を繰り返す。
【００６１】
［図５のステップ２１０］前記ステップ２０２において、特性不良の対象のフェイルビットモードを自動で決定した場合、対象とする任意のフェイルビットモードの計算が全て完了したかを判定する。完了した場合（Ｙ）はステップ２１１に進み、完了していない場合（Ｎ）は、ステップ２０２に戻り、次に対象とするフェイルビットモードを選択し、ステップ２０３からステップ２１０を繰り返す。
【００６２】
［図５のステップ２１１］前記ステップ２０３、および、ステップ２０８で記憶した予測不良率と実績不良率との乖離の合計値のうち、乖離が最小となる場合の工程ごとの異物数を選出して、解析結果記憶領域１１５に記憶する。
【００６３】
［図５のステップ２１２］前記ステップ２１１で選出した工程ごとの異物数を式（１０）に代入し、工程ごとの異物不良率を算出する。また、前記ステップ２１１で選出した工程ごとの異物数を用いてステップ２０２で指定した特性不良の対象モードフェイルビットモードの不良率を算出し、これと実績不良率との乖離として特性不良率を算出し、これらの結果を解析結果記憶領域１１５に記憶する。
【００６４】
［図５のステップ２１３］解析対象である全ウエハの計算が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ２００に戻り、次の解析対象ウエハを選択し、ステップ２０１からステップ２１３を繰り返す。
【００６５】
＜実施の形態２＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態２を、図６，図７に基づいて説明する。
【００６６】
特性不良率と工程ごとの異物不良率を定量化するための実施の形態２について、図６を用いて説明する。まず、特性不良が発生するフェイルビットモード（図６、モードＡ）を除くその他のフェイルビットモード（図６、モードＢ，Ｃ，Ｄ）のうち、実績不良率と予測不良率との乖離が最大となるフェイルビットモードＤを選出し、関連工程の異物数の合わせ込みを行う。実施の形態２では、この時、この工程ごとの異物数Ｄ０Ｌａｙｅｒｎを用いて、ロジック部、メモリ部などといった機能モジュールおよびチップ全体の歩留り予測も行い、これらの予測結果とチップ全体、ロジック部、メモリ部の実績不良率との比較も行う。
【００６７】
これにより、例えば、フェイルビットモードごとの実績不良率と予測不良率との乖離は小さくても、１２１１３のように特性不良が発生していないはずのロジック部の予測不良率が実績不良率よりも極端に大きい値となった場合は、異物数Ｄ０Ｌａｙｅｒｎの推定精度に問題があるなど、フェイルビットモードを用いて算出した異物数Ｄ０Ｌａｙｅｒｎの妥当性を確認できるため予測精度を向上できる。このように特性不良を含まないフェイルビットモードを用いた異物数の合わせ込みを行い（１２１１１〜１２１１３）、これらの結果の中から、１２１１４に示すように、特性不良を含まないフェイルビットモード、および、特性不良を含まない機能モジュールの実績不良率と予測不良率との乖離が最小となる場合の不良率を異物不良率とし、これと実績不良率との乖離を特性不良率とする。
【００６８】
図７に、特性不良率および工程ごとの異物不良率を定量化するための実施の形態２のフローチャートを示す。この特性不良率および工程ごとの異物不良率を定量化するためのフローは、特性不良・工程別異物不良率予測部１２１を主体とする処理である。
【００６９】
［図７のステップ３００］まず、計算パラメータの設定において、製品・ＴＥＧテスト結果記憶領域１１４より解析対象ウエハ（ロット平均、指定期間の平均値を用いてもよい）のフェイルビット解析結果、および、チップ全体、ロジック部、メモリ部などの機能モジュールごとのプローブテスト結果を選択する。このテスト結果として、ファンクション不良などの不良カテゴリごとの不良率を用いてもよいし、電源電圧、温度などのテスト条件を変更した複数の実績不良率と比較してもよい。この場合、特性不良の原因がどの不良カテゴリ、あるいは、どのテスト条件でどの程度発生しているのかを特定できるため、特性不良原因究明に有効である。次に、クリティカルエリア記憶領域１１２より対象製品の工程ごとフェイルビットモードごとのクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎおよび、チップ全体、ロジック部、メモリ部などといった機能モジュールごとに、工程ごとのクリティカルエリアＡｃｍｏｄ．ｉ＿Ｌａｙｅｒｎを取得する。さらに、工程診断ＴＥＧ結果記憶領域１１３から各工程の平均異物数Ｄ０Ｌａｙｅｒｎの初期値を取得する。初期値のＤ０Ｌａｙｅｒｎは任意の値を設定してもよい。
【００７０】
［図７のステップ３０１］前記ステップ３００にて取得したクリティカルエリアＡｃＦＢＭｍ＿Ｌａｙｅｒｎと異物数Ｄ０Ｌａｙｅｒｎとを式（１）に代入し、フェイルビットモードごとの不良率を予測する。さらに、式（１１）を用いてチップ全体、ロジック部、メモリ部などといった機能モジュールごとの不良率を算出する。
【００７１】
【数９】
【００７２】
ここで、Ａｃｍｏｄ．ｉ＿Ｌａｙｅｒｎは機能モジュールの工程ごとのクリティカルエリア、Ｄ０Ｌａｙｅｒｎは工程ごとの異物数、Ｆｍｏｄ．ｉは機能モジュールの不良率を示す。
【００７３】
［図７のステップ３０２］前記ステップ３００にて取得したフェイルビットモードごとの実績不良率のうち、特性不良が発生するフェイルビットモードと機能モジュールを選択する。特性不良が発生するフェイルビットモードが予め分かっている場合は、直接フェイルビットモードを指定し、明らかでない場合は、対象とする任意のフェイルビットモードを自動選出する。
【００７４】
［図７のステップ３０３］前記ステップ３０２以外のフェイルビットモードにおいて、前記ステップ３００のフェイルビット実績不良率（実績値）と前記ステップ３０１のフェイルビット予測不良率（予測値）と、前記ステップ３０２で指定した特性不良を含む機能モジュール以外の機能モジュールの不良率と実績不良率との乖離の合計値を算出し、初期値の乖離として解析結果記憶領域１１５に記憶しておく。
【００７５】
［図７のステップ３０４］前記ステップ３０２以外のフェイルビットモードにおいて実績不良率と予測不良率との乖離が最大となるフェイルビットモードを選出する。不良率の乖離が最大となるフェイルビットモードを選出する場合や、式（５）あるいは式（６）あるいは式（７）により算出した異物数Ｄ０ＦＢＭｍ−ｆｂｍｍの乖離が最大となるフェイルビットモードを選出する場合がある。
【００７６】
［図７のステップ３０５］前記ステップ３０４において選出したフェイルビットモードにおいて、実績不良率と予測不良率とが一致するように式（８）あるいは式（９）を用いて該当工程の異物数を算出する。
【００７７】
［図７のステップ３０６］前記ステップ３０５で算出した該当工程の異物数Ｄ０Ｌａｙｅｒｎが全て正の値であるかを判定する。正の値である場合（Ｙ）はステップ３０７に進み、正の値でない場合（Ｎ）は、（ｉ）繰り返し計算を終了し、ステップ３１１に進む。（ｉ）の他に（ｉｉ）ステップ３０４に戻り、予測不良率と実績不良率との乖離が２番目に大きいフェイルビットモードを選出し、ステップ３０５〜３０６を行い、どのフェイルビットモードを用いても異物数Ｄ０Ｌａｙｅｒｎが負の値となる場合はステップ３１１に進む方法もある。
【００７８】
［図７のステップ３０７］前記ステップ３０５で算出した異物数を用いて全てのフェイルビットモードの予測不良率、および、チップ全体、ロジック部、メモリ部などの機能モジュールの不良率を再計算する。
【００７９】
［図７のステップ３０８］前記ステップ３０７で再計算した予測不良率のうち、前記ステップ３０２で指定した特性不良を含むフェイルビットモード以外のフェイルビットモードの予測不良率と実績不良率との乖離と、前記ステップ３０２で指定した特性不良を含む機能モジュール以外の機能モジュールの不良率と実績不良率との乖離の合計値を算出し、解析結果記憶領域１１５に記憶する。
【００８０】
［図７のステップ３０９］前記ステップ３０４からステップ３０８が予め設定した繰り返し回数（あるいは閾値条件）まで完了したかを判定する。完了した場合（Ｙ）はステップ３１０に進み、完了していない場合（Ｎ）はステップ３０４からステップ３０９を繰り返す。
【００８１】
［図７のステップ３１０］前記ステップ３０２において、特性不良の対象のフェイルビットモードを自動で決定した場合、対象とする任意のフェイルビットモードの計算が全て完了したかを判定する。完了した場合（Ｙ）はステップ３１１に進み、完了していない場合（Ｎ）は、ステップ３０２に戻り、次に対象とするフェイルビットモードを選択し、ステップ３０３からステップ３１０を繰り返す。
【００８２】
［図７のステップ３１１］前記ステップ３０３、および、ステップ３０８で記憶した予測不良率と実績不良率との乖離の合計値のうち、乖離が最小となる場合を選出し、その工程ごとの異物数を式（１０）に代入し、工程ごとの異物不良率を予測する。
【００８３】
［図７のステップ３１２］前記ステップ３１１で選出した工程ごとの異物数を用いて全てのフェイルビットモードの予測不良率を計算し、これと実績不良率との乖離として特性不良率を計算する。
【００８４】
［図７のステップ３１３］前記ステップ３１１で算出した工程ごとの異物数算出結果と、前記ステップ３１２で計算した予測不良率と実績不良率との乖離としての特性不良率を、解析結果記憶領域１１５に記憶する。
【００８５】
［図７のステップ３１４］解析対象である全ウエハの計算が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ３００に戻り、次の解析対象ウエハを選択し、ステップ３０１からステップ３１３を繰り返す。
【００８６】
＜実施の形態３＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態３を、図８に基づいて説明する。
【００８７】
本発明によれば、前記実施の形態１および実施の形態２に示す特性不良率と工程ごとの異物不良率を算出する方法において、対象とするメモリデバイスは、図８（ｉ）の図形ｃと（ｉｉ）の図形ｃ’、（ｉ）の図形ｄと（ｉｉ）の図形ｄ’に示すように寸法の異なるレイアウトや、図８（ｉｉｉ）のようにレイアウト形状の異なる複数のメモリなどを同時に用いることも可能である。その場合、式（１２）のように、メモリごとのクリティカルエリアＡｃMem.i＿ＦＢＭｍ＿Ｌａｙｅｒｎ、ＡｃMem.ii＿ＦＢＭｍ＿Ｌａｙｅｒｎ、ＡｃMem.iii＿ＦＢＭｍ＿Ｌａｙｅｒｎと実績フェイルビット不良率ＦMem.i＿ＦＢＭｍ、ＦMem.ii＿ＦＢＭｍ、ＦMem.iii＿ＦＢＭｍとの関係式が成り立つため、工程ごとの異物数Ｄ０Ｌａｙｅｒｎの算出に活用できるパラメータが増え、異物数推定精度を向上できる。
【００８８】
【数１０】
【００８９】
＜実施の形態４＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態４を説明する。
【００９０】
前記実施の形態１〜３では、特性不良を含まないフェイルビットモードにおいて、全ての異物数が正の値となる条件の範囲でフェイルビットモードごとの実績不良率と予測不良率との誤差が最小となる異物数を探索的に算出したが、この異物不良率の算出は、例えば、式（１３）に示す線形計画法により実績不良率と予測不良率の誤差ｅが最小となるように工程ごとの異物数Ｄ０Ｌａｙｅｒｎを算出する方法や、最小二乗法、重回帰分析、逆行列計算といった方法を用いることも可能である。
【００９１】
【数１１】
【００９２】
＜実施の形態５＞
前記図１に示した半導体製造装置の管理システム１００を用いた実施の形態５を、図９，図１０，図１１、図１２に基づいて説明する。
【００９３】
前記実施の形態１〜４に基づきウエハごとに算出された特性不良率と工程ごとの異物不良率は、例えば、図９に表示されているようなグラフ３００を、表示・出力部１４０に表示することも可能である。このグラフ３００の結果では、ロットＡ，Ｂ，Ｃのウエハ１，２，３における特性不良率および工程Ｘ，Ｙ，Ｚ不良率の例において、各ロットのウエハ２で特性不良率が高いことが確認できるため、製造来歴記憶領域１１１より、グラフ３００に表示された全てのウエハの製造来歴を取得し、ウエハ来歴比較部１２２においてウエハ２とそれ以外のウエハの装置来歴を比較することにより、特性不良の嫌疑原因として、ウエハ２のみが共通で使用した装置やチャンバ、製造条件、あるいは、特徴的な製造パラメータを絞り込むことができる。
【００９４】
また、図１０に表示されているようなグラフ３１０を表示・出力部１４０に表示することも可能である。このグラフ３１０の結果では、グラフ３００において、ロットＡ，Ｂ，Ｃのウエハ１，２，３ごとに算出した特性不良率および工程Ｘ，Ｙ，Ｚ不良率について、それぞれ平均値および標準偏差を表示したグラフである。任意のウエハにおける平均的な特性不良率および工程ごとの不良率、および、ばらつきの大きい不良が特定できるため、重点対策すべき不良を抽出し、その不良のウエハごとの発生率を確認できる。
【００９５】
図９で特性不良の嫌疑原因として抽出されたウエハ２のみが共通で使用した装置やチャンバ、製造条件、あるいは特徴的な製造パラメータを絞り込む際には、例えば図１１に表示されているようなグラフ３２０を表示・出力部１４０に出力することも可能である。図１１の例では、ウエハ１が工程Ｘ＿処理ａの装置ａ−１のチャンバＡと工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡで処理され、ウエハ２が工程Ｘ＿処理ａの装置ａ−１のチャンバＢと工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡで処理され、ウエハ３が工程Ｘ＿処理ａの装置ａ−１のチャンバＡと工程Ｘ＿処理ｂの装置ｂ−２のチャンバＣで処理された場合に、特性不良の嫌疑原因として、ウエハ２のみが共通で使用した工程Ｘ＿処理ａの装置ａ−１のチャンバＢを絞り込むことができる。なお、工程Ｘ＿処理ｂの装置ｂ−１のチャンバＡは、ウエハ２以外にウエハ１でも使用しているので、特性不良の嫌疑原因として絞り込まれることはない。
【００９６】
図１２は、本実施の形態に係わる半導体製造装置の管理システムにおいて、特性不良・工程別異物不良率予測部１２１で算出したウエハ（ロット）ごとの特性不良率と工程ごとの異物不良率の結果に基づき、不良原因となる製造装置、チャンバ、製造条件を検出するためのフローチャートの実施の形態を示す。この不良原因となる製造装置、チャンバ、製造条件を検出するためのフローは、管理プログラムに含まれる来歴比較プログラムを実行することにより実現されるウエハ来歴比較部１２２を主体とする処理である。
【００９７】
［図１２のステップ４００］特性不良・工程別異物不良率予測部１２１で算出したウエハ（ロット、指定期間）ごとの特性不良率と工程ごとの異物不良率の結果に基づき、解析対象ウエハを選択する。その際、特性不良率が高いウエハと低いウエハ、対象工程の異物不良率が高いウエハと低いウエハというように、究明すべき不良原因ごとのウエハ選定を行う。
【００９８】
［図１２のステップ４０１］前記ステップ４００で選択したウエハに関する製造来歴データを、製造来歴記憶領域１１１より取得する。
【００９９】
［図１２のステップ４０２］前記ステップ４０１で取得したウエハごとの製造来歴について、前記ステップ４００のグループごとの違いを解析し、その比較結果を解析結果記憶領域１１５に記憶し、また、表示・出力部１４０に結果を表示する。
【０１００】
［図１２のステップ４０３］前記ステップ４００で指定した全ての不良原因に対する解析が完了したかを判定する。完了した場合（Ｙ）は終了し、完了していない場合（Ｎ）は、ステップ４０２〜４０３を繰り返し行う。
【０１０１】
＜実施の形態の効果＞
前記実施の形態によれば、特性不良が発生するフェイルビットモードを除くその他のフェイルビットモードのクリティカルエリアと工程別の任意の異物数を用いて予測したフェイルビット不良率と実績不良率との乖離を最小化とする異物数を算出し、この工程ごとの異物数から算出した不良率を異物不良率とし、これと実績不良率との乖離を特性不良率として定量化することができる。
【０１０２】
また、前記特性不良率と工程ごとの異物不良率の算出結果に基づき、例えば対象とする不良の発生率が高いウエハと低いウエハなど、不良原因を切り分けてその製造来歴を比較することにより、対象とする不良の原因装置、チャンバ、製造条件を究明することができる。
【０１０３】
すなわち、近年、配線ピッチの微細化が進み、特性不良の発生率が増大している。この特性不良は装置内でランダムに発生する異物起因の不良と異なり、ウエハごとに発生原因や発生率のばらつきが大きいため、ウエハ１枚１枚の発生率を定量化し、その原因究明に結びつけることが重要となる。しかし、従来方法は工程ごとの異物不良率のみしか定量化出来ず、また、発生した不良を全て異物不良と仮定しているため、特性不良の発生率の高いウエハでは予測精度が低くなるという問題があった。
【０１０４】
これに対し、本実施の形態では、特性不良率と工程ごとの異物不良率をウエハごとに高精度に算出できるために非常に有効である。また、その結果得られたウエハごとの不良原因に基づき、製造来歴の比較解析を実施することで、対象とする不良の発生率が高いウエハと低いウエハとの製造装置、チャンバ、製造条件の違いを明らかにできる。これらは、不良要因の早期解明によるメモリデバイスの歩留り向上に貢献できる。
【０１０５】
このように、本実施の形態によれば、対象とするフェイルビット解析結果ごとに特性不良率と工程ごとの異物不良率を高精度に定量化できるので、本方法を複数のウエハに適用することで、ウエハごと、不良原因ごとの不良率の違いに基づき製造装置や製造条件の比較解析を行うことが可能となるため、原因究明の加速による歩留り垂直立ち上げに貢献できる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
例えば、前記実施の形態においては、半導体製造装置の管理システム１００を例に説明したが、本発明は以下のようなカテゴリを含む技術として捉えることができる。
【０１０８】
（１）特性不良・工程別異物不良率予測部１２１を主体とする不良率予測方法、この不良率予測方法を実現する不良率予測プログラム、さらに特性不良・工程別異物不良率予測部１２１を構成要素として含む不良率予測システム。
【０１０９】
（２）ウエハ来歴比較部１２２を主体とする来歴比較方法、この来歴比較方法を実現する来歴比較プログラム、さらにウエハ来歴比較部１２２を構成要素として含む来歴比較システム。
【０１１０】
（３）（１）と（２）を組み合わせ、特性不良・工程別異物不良率予測部１２１とウエハ来歴比較部１２２を主体とする半導体製造装置の管理方法、この管理方法を実現する管理プログラム、さらに特性不良・工程別異物不良率予測部１２１とウエハ来歴比較部１２２を構成要素として含む半導体製造装置の管理システム。
【０１１１】
（４）（３）の半導体製造装置の管理方法を用いた半導体装置の製造方法、半導体製造装置の管理システムを構成要素として含む半導体装置の製造システム。
【産業上の利用可能性】
【０１１２】
本発明は、ＬＳＩに代表されるような薄膜デバイスであり、一つまたは複数のメモリデバイスを搭載した製品において、電気的なテスト結果とレイアウトシミュレーション結果を用いて、不良の種類を弁別する方法、また、前記弁別の結果に基づき製造装置の来歴比較を行い、不良の種類ごとにその原因を特定する半導体製造装置の管理方法とこれを用いた半導体装置の製造方法に利用可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態に係わる半導体製造装置の管理システムを示す概略図である。
【図２】本発明の実施の形態において、不良原因別のフェイルビットモードごとの不良発生比率を示す概念図である。
【図３】本発明の実施の形態において、フェイルビットモード別の不良原因の不良率を示す概念図である。
【図４】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態１）を示す概略図である。
【図５】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態１）を示すフローチャートである。
【図６】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態２）を示す概略図である。
【図７】本発明の実施の形態において、特性不良率と工程別異物不良率の算出方法（実施の形態２）を示すフローチャートである。
【図８】本発明の実施の形態において、寸法の異なる機能モジュール、およびレイアウトの異なる機能モジュールの例を示す概略図である。
【図９】本発明の実施の形態において、ウエハごとの特性不良率と工程別異物不良率の算出結果を表示するグラフを示す概略図である。
【図１０】本発明の実施の形態において、任意ウエハの特性不良率と工程別異物不良率の平均値とその標準偏差の算出結果を表示するグラフを示す概略図である。
【図１１】本発明の実施の形態において、不良発生ウエハと定常ウエハの製造来歴比較結果を表示するグラフを示す概略図である。
【図１２】本発明の実施の形態において、製造来歴比較による不良原因装置の究明方法を示すフローチャートである。
【符号の説明】
【０１１４】
１００…半導体製造装置の管理システム、
１１０…記憶部、１１１…製造来歴記憶領域、１１２…クリティカルエリア記憶領域、１１３…工程診断ＴＥＧ結果記憶領域、１１４…製品・ＴＥＧテスト結果記憶領域、１１５…解析結果記憶領域、
１２０…演算部、１２１…特性不良・工程別異物不良率予測部、１２２…ウエハ来歴比較部、
１３０…入力部、
１４０…表示・出力部。
【特許請求の範囲】
【請求項１】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて、特性不良率と異物不良率とを算出する予測部と、を備えたシステムにおける不良率予測方法であって、
前記予測部は、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第１ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出する第２ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第３ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第４ステップと、を実行することを特徴とする不良率予測方法。
【請求項２】
請求項１に記載の不良率予測方法において、
前記第２ステップで前記工程ごとの異物数を算出する際には、最小二乗法、重回帰、数理計画法、逆行列計算の少なくとも一つの解法を用いることを特徴とする不良率予測方法。
【請求項３】
請求項１に記載の不良率予測方法において、
前記任意のフェイルビットモードは、シングルビットモードであることを特徴とする不良率予測方法。
【請求項４】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、少なくとも一つ以上の電源電圧、あるいは、少なくとも一つ以上の温度条件、あるいは、少なくとも一つ以上のフェイルビットテストパターンで取得した結果を用いることを特徴とする不良率予測方法。
【請求項５】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアは、配線の寸法やレイアウトの異なる複数種類のメモリセル、および、ロジックを模したセルを含む、少なくとも２つ以上のメモリセルのフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアを用いることを特徴とする不良率予測方法。
【請求項６】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、ウエハ単位、ロット単位、指定期間単位、任意のウエハ単位のいずれかのフェイルビットモードごとの実績不良率を用いることを特徴とする不良率予測方法。
【請求項７】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測方法。
【請求項８】
請求項７に記載の不良率予測方法において、
前記機能モジュールの実績不良率は、少なくとも１つ以上の電源電圧、あるいは、少なくとも１つ以上の温度条件の結果、あるいは、少なくとも１つ以上のテストカテゴリ別の結果を用いることを特徴とする不良率予測方法。
【請求項９】
請求項１に記載の不良率予測方法において、
前記第２および第３ステップでは、
前記任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアと任意の異物数を用いて算出したフェイルビットモードごとの異物不良率との乖離が最大となるフェイルビットモードを選出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第１の異物数の合わせ込みを行い、前記任意の異物数の合わせ込みにより算出した新たな異物数を用いて算出した前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最大となるフェイルビットモードを算出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第２の異物数の合わせ込みを行うといった複数回の合わせ込みにより異物数を更新した後、前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最小となる合わせ込み回数の異物数を用いて前記工程ごとの異物不良率ならびに前記フェイルビットモードごとの異物不良率を算出する、ことを特徴とする不良率予測方法。
【請求項１０】
請求項９に記載の不良率予測方法において、
前記任意のフェイルビットモードは、シングルビットモードであることを特徴とする不良率予測方法。
【請求項１１】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、少なくとも一つ以上の電源電圧、あるいは、少なくとも一つ以上の温度条件、あるいは、少なくとも一つ以上のフェイルビットテストパターンで取得した結果を用いることを特徴とする不良率予測方法。
【請求項１２】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアは、配線の寸法やレイアウトの異なる複数種類のメモリセル、および、ロジックを模したセルを含む、少なくとも２つ以上のメモリセルのフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアを用いることを特徴とする不良率予測方法。
【請求項１３】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、ウエハ単位、ロット単位、指定期間単位、任意のウエハ単位のいずれかのフェイルビットモードごとの実績不良率を用いることを特徴とする不良率予測方法。
【請求項１４】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測方法。
【請求項１５】
請求項１４に記載の不良率予測方法において、
前記機能モジュールの実績不良率は、少なくとも１つ以上の電源電圧、あるいは、少なくとも１つ以上の温度条件の結果、あるいは、少なくとも１つ以上のテストカテゴリ別の結果を用いることを特徴とする不良率予測方法。
【請求項１６】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、予測部と、を備えたコンピュータシステムを用いて、特性不良率と異物不良率とを算出する不良率予測プログラムであって、
前記予測部に、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第１ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出する第２ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第３ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第４ステップと、を実行させることを特徴とする不良率予測プログラム。
【請求項１７】
請求項１６に記載の不良率予測プログラムにおいて、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測プログラム。
【請求項１８】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて、特性不良率と異物不良率とを算出する予測部と、
ウエハごとの製造来歴の比較解析を行う比較部と、を備えたシステムにおける半導体製造装置の管理方法であって、
前記予測部は、前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、この取得した前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて特性不良率と工程ごとの異物不良率とを算出し、
前記比較部は、前記予測部で算出した前記特性不良率と前記工程ごとの異物不良率、あるいはそれらの発生比率に基づきウエハごとの製造来歴を比較し、この比較結果として不良嫌疑の製造装置および製造条件を算出する、ことを特徴とする半導体製造装置の管理方法。
【請求項１９】
請求項１８に記載の半導体製造装置の管理方法において、
前記予測部は、前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、少なくとも一つ以上の機能モジュールのクリティカルエリアとを用いて、前記特性不良率と前記工程ごとの異物不良率とを算出することを特徴とする半導体製造装置の管理方法。
【請求項２０】
請求項１８に記載の半導体製造装置の管理方法を用い、前記メモリデバイスを搭載した半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項１】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて、特性不良率と異物不良率とを算出する予測部と、を備えたシステムにおける不良率予測方法であって、
前記予測部は、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第１ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出する第２ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第３ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第４ステップと、を実行することを特徴とする不良率予測方法。
【請求項２】
請求項１に記載の不良率予測方法において、
前記第２ステップで前記工程ごとの異物数を算出する際には、最小二乗法、重回帰、数理計画法、逆行列計算の少なくとも一つの解法を用いることを特徴とする不良率予測方法。
【請求項３】
請求項１に記載の不良率予測方法において、
前記任意のフェイルビットモードは、シングルビットモードであることを特徴とする不良率予測方法。
【請求項４】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、少なくとも一つ以上の電源電圧、あるいは、少なくとも一つ以上の温度条件、あるいは、少なくとも一つ以上のフェイルビットテストパターンで取得した結果を用いることを特徴とする不良率予測方法。
【請求項５】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアは、配線の寸法やレイアウトの異なる複数種類のメモリセル、および、ロジックを模したセルを含む、少なくとも２つ以上のメモリセルのフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアを用いることを特徴とする不良率予測方法。
【請求項６】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、ウエハ単位、ロット単位、指定期間単位、任意のウエハ単位のいずれかのフェイルビットモードごとの実績不良率を用いることを特徴とする不良率予測方法。
【請求項７】
請求項１に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測方法。
【請求項８】
請求項７に記載の不良率予測方法において、
前記機能モジュールの実績不良率は、少なくとも１つ以上の電源電圧、あるいは、少なくとも１つ以上の温度条件の結果、あるいは、少なくとも１つ以上のテストカテゴリ別の結果を用いることを特徴とする不良率予測方法。
【請求項９】
請求項１に記載の不良率予測方法において、
前記第２および第３ステップでは、
前記任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアと任意の異物数を用いて算出したフェイルビットモードごとの異物不良率との乖離が最大となるフェイルビットモードを選出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第１の異物数の合わせ込みを行い、前記任意の異物数の合わせ込みにより算出した新たな異物数を用いて算出した前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最大となるフェイルビットモードを算出し、
前記乖離が最大となるフェイルビットモードの異物不良率と実績不良率との乖離に基づき第２の異物数の合わせ込みを行うといった複数回の合わせ込みにより異物数を更新した後、前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率との乖離が最小となる合わせ込み回数の異物数を用いて前記工程ごとの異物不良率ならびに前記フェイルビットモードごとの異物不良率を算出する、ことを特徴とする不良率予測方法。
【請求項１０】
請求項９に記載の不良率予測方法において、
前記任意のフェイルビットモードは、シングルビットモードであることを特徴とする不良率予測方法。
【請求項１１】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、少なくとも一つ以上の電源電圧、あるいは、少なくとも一つ以上の温度条件、あるいは、少なくとも一つ以上のフェイルビットテストパターンで取得した結果を用いることを特徴とする不良率予測方法。
【請求項１２】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアは、配線の寸法やレイアウトの異なる複数種類のメモリセル、および、ロジックを模したセルを含む、少なくとも２つ以上のメモリセルのフェイルビットモードごとの実績不良率と工程ごとフェイルビットモードごとのクリティカルエリアを用いることを特徴とする不良率予測方法。
【請求項１３】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率は、ウエハ単位、ロット単位、指定期間単位、任意のウエハ単位のいずれかのフェイルビットモードごとの実績不良率を用いることを特徴とする不良率予測方法。
【請求項１４】
請求項９に記載の不良率予測方法において、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測方法。
【請求項１５】
請求項１４に記載の不良率予測方法において、
前記機能モジュールの実績不良率は、少なくとも１つ以上の電源電圧、あるいは、少なくとも１つ以上の温度条件の結果、あるいは、少なくとも１つ以上のテストカテゴリ別の結果を用いることを特徴とする不良率予測方法。
【請求項１６】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、予測部と、を備えたコンピュータシステムを用いて、特性不良率と異物不良率とを算出する不良率予測プログラムであって、
前記予測部に、
前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得する第１ステップと、
任意のフェイルビットモードを除いた前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて工程ごとの異物数を算出する第２ステップと、
前記工程ごとの異物数を用いて工程ごとの異物不良率ならびにフェイルビットモードごとの異物不良率を算出する第３ステップと、
前記フェイルビットモードごとの異物不良率と前記フェイルビットモードごとの実績不良率とに基づいて前記任意のフェイルビットモードの特性不良率を算出する第４ステップと、を実行させることを特徴とする不良率予測プログラム。
【請求項１７】
請求項１６に記載の不良率予測プログラムにおいて、
前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した機能モジュールの工程ごとのクリティカルエリアとを用いることを特徴とする不良率予測プログラム。
【請求項１８】
メモリデバイスのフェイルビットモードごとの実績不良率と、予め配線名を定義した設計レイアウトに仮想に複数の異物をランダムに投下するレイアウトシミュレーションによって算出した工程ごとフェイルビットモードごとのクリティカルエリアとを記憶する記憶部と、
前記フェイルビットモードごとの実績不良率と、前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて、特性不良率と異物不良率とを算出する予測部と、
ウエハごとの製造来歴の比較解析を行う比較部と、を備えたシステムにおける半導体製造装置の管理方法であって、
前記予測部は、前記記憶部に記憶している前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを取得し、この取得した前記フェイルビットモードごとの実績不良率と前記工程ごとフェイルビットモードごとのクリティカルエリアとを用いて特性不良率と工程ごとの異物不良率とを算出し、
前記比較部は、前記予測部で算出した前記特性不良率と前記工程ごとの異物不良率、あるいはそれらの発生比率に基づきウエハごとの製造来歴を比較し、この比較結果として不良嫌疑の製造装置および製造条件を算出する、ことを特徴とする半導体製造装置の管理方法。
【請求項１９】
請求項１８に記載の半導体製造装置の管理方法において、
前記予測部は、前記フェイルビットモードごとの実績不良率および前記工程ごとフェイルビットモードごとのクリティカルエリアの他に、少なくとも一つ以上の機能モジュールの実績不良率と、少なくとも一つ以上の機能モジュールのクリティカルエリアとを用いて、前記特性不良率と前記工程ごとの異物不良率とを算出することを特徴とする半導体製造装置の管理方法。
【請求項２０】
請求項１８に記載の半導体製造装置の管理方法を用い、前記メモリデバイスを搭載した半導体装置を製造することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−７３９９２（Ｐ２０１０−７３９９２Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２４１４１５（Ｐ２００８−２４１４１５）
【出願日】平成２０年９月１９日（２００８．９．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月１９日（２００８．９．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
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