位相検出装置
【目的】 π／４シフトＤＱＰＳＫ変調波のように位相変調された信号の検波が、簡単な構成で出来るようにする。
【構成】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５０とを設け、このラッチ手段５０の出力で位相データを得るようにした。
【構成】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５０とを設け、このラッチ手段５０の出力で位相データを得るようにした。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＱＰＳＫ変調信号のように位相変調された信号の位相検出を行う位相検出装置に関する。
【０００２】
【従来の技術】移動体用電話システム等の通信システムにおいて、π／４シフトＤＱＰＳＫ変調（π／４シフト・Ｄｉｆｆｅｒｅｎｃｉａｌ・ＱＰＳＫ変調）などの位相変調されたデジタルデータの伝送により通信を行うものが提案されている。
【０００３】このπ／４シフトＤＱＰＳＫ変調は、微分された２系列のデータを、複素演算により位相情報とし、この位相情報を合成して変調信号とするものである。即ち、例えば図１０に示すように、２系列のデータ（Ｘk ，Ｙk ）を４値位相変換器で位相データθk に変換して伝送するものである。このようなπ／４シフトＤＱＰＳＫ変調を行うことで、効率の良いデジタルデータの伝送ができる。
【０００４】このようなπ／４シフトＤＱＰＳＫ変調波を検波する従来の構成の一例を図１１に示すと、入力端子１に得られるπ／４シフトＤＱＰＳＫ変調信号ｃｏｓ（ω0t＋θ(t) ）を、直交検波器を構成する２個の混合器２及び３に供給する。そして、このそれぞれの混合器２及び３で、端子４及び５に得られる復調用信号−ｓｉｎω0t，−ｃｏｓω0tを混合して直交検波を行い、Ｉチャンネル及びＱチャンネルの検波信号Ｉ(t) ＝ｃｏｓθ(t) 及びＱ(t) ＝ｓｉｎθ(t) を得る。そして、それぞれの検波信号をローパスフィルタ６及び７に供給して、直流オフセットの調整を行い、各ローパスフィルタ６及び７の出力をアナログ／デジタル変換器８及び９に供給して、このそれぞれのアナログ／デジタル変換器８及び９で端子１０に得られるサンプリングクロックに同期してデジタルデータ化し、Ｉチャンネル及びＱチャンネルのデータＩk 及びＱk を得る。そして、両チャンネルのデータＩk 及びＱk をアギュームメント回路１１に供給し、両チャンネルのデータＩk 及びＱk の値に応じた位相データθk を出力端子１２に得る。
【０００５】また、位相差のみを検出できれば良い場合には、図１２に示す構成とすることもできる。即ち、図１２１２に示すように、入力端子２１に得られるπ／４シフトＤＱＰＳＫ変調信号ｃｏｓ（ω0t＋θ(t) ）をＦＭ検波器２２に供給し、このＦＭ検波器２２の検波出力ｄ（θ(t) ）／ｄｔを積分回路２３に供給する。そして、この積分回路２３で積分されたデータをアナログ／デジタル変換器２４に供給し、位相の値をデジタルデータ化する。この場合、積分回路２３とアナログ／デジタル変換器２４には、端子２５に得られる同一のクロックを供給して、同一のタイミングで積分制御（放電制御）及びサンプリング制御を行う。そして、アナログ／デジタル変換器２４で変換された位相データθk を出力端子２６に得る。
【０００６】
【発明が解決しようとする課題】この図１１，図１２に示す従来の検波回路では、何れの場合でも回路規模が大きいと共に、良好な検波を行うようにするためには各回路の調整が必要で、また消費電力も大きい不都合があった。
【０００７】本発明はかかる点に鑑み、π／４シフトＤＱＰＳＫ変調波のように位相変調された信号の検波が、簡単な構成で出来るようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、例えば図１に示すように、入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５０とを設け、このラッチ手段５０の出力で位相データを得るようにしたものである。
【０００９】また、この場合にラッチ出力と、前回のラッチ出力との差分をとることにより、位相差データを得るようにしたものである。
【００１０】また本発明は、例えば図６に示すように、入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５６とを設け、エッジ検出手段４２，４３，４７，４８での検出タイミングと、ラッチ手段５６でのラッチタイミングとを、それぞれ１サンプル毎に１／２最小ビットずつシフトさせて、ラッチ手段５６の出力で位相データを得るようにしたものである。
【００１１】
【作用】本発明によると、デジタル的な演算処理による簡単な構成で、位相データの検出ができる。
【００１２】
【実施例】以下、本発明の一実施例を図１〜図５を参照して説明する。
【００１３】本例においては、π／４シフトＤＱＰＳＫ変調されたデータを受信する受信機の位相検出回路に適用したもので、まず図２に本例の位相検出回路の周辺の構成を示すと、入力端子３１に得られるπ／４シフトＤＱＰＳＫ変調された変調信号（中間周波信号）を受信フィルタとしてのバンドパスフィルタ３２を介してリミッタアンプ３３に供給し、このリミッタアンプ３３の出力を直接位相量子化回路４０に供給する。この直接位相量子化回路４０の構成は後述する。
【００１４】そして、この直接位相量子化回路４０の出力を２段接続されたＤフリップフロップ３４，３５に供給する。この場合、それぞれのＤフリップフロップ３４，３５に端子３６に得られる再生シンボルクロックを供給し、同じタイミングで遅延処理を行い、Ｄフリップフロップ３４で１段遅延された出力と、Ｄフリップフロップ３５で２段遅延された出力とを、減算器３７に供給する。そして、この減算器３７でＤフリップフロップ３５の出力からＤフリップフロップ３４の出力を減算する処理を行い、位相を遅延検波する。そして、遅延検波された位相データθk を判定回路３８に供給し、所定の判定基準に従って元の２系列のデータ（Ｘk，Ｙk ）の判定を行う。
【００１５】ここで、本例の回路で受信するπ／４シフトＤＱＰＳＫ変調されたデータは、伝送レートが４２ｋｂｐｓ（即ち２１ｋシンボル／秒）とされ、バンドパスフィルタ３２で２１ｋＨｚ帯域の信号を抽出させ、端子３６に得られるＤフリップフロップ３４，３５用の再生シンボルクロックとして、２１ｋＨｚのクロックを供給する。
【００１６】次に、直接位相量子化回路４０の構成を図１R>１に示すと、リミッタアンプ３３側から入力端子４１に得られる受信信号を、２段接続されたＤフリップフロップ４２，４３に供給する。そして、入力端子４４に得られる位相検出制御信号と入力端子４５に得られる基準クロックとをＡＮＤゲート４６に供給し、このＡＮＤゲート４６の論理積出力を各Ｄフリップフロップ４２，４３にクロックとして供給する。この場合、入力端子４４に得られる位相検出制御信号は、位相検出時ハイレベルになる信号で、入力端子４５に得られる基準クロックは、受信信号のキャリア周波数のＮ倍（即ちシンボルクロックのＮ倍）の信号で、ここではＮを１６としてある。
【００１７】そして、Ｄフリップフロップ４３の出力をインバータゲート４７を介してＡＮＤゲート４８の一方の入力端に供給し、Ｄフリップフロップ４２の出力を直接ＡＮＤゲート４８の他方の入力端に供給する。そして、このＡＮＤゲート４８の論理積出力をＤフリップフロップ５０のクロック入力端に供給する。
【００１８】また、入力端子４５に得られるシンボルクロックのＮ倍の周波数の基準クロックをＮ周期カウンタ４９に供給し、この基準クロックでＮ周期のカウントをさせる。この場合、基準クロックはデューティ５０％のクロックパルスである。そして、このカウンタ４９が出力するＮ周期のカウントデータθref をＤフリップフロップ５０に供給する。そして、このカウントデータθref を、ＡＮＤゲート４８の論理積出力によりラッチさせ、このＤフリップフロップ５０のラッチ出力を位相データθk として出力端子５１に供給する。そして、この出力端子５１に得られる位相データを、直接位相量子化回路４０の出力として後段の回路（図２のＤフリップフロップ３４）に供給する。
【００１９】このように構成される直接位相量子化回路４０の動作を、図３のタイミングを参照して説明する。まず、図３のＡに示す入力端子４５に得られる基準クロックに同期して、カウンタ４９のカウント出力（図３のＢ）が変化する。そして、入力端子４１に得られる受信信号（図３のＣ）が、所定のタイミングでハイレベルに変化したとき、この変化タイミングの次に基準クロックが立ち上がるタイミングで、Ｄフリップフロップ４２の出力（図３のＤ）がハイレベルに立ち上がり、さらに１クロック遅れてＤフリップフロップ４３の出力（図３のＥ）がハイレベルに立ち上がる。そして、Ｄフリップフロップ４３の出力はインバータゲート４７で反転され（図３のＦ）、この反転出力とＤフリップフロップ４２の出力との論理積（図３のＧ）が１クロック周期だけハイレベルになり、このハイレベルになるタイミングで、Ｄフリップフロップ５０によりカウンタ４９のカウント出力がラッチされ、このラッチされたカウントデータが図３のＨに示す位相データとして出力端子５１に供給される。
【００２０】このようにして検出される位相データは、シンボルクロックの１６倍の基準クロックで検出される信号であるので、図４に示すように、２π間でＳ0 〜Ｓ15の１６値でサンプリングされた位相データになる。そして、この直接位相量子化回路４０の次段に接続されたＤフリップフロップ３４，３５と減算器３７による遅延検波で、この位相データの差動位相が、図５に示すように、２π間でＤ0 〜Ｄ15の１６値で検出される。そして、判定回路３８では、この差動位相の値Ｄ0 〜Ｄ15より、π／４シフトＤＱＰＳＫ変調で規定される４値の位相シフト量π／４，−π／４，３π／４，−３π／４が検出され、この検出した位相シフト量に基づいて元の２系列のデータ（Ｘk ，Ｙk ）を判定する。
【００２１】このように本例の直接位相量子化回路４０で位相の量子化が行われることで、簡単な構成の回路で位相データの検出が行われると共に、この回路はフリップフロップやカウンタなどによるデジタル的な処理回路であるので、調整が必要なく、常時精度の高い検出ができる。さらに、回路規模が小さいので消費電力も小さい。
【００２２】次に、本発明の他の実施例を図６〜図９を参照して説明する。
【００２３】本例においても、π／４シフトＤＱＰＳＫ変調されたデータを受信する受信機の位相検出回路に適用したもので、上述実施例と同様に図２に示す回路の直接位相量子化回路４０に適用されるもので、本例においてはこの直接位相量子化回路を図６に示すように構成する。この図６において、図１に対応する部分には同一符号を付し、その詳細説明は省略する。
【００２４】図６において、５２は偶数・奇数判別データ入力端子で、この入力端子５２には入力端子４１に得られる信号の１シンボル周期毎に、ハイレベルとローレベルとの変化を繰り返すデータで、奇数シンボルのときハイレベル信号“１”になり、偶数シンボルのときローレベル信号“０”になる。そして、この入力端子５２に得られる偶数・奇数判別データを、Ｅx-ＯＲゲート５３の一方の入力端に供給する。また、入力端子４４に得られる位相検出制御信号と入力端子４５に得られる基準クロック（シンボルクロックのＮ倍の信号）とのＡＮＤゲート４６による論理積出力を、Ｅx-ＯＲゲート５３の他方の入力端に供給する。そして、このＥx-ＯＲゲート５３での排他的論理和出力を、Ｄフリップフロップ４２，４３にクロックとして供給する。
【００２５】そして、入力端子４１に得られる中間周波信号を、このＤフリップフロップ４２，４３で遅延させ、インバータゲート４７で反転された信号と、Ｄフリップフロップ４２の出力との論理積をＡＮＤゲート４８でとり、この論理積出力をＤフリップフロップ５４に供給する。このＤフリップフロップ５４は、ＡＮＤゲート４６の論理積出力がクロックとして供給される。そして、このＤフリップフロップ５４の出力をラッチ回路５６にラッチタイミング制御用クロックとして供給する。
【００２６】そして、入力端子４５に得られる基準クロックを、インバータゲート５５により反転してからＮ周期カウンタ４９に供給し、このＮ周期カウンタ４９で基準クロックをＮ周期でカウントする。そして、このカウンタ４９が出力するＮ周期のカウントデータθref をラッチ回路５６に供給する。また、入力端子５２に得られる偶数・奇数判別データをラッチ回路５６に供給し、カウントデータθref がラッチされるとき、同時に偶数・奇数判別データをラッチし、このラッチされた偶数・奇数判別データをカウントデータθref に付加する。この場合、偶数・奇数判別データは最下位ビットとして付加する。そして、ラッチ回路５６でラッチされ偶数・奇数判別データが最下位に付加されたカウントデータθref を、位相検出データθk ′として出力端子５１に供給する。そして、この出力端子５１に得られる位相データを、直接位相量子化回路の出力として後段の回路（図２のＤフリップフロップ３４）に供給する。
【００２７】このように構成される直接位相量子化回路の動作を、図７のタイミングを参照して説明する。図７のＡに示す基準クロックが入力端子４５に得られ、インバータゲート５５での反転処理やＥx-ＯＲゲート５３での反転処理（奇数シンボルのとき）により、図７のＢに示す反転クロックが得られる。そして、カウンタ４９のカウント出力（図３のＣ）は、この反転クロックに同期して変化する。
【００２８】この状態で図７のＤに示すように所定のタイミングでハイレベルに変化する受信信号が入力端子４１に得られるときの位相検出について説明すると、まず偶数シンボルの受信タイミングでは、Ｄフリップフロップ４２，４３に基準クロックがそのまま供給されるので、この基準クロックの立ち上がりタイミングで受信信号の変化がＤフリップフロップ４２の出力（図７のＥ）に現れ、Ｄフリップフロップ４３の出力（図７のＥ）でこの変化がさらに１クロック周期遅れる。そして、両フリップフロップ４２，４３の出力の論理積をＤフリップフロップ５４で１クロック分遅延させた信号（図７のＧ）により、ラッチ回路５６でカウントデータθref 及び偶数・奇数判別データのラッチを行い、ラッチされたデータを位相検出データθk ′として図７のＨに示すように出力端子５１に供給する。この偶数シンボルの受信時には、入力信号の量子化幅が図７のＩに示すように基準クロックの立ち上がりタイミングで規定される。
【００２９】そして、奇数シンボルの受信タイミングでは、Ｄフリップフロップ４２，４３に反転クロックがそのまま供給されるので、この反転クロックの立ち上がりタイミングで受信信号の変化がＤフリップフロップ４２の出力（図７のＪ）に現れ、Ｄフリップフロップ４３の出力（図７のＫ）でこの変化がさらに１クロック周期遅れる。そして、両フリップフロップ４２，４３の出力の論理積をＤフリップフロップ５４で０．５クロック分遅延させた信号（図７のＬ）により、ラッチ回路５６でカウントデータθref 及び偶数・奇数判別データのラッチを行い、ラッチされたデータを位相検出データθk ′として図７のＭに示すように出力端子５１に供給する。この奇数シンボルの受信時には、入力信号の量子化幅が図７R>７のＮに示すように反転クロックの立ち上がりタイミングで規定される。
【００３０】このようにして検出される位相データは、シンボルクロックの１６倍の基準クロックで検出される信号であるので、２π間で１６値でサンプリングされた位相データになるが、偶数シンボルの検出時と奇数シンボルの検出時とでクロックの位相が１８０°反転しているので、偶数シンボル時のサンプリングデータＥ0 〜Ｅ15（図８に○で示す）と、奇数シンボル時のサンプリングデータＯ0 〜Ｏ15（図８に×で示す）とで、検出位相が反転したものになる。従って、この直接位相量子化回路の次段に接続されたＤフリップフロップ３４，３５と減算器３７による遅延検波で、この検出された位相データの差動位相が、図９に示すように、２π間でＤ0 ′〜Ｄ15′の１６値で検出される。このとき検出される差動位相は、図５に示す一実施例（図１の例）で検出される差動位相に比較して、π／１６だけ位相がずれている。このため、各点での差動位相値より、明確な４値の位相シフト量π／４，−π／４，３π／４，−３π／４を検出することができる。即ち、この図９の例では、各位相シフト量π／４，−π／４，３π／４，−３π／４の境界部に差動位相のサンプリング値が存在することがなく、各サンプリング値Ｄ0 ′〜Ｄ15′が１対１で何れかの位相シフト量と対応するようになる。例えば、サンプリング値Ｄ0 ′，Ｄ1 ′，Ｄ2 ′，Ｄ3 ′は、位相シフト量π／４になる。そして、この検出した位相シフト量に基づいて元の２系列のデータ（Ｘk ，Ｙk ）を判定する。
【００３１】なお、この例での偶数シンボル時及び奇数シンボル時の出力端子５１に得られる位相検出データＥ0 〜Ｅ15，Ｏ0 〜Ｏ15のビットデータ例を示すと、次の表１に示すようになる。ここで、各位相検出データは１６値であるのでｂ1 ，ｂ2 ，ｂ3 ，ｂ4 の４ビットで示されるが、最下位ビットｂ0 で偶数シンボルか奇数シンボルかの区別が示され、合計５ビットのデータで検出位相が示されることになる。従って、４ビットｂ1 〜ｂ4 の位相検出データが、ビットｂ0 のデータにより１／２最小ビットずつ偶数シンボル時と奇数シンボル時とでシフトされることになる。
【００３２】
【表１】
【００３３】このように位相の量子化が行われることで、上述した一実施例と同様に、簡単な構成の回路で位相データの検出が行われると共に、量子化した位相データから明確な位相シフト量を検出することができるので、検出位相の誤差を減らすことができ、ビットエラーレートを低減させることができる。
【００３４】なお、上述各実施例においては、π／４シフトＤＱＰＳＫ変調されたデジタルデータを受信する受信装置に適用したが、他の位相変調されたデジタルデータから位相検出を行う回路にも適用できる。
【００３５】
【発明の効果】本発明によると、デジタル的な演算処理による簡単な構成で、位相変調されたデータの位相検出が精度良く良好にできる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】一実施例の位相量子化回路が適用される回路を示す構成図である。
【図３】一実施例の説明に供するタイミング図である。
【図４】一実施例の量子化状態を示す説明図である。
【図５】一実施例の差動位相検出状態を示す説明図である。
【図６】本発明の他の実施例を示す構成である。
【図７】他の実施例の説明に供するタイミング図である。
【図８】他の実施例の量子化状態を示す説明図である。
【図９】他の実施例の差動位相検出状態を示す説明図である。
【図１０】π／４シフトＤＱＰＳＫ変調を示す説明図である。
【図１１】従来の位相検出回路の一例を示す構成図である。
【図１２】従来の位相検出回路の一例を示す構成図である。
【符号の説明】
４０ 直接位相量子化回路
４１ 受信信号入力端子
４４ 位相検出制御信号入力端子
４５ 基準クロック入力端子
４９ Ｎ周期カウンタ
５１ 位相データ出力端子
５２ 偶数・奇数判別データ入力端子
【０００１】
【産業上の利用分野】本発明は、ＱＰＳＫ変調信号のように位相変調された信号の位相検出を行う位相検出装置に関する。
【０００２】
【従来の技術】移動体用電話システム等の通信システムにおいて、π／４シフトＤＱＰＳＫ変調（π／４シフト・Ｄｉｆｆｅｒｅｎｃｉａｌ・ＱＰＳＫ変調）などの位相変調されたデジタルデータの伝送により通信を行うものが提案されている。
【０００３】このπ／４シフトＤＱＰＳＫ変調は、微分された２系列のデータを、複素演算により位相情報とし、この位相情報を合成して変調信号とするものである。即ち、例えば図１０に示すように、２系列のデータ（Ｘk ，Ｙk ）を４値位相変換器で位相データθk に変換して伝送するものである。このようなπ／４シフトＤＱＰＳＫ変調を行うことで、効率の良いデジタルデータの伝送ができる。
【０００４】このようなπ／４シフトＤＱＰＳＫ変調波を検波する従来の構成の一例を図１１に示すと、入力端子１に得られるπ／４シフトＤＱＰＳＫ変調信号ｃｏｓ（ω0t＋θ(t) ）を、直交検波器を構成する２個の混合器２及び３に供給する。そして、このそれぞれの混合器２及び３で、端子４及び５に得られる復調用信号−ｓｉｎω0t，−ｃｏｓω0tを混合して直交検波を行い、Ｉチャンネル及びＱチャンネルの検波信号Ｉ(t) ＝ｃｏｓθ(t) 及びＱ(t) ＝ｓｉｎθ(t) を得る。そして、それぞれの検波信号をローパスフィルタ６及び７に供給して、直流オフセットの調整を行い、各ローパスフィルタ６及び７の出力をアナログ／デジタル変換器８及び９に供給して、このそれぞれのアナログ／デジタル変換器８及び９で端子１０に得られるサンプリングクロックに同期してデジタルデータ化し、Ｉチャンネル及びＱチャンネルのデータＩk 及びＱk を得る。そして、両チャンネルのデータＩk 及びＱk をアギュームメント回路１１に供給し、両チャンネルのデータＩk 及びＱk の値に応じた位相データθk を出力端子１２に得る。
【０００５】また、位相差のみを検出できれば良い場合には、図１２に示す構成とすることもできる。即ち、図１２１２に示すように、入力端子２１に得られるπ／４シフトＤＱＰＳＫ変調信号ｃｏｓ（ω0t＋θ(t) ）をＦＭ検波器２２に供給し、このＦＭ検波器２２の検波出力ｄ（θ(t) ）／ｄｔを積分回路２３に供給する。そして、この積分回路２３で積分されたデータをアナログ／デジタル変換器２４に供給し、位相の値をデジタルデータ化する。この場合、積分回路２３とアナログ／デジタル変換器２４には、端子２５に得られる同一のクロックを供給して、同一のタイミングで積分制御（放電制御）及びサンプリング制御を行う。そして、アナログ／デジタル変換器２４で変換された位相データθk を出力端子２６に得る。
【０００６】
【発明が解決しようとする課題】この図１１，図１２に示す従来の検波回路では、何れの場合でも回路規模が大きいと共に、良好な検波を行うようにするためには各回路の調整が必要で、また消費電力も大きい不都合があった。
【０００７】本発明はかかる点に鑑み、π／４シフトＤＱＰＳＫ変調波のように位相変調された信号の検波が、簡単な構成で出来るようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、例えば図１に示すように、入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５０とを設け、このラッチ手段５０の出力で位相データを得るようにしたものである。
【０００９】また、この場合にラッチ出力と、前回のラッチ出力との差分をとることにより、位相差データを得るようにしたものである。
【００１０】また本発明は、例えば図６に示すように、入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタ４７と、入力信号の立ち上がりエッジの検出手段４２，４３，４７，４８と、この検出手段４２，４３，４７，４８で検出されたタイミングでカウンタ４９の値をラッチするラッチ手段５６とを設け、エッジ検出手段４２，４３，４７，４８での検出タイミングと、ラッチ手段５６でのラッチタイミングとを、それぞれ１サンプル毎に１／２最小ビットずつシフトさせて、ラッチ手段５６の出力で位相データを得るようにしたものである。
【００１１】
【作用】本発明によると、デジタル的な演算処理による簡単な構成で、位相データの検出ができる。
【００１２】
【実施例】以下、本発明の一実施例を図１〜図５を参照して説明する。
【００１３】本例においては、π／４シフトＤＱＰＳＫ変調されたデータを受信する受信機の位相検出回路に適用したもので、まず図２に本例の位相検出回路の周辺の構成を示すと、入力端子３１に得られるπ／４シフトＤＱＰＳＫ変調された変調信号（中間周波信号）を受信フィルタとしてのバンドパスフィルタ３２を介してリミッタアンプ３３に供給し、このリミッタアンプ３３の出力を直接位相量子化回路４０に供給する。この直接位相量子化回路４０の構成は後述する。
【００１４】そして、この直接位相量子化回路４０の出力を２段接続されたＤフリップフロップ３４，３５に供給する。この場合、それぞれのＤフリップフロップ３４，３５に端子３６に得られる再生シンボルクロックを供給し、同じタイミングで遅延処理を行い、Ｄフリップフロップ３４で１段遅延された出力と、Ｄフリップフロップ３５で２段遅延された出力とを、減算器３７に供給する。そして、この減算器３７でＤフリップフロップ３５の出力からＤフリップフロップ３４の出力を減算する処理を行い、位相を遅延検波する。そして、遅延検波された位相データθk を判定回路３８に供給し、所定の判定基準に従って元の２系列のデータ（Ｘk，Ｙk ）の判定を行う。
【００１５】ここで、本例の回路で受信するπ／４シフトＤＱＰＳＫ変調されたデータは、伝送レートが４２ｋｂｐｓ（即ち２１ｋシンボル／秒）とされ、バンドパスフィルタ３２で２１ｋＨｚ帯域の信号を抽出させ、端子３６に得られるＤフリップフロップ３４，３５用の再生シンボルクロックとして、２１ｋＨｚのクロックを供給する。
【００１６】次に、直接位相量子化回路４０の構成を図１R>１に示すと、リミッタアンプ３３側から入力端子４１に得られる受信信号を、２段接続されたＤフリップフロップ４２，４３に供給する。そして、入力端子４４に得られる位相検出制御信号と入力端子４５に得られる基準クロックとをＡＮＤゲート４６に供給し、このＡＮＤゲート４６の論理積出力を各Ｄフリップフロップ４２，４３にクロックとして供給する。この場合、入力端子４４に得られる位相検出制御信号は、位相検出時ハイレベルになる信号で、入力端子４５に得られる基準クロックは、受信信号のキャリア周波数のＮ倍（即ちシンボルクロックのＮ倍）の信号で、ここではＮを１６としてある。
【００１７】そして、Ｄフリップフロップ４３の出力をインバータゲート４７を介してＡＮＤゲート４８の一方の入力端に供給し、Ｄフリップフロップ４２の出力を直接ＡＮＤゲート４８の他方の入力端に供給する。そして、このＡＮＤゲート４８の論理積出力をＤフリップフロップ５０のクロック入力端に供給する。
【００１８】また、入力端子４５に得られるシンボルクロックのＮ倍の周波数の基準クロックをＮ周期カウンタ４９に供給し、この基準クロックでＮ周期のカウントをさせる。この場合、基準クロックはデューティ５０％のクロックパルスである。そして、このカウンタ４９が出力するＮ周期のカウントデータθref をＤフリップフロップ５０に供給する。そして、このカウントデータθref を、ＡＮＤゲート４８の論理積出力によりラッチさせ、このＤフリップフロップ５０のラッチ出力を位相データθk として出力端子５１に供給する。そして、この出力端子５１に得られる位相データを、直接位相量子化回路４０の出力として後段の回路（図２のＤフリップフロップ３４）に供給する。
【００１９】このように構成される直接位相量子化回路４０の動作を、図３のタイミングを参照して説明する。まず、図３のＡに示す入力端子４５に得られる基準クロックに同期して、カウンタ４９のカウント出力（図３のＢ）が変化する。そして、入力端子４１に得られる受信信号（図３のＣ）が、所定のタイミングでハイレベルに変化したとき、この変化タイミングの次に基準クロックが立ち上がるタイミングで、Ｄフリップフロップ４２の出力（図３のＤ）がハイレベルに立ち上がり、さらに１クロック遅れてＤフリップフロップ４３の出力（図３のＥ）がハイレベルに立ち上がる。そして、Ｄフリップフロップ４３の出力はインバータゲート４７で反転され（図３のＦ）、この反転出力とＤフリップフロップ４２の出力との論理積（図３のＧ）が１クロック周期だけハイレベルになり、このハイレベルになるタイミングで、Ｄフリップフロップ５０によりカウンタ４９のカウント出力がラッチされ、このラッチされたカウントデータが図３のＨに示す位相データとして出力端子５１に供給される。
【００２０】このようにして検出される位相データは、シンボルクロックの１６倍の基準クロックで検出される信号であるので、図４に示すように、２π間でＳ0 〜Ｓ15の１６値でサンプリングされた位相データになる。そして、この直接位相量子化回路４０の次段に接続されたＤフリップフロップ３４，３５と減算器３７による遅延検波で、この位相データの差動位相が、図５に示すように、２π間でＤ0 〜Ｄ15の１６値で検出される。そして、判定回路３８では、この差動位相の値Ｄ0 〜Ｄ15より、π／４シフトＤＱＰＳＫ変調で規定される４値の位相シフト量π／４，−π／４，３π／４，−３π／４が検出され、この検出した位相シフト量に基づいて元の２系列のデータ（Ｘk ，Ｙk ）を判定する。
【００２１】このように本例の直接位相量子化回路４０で位相の量子化が行われることで、簡単な構成の回路で位相データの検出が行われると共に、この回路はフリップフロップやカウンタなどによるデジタル的な処理回路であるので、調整が必要なく、常時精度の高い検出ができる。さらに、回路規模が小さいので消費電力も小さい。
【００２２】次に、本発明の他の実施例を図６〜図９を参照して説明する。
【００２３】本例においても、π／４シフトＤＱＰＳＫ変調されたデータを受信する受信機の位相検出回路に適用したもので、上述実施例と同様に図２に示す回路の直接位相量子化回路４０に適用されるもので、本例においてはこの直接位相量子化回路を図６に示すように構成する。この図６において、図１に対応する部分には同一符号を付し、その詳細説明は省略する。
【００２４】図６において、５２は偶数・奇数判別データ入力端子で、この入力端子５２には入力端子４１に得られる信号の１シンボル周期毎に、ハイレベルとローレベルとの変化を繰り返すデータで、奇数シンボルのときハイレベル信号“１”になり、偶数シンボルのときローレベル信号“０”になる。そして、この入力端子５２に得られる偶数・奇数判別データを、Ｅx-ＯＲゲート５３の一方の入力端に供給する。また、入力端子４４に得られる位相検出制御信号と入力端子４５に得られる基準クロック（シンボルクロックのＮ倍の信号）とのＡＮＤゲート４６による論理積出力を、Ｅx-ＯＲゲート５３の他方の入力端に供給する。そして、このＥx-ＯＲゲート５３での排他的論理和出力を、Ｄフリップフロップ４２，４３にクロックとして供給する。
【００２５】そして、入力端子４１に得られる中間周波信号を、このＤフリップフロップ４２，４３で遅延させ、インバータゲート４７で反転された信号と、Ｄフリップフロップ４２の出力との論理積をＡＮＤゲート４８でとり、この論理積出力をＤフリップフロップ５４に供給する。このＤフリップフロップ５４は、ＡＮＤゲート４６の論理積出力がクロックとして供給される。そして、このＤフリップフロップ５４の出力をラッチ回路５６にラッチタイミング制御用クロックとして供給する。
【００２６】そして、入力端子４５に得られる基準クロックを、インバータゲート５５により反転してからＮ周期カウンタ４９に供給し、このＮ周期カウンタ４９で基準クロックをＮ周期でカウントする。そして、このカウンタ４９が出力するＮ周期のカウントデータθref をラッチ回路５６に供給する。また、入力端子５２に得られる偶数・奇数判別データをラッチ回路５６に供給し、カウントデータθref がラッチされるとき、同時に偶数・奇数判別データをラッチし、このラッチされた偶数・奇数判別データをカウントデータθref に付加する。この場合、偶数・奇数判別データは最下位ビットとして付加する。そして、ラッチ回路５６でラッチされ偶数・奇数判別データが最下位に付加されたカウントデータθref を、位相検出データθk ′として出力端子５１に供給する。そして、この出力端子５１に得られる位相データを、直接位相量子化回路の出力として後段の回路（図２のＤフリップフロップ３４）に供給する。
【００２７】このように構成される直接位相量子化回路の動作を、図７のタイミングを参照して説明する。図７のＡに示す基準クロックが入力端子４５に得られ、インバータゲート５５での反転処理やＥx-ＯＲゲート５３での反転処理（奇数シンボルのとき）により、図７のＢに示す反転クロックが得られる。そして、カウンタ４９のカウント出力（図３のＣ）は、この反転クロックに同期して変化する。
【００２８】この状態で図７のＤに示すように所定のタイミングでハイレベルに変化する受信信号が入力端子４１に得られるときの位相検出について説明すると、まず偶数シンボルの受信タイミングでは、Ｄフリップフロップ４２，４３に基準クロックがそのまま供給されるので、この基準クロックの立ち上がりタイミングで受信信号の変化がＤフリップフロップ４２の出力（図７のＥ）に現れ、Ｄフリップフロップ４３の出力（図７のＥ）でこの変化がさらに１クロック周期遅れる。そして、両フリップフロップ４２，４３の出力の論理積をＤフリップフロップ５４で１クロック分遅延させた信号（図７のＧ）により、ラッチ回路５６でカウントデータθref 及び偶数・奇数判別データのラッチを行い、ラッチされたデータを位相検出データθk ′として図７のＨに示すように出力端子５１に供給する。この偶数シンボルの受信時には、入力信号の量子化幅が図７のＩに示すように基準クロックの立ち上がりタイミングで規定される。
【００２９】そして、奇数シンボルの受信タイミングでは、Ｄフリップフロップ４２，４３に反転クロックがそのまま供給されるので、この反転クロックの立ち上がりタイミングで受信信号の変化がＤフリップフロップ４２の出力（図７のＪ）に現れ、Ｄフリップフロップ４３の出力（図７のＫ）でこの変化がさらに１クロック周期遅れる。そして、両フリップフロップ４２，４３の出力の論理積をＤフリップフロップ５４で０．５クロック分遅延させた信号（図７のＬ）により、ラッチ回路５６でカウントデータθref 及び偶数・奇数判別データのラッチを行い、ラッチされたデータを位相検出データθk ′として図７のＭに示すように出力端子５１に供給する。この奇数シンボルの受信時には、入力信号の量子化幅が図７R>７のＮに示すように反転クロックの立ち上がりタイミングで規定される。
【００３０】このようにして検出される位相データは、シンボルクロックの１６倍の基準クロックで検出される信号であるので、２π間で１６値でサンプリングされた位相データになるが、偶数シンボルの検出時と奇数シンボルの検出時とでクロックの位相が１８０°反転しているので、偶数シンボル時のサンプリングデータＥ0 〜Ｅ15（図８に○で示す）と、奇数シンボル時のサンプリングデータＯ0 〜Ｏ15（図８に×で示す）とで、検出位相が反転したものになる。従って、この直接位相量子化回路の次段に接続されたＤフリップフロップ３４，３５と減算器３７による遅延検波で、この検出された位相データの差動位相が、図９に示すように、２π間でＤ0 ′〜Ｄ15′の１６値で検出される。このとき検出される差動位相は、図５に示す一実施例（図１の例）で検出される差動位相に比較して、π／１６だけ位相がずれている。このため、各点での差動位相値より、明確な４値の位相シフト量π／４，−π／４，３π／４，−３π／４を検出することができる。即ち、この図９の例では、各位相シフト量π／４，−π／４，３π／４，−３π／４の境界部に差動位相のサンプリング値が存在することがなく、各サンプリング値Ｄ0 ′〜Ｄ15′が１対１で何れかの位相シフト量と対応するようになる。例えば、サンプリング値Ｄ0 ′，Ｄ1 ′，Ｄ2 ′，Ｄ3 ′は、位相シフト量π／４になる。そして、この検出した位相シフト量に基づいて元の２系列のデータ（Ｘk ，Ｙk ）を判定する。
【００３１】なお、この例での偶数シンボル時及び奇数シンボル時の出力端子５１に得られる位相検出データＥ0 〜Ｅ15，Ｏ0 〜Ｏ15のビットデータ例を示すと、次の表１に示すようになる。ここで、各位相検出データは１６値であるのでｂ1 ，ｂ2 ，ｂ3 ，ｂ4 の４ビットで示されるが、最下位ビットｂ0 で偶数シンボルか奇数シンボルかの区別が示され、合計５ビットのデータで検出位相が示されることになる。従って、４ビットｂ1 〜ｂ4 の位相検出データが、ビットｂ0 のデータにより１／２最小ビットずつ偶数シンボル時と奇数シンボル時とでシフトされることになる。
【００３２】
【表１】
【００３３】このように位相の量子化が行われることで、上述した一実施例と同様に、簡単な構成の回路で位相データの検出が行われると共に、量子化した位相データから明確な位相シフト量を検出することができるので、検出位相の誤差を減らすことができ、ビットエラーレートを低減させることができる。
【００３４】なお、上述各実施例においては、π／４シフトＤＱＰＳＫ変調されたデジタルデータを受信する受信装置に適用したが、他の位相変調されたデジタルデータから位相検出を行う回路にも適用できる。
【００３５】
【発明の効果】本発明によると、デジタル的な演算処理による簡単な構成で、位相変調されたデータの位相検出が精度良く良好にできる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】一実施例の位相量子化回路が適用される回路を示す構成図である。
【図３】一実施例の説明に供するタイミング図である。
【図４】一実施例の量子化状態を示す説明図である。
【図５】一実施例の差動位相検出状態を示す説明図である。
【図６】本発明の他の実施例を示す構成である。
【図７】他の実施例の説明に供するタイミング図である。
【図８】他の実施例の量子化状態を示す説明図である。
【図９】他の実施例の差動位相検出状態を示す説明図である。
【図１０】π／４シフトＤＱＰＳＫ変調を示す説明図である。
【図１１】従来の位相検出回路の一例を示す構成図である。
【図１２】従来の位相検出回路の一例を示す構成図である。
【符号の説明】
４０ 直接位相量子化回路
４１ 受信信号入力端子
４４ 位相検出制御信号入力端子
４５ 基準クロック入力端子
４９ Ｎ周期カウンタ
５１ 位相データ出力端子
５２ 偶数・奇数判別データ入力端子
【特許請求の範囲】
【請求項１】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタと、上記入力信号の立ち上がりエッジの検出手段と、該検出手段で検出されたタイミングで上記カウンタの値をラッチするラッチ手段とを設け、該ラッチ手段の出力で位相データを得る位相検出装置。
【請求項２】 上記ラッチ出力と、前回のラッチ出力との差分をとることにより、位相差データを得るようにした請求項１記載の位相検出装置。
【請求項３】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタと、上記入力信号の立ち上がりエッジの検出手段と、該検出手段で検出されたタイミングで上記カウンタの値をラッチするラッチ手段とを設け、上記エッジ検出手段での検出タイミングと、上記ラッチ手段でのラッチタイミングとを、それぞれ１サンプル毎に１／２最小ビットずつシフトさせて、上記ラッチ手段の出力で位相データを得るようにした位相検出装置。
【請求項１】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタと、上記入力信号の立ち上がりエッジの検出手段と、該検出手段で検出されたタイミングで上記カウンタの値をラッチするラッチ手段とを設け、該ラッチ手段の出力で位相データを得る位相検出装置。
【請求項２】 上記ラッチ出力と、前回のラッチ出力との差分をとることにより、位相差データを得るようにした請求項１記載の位相検出装置。
【請求項３】 入力信号のクロック周波数のＮ倍の周波数のクロックで作動するカウンタと、上記入力信号の立ち上がりエッジの検出手段と、該検出手段で検出されたタイミングで上記カウンタの値をラッチするラッチ手段とを設け、上記エッジ検出手段での検出タイミングと、上記ラッチ手段でのラッチタイミングとを、それぞれ１サンプル毎に１／２最小ビットずつシフトさせて、上記ラッチ手段の出力で位相データを得るようにした位相検出装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図８】
【図１０】
【図１２】
【図６】
【図７】
【図９】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図８】
【図１０】
【図１２】
【図６】
【図７】
【図９】
【図１１】
【公開番号】特開平５−３３６１８６
【公開日】平成５年（１９９３）１２月１７日
【国際特許分類】
【出願番号】特願平４−１４４４６９
【出願日】平成４年（１９９２）６月４日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成５年（１９９３）１２月１７日
【国際特許分類】
【出願日】平成４年（１９９２）６月４日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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