信号伝送方法と信号伝送回路及びそれを用いた情報処理システム
【目的】 低消費電力化と高速化を可能にした信号伝送回路と、低消費電力で効率のよい情報処理を実現する。
【構成】 信号の伝送路１と基準電圧の伝送路２とを並走するようにされた一対のペア配線を用い、特性インピーダンスに整合した終端抵抗ＲＺを設けるとともに、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路６〜８を用い、送信回路３〜５をオープンドレイン出力回路を用いる。このようなバス回路を用いた高速情報処理部９〜１１と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築する。
【効果】 伝送信号の低振幅化により伝送速度を速くできるバス回路を用いた高速情報処理部と、従来の低速バス回路との組み合わせにより、各信号伝達速度に応じた効率のよい情報処理が行える。
【構成】 信号の伝送路１と基準電圧の伝送路２とを並走するようにされた一対のペア配線を用い、特性インピーダンスに整合した終端抵抗ＲＺを設けるとともに、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路６〜８を用い、送信回路３〜５をオープンドレイン出力回路を用いる。このようなバス回路を用いた高速情報処理部９〜１１と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築する。
【効果】 伝送信号の低振幅化により伝送速度を速くできるバス回路を用いた高速情報処理部と、従来の低速バス回路との組み合わせにより、各信号伝達速度に応じた効率のよい情報処理が行える。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、信号伝送方法と信号伝送回路及びそれを用いた情報処理システムに関し、主に、比較的短い伝送路に複数の情報処理部が接続されてなるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステーションといったような情報処理装置は、１つの伝送路に複数の情報処理部が並列形態に接続されて相互に情報の伝達を行うといういわゆるバス回路が用いられる。このバス回路の低消費電力化等のためにＧＴＬ（Gunning Transceiver Logic)がある。このＧＴＬは、図２２に示されているように、従来のＴＴＬ（トランジスタ・トランジスタ・ロジック）レベルよりもバス線路上の信号振幅を半分以下に低下させ、低消費電力化を図るものである。すなわち、バス回路の終端電圧Ｖｔを＋１．２Ｖのような低電圧とし、受信回路Ｒcvr は、通常の論理回路に代えて小信号をセンスできる差動増幅回路を用いるようにする。
【０００３】上記のＧＴＬに関しては、1992年２月19日付『アイ・エス・エス・シー・シー』論文頁58〜頁５９（ISSCC;International Solid State Circuit Conference1992 2/19 pp.58-59) がある。
【０００４】
【発明が解決しようとする課題】上記ＧＴＬにあっては、伝送路を通して伝達された信号を、差動回路の入力部に設けられた基準電圧Ｖref により判定するものであるため、低振幅化するにしても伝送路での雑音の影響を受けることを考慮する必要があり、低振幅化するにしても上記１．２Ｖ程度が限界とされるものである。このため、一般的な伝送線路の特性インピーダンスが５０Ωと小さいことから、上記のような低電圧１．２Ｖのもとでも、終端抵抗ＲＺでの消費電力が２×１．２2 ／５０＝５７．６ｍＷのように大きくなってしまうという問題も生じる。
【０００５】この発明の目的は、低消費電力化と高速化を可能にした信号伝送回路を提供することある。この発明の他の目的は、低消費電力化、高速化に加えて動作マージンの拡大を実現した信号伝送回路を提供することある。この発明の他の目的は、低消費電力で効率のよい情報処理を実現した情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットを利用して伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路を用い、送信回路をオープンドレイン出力回路を用いて信号伝送を行うこと及び構成とする。
【０００７】
【作用】上記した手段によれば、伝送路を通して信号と基準電圧が転送されるので雑音がコモンモードでのることになるから差動入力回路で相殺させることができるとともに、差動入力回路のオフセットによって基準電圧を構成するため高精度に基準電圧の設定ができるから、終端電圧のいっそうの低電圧化により低消費電力化と高速化が可能になる。
【０００８】
【課題を解決するための手段】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、両端に終端抵抗を介して終端電圧を受ける第１の配線と、これに並設され、両端に終端抵抗を介して回路の接地電位を受ける第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタを用い、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を用いる。
【０００９】
【作用】上記した手段によれば、伝送路を通して信号と基準電圧が転送され、しかも第１の半導体集積回路で発生する出力ノイズを含めて雑音がコモンモードでのることになるから差動入力回路で相殺させることができるとともに、差動入力回路のオフセットによって基準電圧を構成するため高精度に基準電圧の設定ができるから、上記低消費電力化と高速化に加えて動作マージンの拡大が図られる。
【００１０】
【課題を解決するための手段】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、両端に終端抵抗を介して終端電圧を受ける第１の配線と、これに並設され、両端に終端抵抗を介して回路の終端電位を受ける第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及び上記出力端子と第２の配線との間に挿入されてなるカップリングコンデンサとを用い、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を用いる。
【００１１】
【作用】上記した手段によれば、終端電圧を基準にして信号の伝送が行われるので、終端電圧の変動による出力信号のロウレベルの変動の影響を受けなくできるとともに、第１の半導体集積回路で発生する出力ノイズを含めて雑音がコモンモードでのることになって上記差動入力回路で相殺させられるため、上記低消費電力化と高速化に加えていっそうの動作マージンの拡大が図られる。
【００１２】
【課題を解決するための手段】本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットを利用して伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路を用い、送信回路をオープンドレイン出力回路を用いてなるバス回路により高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築する。
【００１３】
【作用】上記した手段によれば、伝送信号の低振幅化により伝送速度を速くできるバス回路を用いた高速情報処理部と、従来の低速バス回路とを組み合わせることにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行えるようになる。
【００１４】
【実施例】図１には、この発明に係る信号伝送回路（バス回路）の一実施例の回路図が示されている。同図の信号伝送路（バスライン）１と２は、半導体集積回路装置を含む電子装置が実装される実装基板又は大規模の半導体集積回路に形成される。バス回路は、一般に複数ビットの信号を並列に転送させるようにするものであるので、それに対応して複数の信号伝送路が設けられるが、同図にはそのうちの１ビットの信号に対応した回路が代表として例示的に示されている。信号をシリアルに転送するものでは、同図に示されているような１つ（一対）の伝送路により構成されることはいうまでもないであろう。
【００１５】信号を伝送させるバスライン１の両端には、その特性インピーダンスに整合された抵抗値を持つ終端抵抗ＲＺが終端電圧ＶＴとの間に接続される。上記終端電圧ＶＴは、バス回路の低消費電力化のためにそれに接続される情報処理回路（以下、単にＬＯＧＩＣという）９〜１１における入出力回路の電源電圧ＶＤＤに比べて相当低い電圧、例えば０．８Ｖに設定される。上記ＬＯＧＩＣにおける入出力回路の電源電圧ＶＤＤは、従来のＣＭＯＳ集積回路用の電源電圧５Ｖ又は３．３Ｖのような電圧が用いられる。
【００１６】ＬＯＧＩＣ９に設けられる出力回路（送信回路）３は、同図に点線で囲まれた回路のようにインバータ回路ＩＮＶ１と、それにより駆動されるオープンドレインのＮチャンネル型ＭＯＳＦＥＴＱ１から構成される。このＭＯＳＦＥＴＱ１のドレインは、上記バスライン１に接続される。他のＬＯＧＩＣ１０，１１に設けられる出力回路４，５も上記同様なインバータ回路ＩＮＶ２，ＩＮＶ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３から構成され、その出力端子であるドレインが適宜にバスライン１に接続される。このようなオープンドレイン構成の出力ＭＯＳＦＥＴＱ１〜Ｑ３を用いて、バスライン１に並列形態に接続されることにより、ワイヤードオア論理の出力信号を送出させることができる。本願において、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。
【００１７】ＬＯＧＩＣ９に設けられる入力回路（受信回路）６は、同図ではブラックボックスで示されているように差動入力回路から構成される。この差動入力回路６の一方の入力は、上記出力回路の出力端子と共通化されてバスライン１に接続される。上記差動入力回路６の他方の入力には、基準電圧としてバスライン２を通した接地電位が供給される。このバスライン２は、上記信号伝送用のバスライン１と並走するように半導体集積回路又は実装基板上に形成され、その終端にはバスライン１の終端抵抗ＲＺと同様な終端抵抗ＲＺを介して接地電位に接続される。
【００１８】他のＬＯＧＩＣ１０，１１に設けられる入力回路７，８も上記同様な差動入力回路から構成され、バスライン１に並走されたバスライン２を通して基準電圧としての接地電位が供給される。
【００１９】上記差動入力回路６〜８の基準電圧は、バスライン１を通して受信された信号のハイレベル／ロウレベルを識別するための参照電圧である。上記のような出力回路においては、出力ＭＯＳＦＥＴがオフ状態のときには終端抵抗ＲＺによりハイレベル（０．８Ｖ）が出力され、出力ＭＯＳＦＥＴがオン状態のときにはほぼ０Ｖのロウレベルが出力される。それ故、通常の差動入力回路を用い、しかも基準電圧として回路の接地電位を供給したのでは上記のような信号のハイレベル／ロウレベルの識別が不能となる。
【００２０】この実施例では、差動入力回路の基準電圧として回路の接地電位を用いつつ、しかも上記のようなハイレベル／ロウレベルの識別動作を行わせるために、差動入力回路にオフセットが設定される。すなわち、上記ハイレベル／ロウレベルのほぼ中間電位となるような０．４Ｖ程度のオフセットが持たせられる。具体的には、基準電圧が供給される入力端子側が、＋０．４Ｖとなるようなオフセット電圧を持つようにされる。このようなオフセット電圧の設定により、差動入力回路において、０．８Ｖのようなハイレベルが入力されると、回路の接地電位に上記オフセット分を加算した基準電圧に対して＋０．４Ｖのような入力信号が相対的に供給されることになるのでハイレベルと判定され、０Ｖのようなロウレベルが入力されると、回路の接地電位に上記オフセット分を加算した基準電圧に対して−０．４Ｖのような入力信号が相対的に供給されることになるのでロウレベルと判定される。
【００２１】上記ＬＯＧＩＣ９〜１１は、後述するようなワークステーションやパーソナルコンピュータ等の情報処理装置における高性能の高速プロセッサユニット、高速メモリ装置、あるいはインターフェイス回路、あるいは入出力コントロールユニント等である。
【００２２】いずれのＬＯＧＩＣ９〜１１の出力回路３〜５が動作していないとき、バスライン１の電位は、終端電圧ＶＴと同じ０．８Ｖとなっており、電流消費が行われない。バスライン２は回路の接地電位にされている。
【００２３】例えば、出力回路３が選択されて、ＬＯＧＩＣ９により形成された送信データに応じて出力ＭＯＳＦＥＴＱ１がオン状態になると、バスライン１の電位はほぼ回路の接地電位に引き下げられる。この実施例では、上記バスライン１を通して送出された信号を受ける他のＬＯＧＩＣ１０，１１等の差動入力回路７，８のバスライン１側に接続された入力端子と、基準電圧端子に対応した他の入力端子には接地電位に終端され、しかもバスライン１と並走するようにされたバスライン（リファレンスライン）２に接続されている。
【００２４】それ故、上記バスライン１にノイズがのるときには、それと並走して設けられるバスライン２にも同様なノイズがのることなる。この結果、例えば、差動入力回路７が選択されて信号受信を行うときには、上記バスライン１と２にノイズ成分は、コモンモードとなって差動入力回路において相殺させることができる。これにより、上記のようなバスライン１の信号の低振幅化にもかかわらず、外来ノイズの影響が大幅に軽減されるから、十分な信号のレベルマージンを確保することができる。
【００２５】上記差動入力回路の実質的な基準電圧は、差動入力回路のオフセットを利用するものである。このような差動入力回路のオフセットを利用することにより、高精度に基準電圧を設定することができる。ちなみに、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に設けられる差動入力のセンスアンプでは、入力オフセットを１０ｍＶ程度に抑え込むことができる。すなわち、現在の半導体製造技術にあっては、１０ｍＶ精度での入力オセットを制御ができることを意味する。ダイナミック型ＲＡＭのセンスアンプでは、オフセットが小さくなるようにプロセス制御するものであるが、それと同じプロセス技術により上記のような４００ｍＶのオセットを高精度で設定することができることを意味する。上記のような差動入力回路のオフセットを利用した基準電圧の設定により、受信回路において基準電圧を形成するための定電圧回路が省略できるという利点も生じる。
【００２６】上記のような信号伝送回路においては、信号振幅を０．８Ｖ程度あるいはそれ以下にも低下できるものであり、終端抵抗ＲＺの消費電力は、５０Ωのバスラインを用いた場合でも、２・ＶＴ2 ／ＲＺ＝２×０．８2 ／５０＝２５．６ｍＷのように、前記のようなＧＴＬと比べても半分の低消費電力化を図ることができる。上記終端電圧ＶＴを０．５Ｖのように更に低く設定すれば、終端抵抗ＲＺでの消費電力が１０ｍＷとなり、いっそうの低消費電力化を図ることができる。
【００２７】上記低消費電力化は、単にエネルギー消費が小さくなることを意味するに止まらない。半導体集積回路装置においては、電流消費は発熱をもたらすことを意味する。それ故、半導体集積回路装置において消費電流が小さくなるということは発熱が小さくなるため、同じパッケージや実装手段（冷却手段）のもとでは大規模集積回路化が可能になるということ結果をもたらし、回路規模が同じなら実装手段の簡素化を図ることができるという結果をもたらす。また、電池駆動されるポータブル型の情報処理装置では、低消費電力化により電池寿命を長くすることができるという結果をもたらすものとなる。
【００２８】図２には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路は、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００２９】この実施例では、出力回路３の出力端子であるＭＯＳＦＥＴＱ１のドレインと、バスライン１の接続点との間に直列抵抗ＲＳが挿入される。他の出力回路４及び５においても、同様な直列抵抗ＲＳが設けられる。
【００３０】この直列抵抗ＲＳは、バスライン１側からみて、それに接続される出力回路３〜５の出力容量（寄生キャパシタ）の影響を軽減させて、バスライン１の特性インピーダンスが出力回路３〜５の接続点において局所的に低下してしまうのを軽減するものである。これにより、高速動作時の反射による波形の歪を減少させるようにするものである。
【００３１】図３には、上記バスライン１の特性インピーダンスを説明するための概念図が示されている。同図において、特性インピーダンスＺｏがバスライン１の長さ方向に対してどのように変化するかがその幅により示されている。上記出力回路３等の接続点においては、出力回路の出力容量ＣＡの影響により乱される。損失を無視した場合の線路の特性インピーダンスＺｏは、単位長さ当たりのインダクタンスをＬとし、単位長さ当たりのキャパシタンスをＣとすると、次式（１）により求められる。
Ｚｏ＝（Ｌ／Ｃ）1/2 ・・・・・・・・・・・・・（１）
【００３２】出力回路が接続された箇所には、出力容量ＣＡが接続されるので、次式（２）のように表すことができる。
α・Ｚｏ＝〔Ｌ／（Ｃ＋ＣＡ）〕1/2 ・・・・・・・・・・・・（２）
【００３３】これに対して、上記のような直列抵抗ＲＳを接続した場合には、出力容量ＣＡがそのまま接続されないで、γ・ＣＡのように低減される。γは減衰率（γ＜１）である。この結果、上記直列抵抗ＲＳの挿入により、次式（３）のように改善させることができる。
β・Ｚｏ＝〔Ｌ／（Ｃ＋γ・ＣＡ）〕1/2 ・・・・・・・・・・・（３）
上記式（１）〜（３）において、α＜β＜１の関係にあるから、図３のように特性インピーダンスの乱れは、（Ａ）から（Ｂ）のように改善される。
【００３４】上記特性インピーダンスの乱れの改善により、その特性インピーダンスの差分に応じて発生する電圧反射が小さくなり、バスライン１上を伝送される信号波形の波形歪みが少なくなり、信号を正確にしかも高速に伝送させることができる。
【００３５】図４には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１及び図２の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１及び図２の実施例と同様であるのでその説明を省略する。
【００３６】この実施例では、差動入力回路６の基準電位の入力端子と回路の接地電位との間に上記同様な直列抵抗ＲＳを接続するものである。他の差動入力回路７及び８においても、同様な直列抵抗ＲＳが設けられる。出力回路３が選択されてバスライン１に信号を送出させるときには、出力ＭＯＳＦＥＴＱ１のオン状態に対応して回路の接地電位にノイズが発生する。このノイズは、上記直列抵抗ＲＳを通してバスライン１に送出させる。このように選択された出力回路３で発生したノイズも、受信側の差動入力回路において相殺させるようにするために、上記差動入力回路６の基準電圧側の入力端子と回路の接地電位との間に直列抵抗ＲＳが挿入される。これにより、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態により発生するノイズは、上記直列抵抗ＲＳを介してバスライン２側にも送出されることとなり、それを受ける受信側の差動入力回路７又は８において相殺ないし、低減させることができるようになる。
【００３７】図５には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００３８】この実施例では、各ＬＯＧＩＣ１、ＬＯＧＩＣ２及びＬＯＧＩＣ３の各電源電圧がＶＤＤ１、ＶＤＤ２及びＶＤＤ３のように異なるようにされる。各ＬＯＧＩＣ１〜ＬＯＧＩＣに対応して差動入力回路６、７及び８の電源電圧もＶＤＤ１、ＶＤＤ２及びＶＤＤ３のように異なるようにされる。
【００３９】特に制限されないが、電源電圧ＶＤＤ１は、５Ｖのような電圧にされ、電源電圧ＶＤＤ２は３．３Ｖのような電圧にされ、電源電圧ＶＤＤ３は２Ｖのような電圧にされる。例えば、ＬＯＧＩＣ１は、５Ｖで動作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路から構成される。ＬＯＧＩＣ２とＬＯＧＩＣ３は、ＣＭＯＳ回路から構成される。
【００４０】上記のような異なる電源電圧ＶＤＤ１〜ＶＤＤ３によってシステムが構成される場合でも、出力回路はオープンドレイン構成にされており、終端電圧ＶＴによって一定の伝送信号のレベルが設定されるので問題ない。また、入力回路は、差動入力回路により構成されており、その動作電圧を対応するＬＯＧＩＣ１〜ＬＯＧＩＣ３の電源電圧ＶＤＤ１〜ＶＤＤ３にすることにより、前記のような信号のレベル判定と増幅を行うので問題ない。
【００４１】これにより、電源電圧が異なる半導体集積回路装置又は実装基板上に構成された情報処理回路により構成されたＬＯＧＩＣを混在させて用いることができる。これにより、この実施例では、既存の半導体集積回路装置又は実装基板上に構成された情報処理回路の中から、最適のものを選んで１つの情報処理システムを構成することができるという利点がもたらされる。
【００４２】図６には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００４３】この実施例では、並走するように構成された一対のバスライン１と２が、適当な間隔で交差するように配置される。これにより、バスライン１と２にのる誘導雑音を打ち消すようにすることができる。また、半導体集積回路又はプリント基板のような実装基板に複数対のバスラインが並走ように構成される場合、一対のバスライン置きに、この実施例のようなバスラインの入れ替え（交叉）を行うことによって隣接する信号間の寄生容量により異なるカップリングノイズが発生してしまうのを防止することができる。すなわち、この実施例のバスライン１，２を中心にして左右にに並んで隣接して配置される一対のバスライン１，２は交叉しないように配置される。そして、上記直線的に配置される一対のバスラインの外側に配置されるバスラインには、上記のような一定間隔での入れ替えが行うようにされる。
【００４４】図７には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００４５】この実施例では、基準電圧としての接地電位を伝達させるバスライン２の両端には、信号伝達用のバスライン１と同様に終端電圧ＶＴとの間に終端抵抗ＲＺが設けられる。
【００４６】この構成では、差動入力回路６〜８において、上記基準電圧が供給される入力端子側が−０．４Ｖのようなオフセット電圧を持つようにされる。このようなオフセット電圧の設定により、差動入力回路において、０．８Ｖのようなハイレベルが入力されると、上記終端電圧ＶＴからオフセット分を差し引いた＋０．４Ｖのような入力信号が供給されることになるのでハイレベルと判定され、０Ｖのようなロウレベルが入力されると、上記終端電圧ＶＴからオフセット分を差し引いて−０．４Ｖのような入力信号が供給されることになるのでロウレベルと判定される。
【００４７】この構成では、終端電圧ＶＴにのるノイズがコモンモードで差動入力回路に供給されることになるため、差動入力回路において電源ノイズを相殺させることができる。それ故、終端電圧ＶＴに無視できないノイズが発生するものでは、この実施例のような構成を採ることが信号レベルマージンを確保する上で有利となるものである。
【００４８】図８には、受信回路に用いられる差動入力回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術により、少なくともＬＯＧＩＣや出力回路が形成される他の回路のとともに、単結晶シリコンのような１個の半導体基板上において形成される。
【００４９】この実施例では、前記のようにバス回路を通して伝送される信号レベルが、０．８Ｖ／０Ｖのようにロウレベル側に偏倚したものである。それ故、差動入力回路の入力段は、Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５を用いた差動回路から構成される。Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５の共通化されたソースと回路の電源電圧ＶＤＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥＴＱ８のゲートには、定常的に回路の接地電位が与えられ、定電源として動作する。
【００５０】上記Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５のドレインには、Ｎチャンネル型負荷ＭＯＳＦＥＴＱ７が設けられる。これらのＮチャンネル型負荷ＭＯＳＦＥＴＱ６，Ｑ７のゲートには定常的に電源電圧ＶＤＤが供給されることによって抵抗素子として作用させられる。
【００５１】上記の差動入力回路は、増幅動作とともにレベルシフト動作を行うようにされる。ＭＯＳＦＥＴＱ４とＱ６及びＱ５とＱ７のコンダクタンス比に対応した増幅動作とともに、信号レベルを回路の接地電位側から電源電圧ＶＤＤ側にレベルシフトさせる。これにより、入力段回路は、レベルシフト回路（ＬＳ）としての役割を持つようにされる。このとき、差動ＭＯＳＦＥＴＱ４とＱ５のコンダクタンスに比を持たせること、又は負荷ＭＯＳＦＥＴＱ６とＱ７のコンダクタンスに比を持たせること、あるいはそれらを組み合わせることによって、前記のような実質的に基準電圧として用いられるオフセットが設定される。
【００５２】上記のような差動ＭＯＳＦＥＴ及び負荷ＭＯＳＦＥＴのようなペア素子は、相対バラツキが小さくなることにより、前記のような４００ｍＶのようなオフセットを１０ｍＶ高精度のように高精度に設定することができる。
【００５３】上記のようなレベルシフト回路（ＬＳ）を通した出力信号ｂとａは、Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１０のゲートに供給される。このようなレベルシフト作用によって、電源電圧ＶＤＤからみたとき、回路の接地電位側に極端にレベル偏倚されていた信号レベルを、差動増幅ＭＯＳＦＥＴＱ９とＱ１０を最も感度のよい領域で動作させることができる。
【００５４】上記差動ＭＯＳＦＥＴＱ９とＱ１０のドレインには、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１１とＱ１２がアクティブ負荷回路として設けられる。Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１０の共通化されたエミッタには、Ｎチャンネル型ＭＯＳＦＥＴＱ１４が設けられる。このＭＯＳＦＥＴＱ１４のゲートには、電源電圧ＶＤＤが定常的に供給されることによって、定電流源として動作する。上記の回路により、差動増幅回路（ＤＡ）が構成される。
【００５５】上記のようなレベルシフト回路（ＬＳ）と差動増幅回路（ＤＡ）からなる差動入力回路を、選択された受信回路に対応したもののみが動作を行うようにするため、レベルシフト回路（ＬＳ）の負荷ＭＯＳＦＥＴＱ６，Ｑ７と、定電流源として作用するＮチャンネル型ＭＯＳＦＥＴＱ１４には、選択信号ＥＮによってスイッチ制御されるＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５は、電源スイッチとして作用して選択された差動入力回路のみを活性化させるものである。これにより、差動入力回路において定常的に直流電流が流れることがなく、低消費電力化を図ることができる。
【００５６】差動入力回路が非選択状態であるとき、出力信号が不定レベルになってしまうのを防ぐために、言い換えるならば、差動入力回路が非選択状態のときに差動増幅出力信号を電源電圧ＶＤＤのようなハイレベルに固定するために、差動増幅回路（ＤＡ）の出力端子と電源電圧ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴＱ１３が設けられ、そのゲートには上記選択信号ＥＮが供給される。これにより、選択信号ＥＮがロウレベルにされることによって、差動入力回路が非選択状態に置かれるときに、Ｐチャンネル型ＭＯＳＦＥＴＱ１３がオン状態になって差動増幅回路（ＤＡ）の出力信号を電源電圧ＶＤＤのようなハイレベルに固定することができる。
【００５７】上記差動増幅回路（ＤＡ）の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ１６とＮチャンネル型ＭＯＳＦＥＴＱ１７からなるＣＭＯＳインバータ回路と、Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型ＭＯＳＦＥＴＱ１９からなるＣＭＯＳインバータ回路とを通してＣＭＯＳレベルにされて、ＬＯＧＩＣの入力信号として取り込まれる。
【００５８】上記のような差動入力回路のオフセットは、差動増幅回路（ＤＡ）において、差動ＭＯＳＦＥＴＱ９とＱ１０のコンダクタンス比、又は負荷ＭＯＳＦＥＴＱ１１とＱ１２のコンダクタンス比、あるいはこれらの組み合わせにより実現するものであってもよい。
【００５９】さらに、上記レベルシフト回路により第１段階のオフセットを持たせ、上記差動増幅回路（ＤＡ）により第２段階のオフセットを持たせ、両者の合成により前記のような比較的大きなオフセットを持つようにしてもよい。この構成では、比較的大きなオフセットを２段階に分けて設定できるため、ペア素子の相対バラツキを小さくすることができる。
【００６０】図９には、図１に示したような信号伝送回路の動作の一例を説明するための波形図が示されている。この実施例では、電源電圧ＶＤＤが＋５Ｖのような電圧を用いた場合を例にして示されている。
【００６１】出力回路の出力ＭＯＳＦＥＴＱ１のゲートに供給される入力信号Ｖinは、ＬＯＧＩＣ１の電源電圧ＶＤＤに対応した５Ｖ振幅の信号である。上記出力すべき信号Ｖinがハイレベルのとき、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオン状態となってほぼ回路の接地電位のようなロウレベルがバスライン１に出力される。実際には、ＭＯＳＦＥＴＱ１もオン抵抗値を持つので、上記終端抵抗ＲＺとＭＯＳＦＥＴＱ１のオン抵抗値によりロウレベルが決定されるが、ＭＯＳＦＥＴＱ１のオン抵抗値を終端抵抗ＲＺに比べて十分小さくすることにより、ほぼ回路の接地電位のようなロウレベルにすることができる。
【００６２】上記のようなロウレベルと終端電圧ＶＴに対応し、電源電圧ＶＤＤからみたときに回路の接地電位側にレベルが偏倚した信号がバスライン１を通して伝送される。このような信号レベルＶＢＵＳ及び基準電圧としての接地電位ＶＲＥＦが入力されるレベルシフト回路では、入力ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴのコンダクタンス比に対応して回路の接地電位０Ｖと電源電圧＋５Ｖの中間電位にレベルシフト動作と、前記のようなオフセットが持たせられている。すなわち、基準電圧ＶＲＥＦを受ける入力回路は、レベルシスト量が入力信号ＶＢＵＳに対して相対的に約４００ｍＶ大きくされる。
【００６３】上記のようなレベルシフト量に差を持たせる手段として、差動ＭＯＳＦＥＴＱ４，Ｑ５、負荷ＭＯＳＦＥＴＱ６，Ｑ７のコンダクタンス、言い換えるならば、ＭＯＳＦＥＴのサイズ比を選定することにより容易に、しかも高精度で実現することができる。同図のようなオフセットを持たせる例としては、ＭＯＳＦＥＴＱ４とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを小さく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、ＭＯＳＦＥＴＱ７より小さく形成するようにすればよい。
【００６４】上記のようなオフットとレベルシフト動作によって、その出力信号ａとｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを基準にして伝送される信号ａがハイレベル／ロウレベルに変化するものとなる。これを受けて、差動増幅回路（ＤＡ）が高感度の動作領域での増幅動作を行うので、上記ハイレベル／ロウレベルの判定を行い、前記のようなＣＭＯＳインバータ回路からなる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、それが搭載されたＬＯＧＩＣに取り込むことができる。
【００６５】図１０には、図７に示したような信号伝送回路の動作の一例を説明するための波形図が示されている。この実施例では、電源電圧ＶＤＤが＋５Ｖのような電圧を用いた場合を例にして示されている。
【００６６】この実施例では、基準電位側のバスライン２の終端抵抗ＲＺが終端電圧ＶＴ側に接続されることに応じて、バスライン２を通して伝えられる基準電圧がＶＴに対応した電圧とされる。これにより、図８のような差動入力回路では、図９の場合とは逆レベルシフト量に差を持たせる例として、ＭＯＳＦＥＴＱ４とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを大きく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、ＭＯＳＦＥＴＱ７より大きく形成するようにすればよい。
【００６７】これにより、入力信号ＶＢＵＳのレベルシフト量が、基準電圧ＶＲＥＦのレベルシフト量より相対的に大きくされる。このレベルシフト回路の出力信号ａとｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを基準にして伝送される信号ａがハイレベル／ロウレベルに変化するものとなる。これを受けて、差動増幅回路（ＤＡ）が高感度の動作領域での増幅動作を行うので、上記ハイレベル／ロウレベルの判定を行い、前記のようなＣＭＯＳインバータ回路からなる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、それが搭載されたＬＯＧＩＣに取り込むことができる。
【００６８】図１の実施例にいては、多数の出力回路が動作してマルチビット同時出力する際に生じるスイッチングノイズが前記のような低振幅とされる信号レベルに対して無視できなくなると動作マージンが悪化するという問題が生じる。そこで、前記図４の実施例のように、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態により発生するノイズは、上記直列抵抗ＲＳを介してバスライン２側にも送出されることとなり、それを受ける受信側の差動入力回路７又は８において相殺ないし低減させることができるようになる。
【００６９】しかしながら、上記図４の構成では、バスライン１と２に接続されるＬＯＧＩＣが３以上存在し、例えば２つのＬＯＧＩＣ９と１０との間で信号伝送を行うときに、それ以外のＬＯＧＩＣ１１等において内部回路により信号処理を行うときには、上記バスライン２を通して上記信号伝送動作により発生するノイズがのることになってしまうという問題が生じる。
【００７０】図１１には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【００７１】同図には複数ビットのバスに含まれる１ビット分の回路構成が代表的に示され、その１ビット分の信号線１に並走するリファレンス線２が設けられ、信号線１とリファレンス線２の両端はラインの特性インピーダンスに等しい値の終端抵抗ＲＺで終端される。本実施例において信号線１の終端電圧ＶＴは、特に制限されないが、従来技術のＧＴＬバス回路における＋１．２Ｖよりも低い＋０．８Ｖとされる。リファレンス線２は接地電位ＧＮＤに終端される。ＬＳＩ１〜ＬＳＩ３は上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路である。
【００７２】各々の半導体集積回路ＬＳＩ１〜ＬＳＩ３は、論理回路（ＬＯＧＩＣ）９〜１１、出力回路３〜５、及び入力回路６〜８を備える。上記半導体集積回路ＬＳＩ１〜ＬＳＩ３は、図示しない回路ボードに実装され、その動作電源は当該回路ボードに敷設された接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給される。上記リファレンス線２の終端電位としての接地電位ＧＮＤは上記回路ボードの電源配線を介して供給され、また、信号線１の終端電位ＶＴは、特に制限されないが、回路ボード上の電源回路を介して供給される。
【００７３】上記出力回路（送信回路）３は、上記信号線１と半導体集積回路の接地電位（回路ボード上の接地電位ＧＮＤ用電源配線を介して半導体集積回路に供給される接地電位）との間に配置され、出力制御信号としてのインバータ回路ＩＮＶ１の出力駆動信号にてスイッチ制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記リファレンス線２と半導体集積回路の接地電位との間に配置され上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態に同期してオン／オフ状態に制御されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ１’とを供える。上記ＭＯＳＦＥＴＱ１とＱ１’は、共にオープンドレイン形式であり、本実施例に従えば共にインバータ回路ＩＮＶ１により形成される出力駆動信号にてスイッチ制御される。出力駆動信号は、論理回路９の出力信号を受けて反転出力するインバータＩＮＶ１ら出力され、バス伝達情報を含む。
【００７４】上記入力回路（受信回路）６は、前記実施例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れるべき電位又はオフ状態によって信号線１に現れるべき電位ＶＴとを識別するための参照電位（リファレンス電圧）とされる入力オフセットを持ち、リファレンス線２のレベルに上記入力オフセットを加えたレベルと上記信号線１のレベルとのレベル差を差動増幅して論理回路９に供給するものである。
【００７５】換言すれば、上記入力回路６は、上記駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位を、接地電位ＧＮＤを参照電位として識別できるようにするための入力オフセットを持ち、リファレンス線２のリファレンス入力信号と上記信号線１の信号波形のレベルとのレベル差を差動増幅して論理回路９に供給するものである。入力回路６における入力オフセットは、特に制限されないが、本実施例に従うと、ＶＴ／２＝＋０．４Ｖ程度とされる。そのような入力オフセットは、例えば入力回路６における一対の差動回路の回路定数のアンバランスによって形成することができる。
【００７６】斯る入力オフセットを持つ入力回路６においては、接地電位ＧＮＤが見掛け上リファレンス電圧として入力されるが、実際には接地電位ＧＮＤに当該入力オフセットを加えた電圧レベルが回路動作上のリファレンス電圧となって差動増幅される。したがって入力回路６は、リファレンス線２の接地電位ＧＮＤに入力オフセットを加えた電圧レベルに対して信号線１の信号波形のレベルが高いか低いかに応じた論理レベルの信号を出力する。尚、論理回路９はそれを含む半導体集積回路の機能に応じた適宜の論理構成を有し、その具体的な論理構成若しくは回路構成は限定されない。
【００７７】図１１に示された実施例の動作を次に説明する。複数の半導体集積回路ＬＳＩ１〜３の出力回路３〜５が何れも動作していないとき、信号線１の電位は、終端電圧ＶＴと同じ値となっている。今たとえば、半導体集積回路ＬＳＩ１の出力回路３の出力動作が選択され、例えば駆動信号によってオープンドレインの駆動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位は接地電位へ向けて引き下げられる。本実施例ではリファレンス線２は接地電位ＧＮＤに終端され、半導体集積回路ＬＳＩ１〜ＬＳＩ３の差動入力回路６〜８のリファレンス入力へ接続される。このとき、入力回路６〜８はリファレンス電圧Ｖｒｅｆに相当する入力オフセットを持つので、信号線１の電位が入力オフセット電圧以下まで降下すると、入力動作を行うべき別の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路７又は８はその入力の変化を識別することができる。
【００７８】図１１には１ビット分の構成しか示されていないが、例えば半導体集積回路ＬＳＩ１に含まれる多数の出力回路によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップ内の共通の接地電位パターン（半導体集積回路内部において接地電位を供給する配線パターン）に向けて多数の出力回路から電流が供給されると、そのパターン若しくは当該パターンに接続するホディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。このようなグランドノイズは信号線１に載る前記のような小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。
【００７９】この実施例では、上記ノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。したがって、上記信号線１とリファレンス線２を介して接続される他の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路７又は８に伝達される信号線１とリファレンス線２には同じグランドノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このことは、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、また、信号線の終端電位も＋０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。
【００８０】このとき、受信側の半導体集積回路ＬＳＩ２又はＬＳＩ３においては、リファレンス線２に対応して設けられるスイッチＭＯＳＦＥＴＱ２’及びＱ３’は共にオフ状態にされている。それ故、リファレンス線２に意図的に載せられたノイズが、半導体集積回路ＬＳＩ２及びＬＳＩ３の接地電位に伝えられることがない。このため、かかる半導体集積回路ＬＳＩ２及びＬＳＩ３の論理回路１０及び１１の接地電位に不所望なノイズがのることがないので動作マージンが悪化してしまうという問題も生じない。
【００８１】この実施例における入力回路は、前記図８に示された回路が利用される。すなわち、図８を用いて説明を繰り返すならば、次の通りである。接地電位側に偏った小振幅の入力信号を電源電圧ＶＤＤと接地電位ＧＮＤとの中間レベル程度に電位シフトする高入力インピーダンスのレベルシフト回路ＬＳと、このレベルシフト回路ＬＳの出力を差動増幅する差動増幅回路ＤＡと、この差動増幅回路ＤＡ出力をＣＭＯＳレベルの信号振幅（ＶＤＤ例えば５Ｖ）に変換するバッファ回路ＢＡから構成される。
【００８２】上記レベルシフト回路ＬＳは、上記信号線１の接地電位に偏った微小なレベル変化を、センスアンプＤＡの増幅動作上最も高感度となる動作点付近でのレベル変化に電位シフトする。即ち、このレベルシフト回路ＬＳは、特に制限されないが、出力のドレイン電位を入力電圧に追従変化させるもので、具体的には、電流増幅トランジスタとしてのＰチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５に、ゲートが電源電圧ＶＤＤでバイアスされたＮチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７が直列接続され、特に制限されないが、ＭＯＳＦＥＴＱ４のゲートに対応した入力端子ＩＮＢは信号線１が結合され、ＭＯＳＦＥＴＱ５のゲートに対応した入力端子ＩＮＴはリファレンス線２が結合される。
【００８３】上記ＭＯＳＦＥＴＱ４，Ｑ５の共通ソースはゲートが接地電位にバイアスされたＰチャンネル型ＭＯＳＦＥＴＱ８を介して電源電圧ＶＤＤに結合され、上記ＭＯＳＦＥＴＱ６，Ｑ７の共通ソースは制御信号ＥＮにてスイッチ制御されるパワースイッチＭＯＳＦＥＴＱ１５を介して接地電位に結合される。このレベルシフト回路ＬＳの出力端子は、ＭＯＳＦＥＴＱ４とＱ６の結合ノードｂ、及びＭＯＳＦＥＴＱ５とＱ７の結合ノードａとされる。このレベルシフト回路ＬＳにおける入力電圧に対する出力電圧のレベルシフト量は、ＭＯＳＦＥＴＱ４（Ｑ５）のしきい値電圧、ゲート酸化膜容量やチャネル中のキャリア移動どなどによって決定される定数、及びＭＯＳＦＥＴＱ６（Ｑ７）のソース・ドレイン電流によって決定され、次段のセンスアンプＤＡの動作点との関係において例えば５Ｖ電源の場合には２Ｖ〜２．５Ｖ程度に設定されている。
【００８４】レベルシフト回路ＬＳの出力負荷は次段のセンスアンプＤＡの入力ゲート容量だけであるから、レベルシフト回路ＬＳによるレベルシフト動作に要する時間は実質的に無視し得る程短い時間とされる。しかも、レベルシフト回路ＬＳが活性化されるときにはその構造上直流電流パスが形成されるが、レベルシフト回路ＬＳの駆動負荷は極めて小さいから、その直流電流パスの貫通電流が比較的小さくても高速レベルシフト動作には実質的な影響を与えず、これに応じてレベルシフト回路ＬＳを構成するＭＯＳＦＥＴの定数は適当に設定される。
【００８５】センスアンプＤＡは、特に制限されないが、ソースが共通接続された差動対を成す一対のＮチャンネル型入力ＭＯＳＦＥＴＱ９，Ｑ１０と、当該入力ＭＯＳＦＥＴＱ９，Ｑ１０のドレイン電極に結合されたカレントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１，Ｑ１２と、ゲートが電源電圧ＶＤＤでバイアスされ上記入力ＭＯＳＦＥＴＱ９，Ｑ１０の共通ソースと上記パワースイッチＭＯＳＦＥＴＱ１５のドレインとに結合されたＮチャンネル型ＭＯＳＦＥＴＱ１４とから成る。カレントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１，Ｑ１２のソース電極は電源電圧ＶＤＤに接続され、それらゲート電極の共通接続端は入力ＭＯＳＦＥＴＱ１１のドレイン電極に結合される。上記入力ＭＯＳＦＥＴＱ９，Ｑ１０のゲートには、レベルシフト回路ＬＳの出力ｂ，ａが夫々供給される。
【００８６】図８の入力回路において上記入力オフセットは、特に制限されないが、能動負荷を構成するＭＯＳＦＥＴＱ１１とＱ１２とのコンダクタンス若しくはゲート幅のアンバランスによって、或は入力ＭＯＳＦＥＴＱ９とＱ１０の同様なアンバランス、更には上記の能動負荷ＭＯＳＦＥＴと入力ＭＯＳＦＥＴ双方による同様のアンバランスによって設定する。このような入力オフセットはレベルシフト回路ＬＳにおけるレベルシフト量を左右でアンバランスにすることによって設定してもよい。
【００８７】上記ＭＯＳＦＥＴＱ１０のドレインはセンスアンプＤＡの出力として次段のバッファ回路の入力に結合される。バッファ回路は直列接続されたＣＭＯＳインバータＩＮＶ４，ＩＮＶ５によって構成される。ＣＭＯＳインバータＩＮＶ５の入力と回路の電源電圧ＶＤＤとの間には、特に制限されないが、そのゲートに上記制御信号ＥＮを受けるＰチャンネル型プリセットＭＯＳＦＥＴＱ１３が設けられる。ＣＭＯＳインバータＩＮＶ５の出力ＯＵＴは、前記のような論理回路９等に供給される。
【００８８】上記制御信号ＥＮがローレベルとされると、パワースイッチＭＯＳＦＥＴＱ１５がオフ状態となるため、センスアンプＤＡは非動作状態とされ、ＭＯＳＦＥＴＱ１６のドレイン電位は不確定レベルになろうとする。ところが、上記制御信号ＥＮがローレベルとされることでプリセットＭＯＳＦＴＱ１３がオン状態となることから、バッファ回路の入力段回路であるＣＭＯＳインバータ回路ＩＮＶ４の入力は強制的に回路の電源電圧ＶＤＤとされ、かかる入力回路の非活性状態において出力信号ＯＵＴは電源電圧ＶＤＤのレベルに固定される。
【００８９】一方、制御信号ＥＮがハイレベルとされると、パワースイッチＭＯＳＦＥＴＱ１５がオン状態で、且つ、プリセットＭＯＳＦＥＴＱ１３がオフ状態となるため、レベルシフト回路ＬＳ及びセンスアンプＤＡは活性化される。このとき、信号線１とリファレンス線２とのレベルは、レベルシフト回路ＬＳによってその中心レベルがシフトされ、ＶＤＤ／２のようなバイアスレベルを持つ相補信号ｂ及びａとしてセンスアンプＤＡに伝達される。この実施例において、センスアンプＤＡは、前述のように、上記バイアスレベルＶＤＤ／２においてその増幅率が最大となるように設計されている。
【００９０】図１２には本発明の更に他の一実施例に係る信号伝送回路が示されている。同図には、１ビット分の信号線について代表的に示されている。図１１に示される実施例ではリファレンス電位に相当する入力オフセットを持った入力回路を要したが、この実施例は、従来技術のＧＴＬバス回路と同様にリファレンス電圧それ自体を受ける形式の入力回路６’〜８’を適用するものである。
【００９１】すなわち、図１１の実施例との構成上の相違は、リファレンス線２の終端電圧をリファレンス電位Ｖｒｅｆとし、またリファレンス線２に接続される出力回路３〜５のオープンドレイン形式のＮチャンネル型スイッチングＭＯＳＦＥＴＱ１’〜Ｑ３’のソースは回路の接地電位ではなく、例えば半導体集積回路の内部回路で生成されるリファレンス電位Ｖｒｅｆに接続される。
【００９２】出力回路３〜５において回路の接地電位とリファレンス電位Ｖｒｅｆとの間には、カップリングコンデンサが接続され、送信側とされる半導体集積回路の接地電位の変動（ノイズ）を当該カップリングコンデンサを通してリファレンス電位Ｖｒｅｆに重畳させてリファレンス線２に与えるようになっている。
【００９３】入力回路６’〜９’はその入力動作が論理回路９〜１１から指示されると、信号線１のレベルがリファレンス線２のレベルに対して低いか高いかに応じた論理値の信号を当該論理回路９〜１１に供給する。入力回路６’〜８’の構成も図８と同様の回路構成を採用することができる。但し本実施例の場合には積極的に入力オフセットを設定する必要はなく、レベルシフト回路ＬＳ及びセンスアンプＤＡにおける夫々の差動回路の回路特性は左右でバランスされるよう構成されている点が図１１の実施例に使用される場合との相違とされる。
【００９４】図１２の実施例においても１ビット分の構成しか示されていないが、１つの半導体集積回路に含まれる多数の出力回路３によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップＬＳＩ１内の共通の接地電位パターンに向けて多数の出力回路３から電流が供給されると、そのパターン若しくは当該パターンに接続するボンディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。
【００９５】このようなグランドノイズは信号線１に載る小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。このとき、当該グランドノイズは、カップリングコンデンサを介してリファレンス電位（参照電位）Ｖｒｅｆに重畳されており、その結果当該グランドノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。
【００９６】したがって、他の半導体集積回路装置ＬＳＩ２又はＬＳＩ３の入力回路７’又は８’に伝達される信号線１とリファレンス線２のレベルには同じスイッチングノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このため、上記図１１の実施例同様に、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、受信側とされる半導体集積回路ＬＳＩ２又はＬＳＩ３においては、スイッチングＭＯＳＦＥＴＱ２’とＱ３’がオフ状態にされているから、リファレンス線２に意図的にのせたノイズがその接地電位にまで混入してしまうという不都合を防止することができる。
【００９７】この実施例でも、信号線１の終端電位も０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。特に、本実施例においては、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなくてはならないが、入力回路６’〜８’には特別なオフセット電圧を設定しなくてもいので、ＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能である。
【００９８】前記図１の実施例のように、基準電圧を回路の接地電位とした場合には、図１３の波形図に示すように、終端電圧ＶＴの使用範囲が制限されてしまう。つまり、図１３（Ａ）のように、終端電圧ＶＴが前記０．８Ｖ程度のように比較的低い場合、信号Ｓ１のロウレベルＶOL11は駆動ＭＯＳＦＥＴＱ１等のオン抵抗値とそれに流れる電流によって決定される。こように終端電圧ＶＴが比較的低いときには上記ロウレベルＶOL11も比較的小さいから接地電位ＧＮＤを基準にしたオセットＶIOS によってもレベルマージンを確保することができる。
【００９９】しかし、終端電圧を高くすると、（Ｂ）や（Ｃ）のように駆動ＭＯＳＦＥＴに流れる電流が増大し、信号Ｓ２やＳ３のようにロウレベルＶOL12、ＶOL13のように上昇するのに対して、実質的な基準電圧としてのオフセット電圧ＶIOS は固定であるから、ロウレベル側のマージンがなくなってしまう。つまり、前記図１や図１１等の実施例のように回路の接地電位を基準電位とした場合には、終端電圧ＶＴの設定範囲が狭くなってしまい、終端電圧ＶＴを比較的広い範囲で使用したいシステムでは使い勝手が悪くなる。
【０１００】そこで、図７の実施例のように終端電圧ＶＴを基準電圧として使用した場合には、図１４（Ａ）、（Ｂ）及び（Ｃ）のように、終端電圧ＶＴが大きくなることより、信号Ｓ１、Ｓ２及びＳ３のロウレベルＶOL1 、ＶOL2 及びＶOL3 のように接地電位ＧＮＤに対して高くされた場合でも、実質的な基準電圧としてのオフセット電圧ＶIOS がそれぞれのハイレベルＶOH1 、ＶOH2 及びＶOH3 のような終端電圧ＶＴを基準にして設定されているため、終端電圧ＶＴに影響されない。このように、終端電圧ＶＴを基準電圧として用いる構成では、終端電圧ＶＴの設定範囲を広くでき、あるいはその変動の実質的な影響を受けなくできる。
【０１０１】図１５には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。この実施例では、上記終端電圧ＶＴを基準電圧として用いた場合に対応されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【０１０２】同図には複数ビットのバスに含まれる１ビット分の回路構成が代表的に示され、その１ビット分の信号線１に並走するリファレンス線２が設けられ、信号線１とリファレンス線２の両端はラインの特性インピーダンスに等しい値の終端抵抗ＲＺで終端されて終端電圧ＶＴが与えられる。終端電圧ＶＴは、特に制限されないが、前記同様にＧＴＬバス回路における＋１．２Ｖよりも低い＋０．８Ｖとされる。ＬＳＩ１〜ＬＳＩ４は上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路である。
【０１０３】各の半導体集積回路ＬＳＩ１〜ＬＳＩ４は、論理回路（ＬＯＧＩＣ）９〜１２、出力回路１３〜１６、及び入力回路１６〜１９を備える。上記半導体集積回路ＬＳＩ１〜ＬＳＩ４は、図示しない回路ボードに実装され、その動作電源は当該回路ボードに敷設された接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給される。上記信号線１とリファレンス線２の終端電圧ＶＴは、特に制限されないが、回路ボード上の電源回路を介して供給される。
【０１０４】上記半導体集積回路ＬＳＩ１に設けられた出力回路（送信回路）１３は、上記信号線１とかかる半導体集積回路ＬＳＩ１の接地電位（回路ボード上の接地電位ＧＮＤ用電源配線を介して半導体集積回路に供給される接地電位）との間に配置され、出力制御信号としてのインバータ回路ＩＧ１の出力駆動信号にてスイッチ制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記リファレンス線２にカップリングコンデンサ（結合コンデンサ）Ｃ１を介して接続される出力端子と半導体集積回路の接地電位との間に配置され、上記同様なインバータ回路ＩＧ２の出力駆動信号にて上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態に同期してオン／オフ状態に制御されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ５とを供える。上記ＭＯＳＦＥＴＱ１とＱ５は、共にオープンドレイン形式であり、本実施例に従えばそれぞれに対応して設けられるインバータ回路ＩＧ１，ＩＧ２により形成される出力駆動信号にてスイッチ制御される。
【０１０５】上記半導体集積回路ＬＳＩ１に設けられた入力回路（受信回路）１６は、前記実施例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れるべき電位又はオフ状態によって信号線１に現れるべき電位ＶＴとを識別するための参照電位（リファレンス電圧）とされる入力オフセットを持ち、リファレンス線２のレベルに上記入力オフセットを加えたレベルと上記信号線１のレベルとのレベル差を差動増幅して論理回路９に供給するものである。ただし、入力回路１６には、リファレンス線２のレベルを取り込むための専用の入力端子が設けられる。つまり、この実施例では、前記のようなカップリングコンデンサＣ１が設けられているので、半導体集積回路ＬＳＩ１の内部で出力回路１３の基準電圧側の駆動ＭＯＳＦＥＴＱ５のドレインと接続できない。ＭＯＳＦＥＴＱ５と並列接続される抵抗Ｒ５は、ＭＯＳＦＥＴＱ５がオフ状態のときにカップリングコンデンサＣ１に終端電圧ＶＴを定常的に印加させるバイアス回路を構成する。
【０１０６】換言すれば、上記入力回路１６は、上記駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位を、終端電圧ＶＴを参照電位として識別できるようにするための入力オフセットを持ち、リファレンス線２のリファレンス入力信号と上記信号線１の信号波形のレベルとのレベル差を差動増幅して論理回路９に供給するものである。入力回路１６における入力オフセットは、特に制限されないが、本実施例に従うと、ＶＴ／２＝＋０．４Ｖ程度とされる。そのような入力オフセットは、例えば入力回路１６における一対の差動回路の回路定数のアンバランスによって形成することができる。
【０１０７】斯る入力オフセットを持つ入力回路１６においては、終端電圧ＶＴが見掛け上リファレンス電圧として入力されるが、実際には終端電圧ＶＴに当該入力オフセットを加えた電圧レベルが回路動作上のリファレンス電圧となって差動増幅される。したがって入力回路１６は、リファレンス線２の終端電圧ＶＴに入力オフセットを加えた電圧レベルに対して信号線１の信号波形のレベルが高いか低いかに応じた論理レベルの信号を出力する。尚、論理回路９はそれを含む半導体集積回路の機能に応じた適宜の論理構成を有し、その具体的な論理構成若しくは回路構成は限定されない。他の半導体集積回路ＬＳＩ２〜ＬＳＩ４に設けられる出力回路１４〜１６及び入力回路１７〜１９も、前記同様な回路により構成される。
【０１０８】図１５に示された実施例の動作を次に説明する。複数の半導体集積回路ＬＳＩ１〜４の出力回路１３〜１６が何れも動作していないとき、信号線１の電位は、終端電圧ＶＴと同じ値となっている。今たとえば、半導体集積回路ＬＳＩ１の出力回路１３の出力動作が選択され、例えば駆動信号によってオープンドレインの駆動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位は接地電位へ向けて引き下げられる。本実施例ではリファレンス線２は終端電圧ＶＴに終端され、半導体集積回路ＬＳＩ１〜ＬＳＩ４の差動入力回路１６〜１９のリファレンス入力へ接続される。このとき、入力回路１６〜１９はリファレンス電圧Ｖｒｅｆに相当する入力オフセットを持つので、信号線１の電位が入力オフセット電圧以下まで降下すると、入力動作を行うべき別の半導体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路においてはその入力の変化を識別することができる。
【０１０９】図１５には１ビット分の構成しか示されていないが、例えば半導体集積回路ＬＳＩ１に含まれる多数の出力回路によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップ内の共通の接地電位パターン（半導体集積回路内部において接地電位を供給する配線パターン）に向けて多数の出力回路から電流が供給されると、そのパターン若しくは当該パターンに接続するホディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。このようなグランドノイズは信号線１に載る前記のような小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。
【０１１０】この実施例では、上記ノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ５とカップリングコンデンサＣ１を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。したがって、上記信号線１とリファレンス線２を介して接続される他の半導体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路に伝達される信号線１とリファレンス線２には同じグランドノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このことは、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、また、信号線の終端電位も＋０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。
【０１１１】このとき、受信側の半導体集積回路ＬＳＩ２〜ＬＳＩ４においては、リファレンス線２に対応して設けられるスイッチＭＯＳＦＥＴＱ６〜Ｑ８は共にオフ状態にされている。それ故、リファレンス線２に意図的に載せられたノイズが、半導体集積回路ＬＳＩ２〜ＬＳＩ４の接地電位に伝えられることがない。このため、かかる半導体集積回路ＬＳＩ２〜ＬＳＩ４の論理回路１０〜１２の接地電位に不所望なノイズがのることがないので動作マージンが悪化してしまうという問題も生じない。
【０１１２】図１６には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。この実施例では、上記終端電圧ＶＴを基準電圧として用いた場合に対応されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【０１１３】この実施例では、上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路ＬＳＩ１〜ＬＳＩ４の相互で、信号の受信を行うものではなく、半導体集積回路ＬＳＩ１を信号の発信専用とし、他の半導体集積回路ＬＳＩ２〜ＬＳＩ４を受信専用とするものである。この構成では、発信専用とされる半導体集積回路ＬＳＩ１には入力回路１６は基本的には不要であるが、出力信号のモニターを行うため等に設けられている。
【０１１４】上記のように半導体集積回路ＬＳＩ１〜ＬＳＩ４が受信専用とされるため、発信専用とされる半導体集積回路ＬＳＩ１の出力回路１３は、駆動ＭＯＳＦＥＴＱ９と、そこで発生する接地電位のノイズをそのまま出力端子を介して出力させる。出力端子にはカップリングコンデンサＣ５によりリファレンス線２に接続される。このように、信号の伝送が一方向にのみ行われる場合には、出力回路の簡素化が図られる。
【０１１５】図１７には、上記図１５の実施例における１ビット分の出力回路と入力回路の一部の一実施例のレイアウト図が示されている。同図の回路素子を構成する各パターンは、公知の半導体集積回路の製造技術により単結晶シリコンのような半導体基板上において形成される。
【０１１６】３２は第２層目のアルミニュウム層からなり、回路の接地電位を供給する配線とされる。３３も第２層目のアルミニュウム層からなり、電源電圧ＶＤＤを供給する配線とされる。上記接地配線３２の下側には、駆動ＭＯＳＦＥＴＱ１とＱ５が形成される。３９と４０は第１層目のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ１のドレインに接続される。４２も第１層目のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ１のソースに接続されるとともに、そのまま延びてＣＭＯＳインバータ回路ＩＧ１とＩＧ５を構成するＮチャンネル型ＭＯＳＦＥＴのソースと接続される。そして、この配線４２は、上記第２層目のアルミニュウム層３２に接続されて回路の接地電位が与えられる。
【０１１７】３７と３８は、ＭＯＳＦＥＴＱ５とＱ１のゲート電極を構成するポリシリコン層であり、１層目のアルミニュウム層からなる配線４８と４９により、上記ＣＭＯＳインバータ回路ＩＧ５とＩＧ１の出力であるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのドレインに接続される。４８−１と４９−１は、ポリシリコン層からなり、上記ＣＭＯＳインバータ回路ＩＧ５とＩＧ１を構成するＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのゲート電極を構成するとともに、配線により共通接続されて図示しない論理回路に接続されて、出力すべき信号が伝えられる。
【０１１８】Ｒ５は、駆動ＭＯＳＦＥＴＱ５のドレインが接続された出力端子３９に接続されるカップリングコンデンサに定常的にバイアス電圧を与える抵抗であり、ＭＯＳＦＥＴのゲート電極と同時に形成されるポリシリコン層により構成される。この抵抗Ｒ５の一端は、回路の接地電位を与える配線４２に接続され、他端は上記出力端子３９と一体的に形成される配線に接続される。
【０１１９】４１は、入力端子であり、図示しない入力回路の入力端子と接続される。４２は、上記同様に入力回路に接地電位を与える内部配線である。３４、３５及び３６は、上記出力回路と入力回路のセル領域を示すものである。このように出力回のセル３４と３５を近接して配置することにより、駆動ＭＯＳＦＥＴＱ１のスイッチング動作によって接地電位を与える配線にノイズが重畳した場合でも、Ｑ５がＱ１に隣接して配置されているため、同一のノイズをリファレンス線２に出力させることができる。
【０１２０】図１８には、この発明に係る情報処理システムの一実施例のブロック図が示されている。この実施例は、特に制限されないが、ワークステーションのような高速で高性能の情報処理システムに向けられている。
【０１２１】高速で高性能のプロセッサユニットＰＵと、前記実施例のような信号伝送回路からなるＡバス（高速バス）により、バイポーラ型トランジスタ又はバイポーラ型トランジスタとＣＭＯＳ回路を組み合わせて構成されたＢｉ−ＣＭＯＳ構成の高速メモリＭ１及びインターフェイスＩＮＦと接続される。
【０１２２】上記プロセッサユニットＰＵは、上記Ａバスを通して高速に高速メモリＭ１等をアクセスしてデータ処理を行う。上記Ａバスには、少数点演算や画像処理等の専門のデータ処理を持つ、コプロサッサユニット等の周辺装置が必要に応じて接続される。
【０１２３】上記Ａバスは、超ＬＳＩにより構成される高速、高性能プロセッサユニットそのものに設けられる内部バスであってもよい。この場合には、Ａバスは半導体集積回路内に形成される。この場合、外来ノイズの影響が小さいことと、終端抵抗での発熱を最小に抑えるために終端電圧ＶＴは極限まで小さくされる。例えば、前記のように０．５Ｖ程度まで小さくされる。
【０１２４】上記インターフェイスＩＮＦは、上記ＡバスとＢバスとの間の相互の信号伝達動作を行う機能を持つ。Ｂバスも、特に制限されないが、前記実施例のような高速で低消費電力のバス回路が用いられる。このＢバスには、ＣＭＯＳスタティック型ＲＡＭ等のように比較的高速のメモリ装置Ｍ２等が接続される。このＢバスには、メモリ装置Ｍ２の他、システムの性能や機能に応じて必要とされる他の比較的高速の周辺回路が設けられる。
【０１２５】上記インターフェイスＩＮＦは、上記ＡバスとＣバスとの間の相互の信号伝達動作を行う機能も持つ。Ｃバスは、従来より広く用いられているような汎用のＴＴＬバスから構成される。これにより、比較的動作が遅くてよいダイナミック型ＲＡＭのようなメモリ装置Ｍ３や、磁気ディスク用のコントロール回路、ディスプレイ装置、プリンタ、あるいはキーボードといったような入出力装置Ｉ／Ｏが接続される。
【０１２６】このようなＣバスもシステム内に組み込むことにより、動作速度が要求されない周辺回路を、既存のメモリ装置、入出力装置及びバス回路をそのまま流用できるという利点が生じる。
【０１２７】すなわち、この実施例の情報処理システムでは、表示装置やプリンタ、キーボードといったようなデータ転送の速度が遅くてよいものは従来のＴＴＬバスに接続し、データ転送の速度を速くしたり、その消費電力が問題になる部分では、本発明に係る信号伝送回路を用いるようにすることによって、合理的で効率的な情報処理システムを構成することができる。
【０１２８】図１９には、上記信号伝送回路が適用されたワークステーションシステムの他の一実施例のブロック図が示される。この実施例のワークステーションシステムは各種データ処理を行う高性能プロセッサユニット５７、高性能プロセッサユニット５７のワーク領域及びデータの一時記憶領域などとされる高速メモリユニット５８、各種周辺装置とインタフェースされるＩ／Ｏコントロールユニット６１、その他周辺ＬＳＩとして位置付けられるような一般目的のＬＳＩ６０、及び上記それらのインタフェース制御を行うためのインタフェースＬＳＩ５９を備える。
【０１２９】上記高性能プロセッサユニット５７とインタフェースＬＳＩ５９はバス７０によって結合され、インタフェースＬＳＩ６３と高速メモリユニッ６２はバス（Ａ）によって結合される。インタフェースＬＳＩ５９、Ｉ／Ｏコントロールユニット６１、及び一般目的のＬＳＩ６０はＴＴＬインタフェースバス（Ｃ）によって結合される。
【０１３０】このワークステーションシステムにおいて上記バス（Ａ）及び（Ｃ）が上記信号線１とリファレンス線２を用いた低消費電力型の高速バスとされる。そして、高性能プロセッサユニット５７、インタフェースユニット５９、高速メモリユニット５８は、図１１又は図１５等において説明した半導体集積回路ＬＳＩ１〜ＬＳＩ４に代表される半導体集積回路によって構成される。したがって、高速プロセッサユニット５７と高速メモリユニット５８との間でのデータ伝送に際してグランドノイズによる誤動作を防止できるので、その信号振幅を従来のＧＴＬバス回路より小さくしても、高い信頼性を以って高速信号伝送を実現できる。
【０１３１】図２０には、上記ワークステーションシステムの一実施例の外観図が示されている。高速バスにより構成されるシステム全体はシステムボード６２に搭載される。高性能プロセッサユニット５７は、それぞれがモジュールボード６３に搭載されたプロセッサＬＳＩ６５から構成される。１つのモジュールボード６３に搭載されたプロセッサＬＳＩ６５間の伝送路は、かかるモジュールボード上に形成されたプリント配線により構成される。複数のモジュールボード間の接続は、システムボードに設けられたコネクタとシステムボードに形成されたプリント配線により行われる。
【０１３２】同様に、高速メモリユニット５８は、それぞれがモジュールボード６４に搭載された高速メモリＬＳＩ６６から構成される。１つのモジュールボード６４に搭載された高速メモリＬＳＩ６６に対するアクセスは、かかるモジュールボード上に形成されたプリント配線、システムボードに設けられたコネクタとシステムボードに形成されたプリント配線からなる信号線１とリリファレンス線２により構成される高速バスにより行われる。システムボード６２には、インタフェースユニット５９を構成するインターフェイスＬＳＩ６７が搭載され、かかるシステムボード６２上に形成されたプリント配線により接続される。
【０１３３】低速用バスからなるシステムは、他のシステムボード上に纏められて構成される。上記インターフェイスＬＳＩ６７を通した低速バスは、それが搭載されたシステムボード６２に形成されたプリント配線及び図示しないコネクタを介してフラットケーブル等の配線手段を通して上記システムボードの低速バスと接続される。
【０１３４】図２１には、上記高速バスにおける信号線１とリファレンス線２とのパターン図が示されている。同図（Ａ）のバスは、０からｎまでのｎ＋１ビットのバスにおいて信号線１とリファレンス線２を一本対一本で対応させて設けた例である。この場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴＱ１のスイッチングノイズをキャンセルする作用を完全化することができる。また、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤ又は電源電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響などを最小限にすることができる。
【０１３５】同図（Ｂ）は８本の信号線毎に１本のリファレンス線２を共有させる構成であり、（Ｃ）は１６本の信号線毎に１本のリファレンス線２を共有させる構成である。（Ｂ）及び（Ｃ）の構成は、リファレンス線２を共有する信号線１の１本でも駆動トランジスタＱ１等のスイッチングノイズを受けると、当該共有されるリファレンス線２にも同相でそのノイズが載るため、当該スイッチングノイズを受けない信号線の入力回路にとってリファレンス線２のそのようなノイズ成分は不所望な成分となる。但し、複数の信号線に共有されるリファレンス線２に与えられるその様なノイズの変化若しくはピーク値は信号線に一対一対応されるリファレンス線に与えられるノイズに比べて小さくされるから、１本のリファレンス線２が共有される信号線１の本数を適当に制限することによって、駆動トランジスタＱ１等のスイッチングノイズによる影響を同様に解消することができる。
【０１３６】上記の実施例から得られる作用効果は、下記の通りである。すなわち、（１） 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される送信回路をオープンドレイン出力回路を用いて信号伝送を行う方法ないし構成により、伝送される信号は、終端電圧に対応した小振幅にすることができ、そこでの電力消費を大幅に低減させることができるという効果が得られる。
【０１３７】（２） 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路を用いることにより、信号伝送路にのるコモンモードのノイズが差動入力回路により相殺され、しかもオフセットによって高精度の基準電圧が設定できるから上記の小振幅の信号に対して十分なレベルマージンを採ることができるという効果が得られる。
【０１３８】（３） 上記出力回路の出力端子と信号伝送路の接続点との間に直列抵抗を設けることによって、バスラインの接続点における特性インピーダンスの乱れを小さくでき、これによりそこでの電圧反射も小さくなるから低振幅の信号伝達と相俟って高速な信号伝送を行わせることができるという効果が得られる。
【０１３９】（４） 上記出力回路としてオープンドレインの出力回路を用いることにより、ワイヤードオア論理が採れるとともに、それぞれが異なる種類の電源電圧を持つ複数のディジタル回路を接続して相互に信号伝達を行わせることができるという効果が得られる。
【０１４０】（５） 上記駆動ＭＯＳＦＥＴのターン・オン又はターン・オフによって生ずる半導体集積回路内部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイッチ制御されるスイッチングＭＯＳＦＥＴを介してリファレンス線２にも伝達されるので、信号線１及びリファレンス線２にその様なグランドノイズを同相で載せることができ、入力回路に伝達される信号線１とリファレンス線２のレベルには同じノイズが載っているので、差動増幅に際して当該ノイズを相殺することができる。したがって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅の低振幅化により高速化と低消費電力化を図ることができるという効果が得られる。
【０１４１】（６） 上記（５）の構成では、信号送出を行う出力回路においてのみ、駆動トランジスタと同期してグランドノイズをリファレンス線に伝えるスイッチＭＯＳＦＥＴがオン状態にされるから、受信を行う半導体集積回路を含めた送信側以外の半導体集積回路では、上グランドノイズが接地電位に伝わるのを防止することができるという効果が得られる。
【０１４２】（７） リファレンス線を接地電位ＧＮＤ又は終端電圧ＶＴに終端させる構成においては、回路ボード上に参照電位Ｖｒｅｆを発生させる回路が不要にできるという効果が得られる。
【０１４３】（８） リファレンス線２に直接参照電位Ｖｒｅｆを供給する場合には、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなければならないが、入力回路には特別な入力オフセットを設定しなくてもよいので、既存のＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能になるという効果が得られる。
【０１４４】（９） 信号線１とリファレンス線２を一対一対応させてバスを構成する場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルする作用を完全化することができる。また、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響を最小限にすることができるという効果が得られる。
【０１４５】（１０） リファレンス線２を複数の信号線１に共有させてバスを構成する場合には、グランドノイズによる誤動作防止のマージンが小さくされるが、リファレンス線の本数を減らすことができるという効果が得られる。
【０１４６】（１１） リファレンス線２に基準電圧として終端電圧ＶＴを供給し、それを基準にした入力回路のオフセット電圧により実質的な参照電圧を形成することにより、終端電圧が大きく変動した場合のレベルマージンの確保や、終端電圧の設定幅を広くしても所望のレベルマージンを確保できるという効果が得られる。
【０１４７】（１２） 上記の高速バス回路を用いた高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築することにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行えるという効果が得られる。
【０１４８】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、信号伝送回路を構成する半導体集積回路は必ずしも上記実施例の出力回路と入力回路の双方を備えなくてもよく、個々の半導体集積回路の機能に応じて決定される性質のものである。また、信号線の終端電圧や参照電位は上記実施例に限定されず適宜変更可能であり、入力回路も上記実施例の回路構成に限定されない。また、駆動トランジスタ及びスイッチングトランジスタの導電型は上記実施例に限定されなく、バイポーラ型トランジスタを用いるものであってもよい。
【０１４９】図１２や図１５の実施例のようにカップリングコンデンサを用いる場合、かかるコンデンサを半導体集積回路に内蔵させるものであってもよい。この場合、小さな占有面積で大きな容量値を得るために、誘電体膜として強誘電体膜を利用するものであってもよい。あるいは、上記半導体集積回路チップとカップリングコンデンサとをモジュール化して１つのパッケージに収めるようにしてもよい。このようにすると、１ビット当たりの端子数を２本にすることができる。
【０１５０】上記の信号伝送回路は、高速コンピュータ等における１つの信号処理ユニット内の信号伝送回路として用いるものであってもよい。すなわち、信号の伝送線路の長さが比較的短くてよく、しかも信号伝達を低消費電力で高速に行う必要のある回路及びシステムに広く利用できる。
【０１５１】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される送信回路をオープンドレイン出力回路を用いて信号伝送を行う方法ないし構成により、伝送される信号は、終端電圧に対応した小振幅にすることができ、そこでの電力消費を大幅に低減させることができる。
【０１５２】信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路を用いることにより、信号伝送路にのるコモンモードのノイズが差動入力回路により相殺され、しかもオフセットによって高精度の基準電圧が設定できるから上記の小振幅の信号に対して十分なレベルマージンを採ることができる。
【０１５３】上記出力回路の出力端子と信号伝送路の接続点との間に直列抵抗を設けることによって、バスラインの接続点における特性インピーダンスの乱れを小さくでき、これによりそこでの電圧反射も小さくなるから低振幅の信号伝達と相俟って高速な信号伝送を行わせることができる。
【０１５４】上記出力回路としてオープンドレインの出力回路を用いることにより、ワイヤードオア論理が採れるとともに、それぞれが異なる種類の電源電圧を持つ複数のディジタル回路を接続して相互に信号伝達を行わせることができる。
【０１５５】上記駆動ＭＯＳＦＥＴのターン・オン又はターン・オフによって生ずる半導体集積回路内部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイッチ制御されるスイッチングＭＯＳＦＥＴを介してリファレンス線２にも伝達されるので、信号線１及びリファレンス線２にその様なグランドノイズを同相で載せることができ、入力回路に伝達される信号線１とリファレンス線２のレベルには同じノイズが載っているので、差動増幅に際して当該ノイズを相殺することができる。したがって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅の低振幅化により高速化と低消費電力化を図ることができる。
【０１５６】上記の構成では、信号送出を行う出力回路においてのみ、駆動トランジスタと同期してグランドノイズをリファレンス線に伝えるスイッチＭＯＳＦＥＴがオン状態にされるから、受信を行う半導体集積回路を含めた送信側以外の半導体集積回路では、上グランドノイズが接地電位に伝わるのを防止することができる。
【０１５７】リファレンス線を接地電位ＧＮＤ又は終端電圧ＶＴに終端させる構成においては、回路ボード上に参照電位Ｖｒｅｆを発生させる回路が不要にできる。
【０１５８】リファレンス線２に直接参照電位Ｖｒｅｆを供給する場合には、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなければならないが、入力回路には特別な入力オフセットを設定しなくてもよいので、既存のＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能になる。
【０１５９】信号線１とリファレンス線２を一対一対応させてバスを構成する場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルする作用を完全化することができるとともに、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響を最小限にすることができる。
【０１６０】リファレンス線２を複数の信号線１に共有させてバスを構成する場合には、グランドノイズによる誤動作防止のマージンが小さくされるが、リファレンス線の本数を減らすことができる。
【０１６１】リファレンス線２に基準電圧として終端電圧ＶＴを供給し、それを基準にした入力回路のオフセット電圧により実質的な参照電圧を形成することにより、終端電圧が大きく変動した場合のレベルマージンの確保や、終端電圧の設定幅を広くしても所望のレベルマージンを確保できる。
【０１６２】上記の高速バス回路を用いた高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築することにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行える。
【図面の簡単な説明】
【図１】この発明に係る信号伝送回路（バス回路）の一実施例を示す回路図である。
【図２】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図３】図２のバスライン１の特性インピーダンスを説明するための概念図である。
【図４】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図５】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図６】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図７】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図８】この発明に係る差動入力回路の一実施例を示す回路図である。
【図９】図１の実施例回路の動作の一例を説明するための波形図である。
【図１０】図７の実施例回路の動作の一例を説明するための波形図である。
【図１１】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１２】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１３】この発明に係る信号伝送回路における接地電位をリファレンスとした場合の動作の一例を説明するための波形図である。
【図１４】この発明に係る信号伝送回路における終端電圧をリファレンスとした場合の動作の一例を説明するための波形図である。
【図１５】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１６】この発明に係る信号伝送回路の更に他の一実施例を示すの回路図である。
【図１７】図１５の出力回路と入力回路の一部の一実施例を示すレイアウト図である。
【図１８】この発明に係る情報処理システムの一実施例を示すブロック図である。
【図１９】上記信号伝送回路が適用されたワークステーションシステムの他の一実施例を示すブロック図である。
【図２０】図１９のワークステーションシステムの一実施例を示す外観図である。
【図２１】この発明に係る高速バスにおける信号線１とリファレンス線２の一実施例を示すパターン図である。
【図２２】従来技術（ＧＴＬ）の一例を説明するための回路図である。
【符号の説明】
１…信号のバスライン（信号線）、２…基準電圧のバスライン（リファレンス線）、３〜５，１３〜１６…出力回路、６〜８，１６〜１９…差動入力回路、９〜１２…ＬＯＧＩＣ（情報処理回路又は論理回路）、３２…ＧＮＤパターン（第２層目アルミニュウム）、３４…ＶＤＤパターン（第２層目アルミニュウム）、３４〜３６…入出力セル領域、３７〜３８…ゲートポリシリコンパターン、３９〜４０…出力端子、４１…入力端子、４２〜４３…配線パターン（第１層目アルミニュウム）、４５，４７…Ｎチャンネル型ＭＯＳＦＥＴの拡散層、４４，４６…Ｐチャンネル型ＭＯＳＦＥＴの拡散層、４８−１，４９−１…ゲートポリシリコンパターン、ＶＴ…終端電圧、ＲＺ…終端抵抗、ＶＤＤ，ＶＤＤ１〜ＶＤＤ３…ＬＯＧＩＣ電源電圧、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ３，ＩＧ１〜ＩＧ９…インバータ回路、ＲＳ…直列抵抗、ＰＵ…プロセッサユニット、Ｍ１〜Ｍ３…メモリ装置、ＩＮＦ…インターフェイス回路、Ｉ／Ｏ…入出力装置。ＬＳＩ１〜ＬＳＩ４…半導体集積回路。
【０００１】
【産業上の利用分野】この発明は、信号伝送方法と信号伝送回路及びそれを用いた情報処理システムに関し、主に、比較的短い伝送路に複数の情報処理部が接続されてなるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステーションといったような情報処理装置は、１つの伝送路に複数の情報処理部が並列形態に接続されて相互に情報の伝達を行うといういわゆるバス回路が用いられる。このバス回路の低消費電力化等のためにＧＴＬ（Gunning Transceiver Logic)がある。このＧＴＬは、図２２に示されているように、従来のＴＴＬ（トランジスタ・トランジスタ・ロジック）レベルよりもバス線路上の信号振幅を半分以下に低下させ、低消費電力化を図るものである。すなわち、バス回路の終端電圧Ｖｔを＋１．２Ｖのような低電圧とし、受信回路Ｒcvr は、通常の論理回路に代えて小信号をセンスできる差動増幅回路を用いるようにする。
【０００３】上記のＧＴＬに関しては、1992年２月19日付『アイ・エス・エス・シー・シー』論文頁58〜頁５９（ISSCC;International Solid State Circuit Conference1992 2/19 pp.58-59) がある。
【０００４】
【発明が解決しようとする課題】上記ＧＴＬにあっては、伝送路を通して伝達された信号を、差動回路の入力部に設けられた基準電圧Ｖref により判定するものであるため、低振幅化するにしても伝送路での雑音の影響を受けることを考慮する必要があり、低振幅化するにしても上記１．２Ｖ程度が限界とされるものである。このため、一般的な伝送線路の特性インピーダンスが５０Ωと小さいことから、上記のような低電圧１．２Ｖのもとでも、終端抵抗ＲＺでの消費電力が２×１．２2 ／５０＝５７．６ｍＷのように大きくなってしまうという問題も生じる。
【０００５】この発明の目的は、低消費電力化と高速化を可能にした信号伝送回路を提供することある。この発明の他の目的は、低消費電力化、高速化に加えて動作マージンの拡大を実現した信号伝送回路を提供することある。この発明の他の目的は、低消費電力で効率のよい情報処理を実現した情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットを利用して伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路を用い、送信回路をオープンドレイン出力回路を用いて信号伝送を行うこと及び構成とする。
【０００７】
【作用】上記した手段によれば、伝送路を通して信号と基準電圧が転送されるので雑音がコモンモードでのることになるから差動入力回路で相殺させることができるとともに、差動入力回路のオフセットによって基準電圧を構成するため高精度に基準電圧の設定ができるから、終端電圧のいっそうの低電圧化により低消費電力化と高速化が可能になる。
【０００８】
【課題を解決するための手段】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、両端に終端抵抗を介して終端電圧を受ける第１の配線と、これに並設され、両端に終端抵抗を介して回路の接地電位を受ける第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタを用い、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を用いる。
【０００９】
【作用】上記した手段によれば、伝送路を通して信号と基準電圧が転送され、しかも第１の半導体集積回路で発生する出力ノイズを含めて雑音がコモンモードでのることになるから差動入力回路で相殺させることができるとともに、差動入力回路のオフセットによって基準電圧を構成するため高精度に基準電圧の設定ができるから、上記低消費電力化と高速化に加えて動作マージンの拡大が図られる。
【００１０】
【課題を解決するための手段】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、両端に終端抵抗を介して終端電圧を受ける第１の配線と、これに並設され、両端に終端抵抗を介して回路の終端電位を受ける第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及び上記出力端子と第２の配線との間に挿入されてなるカップリングコンデンサとを用い、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を用いる。
【００１１】
【作用】上記した手段によれば、終端電圧を基準にして信号の伝送が行われるので、終端電圧の変動による出力信号のロウレベルの変動の影響を受けなくできるとともに、第１の半導体集積回路で発生する出力ノイズを含めて雑音がコモンモードでのることになって上記差動入力回路で相殺させられるため、上記低消費電力化と高速化に加えていっそうの動作マージンの拡大が図られる。
【００１２】
【課題を解決するための手段】本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットを利用して伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路を用い、送信回路をオープンドレイン出力回路を用いてなるバス回路により高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築する。
【００１３】
【作用】上記した手段によれば、伝送信号の低振幅化により伝送速度を速くできるバス回路を用いた高速情報処理部と、従来の低速バス回路とを組み合わせることにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行えるようになる。
【００１４】
【実施例】図１には、この発明に係る信号伝送回路（バス回路）の一実施例の回路図が示されている。同図の信号伝送路（バスライン）１と２は、半導体集積回路装置を含む電子装置が実装される実装基板又は大規模の半導体集積回路に形成される。バス回路は、一般に複数ビットの信号を並列に転送させるようにするものであるので、それに対応して複数の信号伝送路が設けられるが、同図にはそのうちの１ビットの信号に対応した回路が代表として例示的に示されている。信号をシリアルに転送するものでは、同図に示されているような１つ（一対）の伝送路により構成されることはいうまでもないであろう。
【００１５】信号を伝送させるバスライン１の両端には、その特性インピーダンスに整合された抵抗値を持つ終端抵抗ＲＺが終端電圧ＶＴとの間に接続される。上記終端電圧ＶＴは、バス回路の低消費電力化のためにそれに接続される情報処理回路（以下、単にＬＯＧＩＣという）９〜１１における入出力回路の電源電圧ＶＤＤに比べて相当低い電圧、例えば０．８Ｖに設定される。上記ＬＯＧＩＣにおける入出力回路の電源電圧ＶＤＤは、従来のＣＭＯＳ集積回路用の電源電圧５Ｖ又は３．３Ｖのような電圧が用いられる。
【００１６】ＬＯＧＩＣ９に設けられる出力回路（送信回路）３は、同図に点線で囲まれた回路のようにインバータ回路ＩＮＶ１と、それにより駆動されるオープンドレインのＮチャンネル型ＭＯＳＦＥＴＱ１から構成される。このＭＯＳＦＥＴＱ１のドレインは、上記バスライン１に接続される。他のＬＯＧＩＣ１０，１１に設けられる出力回路４，５も上記同様なインバータ回路ＩＮＶ２，ＩＮＶ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３から構成され、その出力端子であるドレインが適宜にバスライン１に接続される。このようなオープンドレイン構成の出力ＭＯＳＦＥＴＱ１〜Ｑ３を用いて、バスライン１に並列形態に接続されることにより、ワイヤードオア論理の出力信号を送出させることができる。本願において、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。
【００１７】ＬＯＧＩＣ９に設けられる入力回路（受信回路）６は、同図ではブラックボックスで示されているように差動入力回路から構成される。この差動入力回路６の一方の入力は、上記出力回路の出力端子と共通化されてバスライン１に接続される。上記差動入力回路６の他方の入力には、基準電圧としてバスライン２を通した接地電位が供給される。このバスライン２は、上記信号伝送用のバスライン１と並走するように半導体集積回路又は実装基板上に形成され、その終端にはバスライン１の終端抵抗ＲＺと同様な終端抵抗ＲＺを介して接地電位に接続される。
【００１８】他のＬＯＧＩＣ１０，１１に設けられる入力回路７，８も上記同様な差動入力回路から構成され、バスライン１に並走されたバスライン２を通して基準電圧としての接地電位が供給される。
【００１９】上記差動入力回路６〜８の基準電圧は、バスライン１を通して受信された信号のハイレベル／ロウレベルを識別するための参照電圧である。上記のような出力回路においては、出力ＭＯＳＦＥＴがオフ状態のときには終端抵抗ＲＺによりハイレベル（０．８Ｖ）が出力され、出力ＭＯＳＦＥＴがオン状態のときにはほぼ０Ｖのロウレベルが出力される。それ故、通常の差動入力回路を用い、しかも基準電圧として回路の接地電位を供給したのでは上記のような信号のハイレベル／ロウレベルの識別が不能となる。
【００２０】この実施例では、差動入力回路の基準電圧として回路の接地電位を用いつつ、しかも上記のようなハイレベル／ロウレベルの識別動作を行わせるために、差動入力回路にオフセットが設定される。すなわち、上記ハイレベル／ロウレベルのほぼ中間電位となるような０．４Ｖ程度のオフセットが持たせられる。具体的には、基準電圧が供給される入力端子側が、＋０．４Ｖとなるようなオフセット電圧を持つようにされる。このようなオフセット電圧の設定により、差動入力回路において、０．８Ｖのようなハイレベルが入力されると、回路の接地電位に上記オフセット分を加算した基準電圧に対して＋０．４Ｖのような入力信号が相対的に供給されることになるのでハイレベルと判定され、０Ｖのようなロウレベルが入力されると、回路の接地電位に上記オフセット分を加算した基準電圧に対して−０．４Ｖのような入力信号が相対的に供給されることになるのでロウレベルと判定される。
【００２１】上記ＬＯＧＩＣ９〜１１は、後述するようなワークステーションやパーソナルコンピュータ等の情報処理装置における高性能の高速プロセッサユニット、高速メモリ装置、あるいはインターフェイス回路、あるいは入出力コントロールユニント等である。
【００２２】いずれのＬＯＧＩＣ９〜１１の出力回路３〜５が動作していないとき、バスライン１の電位は、終端電圧ＶＴと同じ０．８Ｖとなっており、電流消費が行われない。バスライン２は回路の接地電位にされている。
【００２３】例えば、出力回路３が選択されて、ＬＯＧＩＣ９により形成された送信データに応じて出力ＭＯＳＦＥＴＱ１がオン状態になると、バスライン１の電位はほぼ回路の接地電位に引き下げられる。この実施例では、上記バスライン１を通して送出された信号を受ける他のＬＯＧＩＣ１０，１１等の差動入力回路７，８のバスライン１側に接続された入力端子と、基準電圧端子に対応した他の入力端子には接地電位に終端され、しかもバスライン１と並走するようにされたバスライン（リファレンスライン）２に接続されている。
【００２４】それ故、上記バスライン１にノイズがのるときには、それと並走して設けられるバスライン２にも同様なノイズがのることなる。この結果、例えば、差動入力回路７が選択されて信号受信を行うときには、上記バスライン１と２にノイズ成分は、コモンモードとなって差動入力回路において相殺させることができる。これにより、上記のようなバスライン１の信号の低振幅化にもかかわらず、外来ノイズの影響が大幅に軽減されるから、十分な信号のレベルマージンを確保することができる。
【００２５】上記差動入力回路の実質的な基準電圧は、差動入力回路のオフセットを利用するものである。このような差動入力回路のオフセットを利用することにより、高精度に基準電圧を設定することができる。ちなみに、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に設けられる差動入力のセンスアンプでは、入力オフセットを１０ｍＶ程度に抑え込むことができる。すなわち、現在の半導体製造技術にあっては、１０ｍＶ精度での入力オセットを制御ができることを意味する。ダイナミック型ＲＡＭのセンスアンプでは、オフセットが小さくなるようにプロセス制御するものであるが、それと同じプロセス技術により上記のような４００ｍＶのオセットを高精度で設定することができることを意味する。上記のような差動入力回路のオフセットを利用した基準電圧の設定により、受信回路において基準電圧を形成するための定電圧回路が省略できるという利点も生じる。
【００２６】上記のような信号伝送回路においては、信号振幅を０．８Ｖ程度あるいはそれ以下にも低下できるものであり、終端抵抗ＲＺの消費電力は、５０Ωのバスラインを用いた場合でも、２・ＶＴ2 ／ＲＺ＝２×０．８2 ／５０＝２５．６ｍＷのように、前記のようなＧＴＬと比べても半分の低消費電力化を図ることができる。上記終端電圧ＶＴを０．５Ｖのように更に低く設定すれば、終端抵抗ＲＺでの消費電力が１０ｍＷとなり、いっそうの低消費電力化を図ることができる。
【００２７】上記低消費電力化は、単にエネルギー消費が小さくなることを意味するに止まらない。半導体集積回路装置においては、電流消費は発熱をもたらすことを意味する。それ故、半導体集積回路装置において消費電流が小さくなるということは発熱が小さくなるため、同じパッケージや実装手段（冷却手段）のもとでは大規模集積回路化が可能になるということ結果をもたらし、回路規模が同じなら実装手段の簡素化を図ることができるという結果をもたらす。また、電池駆動されるポータブル型の情報処理装置では、低消費電力化により電池寿命を長くすることができるという結果をもたらすものとなる。
【００２８】図２には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路は、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００２９】この実施例では、出力回路３の出力端子であるＭＯＳＦＥＴＱ１のドレインと、バスライン１の接続点との間に直列抵抗ＲＳが挿入される。他の出力回路４及び５においても、同様な直列抵抗ＲＳが設けられる。
【００３０】この直列抵抗ＲＳは、バスライン１側からみて、それに接続される出力回路３〜５の出力容量（寄生キャパシタ）の影響を軽減させて、バスライン１の特性インピーダンスが出力回路３〜５の接続点において局所的に低下してしまうのを軽減するものである。これにより、高速動作時の反射による波形の歪を減少させるようにするものである。
【００３１】図３には、上記バスライン１の特性インピーダンスを説明するための概念図が示されている。同図において、特性インピーダンスＺｏがバスライン１の長さ方向に対してどのように変化するかがその幅により示されている。上記出力回路３等の接続点においては、出力回路の出力容量ＣＡの影響により乱される。損失を無視した場合の線路の特性インピーダンスＺｏは、単位長さ当たりのインダクタンスをＬとし、単位長さ当たりのキャパシタンスをＣとすると、次式（１）により求められる。
Ｚｏ＝（Ｌ／Ｃ）1/2 ・・・・・・・・・・・・・（１）
【００３２】出力回路が接続された箇所には、出力容量ＣＡが接続されるので、次式（２）のように表すことができる。
α・Ｚｏ＝〔Ｌ／（Ｃ＋ＣＡ）〕1/2 ・・・・・・・・・・・・（２）
【００３３】これに対して、上記のような直列抵抗ＲＳを接続した場合には、出力容量ＣＡがそのまま接続されないで、γ・ＣＡのように低減される。γは減衰率（γ＜１）である。この結果、上記直列抵抗ＲＳの挿入により、次式（３）のように改善させることができる。
β・Ｚｏ＝〔Ｌ／（Ｃ＋γ・ＣＡ）〕1/2 ・・・・・・・・・・・（３）
上記式（１）〜（３）において、α＜β＜１の関係にあるから、図３のように特性インピーダンスの乱れは、（Ａ）から（Ｂ）のように改善される。
【００３４】上記特性インピーダンスの乱れの改善により、その特性インピーダンスの差分に応じて発生する電圧反射が小さくなり、バスライン１上を伝送される信号波形の波形歪みが少なくなり、信号を正確にしかも高速に伝送させることができる。
【００３５】図４には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１及び図２の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１及び図２の実施例と同様であるのでその説明を省略する。
【００３６】この実施例では、差動入力回路６の基準電位の入力端子と回路の接地電位との間に上記同様な直列抵抗ＲＳを接続するものである。他の差動入力回路７及び８においても、同様な直列抵抗ＲＳが設けられる。出力回路３が選択されてバスライン１に信号を送出させるときには、出力ＭＯＳＦＥＴＱ１のオン状態に対応して回路の接地電位にノイズが発生する。このノイズは、上記直列抵抗ＲＳを通してバスライン１に送出させる。このように選択された出力回路３で発生したノイズも、受信側の差動入力回路において相殺させるようにするために、上記差動入力回路６の基準電圧側の入力端子と回路の接地電位との間に直列抵抗ＲＳが挿入される。これにより、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態により発生するノイズは、上記直列抵抗ＲＳを介してバスライン２側にも送出されることとなり、それを受ける受信側の差動入力回路７又は８において相殺ないし、低減させることができるようになる。
【００３７】図５には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００３８】この実施例では、各ＬＯＧＩＣ１、ＬＯＧＩＣ２及びＬＯＧＩＣ３の各電源電圧がＶＤＤ１、ＶＤＤ２及びＶＤＤ３のように異なるようにされる。各ＬＯＧＩＣ１〜ＬＯＧＩＣに対応して差動入力回路６、７及び８の電源電圧もＶＤＤ１、ＶＤＤ２及びＶＤＤ３のように異なるようにされる。
【００３９】特に制限されないが、電源電圧ＶＤＤ１は、５Ｖのような電圧にされ、電源電圧ＶＤＤ２は３．３Ｖのような電圧にされ、電源電圧ＶＤＤ３は２Ｖのような電圧にされる。例えば、ＬＯＧＩＣ１は、５Ｖで動作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路から構成される。ＬＯＧＩＣ２とＬＯＧＩＣ３は、ＣＭＯＳ回路から構成される。
【００４０】上記のような異なる電源電圧ＶＤＤ１〜ＶＤＤ３によってシステムが構成される場合でも、出力回路はオープンドレイン構成にされており、終端電圧ＶＴによって一定の伝送信号のレベルが設定されるので問題ない。また、入力回路は、差動入力回路により構成されており、その動作電圧を対応するＬＯＧＩＣ１〜ＬＯＧＩＣ３の電源電圧ＶＤＤ１〜ＶＤＤ３にすることにより、前記のような信号のレベル判定と増幅を行うので問題ない。
【００４１】これにより、電源電圧が異なる半導体集積回路装置又は実装基板上に構成された情報処理回路により構成されたＬＯＧＩＣを混在させて用いることができる。これにより、この実施例では、既存の半導体集積回路装置又は実装基板上に構成された情報処理回路の中から、最適のものを選んで１つの情報処理システムを構成することができるという利点がもたらされる。
【００４２】図６には、この発明に係る信号伝送回路の他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００４３】この実施例では、並走するように構成された一対のバスライン１と２が、適当な間隔で交差するように配置される。これにより、バスライン１と２にのる誘導雑音を打ち消すようにすることができる。また、半導体集積回路又はプリント基板のような実装基板に複数対のバスラインが並走ように構成される場合、一対のバスライン置きに、この実施例のようなバスラインの入れ替え（交叉）を行うことによって隣接する信号間の寄生容量により異なるカップリングノイズが発生してしまうのを防止することができる。すなわち、この実施例のバスライン１，２を中心にして左右にに並んで隣接して配置される一対のバスライン１，２は交叉しないように配置される。そして、上記直線的に配置される一対のバスラインの外側に配置されるバスラインには、上記のような一定間隔での入れ替えが行うようにされる。
【００４４】図７には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。同図の信号伝送路も、図１の実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。以下に説明する部分以外は、前記図１の実施例と同様であるのでその説明を省略する。
【００４５】この実施例では、基準電圧としての接地電位を伝達させるバスライン２の両端には、信号伝達用のバスライン１と同様に終端電圧ＶＴとの間に終端抵抗ＲＺが設けられる。
【００４６】この構成では、差動入力回路６〜８において、上記基準電圧が供給される入力端子側が−０．４Ｖのようなオフセット電圧を持つようにされる。このようなオフセット電圧の設定により、差動入力回路において、０．８Ｖのようなハイレベルが入力されると、上記終端電圧ＶＴからオフセット分を差し引いた＋０．４Ｖのような入力信号が供給されることになるのでハイレベルと判定され、０Ｖのようなロウレベルが入力されると、上記終端電圧ＶＴからオフセット分を差し引いて−０．４Ｖのような入力信号が供給されることになるのでロウレベルと判定される。
【００４７】この構成では、終端電圧ＶＴにのるノイズがコモンモードで差動入力回路に供給されることになるため、差動入力回路において電源ノイズを相殺させることができる。それ故、終端電圧ＶＴに無視できないノイズが発生するものでは、この実施例のような構成を採ることが信号レベルマージンを確保する上で有利となるものである。
【００４８】図８には、受信回路に用いられる差動入力回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術により、少なくともＬＯＧＩＣや出力回路が形成される他の回路のとともに、単結晶シリコンのような１個の半導体基板上において形成される。
【００４９】この実施例では、前記のようにバス回路を通して伝送される信号レベルが、０．８Ｖ／０Ｖのようにロウレベル側に偏倚したものである。それ故、差動入力回路の入力段は、Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５を用いた差動回路から構成される。Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５の共通化されたソースと回路の電源電圧ＶＤＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥＴＱ８のゲートには、定常的に回路の接地電位が与えられ、定電源として動作する。
【００５０】上記Ｐチャンネル型差動ＭＯＳＦＥＴＱ４とＱ５のドレインには、Ｎチャンネル型負荷ＭＯＳＦＥＴＱ７が設けられる。これらのＮチャンネル型負荷ＭＯＳＦＥＴＱ６，Ｑ７のゲートには定常的に電源電圧ＶＤＤが供給されることによって抵抗素子として作用させられる。
【００５１】上記の差動入力回路は、増幅動作とともにレベルシフト動作を行うようにされる。ＭＯＳＦＥＴＱ４とＱ６及びＱ５とＱ７のコンダクタンス比に対応した増幅動作とともに、信号レベルを回路の接地電位側から電源電圧ＶＤＤ側にレベルシフトさせる。これにより、入力段回路は、レベルシフト回路（ＬＳ）としての役割を持つようにされる。このとき、差動ＭＯＳＦＥＴＱ４とＱ５のコンダクタンスに比を持たせること、又は負荷ＭＯＳＦＥＴＱ６とＱ７のコンダクタンスに比を持たせること、あるいはそれらを組み合わせることによって、前記のような実質的に基準電圧として用いられるオフセットが設定される。
【００５２】上記のような差動ＭＯＳＦＥＴ及び負荷ＭＯＳＦＥＴのようなペア素子は、相対バラツキが小さくなることにより、前記のような４００ｍＶのようなオフセットを１０ｍＶ高精度のように高精度に設定することができる。
【００５３】上記のようなレベルシフト回路（ＬＳ）を通した出力信号ｂとａは、Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１０のゲートに供給される。このようなレベルシフト作用によって、電源電圧ＶＤＤからみたとき、回路の接地電位側に極端にレベル偏倚されていた信号レベルを、差動増幅ＭＯＳＦＥＴＱ９とＱ１０を最も感度のよい領域で動作させることができる。
【００５４】上記差動ＭＯＳＦＥＴＱ９とＱ１０のドレインには、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１１とＱ１２がアクティブ負荷回路として設けられる。Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１０の共通化されたエミッタには、Ｎチャンネル型ＭＯＳＦＥＴＱ１４が設けられる。このＭＯＳＦＥＴＱ１４のゲートには、電源電圧ＶＤＤが定常的に供給されることによって、定電流源として動作する。上記の回路により、差動増幅回路（ＤＡ）が構成される。
【００５５】上記のようなレベルシフト回路（ＬＳ）と差動増幅回路（ＤＡ）からなる差動入力回路を、選択された受信回路に対応したもののみが動作を行うようにするため、レベルシフト回路（ＬＳ）の負荷ＭＯＳＦＥＴＱ６，Ｑ７と、定電流源として作用するＮチャンネル型ＭＯＳＦＥＴＱ１４には、選択信号ＥＮによってスイッチ制御されるＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５は、電源スイッチとして作用して選択された差動入力回路のみを活性化させるものである。これにより、差動入力回路において定常的に直流電流が流れることがなく、低消費電力化を図ることができる。
【００５６】差動入力回路が非選択状態であるとき、出力信号が不定レベルになってしまうのを防ぐために、言い換えるならば、差動入力回路が非選択状態のときに差動増幅出力信号を電源電圧ＶＤＤのようなハイレベルに固定するために、差動増幅回路（ＤＡ）の出力端子と電源電圧ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴＱ１３が設けられ、そのゲートには上記選択信号ＥＮが供給される。これにより、選択信号ＥＮがロウレベルにされることによって、差動入力回路が非選択状態に置かれるときに、Ｐチャンネル型ＭＯＳＦＥＴＱ１３がオン状態になって差動増幅回路（ＤＡ）の出力信号を電源電圧ＶＤＤのようなハイレベルに固定することができる。
【００５７】上記差動増幅回路（ＤＡ）の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ１６とＮチャンネル型ＭＯＳＦＥＴＱ１７からなるＣＭＯＳインバータ回路と、Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型ＭＯＳＦＥＴＱ１９からなるＣＭＯＳインバータ回路とを通してＣＭＯＳレベルにされて、ＬＯＧＩＣの入力信号として取り込まれる。
【００５８】上記のような差動入力回路のオフセットは、差動増幅回路（ＤＡ）において、差動ＭＯＳＦＥＴＱ９とＱ１０のコンダクタンス比、又は負荷ＭＯＳＦＥＴＱ１１とＱ１２のコンダクタンス比、あるいはこれらの組み合わせにより実現するものであってもよい。
【００５９】さらに、上記レベルシフト回路により第１段階のオフセットを持たせ、上記差動増幅回路（ＤＡ）により第２段階のオフセットを持たせ、両者の合成により前記のような比較的大きなオフセットを持つようにしてもよい。この構成では、比較的大きなオフセットを２段階に分けて設定できるため、ペア素子の相対バラツキを小さくすることができる。
【００６０】図９には、図１に示したような信号伝送回路の動作の一例を説明するための波形図が示されている。この実施例では、電源電圧ＶＤＤが＋５Ｖのような電圧を用いた場合を例にして示されている。
【００６１】出力回路の出力ＭＯＳＦＥＴＱ１のゲートに供給される入力信号Ｖinは、ＬＯＧＩＣ１の電源電圧ＶＤＤに対応した５Ｖ振幅の信号である。上記出力すべき信号Ｖinがハイレベルのとき、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオン状態となってほぼ回路の接地電位のようなロウレベルがバスライン１に出力される。実際には、ＭＯＳＦＥＴＱ１もオン抵抗値を持つので、上記終端抵抗ＲＺとＭＯＳＦＥＴＱ１のオン抵抗値によりロウレベルが決定されるが、ＭＯＳＦＥＴＱ１のオン抵抗値を終端抵抗ＲＺに比べて十分小さくすることにより、ほぼ回路の接地電位のようなロウレベルにすることができる。
【００６２】上記のようなロウレベルと終端電圧ＶＴに対応し、電源電圧ＶＤＤからみたときに回路の接地電位側にレベルが偏倚した信号がバスライン１を通して伝送される。このような信号レベルＶＢＵＳ及び基準電圧としての接地電位ＶＲＥＦが入力されるレベルシフト回路では、入力ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴのコンダクタンス比に対応して回路の接地電位０Ｖと電源電圧＋５Ｖの中間電位にレベルシフト動作と、前記のようなオフセットが持たせられている。すなわち、基準電圧ＶＲＥＦを受ける入力回路は、レベルシスト量が入力信号ＶＢＵＳに対して相対的に約４００ｍＶ大きくされる。
【００６３】上記のようなレベルシフト量に差を持たせる手段として、差動ＭＯＳＦＥＴＱ４，Ｑ５、負荷ＭＯＳＦＥＴＱ６，Ｑ７のコンダクタンス、言い換えるならば、ＭＯＳＦＥＴのサイズ比を選定することにより容易に、しかも高精度で実現することができる。同図のようなオフセットを持たせる例としては、ＭＯＳＦＥＴＱ４とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを小さく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、ＭＯＳＦＥＴＱ７より小さく形成するようにすればよい。
【００６４】上記のようなオフットとレベルシフト動作によって、その出力信号ａとｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを基準にして伝送される信号ａがハイレベル／ロウレベルに変化するものとなる。これを受けて、差動増幅回路（ＤＡ）が高感度の動作領域での増幅動作を行うので、上記ハイレベル／ロウレベルの判定を行い、前記のようなＣＭＯＳインバータ回路からなる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、それが搭載されたＬＯＧＩＣに取り込むことができる。
【００６５】図１０には、図７に示したような信号伝送回路の動作の一例を説明するための波形図が示されている。この実施例では、電源電圧ＶＤＤが＋５Ｖのような電圧を用いた場合を例にして示されている。
【００６６】この実施例では、基準電位側のバスライン２の終端抵抗ＲＺが終端電圧ＶＴ側に接続されることに応じて、バスライン２を通して伝えられる基準電圧がＶＴに対応した電圧とされる。これにより、図８のような差動入力回路では、図９の場合とは逆レベルシフト量に差を持たせる例として、ＭＯＳＦＥＴＱ４とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを大きく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、ＭＯＳＦＥＴＱ７より大きく形成するようにすればよい。
【００６７】これにより、入力信号ＶＢＵＳのレベルシフト量が、基準電圧ＶＲＥＦのレベルシフト量より相対的に大きくされる。このレベルシフト回路の出力信号ａとｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを基準にして伝送される信号ａがハイレベル／ロウレベルに変化するものとなる。これを受けて、差動増幅回路（ＤＡ）が高感度の動作領域での増幅動作を行うので、上記ハイレベル／ロウレベルの判定を行い、前記のようなＣＭＯＳインバータ回路からなる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、それが搭載されたＬＯＧＩＣに取り込むことができる。
【００６８】図１の実施例にいては、多数の出力回路が動作してマルチビット同時出力する際に生じるスイッチングノイズが前記のような低振幅とされる信号レベルに対して無視できなくなると動作マージンが悪化するという問題が生じる。そこで、前記図４の実施例のように、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態により発生するノイズは、上記直列抵抗ＲＳを介してバスライン２側にも送出されることとなり、それを受ける受信側の差動入力回路７又は８において相殺ないし低減させることができるようになる。
【００６９】しかしながら、上記図４の構成では、バスライン１と２に接続されるＬＯＧＩＣが３以上存在し、例えば２つのＬＯＧＩＣ９と１０との間で信号伝送を行うときに、それ以外のＬＯＧＩＣ１１等において内部回路により信号処理を行うときには、上記バスライン２を通して上記信号伝送動作により発生するノイズがのることになってしまうという問題が生じる。
【００７０】図１１には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【００７１】同図には複数ビットのバスに含まれる１ビット分の回路構成が代表的に示され、その１ビット分の信号線１に並走するリファレンス線２が設けられ、信号線１とリファレンス線２の両端はラインの特性インピーダンスに等しい値の終端抵抗ＲＺで終端される。本実施例において信号線１の終端電圧ＶＴは、特に制限されないが、従来技術のＧＴＬバス回路における＋１．２Ｖよりも低い＋０．８Ｖとされる。リファレンス線２は接地電位ＧＮＤに終端される。ＬＳＩ１〜ＬＳＩ３は上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路である。
【００７２】各々の半導体集積回路ＬＳＩ１〜ＬＳＩ３は、論理回路（ＬＯＧＩＣ）９〜１１、出力回路３〜５、及び入力回路６〜８を備える。上記半導体集積回路ＬＳＩ１〜ＬＳＩ３は、図示しない回路ボードに実装され、その動作電源は当該回路ボードに敷設された接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給される。上記リファレンス線２の終端電位としての接地電位ＧＮＤは上記回路ボードの電源配線を介して供給され、また、信号線１の終端電位ＶＴは、特に制限されないが、回路ボード上の電源回路を介して供給される。
【００７３】上記出力回路（送信回路）３は、上記信号線１と半導体集積回路の接地電位（回路ボード上の接地電位ＧＮＤ用電源配線を介して半導体集積回路に供給される接地電位）との間に配置され、出力制御信号としてのインバータ回路ＩＮＶ１の出力駆動信号にてスイッチ制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記リファレンス線２と半導体集積回路の接地電位との間に配置され上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態に同期してオン／オフ状態に制御されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ１’とを供える。上記ＭＯＳＦＥＴＱ１とＱ１’は、共にオープンドレイン形式であり、本実施例に従えば共にインバータ回路ＩＮＶ１により形成される出力駆動信号にてスイッチ制御される。出力駆動信号は、論理回路９の出力信号を受けて反転出力するインバータＩＮＶ１ら出力され、バス伝達情報を含む。
【００７４】上記入力回路（受信回路）６は、前記実施例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れるべき電位又はオフ状態によって信号線１に現れるべき電位ＶＴとを識別するための参照電位（リファレンス電圧）とされる入力オフセットを持ち、リファレンス線２のレベルに上記入力オフセットを加えたレベルと上記信号線１のレベルとのレベル差を差動増幅して論理回路９に供給するものである。
【００７５】換言すれば、上記入力回路６は、上記駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位を、接地電位ＧＮＤを参照電位として識別できるようにするための入力オフセットを持ち、リファレンス線２のリファレンス入力信号と上記信号線１の信号波形のレベルとのレベル差を差動増幅して論理回路９に供給するものである。入力回路６における入力オフセットは、特に制限されないが、本実施例に従うと、ＶＴ／２＝＋０．４Ｖ程度とされる。そのような入力オフセットは、例えば入力回路６における一対の差動回路の回路定数のアンバランスによって形成することができる。
【００７６】斯る入力オフセットを持つ入力回路６においては、接地電位ＧＮＤが見掛け上リファレンス電圧として入力されるが、実際には接地電位ＧＮＤに当該入力オフセットを加えた電圧レベルが回路動作上のリファレンス電圧となって差動増幅される。したがって入力回路６は、リファレンス線２の接地電位ＧＮＤに入力オフセットを加えた電圧レベルに対して信号線１の信号波形のレベルが高いか低いかに応じた論理レベルの信号を出力する。尚、論理回路９はそれを含む半導体集積回路の機能に応じた適宜の論理構成を有し、その具体的な論理構成若しくは回路構成は限定されない。
【００７７】図１１に示された実施例の動作を次に説明する。複数の半導体集積回路ＬＳＩ１〜３の出力回路３〜５が何れも動作していないとき、信号線１の電位は、終端電圧ＶＴと同じ値となっている。今たとえば、半導体集積回路ＬＳＩ１の出力回路３の出力動作が選択され、例えば駆動信号によってオープンドレインの駆動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位は接地電位へ向けて引き下げられる。本実施例ではリファレンス線２は接地電位ＧＮＤに終端され、半導体集積回路ＬＳＩ１〜ＬＳＩ３の差動入力回路６〜８のリファレンス入力へ接続される。このとき、入力回路６〜８はリファレンス電圧Ｖｒｅｆに相当する入力オフセットを持つので、信号線１の電位が入力オフセット電圧以下まで降下すると、入力動作を行うべき別の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路７又は８はその入力の変化を識別することができる。
【００７８】図１１には１ビット分の構成しか示されていないが、例えば半導体集積回路ＬＳＩ１に含まれる多数の出力回路によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップ内の共通の接地電位パターン（半導体集積回路内部において接地電位を供給する配線パターン）に向けて多数の出力回路から電流が供給されると、そのパターン若しくは当該パターンに接続するホディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。このようなグランドノイズは信号線１に載る前記のような小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。
【００７９】この実施例では、上記ノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。したがって、上記信号線１とリファレンス線２を介して接続される他の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路７又は８に伝達される信号線１とリファレンス線２には同じグランドノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このことは、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、また、信号線の終端電位も＋０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。
【００８０】このとき、受信側の半導体集積回路ＬＳＩ２又はＬＳＩ３においては、リファレンス線２に対応して設けられるスイッチＭＯＳＦＥＴＱ２’及びＱ３’は共にオフ状態にされている。それ故、リファレンス線２に意図的に載せられたノイズが、半導体集積回路ＬＳＩ２及びＬＳＩ３の接地電位に伝えられることがない。このため、かかる半導体集積回路ＬＳＩ２及びＬＳＩ３の論理回路１０及び１１の接地電位に不所望なノイズがのることがないので動作マージンが悪化してしまうという問題も生じない。
【００８１】この実施例における入力回路は、前記図８に示された回路が利用される。すなわち、図８を用いて説明を繰り返すならば、次の通りである。接地電位側に偏った小振幅の入力信号を電源電圧ＶＤＤと接地電位ＧＮＤとの中間レベル程度に電位シフトする高入力インピーダンスのレベルシフト回路ＬＳと、このレベルシフト回路ＬＳの出力を差動増幅する差動増幅回路ＤＡと、この差動増幅回路ＤＡ出力をＣＭＯＳレベルの信号振幅（ＶＤＤ例えば５Ｖ）に変換するバッファ回路ＢＡから構成される。
【００８２】上記レベルシフト回路ＬＳは、上記信号線１の接地電位に偏った微小なレベル変化を、センスアンプＤＡの増幅動作上最も高感度となる動作点付近でのレベル変化に電位シフトする。即ち、このレベルシフト回路ＬＳは、特に制限されないが、出力のドレイン電位を入力電圧に追従変化させるもので、具体的には、電流増幅トランジスタとしてのＰチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５に、ゲートが電源電圧ＶＤＤでバイアスされたＮチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７が直列接続され、特に制限されないが、ＭＯＳＦＥＴＱ４のゲートに対応した入力端子ＩＮＢは信号線１が結合され、ＭＯＳＦＥＴＱ５のゲートに対応した入力端子ＩＮＴはリファレンス線２が結合される。
【００８３】上記ＭＯＳＦＥＴＱ４，Ｑ５の共通ソースはゲートが接地電位にバイアスされたＰチャンネル型ＭＯＳＦＥＴＱ８を介して電源電圧ＶＤＤに結合され、上記ＭＯＳＦＥＴＱ６，Ｑ７の共通ソースは制御信号ＥＮにてスイッチ制御されるパワースイッチＭＯＳＦＥＴＱ１５を介して接地電位に結合される。このレベルシフト回路ＬＳの出力端子は、ＭＯＳＦＥＴＱ４とＱ６の結合ノードｂ、及びＭＯＳＦＥＴＱ５とＱ７の結合ノードａとされる。このレベルシフト回路ＬＳにおける入力電圧に対する出力電圧のレベルシフト量は、ＭＯＳＦＥＴＱ４（Ｑ５）のしきい値電圧、ゲート酸化膜容量やチャネル中のキャリア移動どなどによって決定される定数、及びＭＯＳＦＥＴＱ６（Ｑ７）のソース・ドレイン電流によって決定され、次段のセンスアンプＤＡの動作点との関係において例えば５Ｖ電源の場合には２Ｖ〜２．５Ｖ程度に設定されている。
【００８４】レベルシフト回路ＬＳの出力負荷は次段のセンスアンプＤＡの入力ゲート容量だけであるから、レベルシフト回路ＬＳによるレベルシフト動作に要する時間は実質的に無視し得る程短い時間とされる。しかも、レベルシフト回路ＬＳが活性化されるときにはその構造上直流電流パスが形成されるが、レベルシフト回路ＬＳの駆動負荷は極めて小さいから、その直流電流パスの貫通電流が比較的小さくても高速レベルシフト動作には実質的な影響を与えず、これに応じてレベルシフト回路ＬＳを構成するＭＯＳＦＥＴの定数は適当に設定される。
【００８５】センスアンプＤＡは、特に制限されないが、ソースが共通接続された差動対を成す一対のＮチャンネル型入力ＭＯＳＦＥＴＱ９，Ｑ１０と、当該入力ＭＯＳＦＥＴＱ９，Ｑ１０のドレイン電極に結合されたカレントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１，Ｑ１２と、ゲートが電源電圧ＶＤＤでバイアスされ上記入力ＭＯＳＦＥＴＱ９，Ｑ１０の共通ソースと上記パワースイッチＭＯＳＦＥＴＱ１５のドレインとに結合されたＮチャンネル型ＭＯＳＦＥＴＱ１４とから成る。カレントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１，Ｑ１２のソース電極は電源電圧ＶＤＤに接続され、それらゲート電極の共通接続端は入力ＭＯＳＦＥＴＱ１１のドレイン電極に結合される。上記入力ＭＯＳＦＥＴＱ９，Ｑ１０のゲートには、レベルシフト回路ＬＳの出力ｂ，ａが夫々供給される。
【００８６】図８の入力回路において上記入力オフセットは、特に制限されないが、能動負荷を構成するＭＯＳＦＥＴＱ１１とＱ１２とのコンダクタンス若しくはゲート幅のアンバランスによって、或は入力ＭＯＳＦＥＴＱ９とＱ１０の同様なアンバランス、更には上記の能動負荷ＭＯＳＦＥＴと入力ＭＯＳＦＥＴ双方による同様のアンバランスによって設定する。このような入力オフセットはレベルシフト回路ＬＳにおけるレベルシフト量を左右でアンバランスにすることによって設定してもよい。
【００８７】上記ＭＯＳＦＥＴＱ１０のドレインはセンスアンプＤＡの出力として次段のバッファ回路の入力に結合される。バッファ回路は直列接続されたＣＭＯＳインバータＩＮＶ４，ＩＮＶ５によって構成される。ＣＭＯＳインバータＩＮＶ５の入力と回路の電源電圧ＶＤＤとの間には、特に制限されないが、そのゲートに上記制御信号ＥＮを受けるＰチャンネル型プリセットＭＯＳＦＥＴＱ１３が設けられる。ＣＭＯＳインバータＩＮＶ５の出力ＯＵＴは、前記のような論理回路９等に供給される。
【００８８】上記制御信号ＥＮがローレベルとされると、パワースイッチＭＯＳＦＥＴＱ１５がオフ状態となるため、センスアンプＤＡは非動作状態とされ、ＭＯＳＦＥＴＱ１６のドレイン電位は不確定レベルになろうとする。ところが、上記制御信号ＥＮがローレベルとされることでプリセットＭＯＳＦＴＱ１３がオン状態となることから、バッファ回路の入力段回路であるＣＭＯＳインバータ回路ＩＮＶ４の入力は強制的に回路の電源電圧ＶＤＤとされ、かかる入力回路の非活性状態において出力信号ＯＵＴは電源電圧ＶＤＤのレベルに固定される。
【００８９】一方、制御信号ＥＮがハイレベルとされると、パワースイッチＭＯＳＦＥＴＱ１５がオン状態で、且つ、プリセットＭＯＳＦＥＴＱ１３がオフ状態となるため、レベルシフト回路ＬＳ及びセンスアンプＤＡは活性化される。このとき、信号線１とリファレンス線２とのレベルは、レベルシフト回路ＬＳによってその中心レベルがシフトされ、ＶＤＤ／２のようなバイアスレベルを持つ相補信号ｂ及びａとしてセンスアンプＤＡに伝達される。この実施例において、センスアンプＤＡは、前述のように、上記バイアスレベルＶＤＤ／２においてその増幅率が最大となるように設計されている。
【００９０】図１２には本発明の更に他の一実施例に係る信号伝送回路が示されている。同図には、１ビット分の信号線について代表的に示されている。図１１に示される実施例ではリファレンス電位に相当する入力オフセットを持った入力回路を要したが、この実施例は、従来技術のＧＴＬバス回路と同様にリファレンス電圧それ自体を受ける形式の入力回路６’〜８’を適用するものである。
【００９１】すなわち、図１１の実施例との構成上の相違は、リファレンス線２の終端電圧をリファレンス電位Ｖｒｅｆとし、またリファレンス線２に接続される出力回路３〜５のオープンドレイン形式のＮチャンネル型スイッチングＭＯＳＦＥＴＱ１’〜Ｑ３’のソースは回路の接地電位ではなく、例えば半導体集積回路の内部回路で生成されるリファレンス電位Ｖｒｅｆに接続される。
【００９２】出力回路３〜５において回路の接地電位とリファレンス電位Ｖｒｅｆとの間には、カップリングコンデンサが接続され、送信側とされる半導体集積回路の接地電位の変動（ノイズ）を当該カップリングコンデンサを通してリファレンス電位Ｖｒｅｆに重畳させてリファレンス線２に与えるようになっている。
【００９３】入力回路６’〜９’はその入力動作が論理回路９〜１１から指示されると、信号線１のレベルがリファレンス線２のレベルに対して低いか高いかに応じた論理値の信号を当該論理回路９〜１１に供給する。入力回路６’〜８’の構成も図８と同様の回路構成を採用することができる。但し本実施例の場合には積極的に入力オフセットを設定する必要はなく、レベルシフト回路ＬＳ及びセンスアンプＤＡにおける夫々の差動回路の回路特性は左右でバランスされるよう構成されている点が図１１の実施例に使用される場合との相違とされる。
【００９４】図１２の実施例においても１ビット分の構成しか示されていないが、１つの半導体集積回路に含まれる多数の出力回路３によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップＬＳＩ１内の共通の接地電位パターンに向けて多数の出力回路３から電流が供給されると、そのパターン若しくは当該パターンに接続するボンディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。
【００９５】このようなグランドノイズは信号線１に載る小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。このとき、当該グランドノイズは、カップリングコンデンサを介してリファレンス電位（参照電位）Ｖｒｅｆに重畳されており、その結果当該グランドノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。
【００９６】したがって、他の半導体集積回路装置ＬＳＩ２又はＬＳＩ３の入力回路７’又は８’に伝達される信号線１とリファレンス線２のレベルには同じスイッチングノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このため、上記図１１の実施例同様に、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、受信側とされる半導体集積回路ＬＳＩ２又はＬＳＩ３においては、スイッチングＭＯＳＦＥＴＱ２’とＱ３’がオフ状態にされているから、リファレンス線２に意図的にのせたノイズがその接地電位にまで混入してしまうという不都合を防止することができる。
【００９７】この実施例でも、信号線１の終端電位も０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。特に、本実施例においては、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなくてはならないが、入力回路６’〜８’には特別なオフセット電圧を設定しなくてもいので、ＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能である。
【００９８】前記図１の実施例のように、基準電圧を回路の接地電位とした場合には、図１３の波形図に示すように、終端電圧ＶＴの使用範囲が制限されてしまう。つまり、図１３（Ａ）のように、終端電圧ＶＴが前記０．８Ｖ程度のように比較的低い場合、信号Ｓ１のロウレベルＶOL11は駆動ＭＯＳＦＥＴＱ１等のオン抵抗値とそれに流れる電流によって決定される。こように終端電圧ＶＴが比較的低いときには上記ロウレベルＶOL11も比較的小さいから接地電位ＧＮＤを基準にしたオセットＶIOS によってもレベルマージンを確保することができる。
【００９９】しかし、終端電圧を高くすると、（Ｂ）や（Ｃ）のように駆動ＭＯＳＦＥＴに流れる電流が増大し、信号Ｓ２やＳ３のようにロウレベルＶOL12、ＶOL13のように上昇するのに対して、実質的な基準電圧としてのオフセット電圧ＶIOS は固定であるから、ロウレベル側のマージンがなくなってしまう。つまり、前記図１や図１１等の実施例のように回路の接地電位を基準電位とした場合には、終端電圧ＶＴの設定範囲が狭くなってしまい、終端電圧ＶＴを比較的広い範囲で使用したいシステムでは使い勝手が悪くなる。
【０１００】そこで、図７の実施例のように終端電圧ＶＴを基準電圧として使用した場合には、図１４（Ａ）、（Ｂ）及び（Ｃ）のように、終端電圧ＶＴが大きくなることより、信号Ｓ１、Ｓ２及びＳ３のロウレベルＶOL1 、ＶOL2 及びＶOL3 のように接地電位ＧＮＤに対して高くされた場合でも、実質的な基準電圧としてのオフセット電圧ＶIOS がそれぞれのハイレベルＶOH1 、ＶOH2 及びＶOH3 のような終端電圧ＶＴを基準にして設定されているため、終端電圧ＶＴに影響されない。このように、終端電圧ＶＴを基準電圧として用いる構成では、終端電圧ＶＴの設定範囲を広くでき、あるいはその変動の実質的な影響を受けなくできる。
【０１０１】図１５には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。この実施例では、上記終端電圧ＶＴを基準電圧として用いた場合に対応されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【０１０２】同図には複数ビットのバスに含まれる１ビット分の回路構成が代表的に示され、その１ビット分の信号線１に並走するリファレンス線２が設けられ、信号線１とリファレンス線２の両端はラインの特性インピーダンスに等しい値の終端抵抗ＲＺで終端されて終端電圧ＶＴが与えられる。終端電圧ＶＴは、特に制限されないが、前記同様にＧＴＬバス回路における＋１．２Ｖよりも低い＋０．８Ｖとされる。ＬＳＩ１〜ＬＳＩ４は上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路である。
【０１０３】各の半導体集積回路ＬＳＩ１〜ＬＳＩ４は、論理回路（ＬＯＧＩＣ）９〜１２、出力回路１３〜１６、及び入力回路１６〜１９を備える。上記半導体集積回路ＬＳＩ１〜ＬＳＩ４は、図示しない回路ボードに実装され、その動作電源は当該回路ボードに敷設された接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給される。上記信号線１とリファレンス線２の終端電圧ＶＴは、特に制限されないが、回路ボード上の電源回路を介して供給される。
【０１０４】上記半導体集積回路ＬＳＩ１に設けられた出力回路（送信回路）１３は、上記信号線１とかかる半導体集積回路ＬＳＩ１の接地電位（回路ボード上の接地電位ＧＮＤ用電源配線を介して半導体集積回路に供給される接地電位）との間に配置され、出力制御信号としてのインバータ回路ＩＧ１の出力駆動信号にてスイッチ制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記リファレンス線２にカップリングコンデンサ（結合コンデンサ）Ｃ１を介して接続される出力端子と半導体集積回路の接地電位との間に配置され、上記同様なインバータ回路ＩＧ２の出力駆動信号にて上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態に同期してオン／オフ状態に制御されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ５とを供える。上記ＭＯＳＦＥＴＱ１とＱ５は、共にオープンドレイン形式であり、本実施例に従えばそれぞれに対応して設けられるインバータ回路ＩＧ１，ＩＧ２により形成される出力駆動信号にてスイッチ制御される。
【０１０５】上記半導体集積回路ＬＳＩ１に設けられた入力回路（受信回路）１６は、前記実施例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れるべき電位又はオフ状態によって信号線１に現れるべき電位ＶＴとを識別するための参照電位（リファレンス電圧）とされる入力オフセットを持ち、リファレンス線２のレベルに上記入力オフセットを加えたレベルと上記信号線１のレベルとのレベル差を差動増幅して論理回路９に供給するものである。ただし、入力回路１６には、リファレンス線２のレベルを取り込むための専用の入力端子が設けられる。つまり、この実施例では、前記のようなカップリングコンデンサＣ１が設けられているので、半導体集積回路ＬＳＩ１の内部で出力回路１３の基準電圧側の駆動ＭＯＳＦＥＴＱ５のドレインと接続できない。ＭＯＳＦＥＴＱ５と並列接続される抵抗Ｒ５は、ＭＯＳＦＥＴＱ５がオフ状態のときにカップリングコンデンサＣ１に終端電圧ＶＴを定常的に印加させるバイアス回路を構成する。
【０１０６】換言すれば、上記入力回路１６は、上記駆動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位を、終端電圧ＶＴを参照電位として識別できるようにするための入力オフセットを持ち、リファレンス線２のリファレンス入力信号と上記信号線１の信号波形のレベルとのレベル差を差動増幅して論理回路９に供給するものである。入力回路１６における入力オフセットは、特に制限されないが、本実施例に従うと、ＶＴ／２＝＋０．４Ｖ程度とされる。そのような入力オフセットは、例えば入力回路１６における一対の差動回路の回路定数のアンバランスによって形成することができる。
【０１０７】斯る入力オフセットを持つ入力回路１６においては、終端電圧ＶＴが見掛け上リファレンス電圧として入力されるが、実際には終端電圧ＶＴに当該入力オフセットを加えた電圧レベルが回路動作上のリファレンス電圧となって差動増幅される。したがって入力回路１６は、リファレンス線２の終端電圧ＶＴに入力オフセットを加えた電圧レベルに対して信号線１の信号波形のレベルが高いか低いかに応じた論理レベルの信号を出力する。尚、論理回路９はそれを含む半導体集積回路の機能に応じた適宜の論理構成を有し、その具体的な論理構成若しくは回路構成は限定されない。他の半導体集積回路ＬＳＩ２〜ＬＳＩ４に設けられる出力回路１４〜１６及び入力回路１７〜１９も、前記同様な回路により構成される。
【０１０８】図１５に示された実施例の動作を次に説明する。複数の半導体集積回路ＬＳＩ１〜４の出力回路１３〜１６が何れも動作していないとき、信号線１の電位は、終端電圧ＶＴと同じ値となっている。今たとえば、半導体集積回路ＬＳＩ１の出力回路１３の出力動作が選択され、例えば駆動信号によってオープンドレインの駆動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位は接地電位へ向けて引き下げられる。本実施例ではリファレンス線２は終端電圧ＶＴに終端され、半導体集積回路ＬＳＩ１〜ＬＳＩ４の差動入力回路１６〜１９のリファレンス入力へ接続される。このとき、入力回路１６〜１９はリファレンス電圧Ｖｒｅｆに相当する入力オフセットを持つので、信号線１の電位が入力オフセット電圧以下まで降下すると、入力動作を行うべき別の半導体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路においてはその入力の変化を識別することができる。
【０１０９】図１５には１ビット分の構成しか示されていないが、例えば半導体集積回路ＬＳＩ１に含まれる多数の出力回路によるマルチビット同時出力に際して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当該半導体集積回路チップ内の共通の接地電位パターン（半導体集積回路内部において接地電位を供給する配線パターン）に向けて多数の出力回路から電流が供給されると、そのパターン若しくは当該パターンに接続するホディングワイヤーやリード端子などのインダクタンス成分によって当該接地電位パターンの接地電位が変化して不所望なノイズ成分となる。このようなグランドノイズは信号線１に載る前記のような小振幅の送信波形に重畳され、信号線１のレベルを不所望に変化させる。
【０１１０】この実施例では、上記ノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ制御されるスイッチングＭＯＳＦＥＴＱ５とカップリングコンデンサＣ１を介してリファレンス線２にも伝達される。換言すれば、信号線１とリファレンス線２には同じグランドノイズが同相で載ることになる。したがって、上記信号線１とリファレンス線２を介して接続される他の半導体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路に伝達される信号線１とリファレンス線２には同じグランドノイズが載っているので、差動増幅に際して当該ノイズは相殺される。このことは、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよりも小さな振幅とすることを可能にして、バスによる信号伝送の高速化を実現し、また、信号線の終端電位も＋０．８ＶというようにＧＴＬバス回路よりも低くでき、低消費電力の信号伝送を実現することができる。
【０１１１】このとき、受信側の半導体集積回路ＬＳＩ２〜ＬＳＩ４においては、リファレンス線２に対応して設けられるスイッチＭＯＳＦＥＴＱ６〜Ｑ８は共にオフ状態にされている。それ故、リファレンス線２に意図的に載せられたノイズが、半導体集積回路ＬＳＩ２〜ＬＳＩ４の接地電位に伝えられることがない。このため、かかる半導体集積回路ＬＳＩ２〜ＬＳＩ４の論理回路１０〜１２の接地電位に不所望なノイズがのることがないので動作マージンが悪化してしまうという問題も生じない。
【０１１２】図１６には、この発明に係る信号伝送回路の更に他の一実施例の回路図が示されている。この実施例では、上記終端電圧ＶＴを基準電圧として用いた場合に対応されている。同図の信号伝送路は、前記図１のような実施例と同様に半導体集積回路装置を含む電子装置が実装されるプリント基板等のような実装基板又は大規模の半導体集積回路に形成される。
【０１１３】この実施例では、上記信号線１及びリファレンス線２に信号端子が結合された複数個の半導体集積回路ＬＳＩ１〜ＬＳＩ４の相互で、信号の受信を行うものではなく、半導体集積回路ＬＳＩ１を信号の発信専用とし、他の半導体集積回路ＬＳＩ２〜ＬＳＩ４を受信専用とするものである。この構成では、発信専用とされる半導体集積回路ＬＳＩ１には入力回路１６は基本的には不要であるが、出力信号のモニターを行うため等に設けられている。
【０１１４】上記のように半導体集積回路ＬＳＩ１〜ＬＳＩ４が受信専用とされるため、発信専用とされる半導体集積回路ＬＳＩ１の出力回路１３は、駆動ＭＯＳＦＥＴＱ９と、そこで発生する接地電位のノイズをそのまま出力端子を介して出力させる。出力端子にはカップリングコンデンサＣ５によりリファレンス線２に接続される。このように、信号の伝送が一方向にのみ行われる場合には、出力回路の簡素化が図られる。
【０１１５】図１７には、上記図１５の実施例における１ビット分の出力回路と入力回路の一部の一実施例のレイアウト図が示されている。同図の回路素子を構成する各パターンは、公知の半導体集積回路の製造技術により単結晶シリコンのような半導体基板上において形成される。
【０１１６】３２は第２層目のアルミニュウム層からなり、回路の接地電位を供給する配線とされる。３３も第２層目のアルミニュウム層からなり、電源電圧ＶＤＤを供給する配線とされる。上記接地配線３２の下側には、駆動ＭＯＳＦＥＴＱ１とＱ５が形成される。３９と４０は第１層目のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ１のドレインに接続される。４２も第１層目のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ１のソースに接続されるとともに、そのまま延びてＣＭＯＳインバータ回路ＩＧ１とＩＧ５を構成するＮチャンネル型ＭＯＳＦＥＴのソースと接続される。そして、この配線４２は、上記第２層目のアルミニュウム層３２に接続されて回路の接地電位が与えられる。
【０１１７】３７と３８は、ＭＯＳＦＥＴＱ５とＱ１のゲート電極を構成するポリシリコン層であり、１層目のアルミニュウム層からなる配線４８と４９により、上記ＣＭＯＳインバータ回路ＩＧ５とＩＧ１の出力であるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのドレインに接続される。４８−１と４９−１は、ポリシリコン層からなり、上記ＣＭＯＳインバータ回路ＩＧ５とＩＧ１を構成するＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのゲート電極を構成するとともに、配線により共通接続されて図示しない論理回路に接続されて、出力すべき信号が伝えられる。
【０１１８】Ｒ５は、駆動ＭＯＳＦＥＴＱ５のドレインが接続された出力端子３９に接続されるカップリングコンデンサに定常的にバイアス電圧を与える抵抗であり、ＭＯＳＦＥＴのゲート電極と同時に形成されるポリシリコン層により構成される。この抵抗Ｒ５の一端は、回路の接地電位を与える配線４２に接続され、他端は上記出力端子３９と一体的に形成される配線に接続される。
【０１１９】４１は、入力端子であり、図示しない入力回路の入力端子と接続される。４２は、上記同様に入力回路に接地電位を与える内部配線である。３４、３５及び３６は、上記出力回路と入力回路のセル領域を示すものである。このように出力回のセル３４と３５を近接して配置することにより、駆動ＭＯＳＦＥＴＱ１のスイッチング動作によって接地電位を与える配線にノイズが重畳した場合でも、Ｑ５がＱ１に隣接して配置されているため、同一のノイズをリファレンス線２に出力させることができる。
【０１２０】図１８には、この発明に係る情報処理システムの一実施例のブロック図が示されている。この実施例は、特に制限されないが、ワークステーションのような高速で高性能の情報処理システムに向けられている。
【０１２１】高速で高性能のプロセッサユニットＰＵと、前記実施例のような信号伝送回路からなるＡバス（高速バス）により、バイポーラ型トランジスタ又はバイポーラ型トランジスタとＣＭＯＳ回路を組み合わせて構成されたＢｉ−ＣＭＯＳ構成の高速メモリＭ１及びインターフェイスＩＮＦと接続される。
【０１２２】上記プロセッサユニットＰＵは、上記Ａバスを通して高速に高速メモリＭ１等をアクセスしてデータ処理を行う。上記Ａバスには、少数点演算や画像処理等の専門のデータ処理を持つ、コプロサッサユニット等の周辺装置が必要に応じて接続される。
【０１２３】上記Ａバスは、超ＬＳＩにより構成される高速、高性能プロセッサユニットそのものに設けられる内部バスであってもよい。この場合には、Ａバスは半導体集積回路内に形成される。この場合、外来ノイズの影響が小さいことと、終端抵抗での発熱を最小に抑えるために終端電圧ＶＴは極限まで小さくされる。例えば、前記のように０．５Ｖ程度まで小さくされる。
【０１２４】上記インターフェイスＩＮＦは、上記ＡバスとＢバスとの間の相互の信号伝達動作を行う機能を持つ。Ｂバスも、特に制限されないが、前記実施例のような高速で低消費電力のバス回路が用いられる。このＢバスには、ＣＭＯＳスタティック型ＲＡＭ等のように比較的高速のメモリ装置Ｍ２等が接続される。このＢバスには、メモリ装置Ｍ２の他、システムの性能や機能に応じて必要とされる他の比較的高速の周辺回路が設けられる。
【０１２５】上記インターフェイスＩＮＦは、上記ＡバスとＣバスとの間の相互の信号伝達動作を行う機能も持つ。Ｃバスは、従来より広く用いられているような汎用のＴＴＬバスから構成される。これにより、比較的動作が遅くてよいダイナミック型ＲＡＭのようなメモリ装置Ｍ３や、磁気ディスク用のコントロール回路、ディスプレイ装置、プリンタ、あるいはキーボードといったような入出力装置Ｉ／Ｏが接続される。
【０１２６】このようなＣバスもシステム内に組み込むことにより、動作速度が要求されない周辺回路を、既存のメモリ装置、入出力装置及びバス回路をそのまま流用できるという利点が生じる。
【０１２７】すなわち、この実施例の情報処理システムでは、表示装置やプリンタ、キーボードといったようなデータ転送の速度が遅くてよいものは従来のＴＴＬバスに接続し、データ転送の速度を速くしたり、その消費電力が問題になる部分では、本発明に係る信号伝送回路を用いるようにすることによって、合理的で効率的な情報処理システムを構成することができる。
【０１２８】図１９には、上記信号伝送回路が適用されたワークステーションシステムの他の一実施例のブロック図が示される。この実施例のワークステーションシステムは各種データ処理を行う高性能プロセッサユニット５７、高性能プロセッサユニット５７のワーク領域及びデータの一時記憶領域などとされる高速メモリユニット５８、各種周辺装置とインタフェースされるＩ／Ｏコントロールユニット６１、その他周辺ＬＳＩとして位置付けられるような一般目的のＬＳＩ６０、及び上記それらのインタフェース制御を行うためのインタフェースＬＳＩ５９を備える。
【０１２９】上記高性能プロセッサユニット５７とインタフェースＬＳＩ５９はバス７０によって結合され、インタフェースＬＳＩ６３と高速メモリユニッ６２はバス（Ａ）によって結合される。インタフェースＬＳＩ５９、Ｉ／Ｏコントロールユニット６１、及び一般目的のＬＳＩ６０はＴＴＬインタフェースバス（Ｃ）によって結合される。
【０１３０】このワークステーションシステムにおいて上記バス（Ａ）及び（Ｃ）が上記信号線１とリファレンス線２を用いた低消費電力型の高速バスとされる。そして、高性能プロセッサユニット５７、インタフェースユニット５９、高速メモリユニット５８は、図１１又は図１５等において説明した半導体集積回路ＬＳＩ１〜ＬＳＩ４に代表される半導体集積回路によって構成される。したがって、高速プロセッサユニット５７と高速メモリユニット５８との間でのデータ伝送に際してグランドノイズによる誤動作を防止できるので、その信号振幅を従来のＧＴＬバス回路より小さくしても、高い信頼性を以って高速信号伝送を実現できる。
【０１３１】図２０には、上記ワークステーションシステムの一実施例の外観図が示されている。高速バスにより構成されるシステム全体はシステムボード６２に搭載される。高性能プロセッサユニット５７は、それぞれがモジュールボード６３に搭載されたプロセッサＬＳＩ６５から構成される。１つのモジュールボード６３に搭載されたプロセッサＬＳＩ６５間の伝送路は、かかるモジュールボード上に形成されたプリント配線により構成される。複数のモジュールボード間の接続は、システムボードに設けられたコネクタとシステムボードに形成されたプリント配線により行われる。
【０１３２】同様に、高速メモリユニット５８は、それぞれがモジュールボード６４に搭載された高速メモリＬＳＩ６６から構成される。１つのモジュールボード６４に搭載された高速メモリＬＳＩ６６に対するアクセスは、かかるモジュールボード上に形成されたプリント配線、システムボードに設けられたコネクタとシステムボードに形成されたプリント配線からなる信号線１とリリファレンス線２により構成される高速バスにより行われる。システムボード６２には、インタフェースユニット５９を構成するインターフェイスＬＳＩ６７が搭載され、かかるシステムボード６２上に形成されたプリント配線により接続される。
【０１３３】低速用バスからなるシステムは、他のシステムボード上に纏められて構成される。上記インターフェイスＬＳＩ６７を通した低速バスは、それが搭載されたシステムボード６２に形成されたプリント配線及び図示しないコネクタを介してフラットケーブル等の配線手段を通して上記システムボードの低速バスと接続される。
【０１３４】図２１には、上記高速バスにおける信号線１とリファレンス線２とのパターン図が示されている。同図（Ａ）のバスは、０からｎまでのｎ＋１ビットのバスにおいて信号線１とリファレンス線２を一本対一本で対応させて設けた例である。この場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴＱ１のスイッチングノイズをキャンセルする作用を完全化することができる。また、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤ又は電源電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響などを最小限にすることができる。
【０１３５】同図（Ｂ）は８本の信号線毎に１本のリファレンス線２を共有させる構成であり、（Ｃ）は１６本の信号線毎に１本のリファレンス線２を共有させる構成である。（Ｂ）及び（Ｃ）の構成は、リファレンス線２を共有する信号線１の１本でも駆動トランジスタＱ１等のスイッチングノイズを受けると、当該共有されるリファレンス線２にも同相でそのノイズが載るため、当該スイッチングノイズを受けない信号線の入力回路にとってリファレンス線２のそのようなノイズ成分は不所望な成分となる。但し、複数の信号線に共有されるリファレンス線２に与えられるその様なノイズの変化若しくはピーク値は信号線に一対一対応されるリファレンス線に与えられるノイズに比べて小さくされるから、１本のリファレンス線２が共有される信号線１の本数を適当に制限することによって、駆動トランジスタＱ１等のスイッチングノイズによる影響を同様に解消することができる。
【０１３６】上記の実施例から得られる作用効果は、下記の通りである。すなわち、（１） 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される送信回路をオープンドレイン出力回路を用いて信号伝送を行う方法ないし構成により、伝送される信号は、終端電圧に対応した小振幅にすることができ、そこでの電力消費を大幅に低減させることができるという効果が得られる。
【０１３７】（２） 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路を用いることにより、信号伝送路にのるコモンモードのノイズが差動入力回路により相殺され、しかもオフセットによって高精度の基準電圧が設定できるから上記の小振幅の信号に対して十分なレベルマージンを採ることができるという効果が得られる。
【０１３８】（３） 上記出力回路の出力端子と信号伝送路の接続点との間に直列抵抗を設けることによって、バスラインの接続点における特性インピーダンスの乱れを小さくでき、これによりそこでの電圧反射も小さくなるから低振幅の信号伝達と相俟って高速な信号伝送を行わせることができるという効果が得られる。
【０１３９】（４） 上記出力回路としてオープンドレインの出力回路を用いることにより、ワイヤードオア論理が採れるとともに、それぞれが異なる種類の電源電圧を持つ複数のディジタル回路を接続して相互に信号伝達を行わせることができるという効果が得られる。
【０１４０】（５） 上記駆動ＭＯＳＦＥＴのターン・オン又はターン・オフによって生ずる半導体集積回路内部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイッチ制御されるスイッチングＭＯＳＦＥＴを介してリファレンス線２にも伝達されるので、信号線１及びリファレンス線２にその様なグランドノイズを同相で載せることができ、入力回路に伝達される信号線１とリファレンス線２のレベルには同じノイズが載っているので、差動増幅に際して当該ノイズを相殺することができる。したがって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅の低振幅化により高速化と低消費電力化を図ることができるという効果が得られる。
【０１４１】（６） 上記（５）の構成では、信号送出を行う出力回路においてのみ、駆動トランジスタと同期してグランドノイズをリファレンス線に伝えるスイッチＭＯＳＦＥＴがオン状態にされるから、受信を行う半導体集積回路を含めた送信側以外の半導体集積回路では、上グランドノイズが接地電位に伝わるのを防止することができるという効果が得られる。
【０１４２】（７） リファレンス線を接地電位ＧＮＤ又は終端電圧ＶＴに終端させる構成においては、回路ボード上に参照電位Ｖｒｅｆを発生させる回路が不要にできるという効果が得られる。
【０１４３】（８） リファレンス線２に直接参照電位Ｖｒｅｆを供給する場合には、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなければならないが、入力回路には特別な入力オフセットを設定しなくてもよいので、既存のＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能になるという効果が得られる。
【０１４４】（９） 信号線１とリファレンス線２を一対一対応させてバスを構成する場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルする作用を完全化することができる。また、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響を最小限にすることができるという効果が得られる。
【０１４５】（１０） リファレンス線２を複数の信号線１に共有させてバスを構成する場合には、グランドノイズによる誤動作防止のマージンが小さくされるが、リファレンス線の本数を減らすことができるという効果が得られる。
【０１４６】（１１） リファレンス線２に基準電圧として終端電圧ＶＴを供給し、それを基準にした入力回路のオフセット電圧により実質的な参照電圧を形成することにより、終端電圧が大きく変動した場合のレベルマージンの確保や、終端電圧の設定幅を広くしても所望のレベルマージンを確保できるという効果が得られる。
【０１４７】（１２） 上記の高速バス回路を用いた高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築することにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行えるという効果が得られる。
【０１４８】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、信号伝送回路を構成する半導体集積回路は必ずしも上記実施例の出力回路と入力回路の双方を備えなくてもよく、個々の半導体集積回路の機能に応じて決定される性質のものである。また、信号線の終端電圧や参照電位は上記実施例に限定されず適宜変更可能であり、入力回路も上記実施例の回路構成に限定されない。また、駆動トランジスタ及びスイッチングトランジスタの導電型は上記実施例に限定されなく、バイポーラ型トランジスタを用いるものであってもよい。
【０１４９】図１２や図１５の実施例のようにカップリングコンデンサを用いる場合、かかるコンデンサを半導体集積回路に内蔵させるものであってもよい。この場合、小さな占有面積で大きな容量値を得るために、誘電体膜として強誘電体膜を利用するものであってもよい。あるいは、上記半導体集積回路チップとカップリングコンデンサとをモジュール化して１つのパッケージに収めるようにしてもよい。このようにすると、１ビット当たりの端子数を２本にすることができる。
【０１５０】上記の信号伝送回路は、高速コンピュータ等における１つの信号処理ユニット内の信号伝送回路として用いるものであってもよい。すなわち、信号の伝送線路の長さが比較的短くてよく、しかも信号伝達を低消費電力で高速に行う必要のある回路及びシステムに広く利用できる。
【０１５１】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される送信回路をオープンドレイン出力回路を用いて信号伝送を行う方法ないし構成により、伝送される信号は、終端電圧に対応した小振幅にすることができ、そこでの電力消費を大幅に低減させることができる。
【０１５２】信号の伝送路と基準電圧の伝送路とを並走するようにされた一対のペア配線を用い、信号の伝送路の特性インピーダンスに整合した終端抵抗を終端電圧に接続するとともに、基準電圧の伝送路の特性インピーダンスに整合した終端抵抗を上記終端電圧又は回路の接地電位に接続し、それに接続される受信回路を上記終端電圧の約１／２に設定されたオフセットが設けられた差動入力回路を用いることにより、信号伝送路にのるコモンモードのノイズが差動入力回路により相殺され、しかもオフセットによって高精度の基準電圧が設定できるから上記の小振幅の信号に対して十分なレベルマージンを採ることができる。
【０１５３】上記出力回路の出力端子と信号伝送路の接続点との間に直列抵抗を設けることによって、バスラインの接続点における特性インピーダンスの乱れを小さくでき、これによりそこでの電圧反射も小さくなるから低振幅の信号伝達と相俟って高速な信号伝送を行わせることができる。
【０１５４】上記出力回路としてオープンドレインの出力回路を用いることにより、ワイヤードオア論理が採れるとともに、それぞれが異なる種類の電源電圧を持つ複数のディジタル回路を接続して相互に信号伝達を行わせることができる。
【０１５５】上記駆動ＭＯＳＦＥＴのターン・オン又はターン・オフによって生ずる半導体集積回路内部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイッチ制御されるスイッチングＭＯＳＦＥＴを介してリファレンス線２にも伝達されるので、信号線１及びリファレンス線２にその様なグランドノイズを同相で載せることができ、入力回路に伝達される信号線１とリファレンス線２のレベルには同じノイズが載っているので、差動増幅に際して当該ノイズを相殺することができる。したがって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅の低振幅化により高速化と低消費電力化を図ることができる。
【０１５６】上記の構成では、信号送出を行う出力回路においてのみ、駆動トランジスタと同期してグランドノイズをリファレンス線に伝えるスイッチＭＯＳＦＥＴがオン状態にされるから、受信を行う半導体集積回路を含めた送信側以外の半導体集積回路では、上グランドノイズが接地電位に伝わるのを防止することができる。
【０１５７】リファレンス線を接地電位ＧＮＤ又は終端電圧ＶＴに終端させる構成においては、回路ボード上に参照電位Ｖｒｅｆを発生させる回路が不要にできる。
【０１５８】リファレンス線２に直接参照電位Ｖｒｅｆを供給する場合には、回路ボード上に参照電位Ｖｒｅｆの発生回路を設けなければならないが、入力回路には特別な入力オフセットを設定しなくてもよいので、既存のＧＴＬバス回路との共存若しくはＧＴＬバス回路との直接インタフェースが可能になる。
【０１５９】信号線１とリファレンス線２を一対一対応させてバスを構成する場合には、各出力ビットの信号線１及びリファレンス線２には完全同相のノイズが載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルする作用を完全化することができるとともに、全ての隣接信号線１の間にはリファレンス線２が介在されるから、接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファレンス２はシールド線として機能され、隣接信号線間の容量性カップリングによるノイズの影響を最小限にすることができる。
【０１６０】リファレンス線２を複数の信号線１に共有させてバスを構成する場合には、グランドノイズによる誤動作防止のマージンが小さくされるが、リファレンス線の本数を減らすことができる。
【０１６１】リファレンス線２に基準電圧として終端電圧ＶＴを供給し、それを基準にした入力回路のオフセット電圧により実質的な参照電圧を形成することにより、終端電圧が大きく変動した場合のレベルマージンの確保や、終端電圧の設定幅を広くしても所望のレベルマージンを確保できる。
【０１６２】上記の高速バス回路を用いた高速情報処理部と、従来の低速バスを用いた低速情報処理部とをインターフェイス回路を介して相互に接続して階層的にシステムを構築することにより、それぞれの信号伝達速度に応じた効率のよい情報処理が行える。
【図面の簡単な説明】
【図１】この発明に係る信号伝送回路（バス回路）の一実施例を示す回路図である。
【図２】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図３】図２のバスライン１の特性インピーダンスを説明するための概念図である。
【図４】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図５】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図６】この発明に係る信号伝送回路の他の一実施例を示す回路図である。
【図７】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図８】この発明に係る差動入力回路の一実施例を示す回路図である。
【図９】図１の実施例回路の動作の一例を説明するための波形図である。
【図１０】図７の実施例回路の動作の一例を説明するための波形図である。
【図１１】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１２】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１３】この発明に係る信号伝送回路における接地電位をリファレンスとした場合の動作の一例を説明するための波形図である。
【図１４】この発明に係る信号伝送回路における終端電圧をリファレンスとした場合の動作の一例を説明するための波形図である。
【図１５】この発明に係る信号伝送回路の更に他の一実施例を示す回路図である。
【図１６】この発明に係る信号伝送回路の更に他の一実施例を示すの回路図である。
【図１７】図１５の出力回路と入力回路の一部の一実施例を示すレイアウト図である。
【図１８】この発明に係る情報処理システムの一実施例を示すブロック図である。
【図１９】上記信号伝送回路が適用されたワークステーションシステムの他の一実施例を示すブロック図である。
【図２０】図１９のワークステーションシステムの一実施例を示す外観図である。
【図２１】この発明に係る高速バスにおける信号線１とリファレンス線２の一実施例を示すパターン図である。
【図２２】従来技術（ＧＴＬ）の一例を説明するための回路図である。
【符号の説明】
１…信号のバスライン（信号線）、２…基準電圧のバスライン（リファレンス線）、３〜５，１３〜１６…出力回路、６〜８，１６〜１９…差動入力回路、９〜１２…ＬＯＧＩＣ（情報処理回路又は論理回路）、３２…ＧＮＤパターン（第２層目アルミニュウム）、３４…ＶＤＤパターン（第２層目アルミニュウム）、３４〜３６…入出力セル領域、３７〜３８…ゲートポリシリコンパターン、３９〜４０…出力端子、４１…入力端子、４２〜４３…配線パターン（第１層目アルミニュウム）、４５，４７…Ｎチャンネル型ＭＯＳＦＥＴの拡散層、４４，４６…Ｐチャンネル型ＭＯＳＦＥＴの拡散層、４８−１，４９−１…ゲートポリシリコンパターン、ＶＴ…終端電圧、ＲＺ…終端抵抗、ＶＤＤ，ＶＤＤ１〜ＶＤＤ３…ＬＯＧＩＣ電源電圧、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ３，ＩＧ１〜ＩＧ９…インバータ回路、ＲＳ…直列抵抗、ＰＵ…プロセッサユニット、Ｍ１〜Ｍ３…メモリ装置、ＩＮＦ…インターフェイス回路、Ｉ／Ｏ…入出力装置。ＬＳＩ１〜ＬＳＩ４…半導体集積回路。
【特許請求の範囲】
【請求項１】 並走するようにされた一対の配線の一方を信号の伝送路として両端にその特性インピーダンスに整合した終端抵抗を介して終端電圧を供給し、上記一対の配線の他方を基準電圧の伝送路として両端にその特性インピーダンスに整合した終端抵抗を介して上記終端電圧又は回路の接地電位を供給し、送信側からは接地電位と出力端子の間に設けられた駆動トランジスタにより信号送出を行い、受信側では上記終端電圧の約１／２に設定されたオフセット電圧により基準電圧を発生し、上記終端電圧が供給された増幅トランジスタと入力信号が供給された増幅トランジスタとが差動動作を行うようにして信号受信を行うことを特徴とする信号伝送方法。
【請求項２】 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対の配線により構成し、信号側配線の両端と終端電圧との間にその特性インピーダンスに整合した終端抵抗を接続し、基準電圧側配線の両端と終端電圧又は回路の接地電位との間にその特性インピーダンスに整合した終端抵抗を接続し、上記信号伝送路の任意の箇所に設けられる受信回路を上記終端電圧の約１／２に設定されたオフセット電圧により伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路により構成し、送信回路を接地電位と出力端子との間に設けられた駆動トランジスタにより構成してなることを特徴とする信号伝送回路。
【請求項３】 上記出力回路は、オープンドレイン出力回路であり、その出力端子と信号伝送路の接続点との間にインピーダンス整合用の直列抵抗が設けられ、これと同様な抵抗が回路の接地電位と基準電圧の伝送路の接続点との間に設けられるものであることを特徴とする請求項２の信号伝送回路。
【請求項４】 上記伝送路は複数対の配線からなり、受信回路と送信回路とは複数対の配線に対して複数回路が設けられるものであることを特徴とする請求項１、請求項２又は請求項３の信号伝送回路。
【請求項５】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して回路の接地電位を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項６】 両端に終端抵抗を介して終端電圧をそれぞれ受ける複数の第１の配線と、これに対応して並設されてなり、両端に終端抵抗を介してそれぞれ回路の接地電位を受ける複数の第２の信号線とによって構成されるバスラインと、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の出力回路を有する第１の半導体集積回路と、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の入力回路を有する第２の半導体集積回路とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記それぞれの入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行う入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項７】 複数ビットからなる出力信号を並列出力可能とされた複数からなる出力回路を備えた第１の半導体集積回路と、複数ビットからなる並列入力可能とされた複数からはなる入力回路とを備えた第２の半導体集積回路と、両端に終端抵抗を介して終端電圧を受け、上記出力回路及び入力回路がそのビット対応で結合される複数の第１の配線と、両端に終端抵抗を介して回路の接地電位を受け、複数ビット分を一群とする上記出力回路及び入力回路毎に、又は全ビット分の上記出力回路及び入力回路毎に共通接続された複数若しくは単数の第２の配線とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記それぞれの入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行う入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項８】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の信号線に並設されてなり、両端に終端抵抗を介して参照電位を受ける第２の配線と、上記第１及び第２の信号線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と参照電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してオン／オフ状態にスイッチ制御されるスイッチングトランジスタとを含み、上記入力回路は、第１の配線のレベルと第２の配線のレベルとの差を差動増幅する差動増幅回路を含むものであることを特徴とする信号伝送回路。
【請求項９】 両端に終端抵抗を介して終端電圧を受ける複数の第１の配線とこれに対応して並設されて参照電位を受ける第２の信号線とによって構成される複数ビット分のバスラインと、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の出力回路を有する第１の半導体集積回路と、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の入力回路を有する第２の半導体集積回路とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力制御信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と参照電位との間に配置され上記駆動トランジスタのオン状態に同期してオン状態に制御されるスイッチングトランジスタ及び上記参照電位と接地電位との間に配置されたカップリングコンデンサとを含み、上記入力回路は、第１の配線のレベルと第２の配線のレベルとの差を差動増幅する差動増幅回路を含むものであることを特徴とする信号伝送回路。
【請求項１０】 上記第１の半導体集積回路は第２の半導体集積回路と同様な上記入力回路を備え、第２の半導体集積回路は第１の半導体集積回路と同様な出力回路とを備えて成り、第１と第２の半導体集積回路との間で双方向に送信と受信とが可能にされるものであるものであることを特徴とする請求項５、請求項６、請求項７、請求項８又は請求項９の信号伝送回路。
【請求項１１】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して終端電圧を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及び上記出力端子と第２の配線との間に挿入されてなるカップリングコンデンサとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の終端電圧が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項１２】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して終端電圧を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と上記第２の配線に接続される出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及びスイッチングトランジスタの出力を上記出力端子に伝えるカップリングコンデンサとを含みとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の終端電圧が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項１３】 上記スイッチングトランジスタには上記カップリングコンデンサに終端電圧を定常的に与えるバイアス抵抗が並列接続されるものであることを特徴とする請求項１１又は請求項１２の信号伝送回路。
【請求項１４】 上記第１と第２からなる配線は複数から構成され、上記出力回路と入力回路は複数からなる配線に対応して複数回路が設けられるものであることを特徴とする請求項１１、請求項１２又は請求項１３の信号伝送回路。
【請求項１５】 上記第１と第２の配線からなる信号伝送路には、それぞれが異なる任意の電源電圧を持つ複数のディジタル回路が接続されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３又は請求項１４の信号伝送回路。
【請求項１６】 上記終端電圧は１Ｖ以下の低電圧であり、入力段回路はＰチャンネル型差動ＭＯＳＦＥＴを用いた第１の回路と、Ｎチャンネル型差動ＭＯＳＦＥＴを用いた第２の回路とが縦列形態に接続されてなり、電源電圧がそれを受ける信号処理回路の電源電圧と同じに設定されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３、請求項１４又は請求項１５の信号伝送回路。
【請求項１７】 上記オフセット電圧は、第１の回路又は第２の回路の差動ＭＯＳＦＥＴ若しくはそれに対応した負荷ＭＯＳＦＥＴ又は差動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴの組み合わせによるコンダクタンスの比により設定されるものであることを特徴とする請求項１６の信号伝送回路。
【請求項１８】 上記第１と第２の配線は、半導体集積回路装置を含む電子部品の実装基板においてプリント配線により構成されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３、請求項１４、請求項１５、請求項１６又は請求項１７の信号伝送回路。
【請求項１９】 信号の伝送路と基準電圧の伝送路とが並走するようにされた一対のペア配線により構成され、信号の伝送路の両端に特性インピーダンスに整合した終端抵抗を介して終端電圧が供給され、基準電圧の伝送路の両端に特性インピーダンスに整合した終端抵抗を介して上記終端電圧又は回路の接地電位が供給されてなる１ないし複数の伝送路からなる高速バス及びそれに接続される受信回路が上記終端電圧の約１／２に設定されたオフセットにより伝送路を通して入力された基準電圧を受ける増幅素子と伝送路を通して入力された入力信号を受ける増幅素子とが差動動作を行うようにされた入力段を用い、送信回路がオープンドレイン出力回路を用いてそれぞれ構成されてなる高速プロセッサと高速メモリ装置を含む高速情報処理部と、低速バスに接続された低速情報処理部と、上記高速処理部と低速処理部とのバスを相互接続させるインターフェイス回路とを備えてなることを特徴とする情報処理システム。
【請求項１】 並走するようにされた一対の配線の一方を信号の伝送路として両端にその特性インピーダンスに整合した終端抵抗を介して終端電圧を供給し、上記一対の配線の他方を基準電圧の伝送路として両端にその特性インピーダンスに整合した終端抵抗を介して上記終端電圧又は回路の接地電位を供給し、送信側からは接地電位と出力端子の間に設けられた駆動トランジスタにより信号送出を行い、受信側では上記終端電圧の約１／２に設定されたオフセット電圧により基準電圧を発生し、上記終端電圧が供給された増幅トランジスタと入力信号が供給された増幅トランジスタとが差動動作を行うようにして信号受信を行うことを特徴とする信号伝送方法。
【請求項２】 信号の伝送路と基準電圧の伝送路とを並走するようにされた一対の配線により構成し、信号側配線の両端と終端電圧との間にその特性インピーダンスに整合した終端抵抗を接続し、基準電圧側配線の両端と終端電圧又は回路の接地電位との間にその特性インピーダンスに整合した終端抵抗を接続し、上記信号伝送路の任意の箇所に設けられる受信回路を上記終端電圧の約１／２に設定されたオフセット電圧により伝送路の基準電圧を受ける増幅トランジスタと伝送路を通して入力された入力信号を受ける増幅トランジスタとが差動動作を行うようにされた入力段回路により構成し、送信回路を接地電位と出力端子との間に設けられた駆動トランジスタにより構成してなることを特徴とする信号伝送回路。
【請求項３】 上記出力回路は、オープンドレイン出力回路であり、その出力端子と信号伝送路の接続点との間にインピーダンス整合用の直列抵抗が設けられ、これと同様な抵抗が回路の接地電位と基準電圧の伝送路の接続点との間に設けられるものであることを特徴とする請求項２の信号伝送回路。
【請求項４】 上記伝送路は複数対の配線からなり、受信回路と送信回路とは複数対の配線に対して複数回路が設けられるものであることを特徴とする請求項１、請求項２又は請求項３の信号伝送回路。
【請求項５】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して回路の接地電位を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項６】 両端に終端抵抗を介して終端電圧をそれぞれ受ける複数の第１の配線と、これに対応して並設されてなり、両端に終端抵抗を介してそれぞれ回路の接地電位を受ける複数の第２の信号線とによって構成されるバスラインと、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の出力回路を有する第１の半導体集積回路と、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の入力回路を有する第２の半導体集積回路とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記それぞれの入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行う入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項７】 複数ビットからなる出力信号を並列出力可能とされた複数からなる出力回路を備えた第１の半導体集積回路と、複数ビットからなる並列入力可能とされた複数からはなる入力回路とを備えた第２の半導体集積回路と、両端に終端抵抗を介して終端電圧を受け、上記出力回路及び入力回路がそのビット対応で結合される複数の第１の配線と、両端に終端抵抗を介して回路の接地電位を受け、複数ビット分を一群とする上記出力回路及び入力回路毎に、又は全ビット分の上記出力回路及び入力回路毎に共通接続された複数若しくは単数の第２の配線とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と回路の接地電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタとを含み、上記それぞれの入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の接地電位が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行う入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項８】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の信号線に並設されてなり、両端に終端抵抗を介して参照電位を受ける第２の配線と、上記第１及び第２の信号線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と参照電位との間に配置され上記駆動トランジスタのオン／オフ状態に同期してオン／オフ状態にスイッチ制御されるスイッチングトランジスタとを含み、上記入力回路は、第１の配線のレベルと第２の配線のレベルとの差を差動増幅する差動増幅回路を含むものであることを特徴とする信号伝送回路。
【請求項９】 両端に終端抵抗を介して終端電圧を受ける複数の第１の配線とこれに対応して並設されて参照電位を受ける第２の信号線とによって構成される複数ビット分のバスラインと、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の出力回路を有する第１の半導体集積回路と、上記バスラインにおいて対を成す第１及び第２の配線毎に各別に結合される複数の入力回路を有する第２の半導体集積回路とを備え、上記それぞれの出力回路は、上記第１の配線と回路の接地電位との間に配置され出力制御信号にてスイッチ制御される駆動トランジスタと、上記第２の配線と参照電位との間に配置され上記駆動トランジスタのオン状態に同期してオン状態に制御されるスイッチングトランジスタ及び上記参照電位と接地電位との間に配置されたカップリングコンデンサとを含み、上記入力回路は、第１の配線のレベルと第２の配線のレベルとの差を差動増幅する差動増幅回路を含むものであることを特徴とする信号伝送回路。
【請求項１０】 上記第１の半導体集積回路は第２の半導体集積回路と同様な上記入力回路を備え、第２の半導体集積回路は第１の半導体集積回路と同様な出力回路とを備えて成り、第１と第２の半導体集積回路との間で双方向に送信と受信とが可能にされるものであるものであることを特徴とする請求項５、請求項６、請求項７、請求項８又は請求項９の信号伝送回路。
【請求項１１】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して終端電圧を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及び上記出力端子と第２の配線との間に挿入されてなるカップリングコンデンサとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の終端電圧が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項１２】 両端に終端抵抗を介して終端電圧を受ける第１の配線と、上記第１の配線に並設されてなり、両端に終端抵抗を介して終端電圧を受ける第２の配線と、上記第１及び第２の配線に結合される出力回路を有する第１の半導体集積回路と、上記第１及び第２の配線に結合される入力回路を有する第２の半導体集積回路とを備え、上記出力回路は、上記第１の配線と回路の接地電位との間に配置され出力信号にてスイッチ制御される駆動トランジスタと、回路の接地電位と上記第２の配線に接続される出力端子との間に配置され上記駆動トランジスタのオン／オフ状態に同期してスイッチ制御されるスイッチングトランジスタ及びスイッチングトランジスタの出力を上記出力端子に伝えるカップリングコンデンサとを含みとを含み、上記入力回路は、上記終端電圧の約１／２に設定されたオフセット電圧により第２の配線の終端電圧が供給された増幅トランジスタと上記第１の配線から伝えられる入力信号が供給された増幅トランジスタとが差動動作を行うような入力段回路を含むものであることを特徴とする信号伝送回路。
【請求項１３】 上記スイッチングトランジスタには上記カップリングコンデンサに終端電圧を定常的に与えるバイアス抵抗が並列接続されるものであることを特徴とする請求項１１又は請求項１２の信号伝送回路。
【請求項１４】 上記第１と第２からなる配線は複数から構成され、上記出力回路と入力回路は複数からなる配線に対応して複数回路が設けられるものであることを特徴とする請求項１１、請求項１２又は請求項１３の信号伝送回路。
【請求項１５】 上記第１と第２の配線からなる信号伝送路には、それぞれが異なる任意の電源電圧を持つ複数のディジタル回路が接続されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３又は請求項１４の信号伝送回路。
【請求項１６】 上記終端電圧は１Ｖ以下の低電圧であり、入力段回路はＰチャンネル型差動ＭＯＳＦＥＴを用いた第１の回路と、Ｎチャンネル型差動ＭＯＳＦＥＴを用いた第２の回路とが縦列形態に接続されてなり、電源電圧がそれを受ける信号処理回路の電源電圧と同じに設定されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３、請求項１４又は請求項１５の信号伝送回路。
【請求項１７】 上記オフセット電圧は、第１の回路又は第２の回路の差動ＭＯＳＦＥＴ若しくはそれに対応した負荷ＭＯＳＦＥＴ又は差動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴの組み合わせによるコンダクタンスの比により設定されるものであることを特徴とする請求項１６の信号伝送回路。
【請求項１８】 上記第１と第２の配線は、半導体集積回路装置を含む電子部品の実装基板においてプリント配線により構成されるものであることを特徴とする請求項２、請求項３、請求項４、請求項５、請求項６、請求項７、請求項８、請求項９、請求項１０、請求項１１、請求項１２、請求項１３、請求項１４、請求項１５、請求項１６又は請求項１７の信号伝送回路。
【請求項１９】 信号の伝送路と基準電圧の伝送路とが並走するようにされた一対のペア配線により構成され、信号の伝送路の両端に特性インピーダンスに整合した終端抵抗を介して終端電圧が供給され、基準電圧の伝送路の両端に特性インピーダンスに整合した終端抵抗を介して上記終端電圧又は回路の接地電位が供給されてなる１ないし複数の伝送路からなる高速バス及びそれに接続される受信回路が上記終端電圧の約１／２に設定されたオフセットにより伝送路を通して入力された基準電圧を受ける増幅素子と伝送路を通して入力された入力信号を受ける増幅素子とが差動動作を行うようにされた入力段を用い、送信回路がオープンドレイン出力回路を用いてそれぞれ構成されてなる高速プロセッサと高速メモリ装置を含む高速情報処理部と、低速バスに接続された低速情報処理部と、上記高速処理部と低速処理部とのバスを相互接続させるインターフェイス回路とを備えてなることを特徴とする情報処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１８】
【図１５】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図２２】
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【公開番号】特開平７−１３１４７１
【公開日】平成７年（１９９５）５月１９日
【国際特許分類】
【出願番号】特願平５−３２３２９１
【出願日】平成５年（１９９３）１１月２９日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成７年（１９９５）５月１９日
【国際特許分類】
【出願日】平成５年（１９９３）１１月２９日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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