信号処理回路と画像読取装置および画像形成装置
【課題】 無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化する。
【解決手段】 TG100内のイネーブル制御部(enable_ctl)17は、スイッチ16のオン/オフにより、PLL部11からCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13への基準クロックの供給/停止を制御し、DRV2、CCD1、AFE20,LVDS30が通常動作状態である第1のモード、あるいはDRV2、CCD1、AFE20が第1のモードとは異なる動作状態(停止状態)であり、LVDS30が第1のモードと同じ動作状態である第2のモードを選択的に実行する。
【解決手段】 TG100内のイネーブル制御部(enable_ctl)17は、スイッチ16のオン/オフにより、PLL部11からCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13への基準クロックの供給/停止を制御し、DRV2、CCD1、AFE20,LVDS30が通常動作状態である第1のモード、あるいはDRV2、CCD1、AFE20が第1のモードとは異なる動作状態(停止状態)であり、LVDS30が第1のモードと同じ動作状態である第2のモードを選択的に実行する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、信号処理回路、それを備えたスキャナ等の画像読取装置(デジタル複写機やデジタル複合機,ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置)、およびその画像読取装置を搭載した画像形成装置に関する。
【背景技術】
【0002】
例えば、スキャナでは、原稿の画像面(以下単に「原稿」ともいう)からの反射光を取得し、それをCCD(Charge Coupled Device)イメージセンサ(以下単に「CCD」と略称する)により光電変換して電気信号に変えることで原稿の画像を読み取るようにしている。
このようなスキャナでは、一般に、「読取動作状態」「待機状態」「低電力(省エネ)状態」などの動作状態(動作モード)を持つ。
【0003】
「読取動作状態」は、スキャン動作を行っている状態であり、「待機状態(待機モード)」は、スキャン動作こそしていないものの、電源がオン(ON)になっており、通常動作をしている状態である。「低電力状態(低電力モード)」は、電源をオフ(OFF)にしている状態である。
ここで、「待機状態」は画像読取装置の使用サイクルに占める割合が比較的高く、従来の画像読取装置では「待機状態」で電力を消費しているため、消費電力を十分に下げられなかった。
【0004】
このため、このような問題に対応する技術として、「待機状態」でも「低電力状態」と同様に電源をオフにする方法が既に知られている。
しかし、今までの「待機状態」で電源をオフにする方法は、消費電力を抑えられるが、レジスタ設定や回路動作の安定待ちが必要となり、また後段へのクロックや同期信号の供給を停止しているために、後段でも同様の動作安定待ちが必要となり、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題があった。
【0005】
そこで、その問題を解消するため、特許文献1に開示されている技術を利用することが考えられる。
特許文献1には、無駄な電力消費を低減すると共に、動作モード(給電モード)の切り替えを高速化するため、PLL回路通過後のクロック供給をオン/オフすることでPLLの安定を待つことなく動作モードを切り替える構成について開示されている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1のものでも、後段へのクロックや同期信号を停止しているおり、後段回路の復帰に時間が掛かるので、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題は解消できていない。
この発明は、上記の点に鑑みてなされたものであり、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することを目的とする。
【課題を解決するための手段】
【0007】
この発明は、上記の目的を達成するため、以下の(1)〜(8)に示す信号処理回路、画像読取装置、および画像形成装置を提供する。
(1)信号を生成する生成手段と、それによって生成された信号を制御信号(クロックおよび同期信号)と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記生成手段と上記伝送手段とにそれぞれ対応する上記制御信号を供給する制御手段とを備えた信号処理回路であって、上記制御手段の上記基準クロック生成手段を、常に動作状態とし、上記生成手段と上記伝送手段とが通常動作状態である第1のモード、あるいは上記生成手段が上記第1のモードとは異なる動作状態であり、上記伝送手段が上記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたものである。
【0008】
(2)原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、上記光電変換手段からの上記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号(クロックおよび同期信号)と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とが通常動作状態である第1のモード、あるいは上記駆動手段と上記アナログ処理手段とが上記第1のモードとは異なる動作状態であり、上記データ伝送手段が上記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたものである。
【0009】
(3)(2)の画像読取装置において、上記タイミング制御手段の上記基準クロック生成手段を、常に動作状態とし、上記タイミング制御手段が、上記第1のモードの場合には、上記基準クロック生成手段からの上記基準クロックに基づいて上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給し、上記第2のモードの場合には、上記駆動手段と上記アナログ処理手段とにそれぞれ上記第1のモードとは異なる上記制御信号を、上記データ伝送手段に上記第1のモードと同じ上記制御信号を供給するものである。
【0010】
(4)(2)又は(3)の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第1のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第2のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて上記ライン内の任意期間で上記クランプ動作を行うように制御するものである。
【0011】
(5)(2)又は(3)の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第1のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第2のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて常時クランプ動作を行うように制御するものである。
【0012】
(6)(2)〜(5)のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第1のモードと第2のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第1のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第2のモードでは上記第1のモードよりも周波数を下げたクロックとしたものである。
【0013】
(7)(2)〜(5)のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第1のモードと上記第2のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第1のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第2のモードでは上記シフトゲート駆動信号を反転および遅延させた信号としたものである。
(8)(2)〜(7)のいずれかの画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
【発明の効果】
【0014】
この発明によれば、信号処理回路が、制御手段の基準クロック生成手段を、常に動作状態とし、生成手段と伝送手段とが通常動作状態である第1のモード、あるいは生成手段が第1のモードとは異なる動作状態(待機状態)であり、伝送手段が第1のモードと同じ動作状態である第2のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。
また、信号処理回路を備えた画像読取装置が、生成手段を構成する駆動手段およびアナログ処理手段と伝送手段に相当するデータ伝送手段とが通常動作状態である第1のモード、あるいは駆動手段とアナログ処理手段とが第1のモードとは異なる動作状態(待機状態)であり、データ伝送手段が第1のモードと同じ動作状態である第2のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、読取(動作)可能状態への復帰を高速化することができる。
【図面の簡単な説明】
【0015】
【図1】この発明による画像読取装置に備えた信号処理回路の構成例を示す回路図である。
【図2】図1のAFE20内のクランプ部(CLP)21の内部構成例を示す回路図である。
【図3】図2に示すクランプ部21の動作の第1例を示すタイミング図である。
【図4】同じくクランプ部21の動作の第2例を示すタイミング図である。
【図5】同じくクランプ部21の動作の第3例を示すタイミング図である。
【図6】図1のCCD1に備えてある出力回路の構成例を示す回路図である。
【図7】図6に示す出力回路の動作の第1例を示すタイミング図である。
【図8】同じく出力回路の動作の第2例を示すタイミング図である。
【0016】
【図9】同じく出力回路の動作の第3例を示すタイミング図である。
【図10】図1に示した信号処理回路による作用効果の説明に供するブロック図である。
【図11】この発明による信号処理回路の基本構成例を示す回路図である。
【図12】この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図である。
【図13】この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図である。
【図14】従来の画像読取装置に備えた信号処理回路の構成例を示す回路図である。
【図15】同じく他の構成例を示す回路図である。
【図16】従来の信号処理回路の基本構成例を示す回路図である。
【発明を実施するための形態】
【0017】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、画像読取装置において、以下の特徴を有する。
すなわち、画像読取装置内のクロック生成と後段へのクロック・同期信号の供給動作を実行させ、CCD駆動などの負荷駆動動作を停止するモードを備えていることが特徴になっている。
【0018】
そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来の画像読取装置に備えた信号処理回路の問題点について、図14,図15を参照して説明する。
図14および図15は、従来の画像読取装置に備えた信号処理回路の異なる構成例を示す回路図である。
【0019】
画像読取装置は、原稿からの反射光を取得し、それをCCD1で光電変換して電気信号(画像信号)に変えることで原稿の画像を読み取るものであり、例えば図14に示すように、タイミング制御手段であるタイミング制御部(TG:Timing Generator)10と、光電変換手段であるCCD(Charge Coupled Device)1と、駆動手段であるCCD駆動ドライバ(DRV)2と、アナログ処理手段を構成するコンデンサ3およびアナログ処理IC(AFE:
Analog Front End)20と、データ伝送手段であるLVDS(低電圧作動信号方式:Low Voltage differential Signal)トランスミッタ30とによって構成された信号処理回路を備えている。
【0020】
タイミング制御部(以下「TG」ともいう)10では、発振子(OSC)4の出力を基準クロック生成手段であるPLL(Phase Locked Loop)部11で逓倍した基準クロックを生成し、CCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、同期信号生成部(sync_gen)15に供給される。それらの信号生成部では、基準クロックを用いて各種制御信号(クロックや同期信号を含む)を生成し、出力する。
【0021】
CCD駆動ドライバ(以下「DRV」ともいう)2は、TG10のCCD駆動クロック生成部12からのCCD駆動信号(ccd_ck)を受けて、CCD1へ駆動信号(CCD_CK)を供給して駆動させる。
CCD1は、リニアイメージセンサであり、DRV2からの駆動信号(CCD_CK)に基づいて、原稿からの反射光を光電変換し、アナログ画像信号(sig)として出力する。そのアナログ画像信号(以下単に「画像信号」又は「アナログ信号」ともいう)は、コンデンサ3によるAC結合(交流結合)を介してアナログ処理IC(以下「AFE」ともいう)20へ入力される。
【0022】
AFE20は、クランプ部(CLP)21、サンプル・ホールド部(S/H)22、A/D変換部(A/D)23によって構成される。そして、クランプ部21では、入力される画像信号の基準レベルをAFE20内部の基準電圧に合わせこみ、サンプル・ホールド部22では入力される画像信号をサンプル・ホールドし、信号成分のみを抽出する。A/D変換部23では、入力されたアナログ信号(画像信号)を10bitのデジタルデータ(DATA)に変換する。AFE20では、他に信号増幅部(PGA: Programmable Gain Amplifier)や黒補正フィードバックループ等を備えているが、この発明とは直接関係がないため、図示を省略している。
【0023】
A/D変換部23によって変換されたデジタルデータ(DATA)は、LVDSトランスミッタ(以下「LVDS」ともいう)30に入力され、データ変換部(data_exchg)31でTG10から出力されるライン同期信号(lsync)と同じ信号にマッピングされる。その後、シリアルデータに変換され、LVDSデータ(LV_DATA)として後段に出力される。LVDS30はTG10と同様にPLL部32が内蔵され、TG10から出力されたLVDSクロック(lv_ck)から内部の動作クロックを生成し、伝送クロック(LV_CK)としてLVDSデータ(LV_DATA)と共に後段の画像処理部(図示せず)に出力される。
【0024】
ところで、画像読取装置などは、原稿の画像を読み取る読取動作をしている「読取動作モード」、読取指示があるまで待機状態としている「待機モード」、消費電力を低減する「低電力モード」の各動作モードを持つ。ここで、読取動作モード(以下「読取可能状態」,「通常動作状態」,「通常動作」,「通常状態」,又は「通常動作モード」ともいう)と待機モード(以下「待機状態」又は「待機」ともいう)は、読取動作を行っているかどうかの違いはあるが、どちらも通電しており、各部は通常動作をしている。つまり、待機モードは読取動作を行っていないが、読取動作モードと同程度の無駄な電力を消費していることになる。また、低電力モードでは通電がされないため、システムの消費電力を低減している。
【0025】
ここで、画像読取装置やMFP(デジタル複合機)の動作サイクルを考えると、一般に待機モードの占める割合は、低電力モードの次に大きい。つまり、システムとしての消費電力を考える上では、待機モード時の消費電力を低減することが重要となる。
待機モード時の消費電力を抑えるには、待機モード時に低電力モード時と同様に電源をオフにし、通電しないことが容易である。しかし、読取動作指示があった場合、それまで電源オフ状態であったため、動作復帰するには各部のレジスタ設定やPLL部の回路動作の安定などを待つ必要があり、読取可能状態に即座に復帰することができない。
【0026】
上記問題に対し、特許文献1には、PLL部(PLL回路)の出力クロックをスイッチでオン/オフ制御することで、消費電力低減と復帰の高速化を図る構成について開示されている。
すなわち、例えば図15に示すように、TG10′内のPLL部11の出力である基準クロックが電子スイッチ(以下単に「スイッチ」という)16でオンにされている第1のモードを通常動作状態(通常動作モード)とし、スイッチ16でPLL部11の出力をオフにしている第2のモードを第1のモードとは異なる動作状態である待機状態(待機モード)とする。
【0027】
これにより、待機モード時はTG10′内の各信号生成部(**_gen)12〜15の動作が停止しているため、後段のDRV2やCCD1、AFE20、LVDS30といった各部の動作も停止し、消費電力を低減する。なお、PLL部11の出力側のスイッチ16は、イネーブル制御部(enable_ctl)17によって制御する構成としている。
【0028】
読取動作指示があった場合には、PLL部11は動作し続けているので、TG10′内のPLL部11の出力をスイッチ16でオンにすれば、PLL部11の動作の安定を待つ必要がなく、TG10′内の各信号生成部(**_gen)12〜15、および後段のDRV2やCCD1、AFE20、LVDS30といった各部を即座に動作することができる。また、PLL部11の後段は、スイッチ16のみを制御しており、TG10′やAFE20のレジスタ設定も維持することができるので、レジスタ設定を再度行う必要もない。
【0029】
しかし、画像読取装置をシステムの一部として考えると、上記技術では必ずしも通常状態への復帰が高速化するわけではない。これは、TG10′内のPLL部11の出力側のスイッチ16がオフ状態の場合、LVDSクロック(lv_ck)、伝送クロック(LV_CK)、およびライン同期信号(lsync)を後段に出力しないためである。つまり、LVDSクロック(lv_ck)が供給されないと、LVDS30内のPLL部32は動作しない。復帰する場合には、LVDS30内のPLL部32の安定を待たなければならない。
【0030】
また、画像読取装置の後段には通常、図示しない画像処理部が構成され、そこでは画像読取装置で読み取った画像データの補正や処理が行われる。このとき、画像読取装置が出力する伝送クロック(LV_CK)やライン同期信号(lsync)に基づいて動作しており、動作クロックや各種同期信号の基準としている。そのため、クロックやライン同期信号が入力されていない状態では画像処理部の動作が規定されず、レジスタや回路のオーバーフロー(飽和)などが生じる可能性があり、その状態でクロックやライン同期信号を再開しても正常に復帰することができない。それどころか、異常動作状態であるにも関わらず復帰してしまい、読取動作を行った際に異常画像の発生やシステム停止などの問題を引き起こす。
【0031】
これは、電源投入時も同様であるが、電源投入時は回路のリセット動作を入れるためこのような問題は発生しない。通常動作への復帰時も、同様に画像処理部にリセット動作を入れればよいが、その際にはレジスタの値もリセットされてしまうため、結局はレジスタ設定が必要となり、高速に復帰させることができない。
なお、図15は動作を停止している第2のモードを示しているが、実線で示している信号は動作状態を、破線で示している信号は停止状態を示している。
【0032】
そこで、上述した問題を解消し、待機モード時も通常動作(通常状態)時と同様のCCD出力レベル(直流オフセットレベル)を実現できるようにするため、この発明の実施形態を以下に示す。
まず、この発明による画像読取装置に備えた信号処理回路の構成例について説明する。
図1は、その信号処理回路の構成例を示す回路図であり、図14,図15と同じ部分には同一符号を付してそれらの説明を省略する。
【0033】
この実施形態の画像読取装置では、待機モード時もLVDS30から後段に出力されるLV_CKとLV_DATA(lsync)を供給できる構成とし、TG100内のPLL部11の出力をイネーブル制御部(enable_ctl)17によってオン/オフするスイッチ16は、PLL部11の出力端とCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の入力端との間に介挿し、LVDSクロック生成部(lvck_gen)14および同期信号生成部(sync_gen)15にはPLL部11の出力端を接続し、PLL部11の出力を常時供給する構成とする。
【0034】
すなわち、TG100内のPLL部11を常に動作状態とし、PLL部11の出力がスイッチ16でオンにされているモード(第1のモード)を通常動作とし、スイッチ16でPLL部11の出力をオフに制御しているモードを待機モードとする。これにより、待機モード時はCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13の動作が停止し、後段のDRV2、CCD1、AFE20の動作を停止しているので、消費電力を低減できる。また、LVDSクロック生成部(lvck_gen)14、同期信号生成部(sync_gen)15は動作しているため、LVDS30の出力、つまり、後段へのクロックやライン同期信号を供給しており、後段の画像処理部は通常状態と同様に動作する。よって、スイッチ16およびイネーブル制御部(enable_ctl)17が、モード選択実行手段としての機能を果す。
【0035】
ここで、画像読取装置全体の消費電力は、CCD1の駆動部分を中心として、DRV2、AFE20、およびCCD1での消費電力がほぼ全体を占め、それを除くとCCD駆動クロック生成部(ccdck_gen)12の割合が比較的大きい。それ以外のAFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、LVDS30等の消費電力の全体に占める割合は無視できるほど小さい。
【0036】
特に、LVDS30(3.5mAの定電流駆動)に至っては、一般に数十mWの消費電力であるため、大きくても画像読取装置全体の消費電力(数〜十数W)の1%程度である。
したがって、この実施形態のようにLVDS30やLVDSクロック生成部(lvck_gen)14を動作状態のままにしても、画像読取装置の電力低減の効果が損なわれることはない。
【0037】
一方、読取動作指示があった場合には、TG100内のPLL部11およびLVDS30内のPLL部32は動作し続けているので、PLL部11の出力をスイッチ16でオンにすれば、TG100およびLVDS30ともにPLL部11,32の動作の安定を待つ必要なしに動作する。
また、TG100内のCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の各動作を即座に開始することができるので、後段のDRV2、CCD1、およびAFE20を即座に動作させることができる。
【0038】
さらに、PLL部11の後段のスイッチ16のみを制御しているため、TG100やAFE20のレジスタ設定も維持することができ、レジスタ設定を再度行う必要もない。
さらにまた、画像読取装置後段の画像処理部へのクロックやライン同期信号を供給し続けているため、画像処理部が復帰できなかったり、あるいは異常動作状態で復帰してしまうことを回避することができる。
以上のように、待機モード時には、DRV2、CCD1,AFE20等の消費電力が大きい負荷駆動動作を停止し、消費電力が小さいLVDS30のみを動作させることで、消費電力を低減しつつ、読取動作指示があった場合には、確実かつ高速に通常動作状態へ復帰することができる。
【0039】
また、タイミング制御部100のPLL部11を常に動作状態とし、タイミング制御部100が、通常動作時(第1のモードの場合)には、PLL部11からの基準クロックに基づいてDRV2,CCD1,AFE20,LVDS30にそれぞれ対応する制御信号を供給し、待機時(第2のモードの場合)には、DRV2,CCD1,AFE20にそれぞれ通常動作時とは異なる制御信号を、LVDS30に通常動作時と同じ制御信号を供給することにより、容易に各部の動作状態を切り替えられるという効果を得ることもできる。
【0040】
なお、この実施形態の画像形成装置では、図1に示したように、PLL部11の出力の基準クロックをスイッチ16でオン/オフすることで、DRV2、CCD1,およびAFE20の各動作を停止しているが、モード選択実行手段であるイネーブル制御部(enable_ctl)17から動作制御(オン/オフ)信号を供給し、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の各動作を停止することで、DRV2、CCD1,およびAFE20の各動作を停止してもよい。あるいは、その各動作を通常状態とは異なる動作にする。それについては、追って詳細に説明する。
また、AFE20が動作を停止している場合、LVDS30に入力される画像データは不定となるが、待機モード時の画像データは無効(使用していない)データであるため、特に問題にはならない。
【0041】
次に、このAFE20内のクランプ部(CLP)21の動作について説明する。
画像読取装置では、一般にCCDの出力をコンデンサによるAC結合を介してAFE0に入力する。これは、CCDとAFEの基準電圧レベルが異なるためであり、AFEではCCDから出力される画像信号の基準レベルをAFE内部の基準レベルに合わせこむため、クランプ部(クランプ回路)によって直流再生を行う。
【0042】
図2は、図1のAFE20内のクランプ部(CLP)21の内部構成例を示す回路図である。
図3は、図2に示すクランプ部21の動作(クランプ動作)の第1例を示すタイミングチャートである。
クランプ部21は、例えば図2に示すように、バッファ(buf)211と、スイッチ(sw)212と、クランプ制御部(clp_ctl)213とによって構成される。
【0043】
クランプ制御部(clp_ctl)213は、例えば図3に示すTG100から出力されるクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)との論理積(AND)を取った信号(clp)により、スイッチ212のオン/オフを制御する。そして、スイッチ212がオンになっている場合、図示しない電源から供給されたクランプ基準電圧(Vclp)が抵抗Rを介してバッファ(buf)211に入力され、アナログ画像信号(sig)を出力するCCD1の後段に接続されているコンデンサ3のAC結合容量によるAFE20側電位がクランプ基準電圧(Vclp)に一致するように、コンデンサ3が充放電する。このコンデンサ3に蓄積された電荷により、AC結合前後の電圧は固定(クランプ)される。
【0044】
一方、コンデンサ3のAC結合容量は通常数uF程度であり、その充放電時定数はスイッチ212のオン抵抗との積となり、数ms程度となる。また、クランプ動作は、例えば図3に示すように、通常動作時には1ライン内の任意の期間且つ1画素内の任意の期間で行うが、待機時にはクロックを停止(ローレベル“L”に固定)しているとクランプ動作が行われない。つまり、通常動作状態への復帰時にクランプ動作を行い、AFE20の入力電圧を所定のレベルに安定するまで待つ必要がある。
【0045】
しかし、通常動作時でも実際にクランプ動作に要する期間は1ライン内の1%程度と比率は小さい。そのため、コンデンサ3のAC結合への充放電、つまりクランプ動作(AFE20の入力電圧)を安定させるには、数百msの時間(クランプ電位追従時間)を要し、通常動作状態への復帰を高速化できないという問題がある。
なお、図3におけるアナログ画像信号(sig)は、CCD1が動作停止している場合の信号を示し、任意の直流レベルを示している。
【0046】
そこで、クランプ部21が待機モード時も通常動作時と同様にクランプ動作を行うようにするとよい。但し、待機モード時にクランプ動作を行うためには、AFE駆動クロック生成部(afeck_gen)13がクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)を制御しなければならないため、図1のPLL部11の後段にAFE駆動クロック生成部(afeck_gen)13を直接接続し、PLL部11の出力をAFE駆動クロック生成部(afeck_gen)13に常時供給する必要がある。
【0047】
図4は図2のクランプ部21の動作の第2例を、図5はその動作の第3例をそれぞれ示すタイミングチャートであり、いずれもクランプ電位追従時間を短縮するため、クランプ部21が待機モード時もクランプ動作を行う様子を示している。
具体的には、図2のクランプ制御部(clp_ctl)213で生成する信号(clp)を、例えば図4に示すように、通常動作状態では図3と同様にクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)との論理積とし、待機モードではクランプ制御信号(clpin)と同じとすることにより、1ライン内の任意の期間でクランプ動作を行わせることができる。
【0048】
これにより、待機モード時もクランプ動作を行っているので、通常動作状態への復帰時にもAC結合充放電の待ち時間を短縮することができる。そのため、クランプ動作の安定を待つ必要がなくなり、復帰を高速化することができる。
なお、サンプル・ホールド制御信号(shd)は、図4に示したように、通常動作状態ではクロック動作をしているが、待機モード時にはCCD1の動作を停止し、アナログ画像信号(sig)は任意の直流レベルとなるため、サンプル・ホールド制御信号(shd)をハイレベル“H”に固定にして、待機モード時の消費電力増加を回避している。
【0049】
一方、通常動作状態へ復帰する際に、CCD1への駆動信号(CCD_CK)は、停止→入力と過渡的に変化するため、CCD1の出力信号(sig)は一時的に暴れる可能性がある。この場合、CCD1自体は特に問題にならないが、AFE20ではコンデンサ3によってAC結合をしているため、出力信号(sig)の暴れがAFE20に伝わり、過電圧・過電流を引き起こす場合がある。
【0050】
そのため、例えば図5に示すように、待機モード時にクランプ制御信号(clpin)も“H”に固定し、常時クランプ動作を行うようにするとよい。
これにより、AFE20の入力では、コンデンサ3によるAC結合とスイッチ212のオン抵抗によるフィルタ(ハイパスフィルタ)を構成することができ、AFE20に出力信号(sig)の暴れが入力された場合でも、それをクランプ基準電圧(Vclp)に引き戻し、結果、過電圧・過電流を抑えることができる。また、常時クランプ動作を行っているため、図4と同様、通常動作状態への復帰時にクランプ動作の安定を待つ必要がなく、消費電力増加を招くこともない。
【0051】
以上のように、待機時にもクロック動作を伴わないクランプ動作を行うことで、読取可能状態への復帰時、クランプ電圧の安定を待つ必要がなくなるため、復帰を高速化することができる。また、常時クランプ動作にすることで、復帰時のAFE20への過電圧・過電流をも回避することができる。
なお、図4,図5の例では、TG100から出力されるクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)を、待機時に変更するように制御しているが、TG100から制御信号を供給してAFE20で動作を切り替えてもよい。
【0052】
次に、図1のCCD1の動作について説明する。
この実施形態では、待機時にCCD駆動信号(ccd_ck)を停止しているが、この場合、CCD1の出力レベルが規定されず不定となり、通常動作状態と同じレベルになっているとは限らない。これは、CCD1の出力電圧レベルがCCD1内の出力回路のクランプ動作によって決まるためである。
【0053】
図6は、図1のCCD1に備えてある出力回路の構成例を示す回路図である。
図7は、図6に示す出力回路の動作の第1例を示すタイミングチャートである。
CCD1は、光電変換された電荷を図示しない転送レジスタで1画素毎に転送する。転送された電荷は、最終的に図6の電荷検出容量(Cfj)のコンデンサ101に出力され、電荷→電圧変換される。変換された電圧信号は、その後アンプ(amp)102で増幅され、コンデンサ103によるAC結合を介してバッファ(buf)104にてバッファされ、外部に画像信号として出力される。
【0054】
ここで、図6の「rs」はコンデンサ101に蓄積された電荷をトランジスタ105を介してリセットするためのクロック、「cp」はリセット後の電圧レベルをトランジスタ106を介して任意のレベルにクランプするためのクロックであり、それぞれ画素毎に制御される。
「Vrs」はリセット基準電圧、「Vcp」はクランプ基準電圧であり、クランプ基準電圧VcpがCCD1の出力レベル(直流オフセットレベル)を決めている。
【0055】
一方、クロック(rs,cp)は、一般に外部から入力された信号を直接使用するわけではなく、コンデンサ107,108によるAC結合を介してローレベル“L”を所定の電圧に底上げした信号に変換される。これは、CCD1が10Vなどの高い電源電圧で動作し、NMOSで製造されるためである。そのため、クロック(rs,cp)はローレベル“L”を底上げする必要があり、この動作はシフトゲート駆動信号であるシフトゲートパルス(sh)によるトランジスタ109の動作により所定のローレベル“L”にクランプすることで実行される。
なお、シフトゲートパルス(sh)は、フォトダイオードで蓄積された全画素の電荷を転送レジスタにシフトゲートを介して転送するためのパルスであるが、クロック(rs,cp)のローレベル“L”のクランプ制御にも使用されている。
【0056】
図1に示した構成では、例えば図7に示すように、通常動作時には通常駆動状態とする通常のクロック(rs,cp)が入力され、CCD1から画像信号(sig)が出力される。しかし、待機モード時にはクロックは停止(“L”に固定)され、特にクロック(cp)が停止しているために、CCD1の出力段のバッファ(buf)104の入力が不定となり、CCD1の出力電圧も不定となる。このため、図4又は図5によって説明したように、待機時にAFE20でクランプ動作を行っても、通常動作状態に復帰した際にはAFE20の入力電圧が正規のレベルからずれるという問題がある。
【0057】
そこで、待機モード時もCCD1の出力レベルを通常動作時と同様の出力レベル(直流オフセットレベル)にするとよい。但し、待機モード時にCCD1の出力レベルを通常動作時と同様の出力レベルにするためには、DRV2がクロック(rs,cp)およびシフトゲートパルス(sh)を制御しなければならないため、図1のPLL部11の後段にCCD駆動クロック生成部(ccdck_gen)12に直接接続し、PLL部11の出力をCCD駆動クロック生成部(ccdck_gen)12に常時供給する必要がある。
【0058】
図8は図6に示した出力回路の動作の第2例を、図9はその動作の第3例をそれぞれ示すタイミングチャートである。
図8の例では、待機モード時に、シフトゲートパルス(sh)は通常動作時と同じ信号とし、クロック(rs,cp)は周波数を落としている。これにより、CCD1の出力レベルを通常動作時とほぼ同じクランプ基準電圧Vcpとし、待機時にもAFE20のクランプ動作を確実に行えるようにする。
よって、消費電力を抑え、確実にAC結合充放電の待ち時間を短縮することができる。
但し、図8では、低い周波数でもクロック動作を行っているために、僅かといえど消費電力は増加してしまう。
【0059】
そこで次に、待機モード時のクロック(rs,cp)を、例えば図9に示すように、シフトゲートパルス(sh)の反転かつ時間tdだけ遅延させた信号とするとよい。
ここで、反転しているのはクロック(rs,cp)の極性を合わせているためであり、遅延させているのは、クロック(rs,cp)をシフトゲートパルス(sh)でローレベル“L”に確実にクランプするための時間を確保するためである。なお、図9では、シフトゲートパルス(sh)のネゲート(↓)からクロック(rs,cp)のアサート(↑)までの期間tdが、遅延時間に相当する。
【0060】
この場合、クロック(rs,cp)はほぼハイレベル“H”状態であり、常にリセット/クランプ動作を行うため、CCD1の出力電圧は通常動作時とほぼ同じクランプ基準電圧Vcpに維持される。また、シフトゲートパルス(sh)期間で毎ライン、クロック(rs,cp)のローレベル“L”をクランプしているため、経時でもリセット/クランプを安定に動作することができる。なお、クロック(rs,cp)が常時ハイレベル“H”の場合は、ローレベル“L”が徐々に変化していくため、経時でリセット/クランプ動作が正常に動作しなくなる。
【0061】
よって、消費電力を最小限にし、確実にAC結合充放電の待ち時間を短縮することができる。
以上のように、待機時にもクロックの周波数を落としたり、あるいはクロック動作を伴わないリセット/クランプ動作を行うことで、CCD1の出力レベルを通常動作時と同じレベルにすることができるため、AFE20のクランプ動作のずれをなくすことができ、通常動作状態への復帰時、確実にAFE20のクランプ動作の安定待ちを省略することができる。
なお、図8,図9の例では、TG100から出力されるクロック(rs,cp)およびシフトゲートパルス(sh)を、待機時に変更するように制御しているが、TG100から制御信号を供給してDRV2又はCCD1内部で動作を切り替えてもよい。
【0062】
このように、この実施形態の画像読取装置に備えた信号処理回路によれば、TG100内のイネーブル制御部(enable_ctl)17が、通常動作時には、図10の(a)に示すようにスイッチ16をオンにすることにより、PLL部11から出力される基準クロックがCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、および同期信号生成部(sync_gen)15に供給されるため、TG100,DRV2,CCD1,AFE20,およびLVDS30が動作を行う。
【0063】
また、待機時には、図10の(b)に示すようにスイッチ16をオフにすることにより、PLL部11から出力される基準クロックが、LVDSクロック生成部(lvck_gen)14および同期信号生成部(sync_gen)15には供給されるが、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13には供給されないため、TG100,DRV2,CCD1,およびAFE20は通常動作時とは異なり、停止状態(非クロック動作)となり、LVDS30は通常動作時と同じ動作を行い、後段にクロックおよび同期信号を供給し続ける。
それによって、待機時の無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。
【0064】
あるいは、待機時には、スイッチ16がオンでも、PLL部11から出力される基準クロックが、CCD駆動クロック生成部(ccdck_gen)12又はAFE駆動クロック生成部(afeck_gen)13にも供給されるようにし、CCD1の出力レベルを図8又は図9によって説明したように通常動作時と同じレベルとするか、AFE20でのクランプ動作を図4又は図5によって説明したように常時行うようにすることもできる。
それによって、待機時の消費電力を抑えることができ、またPLL部32の動作や後段画像補正部の回路安定、あるいはAFE20への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態(通常動作状態)へ即座に復帰することができる。
【0065】
なお、TG100内のイネーブル制御部(enable_ctl)17およびスイッチ16を省略し、待機時にも、PLL部11から出力される基準クロックが、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13に供給されるようにし、CCD1の出力レベルを図8又は図9によって説明したように通常動作時と同じレベルとすると共に、AFE20でのクランプ動作を図4又は図5によって説明したように常時行うようにすることができる。
そのようにしても、待機時にCCD1およびAFE20でのクロック動作が減少するため、待機時の消費電力を抑えることができ、またPLL部32の動作や後段画像補正部の回路安定、およびAFE20への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態へ即座に復帰することができる。
【0066】
以上、この発明をCCDによって原稿の画像を読み取る画像読取装置(スキャナ)に備えた信号処理回路に適用した実施形態について説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取る画像読取装置に備えた信号処理回路には勿論、イメージセンサによって原稿の画像を読み取る他の画像読取装置に備えた信号処理回路、それらの信号処理回路を備えた画像読取装置を搭載したデジタル複写機,ファクシミリ装置,プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として用紙等のシートに印刷することができる。また、イメージセンサ以外の負荷(生成部)を含む信号処理回路や、それを備えた画像読取装置や画像形成装置等の各種電子機器にも、この発明を適用可能である。この発明による信号処理回路を備えることにより、安定動作かつ高信頼性の画像読取装置や画像形成装置等の電子機器を提供することができる。
【0067】
例えば、図11に示すように、制御部50、生成部60、伝送部70を備えた信号処理回路にも、この発明を適用することができ、これまで説明したような効果を同様に得ることができる。
そこで、その信号処理回路について説明する。
【0068】
図11は、この発明による信号処理回路の基本構成例を示す回路図である。
この信号処理回路は、制御手段である制御部50、生成手段である生成部60、伝送手段である伝送部70を備えている。
制御部50は、基準クロック(基準ck)生成部51、第1クロック出力部52、第2クロック出力部53、同期信号出力部54、スイッチ55、およびイネーブル(enable)制御部56からなる。
【0069】
基準クロック生成部51は、基準クロックを生成する基準クロック生成手段であり、図1のPLL部11に相当する。
第1クロック出力部52は第1クロックck1を、第2クロック出力部53は第2クロックck2をそれぞれ基準クロック生成部51からの基準クロックに基づいて出力するクロック出力手段であり、図1のCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14に相当する。
【0070】
同期信号出力部54は、基準クロック生成部51からの基準クロックに基づいて同期信号syncを出力する同期信号出力手段であり、図1の同期信号生成部(sync_gen)15に相当する。
イネーブル制御部56は、スイッチ55を通常動作時にはオンに、待機時にはオフに制御するイネーブル制御手段であり、図1のイネーブル制御部(enable_ctl)17に相当する。
生成部60は、第1クロック出力部52からの第1クロックに基づいて画像信号等の所定信号(sig)を生成する生成手段であり、図1のDRV2やCCD1に相当する。
【0071】
伝送部70は、変換部71および伝送クロック(伝送ck)生成部72を備えている。
変換部71は、生成部60からの所定信号を伝送クロック生成部72からの伝送クロックに基づいて変換し、同期信号出力部54からの同期信号syncと共に外部へ伝送する変換手段であり、図1のデータ変換部31に相当する。
伝送クロック生成部72は、第2クロック出力部53からの第2クロックck2に基づいて伝送クロックを生成し、外部へ伝送する伝送クロック生成手段であり、図1のPLL部32に相当する。
【0072】
このように構成されたこの実施形態の信号処理回路では、イネーブル制御部56が、通常動作時にはスイッチ55をオンにするため、基準クロック生成部51からの基準クロックが第1クロック出力部52、第2クロック出力部53、および同期信号出力部54に供給され、生成部60および伝送部70で通常の動作が行われる。また、待機時にはスイッチ55をオフにするため、基準クロック生成部51からの基準クロックが生成部60には供給されないため、生成部60は停止状態となる。
したがって、その分だけ消費電力を低減できる。
【0073】
一方、従来の信号処理回路では、例えば図16に示すように、制御部50′内の各部が待機時,通常動作時に関係なく通電状態なので、待機時は通常の動作を行っていないが、通常動作時と同程度の無駄な電力を消費していることになり、図14によって説明したような問題がある。
【0074】
図12は、この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図であり、図1等と同じ部分(CCD1)には同一符号を付している。
このスキャナ300は、フラットベッド方式のものであり、本体上面に、原稿が載置される原稿ガラスであるコンタクトガラス301が設置されている。
コンタクトガラス301の下方には、第1キャリッジ306と第2キャリッジ307が2対1の速度で矢印A方向(副走査方向)に移動するように配置されている。
【0075】
第1キャリッジ306には光源としてのハロゲンランプ302と第1ミラー303が搭載され、第2キャリッジ307には第2ミラー304および第3ミラー305が搭載されている。
ハロゲンランプ302によって照射された原稿からの反射光は、第1ミラー303、第2ミラー304、および第3ミラー305によって反射されて結像レンズ308に入射し、その結像レンズ308で集光され、CCD(リニアイメージセンサ)1の結像面に結像し、CCD1で光電変換されたアナログ画像信号がこの発明による信号処理回路309でデジタル画像データ(原稿の画像データ)に変換され、後段に送られる。
【0076】
一方、原稿の画像データの主走査方向(副走査方向と直交する方向)の分布を均一にするためには、シェーディング補正を行うが、そのための基準白板311の読み取りデータを取得する必要がある。
シェーディング補正を行うためには、原稿の画像読み取り前に、ハロゲンランプ302による照明により、基準白板311の表面が読み取られ、その読み取り結果(読み取りデータ)に基づいて原稿の画像読み取り時のシェーディング補正が行われる。
【0077】
ここで、第1,第2キャリッジ306,307が2対1の速度で副走査方向に移動するのは、原稿面からCCD1の結像面までの光路長を一定に保持するためであり、CCD1は信号処理回路309上に搭載されている。
また、コンタクトガラス301の上面を覆うように圧板310が開閉可能に設けられ、コンタクトガラス301上に原稿が載置されたとき、外部からの光がCCD1に入射しないようにしている。なお、圧板310に代えてADF(自動原稿給送装置)あるいはARDFなどを設け、原稿を自動的に給送できるように構成することも可能である。
【0078】
図13は、この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図であり、図1,図12等と同じ部分には同一符号を付している。
画像形成装置500は、スキャナ300とプリンタ320とを備えている。
スキャナ300は、前述のようにTG100、DRV2、CCD1、AFE20、LVDSトランスミッタ30を含むこの発明による信号処理回路を備え、LVDSトランスミッタ30が、AFE20からパラレル10bitのデジタル画像データ(デジタルデータ),ライン同期信号,クロックが入力されると、それらをプリンタ320のLVDSレシーバ326へシリアル送信する。
【0079】
一方、プリンタ320は、プリンタエンジン321と、このプリンタエンジン321を制御する制御部322とを備え、両者はI/F323により通信可能に接続されている。
制御部322は、CPU324、画像処理部325、およびLVDSレシーバ326を備えている。
LVDSレシーバ326は、スキャナ300のLVDSトランスミッタ30からシリアル送信されたデジタル画像データ,ライン同期信号,クロックを受信すると、そのデジタル画像データをパラレル10bitのデジタル画像データに変換し、受信したライン同期信号,クロックと共に画像処理部325に入力する。
【0080】
画像処理部325は、LVDSレシーバ326からパラレル10bitのデジタル画像データ,ライン同期信号,クロックが入力されると、そのデジタル画像データに対し、そのライン同期信号およびクロックに基づいて各種画像補正や処理を行った後、そのデジタル画像データをプリンタエンジン321に出力して、用紙等のシート上に印刷(画像形成)を行わせる。
CPU324は、スキャナ300内のTG100と相互に通信可能に接続し、プリンタエンジン321およびスキャナ300の動作全体を制御する。
【0081】
このように、この発明による信号処理回路を備えたスキャナ300を画像形成装置500に搭載することにより、待機時の消費電力を抑えることができ、印刷動作指示があった場合には、印刷可能状態(通常動作状態)へ即座に復帰することができる。
なお、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。
【産業上の利用可能性】
【0082】
以上の説明から明らかなように、この発明によれば、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。したがって、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化できる信号処理回路、画像読取装置、および画像形成装置を提供することができる。
【符号の説明】
【0083】
1:CCD 2:DRV(CCD駆動ドライバ)
3,101,103,107,108:コンデンサ 4:発振子
100:TG(タイミング制御部) 11:32:PLL部
12:CCD駆動クロック生成部 13:AFE駆動クロック生成部
14:LVDSクロック生成部 15:同期信号生成部
16,55,212:スイッチ 17,56:イネーブル制御部
20:AFE(アナログ処理IC) 21:クランプ部
22:サンプル・ホールド部 23:A/D変換部 30:LVDSトランスミッタ
31:データ変換部 50:制御部 51:基準クロック生成部
52:第1クロック出力部 53:第2クロック出力部 54:同期信号出力部
60:生成部 70:伝送部 71:変換部 72:伝送クロック生成部
102:アンプ 104,211:バッファ
105,106,109:トランジスタ 213:クランプ制御部
300:スキャナ 309:信号処理回路 500:画像形成装置
【先行技術文献】
【特許文献】
【0084】
【特許文献1】特許第4064161号公報
【技術分野】
【0001】
この発明は、信号処理回路、それを備えたスキャナ等の画像読取装置(デジタル複写機やデジタル複合機,ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置)、およびその画像読取装置を搭載した画像形成装置に関する。
【背景技術】
【0002】
例えば、スキャナでは、原稿の画像面(以下単に「原稿」ともいう)からの反射光を取得し、それをCCD(Charge Coupled Device)イメージセンサ(以下単に「CCD」と略称する)により光電変換して電気信号に変えることで原稿の画像を読み取るようにしている。
このようなスキャナでは、一般に、「読取動作状態」「待機状態」「低電力(省エネ)状態」などの動作状態(動作モード)を持つ。
【0003】
「読取動作状態」は、スキャン動作を行っている状態であり、「待機状態(待機モード)」は、スキャン動作こそしていないものの、電源がオン(ON)になっており、通常動作をしている状態である。「低電力状態(低電力モード)」は、電源をオフ(OFF)にしている状態である。
ここで、「待機状態」は画像読取装置の使用サイクルに占める割合が比較的高く、従来の画像読取装置では「待機状態」で電力を消費しているため、消費電力を十分に下げられなかった。
【0004】
このため、このような問題に対応する技術として、「待機状態」でも「低電力状態」と同様に電源をオフにする方法が既に知られている。
しかし、今までの「待機状態」で電源をオフにする方法は、消費電力を抑えられるが、レジスタ設定や回路動作の安定待ちが必要となり、また後段へのクロックや同期信号の供給を停止しているために、後段でも同様の動作安定待ちが必要となり、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題があった。
【0005】
そこで、その問題を解消するため、特許文献1に開示されている技術を利用することが考えられる。
特許文献1には、無駄な電力消費を低減すると共に、動作モード(給電モード)の切り替えを高速化するため、PLL回路通過後のクロック供給をオン/オフすることでPLLの安定を待つことなく動作モードを切り替える構成について開示されている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1のものでも、後段へのクロックや同期信号を停止しているおり、後段回路の復帰に時間が掛かるので、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題は解消できていない。
この発明は、上記の点に鑑みてなされたものであり、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することを目的とする。
【課題を解決するための手段】
【0007】
この発明は、上記の目的を達成するため、以下の(1)〜(8)に示す信号処理回路、画像読取装置、および画像形成装置を提供する。
(1)信号を生成する生成手段と、それによって生成された信号を制御信号(クロックおよび同期信号)と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記生成手段と上記伝送手段とにそれぞれ対応する上記制御信号を供給する制御手段とを備えた信号処理回路であって、上記制御手段の上記基準クロック生成手段を、常に動作状態とし、上記生成手段と上記伝送手段とが通常動作状態である第1のモード、あるいは上記生成手段が上記第1のモードとは異なる動作状態であり、上記伝送手段が上記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたものである。
【0008】
(2)原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、上記光電変換手段からの上記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号(クロックおよび同期信号)と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とが通常動作状態である第1のモード、あるいは上記駆動手段と上記アナログ処理手段とが上記第1のモードとは異なる動作状態であり、上記データ伝送手段が上記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたものである。
【0009】
(3)(2)の画像読取装置において、上記タイミング制御手段の上記基準クロック生成手段を、常に動作状態とし、上記タイミング制御手段が、上記第1のモードの場合には、上記基準クロック生成手段からの上記基準クロックに基づいて上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給し、上記第2のモードの場合には、上記駆動手段と上記アナログ処理手段とにそれぞれ上記第1のモードとは異なる上記制御信号を、上記データ伝送手段に上記第1のモードと同じ上記制御信号を供給するものである。
【0010】
(4)(2)又は(3)の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第1のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第2のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて上記ライン内の任意期間で上記クランプ動作を行うように制御するものである。
【0011】
(5)(2)又は(3)の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第1のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第2のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて常時クランプ動作を行うように制御するものである。
【0012】
(6)(2)〜(5)のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第1のモードと第2のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第1のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第2のモードでは上記第1のモードよりも周波数を下げたクロックとしたものである。
【0013】
(7)(2)〜(5)のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第1のモードと上記第2のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第1のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第2のモードでは上記シフトゲート駆動信号を反転および遅延させた信号としたものである。
(8)(2)〜(7)のいずれかの画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
【発明の効果】
【0014】
この発明によれば、信号処理回路が、制御手段の基準クロック生成手段を、常に動作状態とし、生成手段と伝送手段とが通常動作状態である第1のモード、あるいは生成手段が第1のモードとは異なる動作状態(待機状態)であり、伝送手段が第1のモードと同じ動作状態である第2のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。
また、信号処理回路を備えた画像読取装置が、生成手段を構成する駆動手段およびアナログ処理手段と伝送手段に相当するデータ伝送手段とが通常動作状態である第1のモード、あるいは駆動手段とアナログ処理手段とが第1のモードとは異なる動作状態(待機状態)であり、データ伝送手段が第1のモードと同じ動作状態である第2のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、読取(動作)可能状態への復帰を高速化することができる。
【図面の簡単な説明】
【0015】
【図1】この発明による画像読取装置に備えた信号処理回路の構成例を示す回路図である。
【図2】図1のAFE20内のクランプ部(CLP)21の内部構成例を示す回路図である。
【図3】図2に示すクランプ部21の動作の第1例を示すタイミング図である。
【図4】同じくクランプ部21の動作の第2例を示すタイミング図である。
【図5】同じくクランプ部21の動作の第3例を示すタイミング図である。
【図6】図1のCCD1に備えてある出力回路の構成例を示す回路図である。
【図7】図6に示す出力回路の動作の第1例を示すタイミング図である。
【図8】同じく出力回路の動作の第2例を示すタイミング図である。
【0016】
【図9】同じく出力回路の動作の第3例を示すタイミング図である。
【図10】図1に示した信号処理回路による作用効果の説明に供するブロック図である。
【図11】この発明による信号処理回路の基本構成例を示す回路図である。
【図12】この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図である。
【図13】この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図である。
【図14】従来の画像読取装置に備えた信号処理回路の構成例を示す回路図である。
【図15】同じく他の構成例を示す回路図である。
【図16】従来の信号処理回路の基本構成例を示す回路図である。
【発明を実施するための形態】
【0017】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、画像読取装置において、以下の特徴を有する。
すなわち、画像読取装置内のクロック生成と後段へのクロック・同期信号の供給動作を実行させ、CCD駆動などの負荷駆動動作を停止するモードを備えていることが特徴になっている。
【0018】
そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来の画像読取装置に備えた信号処理回路の問題点について、図14,図15を参照して説明する。
図14および図15は、従来の画像読取装置に備えた信号処理回路の異なる構成例を示す回路図である。
【0019】
画像読取装置は、原稿からの反射光を取得し、それをCCD1で光電変換して電気信号(画像信号)に変えることで原稿の画像を読み取るものであり、例えば図14に示すように、タイミング制御手段であるタイミング制御部(TG:Timing Generator)10と、光電変換手段であるCCD(Charge Coupled Device)1と、駆動手段であるCCD駆動ドライバ(DRV)2と、アナログ処理手段を構成するコンデンサ3およびアナログ処理IC(AFE:
Analog Front End)20と、データ伝送手段であるLVDS(低電圧作動信号方式:Low Voltage differential Signal)トランスミッタ30とによって構成された信号処理回路を備えている。
【0020】
タイミング制御部(以下「TG」ともいう)10では、発振子(OSC)4の出力を基準クロック生成手段であるPLL(Phase Locked Loop)部11で逓倍した基準クロックを生成し、CCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、同期信号生成部(sync_gen)15に供給される。それらの信号生成部では、基準クロックを用いて各種制御信号(クロックや同期信号を含む)を生成し、出力する。
【0021】
CCD駆動ドライバ(以下「DRV」ともいう)2は、TG10のCCD駆動クロック生成部12からのCCD駆動信号(ccd_ck)を受けて、CCD1へ駆動信号(CCD_CK)を供給して駆動させる。
CCD1は、リニアイメージセンサであり、DRV2からの駆動信号(CCD_CK)に基づいて、原稿からの反射光を光電変換し、アナログ画像信号(sig)として出力する。そのアナログ画像信号(以下単に「画像信号」又は「アナログ信号」ともいう)は、コンデンサ3によるAC結合(交流結合)を介してアナログ処理IC(以下「AFE」ともいう)20へ入力される。
【0022】
AFE20は、クランプ部(CLP)21、サンプル・ホールド部(S/H)22、A/D変換部(A/D)23によって構成される。そして、クランプ部21では、入力される画像信号の基準レベルをAFE20内部の基準電圧に合わせこみ、サンプル・ホールド部22では入力される画像信号をサンプル・ホールドし、信号成分のみを抽出する。A/D変換部23では、入力されたアナログ信号(画像信号)を10bitのデジタルデータ(DATA)に変換する。AFE20では、他に信号増幅部(PGA: Programmable Gain Amplifier)や黒補正フィードバックループ等を備えているが、この発明とは直接関係がないため、図示を省略している。
【0023】
A/D変換部23によって変換されたデジタルデータ(DATA)は、LVDSトランスミッタ(以下「LVDS」ともいう)30に入力され、データ変換部(data_exchg)31でTG10から出力されるライン同期信号(lsync)と同じ信号にマッピングされる。その後、シリアルデータに変換され、LVDSデータ(LV_DATA)として後段に出力される。LVDS30はTG10と同様にPLL部32が内蔵され、TG10から出力されたLVDSクロック(lv_ck)から内部の動作クロックを生成し、伝送クロック(LV_CK)としてLVDSデータ(LV_DATA)と共に後段の画像処理部(図示せず)に出力される。
【0024】
ところで、画像読取装置などは、原稿の画像を読み取る読取動作をしている「読取動作モード」、読取指示があるまで待機状態としている「待機モード」、消費電力を低減する「低電力モード」の各動作モードを持つ。ここで、読取動作モード(以下「読取可能状態」,「通常動作状態」,「通常動作」,「通常状態」,又は「通常動作モード」ともいう)と待機モード(以下「待機状態」又は「待機」ともいう)は、読取動作を行っているかどうかの違いはあるが、どちらも通電しており、各部は通常動作をしている。つまり、待機モードは読取動作を行っていないが、読取動作モードと同程度の無駄な電力を消費していることになる。また、低電力モードでは通電がされないため、システムの消費電力を低減している。
【0025】
ここで、画像読取装置やMFP(デジタル複合機)の動作サイクルを考えると、一般に待機モードの占める割合は、低電力モードの次に大きい。つまり、システムとしての消費電力を考える上では、待機モード時の消費電力を低減することが重要となる。
待機モード時の消費電力を抑えるには、待機モード時に低電力モード時と同様に電源をオフにし、通電しないことが容易である。しかし、読取動作指示があった場合、それまで電源オフ状態であったため、動作復帰するには各部のレジスタ設定やPLL部の回路動作の安定などを待つ必要があり、読取可能状態に即座に復帰することができない。
【0026】
上記問題に対し、特許文献1には、PLL部(PLL回路)の出力クロックをスイッチでオン/オフ制御することで、消費電力低減と復帰の高速化を図る構成について開示されている。
すなわち、例えば図15に示すように、TG10′内のPLL部11の出力である基準クロックが電子スイッチ(以下単に「スイッチ」という)16でオンにされている第1のモードを通常動作状態(通常動作モード)とし、スイッチ16でPLL部11の出力をオフにしている第2のモードを第1のモードとは異なる動作状態である待機状態(待機モード)とする。
【0027】
これにより、待機モード時はTG10′内の各信号生成部(**_gen)12〜15の動作が停止しているため、後段のDRV2やCCD1、AFE20、LVDS30といった各部の動作も停止し、消費電力を低減する。なお、PLL部11の出力側のスイッチ16は、イネーブル制御部(enable_ctl)17によって制御する構成としている。
【0028】
読取動作指示があった場合には、PLL部11は動作し続けているので、TG10′内のPLL部11の出力をスイッチ16でオンにすれば、PLL部11の動作の安定を待つ必要がなく、TG10′内の各信号生成部(**_gen)12〜15、および後段のDRV2やCCD1、AFE20、LVDS30といった各部を即座に動作することができる。また、PLL部11の後段は、スイッチ16のみを制御しており、TG10′やAFE20のレジスタ設定も維持することができるので、レジスタ設定を再度行う必要もない。
【0029】
しかし、画像読取装置をシステムの一部として考えると、上記技術では必ずしも通常状態への復帰が高速化するわけではない。これは、TG10′内のPLL部11の出力側のスイッチ16がオフ状態の場合、LVDSクロック(lv_ck)、伝送クロック(LV_CK)、およびライン同期信号(lsync)を後段に出力しないためである。つまり、LVDSクロック(lv_ck)が供給されないと、LVDS30内のPLL部32は動作しない。復帰する場合には、LVDS30内のPLL部32の安定を待たなければならない。
【0030】
また、画像読取装置の後段には通常、図示しない画像処理部が構成され、そこでは画像読取装置で読み取った画像データの補正や処理が行われる。このとき、画像読取装置が出力する伝送クロック(LV_CK)やライン同期信号(lsync)に基づいて動作しており、動作クロックや各種同期信号の基準としている。そのため、クロックやライン同期信号が入力されていない状態では画像処理部の動作が規定されず、レジスタや回路のオーバーフロー(飽和)などが生じる可能性があり、その状態でクロックやライン同期信号を再開しても正常に復帰することができない。それどころか、異常動作状態であるにも関わらず復帰してしまい、読取動作を行った際に異常画像の発生やシステム停止などの問題を引き起こす。
【0031】
これは、電源投入時も同様であるが、電源投入時は回路のリセット動作を入れるためこのような問題は発生しない。通常動作への復帰時も、同様に画像処理部にリセット動作を入れればよいが、その際にはレジスタの値もリセットされてしまうため、結局はレジスタ設定が必要となり、高速に復帰させることができない。
なお、図15は動作を停止している第2のモードを示しているが、実線で示している信号は動作状態を、破線で示している信号は停止状態を示している。
【0032】
そこで、上述した問題を解消し、待機モード時も通常動作(通常状態)時と同様のCCD出力レベル(直流オフセットレベル)を実現できるようにするため、この発明の実施形態を以下に示す。
まず、この発明による画像読取装置に備えた信号処理回路の構成例について説明する。
図1は、その信号処理回路の構成例を示す回路図であり、図14,図15と同じ部分には同一符号を付してそれらの説明を省略する。
【0033】
この実施形態の画像読取装置では、待機モード時もLVDS30から後段に出力されるLV_CKとLV_DATA(lsync)を供給できる構成とし、TG100内のPLL部11の出力をイネーブル制御部(enable_ctl)17によってオン/オフするスイッチ16は、PLL部11の出力端とCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の入力端との間に介挿し、LVDSクロック生成部(lvck_gen)14および同期信号生成部(sync_gen)15にはPLL部11の出力端を接続し、PLL部11の出力を常時供給する構成とする。
【0034】
すなわち、TG100内のPLL部11を常に動作状態とし、PLL部11の出力がスイッチ16でオンにされているモード(第1のモード)を通常動作とし、スイッチ16でPLL部11の出力をオフに制御しているモードを待機モードとする。これにより、待機モード時はCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13の動作が停止し、後段のDRV2、CCD1、AFE20の動作を停止しているので、消費電力を低減できる。また、LVDSクロック生成部(lvck_gen)14、同期信号生成部(sync_gen)15は動作しているため、LVDS30の出力、つまり、後段へのクロックやライン同期信号を供給しており、後段の画像処理部は通常状態と同様に動作する。よって、スイッチ16およびイネーブル制御部(enable_ctl)17が、モード選択実行手段としての機能を果す。
【0035】
ここで、画像読取装置全体の消費電力は、CCD1の駆動部分を中心として、DRV2、AFE20、およびCCD1での消費電力がほぼ全体を占め、それを除くとCCD駆動クロック生成部(ccdck_gen)12の割合が比較的大きい。それ以外のAFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、LVDS30等の消費電力の全体に占める割合は無視できるほど小さい。
【0036】
特に、LVDS30(3.5mAの定電流駆動)に至っては、一般に数十mWの消費電力であるため、大きくても画像読取装置全体の消費電力(数〜十数W)の1%程度である。
したがって、この実施形態のようにLVDS30やLVDSクロック生成部(lvck_gen)14を動作状態のままにしても、画像読取装置の電力低減の効果が損なわれることはない。
【0037】
一方、読取動作指示があった場合には、TG100内のPLL部11およびLVDS30内のPLL部32は動作し続けているので、PLL部11の出力をスイッチ16でオンにすれば、TG100およびLVDS30ともにPLL部11,32の動作の安定を待つ必要なしに動作する。
また、TG100内のCCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の各動作を即座に開始することができるので、後段のDRV2、CCD1、およびAFE20を即座に動作させることができる。
【0038】
さらに、PLL部11の後段のスイッチ16のみを制御しているため、TG100やAFE20のレジスタ設定も維持することができ、レジスタ設定を再度行う必要もない。
さらにまた、画像読取装置後段の画像処理部へのクロックやライン同期信号を供給し続けているため、画像処理部が復帰できなかったり、あるいは異常動作状態で復帰してしまうことを回避することができる。
以上のように、待機モード時には、DRV2、CCD1,AFE20等の消費電力が大きい負荷駆動動作を停止し、消費電力が小さいLVDS30のみを動作させることで、消費電力を低減しつつ、読取動作指示があった場合には、確実かつ高速に通常動作状態へ復帰することができる。
【0039】
また、タイミング制御部100のPLL部11を常に動作状態とし、タイミング制御部100が、通常動作時(第1のモードの場合)には、PLL部11からの基準クロックに基づいてDRV2,CCD1,AFE20,LVDS30にそれぞれ対応する制御信号を供給し、待機時(第2のモードの場合)には、DRV2,CCD1,AFE20にそれぞれ通常動作時とは異なる制御信号を、LVDS30に通常動作時と同じ制御信号を供給することにより、容易に各部の動作状態を切り替えられるという効果を得ることもできる。
【0040】
なお、この実施形態の画像形成装置では、図1に示したように、PLL部11の出力の基準クロックをスイッチ16でオン/オフすることで、DRV2、CCD1,およびAFE20の各動作を停止しているが、モード選択実行手段であるイネーブル制御部(enable_ctl)17から動作制御(オン/オフ)信号を供給し、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13の各動作を停止することで、DRV2、CCD1,およびAFE20の各動作を停止してもよい。あるいは、その各動作を通常状態とは異なる動作にする。それについては、追って詳細に説明する。
また、AFE20が動作を停止している場合、LVDS30に入力される画像データは不定となるが、待機モード時の画像データは無効(使用していない)データであるため、特に問題にはならない。
【0041】
次に、このAFE20内のクランプ部(CLP)21の動作について説明する。
画像読取装置では、一般にCCDの出力をコンデンサによるAC結合を介してAFE0に入力する。これは、CCDとAFEの基準電圧レベルが異なるためであり、AFEではCCDから出力される画像信号の基準レベルをAFE内部の基準レベルに合わせこむため、クランプ部(クランプ回路)によって直流再生を行う。
【0042】
図2は、図1のAFE20内のクランプ部(CLP)21の内部構成例を示す回路図である。
図3は、図2に示すクランプ部21の動作(クランプ動作)の第1例を示すタイミングチャートである。
クランプ部21は、例えば図2に示すように、バッファ(buf)211と、スイッチ(sw)212と、クランプ制御部(clp_ctl)213とによって構成される。
【0043】
クランプ制御部(clp_ctl)213は、例えば図3に示すTG100から出力されるクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)との論理積(AND)を取った信号(clp)により、スイッチ212のオン/オフを制御する。そして、スイッチ212がオンになっている場合、図示しない電源から供給されたクランプ基準電圧(Vclp)が抵抗Rを介してバッファ(buf)211に入力され、アナログ画像信号(sig)を出力するCCD1の後段に接続されているコンデンサ3のAC結合容量によるAFE20側電位がクランプ基準電圧(Vclp)に一致するように、コンデンサ3が充放電する。このコンデンサ3に蓄積された電荷により、AC結合前後の電圧は固定(クランプ)される。
【0044】
一方、コンデンサ3のAC結合容量は通常数uF程度であり、その充放電時定数はスイッチ212のオン抵抗との積となり、数ms程度となる。また、クランプ動作は、例えば図3に示すように、通常動作時には1ライン内の任意の期間且つ1画素内の任意の期間で行うが、待機時にはクロックを停止(ローレベル“L”に固定)しているとクランプ動作が行われない。つまり、通常動作状態への復帰時にクランプ動作を行い、AFE20の入力電圧を所定のレベルに安定するまで待つ必要がある。
【0045】
しかし、通常動作時でも実際にクランプ動作に要する期間は1ライン内の1%程度と比率は小さい。そのため、コンデンサ3のAC結合への充放電、つまりクランプ動作(AFE20の入力電圧)を安定させるには、数百msの時間(クランプ電位追従時間)を要し、通常動作状態への復帰を高速化できないという問題がある。
なお、図3におけるアナログ画像信号(sig)は、CCD1が動作停止している場合の信号を示し、任意の直流レベルを示している。
【0046】
そこで、クランプ部21が待機モード時も通常動作時と同様にクランプ動作を行うようにするとよい。但し、待機モード時にクランプ動作を行うためには、AFE駆動クロック生成部(afeck_gen)13がクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)を制御しなければならないため、図1のPLL部11の後段にAFE駆動クロック生成部(afeck_gen)13を直接接続し、PLL部11の出力をAFE駆動クロック生成部(afeck_gen)13に常時供給する必要がある。
【0047】
図4は図2のクランプ部21の動作の第2例を、図5はその動作の第3例をそれぞれ示すタイミングチャートであり、いずれもクランプ電位追従時間を短縮するため、クランプ部21が待機モード時もクランプ動作を行う様子を示している。
具体的には、図2のクランプ制御部(clp_ctl)213で生成する信号(clp)を、例えば図4に示すように、通常動作状態では図3と同様にクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)との論理積とし、待機モードではクランプ制御信号(clpin)と同じとすることにより、1ライン内の任意の期間でクランプ動作を行わせることができる。
【0048】
これにより、待機モード時もクランプ動作を行っているので、通常動作状態への復帰時にもAC結合充放電の待ち時間を短縮することができる。そのため、クランプ動作の安定を待つ必要がなくなり、復帰を高速化することができる。
なお、サンプル・ホールド制御信号(shd)は、図4に示したように、通常動作状態ではクロック動作をしているが、待機モード時にはCCD1の動作を停止し、アナログ画像信号(sig)は任意の直流レベルとなるため、サンプル・ホールド制御信号(shd)をハイレベル“H”に固定にして、待機モード時の消費電力増加を回避している。
【0049】
一方、通常動作状態へ復帰する際に、CCD1への駆動信号(CCD_CK)は、停止→入力と過渡的に変化するため、CCD1の出力信号(sig)は一時的に暴れる可能性がある。この場合、CCD1自体は特に問題にならないが、AFE20ではコンデンサ3によってAC結合をしているため、出力信号(sig)の暴れがAFE20に伝わり、過電圧・過電流を引き起こす場合がある。
【0050】
そのため、例えば図5に示すように、待機モード時にクランプ制御信号(clpin)も“H”に固定し、常時クランプ動作を行うようにするとよい。
これにより、AFE20の入力では、コンデンサ3によるAC結合とスイッチ212のオン抵抗によるフィルタ(ハイパスフィルタ)を構成することができ、AFE20に出力信号(sig)の暴れが入力された場合でも、それをクランプ基準電圧(Vclp)に引き戻し、結果、過電圧・過電流を抑えることができる。また、常時クランプ動作を行っているため、図4と同様、通常動作状態への復帰時にクランプ動作の安定を待つ必要がなく、消費電力増加を招くこともない。
【0051】
以上のように、待機時にもクロック動作を伴わないクランプ動作を行うことで、読取可能状態への復帰時、クランプ電圧の安定を待つ必要がなくなるため、復帰を高速化することができる。また、常時クランプ動作にすることで、復帰時のAFE20への過電圧・過電流をも回避することができる。
なお、図4,図5の例では、TG100から出力されるクランプ制御信号(clpin)とサンプル・ホールド制御信号(shd)を、待機時に変更するように制御しているが、TG100から制御信号を供給してAFE20で動作を切り替えてもよい。
【0052】
次に、図1のCCD1の動作について説明する。
この実施形態では、待機時にCCD駆動信号(ccd_ck)を停止しているが、この場合、CCD1の出力レベルが規定されず不定となり、通常動作状態と同じレベルになっているとは限らない。これは、CCD1の出力電圧レベルがCCD1内の出力回路のクランプ動作によって決まるためである。
【0053】
図6は、図1のCCD1に備えてある出力回路の構成例を示す回路図である。
図7は、図6に示す出力回路の動作の第1例を示すタイミングチャートである。
CCD1は、光電変換された電荷を図示しない転送レジスタで1画素毎に転送する。転送された電荷は、最終的に図6の電荷検出容量(Cfj)のコンデンサ101に出力され、電荷→電圧変換される。変換された電圧信号は、その後アンプ(amp)102で増幅され、コンデンサ103によるAC結合を介してバッファ(buf)104にてバッファされ、外部に画像信号として出力される。
【0054】
ここで、図6の「rs」はコンデンサ101に蓄積された電荷をトランジスタ105を介してリセットするためのクロック、「cp」はリセット後の電圧レベルをトランジスタ106を介して任意のレベルにクランプするためのクロックであり、それぞれ画素毎に制御される。
「Vrs」はリセット基準電圧、「Vcp」はクランプ基準電圧であり、クランプ基準電圧VcpがCCD1の出力レベル(直流オフセットレベル)を決めている。
【0055】
一方、クロック(rs,cp)は、一般に外部から入力された信号を直接使用するわけではなく、コンデンサ107,108によるAC結合を介してローレベル“L”を所定の電圧に底上げした信号に変換される。これは、CCD1が10Vなどの高い電源電圧で動作し、NMOSで製造されるためである。そのため、クロック(rs,cp)はローレベル“L”を底上げする必要があり、この動作はシフトゲート駆動信号であるシフトゲートパルス(sh)によるトランジスタ109の動作により所定のローレベル“L”にクランプすることで実行される。
なお、シフトゲートパルス(sh)は、フォトダイオードで蓄積された全画素の電荷を転送レジスタにシフトゲートを介して転送するためのパルスであるが、クロック(rs,cp)のローレベル“L”のクランプ制御にも使用されている。
【0056】
図1に示した構成では、例えば図7に示すように、通常動作時には通常駆動状態とする通常のクロック(rs,cp)が入力され、CCD1から画像信号(sig)が出力される。しかし、待機モード時にはクロックは停止(“L”に固定)され、特にクロック(cp)が停止しているために、CCD1の出力段のバッファ(buf)104の入力が不定となり、CCD1の出力電圧も不定となる。このため、図4又は図5によって説明したように、待機時にAFE20でクランプ動作を行っても、通常動作状態に復帰した際にはAFE20の入力電圧が正規のレベルからずれるという問題がある。
【0057】
そこで、待機モード時もCCD1の出力レベルを通常動作時と同様の出力レベル(直流オフセットレベル)にするとよい。但し、待機モード時にCCD1の出力レベルを通常動作時と同様の出力レベルにするためには、DRV2がクロック(rs,cp)およびシフトゲートパルス(sh)を制御しなければならないため、図1のPLL部11の後段にCCD駆動クロック生成部(ccdck_gen)12に直接接続し、PLL部11の出力をCCD駆動クロック生成部(ccdck_gen)12に常時供給する必要がある。
【0058】
図8は図6に示した出力回路の動作の第2例を、図9はその動作の第3例をそれぞれ示すタイミングチャートである。
図8の例では、待機モード時に、シフトゲートパルス(sh)は通常動作時と同じ信号とし、クロック(rs,cp)は周波数を落としている。これにより、CCD1の出力レベルを通常動作時とほぼ同じクランプ基準電圧Vcpとし、待機時にもAFE20のクランプ動作を確実に行えるようにする。
よって、消費電力を抑え、確実にAC結合充放電の待ち時間を短縮することができる。
但し、図8では、低い周波数でもクロック動作を行っているために、僅かといえど消費電力は増加してしまう。
【0059】
そこで次に、待機モード時のクロック(rs,cp)を、例えば図9に示すように、シフトゲートパルス(sh)の反転かつ時間tdだけ遅延させた信号とするとよい。
ここで、反転しているのはクロック(rs,cp)の極性を合わせているためであり、遅延させているのは、クロック(rs,cp)をシフトゲートパルス(sh)でローレベル“L”に確実にクランプするための時間を確保するためである。なお、図9では、シフトゲートパルス(sh)のネゲート(↓)からクロック(rs,cp)のアサート(↑)までの期間tdが、遅延時間に相当する。
【0060】
この場合、クロック(rs,cp)はほぼハイレベル“H”状態であり、常にリセット/クランプ動作を行うため、CCD1の出力電圧は通常動作時とほぼ同じクランプ基準電圧Vcpに維持される。また、シフトゲートパルス(sh)期間で毎ライン、クロック(rs,cp)のローレベル“L”をクランプしているため、経時でもリセット/クランプを安定に動作することができる。なお、クロック(rs,cp)が常時ハイレベル“H”の場合は、ローレベル“L”が徐々に変化していくため、経時でリセット/クランプ動作が正常に動作しなくなる。
【0061】
よって、消費電力を最小限にし、確実にAC結合充放電の待ち時間を短縮することができる。
以上のように、待機時にもクロックの周波数を落としたり、あるいはクロック動作を伴わないリセット/クランプ動作を行うことで、CCD1の出力レベルを通常動作時と同じレベルにすることができるため、AFE20のクランプ動作のずれをなくすことができ、通常動作状態への復帰時、確実にAFE20のクランプ動作の安定待ちを省略することができる。
なお、図8,図9の例では、TG100から出力されるクロック(rs,cp)およびシフトゲートパルス(sh)を、待機時に変更するように制御しているが、TG100から制御信号を供給してDRV2又はCCD1内部で動作を切り替えてもよい。
【0062】
このように、この実施形態の画像読取装置に備えた信号処理回路によれば、TG100内のイネーブル制御部(enable_ctl)17が、通常動作時には、図10の(a)に示すようにスイッチ16をオンにすることにより、PLL部11から出力される基準クロックがCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14、および同期信号生成部(sync_gen)15に供給されるため、TG100,DRV2,CCD1,AFE20,およびLVDS30が動作を行う。
【0063】
また、待機時には、図10の(b)に示すようにスイッチ16をオフにすることにより、PLL部11から出力される基準クロックが、LVDSクロック生成部(lvck_gen)14および同期信号生成部(sync_gen)15には供給されるが、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13には供給されないため、TG100,DRV2,CCD1,およびAFE20は通常動作時とは異なり、停止状態(非クロック動作)となり、LVDS30は通常動作時と同じ動作を行い、後段にクロックおよび同期信号を供給し続ける。
それによって、待機時の無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。
【0064】
あるいは、待機時には、スイッチ16がオンでも、PLL部11から出力される基準クロックが、CCD駆動クロック生成部(ccdck_gen)12又はAFE駆動クロック生成部(afeck_gen)13にも供給されるようにし、CCD1の出力レベルを図8又は図9によって説明したように通常動作時と同じレベルとするか、AFE20でのクランプ動作を図4又は図5によって説明したように常時行うようにすることもできる。
それによって、待機時の消費電力を抑えることができ、またPLL部32の動作や後段画像補正部の回路安定、あるいはAFE20への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態(通常動作状態)へ即座に復帰することができる。
【0065】
なお、TG100内のイネーブル制御部(enable_ctl)17およびスイッチ16を省略し、待機時にも、PLL部11から出力される基準クロックが、CCD駆動クロック生成部(ccdck_gen)12およびAFE駆動クロック生成部(afeck_gen)13に供給されるようにし、CCD1の出力レベルを図8又は図9によって説明したように通常動作時と同じレベルとすると共に、AFE20でのクランプ動作を図4又は図5によって説明したように常時行うようにすることができる。
そのようにしても、待機時にCCD1およびAFE20でのクロック動作が減少するため、待機時の消費電力を抑えることができ、またPLL部32の動作や後段画像補正部の回路安定、およびAFE20への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態へ即座に復帰することができる。
【0066】
以上、この発明をCCDによって原稿の画像を読み取る画像読取装置(スキャナ)に備えた信号処理回路に適用した実施形態について説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取る画像読取装置に備えた信号処理回路には勿論、イメージセンサによって原稿の画像を読み取る他の画像読取装置に備えた信号処理回路、それらの信号処理回路を備えた画像読取装置を搭載したデジタル複写機,ファクシミリ装置,プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として用紙等のシートに印刷することができる。また、イメージセンサ以外の負荷(生成部)を含む信号処理回路や、それを備えた画像読取装置や画像形成装置等の各種電子機器にも、この発明を適用可能である。この発明による信号処理回路を備えることにより、安定動作かつ高信頼性の画像読取装置や画像形成装置等の電子機器を提供することができる。
【0067】
例えば、図11に示すように、制御部50、生成部60、伝送部70を備えた信号処理回路にも、この発明を適用することができ、これまで説明したような効果を同様に得ることができる。
そこで、その信号処理回路について説明する。
【0068】
図11は、この発明による信号処理回路の基本構成例を示す回路図である。
この信号処理回路は、制御手段である制御部50、生成手段である生成部60、伝送手段である伝送部70を備えている。
制御部50は、基準クロック(基準ck)生成部51、第1クロック出力部52、第2クロック出力部53、同期信号出力部54、スイッチ55、およびイネーブル(enable)制御部56からなる。
【0069】
基準クロック生成部51は、基準クロックを生成する基準クロック生成手段であり、図1のPLL部11に相当する。
第1クロック出力部52は第1クロックck1を、第2クロック出力部53は第2クロックck2をそれぞれ基準クロック生成部51からの基準クロックに基づいて出力するクロック出力手段であり、図1のCCD駆動クロック生成部(ccdck_gen)12、AFE駆動クロック生成部(afeck_gen)13、LVDSクロック生成部(lvck_gen)14に相当する。
【0070】
同期信号出力部54は、基準クロック生成部51からの基準クロックに基づいて同期信号syncを出力する同期信号出力手段であり、図1の同期信号生成部(sync_gen)15に相当する。
イネーブル制御部56は、スイッチ55を通常動作時にはオンに、待機時にはオフに制御するイネーブル制御手段であり、図1のイネーブル制御部(enable_ctl)17に相当する。
生成部60は、第1クロック出力部52からの第1クロックに基づいて画像信号等の所定信号(sig)を生成する生成手段であり、図1のDRV2やCCD1に相当する。
【0071】
伝送部70は、変換部71および伝送クロック(伝送ck)生成部72を備えている。
変換部71は、生成部60からの所定信号を伝送クロック生成部72からの伝送クロックに基づいて変換し、同期信号出力部54からの同期信号syncと共に外部へ伝送する変換手段であり、図1のデータ変換部31に相当する。
伝送クロック生成部72は、第2クロック出力部53からの第2クロックck2に基づいて伝送クロックを生成し、外部へ伝送する伝送クロック生成手段であり、図1のPLL部32に相当する。
【0072】
このように構成されたこの実施形態の信号処理回路では、イネーブル制御部56が、通常動作時にはスイッチ55をオンにするため、基準クロック生成部51からの基準クロックが第1クロック出力部52、第2クロック出力部53、および同期信号出力部54に供給され、生成部60および伝送部70で通常の動作が行われる。また、待機時にはスイッチ55をオフにするため、基準クロック生成部51からの基準クロックが生成部60には供給されないため、生成部60は停止状態となる。
したがって、その分だけ消費電力を低減できる。
【0073】
一方、従来の信号処理回路では、例えば図16に示すように、制御部50′内の各部が待機時,通常動作時に関係なく通電状態なので、待機時は通常の動作を行っていないが、通常動作時と同程度の無駄な電力を消費していることになり、図14によって説明したような問題がある。
【0074】
図12は、この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図であり、図1等と同じ部分(CCD1)には同一符号を付している。
このスキャナ300は、フラットベッド方式のものであり、本体上面に、原稿が載置される原稿ガラスであるコンタクトガラス301が設置されている。
コンタクトガラス301の下方には、第1キャリッジ306と第2キャリッジ307が2対1の速度で矢印A方向(副走査方向)に移動するように配置されている。
【0075】
第1キャリッジ306には光源としてのハロゲンランプ302と第1ミラー303が搭載され、第2キャリッジ307には第2ミラー304および第3ミラー305が搭載されている。
ハロゲンランプ302によって照射された原稿からの反射光は、第1ミラー303、第2ミラー304、および第3ミラー305によって反射されて結像レンズ308に入射し、その結像レンズ308で集光され、CCD(リニアイメージセンサ)1の結像面に結像し、CCD1で光電変換されたアナログ画像信号がこの発明による信号処理回路309でデジタル画像データ(原稿の画像データ)に変換され、後段に送られる。
【0076】
一方、原稿の画像データの主走査方向(副走査方向と直交する方向)の分布を均一にするためには、シェーディング補正を行うが、そのための基準白板311の読み取りデータを取得する必要がある。
シェーディング補正を行うためには、原稿の画像読み取り前に、ハロゲンランプ302による照明により、基準白板311の表面が読み取られ、その読み取り結果(読み取りデータ)に基づいて原稿の画像読み取り時のシェーディング補正が行われる。
【0077】
ここで、第1,第2キャリッジ306,307が2対1の速度で副走査方向に移動するのは、原稿面からCCD1の結像面までの光路長を一定に保持するためであり、CCD1は信号処理回路309上に搭載されている。
また、コンタクトガラス301の上面を覆うように圧板310が開閉可能に設けられ、コンタクトガラス301上に原稿が載置されたとき、外部からの光がCCD1に入射しないようにしている。なお、圧板310に代えてADF(自動原稿給送装置)あるいはARDFなどを設け、原稿を自動的に給送できるように構成することも可能である。
【0078】
図13は、この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図であり、図1,図12等と同じ部分には同一符号を付している。
画像形成装置500は、スキャナ300とプリンタ320とを備えている。
スキャナ300は、前述のようにTG100、DRV2、CCD1、AFE20、LVDSトランスミッタ30を含むこの発明による信号処理回路を備え、LVDSトランスミッタ30が、AFE20からパラレル10bitのデジタル画像データ(デジタルデータ),ライン同期信号,クロックが入力されると、それらをプリンタ320のLVDSレシーバ326へシリアル送信する。
【0079】
一方、プリンタ320は、プリンタエンジン321と、このプリンタエンジン321を制御する制御部322とを備え、両者はI/F323により通信可能に接続されている。
制御部322は、CPU324、画像処理部325、およびLVDSレシーバ326を備えている。
LVDSレシーバ326は、スキャナ300のLVDSトランスミッタ30からシリアル送信されたデジタル画像データ,ライン同期信号,クロックを受信すると、そのデジタル画像データをパラレル10bitのデジタル画像データに変換し、受信したライン同期信号,クロックと共に画像処理部325に入力する。
【0080】
画像処理部325は、LVDSレシーバ326からパラレル10bitのデジタル画像データ,ライン同期信号,クロックが入力されると、そのデジタル画像データに対し、そのライン同期信号およびクロックに基づいて各種画像補正や処理を行った後、そのデジタル画像データをプリンタエンジン321に出力して、用紙等のシート上に印刷(画像形成)を行わせる。
CPU324は、スキャナ300内のTG100と相互に通信可能に接続し、プリンタエンジン321およびスキャナ300の動作全体を制御する。
【0081】
このように、この発明による信号処理回路を備えたスキャナ300を画像形成装置500に搭載することにより、待機時の消費電力を抑えることができ、印刷動作指示があった場合には、印刷可能状態(通常動作状態)へ即座に復帰することができる。
なお、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。
【産業上の利用可能性】
【0082】
以上の説明から明らかなように、この発明によれば、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。したがって、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化できる信号処理回路、画像読取装置、および画像形成装置を提供することができる。
【符号の説明】
【0083】
1:CCD 2:DRV(CCD駆動ドライバ)
3,101,103,107,108:コンデンサ 4:発振子
100:TG(タイミング制御部) 11:32:PLL部
12:CCD駆動クロック生成部 13:AFE駆動クロック生成部
14:LVDSクロック生成部 15:同期信号生成部
16,55,212:スイッチ 17,56:イネーブル制御部
20:AFE(アナログ処理IC) 21:クランプ部
22:サンプル・ホールド部 23:A/D変換部 30:LVDSトランスミッタ
31:データ変換部 50:制御部 51:基準クロック生成部
52:第1クロック出力部 53:第2クロック出力部 54:同期信号出力部
60:生成部 70:伝送部 71:変換部 72:伝送クロック生成部
102:アンプ 104,211:バッファ
105,106,109:トランジスタ 213:クランプ制御部
300:スキャナ 309:信号処理回路 500:画像形成装置
【先行技術文献】
【特許文献】
【0084】
【特許文献1】特許第4064161号公報
【特許請求の範囲】
【請求項1】
信号を生成する生成手段と、該生成手段によって生成された信号を制御信号と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記生成手段と前記伝送手段とにそれぞれ対応する前記制御信号を供給する制御手段とを備えた信号処理回路であって、
前記制御手段の前記基準クロック生成手段は、常に動作状態であり、
前記生成手段と前記伝送手段とが通常動作状態である第1のモード、あるいは前記生成手段が前記第1のモードとは異なる動作状態であり、前記伝送手段が前記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする信号処理回路。
【請求項2】
原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、前記光電変換手段からの前記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、
前記駆動手段と前記アナログ処理手段と前記データ伝送手段とが通常動作状態である第1のモード、あるいは前記駆動手段と前記アナログ処理手段とが前記第1のモードとは異なる動作状態であり、前記データ伝送手段が前記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする画像読取装置。
【請求項3】
前記タイミング制御手段の前記基準クロック生成手段は、常に動作状態であり、
前記タイミング制御手段は、前記第1のモードの場合には、前記基準クロック生成手段からの前記基準クロックに基づいて前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給し、前記第2のモードの場合には、前記駆動手段と前記アナログ処理手段とにそれぞれ前記第1のモードとは異なる前記制御信号を、前記データ伝送手段に前記第1のモードと同じ前記制御信号を供給することを特徴とする請求項2に記載の画像読取装置。
【請求項4】
前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
前記アナログ処理手段は、前記第1のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第2のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて前記ライン内の任意期間で前記クランプ動作を行うように制御することを特徴とする請求項2又は3に記載の画像読取装置。
【請求項5】
前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
前記アナログ処理手段は、前記第1のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第2のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて常時クランプ動作を行うように制御することを特徴とする請求項2又は3に記載の画像読取装置。
【請求項6】
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第1のモードと第2のモードとで同じ信号であり、
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第1のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第2のモードでは前記第1のモードよりも周波数を下げたクロックであることを特徴とする請求項2乃至5のいずれか一項に記載の画像読取装置。
【請求項7】
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第1のモードと前記第2のモードとで同じ信号であり、
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第1のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第2のモードでは前記シフトゲート駆動信号を反転および遅延させた信号であることを特徴とする請求項2乃至5のいずれか一項に記載の画像読取装置。
【請求項8】
前記請求項2乃至7のいずれか一項に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
【請求項1】
信号を生成する生成手段と、該生成手段によって生成された信号を制御信号と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記生成手段と前記伝送手段とにそれぞれ対応する前記制御信号を供給する制御手段とを備えた信号処理回路であって、
前記制御手段の前記基準クロック生成手段は、常に動作状態であり、
前記生成手段と前記伝送手段とが通常動作状態である第1のモード、あるいは前記生成手段が前記第1のモードとは異なる動作状態であり、前記伝送手段が前記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする信号処理回路。
【請求項2】
原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、前記光電変換手段からの前記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、
前記駆動手段と前記アナログ処理手段と前記データ伝送手段とが通常動作状態である第1のモード、あるいは前記駆動手段と前記アナログ処理手段とが前記第1のモードとは異なる動作状態であり、前記データ伝送手段が前記第1のモードと同じ動作状態である第2のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする画像読取装置。
【請求項3】
前記タイミング制御手段の前記基準クロック生成手段は、常に動作状態であり、
前記タイミング制御手段は、前記第1のモードの場合には、前記基準クロック生成手段からの前記基準クロックに基づいて前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給し、前記第2のモードの場合には、前記駆動手段と前記アナログ処理手段とにそれぞれ前記第1のモードとは異なる前記制御信号を、前記データ伝送手段に前記第1のモードと同じ前記制御信号を供給することを特徴とする請求項2に記載の画像読取装置。
【請求項4】
前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
前記アナログ処理手段は、前記第1のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第2のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて前記ライン内の任意期間で前記クランプ動作を行うように制御することを特徴とする請求項2又は3に記載の画像読取装置。
【請求項5】
前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
前記アナログ処理手段は、前記第1のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第2のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて常時クランプ動作を行うように制御することを特徴とする請求項2又は3に記載の画像読取装置。
【請求項6】
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第1のモードと第2のモードとで同じ信号であり、
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第1のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第2のモードでは前記第1のモードよりも周波数を下げたクロックであることを特徴とする請求項2乃至5のいずれか一項に記載の画像読取装置。
【請求項7】
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第1のモードと前記第2のモードとで同じ信号であり、
前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第1のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第2のモードでは前記シフトゲート駆動信号を反転および遅延させた信号であることを特徴とする請求項2乃至5のいずれか一項に記載の画像読取装置。
【請求項8】
前記請求項2乃至7のいずれか一項に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−186527(P2012−186527A)
【公開日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願番号】特願2011−46294(P2011−46294)
【出願日】平成23年3月3日(2011.3.3)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成24年9月27日(2012.9.27)
【国際特許分類】
【出願日】平成23年3月3日(2011.3.3)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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