光結合型絶縁回路
【課題】消費電力を低減しパルス幅歪みを抑制した光結合型絶縁回路を提供する。
【解決手段】第１発光素子３と、第２発光素子５と、第１発光素子３および第２発光素子５の発光を制御する発光制御部１１と、第１発光素子３の発光を検出する第１受光素子７と、第１受光素子７に直列に接続され、第２発光素子５の発光を検出する第２受光素子９と、を備える。さらに、第１受光素子７と第２受光素子９との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部２１を備える。出力部２１は、第１発光素子３の発光を検知した第１受光素子７から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方に出力を反転し、第２発光素子５の発光を検知した第２受光素子９を介して電荷を放電することにより出力を再反転する。
【解決手段】第１発光素子３と、第２発光素子５と、第１発光素子３および第２発光素子５の発光を制御する発光制御部１１と、第１発光素子３の発光を検出する第１受光素子７と、第１受光素子７に直列に接続され、第２発光素子５の発光を検出する第２受光素子９と、を備える。さらに、第１受光素子７と第２受光素子９との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部２１を備える。出力部２１は、第１発光素子３の発光を検知した第１受光素子７から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方に出力を反転し、第２発光素子５の発光を検知した第２受光素子９を介して電荷を放電することにより出力を再反転する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、光結合型絶縁回路に関する。
【背景技術】
【０００２】
家電器機やＦＡ（factory automation）器機に用いられる光結合型絶縁回路では、高速化および低消費電力化が求められている。例えば、アナログ回路で構成される絶縁回路は、信号のオフ時にも電流が流れるため、消費電力が大きい。これに対し、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)で構成されるディジタル回路を用いることにより、消費電力を低減することが可能である。
【０００３】
しかしながら、ディジタル回路では、光結合に起因するパルス幅歪みが大きくなり、高速信号の伝送時に誤動作を生じることがある。そこで、消費電力を低減し、パルス幅歪みを抑制できる光結合型絶縁回路が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６５１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、消費電力を低減しパルス幅歪みを抑制した光結合型絶縁回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る光結合型絶縁回路は、第１発光素子と、第２発光素子と、前記第１発光素子および前記第２発光素子の発光を制御する発光制御部と、前記第１発光素子の発光を検出する第１受光素子と、前記第１受光素子に直列に接続され、前記第２発光素子の発光を検出する第２受光素子と、を備える。さらに、前記第１受光素子と前記第２受光素子との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部を備える。前記出力部は、前記第１発光素子の発光を検知した前記第１受光素子から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方へ出力を反転し、前記第２発光素子の発光を検知した前記第２受光素子を介して電荷を放電することにより出力を再反転する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る絶縁回路を示す回路図である。
【図２】第１実施形態に係る絶縁回路の動作を示すタイムチャートである。
【図３】比較例に係る絶縁回路を示す回路図である。
【図４】比較例に係る絶縁回路のパルス幅の変化を示すタイムチャートである。
【図５】第１実施形態に係る絶縁回路のパルス幅の変化を示すタイムチャートである。
【図６】第１実施形態の変形例に係る絶縁回路を示す回路図である。
【図７】第２実施形態に係る絶縁回路を示す回路図である。
【図８】第２実施形態に係る絶縁回路の動作を示すタイムチャートである。
【図９】第３実施形態に係る絶縁回路を示す回路図である。
【図１０】第３実施形態の変形例に係る絶縁回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る絶縁回路１００を示す回路図である。絶縁回路１００は、送信回路２０と、受信回路３０と、を備える。送信回路２０と受信回路３０との間は、第１発光素子であるＬＥＤ(Light Emitting Diode)３と、ＬＥＤ３の発光を検出する第１受光素子であるＰＤ(Photo Diode)７と、第２発光素子であるＬＥＤ５と、ＬＥＤ５の発光を検出する第２受光素子であるＰＤ９と、によって光結合される。ここに示すＬＥＤ３およびＬＥＤ５、ＰＤ７、ＰＤ９は、１つの例であって、他の形式の発光素子および受光素子を用いることもできる。
【００１０】
ＬＥＤ３とＰＤ７とは、第１のキャビティ２８に収容され、ＬＥＤ５とＰＤ９とは、第２のキャビティ２９に収容される。これにより、ＬＥＤ３とＰＤ９との間のクロストーク、および、ＬＥＤ５とＰＤ５との間のクロストークがそれぞれ抑制される。ここで、キャビティとは、例えば、発光素子と受光素子とを透明樹脂により封止した空間であり、その周りを遮光性の樹脂により覆った構造を有する。
【００１１】
送信回路２０は、ＬＥＤ３とＬＥＤ５とを備え、それらを交互に発光させる発光制御部１１を備える。発光制御部１１は、ＬＥＤ３の発光を制御するＮＡＮＤ１７と、ＬＥＤ５の発光を制御するＮＡＮＤ１９と、を含む。ＮＡＮＤ１７およびＮＡＮＤ１９は、入力端子１２から入力される信号ＶＩＮと、制御端子(Enable)１３に供給される制御信号ＶＣＯＮＴと、に基づいて、それぞれＬＥＤ３およびＬＥＤ５の発光を制御する。
送信回路２０は、ＬＥＤ３およびＬＥＤ５に電力を供給する電源端子Ｖｄｄ１と、接地端子ＧＮＤ１と、をさらに備える。
【００１２】
受信回路３０は、ＰＤ７と、ＰＤ７に直列に接続されたＰＤ９と、出力部２１と、を備える。出力部２１は、例えば、Ｐ型ＭＯＳＦＥＴ２２と、Ｎ型ＭＯＳＦＥＴ２３と、が直列に配置されたインバータであり、ハイ（Ｈｉｇｈ）およびロー（Ｌｏｗ）の電圧を交互に出力する。出力部２１は、ＰＤ７とＰＤ９との接続点に電気的に接続された制御端子２５と、出力端子２７と、を有する。
【００１３】
次に、表１を参照して、絶縁回路１００の動作を説明する。表１には、入力端子１２に入力される信号ＶＩＮおよび制御端子(Enable)１３に供給される制御信号ＶＣＯＮＴが表示されている。さらに、ＶＩＮおよびＶＣＯＮＴに対するＮＡＮＤ１７およびＮＡＮＤ１９の出力、ＬＥＤ３およびＬＥＤ５の発光状態、出力部２１の出力ＶＯＵＴが表示されている。
【表１】
【００１４】
まず、発光制御部１１の入力端子１２に入力される信号ＶＩＮが、ハイ（Ｈ）レベルであり、制御端子１３の制御信号ＶＣＯＮＴが、Ｈレベルであるとする。ＮＡＮＤ１７には、インバータ１５で反転されたＶＩＮと、ＶＣＯＮＴと、が入力される。すなわち、ＮＡＮＤ１７には、ロー（Ｌ）レベルおよびＨレベルが入力され、出力はＨレベルとなる。ここで、Ｈレベルと、電源電圧Ｖｄｄ１と、が同電位であるとすれば、ＬＥＤ３には、電流が流れず発光しない（ＯＦＦ状態）。
【００１５】
一方、ＮＡＮＤ１９には、ＶＩＮと、ＶＣＯＮＴと、が入力される。すなわち、ＮＡＮＤ１９の２つの入力は、共にＨレベルであり出力はＬレベルとなる。Ｌレベルは、例えば、０（ゼロ）Ｖである。したがって、電源端子Ｖｄｄ１からＬＥＤ５に電流が供給され、ＬＥＤ５は発光する（ＯＮ状態）。ＬＥＤ５に供給される電流は、ＬＥＤ５のカソード側と、ＮＡＮＤ１９と、の間に設けられた抵抗Ｒ２により、所定の値に制御される。
【００１６】
受信回路３０では、ＬＥＤ５の発光をＰＤ９が検出する。これにより、ＰＤ９に光電流が流れ、例えば、制御端子２５を介して、Ｐ型ＭＯＳＦＥＴ２２のゲート２２ａおよびＮ型ＭＯＳＦＥＴ２３のゲート２３ａから正電荷がＧＮＤ２に放電される。すなわち、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２およびＮ型ＭＯＳＦＥＴ２３のゲート容量Ｃｇ２３から、制御端子２５およびＰＤ９を介して正電荷がＧＮＤ２に放電される。これにより、ゲート２２ａおよびゲート２３ａの電位が低下する。例えば、ＰＤのビルトイン電圧を０．７Ｖとすれば、−０．７Ｖまで低下し、Ｐ型ＭＯＳＦＥＴ２２はＯＮ状態、Ｎ型ＭＯＳＦＥＴ２３はＯＦＦ状態となる。そして、出力部２１の出力ＶＯＵＴは、Ｈレベルに反転する。
【００１７】
次に、信号ＶＩＮが、Ｌレベルであり、制御信号ＶＣＯＮＴがＨレベルであるとする。ＮＡＮＤ１７の２つの入力は共にＨレベルであり、出力はＬレベルとなる。これにより、電源端子Ｖｄｄ１からＬＥＤ３に電流が供給され、ＬＥＤ３はＯＮ状態となる。ＬＥＤ３に供給される電流は、ＬＥＤ３のカソード側と、ＮＡＮＤ１７と、の間に設けられた抵抗Ｒ１により、所定の値に制御される。
【００１８】
ＮＡＮＤ１９には、ＶＩＮのＬレベルと、ＶＣＯＮＴのＨレベルと、が入力され、出力はＨレベルとなる。したがって、ＬＥＤ５には電流が供給されず、ＯＦＦ状態となる。
【００１９】
受信回路３０では、ＬＥＤ３の発光をＰＤ７が検出する。これにより、ＰＤ７に光電流が流れ、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２およびＮ型ＭＯＳＦＥＴ２３のゲート容量Ｃｇ２３に制御端子２５を介して正電荷が充填される。これにより、ゲート２２ａおよびゲート２３ａの電位はＶｄｄ２＋０．７Ｖまで上昇し、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦし、Ｎ型ＭＯＳＦＥＴ２３はＯＮ状態となる。出力部２１の出力ＶＯＵＴは、Ｌレベルとなる。
【００２０】
一方、制御端子１３に供給される制御信号ＶＣＯＮＴをＬレベルにすると、入力信号ＶＩＮのレベルに関わらず、ＮＡＮＤ１７およびＮＡＮＤ１９の出力はＨレベルとなる。したがって、ＬＥＤ３およびＬＥＤ５は、共にＯＦＦ状態となる。受信回路３０では、ＬＥＤ３およびＬＥＤ５が共に発光しないため、ＰＤ７およびＰＤ９が非導通状態のままである。
【００２１】
本実施形態では、制御端子２５と、ＧＮＤ２と、の間に、所謂放電抵抗Ｒ３が設けられている。放電抵抗Ｒ３は、ＬＥＤ３およびＬＥＤ５が共に発光しない場合に、ゲート２２ａおよびゲート２３ａの電位を固定し、出力部２１の出力ＶＯＵＴを安定させる。このため、ゲート２２ａおよびゲート２３ａの電位は、０（ゼロ）Ｖとなる。そして、Ｐ型ＭＯＳＦＥＴ２２はＯＮ状態、Ｎ型ＭＯＳＦＥＴ２３はＯＦＦ状態となり、出力端子２７の出力ＶＯＵＴはＨレベルとなる。
【００２２】
このように、制御端子１３にＬレベルの制御信号を供給し、ＬＥＤ３およびＬＥＤ５を共に非発光とする動作モードを可能とする。これにより、待機時の送信回路２０に流れる電流を微小化し、消費電力を低減することができる。
【００２３】
放電抵抗Ｒ３は、制御端子２５と、電源端子Ｖｄｄ２と、の間に設けても良い。ＬＥＤ３およびＬＥＤ５が共に発光しない場合、ゲート２２ａおよびゲート２３ａの電位は、Ｖｄｄ２と同電位となる。そして、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦ状態、Ｎ型ＭＯＳＦＥＴ２３がＯＮ状態となり、出力端子２７の出力ＶＯＵＴはＬレベルとなる。
【００２４】
放電抵抗Ｒ３の抵抗値は、放電抵抗Ｒ３を介して流れる電流がＰＤ７もしくはＰＤ９の光電流よりも１桁以上小さくなるように設定することが好ましい。例えば、放電抵抗Ｒ３が過小であると、出力部２１の出力を反転させるために流す電流が大きくなり消費電力が増える。すなわち、ＰＤ７を介して供給する電流が増える。結果として、ＬＥＤ３の光出力が不足し、出力部２１の出力を反転させることができない場合も生じる。
【００２５】
図２は、絶縁回路１００の動作を示すタイムチャートである。図２（ａ）は、入力端子１２に入力される信号ＶＩＮの波形であり、図２（ｂ）は、制御端子１３に供給される制御信号ＶＣＯＮＴを示している。図２（ｃ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図２（ｄ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図２（ｅ）は、出力端子２７から出力される出力ＶＯＵＴの波形を示している。
【００２６】
図２（ａ）に示すように、送信回路２０の入力端子１２には、例えば、一定周期のパルス信号が入力される。一方、制御端子１３に供給される制御信号ＶＣＯＮＴは、Ｈレベルに保持される。
【００２７】
図２（ｃ）および図２（ｄ）に示すように、ＬＥＤ３には、入力信号ＶＩＮのＬレベルに対応した電流が供給され、ＬＥＤ５には、ＶＩＮのＨレベルに対応した電流が供給される。すなわち、ＬＥＤ３は、入力信号のＬレベルに対応して発光し、ＬＥＤ５は、Ｈレベルに対応して発光する。
【００２８】
図２（ｅ）に示すように、受信回路３０は、交互に発光するＬＥＤ３およびＬＥＤ５に対応した信号ＶＯＵＴを出力する。ＬＥＤ３が発光している間はＬレベルであり、ＬＥＤ５が発光している間はＨレベルとなる。
【００２９】
上記の通り、本実施形態では、送信回路２０に設けられた発光制御部１１が入力信号ＶＩＮに対応した発光制御を行い、ＬＥＤ３およびＬＥＤ５を交互に発光させる。受信回路３０は、ＬＥＤ３の発光を検知したＰＤ７を介して出力部２１のゲート２２ａおよび２３ａに正電荷を充電する。これにより、出力部２１の出力ＶＯＵＴは、ＨレベルからＬレベルへ反転する。さらに、ＬＥＤ５の発光を検知したＰＤ９を介してゲート２２ａおよび２３ａから正電荷を放電させ、出力部２１の出力ＶＯＵＴをＬレベルからＨレベルへ再反転させる。
【００３０】
次に、図３〜図５を参照して、絶縁回路１００のパルス幅歪みについて説明する。
図３は、比較例に係る絶縁回路２００を示す回路図である。絶縁回路２００は、１組のＬＥＤ３１およびＰＤ３３を備える。送信側では、ＬＥＤ３１のアノード３４と、カソード３５との間に信号ＶＩＮが入力され、ＬＥＤ３１を発光させる。受信回路４０では、ＬＥＤ３１の発光を検知したＰＤ３３に光電流が流れ、出力部２１のゲート２２ａおよびゲート２３ａに正電荷が充電される。
【００３１】
Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３が充電され、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも高くなると、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦ状態、Ｎ型ＭＯＳＦＥＴがＯＮ状態となり、出力電圧ＶＯＵＴは、ＨレベルからＬレベルへ反転する。
【００３２】
一方、ＬＥＤ３１の発光が停止し、ＰＤ３３が非導通状態になると、放電抵抗Ｒ３を介して、ゲート容量Ｃｇ２２およびＣｇ２３から正電荷が放電される。これにより、ゲート２２ａおよび２３ａの電位が低下し、閾値電圧ＶＴＨよりも低くなると、Ｐ型ＭＯＳＦＥＴ２２がＯＮ状態、Ｎ型ＭＯＳＦＥＴがＯＦＦ状態となり、出力電圧ＶＯＵＴは、ＬレベルからＨレベルへ反転する。
【００３３】
図４は、絶縁回路２００の動作を示すタイムチャートである。図４（ａ）は、ＰＤ３３に流れる電流ＩＰＤ３３が小さい場合を示し、図４（ｂ）は、ＰＤ３３に流れる電流ＩＰＤ３３が大きい場合を示している。ＩＰＤ３３は、ＬＥＤ３１の発光強度に依存して変化する。したがって、図４（ａ）は、ＬＥＤ３１の発光強度が低い場合に対応し、図４（ｂ）は、ＬＥＤ３１の発光強度が高い場合に対応する。
【００３４】
アノード３４と、カソード３５と、の間に入力される信号ＶＩＮに対応して、ＬＥＤ３１はパルス発光し、それを検知したＰＤ３３は、光信号に対応したパルス電流ＩＰＤ３３を出力する。これにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３が充電される。そして、ゲート２２ａおよび２３ａの電位が、閾値電圧ＶＴＨよりも高くなると、出力電圧ＶＯＵＴが、ＨレベルからＬレベルへ反転する。この間、ゲート容量Ｃｇ２２およびＣｇ２３を充電するための遅延時間ｔｐＨＬが生じる。
【００３５】
図４（ａ）に示すように、ＬＥＤ３１の発光強度が低い場合には、ＩＰＤ３３が小さい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が長くなり、遅延時間ｔｐＨＬ１が大きくなる。
【００３６】
一方、図４（ｂ）に示すように、ＬＥＤ３１の発光強度が高い場合には、ＩＰＤ３３が大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が短くなり、遅延時間ｔｐＨＬ２が小さくなる。
【００３７】
これに対し、ＬＥＤ３１の発光が停止し、出力電圧ＶＯＵＴが、ＬレベルからＨレベルへ反転する場合には、ゲート容量Ｃｇ２２およびＣｇ２３から放電抵抗Ｒ３を介して正電荷が放電される。そして、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも低くなるまでの遅延時間ｔｐＬＨが生じる。この場合、ゲート２２ａおよび２３ａの電位は、放電抵抗Ｒ３と、ゲート容量Ｃｇ２２およびＣｇ２３と、ＰＤ３３の容量と、で決まるＣＲ時定数をもって減少する。したがって、遅延時間ｔｐＬＨは、ＬＥＤ３１の発光強度に依存せず一定である。
【００３８】
すなわち、図４（ａ）および図４（ｂ）に示す、遅延時間ｔｐＬＨ１とｔｐＬＨ２とは等しい。一方、ｔｐＨＬ１は、ｔｐＨＬ２よりも大きい。したがって、図４（ａ）に示すＬレベル側のパルス幅は、図４（ｂ）に示すＬレベル側のパルス幅よりも狭くなる。
【００３９】
このように、絶縁回路２００では、出力ＶＯＵＴのパルス幅が、ＬＥＤ３１の発光強度に依存して変化し、パルス幅歪を生じる。ＬＥＤ３１の発光強度は、例えば、入力信号ＶＩＮのレベルに依存して変化する。また、動作温度が高くなると、ＬＥＤ３１の発光強度は低下する。すなわち、入力信号ＶＩＮの信号強度の変化、および、ＬＥＤ３１の動作温度の変化により、パルス幅歪が生じる。
【００４０】
図５は、実施形態に係る絶縁回路１００の動作を示すタイムチャートである。図５（ａ）は、ＰＤ７に流れる電流ＩＰＤ７が小さい場合を示し、図５（ｂ）は、ＰＤ７に流れる電流ＩＰＤ７が大きい場合を示す。
【００４１】
絶縁回路１００では、入力端子１２に入力される信号ＶＩＮに対応して、ＬＥＤ３はパルス発光し、それを検知したＰＤ７は、光信号に対応したパルス電流ＩＰＤ７を出力する。これにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３に正電荷が充電される。ゲート２２ａおよび２３ａの電位が、閾値電圧ＶＴＨよりも高くなると、出力電圧ＶＯＵＴは、ＨレベルからＬレベルへ反転する。この間、ゲート容量Ｃｇ２２およびＣｇ２３を充電するための遅延時間ｔｐＨＬが生じる。
【００４２】
図５（ａ）に示すように、ＬＥＤ３の発光強度が低い場合には、ＩＰＤ７が小さい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が長くなり、遅延時間ｔｐＨＬ３が大きくなる。
【００４３】
図５（ｂ）に示すように、ＬＥＤ３の発光強度が高い場合には、ＩＰＤ７が大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が短くなり、遅延時間ｔｐＨＬ４が小さくなる。
【００４４】
一方、ＬＥＤ３の発光が停止し、出力電圧ＶＯＵＴが、ＬレベルからＨレベルへ反転する場合には、ＬＥＤ５が発光しＰＤ９に光電流が流れる。そして、ＰＤ９を流れる光電流は、放電抵抗Ｒ３を流れる電流よりも１桁以上大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３に充電された正電荷は、ＰＤ７を介して放電される。このため、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも低くなるまでの遅延時間ｔｐＬＨは、ＰＤ９の光電流に依存して変化する。
【００４５】
ＰＤ９の光電流は、ＬＥＤ５の発光強度に依存して変化する。したがって、絶縁回路１００では、ＶＯＵＴがＨレベルからＬレベルへ反転する際の遅延時間ｔｐＨＬ、および、ＬレベルからＨレベルへ反転する際の遅延時間ｔｐＬＨは、共に、ＬＥＤ３およびＬＥＤ５の発光強度に依存する。
【００４６】
ＬＥＤ３およびＬＥＤ５の発光を制御する発光制御部１１の出力は、ＮＡＮＤ１７およびＮＡＮＤ１９の出力であり、入力信号ＶＩＮの信号強度には依存しない。したがって、絶縁回路１００では、動作環境に依存して、例えば、電源電圧Ｖｄｄ１が変化する場合、ＬＥＤ３およびＬＥＤ５の動作温度が変化する場合に、遅延時間ｔｐＨＬおよびｔｐＬＨが変化する。
【００４７】
絶縁回路１００において、ＬＥＤ３およびＬＥＤ５の動作環境は同じと考えて良い。したがって、ＬＥＤ３の発光強度が低い場合は、ＬＥＤ５の発光強度も低く、ＬＥＤ３の発光強度が高い場合は、ＬＥＤ５の発光強度も高い。
【００４８】
したがって、図５（ａ）に示すように、ＬＥＤ３およびＬＥＤ５の発光強度が低くＩＰＤ７が小さい場合には、遅延時間ｔｐＨＬ３およびｔｐＬＨ３は、共に大きくなる。一方、図５（ｂ）に示すように、ＬＥＤ３およびＬＥＤ５の発光強度が高くＩＰＤ７が大きい場合には、遅延時間ｔｐＨＬ３およびｔｐＬＨ３は、共に小さくなる。すなわち、絶縁回路１００では、ｔｐＨＬおよびｔｐＨＬは、ＬＥＤ３およびＬＥＤ５の発光強度に依存して同じように変化する。結果として、Ｌレベル側のパルス幅の変化が抑制され、パルス幅歪を小さくすることができる。
【００４９】
上記の通り、実施形態に係る絶縁回路１００では、２組の光結合系を用いることにより、パルス幅歪を抑制する。また、受信回路では、ＭＯＳＦＥＴで構成される出力部を受光素子の光電流で制御する。これにより消費電力を低減する。さらに、２つの発光素子の発光を制御する発光制御部に制御端子(Enable)を設けることにより、送信回路のおける消費電力の低減を可能とする。
【００５０】
次に、図６を参照して、第１実施形態の変形例に係る絶縁回路３００を説明する。
図６に示すように、絶縁回路３００では、ＬＥＤ３、ＬＥＤ５、ＰＤ７およびＰＤ９が、１つのキャビティ３７に収容される。
【００５１】
本変形例では、ＬＥＤ３とＰＤ９との間、および、ＬＥＤ５とＬＥＤ７との間のクロストークを抑制するために、発光波長の異なるＬＥＤ３とＬＥＤ５とを用いる。さらに、ＰＤ７は、ＬＥＤ５の発光を遮光する第１のフィルタ４１を含み、ＰＤ９は、ＬＥＤ３の発光を遮光する第２のフィルタ４３を含む。
【００５２】
例えば、ＬＥＤ３は、ＡｌＧａＡｓ系半導体を材料とし近赤外の光を放射する。ＬＥＤ５は、ＡｌＩｎＧａＰ系半導体を材料とし赤色の光を放射する。そして、第１のフィルタ４１は、近赤外の光を透過し、赤色の光を遮光するローパスフィルタ(Low pass filter)とする。第２のフィルタ４３は、赤色の光を透過し、近赤外の光を遮光するハイパスフィルタ(High pass filter)とする。例えば、第１のフィルタ４１および第２のフィルタ４３として、ＰＤ７およびＰＤ９の受光面に多層膜をコーティングしても良い。
【００５３】
本変形例では、ＬＥＤ３、ＬＥＤ５、ＰＤ７およびＰＤ９を収容するキャビティ３７を小型化することが可能であり、絶縁回路３００をコンパクトに構成することができる。
【００５４】
［第２実施形態］
図７は、第２実施形態に係る絶縁回路４００を示す回路図である。絶縁回路４００では、送信回路６０に設けられた発光制御部４５の構成が、図１に示す絶縁回路１００と相違する。
【００５５】
図７に示す発光制御部４５は、ＮＡＮＤ１７の出力とＮＡＮＤ５１の出力とにより、ＬＥＤ３の発光を制御し、ＮＡＮＤ１９の出力とＮＡＮＤ５３の出力とにより、ＬＥＤ５の発光を制御する。
【００５６】
ＮＡＮＤ１７には、インバータ１５で反転された入力信号ＶＩＮと、制御信号ＶＣＯＮＴと、が入力される。ＮＡＮＤ５１には、パルス発生部４７の出力と、制御信号ＶＣＯＮＴと、が入力される。
【００５７】
ＮＡＮＤ１９には、入力信号ＶＩＮと、制御信号ＶＣＯＮＴと、が入力される。ＮＡＮＤ５３には、パルス発生部４９の出力と、制御信号ＶＣＯＮＴと、が入力される。
【００５８】
パルス発生部４７および４９は、入力信号ＶＩＮのＬレベルからＨレベルへの反転を検出し、例えば、Ｈレベルの１つの電圧パルスを出力する。この電圧パルスのパルス幅は、ＶＩＮのパルス幅よりも狭い。
【００５９】
パルス発生部４７は、インバータ１５により反転されたＶＩＮが入力されるため、ＶＩＮのＨレベルからＬレベルへの反転を検出し、１つの電圧パルスを出力する。一方、パルス発生部４９は、ＶＩＮのＬレベルからＨレベルへの反転を検出し、１つの電圧パルスを出力する。結果として、パルス発生部４７は、ＶＩＮのパルス波形の立ち下がりを検出し、パルス発生部４９は、パルス波形の立ち上がりを検出し、それぞれのタイミングでＨレベルの電圧パルスを出力する。
【００６０】
ＬＥＤ３とＮＡＮＤ１７との間には、抵抗Ｒ４が配置され、ＬＥＤ３とＮＡＮＤ５１との間には、抵抗Ｒ５が配置される。ＬＥＤ３に流れる電流ＩＬＥＤ３は、Ｒ４およびＲ５により好適なレベルに制御される。ここでは、Ｒ４＞Ｒ５とする。
【００６１】
図８は、絶縁回路４００の動作を示すタイムチャートである。図８（ａ）は、入力端子１２に入力される信号ＶＩＮの波形である。図８（ｂ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図８（ｃ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図８（ｄ）は、出力端子２７から出力される出力ＶＯＵＴの波形を示している。制御端子１３に供給される制御信号ＶＣＯＮＴは、Ｈレベルに保持される。
【００６２】
まず、ＬＥＤ３の発光について説明する。表１に示すように、ＮＡＮＤ１７は、ＶＩＮがＬレベル、ＶＣＯＮＴがＨレベルの時にＬレベルを出力し、ＬＥＤ３を発光させる。そして、パルス発生部４７は、ＶＩＮの立下りを検出してＨレベルの電圧パルスを出力する。ＮＡＮＤ５１には、パルス発生部４７から出力される電圧パルスと、ＨレベルのＶＣＯＮＴと、が入力される。これにより、ＮＡＮＤ５１は、電圧パルスのパルス幅に対応したＬレベルを出力する。
【００６３】
図８（ｂ）に示すように、ＬＥＤ３の電流ＩＬＥＤ３には、ＮＡＮＤ１７の出力に対応した電流Ｉ２と、ＮＡＮＤ５１の出力に対応した電流Ｉ３と、が重畳される。ＮＡＮＤ１７のＬレベル出力と、ＮＡＮＤ５１のＬレベル出力と、が重畳されるタイミングにおいて、ＬＥＤ３に流れる電流は、Ｉ１（＝Ｉ２+Ｉ３）となり、ＬＥＤ３は高輝度で発光する。一方、ＮＡＮＤ１７の出力に対応した電流Ｉ２のみが流れるタイムスパンにおけるＬＥＤ３の発光は、低輝度となる。
【００６４】
図７に示す受信回路３０において、ＰＤ７は、電流Ｉ１によるＬＥＤ３の発光を検知し、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３を充電する。この間、ゲート２２ａおよび２３ａの電位がＶｄｄ２になるとすれば、後の電流Ｉ２によるＬＥＤ３の発光は、放電抵抗Ｒ３およびゲートのリークパスを介した正電荷の放電分を補償すれば良い。すなわち、ＬＥＤ３とＮＡＮＤ１７との間の抵抗Ｒ５を、ＬＥＤ３とＮＡＮＤ５１との間の抵抗Ｒ4よりも大きい値に設定し、電流Ｉ２を低減することができる。
【００６５】
ＬＥＤ５の発光についても同様であり、図８（ｃ）に示すように、ＬＥＤ５の電流ＩＬＥＤ５には、ＮＡＮＤ１９の出力に対応した電流Ｉ２と、ＮＡＮＤ５３の出力に対応した電流Ｉ３と、が重畳される。ＮＡＮＤ１９のＬレベル出力と、ＮＡＮＤ５１のＬレベル出力と、が重畳されるタイミングにおいて、ＬＥＤ５に流れる電流は、Ｉ１（＝Ｉ２+Ｉ３）となり、ＬＥＤ５は高輝度で発光する。一方、ＮＡＮＤ１９の出力に対応した電流Ｉ２のみが流れるタイムスパンにおけるＬＥＤ５の発光は、低輝度となる。
【００６６】
図７に示す受信回路３０において、ＰＤ９が、電流Ｉ１によるＬＥＤ５の発光を検知し、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３から正電荷を放電し、ゲート２２ａおよび２３ａの電位が０（ゼロ）Ｖになるとすれば、後の電流Ｉ２によるＬＥＤ５の発光は、低輝度でもよい。すなわち、ＬＥＤ５とＮＡＮＤ１９との間の抵抗Ｒ６を、ＬＥＤ３とＮＡＮＤ５１との間の抵抗Ｒ７よりも大きい値に設定し、電流Ｉ２を低減することができる。
【００６７】
上記の通り、本実施形態では、送信回路６０の発光制御部４５に、パルス発生部４９および４９を設け、出力部２１の反転時のみ、ＬＥＤ３およびＬＥＤ５の発光を高輝度にする。これにより、送信回路６０の低消費電力化を図ることができる。
【００６８】
［第３実施形態］
図９は、第３実施形態に係る絶縁回路５００を示す回路図である。絶縁回路５００では、送信回路７０に設けられた発光制御部５５の構成において、図１に示す絶縁回路１００と相違する。また、受信回路８０には、放電抵抗Ｒ３が設けられない。
【００６９】
発光制御部５５の入力側には、入力端子１２が設けられるが、制御端子１３は設けられない。そして、ＬＥＤ３には、入力信号ＶＩＮが直接出力され、ＬＥＤ５は、インバータ５８により反転されたＶＩＮが出力される。
【００７０】
さらに、発光制御部５５には、パルス発生部４７および４９と、ＮＡＮＤ５１と、ＮＡＮＤ５３と、が設けられる。パルス発生部４７は、ＶＩＮのパルス波形の立ち下がりを検出し、パルス発生部４９は、パルス波形の立ち上がりを検出し、それぞれのタイミングでＨレベルの電圧パルスを出力する。ＮＡＮＤ５１には、パルス発生部４７の出力と、インバータ５７で反転されたＶＩＮと、が入力される。ＮＡＮＤ５３には、パルス発生部４９の出力と、入力信号ＶＩＮと、が入力される。
【００７１】
絶縁回路５００の動作は、図８に示す絶縁回路４００の動作と同じである。発光制御部５５に、パルス発生部４７および４９を設け、出力部２１の反転時のみ、ＬＥＤ３およびＬＥＤ５の発光を高輝度にすることにより、送信回路７０の消費電力を低減する。
【００７２】
本実施形態では、入力信号ＶＩＮのパルス波形に対応して、ＬＥＤ３およびＬＥＤ５のいずれかが常に発光する。このため、受信回路８０に放電抵抗Ｒ３を設けなくても、出力部２１は安定して動作する。
【００７３】
また、放電抵抗Ｒ３を設けないことにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３からの放電経路が、それぞれのゲートのリークパスのみとなる。これにより、ゲート２２ａおよび２３ａの電位低下が少なくなり、ＬＥＤ３の発光による電荷の補償を低減できる。すなわち、電流Ｉ２を絶縁回路４００よりも小さくすることができ、消費電力を低減することが可能となる。
【００７４】
さらに、図１０は、本実施形態の変形例に係る絶縁回路の動作を示す。図１０（ａ）は、入力端子１２に入力される信号波形である。図１０（ｂ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図１０（ｃ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図１０（ｄ）は、出力端子２７から出力される出力波形を示している。
【００７５】
図１０（ｂ）および（ｃ）に示すように、ＬＥＤ３およびＬＥＤ５を低輝度で発光させる電流Ｉ２を、入力信号ＶＩＮよりも周期が短いパルス電流とすることができる。これにより、ＬＥＤ３およびＬＥＤ５を間欠的に発光させ、送信回路７０の消費電力をさらに低減することができる。
【００７６】
このような動作は、例えば、発光制御部５５において、ＶＩＮの反転信号と、ＶＩＮよりも短周期のパルス信号と、を入力とするＮＡＮＤの出力を、Ｒ４を介してＬＥＤ３に供給し、ＶＩＮと、ＶＩＮよりも短周期のパルス信号と、を入力とするＮＡＮＤの出力を、Ｒ６を介してＬＥＤ５に供給する構成にすれば良い。
【００７７】
上記の第１〜第３実施形態に示した例では、出力部２１は、ＬＥＤ３の発光を検出したＰＤ７から電荷を充電され、出力電圧をハイからローへ反転させる。そして、ＬＥＤ５の発光を検知したＰＤ９を介して電荷を放電し、出力電圧をローからハイへ再反転させる。実施形態は、これに限られる訳ではなく、例えば、電源電圧Ｖｄｄ１がマイナスであれば、ＰＤ７から電荷を充電された出力部は、出力電圧をローからハイへ反転させ、ＰＤ９を介して電荷を放電した出力部は、出力電圧をハイからローへ反転させる構成となる場合もある。
【００７８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
３、５、３１・・・ＬＥＤ、 ７、９、３３・・・ＰＤ、 １１、４５、５５・・・発光制御部、 １２・・・入力端子、 １３・・・制御端子、 １５、５７、５８・・・インバータ、 ２０、６０、７０・・・送信回路、 ２１・・・出力部、 ２２・・・Ｐ型ＭＯＳＦＥＴ、 ２３・・・Ｎ型ＭＯＳＦＥＴ、 ２２ａ、２３ａ・・・ゲート、 ２５・・・制御端子、 ２７・・・出力端子、 ２８、２９、３７・・・キャビティ、 ３０、４０、８０・・・受信回路、 ３４・・・アノード、 ３５・・・カソード、 ４１・・・第１のフィルタ、 ４３・・・第２のフィルタ、 ４７、４９・・・パルス発生部、 １７、１９、５１、５３・・・ＮＡＮＤ、 ＧＮＤ１、ＧＮＤ２・・・接地端子、 Ｖｄｄ１、Ｖｄｄ２・・・電源端子、 １００〜５００・・・絶縁回路
【技術分野】
【０００１】
本発明の実施形態は、光結合型絶縁回路に関する。
【背景技術】
【０００２】
家電器機やＦＡ（factory automation）器機に用いられる光結合型絶縁回路では、高速化および低消費電力化が求められている。例えば、アナログ回路で構成される絶縁回路は、信号のオフ時にも電流が流れるため、消費電力が大きい。これに対し、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)で構成されるディジタル回路を用いることにより、消費電力を低減することが可能である。
【０００３】
しかしながら、ディジタル回路では、光結合に起因するパルス幅歪みが大きくなり、高速信号の伝送時に誤動作を生じることがある。そこで、消費電力を低減し、パルス幅歪みを抑制できる光結合型絶縁回路が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６５１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、消費電力を低減しパルス幅歪みを抑制した光結合型絶縁回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る光結合型絶縁回路は、第１発光素子と、第２発光素子と、前記第１発光素子および前記第２発光素子の発光を制御する発光制御部と、前記第１発光素子の発光を検出する第１受光素子と、前記第１受光素子に直列に接続され、前記第２発光素子の発光を検出する第２受光素子と、を備える。さらに、前記第１受光素子と前記第２受光素子との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部を備える。前記出力部は、前記第１発光素子の発光を検知した前記第１受光素子から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方へ出力を反転し、前記第２発光素子の発光を検知した前記第２受光素子を介して電荷を放電することにより出力を再反転する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る絶縁回路を示す回路図である。
【図２】第１実施形態に係る絶縁回路の動作を示すタイムチャートである。
【図３】比較例に係る絶縁回路を示す回路図である。
【図４】比較例に係る絶縁回路のパルス幅の変化を示すタイムチャートである。
【図５】第１実施形態に係る絶縁回路のパルス幅の変化を示すタイムチャートである。
【図６】第１実施形態の変形例に係る絶縁回路を示す回路図である。
【図７】第２実施形態に係る絶縁回路を示す回路図である。
【図８】第２実施形態に係る絶縁回路の動作を示すタイムチャートである。
【図９】第３実施形態に係る絶縁回路を示す回路図である。
【図１０】第３実施形態の変形例に係る絶縁回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る絶縁回路１００を示す回路図である。絶縁回路１００は、送信回路２０と、受信回路３０と、を備える。送信回路２０と受信回路３０との間は、第１発光素子であるＬＥＤ(Light Emitting Diode)３と、ＬＥＤ３の発光を検出する第１受光素子であるＰＤ(Photo Diode)７と、第２発光素子であるＬＥＤ５と、ＬＥＤ５の発光を検出する第２受光素子であるＰＤ９と、によって光結合される。ここに示すＬＥＤ３およびＬＥＤ５、ＰＤ７、ＰＤ９は、１つの例であって、他の形式の発光素子および受光素子を用いることもできる。
【００１０】
ＬＥＤ３とＰＤ７とは、第１のキャビティ２８に収容され、ＬＥＤ５とＰＤ９とは、第２のキャビティ２９に収容される。これにより、ＬＥＤ３とＰＤ９との間のクロストーク、および、ＬＥＤ５とＰＤ５との間のクロストークがそれぞれ抑制される。ここで、キャビティとは、例えば、発光素子と受光素子とを透明樹脂により封止した空間であり、その周りを遮光性の樹脂により覆った構造を有する。
【００１１】
送信回路２０は、ＬＥＤ３とＬＥＤ５とを備え、それらを交互に発光させる発光制御部１１を備える。発光制御部１１は、ＬＥＤ３の発光を制御するＮＡＮＤ１７と、ＬＥＤ５の発光を制御するＮＡＮＤ１９と、を含む。ＮＡＮＤ１７およびＮＡＮＤ１９は、入力端子１２から入力される信号ＶＩＮと、制御端子(Enable)１３に供給される制御信号ＶＣＯＮＴと、に基づいて、それぞれＬＥＤ３およびＬＥＤ５の発光を制御する。
送信回路２０は、ＬＥＤ３およびＬＥＤ５に電力を供給する電源端子Ｖｄｄ１と、接地端子ＧＮＤ１と、をさらに備える。
【００１２】
受信回路３０は、ＰＤ７と、ＰＤ７に直列に接続されたＰＤ９と、出力部２１と、を備える。出力部２１は、例えば、Ｐ型ＭＯＳＦＥＴ２２と、Ｎ型ＭＯＳＦＥＴ２３と、が直列に配置されたインバータであり、ハイ（Ｈｉｇｈ）およびロー（Ｌｏｗ）の電圧を交互に出力する。出力部２１は、ＰＤ７とＰＤ９との接続点に電気的に接続された制御端子２５と、出力端子２７と、を有する。
【００１３】
次に、表１を参照して、絶縁回路１００の動作を説明する。表１には、入力端子１２に入力される信号ＶＩＮおよび制御端子(Enable)１３に供給される制御信号ＶＣＯＮＴが表示されている。さらに、ＶＩＮおよびＶＣＯＮＴに対するＮＡＮＤ１７およびＮＡＮＤ１９の出力、ＬＥＤ３およびＬＥＤ５の発光状態、出力部２１の出力ＶＯＵＴが表示されている。
【表１】
【００１４】
まず、発光制御部１１の入力端子１２に入力される信号ＶＩＮが、ハイ（Ｈ）レベルであり、制御端子１３の制御信号ＶＣＯＮＴが、Ｈレベルであるとする。ＮＡＮＤ１７には、インバータ１５で反転されたＶＩＮと、ＶＣＯＮＴと、が入力される。すなわち、ＮＡＮＤ１７には、ロー（Ｌ）レベルおよびＨレベルが入力され、出力はＨレベルとなる。ここで、Ｈレベルと、電源電圧Ｖｄｄ１と、が同電位であるとすれば、ＬＥＤ３には、電流が流れず発光しない（ＯＦＦ状態）。
【００１５】
一方、ＮＡＮＤ１９には、ＶＩＮと、ＶＣＯＮＴと、が入力される。すなわち、ＮＡＮＤ１９の２つの入力は、共にＨレベルであり出力はＬレベルとなる。Ｌレベルは、例えば、０（ゼロ）Ｖである。したがって、電源端子Ｖｄｄ１からＬＥＤ５に電流が供給され、ＬＥＤ５は発光する（ＯＮ状態）。ＬＥＤ５に供給される電流は、ＬＥＤ５のカソード側と、ＮＡＮＤ１９と、の間に設けられた抵抗Ｒ２により、所定の値に制御される。
【００１６】
受信回路３０では、ＬＥＤ５の発光をＰＤ９が検出する。これにより、ＰＤ９に光電流が流れ、例えば、制御端子２５を介して、Ｐ型ＭＯＳＦＥＴ２２のゲート２２ａおよびＮ型ＭＯＳＦＥＴ２３のゲート２３ａから正電荷がＧＮＤ２に放電される。すなわち、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２およびＮ型ＭＯＳＦＥＴ２３のゲート容量Ｃｇ２３から、制御端子２５およびＰＤ９を介して正電荷がＧＮＤ２に放電される。これにより、ゲート２２ａおよびゲート２３ａの電位が低下する。例えば、ＰＤのビルトイン電圧を０．７Ｖとすれば、−０．７Ｖまで低下し、Ｐ型ＭＯＳＦＥＴ２２はＯＮ状態、Ｎ型ＭＯＳＦＥＴ２３はＯＦＦ状態となる。そして、出力部２１の出力ＶＯＵＴは、Ｈレベルに反転する。
【００１７】
次に、信号ＶＩＮが、Ｌレベルであり、制御信号ＶＣＯＮＴがＨレベルであるとする。ＮＡＮＤ１７の２つの入力は共にＨレベルであり、出力はＬレベルとなる。これにより、電源端子Ｖｄｄ１からＬＥＤ３に電流が供給され、ＬＥＤ３はＯＮ状態となる。ＬＥＤ３に供給される電流は、ＬＥＤ３のカソード側と、ＮＡＮＤ１７と、の間に設けられた抵抗Ｒ１により、所定の値に制御される。
【００１８】
ＮＡＮＤ１９には、ＶＩＮのＬレベルと、ＶＣＯＮＴのＨレベルと、が入力され、出力はＨレベルとなる。したがって、ＬＥＤ５には電流が供給されず、ＯＦＦ状態となる。
【００１９】
受信回路３０では、ＬＥＤ３の発光をＰＤ７が検出する。これにより、ＰＤ７に光電流が流れ、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２およびＮ型ＭＯＳＦＥＴ２３のゲート容量Ｃｇ２３に制御端子２５を介して正電荷が充填される。これにより、ゲート２２ａおよびゲート２３ａの電位はＶｄｄ２＋０．７Ｖまで上昇し、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦし、Ｎ型ＭＯＳＦＥＴ２３はＯＮ状態となる。出力部２１の出力ＶＯＵＴは、Ｌレベルとなる。
【００２０】
一方、制御端子１３に供給される制御信号ＶＣＯＮＴをＬレベルにすると、入力信号ＶＩＮのレベルに関わらず、ＮＡＮＤ１７およびＮＡＮＤ１９の出力はＨレベルとなる。したがって、ＬＥＤ３およびＬＥＤ５は、共にＯＦＦ状態となる。受信回路３０では、ＬＥＤ３およびＬＥＤ５が共に発光しないため、ＰＤ７およびＰＤ９が非導通状態のままである。
【００２１】
本実施形態では、制御端子２５と、ＧＮＤ２と、の間に、所謂放電抵抗Ｒ３が設けられている。放電抵抗Ｒ３は、ＬＥＤ３およびＬＥＤ５が共に発光しない場合に、ゲート２２ａおよびゲート２３ａの電位を固定し、出力部２１の出力ＶＯＵＴを安定させる。このため、ゲート２２ａおよびゲート２３ａの電位は、０（ゼロ）Ｖとなる。そして、Ｐ型ＭＯＳＦＥＴ２２はＯＮ状態、Ｎ型ＭＯＳＦＥＴ２３はＯＦＦ状態となり、出力端子２７の出力ＶＯＵＴはＨレベルとなる。
【００２２】
このように、制御端子１３にＬレベルの制御信号を供給し、ＬＥＤ３およびＬＥＤ５を共に非発光とする動作モードを可能とする。これにより、待機時の送信回路２０に流れる電流を微小化し、消費電力を低減することができる。
【００２３】
放電抵抗Ｒ３は、制御端子２５と、電源端子Ｖｄｄ２と、の間に設けても良い。ＬＥＤ３およびＬＥＤ５が共に発光しない場合、ゲート２２ａおよびゲート２３ａの電位は、Ｖｄｄ２と同電位となる。そして、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦ状態、Ｎ型ＭＯＳＦＥＴ２３がＯＮ状態となり、出力端子２７の出力ＶＯＵＴはＬレベルとなる。
【００２４】
放電抵抗Ｒ３の抵抗値は、放電抵抗Ｒ３を介して流れる電流がＰＤ７もしくはＰＤ９の光電流よりも１桁以上小さくなるように設定することが好ましい。例えば、放電抵抗Ｒ３が過小であると、出力部２１の出力を反転させるために流す電流が大きくなり消費電力が増える。すなわち、ＰＤ７を介して供給する電流が増える。結果として、ＬＥＤ３の光出力が不足し、出力部２１の出力を反転させることができない場合も生じる。
【００２５】
図２は、絶縁回路１００の動作を示すタイムチャートである。図２（ａ）は、入力端子１２に入力される信号ＶＩＮの波形であり、図２（ｂ）は、制御端子１３に供給される制御信号ＶＣＯＮＴを示している。図２（ｃ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図２（ｄ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図２（ｅ）は、出力端子２７から出力される出力ＶＯＵＴの波形を示している。
【００２６】
図２（ａ）に示すように、送信回路２０の入力端子１２には、例えば、一定周期のパルス信号が入力される。一方、制御端子１３に供給される制御信号ＶＣＯＮＴは、Ｈレベルに保持される。
【００２７】
図２（ｃ）および図２（ｄ）に示すように、ＬＥＤ３には、入力信号ＶＩＮのＬレベルに対応した電流が供給され、ＬＥＤ５には、ＶＩＮのＨレベルに対応した電流が供給される。すなわち、ＬＥＤ３は、入力信号のＬレベルに対応して発光し、ＬＥＤ５は、Ｈレベルに対応して発光する。
【００２８】
図２（ｅ）に示すように、受信回路３０は、交互に発光するＬＥＤ３およびＬＥＤ５に対応した信号ＶＯＵＴを出力する。ＬＥＤ３が発光している間はＬレベルであり、ＬＥＤ５が発光している間はＨレベルとなる。
【００２９】
上記の通り、本実施形態では、送信回路２０に設けられた発光制御部１１が入力信号ＶＩＮに対応した発光制御を行い、ＬＥＤ３およびＬＥＤ５を交互に発光させる。受信回路３０は、ＬＥＤ３の発光を検知したＰＤ７を介して出力部２１のゲート２２ａおよび２３ａに正電荷を充電する。これにより、出力部２１の出力ＶＯＵＴは、ＨレベルからＬレベルへ反転する。さらに、ＬＥＤ５の発光を検知したＰＤ９を介してゲート２２ａおよび２３ａから正電荷を放電させ、出力部２１の出力ＶＯＵＴをＬレベルからＨレベルへ再反転させる。
【００３０】
次に、図３〜図５を参照して、絶縁回路１００のパルス幅歪みについて説明する。
図３は、比較例に係る絶縁回路２００を示す回路図である。絶縁回路２００は、１組のＬＥＤ３１およびＰＤ３３を備える。送信側では、ＬＥＤ３１のアノード３４と、カソード３５との間に信号ＶＩＮが入力され、ＬＥＤ３１を発光させる。受信回路４０では、ＬＥＤ３１の発光を検知したＰＤ３３に光電流が流れ、出力部２１のゲート２２ａおよびゲート２３ａに正電荷が充電される。
【００３１】
Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３が充電され、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも高くなると、Ｐ型ＭＯＳＦＥＴ２２がＯＦＦ状態、Ｎ型ＭＯＳＦＥＴがＯＮ状態となり、出力電圧ＶＯＵＴは、ＨレベルからＬレベルへ反転する。
【００３２】
一方、ＬＥＤ３１の発光が停止し、ＰＤ３３が非導通状態になると、放電抵抗Ｒ３を介して、ゲート容量Ｃｇ２２およびＣｇ２３から正電荷が放電される。これにより、ゲート２２ａおよび２３ａの電位が低下し、閾値電圧ＶＴＨよりも低くなると、Ｐ型ＭＯＳＦＥＴ２２がＯＮ状態、Ｎ型ＭＯＳＦＥＴがＯＦＦ状態となり、出力電圧ＶＯＵＴは、ＬレベルからＨレベルへ反転する。
【００３３】
図４は、絶縁回路２００の動作を示すタイムチャートである。図４（ａ）は、ＰＤ３３に流れる電流ＩＰＤ３３が小さい場合を示し、図４（ｂ）は、ＰＤ３３に流れる電流ＩＰＤ３３が大きい場合を示している。ＩＰＤ３３は、ＬＥＤ３１の発光強度に依存して変化する。したがって、図４（ａ）は、ＬＥＤ３１の発光強度が低い場合に対応し、図４（ｂ）は、ＬＥＤ３１の発光強度が高い場合に対応する。
【００３４】
アノード３４と、カソード３５と、の間に入力される信号ＶＩＮに対応して、ＬＥＤ３１はパルス発光し、それを検知したＰＤ３３は、光信号に対応したパルス電流ＩＰＤ３３を出力する。これにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３が充電される。そして、ゲート２２ａおよび２３ａの電位が、閾値電圧ＶＴＨよりも高くなると、出力電圧ＶＯＵＴが、ＨレベルからＬレベルへ反転する。この間、ゲート容量Ｃｇ２２およびＣｇ２３を充電するための遅延時間ｔｐＨＬが生じる。
【００３５】
図４（ａ）に示すように、ＬＥＤ３１の発光強度が低い場合には、ＩＰＤ３３が小さい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が長くなり、遅延時間ｔｐＨＬ１が大きくなる。
【００３６】
一方、図４（ｂ）に示すように、ＬＥＤ３１の発光強度が高い場合には、ＩＰＤ３３が大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が短くなり、遅延時間ｔｐＨＬ２が小さくなる。
【００３７】
これに対し、ＬＥＤ３１の発光が停止し、出力電圧ＶＯＵＴが、ＬレベルからＨレベルへ反転する場合には、ゲート容量Ｃｇ２２およびＣｇ２３から放電抵抗Ｒ３を介して正電荷が放電される。そして、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも低くなるまでの遅延時間ｔｐＬＨが生じる。この場合、ゲート２２ａおよび２３ａの電位は、放電抵抗Ｒ３と、ゲート容量Ｃｇ２２およびＣｇ２３と、ＰＤ３３の容量と、で決まるＣＲ時定数をもって減少する。したがって、遅延時間ｔｐＬＨは、ＬＥＤ３１の発光強度に依存せず一定である。
【００３８】
すなわち、図４（ａ）および図４（ｂ）に示す、遅延時間ｔｐＬＨ１とｔｐＬＨ２とは等しい。一方、ｔｐＨＬ１は、ｔｐＨＬ２よりも大きい。したがって、図４（ａ）に示すＬレベル側のパルス幅は、図４（ｂ）に示すＬレベル側のパルス幅よりも狭くなる。
【００３９】
このように、絶縁回路２００では、出力ＶＯＵＴのパルス幅が、ＬＥＤ３１の発光強度に依存して変化し、パルス幅歪を生じる。ＬＥＤ３１の発光強度は、例えば、入力信号ＶＩＮのレベルに依存して変化する。また、動作温度が高くなると、ＬＥＤ３１の発光強度は低下する。すなわち、入力信号ＶＩＮの信号強度の変化、および、ＬＥＤ３１の動作温度の変化により、パルス幅歪が生じる。
【００４０】
図５は、実施形態に係る絶縁回路１００の動作を示すタイムチャートである。図５（ａ）は、ＰＤ７に流れる電流ＩＰＤ７が小さい場合を示し、図５（ｂ）は、ＰＤ７に流れる電流ＩＰＤ７が大きい場合を示す。
【００４１】
絶縁回路１００では、入力端子１２に入力される信号ＶＩＮに対応して、ＬＥＤ３はパルス発光し、それを検知したＰＤ７は、光信号に対応したパルス電流ＩＰＤ７を出力する。これにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３に正電荷が充電される。ゲート２２ａおよび２３ａの電位が、閾値電圧ＶＴＨよりも高くなると、出力電圧ＶＯＵＴは、ＨレベルからＬレベルへ反転する。この間、ゲート容量Ｃｇ２２およびＣｇ２３を充電するための遅延時間ｔｐＨＬが生じる。
【００４２】
図５（ａ）に示すように、ＬＥＤ３の発光強度が低い場合には、ＩＰＤ７が小さい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が長くなり、遅延時間ｔｐＨＬ３が大きくなる。
【００４３】
図５（ｂ）に示すように、ＬＥＤ３の発光強度が高い場合には、ＩＰＤ７が大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３を充電する時間が短くなり、遅延時間ｔｐＨＬ４が小さくなる。
【００４４】
一方、ＬＥＤ３の発光が停止し、出力電圧ＶＯＵＴが、ＬレベルからＨレベルへ反転する場合には、ＬＥＤ５が発光しＰＤ９に光電流が流れる。そして、ＰＤ９を流れる光電流は、放電抵抗Ｒ３を流れる電流よりも１桁以上大きい。このため、ゲート容量Ｃｇ２２およびＣｇ２３に充電された正電荷は、ＰＤ７を介して放電される。このため、ゲート２２ａおよび２３ａの電位が閾値電圧ＶＴＨよりも低くなるまでの遅延時間ｔｐＬＨは、ＰＤ９の光電流に依存して変化する。
【００４５】
ＰＤ９の光電流は、ＬＥＤ５の発光強度に依存して変化する。したがって、絶縁回路１００では、ＶＯＵＴがＨレベルからＬレベルへ反転する際の遅延時間ｔｐＨＬ、および、ＬレベルからＨレベルへ反転する際の遅延時間ｔｐＬＨは、共に、ＬＥＤ３およびＬＥＤ５の発光強度に依存する。
【００４６】
ＬＥＤ３およびＬＥＤ５の発光を制御する発光制御部１１の出力は、ＮＡＮＤ１７およびＮＡＮＤ１９の出力であり、入力信号ＶＩＮの信号強度には依存しない。したがって、絶縁回路１００では、動作環境に依存して、例えば、電源電圧Ｖｄｄ１が変化する場合、ＬＥＤ３およびＬＥＤ５の動作温度が変化する場合に、遅延時間ｔｐＨＬおよびｔｐＬＨが変化する。
【００４７】
絶縁回路１００において、ＬＥＤ３およびＬＥＤ５の動作環境は同じと考えて良い。したがって、ＬＥＤ３の発光強度が低い場合は、ＬＥＤ５の発光強度も低く、ＬＥＤ３の発光強度が高い場合は、ＬＥＤ５の発光強度も高い。
【００４８】
したがって、図５（ａ）に示すように、ＬＥＤ３およびＬＥＤ５の発光強度が低くＩＰＤ７が小さい場合には、遅延時間ｔｐＨＬ３およびｔｐＬＨ３は、共に大きくなる。一方、図５（ｂ）に示すように、ＬＥＤ３およびＬＥＤ５の発光強度が高くＩＰＤ７が大きい場合には、遅延時間ｔｐＨＬ３およびｔｐＬＨ３は、共に小さくなる。すなわち、絶縁回路１００では、ｔｐＨＬおよびｔｐＨＬは、ＬＥＤ３およびＬＥＤ５の発光強度に依存して同じように変化する。結果として、Ｌレベル側のパルス幅の変化が抑制され、パルス幅歪を小さくすることができる。
【００４９】
上記の通り、実施形態に係る絶縁回路１００では、２組の光結合系を用いることにより、パルス幅歪を抑制する。また、受信回路では、ＭＯＳＦＥＴで構成される出力部を受光素子の光電流で制御する。これにより消費電力を低減する。さらに、２つの発光素子の発光を制御する発光制御部に制御端子(Enable)を設けることにより、送信回路のおける消費電力の低減を可能とする。
【００５０】
次に、図６を参照して、第１実施形態の変形例に係る絶縁回路３００を説明する。
図６に示すように、絶縁回路３００では、ＬＥＤ３、ＬＥＤ５、ＰＤ７およびＰＤ９が、１つのキャビティ３７に収容される。
【００５１】
本変形例では、ＬＥＤ３とＰＤ９との間、および、ＬＥＤ５とＬＥＤ７との間のクロストークを抑制するために、発光波長の異なるＬＥＤ３とＬＥＤ５とを用いる。さらに、ＰＤ７は、ＬＥＤ５の発光を遮光する第１のフィルタ４１を含み、ＰＤ９は、ＬＥＤ３の発光を遮光する第２のフィルタ４３を含む。
【００５２】
例えば、ＬＥＤ３は、ＡｌＧａＡｓ系半導体を材料とし近赤外の光を放射する。ＬＥＤ５は、ＡｌＩｎＧａＰ系半導体を材料とし赤色の光を放射する。そして、第１のフィルタ４１は、近赤外の光を透過し、赤色の光を遮光するローパスフィルタ(Low pass filter)とする。第２のフィルタ４３は、赤色の光を透過し、近赤外の光を遮光するハイパスフィルタ(High pass filter)とする。例えば、第１のフィルタ４１および第２のフィルタ４３として、ＰＤ７およびＰＤ９の受光面に多層膜をコーティングしても良い。
【００５３】
本変形例では、ＬＥＤ３、ＬＥＤ５、ＰＤ７およびＰＤ９を収容するキャビティ３７を小型化することが可能であり、絶縁回路３００をコンパクトに構成することができる。
【００５４】
［第２実施形態］
図７は、第２実施形態に係る絶縁回路４００を示す回路図である。絶縁回路４００では、送信回路６０に設けられた発光制御部４５の構成が、図１に示す絶縁回路１００と相違する。
【００５５】
図７に示す発光制御部４５は、ＮＡＮＤ１７の出力とＮＡＮＤ５１の出力とにより、ＬＥＤ３の発光を制御し、ＮＡＮＤ１９の出力とＮＡＮＤ５３の出力とにより、ＬＥＤ５の発光を制御する。
【００５６】
ＮＡＮＤ１７には、インバータ１５で反転された入力信号ＶＩＮと、制御信号ＶＣＯＮＴと、が入力される。ＮＡＮＤ５１には、パルス発生部４７の出力と、制御信号ＶＣＯＮＴと、が入力される。
【００５７】
ＮＡＮＤ１９には、入力信号ＶＩＮと、制御信号ＶＣＯＮＴと、が入力される。ＮＡＮＤ５３には、パルス発生部４９の出力と、制御信号ＶＣＯＮＴと、が入力される。
【００５８】
パルス発生部４７および４９は、入力信号ＶＩＮのＬレベルからＨレベルへの反転を検出し、例えば、Ｈレベルの１つの電圧パルスを出力する。この電圧パルスのパルス幅は、ＶＩＮのパルス幅よりも狭い。
【００５９】
パルス発生部４７は、インバータ１５により反転されたＶＩＮが入力されるため、ＶＩＮのＨレベルからＬレベルへの反転を検出し、１つの電圧パルスを出力する。一方、パルス発生部４９は、ＶＩＮのＬレベルからＨレベルへの反転を検出し、１つの電圧パルスを出力する。結果として、パルス発生部４７は、ＶＩＮのパルス波形の立ち下がりを検出し、パルス発生部４９は、パルス波形の立ち上がりを検出し、それぞれのタイミングでＨレベルの電圧パルスを出力する。
【００６０】
ＬＥＤ３とＮＡＮＤ１７との間には、抵抗Ｒ４が配置され、ＬＥＤ３とＮＡＮＤ５１との間には、抵抗Ｒ５が配置される。ＬＥＤ３に流れる電流ＩＬＥＤ３は、Ｒ４およびＲ５により好適なレベルに制御される。ここでは、Ｒ４＞Ｒ５とする。
【００６１】
図８は、絶縁回路４００の動作を示すタイムチャートである。図８（ａ）は、入力端子１２に入力される信号ＶＩＮの波形である。図８（ｂ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図８（ｃ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図８（ｄ）は、出力端子２７から出力される出力ＶＯＵＴの波形を示している。制御端子１３に供給される制御信号ＶＣＯＮＴは、Ｈレベルに保持される。
【００６２】
まず、ＬＥＤ３の発光について説明する。表１に示すように、ＮＡＮＤ１７は、ＶＩＮがＬレベル、ＶＣＯＮＴがＨレベルの時にＬレベルを出力し、ＬＥＤ３を発光させる。そして、パルス発生部４７は、ＶＩＮの立下りを検出してＨレベルの電圧パルスを出力する。ＮＡＮＤ５１には、パルス発生部４７から出力される電圧パルスと、ＨレベルのＶＣＯＮＴと、が入力される。これにより、ＮＡＮＤ５１は、電圧パルスのパルス幅に対応したＬレベルを出力する。
【００６３】
図８（ｂ）に示すように、ＬＥＤ３の電流ＩＬＥＤ３には、ＮＡＮＤ１７の出力に対応した電流Ｉ２と、ＮＡＮＤ５１の出力に対応した電流Ｉ３と、が重畳される。ＮＡＮＤ１７のＬレベル出力と、ＮＡＮＤ５１のＬレベル出力と、が重畳されるタイミングにおいて、ＬＥＤ３に流れる電流は、Ｉ１（＝Ｉ２+Ｉ３）となり、ＬＥＤ３は高輝度で発光する。一方、ＮＡＮＤ１７の出力に対応した電流Ｉ２のみが流れるタイムスパンにおけるＬＥＤ３の発光は、低輝度となる。
【００６４】
図７に示す受信回路３０において、ＰＤ７は、電流Ｉ１によるＬＥＤ３の発光を検知し、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３を充電する。この間、ゲート２２ａおよび２３ａの電位がＶｄｄ２になるとすれば、後の電流Ｉ２によるＬＥＤ３の発光は、放電抵抗Ｒ３およびゲートのリークパスを介した正電荷の放電分を補償すれば良い。すなわち、ＬＥＤ３とＮＡＮＤ１７との間の抵抗Ｒ５を、ＬＥＤ３とＮＡＮＤ５１との間の抵抗Ｒ4よりも大きい値に設定し、電流Ｉ２を低減することができる。
【００６５】
ＬＥＤ５の発光についても同様であり、図８（ｃ）に示すように、ＬＥＤ５の電流ＩＬＥＤ５には、ＮＡＮＤ１９の出力に対応した電流Ｉ２と、ＮＡＮＤ５３の出力に対応した電流Ｉ３と、が重畳される。ＮＡＮＤ１９のＬレベル出力と、ＮＡＮＤ５１のＬレベル出力と、が重畳されるタイミングにおいて、ＬＥＤ５に流れる電流は、Ｉ１（＝Ｉ２+Ｉ３）となり、ＬＥＤ５は高輝度で発光する。一方、ＮＡＮＤ１９の出力に対応した電流Ｉ２のみが流れるタイムスパンにおけるＬＥＤ５の発光は、低輝度となる。
【００６６】
図７に示す受信回路３０において、ＰＤ９が、電流Ｉ１によるＬＥＤ５の発光を検知し、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３から正電荷を放電し、ゲート２２ａおよび２３ａの電位が０（ゼロ）Ｖになるとすれば、後の電流Ｉ２によるＬＥＤ５の発光は、低輝度でもよい。すなわち、ＬＥＤ５とＮＡＮＤ１９との間の抵抗Ｒ６を、ＬＥＤ３とＮＡＮＤ５１との間の抵抗Ｒ７よりも大きい値に設定し、電流Ｉ２を低減することができる。
【００６７】
上記の通り、本実施形態では、送信回路６０の発光制御部４５に、パルス発生部４９および４９を設け、出力部２１の反転時のみ、ＬＥＤ３およびＬＥＤ５の発光を高輝度にする。これにより、送信回路６０の低消費電力化を図ることができる。
【００６８】
［第３実施形態］
図９は、第３実施形態に係る絶縁回路５００を示す回路図である。絶縁回路５００では、送信回路７０に設けられた発光制御部５５の構成において、図１に示す絶縁回路１００と相違する。また、受信回路８０には、放電抵抗Ｒ３が設けられない。
【００６９】
発光制御部５５の入力側には、入力端子１２が設けられるが、制御端子１３は設けられない。そして、ＬＥＤ３には、入力信号ＶＩＮが直接出力され、ＬＥＤ５は、インバータ５８により反転されたＶＩＮが出力される。
【００７０】
さらに、発光制御部５５には、パルス発生部４７および４９と、ＮＡＮＤ５１と、ＮＡＮＤ５３と、が設けられる。パルス発生部４７は、ＶＩＮのパルス波形の立ち下がりを検出し、パルス発生部４９は、パルス波形の立ち上がりを検出し、それぞれのタイミングでＨレベルの電圧パルスを出力する。ＮＡＮＤ５１には、パルス発生部４７の出力と、インバータ５７で反転されたＶＩＮと、が入力される。ＮＡＮＤ５３には、パルス発生部４９の出力と、入力信号ＶＩＮと、が入力される。
【００７１】
絶縁回路５００の動作は、図８に示す絶縁回路４００の動作と同じである。発光制御部５５に、パルス発生部４７および４９を設け、出力部２１の反転時のみ、ＬＥＤ３およびＬＥＤ５の発光を高輝度にすることにより、送信回路７０の消費電力を低減する。
【００７２】
本実施形態では、入力信号ＶＩＮのパルス波形に対応して、ＬＥＤ３およびＬＥＤ５のいずれかが常に発光する。このため、受信回路８０に放電抵抗Ｒ３を設けなくても、出力部２１は安定して動作する。
【００７３】
また、放電抵抗Ｒ３を設けないことにより、Ｐ型ＭＯＳＦＥＴ２２のゲート容量Ｃｇ２２、および、Ｎ型ＭＯＳＦＥＴのゲート容量Ｃｇ２３からの放電経路が、それぞれのゲートのリークパスのみとなる。これにより、ゲート２２ａおよび２３ａの電位低下が少なくなり、ＬＥＤ３の発光による電荷の補償を低減できる。すなわち、電流Ｉ２を絶縁回路４００よりも小さくすることができ、消費電力を低減することが可能となる。
【００７４】
さらに、図１０は、本実施形態の変形例に係る絶縁回路の動作を示す。図１０（ａ）は、入力端子１２に入力される信号波形である。図１０（ｂ）は、ＬＥＤ３に流れる電流ＩＬＥＤ３を示し、図１０（ｃ）は、ＬＥＤ５に流れる電流ＩＬＥＤ５を示している。図１０（ｄ）は、出力端子２７から出力される出力波形を示している。
【００７５】
図１０（ｂ）および（ｃ）に示すように、ＬＥＤ３およびＬＥＤ５を低輝度で発光させる電流Ｉ２を、入力信号ＶＩＮよりも周期が短いパルス電流とすることができる。これにより、ＬＥＤ３およびＬＥＤ５を間欠的に発光させ、送信回路７０の消費電力をさらに低減することができる。
【００７６】
このような動作は、例えば、発光制御部５５において、ＶＩＮの反転信号と、ＶＩＮよりも短周期のパルス信号と、を入力とするＮＡＮＤの出力を、Ｒ４を介してＬＥＤ３に供給し、ＶＩＮと、ＶＩＮよりも短周期のパルス信号と、を入力とするＮＡＮＤの出力を、Ｒ６を介してＬＥＤ５に供給する構成にすれば良い。
【００７７】
上記の第１〜第３実施形態に示した例では、出力部２１は、ＬＥＤ３の発光を検出したＰＤ７から電荷を充電され、出力電圧をハイからローへ反転させる。そして、ＬＥＤ５の発光を検知したＰＤ９を介して電荷を放電し、出力電圧をローからハイへ再反転させる。実施形態は、これに限られる訳ではなく、例えば、電源電圧Ｖｄｄ１がマイナスであれば、ＰＤ７から電荷を充電された出力部は、出力電圧をローからハイへ反転させ、ＰＤ９を介して電荷を放電した出力部は、出力電圧をハイからローへ反転させる構成となる場合もある。
【００７８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
３、５、３１・・・ＬＥＤ、 ７、９、３３・・・ＰＤ、 １１、４５、５５・・・発光制御部、 １２・・・入力端子、 １３・・・制御端子、 １５、５７、５８・・・インバータ、 ２０、６０、７０・・・送信回路、 ２１・・・出力部、 ２２・・・Ｐ型ＭＯＳＦＥＴ、 ２３・・・Ｎ型ＭＯＳＦＥＴ、 ２２ａ、２３ａ・・・ゲート、 ２５・・・制御端子、 ２７・・・出力端子、 ２８、２９、３７・・・キャビティ、 ３０、４０、８０・・・受信回路、 ３４・・・アノード、 ３５・・・カソード、 ４１・・・第１のフィルタ、 ４３・・・第２のフィルタ、 ４７、４９・・・パルス発生部、 １７、１９、５１、５３・・・ＮＡＮＤ、 ＧＮＤ１、ＧＮＤ２・・・接地端子、 Ｖｄｄ１、Ｖｄｄ２・・・電源端子、 １００〜５００・・・絶縁回路
【特許請求の範囲】
【請求項１】
第１発光素子と、
第２発光素子と、
前記第１発光素子および前記第２発光素子の発光を制御する発光制御部と、
前記第１発光素子の発光を検出する第１受光素子と、
前記第１受光素子に直列に接続され、前記第２発光素子の発光を検出する第２受光素子と、
前記第１受光素子と前記第２受光素子との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部と、
を備え、
前記出力部は、前記第１発光素子の発光を検知した前記第１受光素子から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方に出力を反転し、前記第２発光素子の発光を検知した前記第２受光素子を介して電荷を放電することにより出力を再反転する光結合型絶縁回路。
【請求項２】
前記第１発光素子と、前記第１受光素子と、を収容した第１のキャビティと、
前記第２発光素子と、前記第２受光素子と、を収容した第２のキャビティと、
をさらに備え、
前記第１発光素子と前記第２受光素子との間、および、前記第２発光素子と前記第１受光素子との間のクロストークが抑制された請求項１記載の光結合型絶縁回路。
【請求項３】
前記第１受光素子は、前記第２発光素子の発光を遮光する第１のフィルタを有し、
前記第２受光素子は、前記第１発光素子の発光を遮光する第２のフィルタを有し、
前記第１発光素子と前記第２受光素子との間、および、前記第２発光素子と前記第１受光素子との間のクロストークが抑制された請求項１記載の光結合型絶縁回路。
【請求項４】
前記出力部は制御電極を有し、
前記制御電極と、電源端子または接地端子と、の間に設けられ、前記出力部の出力を安定化する抵抗をさらに備えた請求項１〜３のいずれか１つに記載の光結合型絶縁回路。
【請求項５】
前記発光制御部は、入力端子と、制御端子と、を有し、
前記入力端子に入力される信号と、前記制御端子に入力される制御信号と、を入力とするＮＡＮＤ出力により、前記第１発光素子および前記第２発光素子を発光させる請求項１〜４のいずれか１つに記載の光結合型絶縁回路。
【請求項６】
前記発光制御部は、入力端子と、前記入力端子に入力される信号の立ち上がりおよび立ち下がりに対応した電圧パルスを出力するパルス発生部と、を備え、
前記第１発光素子の駆動電流および前記第２発光素子の駆動電流のそれぞれに、前記電圧パルスに対応した電流を重畳することにより、前記電圧パルスが出力されないタイムスパンよりも前記第１発光素子および前記第２発光素子を高輝度で発光させる請求項１〜５のいずれか１つに記載の光結合型絶縁回路。
【請求項１】
第１発光素子と、
第２発光素子と、
前記第１発光素子および前記第２発光素子の発光を制御する発光制御部と、
前記第１発光素子の発光を検出する第１受光素子と、
前記第１受光素子に直列に接続され、前記第２発光素子の発光を検出する第２受光素子と、
前記第１受光素子と前記第２受光素子との接続点に電気的に接続され、ハイおよびローの電圧を交互に出力する出力部と、
を備え、
前記出力部は、前記第１発光素子の発光を検知した前記第１受光素子から電荷が充電されることにより、前記ハイおよび前記ローのいずれか一方から他方に出力を反転し、前記第２発光素子の発光を検知した前記第２受光素子を介して電荷を放電することにより出力を再反転する光結合型絶縁回路。
【請求項２】
前記第１発光素子と、前記第１受光素子と、を収容した第１のキャビティと、
前記第２発光素子と、前記第２受光素子と、を収容した第２のキャビティと、
をさらに備え、
前記第１発光素子と前記第２受光素子との間、および、前記第２発光素子と前記第１受光素子との間のクロストークが抑制された請求項１記載の光結合型絶縁回路。
【請求項３】
前記第１受光素子は、前記第２発光素子の発光を遮光する第１のフィルタを有し、
前記第２受光素子は、前記第１発光素子の発光を遮光する第２のフィルタを有し、
前記第１発光素子と前記第２受光素子との間、および、前記第２発光素子と前記第１受光素子との間のクロストークが抑制された請求項１記載の光結合型絶縁回路。
【請求項４】
前記出力部は制御電極を有し、
前記制御電極と、電源端子または接地端子と、の間に設けられ、前記出力部の出力を安定化する抵抗をさらに備えた請求項１〜３のいずれか１つに記載の光結合型絶縁回路。
【請求項５】
前記発光制御部は、入力端子と、制御端子と、を有し、
前記入力端子に入力される信号と、前記制御端子に入力される制御信号と、を入力とするＮＡＮＤ出力により、前記第１発光素子および前記第２発光素子を発光させる請求項１〜４のいずれか１つに記載の光結合型絶縁回路。
【請求項６】
前記発光制御部は、入力端子と、前記入力端子に入力される信号の立ち上がりおよび立ち下がりに対応した電圧パルスを出力するパルス発生部と、を備え、
前記第１発光素子の駆動電流および前記第２発光素子の駆動電流のそれぞれに、前記電圧パルスに対応した電流を重畳することにより、前記電圧パルスが出力されないタイムスパンよりも前記第１発光素子および前記第２発光素子を高輝度で発光させる請求項１〜５のいずれか１つに記載の光結合型絶縁回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−９８４７１（Ｐ２０１３−９８４７１Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４２２６３（Ｐ２０１１−２４２２６３）
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月４日（２０１１．１１．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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