再シーケンスシステム
【目的】 本発明は、第１のスイッチング・ノード (ＳＮ')とバッファレジスタ（ＯＢ）と第２のスイッチング・ノード（ＳＮ）との縦続接続を通るセル流のセルの再シーケンスにおける遅延ジッタを除去することを目的とする。
【構成】 再シーケンスシステムはさらにバッファレジスタ（ＯＢ）に関連してこのバッファレジスタ（ＯＢ）において各セルが受ける時間遅延を測定するように構成された遅延測定回路（ＤＤＭ）を含み、セルが第２のスイッチング・ノード（ＳＮ）によって切換えられた後に、各セルの測定された遅延を再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と伝達された遅延の間の差に等しいことを特徴とする。
【構成】 再シーケンスシステムはさらにバッファレジスタ（ＯＢ）に関連してこのバッファレジスタ（ＯＢ）において各セルが受ける時間遅延を測定するように構成された遅延測定回路（ＤＤＭ）を含み、セルが第２のスイッチング・ノード（ＳＮ）によって切換えられた後に、各セルの測定された遅延を再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と伝達された遅延の間の差に等しいことを特徴とする。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、縦続接続された第１のスイッチング・ノードとバッファ・レジスタと第２のスイッチング・ノードを通して伝送されるセル流のセルを再シーケンスし、前記第２のスイッチング・ノードに結合されている再シーケンス手段を含む再シーケンスシステムに関する。
【０００２】
【従来の技術】このような再シーケンスシステムは従来技術において既に知られており（例えば“Design and Technology Aspects of VLSI's for ATM Switches”by T.R.Banniza e.a.,IEEE Journal on selected areas in communications, Vol.9 No.8,october 1991, pp1255-1264参照）、そこにおいて、再シーケンスシステムはバッファレジスタと第２のスイッチング・ノードの間に入力回路を具備し、この第２のスイッチング・ノードはタイムスタンプ発生器によって与えられたタイムスタンプ値を入力回路の入力に供給された各セルへ割り当て、その後これらのセルは第２のスイッチング・ノードによって切換えられる。このスイッチ動作が行われた後に、このセルは再シーケンスユニットによって付加的な可変遅延を与えられ、この遅延はセルが入力回路の入力と再シーケンスユニットの出力との間において受ける全遅延が一定値に等しくなるように選択される。
【０００３】出力バッファは、第２のスイッチング・ノードにセルを送信する前に第１のスイッチング・ノードによって切換えられたセルを一時的に記憶する。第１のスイッチング・ノードの異なった入力から来る異なったセルが１セル時以内に第１のスイッチングノードの同じ出力へ切換えられた時に起こり得る出力の競合を避けるためにそのような出力バッファが必要とされる。この出力バッファのためにセルは遅延ジッタ等の付加的な不定の遅延を受ける。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記の既知の型の再シーケンスシステムであるが、遅延ジッタが少なくとも部分的には排除されるシステムを提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、この目的は、前記バッファレジスタに結合され、前記バッファレジスタにおいて前記各セルが受ける時間遅延を測定するように構成された遅延測定回路と、測定された各セルの遅延を適応された前記再シーケンス手段に伝えるために設けられた手段とを再シーケンスシステムが具備しているという事実によって達成され、前記セルは前記第２のスイッチング・ノードによって切換えられた後にこのセルは予め定められた一定時間の遅延値と前記伝えられた遅延の間の差と等しい時間の遅延を与えられる。このようにして、バッファによって起こる遅延ジッタは再シーケンス手段の出力から取り除かれる。
【０００６】本発明の他の特徴として前記バッファレジスタの出力とスイッチング・ノードの入力との間の遅延は一定であることがあげられる。このように、セルが受ける全遅延は、伝えられたバッファ遅延と、バッファレジスタの出力とスイッチング・ノードの入力の間の一定の遅延と、再シーケンス手段によってセルが受ける時間の遅延の差との合計に等しく、すなわちバッファレジスタの出力と、スイッチング・ノードの入力との間の一定の遅延と、予め定められた一定の時間の遅延との合計に等しい。従って、バッファレジスタの入力と再シーケンス手段の間の全遅延は一定であり、遅延ジッタは排除される。
【０００７】さらに、本発明は、バッファレジスタとスイッチング・ノードの縦続接続をそれぞれ含む複数の相互接続された再シーケンスセクションを含むスイッチングシステムにおいて使用されるということが特徴としてあげられる。すなわち、前記バッファレジスタと前記スイッチング・ノードの直列結合によってそれぞれ構成されている複数の同じ再シーケンスセクションの相互接続によってそれぞれ構成されているスイッチングシステムがその入力の１つから出力の１つへの複数の通路を具備し、後者のスイッチングシステムの入力へ供給された同じセル流のセルが後者のスイッチングシステムの出力への異なった通路を通って送信された時、再シーケンスがなされ、予め定められた一定の値を与えられた各再シーケンスセクションに対して同じであるように行われる。実際に、遅延ジッタが除去されるので、上述の各通路の全遅延は同じ、すなわち、通路における再シーケンスセクションの数の積に等しく、それは各通路ともに同様で、予め定められた一定値と同じである。注意すべきことは、すべての通路中の再シーケンスセクションの数が一様ではないとき、各通路のすべての再シーケンスセクションの合計がそれぞれ等しくなるように予め定められた一定値が選択されなければならないことである。添付された図面と共に実施例を説明することによって、上述またそれ以外の本発明の目的と特徴が明確になり、さらに本発明そのものも明確に理解される。
【０００８】
【実施例】図１のシステムは後述の図４の１つの例としてのスイッチング・システムの部分を示している。それにはスイッチング・ノードＳＮ' と、タイムスタンプ発生器ＴＳＧ' によって制御されている再シーケンスユニットＲＳＵ' と、再シーケンス部分ＲＳＳと、遅延測定回路ＤＤＭ' と出力バッファＯＢ' の直列接続とが含まれている。再シーケンス部分ＲＳＳは入口ＩＬＴと出口ＯＬＴの間に、遅延測定回路ＤＤＭと、出力バッファＯＢと、入力回路ＩＣと、スイッチング・ノードＳＮと、レジスタＲＥＧと、再シーケンスユニットＲＳＵの縦続接続を具備している。入力回路ＩＣと再シーケンスユニットＲＳＵ両方の制御入力はタイムスタンプ発生器ＴＳＧの出力に接続されている。スイッチング・ノードＳＮは複数の入力と出力を有しているが、図には入力ＩＰＴと出力ＯＰＴのみ示されている。レジスタＲＥＧはＲＥＧに蓄積されたセルのタイムスタンプフィールドとバッファ遅延フィールドの内容物をそれぞれ蓄積するタイムスタンプ位置ＴＳとバッファ遅延位置ＢＤとを有している。ＴＳは減算回路ＳＵＢの正の入力に接続されており、ＢＤはＳＵＢの負の入力に接続されている。ＳＵＢの出力は再シーケンスユニットＲＳＵのタイムスタンプ入力に接続されている。
【０００９】出力バッファＯＢと結合した遅延測定回路ＤＤＭの詳細は図２に示されている。遅延測定回路ＤＤＭは遅延割り当て回路ＩＤＣと、加算回路ＳＵＭと、バッファＢＵＦと、リセット回路ＲＥＳと、クロック回路ＣＬＫを含む。遅延割り当て回路ＩＤＣのセルの入力と出力によって遅延測定回路ＤＤＭの入力と出力がそれぞれ構成されている。遅延割り当て回路ＩＤＣの遅延入力は加算回路ＳＵＭの出力に接続され、また、バッファＢＵＦを通ってＳＵＭの正の入力に接続されている。遅延割り当て回路ＩＤＣの書込み出力Ｗは出力バッファＯＢの書込み入力ＷＰと加算回路ＳＵＭの第２の正の入力へ接続されている。クロック回路ＣＬＫの出力は出力バッファＯＢの読取り入力ＲＰと加算回路ＳＵＭの負の入力に接続されている。最後に、出力バッファＯＢの読取り入力ＲＰと書込み入力ＷＰは、その出力がクロック回路ＣＬＫのリセット入力に接続されているリセット回路ＲＥＳのそれぞれの入力に接続されている。
【００１０】出力バッファＯＢと結合した遅延測定回路ＤＤＭの第２の可能な構成の詳細は図３に示されている。しかしながら、それにおいて遅延測定回路ＤＤＭは出力バッファＯＢに先行するのではなく、その後に続くものであり、また、遅延割り当て回路ＩＤＣとプロセッサＰＲＯＣとクロック回路ＣＬＫを含む。ここでも遅延割り当て回路ＩＤＣのセルの入力と出力によって遅延測定回路ＤＤＭの入力と出力がそれぞれ構成されている。遅延割り当て回路ＩＤＣの遅延入力はプロセッサＰＲＯＣの出力に接続されている。再シーケンスユニットセクションＲＳＳには属していないでＲＳＳに先行する再シーケンスユニットＲＳＵ' のタイムスタンプ出力はプロセッサＰＲＯＣの第１の入力に接続されている。クロック回路ＣＬＫの出力は出力バッファＯＢの読取り入力ＲＰとプロセッサＰＲＯＣの第２の入力とに接続されている。プロセッサＰＲＯＣのリセット出力はクロック回路ＣＬＫのリセット入力ＲＥＳに接続されている。このクロック回路ＣＬＫは図１に示されているタイムスタンプ発生器ＴＳＧ' と同期されている。
【００１１】図４に示されているスイッチングシステムは複数の入力を有している第１のスイッチング・ノードＳＮ1 を含むが、図中にはスイッチング・システムの入力を構成する入力ＩＮだけが示されており、同様に、複数の出力のうち出力バッファＯＢ11, ＯＢ12, ＯＢ13にそれぞれ接続される出力Ｏ11、Ｏ12、Ｏ13だけが示されている。さらに、複数の入力を有する第２のスイッチング・ノードＳＮ2 を含むが、入力Ｉ21, Ｉ22, Ｉ23だけが示されており、同様に、複数の出力のうち出力Ｏ2 だけが示されている。この出力Ｏ2 はスイッチング・システムの出力ＯＵＴを構成する出力を有する出力バッファＯＢ2 に接続されている。出力バッファＯＢ11, ＯＢ12, ＯＢ13の出力はそれぞれ第１、第２、第３の通路を通って入力Ｉ21, Ｉ22, Ｉ23に結合され、第１の通路はスイッチング・ノードと出力バッファの組ＳＮ3 ／ＯＢ3 、ＳＮ4 ／ＯＢ4 、ＳＮ5 ／ＯＢ5 の縦続接続を具備し、第２の通路はスイッチング・ノードと出力バッファの組ＳＮ6 ／ＯＢ6 、ＳＮ7／ＯＢ7 の縦続相互接続を具備し、第３の通路は第３のスイッチング・ノードと出力バッファの組はＳＮ8 ／ＯＢ8 を具備している。ここにおいて、第１、第２、第３の通路は欧州特許出願ＥＰ91201915.5に記載されている、いわゆるリンクグループを形成する。（Verhille 11 ）
スイッチングシステムの動作は図１乃至図４を参照して説明される。図４のスイッチングシステムの入力ＩＮに入力されたセル流はスイッチングシステムの出力ＯＵＴへ送られる。このような目的で、セル流の中のセルは３つの出力Ｏ11、Ｏ12、Ｏ13に分配されるようにＳＮ1 の出力へ切換えられる。従って、セル流は３つの部分的な流れに分けられ、上述の第１、第２、第３の各通路を通ってＩ21, Ｉ22, Ｉ23にそれぞれ伝送される。ＳＮ2 において、それぞれの部分的な流れは、最初のセル流が再び現れる出力Ｏ2 へ切換えられ、出力バッファＯＢ2 でバッファされた後に出力ＯＵＴに現れる。
【００１２】以上を説明したスイッチングシステムが例えば国際特許出願 PCT/EP89/00941(Henrion 17) に記載されている方法で再シーケンスを行った場合、３つの部分的なセル流のセルは出力Ｏ2 において再シーケンスされた方法で現れるが、これはこの出力において結合されたセル流のためではない。実際は、上記の第１、第２、第３の通路は全体の遅延が異なるため、部分的なセル流は正確な方法で結合されない。この問題は、第１のスイッチング・ノードＳＮ1 の前にタイムスタンプ値をセル流のセルへ割り当て、それと共に、第２のスイッチング・ノードＳＮ2の後にセルを再シーケンスすることによって解決される。このように、入力ＩＮと出力Ｏ2 の間のセル流の全てのセルの全遅延は、セルが第１、第２、第３のどの通路を通って伝送されても一定値に等しく、その結果、出力Ｏ2 における部分的な流れの結合によって再シーケンスされ結合したセル流が得られる。しかしながら、このような解決法の欠点は、第１と第２のスイッチング・ノードそれぞれに互いに同期されたタイムスタンプ発生器を設けなければならないか、または、第１と第２のスイッチング・ノード両方に同じタイムスタンプ値の発生器によって発生されたタイムスタンプ値を送信しなければならないことである。第１のスイッチング・ノードＳＮ1 の前にセルに割り当てられたタイムスタンプ値と、第２のスイッチング・ノードＳＮ2 の後に再シーケンスユニットに提供されたタイムスタンプ値の位相（図４には示されていない）は高い正確度（最大位相差は約100 ナノ秒）で同期されなければならないという事実のために、どちらの場合においても異なったスイッチング・ノードの間の距離が長いとき（数キロメートル）には問題が起きる。
【００１３】本発明の実施例を使用することによって、セル流はスイッチング・ノードＳＮ1 において異なる部分で分けられ、その後に、かなり離れているクロックを同期したり、タイムスタンプ値を長距離で伝送する必要なしに、スイッチング・ノードＳＮ２の出力において正確に再び組立てられる。上記の第１、第２、第３の通路は、図１に示されているＲＳＳ型の相互接続されている複数の再シーケンスのセクションによって構成される。第１の通路はＯＢ11からＳＮ3 へ、ＯＢ3 からＳＮ4 へ、ＯＢ4 からＳＮ5 へ、ＯＢ5 からＳＮ2 への再シーケンスのセクションを含み、第２の通路はＯＢ12からＳＮ6 へ、ＯＢ6 からＳＮ7 へ、ＯＢ7 からＳＮ2 への再シーケンスのセクションを含み、第３の通路はＯＢ13からＳＮ8 へ、ＯＢ8 からＳＮ2 への再シーケンスのセクションを含む。従って、第１の通路を通ってＩＮとＯＵＴの間を伝送されるセルの全遅延は、ｄsn1 ＋ｄ11,3＋ｄ3,4 ＋ｄ4,5 ＋ｄ5,2 ＋ｄob2 と等しく、ここで、ｄsn1 はセルがスイッチング・ノードＳＮ1 において受ける全遅延である。ｄi,j は、出力バッファＯＢi （i＝11乃至13, 3 乃至8 ）とスイッチング・ノードＳＮj （j ＝2 乃至8 ）とによって構成される再シーケンスセクションにおいてセルが受ける全遅延であり、ｄob2 はセルが出力バッファＯＢ2 において受ける全遅延である。第２の通路を通ってＩＮとＯＵＴの間を伝送されるセルの全遅延は、ｄsn1 ＋ｄ12,6＋ｄ6,7 ＋ｄ7,2 ＋ｄob2 に等しく、第３の通路を通って伝送されるセルの全遅延はｄsn1＋ｄ13,8＋ｄ8,2 ＋ｄob2 に等しい。従って、上記の３つの式が予め定められた一定の総合遅延に等しくなるように異なった再シーケンスのセクションの遅延ｄi,j を選ぶことによって、（上記の各遅延ｄsn1 とｄi,j は自由に選ぶことができる）入力ＩＮから出力ＯＵＴへ伝送されたセル流の各セルの全遅延はこの予め定められた一定の全遅延に等しい。結果としてセルは伝送された通路とは関係なく再シーケンスされて出力ＯＵＴにおいて現れる。
【００１４】先に触れたように、図４に示されている各再シーケンスセクションは図１のＲＳＳによって表わされているタイプである。再シーケンスセクションＲＳＳに入るセルは出力バッファＯＢにおける可変バッファ遅延と、スイッチング・ノードＳＮにおける可変スイッチング・ノード遅延と、再シーケンスユニットＲＳＵにおける再シーケンス遅延を受ける。この再シーケンス遅延はバッファ遅延とスイッチング・ノード遅延と再シーケンス遅延の合計が一定であるように選択される。そのために、バッファ遅延とスイッチング・ノード遅延の両者の測定は再シーケンスセクションＲＳＳに供給された各セルでなされる。
【００１５】遅延測定回路ＤＤＭにおいて、バッファ遅延の値は図２を参照にして説明されるようにセルに割り当てられる。スイッチングシステムの動作が始まる際に、出力バッファＯＢは空であり、その読取りポインタと書込みポインタは共にゼロを示し、ＳＵＭの出力もゼロを示す。新しい読取りポインタ値ＲＰまたは書込みポインタ値ＷＰがＯＢに提供される度にＳＵＭの出力は計算され、新しい書込みポインタ値ＷＰもしくは読取りポインタ値ＲＰはそれぞれに増加されたり減少されたりしてバッファＢＵＦによって貯えられた前の値に設定される。セルがＯＢ内で１つもバッファされない限り、リセット回路ＲＥＳはクロック回路ＣＬＫの出力を一定値に保ち、ＣＬＫによるクロックパルスも生じない。また、その時、ＳＵＭの出力はゼロのため、セルが入口ＩＬＴに供給された時に遅延割り当て回路ＩＤＣはセルのバッファ遅延フィールドにこのゼロ値を書き込み、そしてこのセルが書き込まれるＯＢの記憶位置のアドレスを示す出力バッファＯＢへ新しい書込みポインタ値ＷＰが提供される。この書込みポインタ値ＷＰはＯＢの第１の記憶位置を示す。その後、ＳＵＭの出力は上で示されたように計算され、前の値（ゼロ）＋１となる。このようにして、ＳＵＭの出力における値は入口ＩＬＴに到達するセルのバッファ遅延フィールドに書き込まれ、それにおいてこのセルは出力バッファＯＢに書き込まれ、ＳＵＭの出力の新しい値が計算される。反対に、出力バッファＯＢが空でないときには、クロック回路の各刻み度に、出力バッファＯＢに対する新しい読取りポインタ値ＲＰが計算され（前の読取りポインタ値ＲＰ＋１）、ＯＢとＳＵＭの負の入力に供給される。その時セルはＯＢから読取られ、入力回路ＩＣへ送られ、ＳＵＭの出力は上に示されたように再計算される（前の出力−１）。従って、出力バッファＯＢがクロック回路ＣＬＫの割合で周期的に読み取られる時と（バッファが空であるためにバッファ遅延がゼロで読取りポインタ値と書込みポインタ値が等しい時は除く）、セルが到着した際にＯＢにおいてバッファされたセルの数が各セルのバッファ遅延フィールドに書き込まれた時、このセルの数は、出力バッファＯＢにおいてセルが受けるバッファ遅延の目安となり、このバッファ遅延はＣＬＫのクロックの１周期内の正確度で定められる。注意すべきことは、出力バッファＯＢが一杯の時にはセルはそこに書き込まれることは不可能であり、廃棄されることである。
【００１６】図３に示されている回路によってバッファ遅延をより正確に測定することができ、すでに触れたように、図３の回路において出力バッファＯＢは遅延測定回路ＤＤＭに先行する。上記の国際出願明細書に説明されているように、再シーケンスユニットＲＳＵ' からの出力であるセルは、タイムスタンプ発生器ＴＳＧ' によって提供された予め計算されたタイムスタンプ値が出現する際の出力である。従ってこの予め計算されたタイムスタンプ値は、いつセルが再シーケンスユニットＲＳＵ' から出力され、出力バッファＯＢに入るかを示す。スイッチングシステムの動作が始まった時、出力バッファは空でプロセッサＰＲＯＣの出力はゼロに初期設定される。出力バッファＯＢが空である限り、プロセッサＰＲＯＣのリセット出力はクロック回路ＣＬＫの出力を一定値に保ち、その時ＣＬＫによるクロックパルスは生じない。セルが再シーケンスユニットＲＳＵ' から出力される時には、それに対応する予め計算されたタイムスタンプ値はＰＲＯＣに供給され、その中に具備されている小型メモリー（図には示されていない）に記憶され、セルは出力バッファＯＢに書き込まれる。再シーケンスユニットＲＳＵ' から出力されたセル流の各次のセルのために、対応する予め計算されたタイムスタンプ値はＰＲＯＣに供給され、その中に具備されている小型メモリーに記憶される。出力バッファＯＢが空でない限り、クロック回路ＣＬＫの各刻み毎に新しい読取りポインタ値ＲＰが計算され（前の読取りポインタ値ＲＰプラス１）、出力バッファＯＢとプロセッサＰＲＯＣに提供される。その時セルはＯＢから読取られ、遅延割り当て回路ＩＤＣに送られる。クロック回路ＣＬＫはタイムスタンプ発生器ＴＳＧ' とともに同期されるので、クロック回路ＣＬＫによって与えられた値（読取りポインタ値ＲＰ）もまた、セルが出力バッファＯＢから読み取られる時点の目安になる。送信されたセルに対応する予め計算されたタイムスタンプ値をＣＬＫによって与えられた読取りポインタ値から減算することによって、セルが出力バッファＯＢにおいて受けるバッファ遅延が得られる。そして後者の値は遅延割り当て回路ＩＤＣに供給され、セルが入力回路ＩＣへ送られる前にこのセルのバッファ遅延フィールドに書き込まれる。注意すべきことは、このように出力バッファＯＢは再シーケンスユニットＲＳＵ' に具備されている再シーケンスバッファと結合されるということである。また、ＴＳＧ' によって提供されるタイムスタンプ値とＣＬＫによって提供されるポインタ値の両者は、ＴＳＧ' とＣＬＫの同期が必要ない場合に同じクロックから導出されることができることも注意すべきである。
【００１７】すでに前記国際特許出願明細書で説明されているように、セルが入力回路ＩＣに到達したとき、タイムスタンプ発生器ＴＳＧによって提供されたタイムスタンプ値はセルのタイムスタンプフィールドに書き込まれる。セルはスイッチング・ノードＳＮの入力ＩＰＴに送られ、そこにおいて出力ＯＰＴへ切換えられ、そこで再シーケンスユニットＲＳＵに先行するレジスタＲＥＧ内に記憶される。このセルのタイムスタンプフィールドとバッファ遅延フィールドの内容ははじめにレジスタＲＥＧのタイムスタンプ位置ＴＳとバッファ遅延位置ＢＤからそれぞれ読み取られ、バッファ遅延は減算器ＳＵＢ中でタイムスタンプ値から減算され、その差は再シーケンスユニットＲＳＵへ供給される。この再シーケンスユニットＲＳＵにおいて、タイムスタンプ発生器ＴＳＧが予め定められた一定値と最後に触れた差の合計に等しいタイムスタンプ値を提供するまでセルはバッファされる。別の実施例において、バッファ遅延は入力回路ＩＣにおいてすでにタイムスタンプ値から減算されている。このような場合には、この差はセルのタイムスタンプフィールドに書き込まれ、バッファ遅延が遅延測定回路ＤＤＭからセルのタイムスタンプフィールド中の入力回路ＩＣへ伝送されるのでバッファ遅延フィールドは必要とされない。その場合には、出力ＯＰＴと再シーケンスユニットＲＳＵとの間のレジスタＲＥＧと減算器ＳＵＢは省略され、減算回路ＳＵＢの機能は入力回路ＩＣにおいて行われる。その後、タイムスタンプ発生器ＴＳＧが予め定められた一定値とセルのタイムスタンプフィールドに書き込まれた値の合計に等しいタイムスタンプ値を提供するまでセルは再シーケンスユニットＲＳＵ中でバッファされる。
【００１８】ＴＳＧが（タイムスタンプ値）−（バッファ遅延値）＋（予め定められた一定値）と等しいタイムスタンプ値を提供する時、再シーケンスユニットＲＳＵからの出力はこのセルだけなので、再シーケンスセクションＲＳＳの入口ＩＬＴと出口ＯＬＴの間でセルが受ける全遅延は、この予め定められた一定値＋出力バッファＯＢの出力（もしくは図４の装置の場合、遅延測定回路）と入力回路ＩＣの入力との間でセルが受ける伝送ライン遅延に等しく、この後者の伝送ライン遅延は一定である。従って、セルが再シーケンスセクションＲＳＳにおいて受ける全遅延は一定であり、いわゆる遅延ジッタ、すなわち、セルによってわずかに異なる遅延は排除される。伝送ライン遅延が知られたときに、再シーケンスセクションＲＳＳの全遅延も知られ、それによって図４R>４に示されているスイッチングシステムの再シーケンスセクションは異なる通路の遅延が等しくなるように設計されることができる。
【００１９】本発明の原理は特定の装置に関連して上述されているが、この説明は例としてあげられたものであり、本発明の技術的範囲を限定するものではないことが理解されるべきである。
【図面の簡単な説明】
【図１】前後に再シーケンスセクションが接続されている本発明による再シーケンスシステムの再シーケンスセクションのブロック図。
【図２】図１の出力バッファと結合した遅延測定回路の詳細図。
【図３】図１の出力バッファと遅延測定回路の組合わせの別の実施例の詳細図。
【図４】図１に示されている型の複数の再シーケンスセクションを含むスイッチングシステム。
【０００１】
【産業上の利用分野】本発明は、縦続接続された第１のスイッチング・ノードとバッファ・レジスタと第２のスイッチング・ノードを通して伝送されるセル流のセルを再シーケンスし、前記第２のスイッチング・ノードに結合されている再シーケンス手段を含む再シーケンスシステムに関する。
【０００２】
【従来の技術】このような再シーケンスシステムは従来技術において既に知られており（例えば“Design and Technology Aspects of VLSI's for ATM Switches”by T.R.Banniza e.a.,IEEE Journal on selected areas in communications, Vol.9 No.8,october 1991, pp1255-1264参照）、そこにおいて、再シーケンスシステムはバッファレジスタと第２のスイッチング・ノードの間に入力回路を具備し、この第２のスイッチング・ノードはタイムスタンプ発生器によって与えられたタイムスタンプ値を入力回路の入力に供給された各セルへ割り当て、その後これらのセルは第２のスイッチング・ノードによって切換えられる。このスイッチ動作が行われた後に、このセルは再シーケンスユニットによって付加的な可変遅延を与えられ、この遅延はセルが入力回路の入力と再シーケンスユニットの出力との間において受ける全遅延が一定値に等しくなるように選択される。
【０００３】出力バッファは、第２のスイッチング・ノードにセルを送信する前に第１のスイッチング・ノードによって切換えられたセルを一時的に記憶する。第１のスイッチング・ノードの異なった入力から来る異なったセルが１セル時以内に第１のスイッチングノードの同じ出力へ切換えられた時に起こり得る出力の競合を避けるためにそのような出力バッファが必要とされる。この出力バッファのためにセルは遅延ジッタ等の付加的な不定の遅延を受ける。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記の既知の型の再シーケンスシステムであるが、遅延ジッタが少なくとも部分的には排除されるシステムを提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、この目的は、前記バッファレジスタに結合され、前記バッファレジスタにおいて前記各セルが受ける時間遅延を測定するように構成された遅延測定回路と、測定された各セルの遅延を適応された前記再シーケンス手段に伝えるために設けられた手段とを再シーケンスシステムが具備しているという事実によって達成され、前記セルは前記第２のスイッチング・ノードによって切換えられた後にこのセルは予め定められた一定時間の遅延値と前記伝えられた遅延の間の差と等しい時間の遅延を与えられる。このようにして、バッファによって起こる遅延ジッタは再シーケンス手段の出力から取り除かれる。
【０００６】本発明の他の特徴として前記バッファレジスタの出力とスイッチング・ノードの入力との間の遅延は一定であることがあげられる。このように、セルが受ける全遅延は、伝えられたバッファ遅延と、バッファレジスタの出力とスイッチング・ノードの入力の間の一定の遅延と、再シーケンス手段によってセルが受ける時間の遅延の差との合計に等しく、すなわちバッファレジスタの出力と、スイッチング・ノードの入力との間の一定の遅延と、予め定められた一定の時間の遅延との合計に等しい。従って、バッファレジスタの入力と再シーケンス手段の間の全遅延は一定であり、遅延ジッタは排除される。
【０００７】さらに、本発明は、バッファレジスタとスイッチング・ノードの縦続接続をそれぞれ含む複数の相互接続された再シーケンスセクションを含むスイッチングシステムにおいて使用されるということが特徴としてあげられる。すなわち、前記バッファレジスタと前記スイッチング・ノードの直列結合によってそれぞれ構成されている複数の同じ再シーケンスセクションの相互接続によってそれぞれ構成されているスイッチングシステムがその入力の１つから出力の１つへの複数の通路を具備し、後者のスイッチングシステムの入力へ供給された同じセル流のセルが後者のスイッチングシステムの出力への異なった通路を通って送信された時、再シーケンスがなされ、予め定められた一定の値を与えられた各再シーケンスセクションに対して同じであるように行われる。実際に、遅延ジッタが除去されるので、上述の各通路の全遅延は同じ、すなわち、通路における再シーケンスセクションの数の積に等しく、それは各通路ともに同様で、予め定められた一定値と同じである。注意すべきことは、すべての通路中の再シーケンスセクションの数が一様ではないとき、各通路のすべての再シーケンスセクションの合計がそれぞれ等しくなるように予め定められた一定値が選択されなければならないことである。添付された図面と共に実施例を説明することによって、上述またそれ以外の本発明の目的と特徴が明確になり、さらに本発明そのものも明確に理解される。
【０００８】
【実施例】図１のシステムは後述の図４の１つの例としてのスイッチング・システムの部分を示している。それにはスイッチング・ノードＳＮ' と、タイムスタンプ発生器ＴＳＧ' によって制御されている再シーケンスユニットＲＳＵ' と、再シーケンス部分ＲＳＳと、遅延測定回路ＤＤＭ' と出力バッファＯＢ' の直列接続とが含まれている。再シーケンス部分ＲＳＳは入口ＩＬＴと出口ＯＬＴの間に、遅延測定回路ＤＤＭと、出力バッファＯＢと、入力回路ＩＣと、スイッチング・ノードＳＮと、レジスタＲＥＧと、再シーケンスユニットＲＳＵの縦続接続を具備している。入力回路ＩＣと再シーケンスユニットＲＳＵ両方の制御入力はタイムスタンプ発生器ＴＳＧの出力に接続されている。スイッチング・ノードＳＮは複数の入力と出力を有しているが、図には入力ＩＰＴと出力ＯＰＴのみ示されている。レジスタＲＥＧはＲＥＧに蓄積されたセルのタイムスタンプフィールドとバッファ遅延フィールドの内容物をそれぞれ蓄積するタイムスタンプ位置ＴＳとバッファ遅延位置ＢＤとを有している。ＴＳは減算回路ＳＵＢの正の入力に接続されており、ＢＤはＳＵＢの負の入力に接続されている。ＳＵＢの出力は再シーケンスユニットＲＳＵのタイムスタンプ入力に接続されている。
【０００９】出力バッファＯＢと結合した遅延測定回路ＤＤＭの詳細は図２に示されている。遅延測定回路ＤＤＭは遅延割り当て回路ＩＤＣと、加算回路ＳＵＭと、バッファＢＵＦと、リセット回路ＲＥＳと、クロック回路ＣＬＫを含む。遅延割り当て回路ＩＤＣのセルの入力と出力によって遅延測定回路ＤＤＭの入力と出力がそれぞれ構成されている。遅延割り当て回路ＩＤＣの遅延入力は加算回路ＳＵＭの出力に接続され、また、バッファＢＵＦを通ってＳＵＭの正の入力に接続されている。遅延割り当て回路ＩＤＣの書込み出力Ｗは出力バッファＯＢの書込み入力ＷＰと加算回路ＳＵＭの第２の正の入力へ接続されている。クロック回路ＣＬＫの出力は出力バッファＯＢの読取り入力ＲＰと加算回路ＳＵＭの負の入力に接続されている。最後に、出力バッファＯＢの読取り入力ＲＰと書込み入力ＷＰは、その出力がクロック回路ＣＬＫのリセット入力に接続されているリセット回路ＲＥＳのそれぞれの入力に接続されている。
【００１０】出力バッファＯＢと結合した遅延測定回路ＤＤＭの第２の可能な構成の詳細は図３に示されている。しかしながら、それにおいて遅延測定回路ＤＤＭは出力バッファＯＢに先行するのではなく、その後に続くものであり、また、遅延割り当て回路ＩＤＣとプロセッサＰＲＯＣとクロック回路ＣＬＫを含む。ここでも遅延割り当て回路ＩＤＣのセルの入力と出力によって遅延測定回路ＤＤＭの入力と出力がそれぞれ構成されている。遅延割り当て回路ＩＤＣの遅延入力はプロセッサＰＲＯＣの出力に接続されている。再シーケンスユニットセクションＲＳＳには属していないでＲＳＳに先行する再シーケンスユニットＲＳＵ' のタイムスタンプ出力はプロセッサＰＲＯＣの第１の入力に接続されている。クロック回路ＣＬＫの出力は出力バッファＯＢの読取り入力ＲＰとプロセッサＰＲＯＣの第２の入力とに接続されている。プロセッサＰＲＯＣのリセット出力はクロック回路ＣＬＫのリセット入力ＲＥＳに接続されている。このクロック回路ＣＬＫは図１に示されているタイムスタンプ発生器ＴＳＧ' と同期されている。
【００１１】図４に示されているスイッチングシステムは複数の入力を有している第１のスイッチング・ノードＳＮ1 を含むが、図中にはスイッチング・システムの入力を構成する入力ＩＮだけが示されており、同様に、複数の出力のうち出力バッファＯＢ11, ＯＢ12, ＯＢ13にそれぞれ接続される出力Ｏ11、Ｏ12、Ｏ13だけが示されている。さらに、複数の入力を有する第２のスイッチング・ノードＳＮ2 を含むが、入力Ｉ21, Ｉ22, Ｉ23だけが示されており、同様に、複数の出力のうち出力Ｏ2 だけが示されている。この出力Ｏ2 はスイッチング・システムの出力ＯＵＴを構成する出力を有する出力バッファＯＢ2 に接続されている。出力バッファＯＢ11, ＯＢ12, ＯＢ13の出力はそれぞれ第１、第２、第３の通路を通って入力Ｉ21, Ｉ22, Ｉ23に結合され、第１の通路はスイッチング・ノードと出力バッファの組ＳＮ3 ／ＯＢ3 、ＳＮ4 ／ＯＢ4 、ＳＮ5 ／ＯＢ5 の縦続接続を具備し、第２の通路はスイッチング・ノードと出力バッファの組ＳＮ6 ／ＯＢ6 、ＳＮ7／ＯＢ7 の縦続相互接続を具備し、第３の通路は第３のスイッチング・ノードと出力バッファの組はＳＮ8 ／ＯＢ8 を具備している。ここにおいて、第１、第２、第３の通路は欧州特許出願ＥＰ91201915.5に記載されている、いわゆるリンクグループを形成する。（Verhille 11 ）
スイッチングシステムの動作は図１乃至図４を参照して説明される。図４のスイッチングシステムの入力ＩＮに入力されたセル流はスイッチングシステムの出力ＯＵＴへ送られる。このような目的で、セル流の中のセルは３つの出力Ｏ11、Ｏ12、Ｏ13に分配されるようにＳＮ1 の出力へ切換えられる。従って、セル流は３つの部分的な流れに分けられ、上述の第１、第２、第３の各通路を通ってＩ21, Ｉ22, Ｉ23にそれぞれ伝送される。ＳＮ2 において、それぞれの部分的な流れは、最初のセル流が再び現れる出力Ｏ2 へ切換えられ、出力バッファＯＢ2 でバッファされた後に出力ＯＵＴに現れる。
【００１２】以上を説明したスイッチングシステムが例えば国際特許出願 PCT/EP89/00941(Henrion 17) に記載されている方法で再シーケンスを行った場合、３つの部分的なセル流のセルは出力Ｏ2 において再シーケンスされた方法で現れるが、これはこの出力において結合されたセル流のためではない。実際は、上記の第１、第２、第３の通路は全体の遅延が異なるため、部分的なセル流は正確な方法で結合されない。この問題は、第１のスイッチング・ノードＳＮ1 の前にタイムスタンプ値をセル流のセルへ割り当て、それと共に、第２のスイッチング・ノードＳＮ2の後にセルを再シーケンスすることによって解決される。このように、入力ＩＮと出力Ｏ2 の間のセル流の全てのセルの全遅延は、セルが第１、第２、第３のどの通路を通って伝送されても一定値に等しく、その結果、出力Ｏ2 における部分的な流れの結合によって再シーケンスされ結合したセル流が得られる。しかしながら、このような解決法の欠点は、第１と第２のスイッチング・ノードそれぞれに互いに同期されたタイムスタンプ発生器を設けなければならないか、または、第１と第２のスイッチング・ノード両方に同じタイムスタンプ値の発生器によって発生されたタイムスタンプ値を送信しなければならないことである。第１のスイッチング・ノードＳＮ1 の前にセルに割り当てられたタイムスタンプ値と、第２のスイッチング・ノードＳＮ2 の後に再シーケンスユニットに提供されたタイムスタンプ値の位相（図４には示されていない）は高い正確度（最大位相差は約100 ナノ秒）で同期されなければならないという事実のために、どちらの場合においても異なったスイッチング・ノードの間の距離が長いとき（数キロメートル）には問題が起きる。
【００１３】本発明の実施例を使用することによって、セル流はスイッチング・ノードＳＮ1 において異なる部分で分けられ、その後に、かなり離れているクロックを同期したり、タイムスタンプ値を長距離で伝送する必要なしに、スイッチング・ノードＳＮ２の出力において正確に再び組立てられる。上記の第１、第２、第３の通路は、図１に示されているＲＳＳ型の相互接続されている複数の再シーケンスのセクションによって構成される。第１の通路はＯＢ11からＳＮ3 へ、ＯＢ3 からＳＮ4 へ、ＯＢ4 からＳＮ5 へ、ＯＢ5 からＳＮ2 への再シーケンスのセクションを含み、第２の通路はＯＢ12からＳＮ6 へ、ＯＢ6 からＳＮ7 へ、ＯＢ7 からＳＮ2 への再シーケンスのセクションを含み、第３の通路はＯＢ13からＳＮ8 へ、ＯＢ8 からＳＮ2 への再シーケンスのセクションを含む。従って、第１の通路を通ってＩＮとＯＵＴの間を伝送されるセルの全遅延は、ｄsn1 ＋ｄ11,3＋ｄ3,4 ＋ｄ4,5 ＋ｄ5,2 ＋ｄob2 と等しく、ここで、ｄsn1 はセルがスイッチング・ノードＳＮ1 において受ける全遅延である。ｄi,j は、出力バッファＯＢi （i＝11乃至13, 3 乃至8 ）とスイッチング・ノードＳＮj （j ＝2 乃至8 ）とによって構成される再シーケンスセクションにおいてセルが受ける全遅延であり、ｄob2 はセルが出力バッファＯＢ2 において受ける全遅延である。第２の通路を通ってＩＮとＯＵＴの間を伝送されるセルの全遅延は、ｄsn1 ＋ｄ12,6＋ｄ6,7 ＋ｄ7,2 ＋ｄob2 に等しく、第３の通路を通って伝送されるセルの全遅延はｄsn1＋ｄ13,8＋ｄ8,2 ＋ｄob2 に等しい。従って、上記の３つの式が予め定められた一定の総合遅延に等しくなるように異なった再シーケンスのセクションの遅延ｄi,j を選ぶことによって、（上記の各遅延ｄsn1 とｄi,j は自由に選ぶことができる）入力ＩＮから出力ＯＵＴへ伝送されたセル流の各セルの全遅延はこの予め定められた一定の全遅延に等しい。結果としてセルは伝送された通路とは関係なく再シーケンスされて出力ＯＵＴにおいて現れる。
【００１４】先に触れたように、図４に示されている各再シーケンスセクションは図１のＲＳＳによって表わされているタイプである。再シーケンスセクションＲＳＳに入るセルは出力バッファＯＢにおける可変バッファ遅延と、スイッチング・ノードＳＮにおける可変スイッチング・ノード遅延と、再シーケンスユニットＲＳＵにおける再シーケンス遅延を受ける。この再シーケンス遅延はバッファ遅延とスイッチング・ノード遅延と再シーケンス遅延の合計が一定であるように選択される。そのために、バッファ遅延とスイッチング・ノード遅延の両者の測定は再シーケンスセクションＲＳＳに供給された各セルでなされる。
【００１５】遅延測定回路ＤＤＭにおいて、バッファ遅延の値は図２を参照にして説明されるようにセルに割り当てられる。スイッチングシステムの動作が始まる際に、出力バッファＯＢは空であり、その読取りポインタと書込みポインタは共にゼロを示し、ＳＵＭの出力もゼロを示す。新しい読取りポインタ値ＲＰまたは書込みポインタ値ＷＰがＯＢに提供される度にＳＵＭの出力は計算され、新しい書込みポインタ値ＷＰもしくは読取りポインタ値ＲＰはそれぞれに増加されたり減少されたりしてバッファＢＵＦによって貯えられた前の値に設定される。セルがＯＢ内で１つもバッファされない限り、リセット回路ＲＥＳはクロック回路ＣＬＫの出力を一定値に保ち、ＣＬＫによるクロックパルスも生じない。また、その時、ＳＵＭの出力はゼロのため、セルが入口ＩＬＴに供給された時に遅延割り当て回路ＩＤＣはセルのバッファ遅延フィールドにこのゼロ値を書き込み、そしてこのセルが書き込まれるＯＢの記憶位置のアドレスを示す出力バッファＯＢへ新しい書込みポインタ値ＷＰが提供される。この書込みポインタ値ＷＰはＯＢの第１の記憶位置を示す。その後、ＳＵＭの出力は上で示されたように計算され、前の値（ゼロ）＋１となる。このようにして、ＳＵＭの出力における値は入口ＩＬＴに到達するセルのバッファ遅延フィールドに書き込まれ、それにおいてこのセルは出力バッファＯＢに書き込まれ、ＳＵＭの出力の新しい値が計算される。反対に、出力バッファＯＢが空でないときには、クロック回路の各刻み度に、出力バッファＯＢに対する新しい読取りポインタ値ＲＰが計算され（前の読取りポインタ値ＲＰ＋１）、ＯＢとＳＵＭの負の入力に供給される。その時セルはＯＢから読取られ、入力回路ＩＣへ送られ、ＳＵＭの出力は上に示されたように再計算される（前の出力−１）。従って、出力バッファＯＢがクロック回路ＣＬＫの割合で周期的に読み取られる時と（バッファが空であるためにバッファ遅延がゼロで読取りポインタ値と書込みポインタ値が等しい時は除く）、セルが到着した際にＯＢにおいてバッファされたセルの数が各セルのバッファ遅延フィールドに書き込まれた時、このセルの数は、出力バッファＯＢにおいてセルが受けるバッファ遅延の目安となり、このバッファ遅延はＣＬＫのクロックの１周期内の正確度で定められる。注意すべきことは、出力バッファＯＢが一杯の時にはセルはそこに書き込まれることは不可能であり、廃棄されることである。
【００１６】図３に示されている回路によってバッファ遅延をより正確に測定することができ、すでに触れたように、図３の回路において出力バッファＯＢは遅延測定回路ＤＤＭに先行する。上記の国際出願明細書に説明されているように、再シーケンスユニットＲＳＵ' からの出力であるセルは、タイムスタンプ発生器ＴＳＧ' によって提供された予め計算されたタイムスタンプ値が出現する際の出力である。従ってこの予め計算されたタイムスタンプ値は、いつセルが再シーケンスユニットＲＳＵ' から出力され、出力バッファＯＢに入るかを示す。スイッチングシステムの動作が始まった時、出力バッファは空でプロセッサＰＲＯＣの出力はゼロに初期設定される。出力バッファＯＢが空である限り、プロセッサＰＲＯＣのリセット出力はクロック回路ＣＬＫの出力を一定値に保ち、その時ＣＬＫによるクロックパルスは生じない。セルが再シーケンスユニットＲＳＵ' から出力される時には、それに対応する予め計算されたタイムスタンプ値はＰＲＯＣに供給され、その中に具備されている小型メモリー（図には示されていない）に記憶され、セルは出力バッファＯＢに書き込まれる。再シーケンスユニットＲＳＵ' から出力されたセル流の各次のセルのために、対応する予め計算されたタイムスタンプ値はＰＲＯＣに供給され、その中に具備されている小型メモリーに記憶される。出力バッファＯＢが空でない限り、クロック回路ＣＬＫの各刻み毎に新しい読取りポインタ値ＲＰが計算され（前の読取りポインタ値ＲＰプラス１）、出力バッファＯＢとプロセッサＰＲＯＣに提供される。その時セルはＯＢから読取られ、遅延割り当て回路ＩＤＣに送られる。クロック回路ＣＬＫはタイムスタンプ発生器ＴＳＧ' とともに同期されるので、クロック回路ＣＬＫによって与えられた値（読取りポインタ値ＲＰ）もまた、セルが出力バッファＯＢから読み取られる時点の目安になる。送信されたセルに対応する予め計算されたタイムスタンプ値をＣＬＫによって与えられた読取りポインタ値から減算することによって、セルが出力バッファＯＢにおいて受けるバッファ遅延が得られる。そして後者の値は遅延割り当て回路ＩＤＣに供給され、セルが入力回路ＩＣへ送られる前にこのセルのバッファ遅延フィールドに書き込まれる。注意すべきことは、このように出力バッファＯＢは再シーケンスユニットＲＳＵ' に具備されている再シーケンスバッファと結合されるということである。また、ＴＳＧ' によって提供されるタイムスタンプ値とＣＬＫによって提供されるポインタ値の両者は、ＴＳＧ' とＣＬＫの同期が必要ない場合に同じクロックから導出されることができることも注意すべきである。
【００１７】すでに前記国際特許出願明細書で説明されているように、セルが入力回路ＩＣに到達したとき、タイムスタンプ発生器ＴＳＧによって提供されたタイムスタンプ値はセルのタイムスタンプフィールドに書き込まれる。セルはスイッチング・ノードＳＮの入力ＩＰＴに送られ、そこにおいて出力ＯＰＴへ切換えられ、そこで再シーケンスユニットＲＳＵに先行するレジスタＲＥＧ内に記憶される。このセルのタイムスタンプフィールドとバッファ遅延フィールドの内容ははじめにレジスタＲＥＧのタイムスタンプ位置ＴＳとバッファ遅延位置ＢＤからそれぞれ読み取られ、バッファ遅延は減算器ＳＵＢ中でタイムスタンプ値から減算され、その差は再シーケンスユニットＲＳＵへ供給される。この再シーケンスユニットＲＳＵにおいて、タイムスタンプ発生器ＴＳＧが予め定められた一定値と最後に触れた差の合計に等しいタイムスタンプ値を提供するまでセルはバッファされる。別の実施例において、バッファ遅延は入力回路ＩＣにおいてすでにタイムスタンプ値から減算されている。このような場合には、この差はセルのタイムスタンプフィールドに書き込まれ、バッファ遅延が遅延測定回路ＤＤＭからセルのタイムスタンプフィールド中の入力回路ＩＣへ伝送されるのでバッファ遅延フィールドは必要とされない。その場合には、出力ＯＰＴと再シーケンスユニットＲＳＵとの間のレジスタＲＥＧと減算器ＳＵＢは省略され、減算回路ＳＵＢの機能は入力回路ＩＣにおいて行われる。その後、タイムスタンプ発生器ＴＳＧが予め定められた一定値とセルのタイムスタンプフィールドに書き込まれた値の合計に等しいタイムスタンプ値を提供するまでセルは再シーケンスユニットＲＳＵ中でバッファされる。
【００１８】ＴＳＧが（タイムスタンプ値）−（バッファ遅延値）＋（予め定められた一定値）と等しいタイムスタンプ値を提供する時、再シーケンスユニットＲＳＵからの出力はこのセルだけなので、再シーケンスセクションＲＳＳの入口ＩＬＴと出口ＯＬＴの間でセルが受ける全遅延は、この予め定められた一定値＋出力バッファＯＢの出力（もしくは図４の装置の場合、遅延測定回路）と入力回路ＩＣの入力との間でセルが受ける伝送ライン遅延に等しく、この後者の伝送ライン遅延は一定である。従って、セルが再シーケンスセクションＲＳＳにおいて受ける全遅延は一定であり、いわゆる遅延ジッタ、すなわち、セルによってわずかに異なる遅延は排除される。伝送ライン遅延が知られたときに、再シーケンスセクションＲＳＳの全遅延も知られ、それによって図４R>４に示されているスイッチングシステムの再シーケンスセクションは異なる通路の遅延が等しくなるように設計されることができる。
【００１９】本発明の原理は特定の装置に関連して上述されているが、この説明は例としてあげられたものであり、本発明の技術的範囲を限定するものではないことが理解されるべきである。
【図面の簡単な説明】
【図１】前後に再シーケンスセクションが接続されている本発明による再シーケンスシステムの再シーケンスセクションのブロック図。
【図２】図１の出力バッファと結合した遅延測定回路の詳細図。
【図３】図１の出力バッファと遅延測定回路の組合わせの別の実施例の詳細図。
【図４】図１に示されている型の複数の再シーケンスセクションを含むスイッチングシステム。
【特許請求の範囲】
【請求項１】 第１のスイッチング・ノード (ＳＮ')とバッファレジスタ（ＯＢ）と第２のスイッチング・ノード（ＳＮ）との縦続接続を通って伝送されるセル流のセルを再シーケンスし、前記第２のスイッチング・ノード（ＳＮ）に関連された再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）を含む再シーケンスシステム（ＤＤＭ、ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）において、前記再シーケンスシステム（ＤＤＭ、ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに前記バッファレジスタ（ＯＢ）に関連され、前記バッファレジスタ（ＯＢ）において前記各セルが受ける時間遅延を測定するように構成された遅延測定回路（ＤＤＭ）を含み、前記セルが第２のスイッチング・ノード（ＳＮ）によって切換えられた後に、各セルの測定された遅延を前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と前記伝達された遅延の間の差に等しいことを特徴とする再シーケンスシステム。
【請求項２】 前記セルが前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に送られるのに先立ち、前記遅延測定回路（ＤＤＭ）は前記セルの測定された遅延をそのバッファ遅延フィールドに書き込み、それによって前記測定された遅延が伝達されることを特徴とする請求項１記載の再シーケンスシステム。
【請求項３】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）は、連続的なタイムスタンプ値を発生するタイムスタンプ発生器（ＴＳＧ）と、前記セル流の各セルに対して、スイッチング・ノード入力（ＩＰＴ）上で前記セルを受け取ると直に前記タイムスタンプ発生器（ＴＳＧ）によって提供されたタイムスタンプ値から前記伝達されたバッファ遅延を減算し、それによって適応されたタイムスタンプ値を生成する減算回路（ＳＵＢ／ＩＣ）と、前記第２のスイッチング・ノード（ＳＮ）の出力（ＯＰＴ）と再シーケンスシステムの出口（ＯＬＴ）の間に結合され、前記タイムスタンプ発生器（ＴＳＧ）が前記適応されたタイムスタンプ値と前記予め定められた一定の時間遅延値の合計に等しい第２のタイムスタンプ値を発生した時にのみ、前記セルを前記出口（ＯＰＴ）に供給する再シーケンスユニット（ＲＳＵ）とを具備していることを特徴とする請求項１記載の再シーケンスシステム。
【請求項４】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、前記バッファレジスタ（ＯＢ）と前記スイッチング・ノードの入力（ＩＰＴ）との間に結合され、前記タイムスタンプ発生器（ＴＳＧ）によって提供された前記タイムスタンプ値を入ってきたセルに割当てる入力回路（ＩＣ）を具備し、前記減算回路（ＳＵＢ）は前記出力（ＯＰＴ）と前記再シーケンスユニット（ＲＳＵ）の間に結合されていることを特徴とした請求項３記載の再シーケンスシステム。
【請求項５】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、前記バッファレジスタ（ＯＢ）と前記減算回路（ＳＵＢ）が結合されているスイッチング・ノードの入力（ＩＰＴ）との間に結合され、前記適応されたタイムスタンプ値を前記スイッチング・ノードの入力（ＩＰＴ）で受けたセルに割当てる入力回路（ＩＣ）を具備していることを特徴とする請求項３記載の再シーケンスシステム。
【請求項６】 前記バッファレジスタ（ＯＢ）と前記スイッチングノードの入力（ＩＰＴ）の間の遅延は一定であることを特徴とする請求項１記載の再シーケンスシステム。
【請求項７】 相互接続された複数の再シーケンスセクション（ＯＢ11／ＳＮ3 ，ＯＢ3 ／ＳＮ4 ，ＯＢ4 ／ＳＮ5 ，ＯＢ5 ／ＳＮ2 ；ＯＢ12／ＳＮ6 ，ＯＢ6 ／ＳＮ7 ，ＯＢ7 ／ＳＮ2 ；ＯＢ13／ＳＮ8 ，ＯＢ8 ／ＳＮ2 ）を含み、各セクションはバッファレジスタとスイッチング・ノードの縦続接続を含むスイッチングシステムにおいて使用されることを特徴とする請求項６記載の再シーケンスシステム。
【請求項８】 前記セルは一定の割合で前記出力バッファ（ＯＢ）からスイッチングノードの入力（ＩＰＴ）へ送られ、前記セルに割り当てられた前記バッファ遅延は、前記セルが前記バッファレジスタの入力に供給されたときに前記バッファレジスタに存在するセルの数の関数であることを特徴とする請求項１記載の再シーケンスシステム。
【請求項１】 第１のスイッチング・ノード (ＳＮ')とバッファレジスタ（ＯＢ）と第２のスイッチング・ノード（ＳＮ）との縦続接続を通って伝送されるセル流のセルを再シーケンスし、前記第２のスイッチング・ノード（ＳＮ）に関連された再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）を含む再シーケンスシステム（ＤＤＭ、ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）において、前記再シーケンスシステム（ＤＤＭ、ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに前記バッファレジスタ（ＯＢ）に関連され、前記バッファレジスタ（ＯＢ）において前記各セルが受ける時間遅延を測定するように構成された遅延測定回路（ＤＤＭ）を含み、前記セルが第２のスイッチング・ノード（ＳＮ）によって切換えられた後に、各セルの測定された遅延を前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と前記伝達された遅延の間の差に等しいことを特徴とする再シーケンスシステム。
【請求項２】 前記セルが前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に送られるのに先立ち、前記遅延測定回路（ＤＤＭ）は前記セルの測定された遅延をそのバッファ遅延フィールドに書き込み、それによって前記測定された遅延が伝達されることを特徴とする請求項１記載の再シーケンスシステム。
【請求項３】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）は、連続的なタイムスタンプ値を発生するタイムスタンプ発生器（ＴＳＧ）と、前記セル流の各セルに対して、スイッチング・ノード入力（ＩＰＴ）上で前記セルを受け取ると直に前記タイムスタンプ発生器（ＴＳＧ）によって提供されたタイムスタンプ値から前記伝達されたバッファ遅延を減算し、それによって適応されたタイムスタンプ値を生成する減算回路（ＳＵＢ／ＩＣ）と、前記第２のスイッチング・ノード（ＳＮ）の出力（ＯＰＴ）と再シーケンスシステムの出口（ＯＬＴ）の間に結合され、前記タイムスタンプ発生器（ＴＳＧ）が前記適応されたタイムスタンプ値と前記予め定められた一定の時間遅延値の合計に等しい第２のタイムスタンプ値を発生した時にのみ、前記セルを前記出口（ＯＰＴ）に供給する再シーケンスユニット（ＲＳＵ）とを具備していることを特徴とする請求項１記載の再シーケンスシステム。
【請求項４】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、前記バッファレジスタ（ＯＢ）と前記スイッチング・ノードの入力（ＩＰＴ）との間に結合され、前記タイムスタンプ発生器（ＴＳＧ）によって提供された前記タイムスタンプ値を入ってきたセルに割当てる入力回路（ＩＣ）を具備し、前記減算回路（ＳＵＢ）は前記出力（ＯＰＴ）と前記再シーケンスユニット（ＲＳＵ）の間に結合されていることを特徴とした請求項３記載の再シーケンスシステム。
【請求項５】 前記再シーケンス手段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、前記バッファレジスタ（ＯＢ）と前記減算回路（ＳＵＢ）が結合されているスイッチング・ノードの入力（ＩＰＴ）との間に結合され、前記適応されたタイムスタンプ値を前記スイッチング・ノードの入力（ＩＰＴ）で受けたセルに割当てる入力回路（ＩＣ）を具備していることを特徴とする請求項３記載の再シーケンスシステム。
【請求項６】 前記バッファレジスタ（ＯＢ）と前記スイッチングノードの入力（ＩＰＴ）の間の遅延は一定であることを特徴とする請求項１記載の再シーケンスシステム。
【請求項７】 相互接続された複数の再シーケンスセクション（ＯＢ11／ＳＮ3 ，ＯＢ3 ／ＳＮ4 ，ＯＢ4 ／ＳＮ5 ，ＯＢ5 ／ＳＮ2 ；ＯＢ12／ＳＮ6 ，ＯＢ6 ／ＳＮ7 ，ＯＢ7 ／ＳＮ2 ；ＯＢ13／ＳＮ8 ，ＯＢ8 ／ＳＮ2 ）を含み、各セクションはバッファレジスタとスイッチング・ノードの縦続接続を含むスイッチングシステムにおいて使用されることを特徴とする請求項６記載の再シーケンスシステム。
【請求項８】 前記セルは一定の割合で前記出力バッファ（ＯＢ）からスイッチングノードの入力（ＩＰＴ）へ送られ、前記セルに割り当てられた前記バッファ遅延は、前記セルが前記バッファレジスタの入力に供給されたときに前記バッファレジスタに存在するセルの数の関数であることを特徴とする請求項１記載の再シーケンスシステム。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開平７−１７０２７５
【公開日】平成７年（１９９５）７月４日
【国際特許分類】
【出願番号】特願平６−１９３３０３
【出願日】平成６年（１９９４）８月１７日
【出願人】（５９０００５００３）アルカテル・エヌ・ブイ (5)
【氏名又は名称原語表記】ＡＬＣＡＴＥＬ ＮＥＡＭＬＯＺＥ ＶＥＮＮＯＯＴＳＨＡＰ
【公開日】平成７年（１９９５）７月４日
【国際特許分類】
【出願日】平成６年（１９９４）８月１７日
【出願人】（５９０００５００３）アルカテル・エヌ・ブイ (5)
【氏名又は名称原語表記】ＡＬＣＡＴＥＬ ＮＥＡＭＬＯＺＥ ＶＥＮＮＯＯＴＳＨＡＰ
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