処理装置，試験信号生成装置及び試験信号生成方法
【課題】負荷試験を行なうに際して、試験対象に対して効率的に負荷をかけることができるようにする。
【解決手段】 試験開始指示に応じて、第１テスト信号出力部２０から出力された複数の第１テスト信号を受信する第１テスト信号受信部１２と、試験対象部位に第１テスト信号が入力されているか否かを判断する判断部１４と、 判断部１４により第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部１３と、第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタ２１が保持するカウント値をインクリメントするインクリメント処理部１５とをそなえる。
【解決手段】 試験開始指示に応じて、第１テスト信号出力部２０から出力された複数の第１テスト信号を受信する第１テスト信号受信部１２と、試験対象部位に第１テスト信号が入力されているか否かを判断する判断部１４と、 判断部１４により第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部１３と、第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタ２１が保持するカウント値をインクリメントするインクリメント処理部１５とをそなえる。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、処理装置，試験信号生成装置及び試験信号生成方法に関する。
【背景技術】
【０００２】
近年、情報処理装置における通信速度は高速化の一途をたどっており、通信品質の劣化はシステム全体の処理能力の劣化の一因となる。情報処理装置内において伝送エラーを引き起こす要因は様々であるが、例えば、パケットの通信パターンや通信タイミングも伝送エラーの要因となりうる。
情報処理装置における通信品質の向上に寄与する試験の手法の一つとして、システムを過負荷状態にすることにより動作の安定性等を確認する負荷試験が知られている。
【０００３】
負荷試験は、例えば情報処理装置の製造時において、負荷試験プログラムを実行することによって行なわれ、これにより情報処理装置における伝送経路の品質が確認される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９４０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の如き従来の負荷試験方法においては、例えば、情報処理装置のインタフェースチップのような、パケットが送受信される経路であるパケットフローの下流側に位置するデバイスまでには充分な負荷をかけることができないおそれがある。
本件の目的の一つは、負荷試験を行なうに際して、試験対象に対して効率的に負荷をかけることができるようにすることである。
【０００６】
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。
【課題を解決するための手段】
【０００７】
このため、開示の処理装置は、フロー制御に用いるカウント値を計数するカウンタと、試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、前記判断部により前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、前記第２テスト信号の出力に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部とをそなえる。
【０００８】
また、開示の試験信号生成装置は、試験開始指示に応じて第１テスト信号出力部から連続して出力された第１テスト信号を受信する第１テスト信号受信部と、前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、前記第２テスト信号に同期して、フロー制御に用いるクレジットカウンタに対して出力されるインクリメント信号を生成するインクリメント信号生成部とをそなえる。
【０００９】
さらに、開示の試験信号生成方法は、試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信するステップと、試験対象部位に前記第１テスト信号が入力されているか否かを判断するステップと、前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力するステップと、前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえる。
【発明の効果】
【００１０】
開示の技術によれば、負荷試験を効率的に実施することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の一例としてのプロセッサにそなえられる試験信号生成回路の機能構成を模式的に示す図である。
【図２】実施形態の一例としてのプロセッサのハードウェア構成を模式的に示す図である。
【図３】実施形態の一例としてのプロセッサをそなえたプロセッサシステムにおけるクレジットフロー部の機能構成を説明するための図である。
【図４】（ａ），（ｂ）は実施形態の一例としてのプロセッサにおけるテストパケット信号を例示するシーケンス図である。
【図５】実施形態の一例としてのプロセッサの試験信号生成回路の接続構成及び入出力信号を例示する図である。
【図６】本実施形態の一例としてのプロセッサの試験信号生成回路の負荷試験時における状態遷移図である。
【図７】実施形態の一例としてのプロセッサにおける負荷試験時の処理を説明するフローチャートである。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本処理装置、試験信号生成装置及び試験信号生成方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
図１は実施形態の一例としてのプロセッサにそなえられる試験信号生成回路（試験信号生成装置）の機能構成を模式的に示す図、図２はそのプロセッサのハードウェア構成を模式的に示す図である。又、図３は実施形態の一例としてのプロセッサ１００をそなえたプロセッサシステム１におけるクレジットフロー部１０４の機能構成を説明するための図である。
ここで、クレジットフロー部１０４は、クレジット制御により、パケットの制御を行なう制御部である。そして、クレジット制御とは、クレジット値を用いて行なうパケットの制御をいう。さらに、クレジット値とは、連続してVC（Virtual Channel）上に送信可能なATM（Asynchronous Transfer Mode：非同期転送モード）セル数を規定するための値である。
【００１３】
クレジット制御においては、受信側のパケットの処理状態に応じてパケットの送信を制御する。すなわち、後述の如く、クレジット値を格納するクレジットカウンタ２１を用いて、パケット送信時にクレジットカウンタ２１のクレジット値をインクリメントし、受信側においてパケットの処理が完了すると、そのクレジット値をデクリメントする。そして、クレジットカウンタ２１のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっていると判断し、パケットの送信を抑止する。
【００１４】
本実施形態の一例としてのプロセッサ１００は、図示しないメモリ等の記憶装置に格納されたプログラム（タスク，ジョブ）を実行することにより、種々の演算や制御を行ない、種々の機能を実現する。このプロセッサ１００は、例えば、情報処理装置や制御機器にそなえられる。又、プロセッサ１００は、情報処理装置や制御機器において、そのマザーボード（図示省略）に搭載される。
【００１５】
プロセッサ１００は、図２に示すように、ＣＰＵコア１０１，キャッシュ１０２及びインタフェース回路１０３をそなえる。
ＣＰＵコア１０１は、種々の演算や制御を行なうプロセッサコアである。キャッシュ１０２は、ＣＰＵコア１０１において用いられるデータ等を一時的に格納する記憶装置である。
【００１６】
なお、図２に示す例においては、便宜上、１つのＣＰＵコア１０１やキャッシュ１０２を示しているが、これに限定されるものでなく、２以上のＣＰＵコア１０１やキャッシュ１０２をそなえてもよい。
インタフェース回路１０３は、プロセッサ１００と外部との間でのデータの授受を行なう。すなわち、プロセッサ１００はこのインタフェース回路１０３を介して外部と接続される。例えば、プロセッサ１００は、他のプロセッサ１００と直接もしくはクロスバー２００を介して通信を行なう。
【００１７】
後述する図３に示す例においては、プロセッサシステム１において、３つ以上のプロセッサ１００（プロセッサ１００−０，１００−１，１００−２）が直接もしくはクロスバー（ＸＢ）２００を介して相互に接続されている。
すなわち、プロセッサ１００−０はポートＰ０１からクロスバー２００を介してプロセッサ１００−１に接続されている。又、ポートＰ０２にはプロセッサ１００−２を介してプロセッサ１００−１が接続されている。
【００１８】
また、クロスバー２００には、更に、図示しない１以上のプロセッサ１００が接続されている。
なお、図３中においては、便宜上、ポートＰ０１，Ｐ０２の２つのポートを示しているが、これに限定されるものではなく、１つもしくは３つ以上のポートをそなえ、それぞれ、直接もしくはクロスバー２００を介して、他のプロセッサ１００等と接続されてもよい。
【００１９】
また、図３中においては、プロセッサシステム１に３つのプロセッサ１００−０〜１００−２が部分的に示されているが、これに限定されるものではなく、２つ以下もしくは４つ以上のプロセッサ１００をそなえてもよい。
以下、プロセッサを示す符号としては、複数のプロセッサのうち１つを特定する必要があるときには符号１００−０〜１００−２を用いるが、任意のプロセッサを指すときには符号１００を用いる。
【００２０】
また、本プロセッサ１００においては、ＣＰＵコア１０１においてテスト信号出力プログラムを実行することにより、第１テストパケット信号（第１テスト信号）が出力される。すなわち、ＣＰＵコア１０１がテスト信号出力プログラムにより第１テストパケット信号を出力する第１テスト信号出力部２０（図１参照）として機能する。そして、このテスト信号出力プログラムは、本プロセッサシステム１の負荷試験開始時に実行され、負荷試験実行中は第１テストパケット信号を出力し続ける。又、負荷試験は、例えば、図示しないキーボード等の入力装置から入力される試験開始指示に基づいて開始される。
【００２１】
この出力された第１テストパケット信号は、プロセッサ１００におけるＣＰＵコア１０１を上流とするパケットフロー（データバス等）を通過し、その下流側に位置するインタフェース回路１０３に到達する。そして、第１テストパケット信号は、更に、インタフェース回路１０３から、プロセッサ１００の外部の、他のプロセッサ１００やクロスバー２００に出力される。
【００２２】
本実施形態においては、ＣＰＵコア１０１を上流とするパケットフローにおいて、この下流側に位置するインタフェース回路１０３の各部を主な試験対象部位とする負荷試験を行なう例について説明する。
第１テストパケット信号は、例えば、所定のビット長（例えば、６４ビット）とデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。
【００２３】
第１テストパケット信号は、例えば、先頭、中間及び最終の３つの部分のパターン信号を有し、先頭部分と最終部分との間に１以上の中間部分のパターン信号が挿入されて送信される。これらの先頭，中間及び最終の各部分のパターン信号は、例えば、それぞれ８バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第１テストパケット信号のビット数が調整される。そして、第１テスト信号出力部１２において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。
【００２４】
ＣＰＵコア１０１は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第１テストパケット信号として出力する。
また、これらのパターン信号の組み合わせによって作成される第１テストパケット信号としては、複数種類の第１テストパケット信号を用いてもよい。
例えば、ＣＰＵコア１０１は、格納されているパターン信号を取捨選択して２種類以上の第１テストパケット信号を生成し、これらの第１テストパケット信号として順次出力してもよい。又、ＣＰＵコア１０１は、格納されている複数種類のパターン信号の中から１種類の第１テストパケット信号を生成し、この第１テストパケット信号を繰り返し出力してもよい。
【００２５】
なお、複数種類の第１テストパケット信号の中からの第１テストパケット信号の選択手法としては、複数種類の第１テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。
なお、この第１テストパケット信号（パターン信号）としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
【００２６】
そして、この出力された第１テストパケット信号は、各インタフェースから送出され、図示しない調停器を介してインタフェース回路１０３に入力され、クレジットフロー部１０４を介して、プロセッサ１００の外部に出力される。又、ＣＰＵコア１０１によって出力された第１テストパケット信号は、インタフェース回路１０３に到達するまでのパケットフローの通過過程において種々の理由により遅延する場合がある。これにより、パケットフローの下流側に位置するインタフェース回路１０３には、第１テストパケット信号が断続的に到達し、連続する第１テストパケット信号の間に時間的な間隙が生じる場合がある。
【００２７】
インタフェース回路１０３は、例えば、データを複数のパケットに分割して送受信する。又、このインタフェース回路１０３はクレジットフロー部１０４をそなえる。クレジットフロー部１０４は、受信側における受信データ（パケット）の処理状態に基づいて、送信するパケットを制御するクレジットフロー制御を行なう。
クレジットフロー部１０４は、図３に示すように、クレジットカウンタ２１，ＴＬＰ（Transaction Layer Packet）ジェネレータ（ＴＬＰＧＥＮ）２４，再送バッファ（ＲＢＵＦ）２２，送信制御部２３，試験信号生成回路１１，受信制御部３３，ＤＬＬＰ（Data Link Layer Packet）チェッカ（ＤＣ）３１及びＶＣ（Virtual Channel）バッファ（ＶＢ）３２をそなえる。
【００２８】
なお、これらのインタフェース回路１０３を構成する各部の機能は、各プロセッサ１００のそれぞれがそなえる。ただし、図３に示す例においては、便宜上、プロセッサ１００−０に、クレジットカウンタ２１，ＴＬＰジェネレータ２４，再送バッファ２２，送信制御部２３及び試験信号生成回路１１を、又、プロセッサ１００−１に、受信制御部３３，ＤＬＬＰチェッカ３１及びＶＣバッファ３２を示す。
【００２９】
ＴＬＰジェネレータ２４は、パケットに対してフレームの先頭を表すＳＴＰ（Start TLP）を付加する。ＣＰＵコア１０１によって出力された第１テストパケット信号は、図示しない調停器を介して、このＴＬＰジェネレータ２４に入力される。
再送バッファ２２は、送出されるパケットを格納するバッファである。送信先のプロセッサ１００においてパケットの受信に失敗し、そのＶＣバッファ３２からNACK（Negative ACKnowledgement）が送信されると、この再送バッファ２２に格納されているパケットが再送される。
【００３０】
送信制御部２３は、送信するパケットに対して、ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）の付加やクロック（ＣＬＫ）の乗り換え等を行ない、物理層へ送出する処理を行なう。
受信制御部３３は、物理層で受信したパケットに対して、クロックの乗り換え等を行ない、データリンク層やトランザクション層での処理を可能にする。
【００３１】
ＤＬＬＰチェッカ３１は、受信制御部３３によって処理されたパケットについて、シーケンス番号（SEQ-NUM）をチェックして、送信元のプロセッサ１００に対して、受信できたパケットのシーケンス番号をACK（ACKnowledge）として送信する。又、ＤＬＬＰチェッカ３１は、パケットの受信に失敗した場合（ＣＲＣエラー等）には、受信に失敗した１つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ１００に送信する。
【００３２】
また、送信元のプロセッサ１００のクレジットフロー部１０４においては、他のプロセッサ１００のＶＣバッファ３２からNACKを受信すると、そのパケットの再送処理を実施する。
ＶＣバッファ３２は、受信したパケットを一旦格納するバッファである。このＶＣバッファ３２は、格納されたパケットが送出され、ＶＣバッファ３２の資源が解放された時点で、送信元のプロセッサ１００に対してＶＣバッファ３２の資源が解放された旨を通知するFC-Update（Flow Control-Update）を送信する。すなわち、ＶＣバッファ３２は、当該ＶＣバッファ３２に格納されたパケットが次工程に送出され、新たなパケットを受付可能な状態になると、FC-Updateをプロセッサ１００のクレジットフロー部１０４に送信する。
【００３３】
クレジットカウンタ（ＣＲＣＴ）２１は、送信したパケットのデータ数もしくはパケット数に応じてインクリメントされるカウンタであり、インクリメントされたカウント値（クレジット値）が格納されるバッファとして構成される。すなわち、クレジットカウンタ２１は、出力されるパケットが再送バッファ２２に格納される度に、予め規定された量だけカウント値（クレジット値）がインクリメントされる。
【００３４】
クレジットフロー部１０４においては、１以上のクレジットカウンタ２１がそなえられ、これらのクレジットカウンタ２１を用いてクレジットフロー制御が実現される。すなわち、クレジットカウンタ２１はクレジットフロー制御に用いられる。
また、クレジットカウンタ２１のカウント値は、受信側のプロセッサ１００等においてパケットが処理されるとデクリメントされる。そして、クレジットフロー制御においては、このクレジットカウンタ２１のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっている（BUSY）と判断され、パケットの送信を抑止する制御が行なわれる。
【００３５】
図３に示す例においては、ポートＰ０１においては、クレジットカウンタ２１として、再送バッファクレジットカウンタ（ＲＢ−ＣＲＣＴ）２１ａ，ＶＣバッファクレジットカウンタ（ＶＣＢ−ＣＲＣＴ）２１ｂ及びパケットクレジットカウンタ（Ｐ−ＣＲＣＴ）２１ｃをそなえている。又、ポートＰ０２においては、クレジットカウンタ２１として、再送バッファクレジットカウンタ２１ａ及びＶＣバッファクレジットカウンタ（ＶＣＢ−ＣＲＣＴ）２１ｂをそなえている。
【００３６】
再送バッファクレジットカウンタ２１ａは、他のプロセッサ１００のＤＬＬＰチェッカ３１に対応し、このＤＬＬＰチェック３１からACKが送信される度に、そのカウント値がデクリメントされる。
ＶＣバッファクレジットカウンタ２１ｂは、他のプロセッサ１００のＶＣバッファ３２に対応し、このＶＣバッファ３２からFC-Updateを受信すると、そのカウント値がデクリメントされる。
【００３７】
パケットクレジットカウンタ２１ｃは、クロスバー２００に対応し、このクロスバー２００からパケット転送完了の通知が送信される度に、そのカウント値がデクリメントされる。
なお、本実施形態においては、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃがそれぞれ４ビットのインクリメント信号によりインクリメント及びデクリメントされる。
【００３８】
試験信号生成回路１１は、第１テスト信号を補完する第２テスト信号を生成する。試験信号生成回路１１は、図１に示すように、第１テスト信号受信部１２，第２テスト信号出力部１３，テスト信号調停部１４，インクリメント信号生成部（インクリメント処理部）１５及び信号情報出力部１６をそなえる。
第１テスト信号受信部１２は、ＣＰＵコア１０１によって出力された第１テストパケット信号を受信する。
【００３９】
第２テスト信号出力部１３は、第２テストパケット信号（第２テスト信号）を出力する。この第２テストパケット信号は、第１テストパケット信号と同様のデータ長やデータ構成等をそなえる。すなわち、第２テストパケット信号は、例えば、所定のビット長（例えば、６４ビット）とデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。
【００４０】
第２テストパケット信号は、例えば、先頭、中間及び最終の３つの部分のパターン信号を有し、先頭部分と最終部分との間に１以上の中間部分のパターン信号が挿入されて送信される。これらの先頭，中間及び最終の各部分のパターン信号は、例えば、それぞれ８バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第２テストパケット信号のビット数が調整される。そして、第２テスト信号出力部１３において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。
【００４１】
なお、第２テスト信号出力部１３において、先頭部分と最終部分との間に挿入される中間部分の個数は、後述する信号P_JIR_OVLにより設定パラメータ（パケットサイズ）として設定される。
第２テスト信号出力部１３は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第２テストパケット信号として出力する。
【００４２】
また、これらのパターン信号の組み合わせによって作成される第２テストパケット信号としては、複数種類の第２テストパケット信号を用いてもよい。
例えば、第２テスト信号出力部１３は、格納されているパターン信号を取捨選択して２種類以上の第２テストパケット信号を生成し、これらの第２テストパケット信号として順次出力してもよい。又、第２テスト信号出力部１３は、格納されている複数種類のパターン信号の中から１種類の第２テストパケット信号を生成し、この第２テストパケット信号を繰り返し出力してもよい。
【００４３】
なお、複数種類の第２テストパケット信号の中からの第２テストパケット信号の選択手法としては、複数種類の第２テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。
なお、この第２テストパケット信号（パターン信号）としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
【００４４】
テスト信号調停部１４は、第１テストパケット信号が出力されていない状態で第２テストパケット信号を出力させる調停（制御）を行なう。このテスト信号調停部１４は、図１に示すように、第１抑止部１４１及び第２抑止部１４２をそなえる。
第２抑止部１４２は、第２テスト信号出力部１３が第２テストパケット信号を出力中は、第１テスト信号の出力を抑止する。例えば、第２抑止部１４２は、第１テストパケット信号の出力を制御するスイッチ回路２１１（図１参照）に対して抑止制御信号を出力することにより、第１テストパケット信号の試験信号生成回路１１の下流側における試験対象バス（試験対象部位）への出力を抑止する。すなわち、第２抑止部１４２は、第１テストパケット信号の、再送バッファ２２やクレジットカウンタ２１への入力を抑止する。
【００４５】
これにより、試験対象バスに第２テストパケット信号が出力されている状態で、ＣＰＵコア１０１から出力された第１テストパケット信号が到達した場合においても、この第１テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第１テストパケット信号と第２テストパケット信号とが同時に入力されることを防ぎ、これらの第１テストパケット信号と第２テストパケット信号との間で干渉等が生じることがない。
【００４６】
また、第２抑止部１４２（スイッチ回路２１１）により出力が抑止された第１テスト信号は、一時的に図示しないバッファに順番に格納される。そして、第２抑止部１４２による抑止状態が解除されると、このバッファに格納されていた第１テストパケット信号の出力が再開され、順次、再送バッファ２２やクレジットカウンタ２１へ入力される。
このように、テスト信号調停部１４は、第１テストパケット信号が入力されている間は第２テストパケット信号の出力を抑止し、第１テストパケット信号が入力されていない間（間隙）に、第２テストパケット信号を出力させる。
【００４７】
また、テスト信号調停部（判断部）１４は、ＣＰＵコア１０１によって出力された第１テストパケット信号を第１テストパケット受信部１２が受信しているかを確認し、第１テストパケット信号が入力されているか否かを判断する。具体的には、後述する信号P_PRIの確認を行なうことにより、第１テストパケット信号が入力されているか否かを確認する。
【００４８】
第１抑止部１４１は、第１テスト信号出力部２０が第１テストパケット信号を出力中は、第２テスト信号生成部１３による第２テスト信号の出力を抑止する。例えば、第１抑止部１４１は、第２テストパケット信号の出力を制御するスイッチ回路（図示省略）に対して抑止制御信号を出力することにより、第２テストパケット信号の出力を抑止する。
これにより、試験対象バスに第１テストパケット信号が出力されている状態で、第２テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第１テストパケット信号と第２テストパケット信号とが同時に入力されることを防ぎ、これらの第１テストパケット信号と第２テストパケット信号との間で干渉等が生じることがない。
【００４９】
また、第１抑止部１４１により出力が抑止された第２テスト信号は、破棄してもよく、又、一時的に図示しないバッファに順番に格納してもよい。
すなわち、テスト信号調停部１４は、第１テストパケット信号の間隙に第２テストパケット信号を挿入したテスト信号を生成する。
図４（ａ），（ｂ）は実施形態の一例としてのプロセッサ１００におけるテストパケット信号を例示するシーケンス図であり、試験対象のデータバスにおける試験信号生成回路１１の下流位置における第１テストパケット信号及び第２テストパケット信号を示す。図４（ａ）は第１テストパケット信号を例示するシーケンス図、図４（ｂ）は第２テストパケット信号を例示するシーケンス図である。
【００５０】
なお、これらの図４（ａ），（ｂ）において、符号Ａ〜Ｎはそれぞれパターン信号を表しており、第１テストパケット信号もしくは第２テストパケット信号をそれぞれ連続する３つ以上の符号Ａ〜Ｎの組合わせによって表している。なお、これらの図４（ａ），（ｂ）に示す例においては、第１テストパケット信号及び第２テストパケット信号を構成する各パターン信号における先頭，中間及び最終の各部分の区別を便宜上省略している。
【００５１】
例えば、図４（ａ）に置いて、４つの連続する符号BBBBは、第１テストパケット信号を表しており、この第１テストパケット信号BBBBは、１つの先頭パターン信号Bと１つの最終パターン信号Bと、２つのパターン信号Bとをそなえている。
この図４（ａ）に示す例においては、第１テストパケット信号として、それぞれ任意のデータサイズの第１テストパケット信号BBBB，CCCCC，DDDDD，FFF，KKKKKが断続的に出力されている。又、これらの第１テストパケット信号において、第１テストパケット信号BBBBの前や、第１テストパケット信号FFFの前後、第１テストパケット信号KKKKKの後において、先行もしくは後続する第１テストパケット信号との間に間隙が生じている。
【００５２】
テスト信号調停部１４は、図４（ａ）に示すような第１テストパケット信号に対して、図４（ｂ）に示すように、第１テストパケット信号が出力されていない時に、第２テストパケット信号を出力させる。
図４（ｂ）に示す例においては、第１テストパケット信号BBBBの前に第２テストパケット信号AAAAAを出力されている。又、第１テストパケット信号DDDDDと第１テストパケット信号FFFとの間に第２テストパケット信号EEEが出力されており、第１テストパケット信号FFFと第１テストパケット信号KKKKKとの間に第２テストパケット信号GGGGGGG，HHHHHHH，JJJが連続して出力されている。更に、第１テストパケット信号KKKKKの後に第２テストパケット信号LLLL，MMM，NNNNNNが出力されている。
【００５３】
インクリメント信号生成部（インクリメント処理部）１５は、第２テストパケット信号の出力に同期してインクリメント信号を生成し、この生成したインクリメント信号を各クレジットカウンタ２１に入力する。すなわち、インクリメント信号生成部１５は、第２テストパケット信号を出力する度に、クレジットカウンタ２１のカウント値をインクリメントする。
【００５４】
このインクリメント信号生成部１５によるクレジットカウンタ２１のインクリメントは、第１テストパケット信号によるクレジットカウンタ２１のインクリメントと同様に行なわれる。例えば、クレジットカウンタ２１のカウント値を１度にインクリメントする量は、第１テストパケット信号によるクレジットカウンタ２１のインクリメントと同量である。又、インクリメント信号生成部１５は、第１テストパケット信号によってインクリメントされるクレジットカウンタ２１と同じクレジットカウンタ２１をインクリメントする。つまり、インクリメント信号生成部１５は、第１テストパケット信号の送信時と同様に、第２テストパケット信号の送信時に、各クレジットカウンタ２１をインクリメントするインクリメント信号を生成する。
【００５５】
図３に示す例において、ポートＰ０１にそなえられた試験信号生成回路１１においては、インクリメント信号生成部１５は、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃに対してインクリメント信号を入力する。又、ポートＰ０２にそなえられた試験信号生成回路１１においては、インクリメント信号生成部１５は、再送バッファクレジットカウンタ２１ａ及びＶＣバッファクレジットカウンタ２１ｂに対してインクリメント信号を入力する。これらのインクリメント信号により、各クレジットカウンタ２１のカウント値はインクリメントされる。
【００５６】
また、各クレジットカウンタ２１のカウント値は、第２テストパケット信号についても、第１テストパケット信号と同様に、受信側のプロセッサ１００等においてパケットが処理されるとデクリメントされる。
すなわち、第２テストパケット信号に関して、クロスバー２００や他のプロセッサ１００において処理が行われると、クロスバー２００からのパケット転送完了の通知や、他のプロセッサ１００のＤＬＬＰチェッカ３１やＶＣバッファ３２からのACKや FC-Updateが送信される。そして、これらの応答信号に基づき、対応する再送バッファクレジットカウンタ２１ａやＶＣバッファクレジットカウンタ２１ｂ，パケットクレジットカウンタ２１ｃにおいて、各カウント値のデクリメントが行なわれる。
【００５７】
つまり、本プロセッサ１００においては、第２テストパケット信号においても第１テストパケット信号と同様にクレジットフロー制御が正しく実現される。
信号情報出力部１６は、第１テストパケット信号と第２テストパケット信号とのうち、出力されている信号を表す信号情報を出力する。この信号情報を参照することにより、再送バッファ２２に格納される信号が第１テストパケット信号であるか第２テストパケット信号であるかを確認することができる。本プロセッサシステム１においては、受信側のプロセッサ１００において、クレジットフロー制御部１０４を通過し、ＶＣバッファ３２の下流側において、調停が行なわれた段階で第２テストパケット信号を選択的に消去する。これにより、受信側のプロセッサ１００における実メモリ空間を意識することなく第２テストパケット信号を生成することができ、ＣＰＵコア１０１によって出力される第１テストパケット信号との共存を可能とする。
【００５８】
図５は試験信号生成回路１１の接続構成及び入出力信号を例示する図である。なお、この図５に示す例においては、第１テストパケット信号が４つの入力ポートＰ３１を介して入力される。又、バーチャルチャネル数（ＶＣ数）＝２であり、ＶＣ０用とＶＣ１との２種類のＶＣバッファクレジットカウンタ２１ｂがそなえられるとともに、ＶＣ０用とＶＣ１との２種類のパケットクレジットカウンタ２１ｃがそなえられている。
【００５９】
試験信号生成回路１１には、図５に示すように、信号P_PRI[3:0]，P_JIR_OVL[31:0]及びP_BUF_BUSYが入力される。
ＣＰＵコア１０１によって出力された第１テストパケット信号は入力ポートＰ３１を介して入力され、又、これらの第１テストパケット信号は４ビットの信号P_PRIとして試験信号生成回路１１に入力される。
【００６０】
なお、この信号P_PRIは、第１テストパケット信号の調停参加信号であり、これらのいずれかが１の場合には、第１テストパケット信号が入力されていることを判断することができる。すなわち、試験信号生成回路１１においては、テスト信号調停部１４は、この信号P_PRIの確認を行なうことにより、試験対象部位に第１テスト信号が入力されているか否かを判断する判断部として機能する。
【００６１】
そして、信号P_PRIのいずれかが１の場合に第２テストパケット信号の出力が抑止される。すなわち、この信号P_PRIにより、試験信号生成回路１１が第１抑止部１４１（テスト信号調停部１４）として機能する。
信号P_JIR_OVLは、第２テストパケット信号の設定パラメータを設定する、例えば図示しないＪＴＡＧ（Joint Test Architecture Group）制御回路からの３２ビットの制御信号である。例えば、この信号P_JIR_OVLにより、第２テストパケット信号送出起動Valid，第２テストパケット信号送出先のプロセッサ１００を表すプロセッサＩＤ，第２テストパケット信号の送出ＶＣを識別する識別ＩＤであるＶＣＩＤ（Virtual Channel Identification）及び第２テストパケット信号のパケットサイズが任意に設定される。この信号P_JIR_OVLは、図示しない入力ポートから入力される。
【００６２】
本プロセッサ１００においては、この信号P_JIR_OVLの設定値を変更することにより、第２テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第２テストパケット信号を容易に生成し、クレジットフロー部１０４に入力することができる。
信号P_BUF_BUSYは、クレジットカウンタ２１から出力されるバッファBUSY信号である。クレジットカウンタ２１（再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃ）がBUSYである場合に、例えば、P_BUF_BUSY=1が設定される。そして、いずれかのクレジットカウンタ２１がBUSYならば、試験信号生成回路１１は第２テストパケット信号を送出しない。
【００６３】
また、試験信号生成回路１１は、図５に示すように、P_OVL_TAG[3:0]，P_OVL_DATA[63:0]，P_OVL_VC0_INC[3:0]，P_OVL_VC1_INC[3:0]，P_OVL_VC0PKT_INC[3:0]，P_OVL_VC1PKT_INC[3:0]，P_OVL_RBUF_INC[3:0]及びP_OVL_BUSYを出力する。
信号P_OVL_TAGは、第２テストパケット信号識別子であり、例えば、４ビットである。この信号P_OVL_TAGは、例えば、“0001”で先頭8Byteにデータが含まれていることを表し、“1000”で最終8byteにデータが含まれていることを表す。又、“0100”で中間8byteのパケットデータを送出中であることを表す。そして、この信号P_OVL_TAGにより、試験信号生成回路１１が信号情報出力部１６として機能する。
【００６４】
信号P_OVL_DATAは、６４ビットの第２テストパケット信号である。信号P_OVL_VC0_INC，P_OVL_VC1_INCは、第２テストパケット信号の送出に伴うＶＣバッファクレジットカウンタ２１ｂのインクリメント信号であり、例えば、４ビットである。これらの信号P_OVL_VC0_INC，P_OVL_VC1_INCは、ＶＣバッファクレジットカウンタ２１ｂ（ＶＣ０，ＶＣ１）にそれぞれ入力される。
【００６５】
信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCは、第２テストパケット信号の送出に伴うパケットクレジットカウンタ２１ｃのインクリメント信号であり、例えば、４ビットである。これらの信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCは、パケットクレジットカウンタ２１ｃ（ＶＣ０，ＶＣ１）にそれぞれ入力される。
信号P_OVL_RBUF_INCは、第２テストパケット信号の送出に伴う再送バッファクレジットカウンタ２１ａのインクリメント信号であり、例えば、４ビットである。この信号P_OVL_RBUF_INCは、再送バッファクレジットカウンタ２１ａに入力される。
【００６６】
そして、これらの信号P_OVL_VC0_INC，P_OVL_VC1_INC，P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INC，P_OVL_RBUF_INCにより、試験信号生成回路１１がインクリメント信号生成部１５として機能する。
信号P_OVL_BUSYは、第１テストパケット信号の調停参加を抑止するものであり、これにより、試験信号生成回路１１が第２抑止部１４２（テスト信号調停部１４）として機能する。又、この信号P_OVL_BUSYは、第２テストパケット信号送出中に出力される。
【００６７】
上述の如く構成された、本実施形態の一例としてのプロセッサ１００の試験信号生成回路１１の負荷試験時における状態遷移を、図６に示す状態遷移図を参照しながら説明する。
図６に示す例においては、試験信号生成回路１１はアイドル状態と送信中状態との２つの状態の間を遷移することを示す。
【００６８】
（１）アイドル状態においては、試験信号生成回路１１は、第２テストパケット信号の送信を待機する。
（２）アイドル状態において、第１テストパケット信号を送信しておらず（P_PRI=0）、且つ、クレジットカウンタ２１がバッファBUSY状態ではなく（すなわち、P_BUF_BUSY＝0の状態である）、且つ、第２テストパケット信号送出起動Validが設定された状態である場合に、試験信号生成回路１１は、第２テストパケット信号送信中（送信中）状態へ移行する。
【００６９】
（３）送信中状態においては、試験信号生成回路１１は、第２テストパケット信号（P_OVL_TAG[3:0]，P_OVL_DATA[63:0]）をクレジットフロー部１０４に対して送出する。又、インクリメント信号生成部１５が、信号P_OVL_VC0_INC，P_OVL_VC1_INC，P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INC，P_OVL_RBUF_INCを出力することにより、各クレジットカウンタ２１をインクリメントする。更に、これらに伴い、第２抑止部１４２（テスト信号調停部１４）が、信号P_OVL_BUSYをスイッチ回路２１１に出力することにより、第１テストパケット信号のクレジットフロー部１０４への出力を抑止する。
【００７０】
（４）送信中状態において、第１テストパケット信号を受信（P_PRI[3:0]≠0）、クレジットカウンタ２１がバッファBUSY（P_BUF_BUSY＝1）の状態及び第２テストパケット信号起動Validが解除された状態、のいずれかに該当した場合に、試験信号生成回路１１は、アイドル状態へ移行する。
次に、本実施形態の一例としてのプロセッサ１００をそなえたプロセサシステム１におけるクレジットフロー制御手法を、図３を参照しながら説明する。なお、以下、プロセッサ１００−０からプロセッサ１００−１へのパケット送信にかかる負荷試験を行なう例について示す。
【００７１】
送信側のプロセッサ１００（１００−０）において、ＣＰＵコア１０１によって出力された第１テストパケット信号は、図示しない調停器を介してＴＬＰジェネレータ２４に入力される。ＴＬＰジェネレータ２４は、第１テストパケット信号に対して、ＳＴＰを付加する。その後、第１テストパケット信号のパケット長に応じて各種クレジットカウンタ２１をインクリメントする。
【００７２】
各種クレジットカウンタ２１のインクリメント後、第１テストパケット信号は再送バッファ２２にストアアンドフォワード（Store-and-Forward）され、送信制御部２３により、物理層へ送出するためCRCの付加やCLK乗換え等が行なわれる。その後、第１テストパケット信号は、ポートＰ０１やポートＰ０２から送出される。
また、第１テストパケット信号が出力されている間は、試験信号生成回路１１はアイドル状態となる。
【００７３】
そして、第１テストパケット信号が送信されておらず、且つ、クレジットカウンタ２１がバッファBUSYではなく、且つ、第２テストパケット信号送出起動Validが設定された場合、すなわち、第２テストパケット信号送信条件が整ったことが検知されると、試験信号生成回路１１はクレジットフロー部１０４に対して第２テストパケット信号の送信を開始する。これにより、第２テストパケット信号により第１テストパケット信号の補完を行なう。
【００７４】
第２テストパケット信号送出中には、インクリメント信号生成部１５が、インクリメント信号P_OVL_VC0_INC，P_OVL_VC1_INCをＶＣバッファクレジットカウンタ２１ｂ（ＶＣ０，ＶＣ１）に入力する。又、インクリメント信号生成部１５は、インクリメント信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCをパケットクレジットカウンタ２１ｃ（ＶＣ０，ＶＣ１）に入力する。更に、インクリメント信号生成部１５は、インクリメント信号P_OVL_RBUF_INCを再送バッファクレジットカウンタ２１ａに入力する。これらのインクリメント信号により、各クレジットカウンタ２１のカウント値がインクリメントされる。
【００７５】
これらのインクリメント信号により、第２テストパケット信号がクレジットフロー部１０４から送信される場合も第１テストパケット信号と同様に、各クレジットカウンタ２１がインクリメントされる。
なお、第２テストパケット信号の出力中は、第１テストパケット信号との重複や干渉を防止するために、第２抑止部１４２（テスト信号調停部１４）が、スイッチ回路２１１に信号P_OVL_BUSYを入力することにより、第１テストパケット信号のクレジットフロー部１０４への入力を抑止する。
【００７６】
このように、プロセッサ１００の負荷試験時において、第１テストパケット信号がクレジットフロー部１０４に入力されていない状態においては、試験信号生成回路１１が第２テストパケット信号をクレジットフロー部１０４に入力することにより、テストパケット信号の補完を行なう。
この第２テストパケット信号も、第１テストパケット信号と同様に、再送バッファ２２にストアアンドフォワードされ、送信制御部２３により、物理層へ送出するためCRCの付加や異なる周波数のCLK信号間の乗換え等が行なわれる。その後、第２テストパケット信号は、ポートＰ０１やポートＰ０２から送出される。
【００７７】
なお、以下、第１テストパケット信号及び第２テストパケット信号を、単にテストパケット信号という場合がある。
受信側のプロセッサ１００（１００−１）においては、受信制御部３３が、テストパケット信号に対して異なる周波数のCLK信号間の乗換え等を行なう。その後、ＤＬＬＰチェッカ３１が、受信したテストパケット信号のシーケンス番号をチェックして、送信元のプロセッサ１００に対して、受信できたパケットのシーケンス番号をACKとして送信する
また、パケットの受信に失敗した場合（ＣＲＣエラー等）には、ＤＬＬＰチェッカ３１は、受信に失敗した１つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ１００に送信する。
【００７８】
送信元のプロセッサ１００−０のクレジットフロー部１０４においては、他のプロセッサ１００のＶＣバッファ３２からNACKを受信すると、そのパケットの再送処理を実施する。
そして、プロセッサ１００の負荷試験時において、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃのいずれかにおいてBUSY状態が検出されると、例えば、その旨の通知や、エラーログの記録、パケット送信の抑止等の処理が行なわれる。
【００７９】
次に、実施形態の一例としてのプロセッサ１００における負荷試験時の処理を、図７に示すフローチャート（ステップＳ１０〜Ｓ９０）に従って説明する。
例えば、キーボード等の図示しない入力装置から負荷試験を実行する旨の入力が行なわれると、本プロセッサ１００において負荷試験が開始される。
ＣＰＵコア１０１は、テスト信号出力プログラムを実行して、第１テストパケット信号を出力する（ステップＳ１０）。
【００８０】
また、試験信号生成回路１１において、第２テスト信号出力部１３が、第２テストパケット信号の出力を開始する（ステップＳ２０）。第２テスト信号出力部１３は、入力ポートから入力される信号P_JIR_OVLの設定値に基づいて、第２テストパケット信号のパケットサイズ（サイクル）等を決定し、その決定に応じた第２テストパケット信号を生成する。
【００８１】
テスト信号調停部（判断部）１４は、信号P_PRIを確認することにより、試験対象のバスに第１テストパケット信号が流れているか否かを判断する（ステップＳ３０）。対象のバスに第１テストパケット信号が流れていない場合には（ステップＳ３０のＮＯルート参照）、第２抑止部１４２が試験対象バスへの第１テストパケット信号の出力を抑止する（ステップＳ４０）。
【００８２】
その後、試験信号生成回路１１は、第２テストパケット信号の出力を行なう。試験信号生成回路１１は、先ず、信号P_OVL_TAG[3:0]=0001で表される第２テストパケット信号の先頭の８バイト部分のパターン信号を出力する（ステップＳ５０）。
次に、試験信号生成回路１１は、信号P_OVL_TAG[3:0]=0100で表される第２テストパケット信号の中間の８バイト部分のパターン信号を出力する（ステップＳ６０）。又、この第２テストパケット信号の中間の８バイト部分は、ステップＳ２０において決定されたパケットサイズに対応する数だけ連続して送信される。
【００８３】
そして、試験信号生成回路１１は、信号P_OVL_TAG[3:0]=1000で表される第２テストパケット信号の最終の８バイト部分のパターン信号を出力する（ステップＳ７０）。すなわち、これらのステップＳ５０〜Ｓ７０により、第２テストパケット信号が出力される。
なお、対象のバスに第１テストパケット信号が流れている場合には（ステップＳ３０のＹＥＳルート参照）、対象のバスに第１テストパケット信号が流れていない状態になるまで、ステップＳ３０を繰り返し行なう。
【００８４】
その後、テスト信号調停部１４は、信号P_PRIを確認することにより、試験対象のバスに第１テストパケット信号が流れているかを判断し（ステップＳ８０）、対象のバスに第１テストパケット信号が流れていない場合には（ステップＳ８０のＮＯルート参照）、ステップＳ５０に戻り、第２テストパケット信号の出力を繰り返し行なう。
また、対象のバスに第１テストパケット信号が流れている場合には（ステップＳ８０のＹＥＳルート参照）、第２抑止部１４２は、試験対象バスへの第１テストパケット信号の出力抑止を解除して（ステップＳ９０）、ステップＳ３０に戻る。
【００８５】
このように、実施形態の一例としてのプロセッサ１００によれば、第１テストパケット信号を補完する第２テストパケット信号を生成し、クレジットフロー部１０４に入力することにより、負荷試験を効率的に実施することができる。すなわち、負荷試験において、ＣＰＵコア１０１によって出力される第１テストパケット信号による負荷が不充分である場合であっても、試験信号生成回路１１が第２テストパケット信号を生成することにより、クレジットフロー部１０４に対して充分な負荷をかけることができる。
【００８６】
そして、この際、インクリメント信号生成部１５が、第２テストパケット信号に同期して各クレジットカウンタ２１のカウント値をインクリメントすることにより、第２テストパケット信号についても正しくクレジットフロー制御を実現することができる。
また、試験信号生成回路１１において、信号P_JIR_OVLの設定値を変更することにより、第２テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第２テストパケット信号を容易に生成し、クレジットフロー部１０４に入力することができる。
【００８７】
さらに、受信側のプロセッサ１００において、クレジットフロー部１０４を通過した時点で第２テストパケット信号を消去する。これにより実メモリ空間を意識せずに第２テストパケット信号を発行できるため、ソフトウェアの第１テストパケット信号を出力するテストプログラムとの共存が可能となる。このように、ソフトウェアとの共存を図ることにより負荷試験時において、通信量・パターンを増加させることができ、試験のカバー率の増加・試験工程の短縮が見込まれる。
【００８８】
また、本試験信号生成回路１１による第２テストパケット信号を用いた負荷試験を、製造段階だけでなくシステムパワーオンの度に実行してもよい。これによりパケット信号の伝送路の初期不良や劣化故障等を早期に検出することが可能となる。
すなわち、プロセッサシステム１におけるルーター部のルーティングやクレジットフロー部１０４の検証を実現することができる。
【００８９】
そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態においては、第１テストパケット信号の入力ポート数を４、ＶＣ数=２としているが、これに限定されるものではない。すなわち、第１テストパケット信号の入力ポート数やＶＣ数の増加にも少ない修正量で対応可能である。
【００９０】
また、上述した実施形態においては、ＣＰＵコア１０１によって出力された第１テストパケット信号と、試験信号生成回路１１によって生成する第２テストパケット信号とによる負荷試験を実施する例について示しているが、これに限定されるものではない。すなわち、試験信号生成回路１１によって生成する第２テストパケット信号によってのみ負荷試験を行なってもよい。これにより、負荷試験をＣＰＵコア１０１を用いることなく実行することができるので、ＣＰＵコア１０１を他の用途に用いることができ利便性が高い。
【００９１】
そして、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、
試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第１テスト信号が試験対象部位に入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。
【００９２】
（付記２） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記１記載の処理装置。
（付記３） 前記テスト信号調停部が、
前記第１テスト信号出力部が前記試験対象部位に前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、付記２記載の処理装置。
【００９３】
（付記４） 前記第１テスト信号及び前記第２テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、付記１〜３のいずれか１項に記載の処理装置。
（付記５） 試験開始指示に応じて第１テスト信号出力部から連続して出力される第１テスト信号を受信する第１テスト信号受信部と、
前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前記カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。
【００９４】
（付記６） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記５記載の試験信号生成装置。
（付記７） 前記テスト信号調停部が、
前記第１テスト信号出力部が前記試験対象部位に前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、付記６記載の試験信号生成装置。
【００９５】
（付記９） 試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信し、
試験対象部位に前記第１テスト信号が入力されているか否かを判断し、
前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力しと、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントすることを特徴とする、試験信号生成方法。
【００９６】
（付記１０） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させることを特徴とする、付記９記載の試験信号生成方法。
（付記１１） 前記調停を行なう際、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する一方、前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止することを特徴とする、付記１０記載の試験信号生成方法。
【符号の説明】
【００９７】
１ プロセッサシステム
１０ 試験信号生成部
１１ 試験信号生成回路
１２ 第１テスト信号受信部
１３ 第２テスト信号出力部
１４ テスト信号調停部（判断部）
１５ インクリメント信号生成部（インクリメント処理部）
１６ 信号情報出力部
２０ 第１テスト信号出力部
２１ クレジットカウンタ
２１ａ 再送バッファクレジットカウンタ
２１ｂ ＶＣバッファクレジットカウンタ
２１ｃ パケットクレジットカウンタ
２２ 再送バッファ
２３ 送信制御部
２４ ＴＬＰジェネレータ
３１ ＤＬＬＰチェッカ
３２ ＶＣバッファ
３３ 受信制御部
１００，１００−１〜１００−２ プロセッサ
１０１ ＣＰＵコア
１０２ キャッシュ
１０３ インタフェース回路
１０４ クレジットフロー部
１４１ 第１抑止部
１４２ 第２抑止部
２１１ スイッチ回路
Ｐ０１，Ｐ０２ ポート
【技術分野】
【０００１】
本件は、処理装置，試験信号生成装置及び試験信号生成方法に関する。
【背景技術】
【０００２】
近年、情報処理装置における通信速度は高速化の一途をたどっており、通信品質の劣化はシステム全体の処理能力の劣化の一因となる。情報処理装置内において伝送エラーを引き起こす要因は様々であるが、例えば、パケットの通信パターンや通信タイミングも伝送エラーの要因となりうる。
情報処理装置における通信品質の向上に寄与する試験の手法の一つとして、システムを過負荷状態にすることにより動作の安定性等を確認する負荷試験が知られている。
【０００３】
負荷試験は、例えば情報処理装置の製造時において、負荷試験プログラムを実行することによって行なわれ、これにより情報処理装置における伝送経路の品質が確認される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９４０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の如き従来の負荷試験方法においては、例えば、情報処理装置のインタフェースチップのような、パケットが送受信される経路であるパケットフローの下流側に位置するデバイスまでには充分な負荷をかけることができないおそれがある。
本件の目的の一つは、負荷試験を行なうに際して、試験対象に対して効率的に負荷をかけることができるようにすることである。
【０００６】
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。
【課題を解決するための手段】
【０００７】
このため、開示の処理装置は、フロー制御に用いるカウント値を計数するカウンタと、試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、前記判断部により前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、前記第２テスト信号の出力に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部とをそなえる。
【０００８】
また、開示の試験信号生成装置は、試験開始指示に応じて第１テスト信号出力部から連続して出力された第１テスト信号を受信する第１テスト信号受信部と、前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、前記第２テスト信号に同期して、フロー制御に用いるクレジットカウンタに対して出力されるインクリメント信号を生成するインクリメント信号生成部とをそなえる。
【０００９】
さらに、開示の試験信号生成方法は、試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信するステップと、試験対象部位に前記第１テスト信号が入力されているか否かを判断するステップと、前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力するステップと、前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえる。
【発明の効果】
【００１０】
開示の技術によれば、負荷試験を効率的に実施することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の一例としてのプロセッサにそなえられる試験信号生成回路の機能構成を模式的に示す図である。
【図２】実施形態の一例としてのプロセッサのハードウェア構成を模式的に示す図である。
【図３】実施形態の一例としてのプロセッサをそなえたプロセッサシステムにおけるクレジットフロー部の機能構成を説明するための図である。
【図４】（ａ），（ｂ）は実施形態の一例としてのプロセッサにおけるテストパケット信号を例示するシーケンス図である。
【図５】実施形態の一例としてのプロセッサの試験信号生成回路の接続構成及び入出力信号を例示する図である。
【図６】本実施形態の一例としてのプロセッサの試験信号生成回路の負荷試験時における状態遷移図である。
【図７】実施形態の一例としてのプロセッサにおける負荷試験時の処理を説明するフローチャートである。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本処理装置、試験信号生成装置及び試験信号生成方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
図１は実施形態の一例としてのプロセッサにそなえられる試験信号生成回路（試験信号生成装置）の機能構成を模式的に示す図、図２はそのプロセッサのハードウェア構成を模式的に示す図である。又、図３は実施形態の一例としてのプロセッサ１００をそなえたプロセッサシステム１におけるクレジットフロー部１０４の機能構成を説明するための図である。
ここで、クレジットフロー部１０４は、クレジット制御により、パケットの制御を行なう制御部である。そして、クレジット制御とは、クレジット値を用いて行なうパケットの制御をいう。さらに、クレジット値とは、連続してVC（Virtual Channel）上に送信可能なATM（Asynchronous Transfer Mode：非同期転送モード）セル数を規定するための値である。
【００１３】
クレジット制御においては、受信側のパケットの処理状態に応じてパケットの送信を制御する。すなわち、後述の如く、クレジット値を格納するクレジットカウンタ２１を用いて、パケット送信時にクレジットカウンタ２１のクレジット値をインクリメントし、受信側においてパケットの処理が完了すると、そのクレジット値をデクリメントする。そして、クレジットカウンタ２１のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっていると判断し、パケットの送信を抑止する。
【００１４】
本実施形態の一例としてのプロセッサ１００は、図示しないメモリ等の記憶装置に格納されたプログラム（タスク，ジョブ）を実行することにより、種々の演算や制御を行ない、種々の機能を実現する。このプロセッサ１００は、例えば、情報処理装置や制御機器にそなえられる。又、プロセッサ１００は、情報処理装置や制御機器において、そのマザーボード（図示省略）に搭載される。
【００１５】
プロセッサ１００は、図２に示すように、ＣＰＵコア１０１，キャッシュ１０２及びインタフェース回路１０３をそなえる。
ＣＰＵコア１０１は、種々の演算や制御を行なうプロセッサコアである。キャッシュ１０２は、ＣＰＵコア１０１において用いられるデータ等を一時的に格納する記憶装置である。
【００１６】
なお、図２に示す例においては、便宜上、１つのＣＰＵコア１０１やキャッシュ１０２を示しているが、これに限定されるものでなく、２以上のＣＰＵコア１０１やキャッシュ１０２をそなえてもよい。
インタフェース回路１０３は、プロセッサ１００と外部との間でのデータの授受を行なう。すなわち、プロセッサ１００はこのインタフェース回路１０３を介して外部と接続される。例えば、プロセッサ１００は、他のプロセッサ１００と直接もしくはクロスバー２００を介して通信を行なう。
【００１７】
後述する図３に示す例においては、プロセッサシステム１において、３つ以上のプロセッサ１００（プロセッサ１００−０，１００−１，１００−２）が直接もしくはクロスバー（ＸＢ）２００を介して相互に接続されている。
すなわち、プロセッサ１００−０はポートＰ０１からクロスバー２００を介してプロセッサ１００−１に接続されている。又、ポートＰ０２にはプロセッサ１００−２を介してプロセッサ１００−１が接続されている。
【００１８】
また、クロスバー２００には、更に、図示しない１以上のプロセッサ１００が接続されている。
なお、図３中においては、便宜上、ポートＰ０１，Ｐ０２の２つのポートを示しているが、これに限定されるものではなく、１つもしくは３つ以上のポートをそなえ、それぞれ、直接もしくはクロスバー２００を介して、他のプロセッサ１００等と接続されてもよい。
【００１９】
また、図３中においては、プロセッサシステム１に３つのプロセッサ１００−０〜１００−２が部分的に示されているが、これに限定されるものではなく、２つ以下もしくは４つ以上のプロセッサ１００をそなえてもよい。
以下、プロセッサを示す符号としては、複数のプロセッサのうち１つを特定する必要があるときには符号１００−０〜１００−２を用いるが、任意のプロセッサを指すときには符号１００を用いる。
【００２０】
また、本プロセッサ１００においては、ＣＰＵコア１０１においてテスト信号出力プログラムを実行することにより、第１テストパケット信号（第１テスト信号）が出力される。すなわち、ＣＰＵコア１０１がテスト信号出力プログラムにより第１テストパケット信号を出力する第１テスト信号出力部２０（図１参照）として機能する。そして、このテスト信号出力プログラムは、本プロセッサシステム１の負荷試験開始時に実行され、負荷試験実行中は第１テストパケット信号を出力し続ける。又、負荷試験は、例えば、図示しないキーボード等の入力装置から入力される試験開始指示に基づいて開始される。
【００２１】
この出力された第１テストパケット信号は、プロセッサ１００におけるＣＰＵコア１０１を上流とするパケットフロー（データバス等）を通過し、その下流側に位置するインタフェース回路１０３に到達する。そして、第１テストパケット信号は、更に、インタフェース回路１０３から、プロセッサ１００の外部の、他のプロセッサ１００やクロスバー２００に出力される。
【００２２】
本実施形態においては、ＣＰＵコア１０１を上流とするパケットフローにおいて、この下流側に位置するインタフェース回路１０３の各部を主な試験対象部位とする負荷試験を行なう例について説明する。
第１テストパケット信号は、例えば、所定のビット長（例えば、６４ビット）とデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。
【００２３】
第１テストパケット信号は、例えば、先頭、中間及び最終の３つの部分のパターン信号を有し、先頭部分と最終部分との間に１以上の中間部分のパターン信号が挿入されて送信される。これらの先頭，中間及び最終の各部分のパターン信号は、例えば、それぞれ８バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第１テストパケット信号のビット数が調整される。そして、第１テスト信号出力部１２において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。
【００２４】
ＣＰＵコア１０１は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第１テストパケット信号として出力する。
また、これらのパターン信号の組み合わせによって作成される第１テストパケット信号としては、複数種類の第１テストパケット信号を用いてもよい。
例えば、ＣＰＵコア１０１は、格納されているパターン信号を取捨選択して２種類以上の第１テストパケット信号を生成し、これらの第１テストパケット信号として順次出力してもよい。又、ＣＰＵコア１０１は、格納されている複数種類のパターン信号の中から１種類の第１テストパケット信号を生成し、この第１テストパケット信号を繰り返し出力してもよい。
【００２５】
なお、複数種類の第１テストパケット信号の中からの第１テストパケット信号の選択手法としては、複数種類の第１テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。
なお、この第１テストパケット信号（パターン信号）としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
【００２６】
そして、この出力された第１テストパケット信号は、各インタフェースから送出され、図示しない調停器を介してインタフェース回路１０３に入力され、クレジットフロー部１０４を介して、プロセッサ１００の外部に出力される。又、ＣＰＵコア１０１によって出力された第１テストパケット信号は、インタフェース回路１０３に到達するまでのパケットフローの通過過程において種々の理由により遅延する場合がある。これにより、パケットフローの下流側に位置するインタフェース回路１０３には、第１テストパケット信号が断続的に到達し、連続する第１テストパケット信号の間に時間的な間隙が生じる場合がある。
【００２７】
インタフェース回路１０３は、例えば、データを複数のパケットに分割して送受信する。又、このインタフェース回路１０３はクレジットフロー部１０４をそなえる。クレジットフロー部１０４は、受信側における受信データ（パケット）の処理状態に基づいて、送信するパケットを制御するクレジットフロー制御を行なう。
クレジットフロー部１０４は、図３に示すように、クレジットカウンタ２１，ＴＬＰ（Transaction Layer Packet）ジェネレータ（ＴＬＰＧＥＮ）２４，再送バッファ（ＲＢＵＦ）２２，送信制御部２３，試験信号生成回路１１，受信制御部３３，ＤＬＬＰ（Data Link Layer Packet）チェッカ（ＤＣ）３１及びＶＣ（Virtual Channel）バッファ（ＶＢ）３２をそなえる。
【００２８】
なお、これらのインタフェース回路１０３を構成する各部の機能は、各プロセッサ１００のそれぞれがそなえる。ただし、図３に示す例においては、便宜上、プロセッサ１００−０に、クレジットカウンタ２１，ＴＬＰジェネレータ２４，再送バッファ２２，送信制御部２３及び試験信号生成回路１１を、又、プロセッサ１００−１に、受信制御部３３，ＤＬＬＰチェッカ３１及びＶＣバッファ３２を示す。
【００２９】
ＴＬＰジェネレータ２４は、パケットに対してフレームの先頭を表すＳＴＰ（Start TLP）を付加する。ＣＰＵコア１０１によって出力された第１テストパケット信号は、図示しない調停器を介して、このＴＬＰジェネレータ２４に入力される。
再送バッファ２２は、送出されるパケットを格納するバッファである。送信先のプロセッサ１００においてパケットの受信に失敗し、そのＶＣバッファ３２からNACK（Negative ACKnowledgement）が送信されると、この再送バッファ２２に格納されているパケットが再送される。
【００３０】
送信制御部２３は、送信するパケットに対して、ＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）の付加やクロック（ＣＬＫ）の乗り換え等を行ない、物理層へ送出する処理を行なう。
受信制御部３３は、物理層で受信したパケットに対して、クロックの乗り換え等を行ない、データリンク層やトランザクション層での処理を可能にする。
【００３１】
ＤＬＬＰチェッカ３１は、受信制御部３３によって処理されたパケットについて、シーケンス番号（SEQ-NUM）をチェックして、送信元のプロセッサ１００に対して、受信できたパケットのシーケンス番号をACK（ACKnowledge）として送信する。又、ＤＬＬＰチェッカ３１は、パケットの受信に失敗した場合（ＣＲＣエラー等）には、受信に失敗した１つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ１００に送信する。
【００３２】
また、送信元のプロセッサ１００のクレジットフロー部１０４においては、他のプロセッサ１００のＶＣバッファ３２からNACKを受信すると、そのパケットの再送処理を実施する。
ＶＣバッファ３２は、受信したパケットを一旦格納するバッファである。このＶＣバッファ３２は、格納されたパケットが送出され、ＶＣバッファ３２の資源が解放された時点で、送信元のプロセッサ１００に対してＶＣバッファ３２の資源が解放された旨を通知するFC-Update（Flow Control-Update）を送信する。すなわち、ＶＣバッファ３２は、当該ＶＣバッファ３２に格納されたパケットが次工程に送出され、新たなパケットを受付可能な状態になると、FC-Updateをプロセッサ１００のクレジットフロー部１０４に送信する。
【００３３】
クレジットカウンタ（ＣＲＣＴ）２１は、送信したパケットのデータ数もしくはパケット数に応じてインクリメントされるカウンタであり、インクリメントされたカウント値（クレジット値）が格納されるバッファとして構成される。すなわち、クレジットカウンタ２１は、出力されるパケットが再送バッファ２２に格納される度に、予め規定された量だけカウント値（クレジット値）がインクリメントされる。
【００３４】
クレジットフロー部１０４においては、１以上のクレジットカウンタ２１がそなえられ、これらのクレジットカウンタ２１を用いてクレジットフロー制御が実現される。すなわち、クレジットカウンタ２１はクレジットフロー制御に用いられる。
また、クレジットカウンタ２１のカウント値は、受信側のプロセッサ１００等においてパケットが処理されるとデクリメントされる。そして、クレジットフロー制御においては、このクレジットカウンタ２１のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっている（BUSY）と判断され、パケットの送信を抑止する制御が行なわれる。
【００３５】
図３に示す例においては、ポートＰ０１においては、クレジットカウンタ２１として、再送バッファクレジットカウンタ（ＲＢ−ＣＲＣＴ）２１ａ，ＶＣバッファクレジットカウンタ（ＶＣＢ−ＣＲＣＴ）２１ｂ及びパケットクレジットカウンタ（Ｐ−ＣＲＣＴ）２１ｃをそなえている。又、ポートＰ０２においては、クレジットカウンタ２１として、再送バッファクレジットカウンタ２１ａ及びＶＣバッファクレジットカウンタ（ＶＣＢ−ＣＲＣＴ）２１ｂをそなえている。
【００３６】
再送バッファクレジットカウンタ２１ａは、他のプロセッサ１００のＤＬＬＰチェッカ３１に対応し、このＤＬＬＰチェック３１からACKが送信される度に、そのカウント値がデクリメントされる。
ＶＣバッファクレジットカウンタ２１ｂは、他のプロセッサ１００のＶＣバッファ３２に対応し、このＶＣバッファ３２からFC-Updateを受信すると、そのカウント値がデクリメントされる。
【００３７】
パケットクレジットカウンタ２１ｃは、クロスバー２００に対応し、このクロスバー２００からパケット転送完了の通知が送信される度に、そのカウント値がデクリメントされる。
なお、本実施形態においては、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃがそれぞれ４ビットのインクリメント信号によりインクリメント及びデクリメントされる。
【００３８】
試験信号生成回路１１は、第１テスト信号を補完する第２テスト信号を生成する。試験信号生成回路１１は、図１に示すように、第１テスト信号受信部１２，第２テスト信号出力部１３，テスト信号調停部１４，インクリメント信号生成部（インクリメント処理部）１５及び信号情報出力部１６をそなえる。
第１テスト信号受信部１２は、ＣＰＵコア１０１によって出力された第１テストパケット信号を受信する。
【００３９】
第２テスト信号出力部１３は、第２テストパケット信号（第２テスト信号）を出力する。この第２テストパケット信号は、第１テストパケット信号と同様のデータ長やデータ構成等をそなえる。すなわち、第２テストパケット信号は、例えば、所定のビット長（例えば、６４ビット）とデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。
【００４０】
第２テストパケット信号は、例えば、先頭、中間及び最終の３つの部分のパターン信号を有し、先頭部分と最終部分との間に１以上の中間部分のパターン信号が挿入されて送信される。これらの先頭，中間及び最終の各部分のパターン信号は、例えば、それぞれ８バイトのデータであり、先頭部分と最終部分との間に挿入される中間部分の個数により、第２テストパケット信号のビット数が調整される。そして、第２テスト信号出力部１３において、先頭部分と最終部分との間に挿入される中間部分の個数は、適宜変更して実施することができる。
【００４１】
なお、第２テスト信号出力部１３において、先頭部分と最終部分との間に挿入される中間部分の個数は、後述する信号P_JIR_OVLにより設定パラメータ（パケットサイズ）として設定される。
第２テスト信号出力部１３は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第２テストパケット信号として出力する。
【００４２】
また、これらのパターン信号の組み合わせによって作成される第２テストパケット信号としては、複数種類の第２テストパケット信号を用いてもよい。
例えば、第２テスト信号出力部１３は、格納されているパターン信号を取捨選択して２種類以上の第２テストパケット信号を生成し、これらの第２テストパケット信号として順次出力してもよい。又、第２テスト信号出力部１３は、格納されている複数種類のパターン信号の中から１種類の第２テストパケット信号を生成し、この第２テストパケット信号を繰り返し出力してもよい。
【００４３】
なお、複数種類の第２テストパケット信号の中からの第２テストパケット信号の選択手法としては、複数種類の第２テストパケット信号の中からランダムに選択してもよく、又、所定の順序で選択しても良い。
なお、この第２テストパケット信号（パターン信号）としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
【００４４】
テスト信号調停部１４は、第１テストパケット信号が出力されていない状態で第２テストパケット信号を出力させる調停（制御）を行なう。このテスト信号調停部１４は、図１に示すように、第１抑止部１４１及び第２抑止部１４２をそなえる。
第２抑止部１４２は、第２テスト信号出力部１３が第２テストパケット信号を出力中は、第１テスト信号の出力を抑止する。例えば、第２抑止部１４２は、第１テストパケット信号の出力を制御するスイッチ回路２１１（図１参照）に対して抑止制御信号を出力することにより、第１テストパケット信号の試験信号生成回路１１の下流側における試験対象バス（試験対象部位）への出力を抑止する。すなわち、第２抑止部１４２は、第１テストパケット信号の、再送バッファ２２やクレジットカウンタ２１への入力を抑止する。
【００４５】
これにより、試験対象バスに第２テストパケット信号が出力されている状態で、ＣＰＵコア１０１から出力された第１テストパケット信号が到達した場合においても、この第１テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第１テストパケット信号と第２テストパケット信号とが同時に入力されることを防ぎ、これらの第１テストパケット信号と第２テストパケット信号との間で干渉等が生じることがない。
【００４６】
また、第２抑止部１４２（スイッチ回路２１１）により出力が抑止された第１テスト信号は、一時的に図示しないバッファに順番に格納される。そして、第２抑止部１４２による抑止状態が解除されると、このバッファに格納されていた第１テストパケット信号の出力が再開され、順次、再送バッファ２２やクレジットカウンタ２１へ入力される。
このように、テスト信号調停部１４は、第１テストパケット信号が入力されている間は第２テストパケット信号の出力を抑止し、第１テストパケット信号が入力されていない間（間隙）に、第２テストパケット信号を出力させる。
【００４７】
また、テスト信号調停部（判断部）１４は、ＣＰＵコア１０１によって出力された第１テストパケット信号を第１テストパケット受信部１２が受信しているかを確認し、第１テストパケット信号が入力されているか否かを判断する。具体的には、後述する信号P_PRIの確認を行なうことにより、第１テストパケット信号が入力されているか否かを確認する。
【００４８】
第１抑止部１４１は、第１テスト信号出力部２０が第１テストパケット信号を出力中は、第２テスト信号生成部１３による第２テスト信号の出力を抑止する。例えば、第１抑止部１４１は、第２テストパケット信号の出力を制御するスイッチ回路（図示省略）に対して抑止制御信号を出力することにより、第２テストパケット信号の出力を抑止する。
これにより、試験対象バスに第１テストパケット信号が出力されている状態で、第２テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第１テストパケット信号と第２テストパケット信号とが同時に入力されることを防ぎ、これらの第１テストパケット信号と第２テストパケット信号との間で干渉等が生じることがない。
【００４９】
また、第１抑止部１４１により出力が抑止された第２テスト信号は、破棄してもよく、又、一時的に図示しないバッファに順番に格納してもよい。
すなわち、テスト信号調停部１４は、第１テストパケット信号の間隙に第２テストパケット信号を挿入したテスト信号を生成する。
図４（ａ），（ｂ）は実施形態の一例としてのプロセッサ１００におけるテストパケット信号を例示するシーケンス図であり、試験対象のデータバスにおける試験信号生成回路１１の下流位置における第１テストパケット信号及び第２テストパケット信号を示す。図４（ａ）は第１テストパケット信号を例示するシーケンス図、図４（ｂ）は第２テストパケット信号を例示するシーケンス図である。
【００５０】
なお、これらの図４（ａ），（ｂ）において、符号Ａ〜Ｎはそれぞれパターン信号を表しており、第１テストパケット信号もしくは第２テストパケット信号をそれぞれ連続する３つ以上の符号Ａ〜Ｎの組合わせによって表している。なお、これらの図４（ａ），（ｂ）に示す例においては、第１テストパケット信号及び第２テストパケット信号を構成する各パターン信号における先頭，中間及び最終の各部分の区別を便宜上省略している。
【００５１】
例えば、図４（ａ）に置いて、４つの連続する符号BBBBは、第１テストパケット信号を表しており、この第１テストパケット信号BBBBは、１つの先頭パターン信号Bと１つの最終パターン信号Bと、２つのパターン信号Bとをそなえている。
この図４（ａ）に示す例においては、第１テストパケット信号として、それぞれ任意のデータサイズの第１テストパケット信号BBBB，CCCCC，DDDDD，FFF，KKKKKが断続的に出力されている。又、これらの第１テストパケット信号において、第１テストパケット信号BBBBの前や、第１テストパケット信号FFFの前後、第１テストパケット信号KKKKKの後において、先行もしくは後続する第１テストパケット信号との間に間隙が生じている。
【００５２】
テスト信号調停部１４は、図４（ａ）に示すような第１テストパケット信号に対して、図４（ｂ）に示すように、第１テストパケット信号が出力されていない時に、第２テストパケット信号を出力させる。
図４（ｂ）に示す例においては、第１テストパケット信号BBBBの前に第２テストパケット信号AAAAAを出力されている。又、第１テストパケット信号DDDDDと第１テストパケット信号FFFとの間に第２テストパケット信号EEEが出力されており、第１テストパケット信号FFFと第１テストパケット信号KKKKKとの間に第２テストパケット信号GGGGGGG，HHHHHHH，JJJが連続して出力されている。更に、第１テストパケット信号KKKKKの後に第２テストパケット信号LLLL，MMM，NNNNNNが出力されている。
【００５３】
インクリメント信号生成部（インクリメント処理部）１５は、第２テストパケット信号の出力に同期してインクリメント信号を生成し、この生成したインクリメント信号を各クレジットカウンタ２１に入力する。すなわち、インクリメント信号生成部１５は、第２テストパケット信号を出力する度に、クレジットカウンタ２１のカウント値をインクリメントする。
【００５４】
このインクリメント信号生成部１５によるクレジットカウンタ２１のインクリメントは、第１テストパケット信号によるクレジットカウンタ２１のインクリメントと同様に行なわれる。例えば、クレジットカウンタ２１のカウント値を１度にインクリメントする量は、第１テストパケット信号によるクレジットカウンタ２１のインクリメントと同量である。又、インクリメント信号生成部１５は、第１テストパケット信号によってインクリメントされるクレジットカウンタ２１と同じクレジットカウンタ２１をインクリメントする。つまり、インクリメント信号生成部１５は、第１テストパケット信号の送信時と同様に、第２テストパケット信号の送信時に、各クレジットカウンタ２１をインクリメントするインクリメント信号を生成する。
【００５５】
図３に示す例において、ポートＰ０１にそなえられた試験信号生成回路１１においては、インクリメント信号生成部１５は、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃに対してインクリメント信号を入力する。又、ポートＰ０２にそなえられた試験信号生成回路１１においては、インクリメント信号生成部１５は、再送バッファクレジットカウンタ２１ａ及びＶＣバッファクレジットカウンタ２１ｂに対してインクリメント信号を入力する。これらのインクリメント信号により、各クレジットカウンタ２１のカウント値はインクリメントされる。
【００５６】
また、各クレジットカウンタ２１のカウント値は、第２テストパケット信号についても、第１テストパケット信号と同様に、受信側のプロセッサ１００等においてパケットが処理されるとデクリメントされる。
すなわち、第２テストパケット信号に関して、クロスバー２００や他のプロセッサ１００において処理が行われると、クロスバー２００からのパケット転送完了の通知や、他のプロセッサ１００のＤＬＬＰチェッカ３１やＶＣバッファ３２からのACKや FC-Updateが送信される。そして、これらの応答信号に基づき、対応する再送バッファクレジットカウンタ２１ａやＶＣバッファクレジットカウンタ２１ｂ，パケットクレジットカウンタ２１ｃにおいて、各カウント値のデクリメントが行なわれる。
【００５７】
つまり、本プロセッサ１００においては、第２テストパケット信号においても第１テストパケット信号と同様にクレジットフロー制御が正しく実現される。
信号情報出力部１６は、第１テストパケット信号と第２テストパケット信号とのうち、出力されている信号を表す信号情報を出力する。この信号情報を参照することにより、再送バッファ２２に格納される信号が第１テストパケット信号であるか第２テストパケット信号であるかを確認することができる。本プロセッサシステム１においては、受信側のプロセッサ１００において、クレジットフロー制御部１０４を通過し、ＶＣバッファ３２の下流側において、調停が行なわれた段階で第２テストパケット信号を選択的に消去する。これにより、受信側のプロセッサ１００における実メモリ空間を意識することなく第２テストパケット信号を生成することができ、ＣＰＵコア１０１によって出力される第１テストパケット信号との共存を可能とする。
【００５８】
図５は試験信号生成回路１１の接続構成及び入出力信号を例示する図である。なお、この図５に示す例においては、第１テストパケット信号が４つの入力ポートＰ３１を介して入力される。又、バーチャルチャネル数（ＶＣ数）＝２であり、ＶＣ０用とＶＣ１との２種類のＶＣバッファクレジットカウンタ２１ｂがそなえられるとともに、ＶＣ０用とＶＣ１との２種類のパケットクレジットカウンタ２１ｃがそなえられている。
【００５９】
試験信号生成回路１１には、図５に示すように、信号P_PRI[3:0]，P_JIR_OVL[31:0]及びP_BUF_BUSYが入力される。
ＣＰＵコア１０１によって出力された第１テストパケット信号は入力ポートＰ３１を介して入力され、又、これらの第１テストパケット信号は４ビットの信号P_PRIとして試験信号生成回路１１に入力される。
【００６０】
なお、この信号P_PRIは、第１テストパケット信号の調停参加信号であり、これらのいずれかが１の場合には、第１テストパケット信号が入力されていることを判断することができる。すなわち、試験信号生成回路１１においては、テスト信号調停部１４は、この信号P_PRIの確認を行なうことにより、試験対象部位に第１テスト信号が入力されているか否かを判断する判断部として機能する。
【００６１】
そして、信号P_PRIのいずれかが１の場合に第２テストパケット信号の出力が抑止される。すなわち、この信号P_PRIにより、試験信号生成回路１１が第１抑止部１４１（テスト信号調停部１４）として機能する。
信号P_JIR_OVLは、第２テストパケット信号の設定パラメータを設定する、例えば図示しないＪＴＡＧ（Joint Test Architecture Group）制御回路からの３２ビットの制御信号である。例えば、この信号P_JIR_OVLにより、第２テストパケット信号送出起動Valid，第２テストパケット信号送出先のプロセッサ１００を表すプロセッサＩＤ，第２テストパケット信号の送出ＶＣを識別する識別ＩＤであるＶＣＩＤ（Virtual Channel Identification）及び第２テストパケット信号のパケットサイズが任意に設定される。この信号P_JIR_OVLは、図示しない入力ポートから入力される。
【００６２】
本プロセッサ１００においては、この信号P_JIR_OVLの設定値を変更することにより、第２テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第２テストパケット信号を容易に生成し、クレジットフロー部１０４に入力することができる。
信号P_BUF_BUSYは、クレジットカウンタ２１から出力されるバッファBUSY信号である。クレジットカウンタ２１（再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃ）がBUSYである場合に、例えば、P_BUF_BUSY=1が設定される。そして、いずれかのクレジットカウンタ２１がBUSYならば、試験信号生成回路１１は第２テストパケット信号を送出しない。
【００６３】
また、試験信号生成回路１１は、図５に示すように、P_OVL_TAG[3:0]，P_OVL_DATA[63:0]，P_OVL_VC0_INC[3:0]，P_OVL_VC1_INC[3:0]，P_OVL_VC0PKT_INC[3:0]，P_OVL_VC1PKT_INC[3:0]，P_OVL_RBUF_INC[3:0]及びP_OVL_BUSYを出力する。
信号P_OVL_TAGは、第２テストパケット信号識別子であり、例えば、４ビットである。この信号P_OVL_TAGは、例えば、“0001”で先頭8Byteにデータが含まれていることを表し、“1000”で最終8byteにデータが含まれていることを表す。又、“0100”で中間8byteのパケットデータを送出中であることを表す。そして、この信号P_OVL_TAGにより、試験信号生成回路１１が信号情報出力部１６として機能する。
【００６４】
信号P_OVL_DATAは、６４ビットの第２テストパケット信号である。信号P_OVL_VC0_INC，P_OVL_VC1_INCは、第２テストパケット信号の送出に伴うＶＣバッファクレジットカウンタ２１ｂのインクリメント信号であり、例えば、４ビットである。これらの信号P_OVL_VC0_INC，P_OVL_VC1_INCは、ＶＣバッファクレジットカウンタ２１ｂ（ＶＣ０，ＶＣ１）にそれぞれ入力される。
【００６５】
信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCは、第２テストパケット信号の送出に伴うパケットクレジットカウンタ２１ｃのインクリメント信号であり、例えば、４ビットである。これらの信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCは、パケットクレジットカウンタ２１ｃ（ＶＣ０，ＶＣ１）にそれぞれ入力される。
信号P_OVL_RBUF_INCは、第２テストパケット信号の送出に伴う再送バッファクレジットカウンタ２１ａのインクリメント信号であり、例えば、４ビットである。この信号P_OVL_RBUF_INCは、再送バッファクレジットカウンタ２１ａに入力される。
【００６６】
そして、これらの信号P_OVL_VC0_INC，P_OVL_VC1_INC，P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INC，P_OVL_RBUF_INCにより、試験信号生成回路１１がインクリメント信号生成部１５として機能する。
信号P_OVL_BUSYは、第１テストパケット信号の調停参加を抑止するものであり、これにより、試験信号生成回路１１が第２抑止部１４２（テスト信号調停部１４）として機能する。又、この信号P_OVL_BUSYは、第２テストパケット信号送出中に出力される。
【００６７】
上述の如く構成された、本実施形態の一例としてのプロセッサ１００の試験信号生成回路１１の負荷試験時における状態遷移を、図６に示す状態遷移図を参照しながら説明する。
図６に示す例においては、試験信号生成回路１１はアイドル状態と送信中状態との２つの状態の間を遷移することを示す。
【００６８】
（１）アイドル状態においては、試験信号生成回路１１は、第２テストパケット信号の送信を待機する。
（２）アイドル状態において、第１テストパケット信号を送信しておらず（P_PRI=0）、且つ、クレジットカウンタ２１がバッファBUSY状態ではなく（すなわち、P_BUF_BUSY＝0の状態である）、且つ、第２テストパケット信号送出起動Validが設定された状態である場合に、試験信号生成回路１１は、第２テストパケット信号送信中（送信中）状態へ移行する。
【００６９】
（３）送信中状態においては、試験信号生成回路１１は、第２テストパケット信号（P_OVL_TAG[3:0]，P_OVL_DATA[63:0]）をクレジットフロー部１０４に対して送出する。又、インクリメント信号生成部１５が、信号P_OVL_VC0_INC，P_OVL_VC1_INC，P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INC，P_OVL_RBUF_INCを出力することにより、各クレジットカウンタ２１をインクリメントする。更に、これらに伴い、第２抑止部１４２（テスト信号調停部１４）が、信号P_OVL_BUSYをスイッチ回路２１１に出力することにより、第１テストパケット信号のクレジットフロー部１０４への出力を抑止する。
【００７０】
（４）送信中状態において、第１テストパケット信号を受信（P_PRI[3:0]≠0）、クレジットカウンタ２１がバッファBUSY（P_BUF_BUSY＝1）の状態及び第２テストパケット信号起動Validが解除された状態、のいずれかに該当した場合に、試験信号生成回路１１は、アイドル状態へ移行する。
次に、本実施形態の一例としてのプロセッサ１００をそなえたプロセサシステム１におけるクレジットフロー制御手法を、図３を参照しながら説明する。なお、以下、プロセッサ１００−０からプロセッサ１００−１へのパケット送信にかかる負荷試験を行なう例について示す。
【００７１】
送信側のプロセッサ１００（１００−０）において、ＣＰＵコア１０１によって出力された第１テストパケット信号は、図示しない調停器を介してＴＬＰジェネレータ２４に入力される。ＴＬＰジェネレータ２４は、第１テストパケット信号に対して、ＳＴＰを付加する。その後、第１テストパケット信号のパケット長に応じて各種クレジットカウンタ２１をインクリメントする。
【００７２】
各種クレジットカウンタ２１のインクリメント後、第１テストパケット信号は再送バッファ２２にストアアンドフォワード（Store-and-Forward）され、送信制御部２３により、物理層へ送出するためCRCの付加やCLK乗換え等が行なわれる。その後、第１テストパケット信号は、ポートＰ０１やポートＰ０２から送出される。
また、第１テストパケット信号が出力されている間は、試験信号生成回路１１はアイドル状態となる。
【００７３】
そして、第１テストパケット信号が送信されておらず、且つ、クレジットカウンタ２１がバッファBUSYではなく、且つ、第２テストパケット信号送出起動Validが設定された場合、すなわち、第２テストパケット信号送信条件が整ったことが検知されると、試験信号生成回路１１はクレジットフロー部１０４に対して第２テストパケット信号の送信を開始する。これにより、第２テストパケット信号により第１テストパケット信号の補完を行なう。
【００７４】
第２テストパケット信号送出中には、インクリメント信号生成部１５が、インクリメント信号P_OVL_VC0_INC，P_OVL_VC1_INCをＶＣバッファクレジットカウンタ２１ｂ（ＶＣ０，ＶＣ１）に入力する。又、インクリメント信号生成部１５は、インクリメント信号P_OVL_VC0PKT_INC，P_OVL_VC1PKT_INCをパケットクレジットカウンタ２１ｃ（ＶＣ０，ＶＣ１）に入力する。更に、インクリメント信号生成部１５は、インクリメント信号P_OVL_RBUF_INCを再送バッファクレジットカウンタ２１ａに入力する。これらのインクリメント信号により、各クレジットカウンタ２１のカウント値がインクリメントされる。
【００７５】
これらのインクリメント信号により、第２テストパケット信号がクレジットフロー部１０４から送信される場合も第１テストパケット信号と同様に、各クレジットカウンタ２１がインクリメントされる。
なお、第２テストパケット信号の出力中は、第１テストパケット信号との重複や干渉を防止するために、第２抑止部１４２（テスト信号調停部１４）が、スイッチ回路２１１に信号P_OVL_BUSYを入力することにより、第１テストパケット信号のクレジットフロー部１０４への入力を抑止する。
【００７６】
このように、プロセッサ１００の負荷試験時において、第１テストパケット信号がクレジットフロー部１０４に入力されていない状態においては、試験信号生成回路１１が第２テストパケット信号をクレジットフロー部１０４に入力することにより、テストパケット信号の補完を行なう。
この第２テストパケット信号も、第１テストパケット信号と同様に、再送バッファ２２にストアアンドフォワードされ、送信制御部２３により、物理層へ送出するためCRCの付加や異なる周波数のCLK信号間の乗換え等が行なわれる。その後、第２テストパケット信号は、ポートＰ０１やポートＰ０２から送出される。
【００７７】
なお、以下、第１テストパケット信号及び第２テストパケット信号を、単にテストパケット信号という場合がある。
受信側のプロセッサ１００（１００−１）においては、受信制御部３３が、テストパケット信号に対して異なる周波数のCLK信号間の乗換え等を行なう。その後、ＤＬＬＰチェッカ３１が、受信したテストパケット信号のシーケンス番号をチェックして、送信元のプロセッサ１００に対して、受信できたパケットのシーケンス番号をACKとして送信する
また、パケットの受信に失敗した場合（ＣＲＣエラー等）には、ＤＬＬＰチェッカ３１は、受信に失敗した１つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ１００に送信する。
【００７８】
送信元のプロセッサ１００−０のクレジットフロー部１０４においては、他のプロセッサ１００のＶＣバッファ３２からNACKを受信すると、そのパケットの再送処理を実施する。
そして、プロセッサ１００の負荷試験時において、再送バッファクレジットカウンタ２１ａ，ＶＣバッファクレジットカウンタ２１ｂ及びパケットクレジットカウンタ２１ｃのいずれかにおいてBUSY状態が検出されると、例えば、その旨の通知や、エラーログの記録、パケット送信の抑止等の処理が行なわれる。
【００７９】
次に、実施形態の一例としてのプロセッサ１００における負荷試験時の処理を、図７に示すフローチャート（ステップＳ１０〜Ｓ９０）に従って説明する。
例えば、キーボード等の図示しない入力装置から負荷試験を実行する旨の入力が行なわれると、本プロセッサ１００において負荷試験が開始される。
ＣＰＵコア１０１は、テスト信号出力プログラムを実行して、第１テストパケット信号を出力する（ステップＳ１０）。
【００８０】
また、試験信号生成回路１１において、第２テスト信号出力部１３が、第２テストパケット信号の出力を開始する（ステップＳ２０）。第２テスト信号出力部１３は、入力ポートから入力される信号P_JIR_OVLの設定値に基づいて、第２テストパケット信号のパケットサイズ（サイクル）等を決定し、その決定に応じた第２テストパケット信号を生成する。
【００８１】
テスト信号調停部（判断部）１４は、信号P_PRIを確認することにより、試験対象のバスに第１テストパケット信号が流れているか否かを判断する（ステップＳ３０）。対象のバスに第１テストパケット信号が流れていない場合には（ステップＳ３０のＮＯルート参照）、第２抑止部１４２が試験対象バスへの第１テストパケット信号の出力を抑止する（ステップＳ４０）。
【００８２】
その後、試験信号生成回路１１は、第２テストパケット信号の出力を行なう。試験信号生成回路１１は、先ず、信号P_OVL_TAG[3:0]=0001で表される第２テストパケット信号の先頭の８バイト部分のパターン信号を出力する（ステップＳ５０）。
次に、試験信号生成回路１１は、信号P_OVL_TAG[3:0]=0100で表される第２テストパケット信号の中間の８バイト部分のパターン信号を出力する（ステップＳ６０）。又、この第２テストパケット信号の中間の８バイト部分は、ステップＳ２０において決定されたパケットサイズに対応する数だけ連続して送信される。
【００８３】
そして、試験信号生成回路１１は、信号P_OVL_TAG[3:0]=1000で表される第２テストパケット信号の最終の８バイト部分のパターン信号を出力する（ステップＳ７０）。すなわち、これらのステップＳ５０〜Ｓ７０により、第２テストパケット信号が出力される。
なお、対象のバスに第１テストパケット信号が流れている場合には（ステップＳ３０のＹＥＳルート参照）、対象のバスに第１テストパケット信号が流れていない状態になるまで、ステップＳ３０を繰り返し行なう。
【００８４】
その後、テスト信号調停部１４は、信号P_PRIを確認することにより、試験対象のバスに第１テストパケット信号が流れているかを判断し（ステップＳ８０）、対象のバスに第１テストパケット信号が流れていない場合には（ステップＳ８０のＮＯルート参照）、ステップＳ５０に戻り、第２テストパケット信号の出力を繰り返し行なう。
また、対象のバスに第１テストパケット信号が流れている場合には（ステップＳ８０のＹＥＳルート参照）、第２抑止部１４２は、試験対象バスへの第１テストパケット信号の出力抑止を解除して（ステップＳ９０）、ステップＳ３０に戻る。
【００８５】
このように、実施形態の一例としてのプロセッサ１００によれば、第１テストパケット信号を補完する第２テストパケット信号を生成し、クレジットフロー部１０４に入力することにより、負荷試験を効率的に実施することができる。すなわち、負荷試験において、ＣＰＵコア１０１によって出力される第１テストパケット信号による負荷が不充分である場合であっても、試験信号生成回路１１が第２テストパケット信号を生成することにより、クレジットフロー部１０４に対して充分な負荷をかけることができる。
【００８６】
そして、この際、インクリメント信号生成部１５が、第２テストパケット信号に同期して各クレジットカウンタ２１のカウント値をインクリメントすることにより、第２テストパケット信号についても正しくクレジットフロー制御を実現することができる。
また、試験信号生成回路１１において、信号P_JIR_OVLの設定値を変更することにより、第２テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第２テストパケット信号を容易に生成し、クレジットフロー部１０４に入力することができる。
【００８７】
さらに、受信側のプロセッサ１００において、クレジットフロー部１０４を通過した時点で第２テストパケット信号を消去する。これにより実メモリ空間を意識せずに第２テストパケット信号を発行できるため、ソフトウェアの第１テストパケット信号を出力するテストプログラムとの共存が可能となる。このように、ソフトウェアとの共存を図ることにより負荷試験時において、通信量・パターンを増加させることができ、試験のカバー率の増加・試験工程の短縮が見込まれる。
【００８８】
また、本試験信号生成回路１１による第２テストパケット信号を用いた負荷試験を、製造段階だけでなくシステムパワーオンの度に実行してもよい。これによりパケット信号の伝送路の初期不良や劣化故障等を早期に検出することが可能となる。
すなわち、プロセッサシステム１におけるルーター部のルーティングやクレジットフロー部１０４の検証を実現することができる。
【００８９】
そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態においては、第１テストパケット信号の入力ポート数を４、ＶＣ数=２としているが、これに限定されるものではない。すなわち、第１テストパケット信号の入力ポート数やＶＣ数の増加にも少ない修正量で対応可能である。
【００９０】
また、上述した実施形態においては、ＣＰＵコア１０１によって出力された第１テストパケット信号と、試験信号生成回路１１によって生成する第２テストパケット信号とによる負荷試験を実施する例について示しているが、これに限定されるものではない。すなわち、試験信号生成回路１１によって生成する第２テストパケット信号によってのみ負荷試験を行なってもよい。これにより、負荷試験をＣＰＵコア１０１を用いることなく実行することができるので、ＣＰＵコア１０１を他の用途に用いることができ利便性が高い。
【００９１】
そして、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、
試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第１テスト信号が試験対象部位に入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。
【００９２】
（付記２） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記１記載の処理装置。
（付記３） 前記テスト信号調停部が、
前記第１テスト信号出力部が前記試験対象部位に前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、付記２記載の処理装置。
【００９３】
（付記４） 前記第１テスト信号及び前記第２テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、付記１〜３のいずれか１項に記載の処理装置。
（付記５） 試験開始指示に応じて第１テスト信号出力部から連続して出力される第１テスト信号を受信する第１テスト信号受信部と、
前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前記カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。
【００９４】
（付記６） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させるテスト信号調停部をそなえることを特徴とする、付記５記載の試験信号生成装置。
（付記７） 前記テスト信号調停部が、
前記第１テスト信号出力部が前記試験対象部位に前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、付記６記載の試験信号生成装置。
【００９５】
（付記９） 試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信し、
試験対象部位に前記第１テスト信号が入力されているか否かを判断し、
前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力しと、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントすることを特徴とする、試験信号生成方法。
【００９６】
（付記１０） 前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させることを特徴とする、付記９記載の試験信号生成方法。
（付記１１） 前記調停を行なう際、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する一方、前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止することを特徴とする、付記１０記載の試験信号生成方法。
【符号の説明】
【００９７】
１ プロセッサシステム
１０ 試験信号生成部
１１ 試験信号生成回路
１２ 第１テスト信号受信部
１３ 第２テスト信号出力部
１４ テスト信号調停部（判断部）
１５ インクリメント信号生成部（インクリメント処理部）
１６ 信号情報出力部
２０ 第１テスト信号出力部
２１ クレジットカウンタ
２１ａ 再送バッファクレジットカウンタ
２１ｂ ＶＣバッファクレジットカウンタ
２１ｃ パケットクレジットカウンタ
２２ 再送バッファ
２３ 送信制御部
２４ ＴＬＰジェネレータ
３１ ＤＬＬＰチェッカ
３２ ＶＣバッファ
３３ 受信制御部
１００，１００−１〜１００−２ プロセッサ
１０１ ＣＰＵコア
１０２ キャッシュ
１０３ インタフェース回路
１０４ クレジットフロー部
１４１ 第１抑止部
１４２ 第２抑止部
２１１ スイッチ回路
Ｐ０１，Ｐ０２ ポート
【特許請求の範囲】
【請求項１】
フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、
試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。
【請求項２】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項１記載の処理装置。
【請求項３】
前記テスト信号調停部が、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、請求項２記載の処理装置。
【請求項４】
前記第１テスト信号及び前記第２テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、請求項１〜３のいずれか１項に記載の処理装置。
【請求項５】
試験開始指示に応じて第１テスト信号出力部から連続して出力された第１テスト信号を受信する第１テスト信号受信部と、
前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前期カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。
【請求項６】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項５記載の試験信号生成装置。
【請求項７】
前記テスト信号調停部が、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、請求項６記載の試験信号生成装置。
【請求項８】
試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信するステップと、
試験対象部位に前記第１テスト信号が入力されているか否かを判断するステップと、
前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力するステップと、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえることを特徴とする、試験信号生成方法。
【請求項９】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうステップをそなえることを特徴とする、請求項８記載の試験信号生成方法。
【請求項１０】
前記調停を行なうステップにおいて、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止するステップと、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止するステップとをそなえることを特徴とする、請求項９記載の試験信号生成方法。
【請求項１】
フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第１テスト信号を連続して出力する第１テスト信号出力部と、
試験対象部位に前記第１テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。
【請求項２】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項１記載の処理装置。
【請求項３】
前記テスト信号調停部が、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、請求項２記載の処理装置。
【請求項４】
前記第１テスト信号及び前記第２テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、請求項１〜３のいずれか１項に記載の処理装置。
【請求項５】
試験開始指示に応じて第１テスト信号出力部から連続して出力された第１テスト信号を受信する第１テスト信号受信部と、
前記第１テスト信号受信部が前記第１テスト信号を受信していない場合に、第２テスト信号を出力する第２テスト信号出力部と、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前期カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。
【請求項６】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項５記載の試験信号生成装置。
【請求項７】
前記テスト信号調停部が、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止する第１抑止部と、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止する第２抑止部とをそなえることを特徴とする、請求項６記載の試験信号生成装置。
【請求項８】
試験開始指示に応じて、第１テスト信号出力部から連続して出力された複数の第１テスト信号を受信するステップと、
試験対象部位に前記第１テスト信号が入力されているか否かを判断するステップと、
前記第１テスト信号が入力されていないと判断されると、第２テスト信号を出力するステップと、
前記第２テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえることを特徴とする、試験信号生成方法。
【請求項９】
前記第１テスト信号が出力されていない場合に、前記第２テスト信号を出力させる調停を行なうステップをそなえることを特徴とする、請求項８記載の試験信号生成方法。
【請求項１０】
前記調停を行なうステップにおいて、
前記試験対象部位に前記第１テスト信号出力部が前記第１テスト信号を入力中は、前記第２テスト信号生成部による第２テスト信号の出力を抑止するステップと、
前記第２テスト信号出力部が前記第２テスト信号を出力中は、前記第１テスト信号の前記試験対象部位への入力を抑止するステップとをそなえることを特徴とする、請求項９記載の試験信号生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−３０９０９（Ｐ２０１３−３０９０９Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６４４２８（Ｐ２０１１−１６４４２８）
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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