分周器

【課題】分周器としての性能を確保しつつ、消費電流を削減できる分周器の提供。
【解決手段】この発明は、分周回路１０、３０、５０を直列接続したものであり、分周器の全体の消費電流を削減するために、分周回路１０、３０、５０を、低電位側の第１グループＧ１と高電位側の第２グループＧ２とに分割させている。第１グループＧ１に属する分周回路１０の低電位側の電源端子１７は、低電位の電源ＶＳＳに接続されている。また、第２グループＧ２に属する分周回路３０、５０の高電位側の電源端子３６、５６は、高電位の電源ＶＤＤに接続されている。さらに、分周回路１０の高電位側の電源端子１６は、分周回路３０、５０の低電位側の電源端子３７、５７に接続されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電流の低減化が求められるアプリケーション、例えば通信機に搭載される分周器に関する。
【背景技術】
【０００２】
従来、通信機などに適用される分周器の一例としては、図６に示すものが知られている（非特許文献１など参照）。
この分周器は、図７に示すように、分周回路１〜３を直列接続（縦続接続）させるとともに、分周回路１の前段側に入力アンプ４を備え、分周回路３の後段側に出力アンプ５を備えている。分周回路１〜３の電源端子は共通接続され、その共通接続部は電源ＶＤＤ１に接続されている。また、分周回路１〜３のグランド端子は共通接続され、その共通接続部はグランドＧＮＤに接続されている。
【０００３】
このような構成の分周器では、入力信号ＩＮが入力アンプ４を介して分周回路１に入力されて分周され、分周回路１からは入力信号ＩＮよりも低い周波数の信号が出力される。分周回路１の出力信号は分周回路２に入力され、さらに分周回路２で分周された信号は分周回路３に入力され、より低い周波数を持つ出力信号ＯＵＴが出力アンプ５を介して出力される。
【０００４】
このように、入力信号ＩＮは分周回路１〜３により段階的に分周されていくので、後段の分周回路にいくに従い、分周回路で扱う周波数が徐々に低くなっていく。すなわち、分周回路１〜３で扱う信号は、初段の分周回路１が最も周波数が高く、後段の分周回路２、３では順に周波数が低くなる。分周回路１〜３の動作速度は、扱う信号の周波数によって異なるので、高い周波数の信号を扱う分周回路ほど動作速度も速く消費電流が多い。すなわち、最も高い周波数の信号を扱う分周回路１が最も消費電流が多くなる。
【０００５】
ところで、図７の分周器において、消費電流を削減しようとすれば、電源電圧を下げる方法が考えられる。
この場合に、分周器の分周動作を十分担保しようとすれば、最も高い周波数の信号を扱う分周回路１の消費電流に合わせて電源電圧を決定することになる。しかし、低い周波数の信号を扱う後段の分周回路２、３の各消費電流は、分周回路１の消費電流に比べて少ないので、分周回路２、３には必要以上の電源電圧が供給されることになる。
【０００６】
逆に、低い周波数の信号を扱う後段の分周回路２、３の消費電流に合わせて電源電圧を低くすれば、最も高い周波数を扱う分周回路１には、十分な電源電圧が供給されないことになり、分周器として性能の劣化を招くことになる。これでは、消費電流の削減が分周器の性能の劣化を招くことになるので、低消費電流化は困難である。特に、高周波信号を扱う通信機に適用される分周器において顕著である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ＮＥＣのアプリケーションノート「携帯無線機用1GHz入力2,4,8 分周プリスケーラIC mPB1509GVの使い方と応用」（http://www.necel.com/microwave/ja/pdf/aply/P12611JJ2V0AN00.pdf）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、分周器としての性能を確保しつつ、消費電流を削減できる分周器を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第１の発明は、第１の電源端子と第２の電源端子とを有する分周回路をＮ個直列接続させた分周器であって、前記Ｎ個の分周回路を第１のグループと第２のグループとに分割させ、前記第１のグループの分周回路の第１の電源端子が第１の電源に接続され、前記第２のグループの分周回路の第２の電源端子が第２の電源に接続され、前記第１のグループの分周回路の第２の電源端子と前記第２のグループの分周回路の第１の電源端子とが接続されている。
【００１０】
第２の発明は、第１の発明において、前記第１のグループの分周回路は、初段の分周回路である。
第３の発明は、第１または第２の発明において、前記Ｎ個の分周回路の分割は、前記第１のグループの分周回路の合計の消費電流と、前記第２のグループの分周回路の合計の消費電流とが同じになるように行う。
第４の発明は、第１〜第３の発明のうちの何れにおいて、前記Ｎ個の分周回路の各々は、マスタ・スレーブ型のフリップフロップを有する。
【００１１】
第５の発明は、第１〜第３の発明のうちの何れにおいて、前記Ｎ個の分周回路の各々は、差動入力信号が入力される第１及び第２の入力端子と、差動入力信号が分周された差動出力信号が出力される第１及び第２の出力端子と、縦続接続される複数の増幅段と、を備え、前記複数の増幅段の各々は、各バルクが前記第１の入力端子に接続され、各ドレインが抵抗を介して前記第１の電源端子に接続され、各ソースが前記第２の電源端子に接続される第１及び第２のＭＯＳトランジスタと、バルクが前記第２の入力端子に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電源端子に接続される第３のＭＯＳトランジスタと、バルクが前記第２の入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電源端子に接続される第４のＭＯＳトランジスタと、を有し、前記複数の増幅段の前段と後段とは、前段の第１のＭＯＳトランジスタのドレインが、後段の第２のＭＯＳトランジスタのゲートに接続され、前段の第２のＭＯＳトランジスタのドレインが、後段の第１のＭＯＳトランジスタのゲートに接続され、かつ、前記複数の増幅段の終段と初段とは、終段の第１のＭＯＳトランジスタのドレインが、前記第１の出力端子と初段の第１のＭＯＳトランジスタのゲートとに接続され、終段の第２のＭＯＳトランジスタのドレインが、前記第２の出力端子と初段の第２のＭＯＳトランジスタのゲートとに接続される。
【００１２】
第６の発明は、第１〜第５の発明のうちの何れにおいて、前記Ｎ個の分周回路は、キャパシタを介して直列接続させた。
第７の発明は、第１〜第６の発明のうちの何れにおいて、前記Ｎ個の分周回路の各々は、分周回路の入力端に印加させるバイアスを生成するバイアス回路を含む。
【発明の効果】
【００１３】
このような構成の本発明によれば、分周器としての性能を確保しつつ、消費電流を削減できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の分周器の第１実施形態の構成を示すブロック図である。
【図２】図１の具体的な構成例を示す回路図である。
【図３】本発明の分周器の第２実施形態の構成を示すブロック図である。
【図４】本発明の分周器の第３実施形態の構成を示すブロック図である。
【図５】本発明の分周器の第４実施形態の構成を示すブロック図である。
【図６】分周回路の他の構成例を示す回路図である。
【図７】従来の分周器の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
（分周器の第１実施形態）
図１は、本発明の分周器の第１実施形態の構成例を示すブロック図である。
この分周器に係る第１実施形態は、図１に示すように、Ｎ個（この例では３個）の分周回路１０、３０、５０を直列接続（縦続接続）させ、分周回路１０に入力信号ＩＮを入力し、分周回路５０からは分周された信号を出力信号ＯＵＴとして出力する。分周回路１０、３０、５０のそれぞれは、例えば２分周回路で構成し、全体で入力信号ＩＮを８分周する機能を有する。
【００１６】
分周回路１０は、高電位側の電源端子１６と低電位側の電源端子１７とを有する。同様に、分周回路３０は高電位側の電源端子３６と低電位側の電源端子３７とを有し、分周回路５０は高電位側の電源端子５６と低電位側の電源端子５７とを有する。
また、この第１実施形態では、分周器の全体の消費電流を削減するために、分周回路１０、３０、５０を、低電位側の第１グループＧ１と高電位側の第２グループＧ２とに分割させている。この例では、分割回路１０に流れる消費電流と分割回路３０、５０の双方に流れる消費電流とが同じになるように、分周回路１０は第１グループＧ１に、分周回路３０、５０は第２グループＧ２に分割させている。
【００１７】
そして、第１グループＧ１に属する分周回路１０の低電位側の電源端子１７は、低電位の電源ＶＳＳに接続されている。この例では、低電位側の電源端子１７はグランドに接続されている。
また、第２グループＧ２に属する分周回路３０、５０の高電位側の電源端子３６、５６は、高電位の電源ＶＤＤに接続されている。この例では、高電位側の電源端子３６、５６は共通接続し、その共通接続部は電源ＶＤＤに接続されている。
さらに、第１グループＧ１に属する分周回路１０の高電位側の電源端子１６は、第２グループＧ２に属する分周回路３０、５０の低電位側の電源端子３７、５７に接続されている。この例では、電源端子１６、３７、５７が共通接続されている。
【００１８】
次に、このように構成される第１実施形態の動作例について、図１を参照して説明する。
入力信号ＩＮは、分周回路１０に入力されて２分周される。この２分周された分周回路１０の出力信号は、分周回路３０にされて２分周されるので、分周回路３０からは４分周された信号が出力される。分周回路３０の出力信号は、分周回路５０に入力されてさらに２分周されるので、分周回路５０からは入力信号ＩＮが８分周された信号が出力される。
このとき、分周回路１０の入力信号ＩＮの周波数が最も高いため、分周回路１０の消費電流が最も多くなる。分周回路３０、５０の入力信号の周波数は、周波数３０、５０の順に低くなるので、消費電流は周波数３０、５０の順で少なくなる。
【００１９】
ここで、この実施形態では、図１に示すように、分周回路１０、３０、５０を第１のグループＧ１の分周回路１０と第２のグループＧ２の分周回路３０、５０に分割し、分周回路１０、３０、５０の電源端子は上記のように接続するようにした。
このため、分周回路１０、３０、５０の各消費電流をＩｄ１、Ｉｄ２、Ｉｄ３とすると、分周回路１０の消費電流Ｉｄ１は分周回路３０、５０の消費電流Ｉｄ２、Ｉｄ３の和の電流（Ｉｄ２＋Ｉｄ３）と等しくなり、図１の分周器の全消費電流はＩｄ１（＝Ｉｄ２＋Ｉｄ３）となる。このため、従来回路の消費電流（Ｉｄ１＋Ｉｄ２＋Ｉｄ３）に比べて、大幅に削減できる。
【００２０】
（分周器の具体例）
次に、図１の分周器の具体的な構成例について、図２を参照して説明する。
図２に示すように、分周回路１０、３０、５０のそれぞれは、マスタ・スレーブ型のフリップフロップからなり、分周回路１０と分周回路３０とはキャパシタＣ１、Ｃ２を介して接続され、分周回路３０と分周回路５０とはキャパシタＣ３、Ｃ４を介して接続されている。
そして、分周回路１０は、入力端子１４、１５と、マスター段のラッチ１１と、スレーブ段のラッチ１２と、バイアス回路１３と、電源端子１６、１７と、を備えている。ラッチ１１の入力端には、差動信号からなる入力信号が入力されるとともに、バイアス回路１３が生成する所定のバイアス電圧が供給される。
【００２１】
分周回路３０は、マスター段のラッチ３１と、スレーブ段のラッチ３２と、バイアス回路３３と、電源端子３６、３７と、を備えている。ラッチ３１の入力端には、分周回路１０からの出力信号が入力されるとともに、バイアス回路３３が生成する所定のバイアス電圧が供給される。
分周回路５０は、マスター段のラッチ５１と、スレーブ段のラッチ５２と、バイアス回路５３と、電源端子５６、５７と、出力端子５８、５９と、を備えている。ラッチ５１の入力端には、分周回路３０からの出力信号が入力されるとともに、バイアス回路５３が生成する所定のバイアス電圧が供給される。
【００２２】
ここで、分周回路１０、３０、５０の構成は基本的に同じであるので、以下では分周回路１０の構成について主に説明する。
次に、分周回路１０の各部の構成について、図２を参照して説明する。
マスター段のラッチ１１は、差動対を構成するＭＯＳトランジスタＱ１５、Ｑ１６と、差動対を構成するＭＯＳトランジスタＱ１１、Ｑ１２と、差動対を構成するＭＯＳトランジスタＱ１３、Ｑ１４と、負荷抵抗Ｒ１１、Ｒ１２と、を備えている。
スレーブ段のラッチ１２は、差動対を構成するＭＯＳトランジスタＱ２５、Ｑ２６と、差動対を構成するＭＯＳトランジスタＱ２１、Ｑ２２と、差動対を構成するＭＯＳトランジスタＱ２３、Ｑ２４と、負荷抵抗Ｒ２１、Ｒ２２と、を備えている。
バイアス回路１３は、ＭＯＳトランジスタＱ２７と、抵抗Ｒ２３、Ｒ２４、Ｒ２５と、を備えている。
【００２３】
次に、マスター段のラッチ１１の構成について、具体的に説明する。
ＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートには、差動信号からなる入力信号ＩＮが入力される。ＭＯＳトランジスタＱ１５、Ｑ１６の各ソースは共通接続され、その共通接続部が電源端子１７に接続されている。ＭＯＳトランジスタＱ１５のドレインは、ＭＯＳトランジスタＱ１１、Ｑ１２のソースに接続されている。ＭＯＳトランジスタＱ１６のドレインは、ＭＯＳトランジスタＱ１３、Ｑ１４のソースに接続されている。
【００２４】
ＭＯＳトランジスタＱ１１、Ｑ１３の各ドレインは、負荷抵抗Ｒ１１を介して電源端子１６に接続されている。ＭＯＳトランジスタＱ１２、Ｑ１４の各ドレインは、負荷抵抗Ｒ１２を介して電源端子１６に接続されている。
ＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートには、ラッチ１２の出力信号が入力される。ＭＯＳトランジスタＱ１１のドレインは、ＭＯＳトランジスタＱ１４のゲートと、ＭＯＳトランジスタＱ２２のゲートとに接続されている。ＭＯＳトランジスタＱ１２のドレインは、ＭＯＳトランジスタＱ１３のゲートと、ＭＯＳトランジスタＱ２１のゲートとに接続されている。
【００２５】
次に、スレーブ段のラッチ１２の構成について、具体的に説明する。
ＭＯＳトランジスタＱ２５、Ｑ２６の各ゲートには、差動信号からなる入力信号ＩＮが入力される。ＭＯＳトランジスタＱ２５、Ｑ２６の各ソースは共通接続され、その共通接続部が電源端子１７に接続されている。ＭＯＳトランジスタＱ２５のドレインは、ＭＯＳトランジスタＱ２１、Ｑ２２のソースに接続されている。ＭＯＳトランジスタＱ２６のドレインは、ＭＯＳトランジスタＱ２３、Ｑ２４のソースに接続されている。
ＭＯＳトランジスタＱ２１、Ｑ２３の各ドレインは、負荷抵抗Ｒ２１を介して電源端子１６に接続されている。ＭＯＳトランジスタＱ２２、Ｑ２４の各ドレインは、負荷抵抗Ｒ２２を介して電源端子１６に接続されている。
【００２６】
ＭＯＳトランジスタＱ２１、Ｑ２２の各ゲートには、ラッチ１１の出力信号が入力される。ＭＯＳトランジスタＱ２１のドレインは、ＭＯＳトランジスタＱ２４のゲートと、ＭＯＳトランジスタＱ１１のゲートとに接続されている。ＭＯＳトランジスタＱ２２のドレインは、ＭＯＳトランジスタＱ２３のゲートと、ＭＯＳトランジスタＱ１２のゲートとに接続されている。
ラッチ１２の出力信号は、キャパシタＣ１、Ｃ２を介して分周回路３０のラッチ３１のＭＯＳトランジスタＱ３５、Ｑ３６の各ゲートに入力される。
【００２７】
次に、バイアス回路１３の構成について、具体的に説明する。
ＭＯＳトランジスタＱ２７は、ゲートとドレインが共通接続され、その共通接続部が抵抗Ｒ２５を介して所定の電源端子に接続されている。また、その共通接続部は、抵抗Ｒ２４を介してＭＯＳトランジスタＱ１５、Ｑ２６の各ゲートに接続され、かつ、抵抗Ｒ２３を介してＭＯＳトランジスタＱ１６、Ｑ２５の各ゲートに接続される。さらに、ＭＯＳトランジスタＱ２７のソースは、電源端子１７に接続される。
【００２８】
なお、図２の例では、分周回路１０と分周回路３０とはキャパシタＣ１、Ｃ２を介して接続し、分周回路３０と分周回路５０とはキャパシタＣ３、Ｃ４を介して接続するようにしたが、分周回路１０とその前段の回路（図示せず）とをキャパシタを介して接続するようにしても良い。
また、図１および図２の例では、分周回路１０、３０、５０を全て２分周回路の場合について説明したが、各段の分周比は２分周に限定されるものでなく、何分周でも良い。また、図２の例では、分周回路１０、３０、５０は、マスタ・スレーブ型のフリップフロップの場合について説明したが、これに限定されるものではなく、たとえばＤラッチなどであっても良い。
【００２９】
（分周器の他の実施形態）
（１）本発明の第２実施形態は、第１実施形態と同様に分周回路１０、３０、５０を、低電位側の第１グループＧ１と高電位側の第２グループＧ２に分割させるが、図３に示すように、分周回路１０を第２グループＧ２とし、分周回路３０、５０を第１グループＧ１とした。
そして、分周回路１０の高電位側の電源端子１６は、高電位の電源ＶＤＤに接続されている。また、分周回路１０の低電位側の電源端子１７は、分周回路３０、５０の高電位側の電源端子３６、５６と接続されている。さらに、分周回路３０、５０の低電位側の電源端子３７、５７は共通接続され、その共通接続部が低電位の電源ＶＳＳに接続されている。
【００３０】
（２）本発明の第３実施形態は、第１実施形態の構成に分周回路７０を追加したものであり、分周回路１０、３０、５０、７０を、図４に示すように、低電位側の第１グループＧ１と高電位側の第２グループＧ２に分割させた。この例では、分周回路１０を第２グループＧ２とし、分周回路３０、５０、７０を第１グループＧ１とした。
そして、分周回路１０の高電位側の電源端子１６は、高電位の電源ＶＤＤに接続されている。また、分周回路１０の低電位側の電源端子１７は、分周回路３０、５０、７０の高電位側の電源端子３６、５６、７６と接続されている。さらに、分周回路３０、５０、７０の低電位側の電源端子３７、５７、７７は共通接続され、その共通接続部が低電位の電源ＶＳＳに接続されている。この例では、グランドに接続されている。
【００３１】
このような構成の第３実施形態によれば、分周回路１０、３０、５０、７０の各消費電流をＩｄ１、Ｉｄ２、Ｉｄ３、Ｉｄ４とすると、分周回路１０の消費電流Ｉｄ１は分周回路３０、５０、７０の消費電流Ｉｄ２、Ｉｄ３、Ｉｄ４の和の電流（Ｉｄ２＋Ｉｄ３＋Ｉｄ４）と等しくなり、全消費電流はＩｄ１（＝Ｉｄ２＋Ｉｄ３＋Ｉｄ４）となる。このため、従来回路の消費電流（Ｉｄ１＋Ｉｄ２＋Ｉｄ３＋Ｉｄ４）に比べて削減できる。
なお、第３実施形態において、分周回路１０を第１グループＧ１とし、分周回路３０、５０、７０を第２グループＧ２とするようにしても良い。
【００３２】
（３）本発明の第４実施形態は、第３実施形態と同様に分周回路１０、３０、５０、７０を、低電位側の第１グループＧ１と高電位側の第２グループＧ２に分割させるが、図５に示すように、分周回路１０、７０を第２グループＧ２とし、分周回路３０、５０を第１グループＧ１とした。
そして、分周回路１０、７０の高電位側の電源端子１６、７６を共通接続し、その共通接続部が高電位の電源ＶＤＤに接続されている。また、分周回路１０、７０の低電位側の電源端子１７、７７は共通接続され、その共通接続部が分周回路３０、５０の高電位側の電源端子３６、５６に接続されている。さらに、分周回路３０、５０の低電位側の電源端子３７、５７とは共通接続され、その共通接続部が低電位の電源ＶＳＳに接続されている。
【００３３】
このような構成の第４実施形態によれば、分周回路１０、３０、５０、７０の各消費電流をＩｄ１、Ｉｄ２、Ｉｄ３、Ｉｄ４とすると、分周回路１０、７０の消費電流は（Ｉｄ１＋Ｉｄ４）となり、分周回路３０、５０の消費電流は（Ｉｄ２＋Ｉｄ３）となり、全消費電流は（Ｉｄ１＋Ｉｄ４）＝（Ｉｄ２＋Ｉｄ３）となる。このため、従来回路の消費電流（Ｉｄ１＋Ｉｄ２＋Ｉｄ３＋Ｉｄ４）に比べて、大幅に削減できる。
なお、第４実施形態において、分周回路１０、７０を第１グループＧ１とし、分周回路３０、５０を第２グループＧ２とするようにしても良い。
【００３４】
（分周回路の他の具体例）
次に、本発明の分周器に適用される分周回路の他の具体例について、図６を参照して説明する。
図６に示す分周回路９０は、図１などの本発明の分周器に適用される分周回路の他の具体例であって、図２に示す分周回路１０、３０、５０に代わるものである。
この分周回路９０は、図２に示す分周回路１０、３０、５０と同様にマスタ・スレーブ型のフリップフロップからなり、マスター段のラッチ９１と、スレーブ段のラッチ９２とを含んでいる。
【００３５】
また、分周回路９０は、差動入力信号が入力される入力端子９４、９５と、差動入力信号が２分周された差動出力信号が出力される出力端子９７１、９８１と、差動出力信号が出力される出力端子９７２、９８２と、高電位側の電源端子９６と、低電位側の電源端子９７と、を備えている。
マスター段のラッチ９１は、差動対を構成するＭＯＳトランジスタＱ９１、Ｑ９２と、差動対を構成するＭＯＳトランジスタＱ９３、Ｑ９４と、負荷抵抗Ｒ９１、Ｒ９２と、ＭＯＳトランジスタＱ９１〜Ｑ９４のバルクを電源端子９７に接続する高抵抗Ｒ９５、Ｒ９６と、を備えている。そして、これらの各要素によって増幅段を形成している。
【００３６】
スレーブ段のラッチ９２は、差動対を構成するＭＯＳトランジスタＱ９５、Ｑ９６と、差動対を構成するＭＯＳトランジスタＱ９７、Ｑ９８と、負荷抵抗Ｒ９３、Ｒ９４と、ＭＯＳトランジスタＱ９５〜Ｑ９８のバルクを電源端子９７に接続する高抵抗Ｒ９７、Ｒ９８と、を備えている。そして、これらの各要素によって増幅段を形成している。
ここで、ＭＯＳトランジスタＱ９１〜Ｑ９８は、同一基板上に形成されるとともに、ディープＮウェルにより囲まれている。
【００３７】
次に、マスター段のラッチ９１およびスレーブ段のラッチ９２の具体的な構成について、図６を参照して説明する。
ＭＯＳトランジスタＱ９１、Ｑ９２、Ｑ９７、Ｑ９８の各バルクおよびＭＯＳトランジスタＱ９３、Ｑ９４、Ｑ９５、Ｑ９６の各バルクには、入力端子９４、９５に供給される差動信号からなる入力信号が入力される。ＭＯＳトランジスタＱ９１〜Ｑ９８の各ソースは共通接続され、その共通接続部が電源端子９７に接続されている。
ＭＯＳトランジスタＱ９１、Ｑ９３の各ドレインは、負荷抵抗Ｒ９１を介して電源端子９６に接続されている。ＭＯＳトランジスタＱ９２、Ｑ９４の各ドレインは、負荷抵抗Ｒ９２を介して電源端子９６に接続されている。
【００３８】
ＭＯＳトランジスタＱ９５、Ｑ９７の各ドレインは、負荷抵抗Ｒ９３を介して電源端子９６に接続されている。ＭＯＳトランジスタＱ９６、Ｑ９８の各ドレインは、負荷抵抗Ｒ９４を介して電源端子９６に接続されている。
ＭＯＳトランジスタＱ９１のドレインは、ＭＯＳトランジスタＱ９３のドレイン、ＭＯＳトランジスタＱ９４のゲート、ＭＯＳトランジスタＱ９６のゲート、および出力端子９８２に接続されている。ＭＯＳトランジスタＱ９２のドレインは、ＭＯＳトランジスタＱ９４のドレイン、ＭＯＳトランジスタＱ９３のゲート、ＭＯＳトランジスタＱ９５のゲート、および出力端子９７２に接続されている。
【００３９】
ＭＯＳトランジスタＱ９５のドレインは、ＭＯＳトランジスタＱ９７のドレイン、ＭＯＳトランジスタＱ９８のゲート、ＭＯＳトランジスタＱ９１のゲート、および出力端子９７１に接続されている。ＭＯＳトランジスタＱ９６のドレインは、ＭＯＳトランジスタＱ９８のドレイン、ＭＯＳトランジスタＱ９７のゲート、ＭＯＳトランジスタＱ９２のゲート、および出力端子９８１に接続されている。
【００４０】
このような構成の分周回路９０によれば、ＭＯＳトランジスタＱ９１、Ｑ９２、Ｑ９７、Ｑ９８の各バルクに同じ信号を入力し、ＭＯＳトランジスタＱ９３、Ｑ９４、Ｑ９５、Ｑ９６の各バルクに先の信号とは１８０度位相が異なる信号を入力することで、出力端子９７１、９８１または出力端子９７２、９８２からは２分周された出力信号が取り出すことができる。
【００４１】
そして、このようにＭＯＳトランジスタのバルクに入力信号を供給することで、電源端子９６と電源端子９７との間の電位（ＶＤＤ−ＧＮＤ間の電位）が低くても分周回路を動作させることができるため、消費電力のさらなる削減が可能となる。
また、上記の分周回路９０は、通常２段のＭＯＳトランジスタが必要である分周回路１０、３０、５０に対して、１段のＭＯＳトランジスタで分周回路が実現できるため、全体の消費電力をさらに下げることができる。
【００４２】
なお、図６に示す分周回路９０では、バイアス回路については省略したが、バイアス回路の構成は、分周器１０、３０、５０の夫々のバイアス回路１３、３３、５３の構成と同じであるので、その説明を省略する。
また、図６示す分周回路９０の例では、入力信号を２分周（周波数を１／２）して出力する場合について説明したが、２分周に限定されるものではなく、分周比（分周数）は問わない。
【産業上の利用可能性】
【００４３】
本発明の分周器は、消費電流の低減化が要求される各種の通信機器などに適用することができる。
【符号の説明】
【００４４】
１０、３０、５０、７０、９０・・・分周回路
１３、３３、５３・・・バイアス回路
１６、３６、５６、７６、９６・・・高電位側の電源端子
１７、３７、５７、７７、９７・・・低電位側の電源端子
Ｃ１〜Ｃ４・・・キャパシタ
Ｇ１・・・第１グループ
Ｇ２・・・第２グループ

【特許請求の範囲】
【請求項１】
第１の電源端子と第２の電源端子とを有する分周回路をＮ個直列接続させた分周器であって、
前記Ｎ個の分周回路を第１のグループと第２のグループとに分割させ、
前記第１のグループの分周回路の第１の電源端子が第１の電源に接続され、
前記第２のグループの分周回路の第２の電源端子が第２の電源に接続され、
前記第１のグループの分周回路の第２の電源端子と前記第２のグループの分周回路の第１の電源端子とが接続されていることを特徴とする分周器。
【請求項２】
前記第１のグループの分周回路は、初段の分周回路であることを特徴とする請求項１に記載の分周器。
【請求項３】
前記Ｎ個の分周回路の分割は、前記第１のグループの分周回路の合計の消費電流と、前記第２のグループの分周回路の合計の消費電流とが同じになるように行うことを特徴とする請求項１または請求項２に記載の分周器。
【請求項４】
前記Ｎ個の分周回路の各々は、マスタ・スレーブ型のフリップフロップを有することを特徴とする請求項１乃至請求項３のうちのいずれかの請求項に記載の分周器。
【請求項５】
前記Ｎ個の分周回路の各々は、
差動入力信号が入力される第１及び第２の入力端子と、
差動入力信号が分周された差動出力信号が出力される第１及び第２の出力端子と、
縦続接続される複数の増幅段と、
を備え、
前記複数の増幅段の各々は、
各バルクが前記第１の入力端子に接続され、各ドレインが抵抗を介して前記第１の電源端子に接続され、各ソースが前記第２の電源端子に接続される第１及び第２のＭＯＳトランジスタと、
バルクが前記第２の入力端子に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電源端子に接続される第３のＭＯＳトランジスタと、
バルクが前記第２の入力端子に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電源端子に接続される第４のＭＯＳトランジスタと、
を有し、
前記複数の増幅段の前段と後段とは、
前段の第１のＭＯＳトランジスタのドレインが、後段の第２のＭＯＳトランジスタのゲートに接続され、
前段の第２のＭＯＳトランジスタのドレインが、後段の第１のＭＯＳトランジスタのゲートに接続され、
かつ、前記複数の増幅段の終段と初段とは、
終段の第１のＭＯＳトランジスタのドレインが、前記第１の出力端子と初段の第１のＭＯＳトランジスタのゲートとに接続され、
終段の第２のＭＯＳトランジスタのドレインが、前記第２の出力端子と初段の第２のＭＯＳトランジスタのゲートとに接続されることを特徴とする請求項１乃至請求項３のうちのいずれかの請求項に記載の分周器。
【請求項６】
前記Ｎ個の分周回路は、キャパシタを介して直列接続させたことを特徴とする請求項１乃至請求項５のうちのいずれかの請求項に記載の分周器。
【請求項７】
前記Ｎ個の分周回路の各々は、分周回路の入力端に印加させるバイアスを生成するバイアス回路を含むことを特徴とする請求項１乃至請求項６のうちのいずれかの請求項に記載の分周器。

【図１】