半導体パッケージ
【課題】差動モード信号の反射とコモンモード信号の反射とを個別に制御する。
【解決手段】半導体パッケージ内の整合回路２０において、第１および第２の信号端子２ｐ，２ｎは、半導体チップ１０に設けられた差動信号の入出力用の一対のパッド１ｐ，１ｎとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成される。第３および第４の信号端子３ｐ，３ｎは、差動信号伝送用の一対の線路１２ｐ，１２ｎとそれぞれ接続され、互いに容量結合するように構成される。第１〜第４の補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、第１〜第４の信号端子２ｐ，２ｎ，３ｐ，３ｎとそれぞれ容量結合するように構成されるとともに、各々が接地電位と直接またはインダクタを介して接続される。第１のインダクタ５ｐは、第１および第３の信号端子２ｐ，３ｐ間に設けられる。第２のインダクタ５ｎは、第２および第４の信号端子２ｎ，３ｎ間に設けられる。
【解決手段】半導体パッケージ内の整合回路２０において、第１および第２の信号端子２ｐ，２ｎは、半導体チップ１０に設けられた差動信号の入出力用の一対のパッド１ｐ，１ｎとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成される。第３および第４の信号端子３ｐ，３ｎは、差動信号伝送用の一対の線路１２ｐ，１２ｎとそれぞれ接続され、互いに容量結合するように構成される。第１〜第４の補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、第１〜第４の信号端子２ｐ，２ｎ，３ｐ，３ｎとそれぞれ容量結合するように構成されるとともに、各々が接地電位と直接またはインダクタを介して接続される。第１のインダクタ５ｐは、第１および第３の信号端子２ｐ，３ｐ間に設けられる。第２のインダクタ５ｎは、第２および第４の信号端子２ｎ，３ｎ間に設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体パッケージ（ＩＣ（Integrated Circuit）パッケージ）に関し、特に高周波差動信号用の整合回路を備えた半導体パッケージに関する。
【背景技術】
【０００２】
従来のＩＣパッケージでは、特に半導体チップとパッケージ基板との接続部において、ボンディングワイヤ等のインピーダンス不整合部による反射増加が問題となっている。この対策として、容量回路によってインピーダンス整合を取る方法（たとえば、特開２０１０−２０６０８４号公報（特許文献１）参照）や、入出力線路をインピーダンス変成器として使用する方法（たとえば、特開平５−３７２０９号公報（特許文献２）参照）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６０８４号公報
【特許文献２】特開平５−３７２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｇｂｐｓを超えるような高速なディジタル伝送では、差動伝送方式が一般的である。差動伝送方式の多くの規格において、差動モードとコモンモードのそれぞれについて反射を一定以下にしなければならないという規定が設けられていることが多い。すなわち、最適な設計を行なおうとすると、差動モード信号の反射とコモンモード信号の反射とを個別に制御するような整合回路が必要になる。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、その目的は、差動モード信号の反射とコモンモード信号の反射とを個別に制御できる整合回路を備えた半導体パッケージを提供することである。
【課題を解決するための手段】
【０００６】
この発明は一局面において半導体パッケージであって、パッケージ基板と、一対の線路と、整合回路とを備える。一対の線路は、パッケージ基板に設けられ、差動信号を伝送するためのものである。整合回路は、一対の線路と半導体チップとの間でインピーダンス整合をとるために、パッケージ基板に設けられる。整合回路は、第１〜第４の信号端子と、第１〜第４の補助端子と、第１および第２のインダクタとを含む。第１および第２の信号端子は、パッケージ基板の主面上に設けられ、半導体チップに設けられた差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成される。第３および第４の信号端子は、一対の線路とそれぞれ接続され、互いに容量結合するように構成される。第１〜第４の補助端子は、第１〜第４の信号端子とそれぞれ容量結合するように構成されるとともに、各々が接地電位と直接またはインダクタを介して接続される。第１のインダクタは、第１および第３の信号端子間に設けられる。第２のインダクタは、第２および第４の信号端子間に設けられる。
【発明の効果】
【０００７】
この発明によれば、第１および第２の信号端子間ならびに第３および第４の信号端子間は、差動モードでは容量として機能するが、コモンモードでは容量として機能しない。このため、差動モードの反射とコモンモードの反射とを個別に制御できる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による半導体パッケージ１００の内部構成を模式的に示す斜視図である。
【図２】差動線路対１２ｐ，１２ｎと半導体チップ１０に設けられた差動レシーバ３０Ａとの接続関係を模式的に示す図である。
【図３】差動線路対１２ｐ、１２ｎと半導体チップ１０に設けられた差動ドライバ３０Ｂとの接続関係を模式的に示す図である。
【図４】図２、図３の等価回路図である。
【図５】差動モード信号に対して図４の等価回路を変形した図である。
【図６】コモンモード信号に対して図４の等価回路を変形した図である。
【図７】整合回路２０の等価回路図である。
【図８】差動モード信号の場合ついて、図７の整合回路２０の等価回路を変形した図である。
【図９】コモンモード信号の場合について、図７の整合回路２０の等価回路を変形した図である。
【図１０】整合回路２１の等価回路図である。
【図１１】差動モード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。
【図１２】図１１の整合回路２１ｐの等価回路図をさらに簡略化した図である。
【図１３】コモンモード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。
【図１４】図１３の整合回路２１ｐの等価回路図をさらに簡略化した図である。
【図１５】この発明の実施の形態２による半導体パッケージ１０１の内部構成を模式的に示す斜視図である。
【図１６】この発明の実施の形態３による半導体パッケージ１０２の内部構成を模式的に示す斜視図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。
【発明を実施するための形態】
【０００９】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１０】
＜実施の形態１＞
［半導体パッケージ１００の内部構成］
図１は、この発明の実施の形態１による半導体パッケージ（ＩＣ（Integrated Circuit）パッケージ）１００の内部構成を模式的に示す斜視図である。図１を参照して、半導体パッケージ１００は、パッケージ基板１１と、パッケージ基板１１の主面１１Ａに設けられた一対の線路１２ｐ，１２ｎと、パッケージ基板１１に設けられた整合回路２０とを含む。なお、図１では、パッケージ基板１１の裏面１１ＢにグランドプレーンＧＮＤが形成されているとしているが、パッケージ基板１１が多層の場合には、内層（主面１１Ａと裏面１１Ｂの間の層）の適当な層をグランドプレーンとしてもよい。
【００１１】
半導体チップ（ＩＣチップ）１０は、パッケージ基板１１の主面１１Ａ上に実装される。半導体チップ１０の主面（パッケージ基板１１との接着面の反対側）上には、正相信号用パッド１ｐ、逆相信号用パッド１ｎが互いに隣接して設けられ、さらに正相信号用パッド１ｐ、逆相信号用パッド１ｎを挟むように接地電位を有するＧＮＤ用パッド１ｇ１，１ｇ２が設けられる。ＧＮＤ用パッド１ｇ１は、正相信号用パッド１ｐの近傍に設けられ、ＧＮＤ用パッド１ｇ２は、逆相信号用パッド１ｎの近傍に設けられる。
【００１２】
一対の線路１２ｐ，１２ｎは、正相信号および逆相信号からなる差動信号の伝送に用いられる。以下では、差動線路対１２ｐ，１２ｎとも記載する。半導体チップ１０は、差動線路対１２ｐ，１２ｎを介して、半導体パッケージ１００の外部との間で差動信号の入出力を行なう。なお、ディジタル信号のデータレートは、たとえば、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）の場合には数Ｇｂｐｓであり、光通信用の電気インターフェースの場合には数十Ｇｂｐｓである。周波数に換算すると、おおよそ、数十ＭＨｚ〜数十ＧＨｚの範囲である。
【００１３】
整合回路２０は、一対の線路１２ｐ，１２ｎと半導体チップ１０との間でインピーダンス整合をとるためにパッケージ基板１１に設けられる。図１に示すように、整合回路２０は、正相信号用端子２ｐ，３ｐおよび逆相信号用端子２ｎ，３ｎを含む。
【００１４】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、パッケージ基板１１の主面１１Ａ上に設けられる。正相信号用端子２ｐは、半導体チップ１０の正相信号用パッド１ｐとボンディングワイヤ４ｐを介して接続され、逆相信号用端子２ｎは、半導体チップ１０の逆相信号用パッド１ｎとボンディングワイヤ４ｎを介して接続される。
【００１５】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、互いに容量結合するように構成される。図１の場合、矩形状の正相信号用端子２ｐおよび逆相信号用端子２ｎの各々の端部には互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタ（Interdigital Capacitor）ＣＣ１が構成される。
【００１６】
なお、正相信号用端子２ｐおよび逆相信号用端子２ｎ間の容量構造はインターディジタルキャパシタに限られない。たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。信号用端子２ｐ，２ｎ間に平行平板型キャパシタを構成する場合には、たとえば、一方の信号用端子を他方の信号用端子に近接する方向に延在して上部電極とし、上部電極の下層に形成された下部電極と他方の信号用端子とをコンタクトホールを介して接続する。
【００１７】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、図１の場合、パッケージ基板１１の主面１１Ａ上に設けられる。正相信号用端子３ｐは正相信号用の線路１２ｐの端部と接続され、逆相信号用端子３ｎは逆相信号用の線路１２ｎの端部と接続される。
【００１８】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、互いに容量結合するように構成される。図１の場合、矩形状の正相信号用端子３ｐおよび逆相信号用端子３ｎの各々の端部に互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタＣＣ２が構成される。信号用端子３ｐ，３ｎ間の容量構造は、たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。
【００１９】
整合回路２０は、さらに、正相信号用端子２ｐ，３ｐ間に設けられたインダクタ５ｐと、逆相信号用端子２ｎ，３ｎ間に設けられたインダクタ５ｎとを含む。図１の場合、インダクタ５ｐ，５ｎは、線路１２ｐ，１２ｎよりも幅狭に形成されることによって特性インピーダンスを高くしたものである（以下では、「高インピーダンス線路５ｐ，５ｎ」とも記載する）。
【００２０】
整合回路２０は、さらに、補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２を含む。補助端子２ｇ１は正相信号用端子２ｐと容量結合するように構成され、補助端子２ｇ２は逆相信号用端子２ｎと容量結合するように構成される。補助端子３ｇ１は正相信号用端子３ｐと容量結合するように構成され、補助端子３ｇ２は逆相信号用端子３ｎと容量結合するように構成される。
【００２１】
図１の場合、補助端子２ｇ１，２ｇ２は、パッケージ基板１１の主面１１Ａ上で正相信号用端子２ｐおよび逆相信号用端子２ｎを挟むように配置される。そして、補助端子２ｇ１と正相信号用端子２ｐとの間にはインターディジタルキャパシタＣＰ１が形成され、補助端子２ｇ２と逆相信号用端子２ｎとの間にはインターディジタルキャパシタＣＮ１が形成される。同様に、補助端子３ｇ１，３ｇ２は、パッケージ基板１１の主面１１Ａ上で正相信号用端子３ｐおよび逆相信号用端子３ｎを挟むように配置される。補助端子３ｇ１と正相信号用端子３ｐとの間にはインターディジタルキャパシタＣＰ２が形成され、補助端子３ｇ２と逆相信号用端子３ｎとの間にはインターディジタルキャパシタＣＮ２が形成される。容量構造としては、インターディジタルキャパシタに代えて、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。
【００２２】
補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２の各々は、さらに、接地電位に直接またはインダクタを介して接続される。図１の場合、補助端子２ｇ１は、インダクタとしてのボンディングワイヤ４ｇ１を介して半導体チップ１０のＧＮＤ用パッド１ｇ１と接続される。補助端子２ｇ２は、インダクタとしてのボンディングワイヤ４ｇ２を介して半導体チップ１０のＧＮＤ用パッド１ｇ２と接続される。補助端子３ｇ１は、インダクタとしての高インピーダンス線路５ｇ１を介して補助端子２ｇ１と接続される（したがって、補助端子３ｇ１はインダクタ５ｇ１，４ｇ１を介して接地電位に接続される）。補助端子３ｇ２は、インダクタとしての高インピーダンス線路５ｇ２を介して補助端子２ｇ２と接続される（したがって、補助端子３ｇ２はインダクタ５ｇ２，４ｇ２を介して接地電位に接続される）。
【００２３】
補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、さらに、パッケージ基板１１に設けられたグランドプレーンＧＮＤとコンタクトホールを介して接続されるように構成されていてもよい。
【００２４】
なお、およその値として、インターディジタルキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の各容量値は０．１ｐＦ〜１ｐＦ程度であり、インダクタ５ｐ，５ｎ，５ｇ１，５ｇ２の各インダクタンス値は０．１ｎＨ〜１ｎＨ程度である。ただし、容量値およびインダクタンス値はこの範囲に限定されるものではない。
【００２５】
［差動モード信号およびコモンモード信号の整合について］
まず、整合回路２０の動作を説明する上で前提となる差動モード信号およびコモンモード信号の整合について説明する。
【００２６】
図２は、差動線路対１２ｐ，１２ｎと半導体チップ１０に設けられた差動レシーバ３０Ａとの接続関係を模式的に示す図である。
【００２７】
図３は、差動線路対１２ｐ、１２ｎと半導体チップ１０に設けられた差動ドライバ３０Ｂとの接続関係を模式的に示す図である。図２、図３を参照して、差動線路対１２ｐ，１２ｎは、差動モード信号に対してＺｄｉｆｆの特性インピーダンスを有し、コモンモード信号に対してＺｃｏｍｍの特性インピーダンスを有しているものとする。差動線路対１２ｐ，１２ｎは、差動レシーバ３０Ａ（差動ドライバ３０Ｂ）と、インダクタ（ボンディングワイヤ）４ｐ，４ｎおよび整合回路２０を介して接続される。
【００２８】
なお、本願発明が関係する高速ディジタル通信（シグナルインテグリティ）の分野と異なり、マイクロ波の分野では、線路１本当たりの特性インピーダンスとしてｅｖｅｎモードインピーダンスＺｅｖｅｎ、ｏｄｄモードインピーダンスＺｏｄｄという用語が用いられる。Ｚｃｏｍｍ＝Ｚｅｖｅｎ／２、Ｚｄｉｆｆ＝Ｚｏｄｄ×２の関係がある。
【００２９】
図４は、図２、図３の等価回路図である。図４では、図２の差動レシーバ３０Ａの各入力端子の入力インピーダンス（負荷抵抗）をＺＬとし、図３の差動ドライバ３０Ｂの各出力端子の出力インピーダンス（負荷抵抗）をＺＬとしている。負荷抵抗ＺＬの一端は接地される。一般的にＺＬ＝５０Ωであることが多い。
【００３０】
図５は、差動モード信号に対して図４の等価回路を変形した図である。図５に示すように、差動モード信号の場合には、正極側線路と負極側線路との間の負荷抵抗が２×ＺＬに変形できる。一般に、線路の差動モードインピーダンスＺｄｉｆｆは、この負荷抵抗２×ＺＬと整合するように、すなわち、Ｚｄｉｆｆ＝２×ＺＬと設計される。一例として、ＺＬ＝５０Ωの場合には、Ｚｄｉｆｆ＝１００Ωとなる。整合回路２０は、ボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合を補償するために設けられている。
【００３１】
図６は、コモンモード信号に対して図４の等価回路を変形した図である。図６に示すように、コモンモード信号の場合には、正極側線路と負極側線路との間に共通の対地抵抗ＺＬ／２があるように変形できる。一般に線路のコモンモードインピーダンスは、この負荷抵抗ＺＬ／２と整合するように、すなわち、Ｚｃｏｍｍ＝ＺＬ／２となるように設計される。一例として、ＺＬ＝５０Ωの場合は、Ｚｃｏｍｍ＝２５Ωとなる。整合回路２０は、ボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合を補償するために設けられている。
【００３２】
［整合回路の動作］
次に整合回路の動作について説明する。
【００３３】
パッケージ基板１１上の高インピーダンス線路５ｇ１，５ｐ，５ｎ，５ｇ２は、線路１２ｐ，１２ｎよりも高い特性インピーダンスを持つためインダクタンスとして機能する。正相信号用端子２ｐと補助端子２ｇ１との間、逆相信号用端子２ｎと補助端子２ｇ２との間、正相信号用端子３ｐと補助端子３ｇ１との間、ならびに正相信号用端子３ｎと補助端子３ｇ２との間は、それぞれ信号線と接地電位間の対地容量ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２として機能する。
【００３４】
まず、差動線路対１２ｐ，１２ｎから差動モード信号が伝送されてきた場合について説明する。この場合、正相信号用端子２ｐと逆相信号用端子２ｎとの間および正相信号用端子３ｐと逆相信号用端子３ｎとの間にはそれぞれ差動信号が印加されるので、信号用端子２ｐ，２ｎ間および信号用端子３ｐ，３ｎ間には、それぞれ仮想接地が形成される。このため、信号用端子２ｐ，２ｎ間のキャパシタＣＣ１は、正相信号用端子２ｐと仮想接地との間の対地容量（ＣＣ１ａとする）と、逆相信号用端子２ｎと仮想接地との間の対地容量（ＣＣ１ｂとする）とに分離できる。同様に、信号用端子３ｐ，３ｎ間のキャパシタＣＣ２は、正相信号用端子３ｐと仮想接地との間の対地容量（ＣＣ２ａとする）と、逆相信号用端子３ｎと仮想接地との間の対地容量（ＣＣ２ｂとする）とに分離できる。ここで、仮にキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の各容量値を等しい値Ｃと仮定すると、対地容量ＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂの各容量値は２Ｃ（すなわち、対地容量ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の２倍）となるため効率的に容量を構成することができる。
【００３５】
したがって、差動モード信号に対する整合回路２０は、第１の端子群２ｇ１，２ｐ，２ｎ，２ｇ２に接続される第１の対地容量構造と、第２の端子群３ｇ１，３ｐ，３ｎ，３ｇ２に接続される第２の対地容量構造と、第１および第２の端子群を接続する高インピーダンス線路５ｇ１、５ｐ、５ｎ、５ｇ２からなるインダクタンス構造とを含む。すわなち、整合回路２０は、容量−インダクタンス−容量のラダー（ladder）回路を構成する。このラダー回路によって、半導体チップ１０とパッケージ基板１１との間に接続されたボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合が補償される。この結果、差動モード信号入力に対して反射が低減される。
【００３６】
次に、差動線路対１２ｐ，１２ｎからコモンモード信号が伝送されてきた場合について説明する。この場合、正相信号用端子２ｐと逆相信号用端子２ｎとの間および正相信号用端子３ｐと逆相信号用端子３ｎとの間には同相信号が印加されるので、正相信号用端子２ｐと逆相信号用端子２ｎとは同電位となり、正相信号用端子３ｐと逆相信号用端子３ｎとは同電位となる。この結果、いずれの端子間（２ｐと２ｎの間および３ｐと３ｎの間）にも容量が生じない。したがって、第１の対地容量構造、インダクタンス構造、および第２の対地容量構造によってラダー回路が形成されることにより、コモンモード信号入力に対して反射が低減されるのは差動モード信号の場合とで同じであるが、コモンモード信号の場合には、第１および第２の対地容量構造の容量値を差動モード信号入力の場合と異ならせることができる。
【００３７】
以上をまとめると、信号用端子と補助端子との間のキャパシタＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２と、信号用端子間のキャパシタＣＣ１，ＣＣ２とを組み合わせることによって、差動モード入力とコモンモード入力とで異なる回路パラメータの整合回路を構成することができる。この結果、差動モード入力とコモンモード入力とで異なる反射率を規定しているような差動インターフェースの規格に対しても、差動モードとコモンモードとで個別に適切に整合回路を設計することが可能となる。
【００３８】
［整合回路の等価回路］
以下、上記の説明を補足するために、図１の整合回路の等価回路図について説明する。以下の説明では、図１において、補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２がコンタクトホールを介してグランドプレーンと接続されていない場合を整合回路２０と記載し、グランドプレーンと接続されている場合を整合回路２１と記載する。
【００３９】
図７は、整合回路２０の等価回路図である。図７において、図１と対応する部分には同一の参照符号を付している。補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、グランドプレーンとコンタクトホールを介して接続されていない。図７の端子２ｐ，２ｎ，３ｐ，３ｎ，２ｇ１，２ｇ２，３ｇ２，３ｇ２と接地ＧＮＤ（グランドプレーン）との間には寄生容量が存在するが、図７では図解を容易にするために図示を省略している。
【００４０】
なお、図１のキャパシタＣＣ１は、図７では等しい容量値のキャパシタＣＣ１ａ，ＣＣ１ｂの直列接続として示している。キャパシタＣＣ１ａおよびＣＣ１ｂの接続ノードをＶＧ１とする。同様に、図１のキャパシタＣＣ２は、図７では等しい容量値のキャパシタＣＣ２ａ，ＣＣ２ｂの直列接続として示している。キャパシタＣＣ２ａおよびＣＣ２ｂの接続ノードをＶＧ２とする。
【００４１】
図８は、差動モード信号の場合ついて、図７の整合回路２０の等価回路を変形した図である。差動モード信号の場合、図７のノードＶＧ１，ＶＧ２は仮想接地となる。この場合、図７の整合回路２０の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図８では正相信号用の整合回路２０ｐが示されている。
【００４２】
図９は、コモンモード信号の場合について、図７の整合回路２０の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図９には正相信号用の整合回路２０ｐが示されている。
【００４３】
コモンモード信号の場合には、図７の等価回路において、端子２ｐと端子２ｎとが同電位となり、端子３ｐと端子３ｎとが同電位となる。したがって、図７のキャパシタＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂは存在しないのと同じになる。したがって、図８の等価回路からキャパシタＣＣ１ａ，ＣＣ２ａを削除したものが、図９の等価回路になる。
【００４４】
図１０は、整合回路２１の等価回路図である。図１０において、図１と対応する部分には同一の参照符号を付している。図１０の場合には、図１の補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、グランドプレーンとコンタクトホールを介して接続されている。図１０には、このコンタクトホールに起因して生じる補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２と接地ＧＮＤ（グランドプレーン）との間の寄生インダクタンスＬＰ１，ＬＮ１，ＬＰ２，ＬＮ２も示されている。なお、図１０の端子２ｐ，２ｎ，３ｐ，３ｎと接地ＧＮＤ（グランドプレーン）との間には寄生容量が存在するが、図１０では図解を容易にするために図示を省略している。
【００４５】
図７の場合と同様に、図１のキャパシタＣＣ１は、図１０では等しい容量値のキャパシタＣＣ１ａ，ＣＣ１ｂの直列接続として示し、図１のキャパシタＣＣ２は、図１０では等しい容量値のキャパシタＣＣ２ａ，ＣＣ２ｂの直列接続として示している。
【００４６】
図１１は、差動モード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。差動モード信号の場合、図１０のノードＶＧ１，ＶＧ２は仮想接地となる。この場合、図１０の整合回路２１の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図１１では正相信号用の整合回路２１ｐが示されている。
【００４７】
図１２は、図１１の整合回路２１ｐの等価回路図をさらに簡略化した図である。図１２の等価回路図は、図１１において寄生インダクタンスＬＰ１，ＬＰ２がインダクタ５ｇ１，５ｐのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ５ｇ１，４ｇ１の各々は、両端が接地されるので存在しないものと考えることができる。したがって、図１２に示すように、正相信号用端子２ｐの対地容量は、キャパシタＣＣ１ａ，ＣＰ１を並列接続することによって得られる容量値に等しく、正相信号用端子３ｐの対地容量は、キャパシタＣＣ２ａ，ＣＰ２を並列接続することによって得られる容量値に等しい。たとえば、図１のキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＰ２の容量値をＣとすると、端子２ｐ，３ｐの各々の対地容量は３Ｃとなる。
【００４８】
図１３は、コモンモード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図１３には正相信号用の整合回路２１ｐが示されている。
【００４９】
コモンモード信号の場合には、図１０の等価回路において、端子２ｐと端子２ｎとが同電位となり、端子３ｐと端子３ｎとが同電位となる。したがって、図１０のキャパシタＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂは存在しないのと同じになる。この結果、図１３の等価回路が得られる。
【００５０】
図１４は、図１３の整合回路２１ｐの等価回路図をさらに簡略化した図である。図１４の等価回路図は、図１３において寄生インダクタンスＬＰ１，ＬＰ２がインダクタ５ｇ１，５ｐのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ５ｇ１，４ｇ１の各々は、両端が接地されるので存在しないものと考えることができる。具体的に、図１のキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＰ２の容量値をＣとすると、端子２ｐ，３ｐの各々の対地容量はＣとなる。
【００５１】
［実施の形態１の効果のまとめ］
以上の構成の半導体パッケージ１００による効果を以下に総括的に列挙する。
【００５２】
端子２ｐ，２ｎ，２ｇ１，２ｇ２からなる第１の端子群に接続された第１の容量素子群と、端子３ｐ，３ｎ，３ｇ１，３ｇ２からなる第２の端子群に接続された第２の容量素子群と、第１および第２の端子群を接続するインダクタ５ｐ，５ｎ，５ｇ１，５ｇ２とを含む、容量−インダクタンス−容量のラダー（ladder）回路が構成される。このラダー回路は、全体としてボンディングワイヤによるインピーダンス不整合を補償する整合回路２０（２１）として機能するので、反射が低減される。
【００５３】
信号用端子２ｐ，２ｎ間および信号用端子３ｐ，３ｎ間は、差動モード信号に対しては容量として機能するが、コモンモード信号では容量として機能しない。したがって、差動モードとコモンモードとで個別に整合回路が設計可能となる。
【００５４】
差動モード信号に対しては、正相信号用端子と仮想接地との間の容量値ならびに逆相信号用端子と仮想接地との間の容量値は、信号用端子と補助端子との間に設けられた同構造のキャパシタの容量値の２倍となるので、差動モード信号に対して効率的な設計が可能となる。
【００５５】
補助端子２ｇ１と３ｇ１との間ならびに補助端子２ｇ２と３ｇ２との間もインダクタ５ｇ１，５ｇ２でそれぞれ接続されている。したがって、信号線のみにインダクタ５ｐ，５ｎが直列に挿入される通常のラダー回路による整合回路に比べて、インダクタンス値が増加するので、効率的な設計が可能となる。
【００５６】
＜実施の形態２＞
図１５は、この発明の実施の形態２による半導体パッケージ１０１の内部構成を模式的に示す斜視図である。図１５の半導体パッケージ１０１に設けられた整合回路４０（４１）は、高インピーダンス線路５ｐ，５ｎ，５ｇ１，５ｇ２に代えてボンディングワイヤ６ｐ，６ｎ，６ｇ１，６ｇ２が設けられている点で、図１の整合回路２０（２１）と異なる。図１５のその他の点は図１の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５７】
図１５の半導体パッケージ１０１によれば、実施の形態１の半導体パッケージ１００と同様の効果に加えて、整合回路４０（４１）に設けられるインダクタをボンディングワイヤで構成しているので、半導体パッケージの製造後においても、インダクタンス値を容易に変更できるという効果が得られる。
【００５８】
＜実施の形態３＞
図１６は、この発明の実施の形態３による半導体パッケージ１０２の内部構成を模式的に示す斜視図である。
【００５９】
図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。図１６〜図１８を参照して、半導体パッケージ１０２に設けられた整合回路４２は、正相信号用端子２ｐ，３ｐ、逆相信号用端子２ｎ，３ｎ、およびインダクタ５ｐ，５ｎを含む。これらの構成は、図１の場合と同じであるので、以下、簡単に説明する。
【００６０】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、パッケージ基板１１の主面１１Ａ上に設けられ、半導体チップ１０の信号用パッド１ｐ，１ｎとボンディングワイヤ４ｐ，４ｎを介してそれぞれ接続される。正相信号用端子２ｐおよび逆相信号用端子２ｎは、インターディジタルキャパシタＣＣ１によって互いに容量結合するように構成される。
【００６１】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、パッケージ基板１１の主面１１Ａ上に設けられ、差動信号用の線路１２ｐ，１２ｎの端部とそれぞれ接続される。正相信号用端子３ｐおよび逆相信号用端子３ｎは、インターディジタルキャパシタＣＣ２によって互いに容量結合するように構成される。
【００６２】
インダクタ５ｐは、正相信号用端子２ｐ，３ｐ間を接続する高インピーダンス線路であり、インダクタ５ｎは、逆相信号用端子２ｎ，３ｎ間を接続する高インピーダンス線路である。
【００６３】
整合回路４２は、さらに、パッケージ基板１１の内部に、信号用端子２ｐ，２ｎ，３ｐ，３ｎとそれぞれ対向して設けられる補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２を含む。補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、パッケージ基板１１の裏面１１Ｂに設けられたグランドプレーンＧＮＤとコンタクトホール３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２をそれぞれ介して接続される。正相信号用端子２ｐと補助端子２ｇ１とによって平行平板コンデンサＣＰ１が構成され、逆相信号用端子２ｎと補助端子２ｇ２とによって平行平板コンデンサＣＮ１が構成される。同様に、正相信号用端子３ｐと補助端子３ｇ１とによって平行平板コンデンサＣＰ２が構成され、逆相信号用端子３ｎと補助端子３ｇ２とによって平行平板コンデンサＣＮ２が構成される。コンタクトホール３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２による寄生インダクタンスが無視できるものとすれば、整合回路４２の等価回路は、差動モード信号に対しては図１２の等価回路で表わされ、コモンモード信号に対しては図１４の等価回路で表わされる。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１ｇ１，１ｇ２ ＧＮＤ用パッド、１ｎ 逆相信号用パッド、１ｐ 正相信号用パッド、２ｇ１，２ｇ２，３ｇ１，３ｇ２ 補助端子、２ｎ，３ｎ 逆相信号用端子、２ｐ，３ｐ 正相信号用端子、４ｐ，４ｎ，４ｇ１，４ｇ２，６ｐ，６ｎ，６ｇ１，６ｇ２ ボンディングワイヤ（インダクタ）、５ｐ，５ｎ，５ｇ１，５ｇ２ 高インピーダンス線路（インダクタ）、１０ 半導体チップ、１１ パッケージ基板、１１Ａ 主面、１１Ｂ 裏面、１２ｎ，１２ｐ 差動信号用線路、２０，２１，４０，４１，４２ 整合回路、３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２ コンタクトホール、１００，１０１，１０２ 半導体パッケージ、ＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２，ＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂ キャパシタ、ＧＮＤ 接地。
【技術分野】
【０００１】
この発明は、半導体パッケージ（ＩＣ（Integrated Circuit）パッケージ）に関し、特に高周波差動信号用の整合回路を備えた半導体パッケージに関する。
【背景技術】
【０００２】
従来のＩＣパッケージでは、特に半導体チップとパッケージ基板との接続部において、ボンディングワイヤ等のインピーダンス不整合部による反射増加が問題となっている。この対策として、容量回路によってインピーダンス整合を取る方法（たとえば、特開２０１０−２０６０８４号公報（特許文献１）参照）や、入出力線路をインピーダンス変成器として使用する方法（たとえば、特開平５−３７２０９号公報（特許文献２）参照）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６０８４号公報
【特許文献２】特開平５−３７２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｇｂｐｓを超えるような高速なディジタル伝送では、差動伝送方式が一般的である。差動伝送方式の多くの規格において、差動モードとコモンモードのそれぞれについて反射を一定以下にしなければならないという規定が設けられていることが多い。すなわち、最適な設計を行なおうとすると、差動モード信号の反射とコモンモード信号の反射とを個別に制御するような整合回路が必要になる。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、その目的は、差動モード信号の反射とコモンモード信号の反射とを個別に制御できる整合回路を備えた半導体パッケージを提供することである。
【課題を解決するための手段】
【０００６】
この発明は一局面において半導体パッケージであって、パッケージ基板と、一対の線路と、整合回路とを備える。一対の線路は、パッケージ基板に設けられ、差動信号を伝送するためのものである。整合回路は、一対の線路と半導体チップとの間でインピーダンス整合をとるために、パッケージ基板に設けられる。整合回路は、第１〜第４の信号端子と、第１〜第４の補助端子と、第１および第２のインダクタとを含む。第１および第２の信号端子は、パッケージ基板の主面上に設けられ、半導体チップに設けられた差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成される。第３および第４の信号端子は、一対の線路とそれぞれ接続され、互いに容量結合するように構成される。第１〜第４の補助端子は、第１〜第４の信号端子とそれぞれ容量結合するように構成されるとともに、各々が接地電位と直接またはインダクタを介して接続される。第１のインダクタは、第１および第３の信号端子間に設けられる。第２のインダクタは、第２および第４の信号端子間に設けられる。
【発明の効果】
【０００７】
この発明によれば、第１および第２の信号端子間ならびに第３および第４の信号端子間は、差動モードでは容量として機能するが、コモンモードでは容量として機能しない。このため、差動モードの反射とコモンモードの反射とを個別に制御できる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による半導体パッケージ１００の内部構成を模式的に示す斜視図である。
【図２】差動線路対１２ｐ，１２ｎと半導体チップ１０に設けられた差動レシーバ３０Ａとの接続関係を模式的に示す図である。
【図３】差動線路対１２ｐ、１２ｎと半導体チップ１０に設けられた差動ドライバ３０Ｂとの接続関係を模式的に示す図である。
【図４】図２、図３の等価回路図である。
【図５】差動モード信号に対して図４の等価回路を変形した図である。
【図６】コモンモード信号に対して図４の等価回路を変形した図である。
【図７】整合回路２０の等価回路図である。
【図８】差動モード信号の場合ついて、図７の整合回路２０の等価回路を変形した図である。
【図９】コモンモード信号の場合について、図７の整合回路２０の等価回路を変形した図である。
【図１０】整合回路２１の等価回路図である。
【図１１】差動モード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。
【図１２】図１１の整合回路２１ｐの等価回路図をさらに簡略化した図である。
【図１３】コモンモード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。
【図１４】図１３の整合回路２１ｐの等価回路図をさらに簡略化した図である。
【図１５】この発明の実施の形態２による半導体パッケージ１０１の内部構成を模式的に示す斜視図である。
【図１６】この発明の実施の形態３による半導体パッケージ１０２の内部構成を模式的に示す斜視図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。
【発明を実施するための形態】
【０００９】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１０】
＜実施の形態１＞
［半導体パッケージ１００の内部構成］
図１は、この発明の実施の形態１による半導体パッケージ（ＩＣ（Integrated Circuit）パッケージ）１００の内部構成を模式的に示す斜視図である。図１を参照して、半導体パッケージ１００は、パッケージ基板１１と、パッケージ基板１１の主面１１Ａに設けられた一対の線路１２ｐ，１２ｎと、パッケージ基板１１に設けられた整合回路２０とを含む。なお、図１では、パッケージ基板１１の裏面１１ＢにグランドプレーンＧＮＤが形成されているとしているが、パッケージ基板１１が多層の場合には、内層（主面１１Ａと裏面１１Ｂの間の層）の適当な層をグランドプレーンとしてもよい。
【００１１】
半導体チップ（ＩＣチップ）１０は、パッケージ基板１１の主面１１Ａ上に実装される。半導体チップ１０の主面（パッケージ基板１１との接着面の反対側）上には、正相信号用パッド１ｐ、逆相信号用パッド１ｎが互いに隣接して設けられ、さらに正相信号用パッド１ｐ、逆相信号用パッド１ｎを挟むように接地電位を有するＧＮＤ用パッド１ｇ１，１ｇ２が設けられる。ＧＮＤ用パッド１ｇ１は、正相信号用パッド１ｐの近傍に設けられ、ＧＮＤ用パッド１ｇ２は、逆相信号用パッド１ｎの近傍に設けられる。
【００１２】
一対の線路１２ｐ，１２ｎは、正相信号および逆相信号からなる差動信号の伝送に用いられる。以下では、差動線路対１２ｐ，１２ｎとも記載する。半導体チップ１０は、差動線路対１２ｐ，１２ｎを介して、半導体パッケージ１００の外部との間で差動信号の入出力を行なう。なお、ディジタル信号のデータレートは、たとえば、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）の場合には数Ｇｂｐｓであり、光通信用の電気インターフェースの場合には数十Ｇｂｐｓである。周波数に換算すると、おおよそ、数十ＭＨｚ〜数十ＧＨｚの範囲である。
【００１３】
整合回路２０は、一対の線路１２ｐ，１２ｎと半導体チップ１０との間でインピーダンス整合をとるためにパッケージ基板１１に設けられる。図１に示すように、整合回路２０は、正相信号用端子２ｐ，３ｐおよび逆相信号用端子２ｎ，３ｎを含む。
【００１４】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、パッケージ基板１１の主面１１Ａ上に設けられる。正相信号用端子２ｐは、半導体チップ１０の正相信号用パッド１ｐとボンディングワイヤ４ｐを介して接続され、逆相信号用端子２ｎは、半導体チップ１０の逆相信号用パッド１ｎとボンディングワイヤ４ｎを介して接続される。
【００１５】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、互いに容量結合するように構成される。図１の場合、矩形状の正相信号用端子２ｐおよび逆相信号用端子２ｎの各々の端部には互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタ（Interdigital Capacitor）ＣＣ１が構成される。
【００１６】
なお、正相信号用端子２ｐおよび逆相信号用端子２ｎ間の容量構造はインターディジタルキャパシタに限られない。たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。信号用端子２ｐ，２ｎ間に平行平板型キャパシタを構成する場合には、たとえば、一方の信号用端子を他方の信号用端子に近接する方向に延在して上部電極とし、上部電極の下層に形成された下部電極と他方の信号用端子とをコンタクトホールを介して接続する。
【００１７】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、図１の場合、パッケージ基板１１の主面１１Ａ上に設けられる。正相信号用端子３ｐは正相信号用の線路１２ｐの端部と接続され、逆相信号用端子３ｎは逆相信号用の線路１２ｎの端部と接続される。
【００１８】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、互いに容量結合するように構成される。図１の場合、矩形状の正相信号用端子３ｐおよび逆相信号用端子３ｎの各々の端部に互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタＣＣ２が構成される。信号用端子３ｐ，３ｎ間の容量構造は、たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。
【００１９】
整合回路２０は、さらに、正相信号用端子２ｐ，３ｐ間に設けられたインダクタ５ｐと、逆相信号用端子２ｎ，３ｎ間に設けられたインダクタ５ｎとを含む。図１の場合、インダクタ５ｐ，５ｎは、線路１２ｐ，１２ｎよりも幅狭に形成されることによって特性インピーダンスを高くしたものである（以下では、「高インピーダンス線路５ｐ，５ｎ」とも記載する）。
【００２０】
整合回路２０は、さらに、補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２を含む。補助端子２ｇ１は正相信号用端子２ｐと容量結合するように構成され、補助端子２ｇ２は逆相信号用端子２ｎと容量結合するように構成される。補助端子３ｇ１は正相信号用端子３ｐと容量結合するように構成され、補助端子３ｇ２は逆相信号用端子３ｎと容量結合するように構成される。
【００２１】
図１の場合、補助端子２ｇ１，２ｇ２は、パッケージ基板１１の主面１１Ａ上で正相信号用端子２ｐおよび逆相信号用端子２ｎを挟むように配置される。そして、補助端子２ｇ１と正相信号用端子２ｐとの間にはインターディジタルキャパシタＣＰ１が形成され、補助端子２ｇ２と逆相信号用端子２ｎとの間にはインターディジタルキャパシタＣＮ１が形成される。同様に、補助端子３ｇ１，３ｇ２は、パッケージ基板１１の主面１１Ａ上で正相信号用端子３ｐおよび逆相信号用端子３ｎを挟むように配置される。補助端子３ｇ１と正相信号用端子３ｐとの間にはインターディジタルキャパシタＣＰ２が形成され、補助端子３ｇ２と逆相信号用端子３ｎとの間にはインターディジタルキャパシタＣＮ２が形成される。容量構造としては、インターディジタルキャパシタに代えて、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。
【００２２】
補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２の各々は、さらに、接地電位に直接またはインダクタを介して接続される。図１の場合、補助端子２ｇ１は、インダクタとしてのボンディングワイヤ４ｇ１を介して半導体チップ１０のＧＮＤ用パッド１ｇ１と接続される。補助端子２ｇ２は、インダクタとしてのボンディングワイヤ４ｇ２を介して半導体チップ１０のＧＮＤ用パッド１ｇ２と接続される。補助端子３ｇ１は、インダクタとしての高インピーダンス線路５ｇ１を介して補助端子２ｇ１と接続される（したがって、補助端子３ｇ１はインダクタ５ｇ１，４ｇ１を介して接地電位に接続される）。補助端子３ｇ２は、インダクタとしての高インピーダンス線路５ｇ２を介して補助端子２ｇ２と接続される（したがって、補助端子３ｇ２はインダクタ５ｇ２，４ｇ２を介して接地電位に接続される）。
【００２３】
補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、さらに、パッケージ基板１１に設けられたグランドプレーンＧＮＤとコンタクトホールを介して接続されるように構成されていてもよい。
【００２４】
なお、およその値として、インターディジタルキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の各容量値は０．１ｐＦ〜１ｐＦ程度であり、インダクタ５ｐ，５ｎ，５ｇ１，５ｇ２の各インダクタンス値は０．１ｎＨ〜１ｎＨ程度である。ただし、容量値およびインダクタンス値はこの範囲に限定されるものではない。
【００２５】
［差動モード信号およびコモンモード信号の整合について］
まず、整合回路２０の動作を説明する上で前提となる差動モード信号およびコモンモード信号の整合について説明する。
【００２６】
図２は、差動線路対１２ｐ，１２ｎと半導体チップ１０に設けられた差動レシーバ３０Ａとの接続関係を模式的に示す図である。
【００２７】
図３は、差動線路対１２ｐ、１２ｎと半導体チップ１０に設けられた差動ドライバ３０Ｂとの接続関係を模式的に示す図である。図２、図３を参照して、差動線路対１２ｐ，１２ｎは、差動モード信号に対してＺｄｉｆｆの特性インピーダンスを有し、コモンモード信号に対してＺｃｏｍｍの特性インピーダンスを有しているものとする。差動線路対１２ｐ，１２ｎは、差動レシーバ３０Ａ（差動ドライバ３０Ｂ）と、インダクタ（ボンディングワイヤ）４ｐ，４ｎおよび整合回路２０を介して接続される。
【００２８】
なお、本願発明が関係する高速ディジタル通信（シグナルインテグリティ）の分野と異なり、マイクロ波の分野では、線路１本当たりの特性インピーダンスとしてｅｖｅｎモードインピーダンスＺｅｖｅｎ、ｏｄｄモードインピーダンスＺｏｄｄという用語が用いられる。Ｚｃｏｍｍ＝Ｚｅｖｅｎ／２、Ｚｄｉｆｆ＝Ｚｏｄｄ×２の関係がある。
【００２９】
図４は、図２、図３の等価回路図である。図４では、図２の差動レシーバ３０Ａの各入力端子の入力インピーダンス（負荷抵抗）をＺＬとし、図３の差動ドライバ３０Ｂの各出力端子の出力インピーダンス（負荷抵抗）をＺＬとしている。負荷抵抗ＺＬの一端は接地される。一般的にＺＬ＝５０Ωであることが多い。
【００３０】
図５は、差動モード信号に対して図４の等価回路を変形した図である。図５に示すように、差動モード信号の場合には、正極側線路と負極側線路との間の負荷抵抗が２×ＺＬに変形できる。一般に、線路の差動モードインピーダンスＺｄｉｆｆは、この負荷抵抗２×ＺＬと整合するように、すなわち、Ｚｄｉｆｆ＝２×ＺＬと設計される。一例として、ＺＬ＝５０Ωの場合には、Ｚｄｉｆｆ＝１００Ωとなる。整合回路２０は、ボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合を補償するために設けられている。
【００３１】
図６は、コモンモード信号に対して図４の等価回路を変形した図である。図６に示すように、コモンモード信号の場合には、正極側線路と負極側線路との間に共通の対地抵抗ＺＬ／２があるように変形できる。一般に線路のコモンモードインピーダンスは、この負荷抵抗ＺＬ／２と整合するように、すなわち、Ｚｃｏｍｍ＝ＺＬ／２となるように設計される。一例として、ＺＬ＝５０Ωの場合は、Ｚｃｏｍｍ＝２５Ωとなる。整合回路２０は、ボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合を補償するために設けられている。
【００３２】
［整合回路の動作］
次に整合回路の動作について説明する。
【００３３】
パッケージ基板１１上の高インピーダンス線路５ｇ１，５ｐ，５ｎ，５ｇ２は、線路１２ｐ，１２ｎよりも高い特性インピーダンスを持つためインダクタンスとして機能する。正相信号用端子２ｐと補助端子２ｇ１との間、逆相信号用端子２ｎと補助端子２ｇ２との間、正相信号用端子３ｐと補助端子３ｇ１との間、ならびに正相信号用端子３ｎと補助端子３ｇ２との間は、それぞれ信号線と接地電位間の対地容量ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２として機能する。
【００３４】
まず、差動線路対１２ｐ，１２ｎから差動モード信号が伝送されてきた場合について説明する。この場合、正相信号用端子２ｐと逆相信号用端子２ｎとの間および正相信号用端子３ｐと逆相信号用端子３ｎとの間にはそれぞれ差動信号が印加されるので、信号用端子２ｐ，２ｎ間および信号用端子３ｐ，３ｎ間には、それぞれ仮想接地が形成される。このため、信号用端子２ｐ，２ｎ間のキャパシタＣＣ１は、正相信号用端子２ｐと仮想接地との間の対地容量（ＣＣ１ａとする）と、逆相信号用端子２ｎと仮想接地との間の対地容量（ＣＣ１ｂとする）とに分離できる。同様に、信号用端子３ｐ，３ｎ間のキャパシタＣＣ２は、正相信号用端子３ｐと仮想接地との間の対地容量（ＣＣ２ａとする）と、逆相信号用端子３ｎと仮想接地との間の対地容量（ＣＣ２ｂとする）とに分離できる。ここで、仮にキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の各容量値を等しい値Ｃと仮定すると、対地容量ＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂの各容量値は２Ｃ（すなわち、対地容量ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２の２倍）となるため効率的に容量を構成することができる。
【００３５】
したがって、差動モード信号に対する整合回路２０は、第１の端子群２ｇ１，２ｐ，２ｎ，２ｇ２に接続される第１の対地容量構造と、第２の端子群３ｇ１，３ｐ，３ｎ，３ｇ２に接続される第２の対地容量構造と、第１および第２の端子群を接続する高インピーダンス線路５ｇ１、５ｐ、５ｎ、５ｇ２からなるインダクタンス構造とを含む。すわなち、整合回路２０は、容量−インダクタンス−容量のラダー（ladder）回路を構成する。このラダー回路によって、半導体チップ１０とパッケージ基板１１との間に接続されたボンディングワイヤ４ｐ，４ｎによるインピーダンス不整合が補償される。この結果、差動モード信号入力に対して反射が低減される。
【００３６】
次に、差動線路対１２ｐ，１２ｎからコモンモード信号が伝送されてきた場合について説明する。この場合、正相信号用端子２ｐと逆相信号用端子２ｎとの間および正相信号用端子３ｐと逆相信号用端子３ｎとの間には同相信号が印加されるので、正相信号用端子２ｐと逆相信号用端子２ｎとは同電位となり、正相信号用端子３ｐと逆相信号用端子３ｎとは同電位となる。この結果、いずれの端子間（２ｐと２ｎの間および３ｐと３ｎの間）にも容量が生じない。したがって、第１の対地容量構造、インダクタンス構造、および第２の対地容量構造によってラダー回路が形成されることにより、コモンモード信号入力に対して反射が低減されるのは差動モード信号の場合とで同じであるが、コモンモード信号の場合には、第１および第２の対地容量構造の容量値を差動モード信号入力の場合と異ならせることができる。
【００３７】
以上をまとめると、信号用端子と補助端子との間のキャパシタＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２と、信号用端子間のキャパシタＣＣ１，ＣＣ２とを組み合わせることによって、差動モード入力とコモンモード入力とで異なる回路パラメータの整合回路を構成することができる。この結果、差動モード入力とコモンモード入力とで異なる反射率を規定しているような差動インターフェースの規格に対しても、差動モードとコモンモードとで個別に適切に整合回路を設計することが可能となる。
【００３８】
［整合回路の等価回路］
以下、上記の説明を補足するために、図１の整合回路の等価回路図について説明する。以下の説明では、図１において、補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２がコンタクトホールを介してグランドプレーンと接続されていない場合を整合回路２０と記載し、グランドプレーンと接続されている場合を整合回路２１と記載する。
【００３９】
図７は、整合回路２０の等価回路図である。図７において、図１と対応する部分には同一の参照符号を付している。補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、グランドプレーンとコンタクトホールを介して接続されていない。図７の端子２ｐ，２ｎ，３ｐ，３ｎ，２ｇ１，２ｇ２，３ｇ２，３ｇ２と接地ＧＮＤ（グランドプレーン）との間には寄生容量が存在するが、図７では図解を容易にするために図示を省略している。
【００４０】
なお、図１のキャパシタＣＣ１は、図７では等しい容量値のキャパシタＣＣ１ａ，ＣＣ１ｂの直列接続として示している。キャパシタＣＣ１ａおよびＣＣ１ｂの接続ノードをＶＧ１とする。同様に、図１のキャパシタＣＣ２は、図７では等しい容量値のキャパシタＣＣ２ａ，ＣＣ２ｂの直列接続として示している。キャパシタＣＣ２ａおよびＣＣ２ｂの接続ノードをＶＧ２とする。
【００４１】
図８は、差動モード信号の場合ついて、図７の整合回路２０の等価回路を変形した図である。差動モード信号の場合、図７のノードＶＧ１，ＶＧ２は仮想接地となる。この場合、図７の整合回路２０の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図８では正相信号用の整合回路２０ｐが示されている。
【００４２】
図９は、コモンモード信号の場合について、図７の整合回路２０の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図９には正相信号用の整合回路２０ｐが示されている。
【００４３】
コモンモード信号の場合には、図７の等価回路において、端子２ｐと端子２ｎとが同電位となり、端子３ｐと端子３ｎとが同電位となる。したがって、図７のキャパシタＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂは存在しないのと同じになる。したがって、図８の等価回路からキャパシタＣＣ１ａ，ＣＣ２ａを削除したものが、図９の等価回路になる。
【００４４】
図１０は、整合回路２１の等価回路図である。図１０において、図１と対応する部分には同一の参照符号を付している。図１０の場合には、図１の補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、グランドプレーンとコンタクトホールを介して接続されている。図１０には、このコンタクトホールに起因して生じる補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２と接地ＧＮＤ（グランドプレーン）との間の寄生インダクタンスＬＰ１，ＬＮ１，ＬＰ２，ＬＮ２も示されている。なお、図１０の端子２ｐ，２ｎ，３ｐ，３ｎと接地ＧＮＤ（グランドプレーン）との間には寄生容量が存在するが、図１０では図解を容易にするために図示を省略している。
【００４５】
図７の場合と同様に、図１のキャパシタＣＣ１は、図１０では等しい容量値のキャパシタＣＣ１ａ，ＣＣ１ｂの直列接続として示し、図１のキャパシタＣＣ２は、図１０では等しい容量値のキャパシタＣＣ２ａ，ＣＣ２ｂの直列接続として示している。
【００４６】
図１１は、差動モード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。差動モード信号の場合、図１０のノードＶＧ１，ＶＧ２は仮想接地となる。この場合、図１０の整合回路２１の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図１１では正相信号用の整合回路２１ｐが示されている。
【００４７】
図１２は、図１１の整合回路２１ｐの等価回路図をさらに簡略化した図である。図１２の等価回路図は、図１１において寄生インダクタンスＬＰ１，ＬＰ２がインダクタ５ｇ１，５ｐのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ５ｇ１，４ｇ１の各々は、両端が接地されるので存在しないものと考えることができる。したがって、図１２に示すように、正相信号用端子２ｐの対地容量は、キャパシタＣＣ１ａ，ＣＰ１を並列接続することによって得られる容量値に等しく、正相信号用端子３ｐの対地容量は、キャパシタＣＣ２ａ，ＣＰ２を並列接続することによって得られる容量値に等しい。たとえば、図１のキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＰ２の容量値をＣとすると、端子２ｐ，３ｐの各々の対地容量は３Ｃとなる。
【００４８】
図１３は、コモンモード信号の場合について、図１０の整合回路２１の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図１３には正相信号用の整合回路２１ｐが示されている。
【００４９】
コモンモード信号の場合には、図１０の等価回路において、端子２ｐと端子２ｎとが同電位となり、端子３ｐと端子３ｎとが同電位となる。したがって、図１０のキャパシタＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂは存在しないのと同じになる。この結果、図１３の等価回路が得られる。
【００５０】
図１４は、図１３の整合回路２１ｐの等価回路図をさらに簡略化した図である。図１４の等価回路図は、図１３において寄生インダクタンスＬＰ１，ＬＰ２がインダクタ５ｇ１，５ｐのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ５ｇ１，４ｇ１の各々は、両端が接地されるので存在しないものと考えることができる。具体的に、図１のキャパシタＣＣ１，ＣＣ２，ＣＰ１，ＣＰ２の容量値をＣとすると、端子２ｐ，３ｐの各々の対地容量はＣとなる。
【００５１】
［実施の形態１の効果のまとめ］
以上の構成の半導体パッケージ１００による効果を以下に総括的に列挙する。
【００５２】
端子２ｐ，２ｎ，２ｇ１，２ｇ２からなる第１の端子群に接続された第１の容量素子群と、端子３ｐ，３ｎ，３ｇ１，３ｇ２からなる第２の端子群に接続された第２の容量素子群と、第１および第２の端子群を接続するインダクタ５ｐ，５ｎ，５ｇ１，５ｇ２とを含む、容量−インダクタンス−容量のラダー（ladder）回路が構成される。このラダー回路は、全体としてボンディングワイヤによるインピーダンス不整合を補償する整合回路２０（２１）として機能するので、反射が低減される。
【００５３】
信号用端子２ｐ，２ｎ間および信号用端子３ｐ，３ｎ間は、差動モード信号に対しては容量として機能するが、コモンモード信号では容量として機能しない。したがって、差動モードとコモンモードとで個別に整合回路が設計可能となる。
【００５４】
差動モード信号に対しては、正相信号用端子と仮想接地との間の容量値ならびに逆相信号用端子と仮想接地との間の容量値は、信号用端子と補助端子との間に設けられた同構造のキャパシタの容量値の２倍となるので、差動モード信号に対して効率的な設計が可能となる。
【００５５】
補助端子２ｇ１と３ｇ１との間ならびに補助端子２ｇ２と３ｇ２との間もインダクタ５ｇ１，５ｇ２でそれぞれ接続されている。したがって、信号線のみにインダクタ５ｐ，５ｎが直列に挿入される通常のラダー回路による整合回路に比べて、インダクタンス値が増加するので、効率的な設計が可能となる。
【００５６】
＜実施の形態２＞
図１５は、この発明の実施の形態２による半導体パッケージ１０１の内部構成を模式的に示す斜視図である。図１５の半導体パッケージ１０１に設けられた整合回路４０（４１）は、高インピーダンス線路５ｐ，５ｎ，５ｇ１，５ｇ２に代えてボンディングワイヤ６ｐ，６ｎ，６ｇ１，６ｇ２が設けられている点で、図１の整合回路２０（２１）と異なる。図１５のその他の点は図１の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５７】
図１５の半導体パッケージ１０１によれば、実施の形態１の半導体パッケージ１００と同様の効果に加えて、整合回路４０（４１）に設けられるインダクタをボンディングワイヤで構成しているので、半導体パッケージの製造後においても、インダクタンス値を容易に変更できるという効果が得られる。
【００５８】
＜実施の形態３＞
図１６は、この発明の実施の形態３による半導体パッケージ１０２の内部構成を模式的に示す斜視図である。
【００５９】
図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。図１６〜図１８を参照して、半導体パッケージ１０２に設けられた整合回路４２は、正相信号用端子２ｐ，３ｐ、逆相信号用端子２ｎ，３ｎ、およびインダクタ５ｐ，５ｎを含む。これらの構成は、図１の場合と同じであるので、以下、簡単に説明する。
【００６０】
正相信号用端子２ｐおよび逆相信号用端子２ｎは、パッケージ基板１１の主面１１Ａ上に設けられ、半導体チップ１０の信号用パッド１ｐ，１ｎとボンディングワイヤ４ｐ，４ｎを介してそれぞれ接続される。正相信号用端子２ｐおよび逆相信号用端子２ｎは、インターディジタルキャパシタＣＣ１によって互いに容量結合するように構成される。
【００６１】
正相信号用端子３ｐおよび逆相信号用端子３ｎは、パッケージ基板１１の主面１１Ａ上に設けられ、差動信号用の線路１２ｐ，１２ｎの端部とそれぞれ接続される。正相信号用端子３ｐおよび逆相信号用端子３ｎは、インターディジタルキャパシタＣＣ２によって互いに容量結合するように構成される。
【００６２】
インダクタ５ｐは、正相信号用端子２ｐ，３ｐ間を接続する高インピーダンス線路であり、インダクタ５ｎは、逆相信号用端子２ｎ，３ｎ間を接続する高インピーダンス線路である。
【００６３】
整合回路４２は、さらに、パッケージ基板１１の内部に、信号用端子２ｐ，２ｎ，３ｐ，３ｎとそれぞれ対向して設けられる補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２を含む。補助端子２ｇ１，２ｇ２，３ｇ１，３ｇ２は、パッケージ基板１１の裏面１１Ｂに設けられたグランドプレーンＧＮＤとコンタクトホール３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２をそれぞれ介して接続される。正相信号用端子２ｐと補助端子２ｇ１とによって平行平板コンデンサＣＰ１が構成され、逆相信号用端子２ｎと補助端子２ｇ２とによって平行平板コンデンサＣＮ１が構成される。同様に、正相信号用端子３ｐと補助端子３ｇ１とによって平行平板コンデンサＣＰ２が構成され、逆相信号用端子３ｎと補助端子３ｇ２とによって平行平板コンデンサＣＮ２が構成される。コンタクトホール３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２による寄生インダクタンスが無視できるものとすれば、整合回路４２の等価回路は、差動モード信号に対しては図１２の等価回路で表わされ、コモンモード信号に対しては図１４の等価回路で表わされる。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１ｇ１，１ｇ２ ＧＮＤ用パッド、１ｎ 逆相信号用パッド、１ｐ 正相信号用パッド、２ｇ１，２ｇ２，３ｇ１，３ｇ２ 補助端子、２ｎ，３ｎ 逆相信号用端子、２ｐ，３ｐ 正相信号用端子、４ｐ，４ｎ，４ｇ１，４ｇ２，６ｐ，６ｎ，６ｇ１，６ｇ２ ボンディングワイヤ（インダクタ）、５ｐ，５ｎ，５ｇ１，５ｇ２ 高インピーダンス線路（インダクタ）、１０ 半導体チップ、１１ パッケージ基板、１１Ａ 主面、１１Ｂ 裏面、１２ｎ，１２ｐ 差動信号用線路、２０，２１，４０，４１，４２ 整合回路、３２ｇ１，３２ｇ２，３３ｇ１，３３ｇ２ コンタクトホール、１００，１０１，１０２ 半導体パッケージ、ＣＣ１，ＣＣ２，ＣＰ１，ＣＮ１，ＣＰ２，ＣＮ２，ＣＣ１ａ，ＣＣ１ｂ，ＣＣ２ａ，ＣＣ２ｂ キャパシタ、ＧＮＤ 接地。
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板に設けられ、差動信号を伝送するための一対の線路と、
前記一対の線路と半導体チップとの間でインピーダンス整合をとるために、前記パッケージ基板に設けられた整合回路とを備え、
前記整合回路は、
前記パッケージ基板の主面上に設けられ、前記半導体チップに設けられた前記差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成された第１および第２の信号端子と、
前記一対の線路とそれぞれ接続されるとともに、互いに容量結合するように構成された第３および第４の信号端子と、
前記第１〜第４の信号端子とそれぞれ容量結合するように構成され、各々が接地電位と直接またはインダクタを介して接続された第１〜第４の補助端子と、
前記第１および第３の信号端子間に設けられた第１のインダクタと、
前記第２および第４の信号端子間に設けられた第２のインダクタとを含む、半導体パッケージ。
【請求項２】
前記整合回路は、さらに、
前記第１および第３の補助端子間に設けられた第３のインダクタと、
前記第２および第４の補助端子間に設けられた第４のインダクタとを含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１および第２の補助端子は、前記第１および第２の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、前記半導体チップに設けられた接地電位を有する一対のバッドとボンディングワイヤでそれぞれ接続される、請求項２に記載の半導体パッケージ。
【請求項４】
前記第１〜第４のインダクタの各々は、対応の信号端子間または対応の補助端子間に設けられた、前記一対の線路よりも特性インピーダンスの高い線路である、請求項２または３に記載の半導体パッケージ。
【請求項５】
前記第３および第４の信号端子は、前記パッケージ基板の前記主面上に設けられ、
前記第３および第４の補助端子は、前記第３および第４の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、
前記第１〜第４のインダクタの各々は、対応の信号端子間または対応の補助端子間を接続するボンディングワイヤである、請求項３に記載の半導体パッケージ。
【請求項６】
前記パッケージ基板の前記主面と反対側の裏面上または前記主面と前記裏面との間には、グランドプレーンが設けられ、
前記第１〜第４の補助端子の各々は、前記グランドプレーンとコンタクトホールを介して接続される、請求項１に記載の半導体パッケージ。
【請求項７】
前記第１および第２の信号端子間、前記第３および第４の信号端子間、ならびに前記第１〜第４の信号端子の各々と対応の補助端子との間には、インターディジタルキャパシタがそれぞれ形成される、請求項１に記載の半導体パッケージ。
【請求項１】
パッケージ基板と、
前記パッケージ基板に設けられ、差動信号を伝送するための一対の線路と、
前記一対の線路と半導体チップとの間でインピーダンス整合をとるために、前記パッケージ基板に設けられた整合回路とを備え、
前記整合回路は、
前記パッケージ基板の主面上に設けられ、前記半導体チップに設けられた前記差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成された第１および第２の信号端子と、
前記一対の線路とそれぞれ接続されるとともに、互いに容量結合するように構成された第３および第４の信号端子と、
前記第１〜第４の信号端子とそれぞれ容量結合するように構成され、各々が接地電位と直接またはインダクタを介して接続された第１〜第４の補助端子と、
前記第１および第３の信号端子間に設けられた第１のインダクタと、
前記第２および第４の信号端子間に設けられた第２のインダクタとを含む、半導体パッケージ。
【請求項２】
前記整合回路は、さらに、
前記第１および第３の補助端子間に設けられた第３のインダクタと、
前記第２および第４の補助端子間に設けられた第４のインダクタとを含む、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１および第２の補助端子は、前記第１および第２の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、前記半導体チップに設けられた接地電位を有する一対のバッドとボンディングワイヤでそれぞれ接続される、請求項２に記載の半導体パッケージ。
【請求項４】
前記第１〜第４のインダクタの各々は、対応の信号端子間または対応の補助端子間に設けられた、前記一対の線路よりも特性インピーダンスの高い線路である、請求項２または３に記載の半導体パッケージ。
【請求項５】
前記第３および第４の信号端子は、前記パッケージ基板の前記主面上に設けられ、
前記第３および第４の補助端子は、前記第３および第４の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、
前記第１〜第４のインダクタの各々は、対応の信号端子間または対応の補助端子間を接続するボンディングワイヤである、請求項３に記載の半導体パッケージ。
【請求項６】
前記パッケージ基板の前記主面と反対側の裏面上または前記主面と前記裏面との間には、グランドプレーンが設けられ、
前記第１〜第４の補助端子の各々は、前記グランドプレーンとコンタクトホールを介して接続される、請求項１に記載の半導体パッケージ。
【請求項７】
前記第１および第２の信号端子間、前記第３および第４の信号端子間、ならびに前記第１〜第４の信号端子の各々と対応の補助端子との間には、インターディジタルキャパシタがそれぞれ形成される、請求項１に記載の半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−１１５４０９（Ｐ２０１３−１１５４０９Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６３４３３（Ｐ２０１１−２６３４３３）
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
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