半導体メモリ装置のリフレッシュ別内部昇圧電源制御方法
【課題】 リフレッシュサイクルに対して昇圧電圧アクティブキッカーの動作数を可変させて不要な電源供給を減少させ、これに従うチップの誤動作または過多な供給電荷消耗の除去が可能なリフレッシュサイクル時の内部昇圧電源制御方法を提供する。
【解決手段】 システムからのＲＡＳ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法で、ＲＡＳ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、ＲＡＳ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、複数の昇圧電圧アクティブキッカー中所定数の昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなる。
【解決手段】 システムからのＲＡＳ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法で、ＲＡＳ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、ＲＡＳ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、複数の昇圧電圧アクティブキッカー中所定数の昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に関し、特に、リフレッシュサイクルのそれぞれに従って適切な電荷を供給して過多な電荷消耗及びチップの誤動作を防止する内部昇圧電源制御方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の昇圧電圧発生器は、チップサイズを減少させるために、Ｐ形センスアンプ（Ｐ−Ｔype Ｓense Ａmplifier：以下、ＰＳＡと称する。）とＮ形センスアンプ（Ｎ−Ｔype Ｓense Ａmplifier：以下、ＮＳＡと称する。）とを分離ゲート間に配置するセンスアンプ共有方式を採用することにより、活性化リストア（Ａctive Ｒestore) 時データ“１”の損失（ＮＭＯＳ分離ゲートのしきい電圧の降下）を防止するための昇圧電源が必要になり、チップの高集積化につれて１サイクルの間駆動すべきワードラインのローディング（Ｌoading) も大きくなってワードラインエネーブルに時間がかかるので、速度低下が発生する。
【０００３】チップ内の昇圧電圧発生器は、スタンドバイ（Ｓtand−by) 時動作するメインポンプ（Ｍain pump) とアクティブ（Ａctive)時動作するアクティブキッカー（Ａctive Ｋicker)とから分けられる。通常ダイナミックＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory)においては、一つのチップ内でリフレッシュサイクル（Ｒefresh Ｃycle) をオプション化して使用しているが、このとき、１サイクルで動作するセル数の差異により消耗される電荷量の差異がある。この供給される電荷量及び消耗される電荷量において、消耗される電荷量が供給される電荷量より多い場合チップの誤動作を発生させ、供給される電荷量が消耗される電荷量より多い場合、チップ内の不要な電荷量を供給してチップの信頼性を低下させる。
【０００４】図１は、従来技術に従う内部昇圧電源制御方法を示すブロック図である。同図において、昇圧電圧パワーライン１３と、この昇圧電圧パワーライン１３に接続されてチップのスタンドバイ時昇圧電圧Ｖppを供給するためのスタンドバイ昇圧電圧発生器２３と、この昇圧電圧パワーライン１３に接続され、チップの活性化時所定な制御信号ＰＲにより制御されて昇圧電圧Ｖppを供給する第１、第２、第３、及び第Ｎ昇圧電圧アクティブキッカー１５，１７，１９及び２１で構成される。従って、例えば、リフレッシュサイクル４Ｋは、１Ｋに比べてセル数が一回に１／４しか動作しないので、それに従う消耗電荷量もそれほど少なくなる。このような場合、１Ｋに比べて４Ｋは昇圧電圧Ｖppのアクティブキッカーの動作数を少なくしてもチップは動作する。また、リフレッシュサイクルに無関係に、サイクリング（Ｃycling) は一番多く消耗する場合に対して昇圧電圧アクティブキッカーを配置して動作させる。リフレッシュサイクルが大きい場合、必要以上の電荷量を供給してチップ上で昇圧電圧パワーラインに必要以上の電圧上昇が発生して酸化ブレークダウン（Ｏxide Breakdown) 、接合ブレークダウン（Ｊunction Breakdown)、またはトランジスタの特性を低下させる。
【０００５】図２は、図１の動作タイミング図である。同図において、ロウアドレスストローブ信号ＲＡＳＢが論理“ロウ”にエネーブルされれば、制御信号ＰＲが論理“ハイ”になって動作サイクルが開始される。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的は、リフレッシュサイクルに対して昇圧電圧アクティブキッカーの動作数を可変させて不要な電源供給を減少させ、これに従うチップの誤動作または過多な供給電荷消耗が除去できるリフレッシュサイクル時の内部昇圧電源制御方法を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成するために、本発明は、システムからのロウアドレスストローブ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧した電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法において、このロウアドレスストローブ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、このロウアドレスストローブ信号がエネーブルされた状態で、この昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、この複数の昇圧電圧アクティブキッカー中所定数のこの昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明に従う好適な実施例を添付図面を参照して詳細に説明する。なお、図面中同一な構成要素及び部分には、可能な限り同一な符号及び番号を共通使用するものとする。
【０００９】図３は、本発明に従う内部昇圧電源制御方法を示す概略図である。同図において、図１に示した制御方法と異なる点は、リフレッシュサイクル時昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefで昇圧電圧アクティブキッカーが制御されるものにある。
【００１０】図４は、一般なスタンドバイ昇圧電圧発生器の構成を示すブロック図である。同図において、発振信号を発生するための発振回路１００と、この発振回路１００に接続されてこの発振信号に応答してポンピング（Ｐumping) して昇圧電圧Ｖppを出力するためのメインポンプ（Ｍain Ｐump)２００と、このメインポンプ２００に接続されて昇圧電圧レベルを検出するための昇圧電圧感知器３００と、から構成されて昇圧電圧Ｖppを発生させる。
【００１１】図５は、本発明に従う内部昇圧電源制御方法を示す構成ブロック図である。同図において、従来な制御信号ＰＲと第１、第２、第３、第４昇圧電圧アクティブキッカー１５，１７，１９、及び２１を制御する昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefでインバータ３１，３３及びＮＡＮＤゲート３５，３７のそれぞれを通じて動作サイクルを制御する。一方、通常なチップ上には、昇圧電圧アクティブキッカーの多数を配置して内部昇圧電源を供給するが、もしも、昇圧電圧アクティブキッカーの４個を配置して１Ｋリフレッシュである場合、それに相応する動作に従う電荷量を供給すると仮定すれば、４Ｋリフレッシュである場合には、それほど動作する回路が減少して動作に必要な電荷量が減少するようになる。従って、４Ｋリフレッシュであるときは昇圧電圧アクティブキッカーをすべて動作させる必要がなく、ただ４Ｋリフレッシュ動作時消耗される電荷量のみ供給すればよい。そこで、昇圧電圧アクティブキッカーの個数を減少させて過多な供給電荷量を防止する。
【００１２】図６は、図５の動作タイミング図であって、図２では、ロウアドレスストローブ信号ＲＡＳＢを受けて制御信号ＰＲがエネーブルされつつアクティブキッカーが動作するに反して、昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefが反転論理積に合わせられ、論理“ロウ”になる場合アクティブキッカーが動作する。そこで、リフレッシュサイクル制御信号Ｒefが論理“ハイ”の場合、第３、第４昇圧電圧アクティブキッカーへの信号である図面符号Ｃ及びＤは論理“ハイ”に出力されるので、この昇圧電圧アクティブキッカーは動作しない。ここで、１Ｋの場合アクティブキッカーが４個動作すること（リフレッシュサイクル制御信号Ｒefが論理“ロウ”状態）を示し、４Ｋの場合アクティブキッカーが２個動作すること（リフレッシュサイクル制御信号Ｒefが論理“ハイ”状態）を示す。
【００１３】以上のような本発明は、図面を中心にして例に上げて説明してきたが、本発明における技術的な思想を外れない範囲内で多様な変化及び変形が可能であることは、該当技術分野における通常な知識を有するならば自明に分るであろう。
【００１４】
【発明の効果】以上から述べてきたように、本発明は、昇圧電圧アクティブキッカー数を減少させて過多な供給電荷量を防止することによりチップの誤動作防止及び信頼性向上という長所がある。
【図面の簡単な説明】
【図１】従来技術に従う内部昇圧電源制御方法を示すブロック図。
【図２】図１の動作タイミング図。
【図３】本発明に従う内部昇圧電源制御方法を示す概略図。
【図４】一般なスタンドバイ昇圧電圧発生器の構成を示すブロック図。
【図５】本発明に従う内部昇圧電源制御方法を示す構成ブロック図。
【図６】図５の動作タイミング図。
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に関し、特に、リフレッシュサイクルのそれぞれに従って適切な電荷を供給して過多な電荷消耗及びチップの誤動作を防止する内部昇圧電源制御方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の昇圧電圧発生器は、チップサイズを減少させるために、Ｐ形センスアンプ（Ｐ−Ｔype Ｓense Ａmplifier：以下、ＰＳＡと称する。）とＮ形センスアンプ（Ｎ−Ｔype Ｓense Ａmplifier：以下、ＮＳＡと称する。）とを分離ゲート間に配置するセンスアンプ共有方式を採用することにより、活性化リストア（Ａctive Ｒestore) 時データ“１”の損失（ＮＭＯＳ分離ゲートのしきい電圧の降下）を防止するための昇圧電源が必要になり、チップの高集積化につれて１サイクルの間駆動すべきワードラインのローディング（Ｌoading) も大きくなってワードラインエネーブルに時間がかかるので、速度低下が発生する。
【０００３】チップ内の昇圧電圧発生器は、スタンドバイ（Ｓtand−by) 時動作するメインポンプ（Ｍain pump) とアクティブ（Ａctive)時動作するアクティブキッカー（Ａctive Ｋicker)とから分けられる。通常ダイナミックＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory)においては、一つのチップ内でリフレッシュサイクル（Ｒefresh Ｃycle) をオプション化して使用しているが、このとき、１サイクルで動作するセル数の差異により消耗される電荷量の差異がある。この供給される電荷量及び消耗される電荷量において、消耗される電荷量が供給される電荷量より多い場合チップの誤動作を発生させ、供給される電荷量が消耗される電荷量より多い場合、チップ内の不要な電荷量を供給してチップの信頼性を低下させる。
【０００４】図１は、従来技術に従う内部昇圧電源制御方法を示すブロック図である。同図において、昇圧電圧パワーライン１３と、この昇圧電圧パワーライン１３に接続されてチップのスタンドバイ時昇圧電圧Ｖppを供給するためのスタンドバイ昇圧電圧発生器２３と、この昇圧電圧パワーライン１３に接続され、チップの活性化時所定な制御信号ＰＲにより制御されて昇圧電圧Ｖppを供給する第１、第２、第３、及び第Ｎ昇圧電圧アクティブキッカー１５，１７，１９及び２１で構成される。従って、例えば、リフレッシュサイクル４Ｋは、１Ｋに比べてセル数が一回に１／４しか動作しないので、それに従う消耗電荷量もそれほど少なくなる。このような場合、１Ｋに比べて４Ｋは昇圧電圧Ｖppのアクティブキッカーの動作数を少なくしてもチップは動作する。また、リフレッシュサイクルに無関係に、サイクリング（Ｃycling) は一番多く消耗する場合に対して昇圧電圧アクティブキッカーを配置して動作させる。リフレッシュサイクルが大きい場合、必要以上の電荷量を供給してチップ上で昇圧電圧パワーラインに必要以上の電圧上昇が発生して酸化ブレークダウン（Ｏxide Breakdown) 、接合ブレークダウン（Ｊunction Breakdown)、またはトランジスタの特性を低下させる。
【０００５】図２は、図１の動作タイミング図である。同図において、ロウアドレスストローブ信号ＲＡＳＢが論理“ロウ”にエネーブルされれば、制御信号ＰＲが論理“ハイ”になって動作サイクルが開始される。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的は、リフレッシュサイクルに対して昇圧電圧アクティブキッカーの動作数を可変させて不要な電源供給を減少させ、これに従うチップの誤動作または過多な供給電荷消耗が除去できるリフレッシュサイクル時の内部昇圧電源制御方法を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成するために、本発明は、システムからのロウアドレスストローブ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧した電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法において、このロウアドレスストローブ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、このロウアドレスストローブ信号がエネーブルされた状態で、この昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、この複数の昇圧電圧アクティブキッカー中所定数のこの昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明に従う好適な実施例を添付図面を参照して詳細に説明する。なお、図面中同一な構成要素及び部分には、可能な限り同一な符号及び番号を共通使用するものとする。
【０００９】図３は、本発明に従う内部昇圧電源制御方法を示す概略図である。同図において、図１に示した制御方法と異なる点は、リフレッシュサイクル時昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefで昇圧電圧アクティブキッカーが制御されるものにある。
【００１０】図４は、一般なスタンドバイ昇圧電圧発生器の構成を示すブロック図である。同図において、発振信号を発生するための発振回路１００と、この発振回路１００に接続されてこの発振信号に応答してポンピング（Ｐumping) して昇圧電圧Ｖppを出力するためのメインポンプ（Ｍain Ｐump)２００と、このメインポンプ２００に接続されて昇圧電圧レベルを検出するための昇圧電圧感知器３００と、から構成されて昇圧電圧Ｖppを発生させる。
【００１１】図５は、本発明に従う内部昇圧電源制御方法を示す構成ブロック図である。同図において、従来な制御信号ＰＲと第１、第２、第３、第４昇圧電圧アクティブキッカー１５，１７，１９、及び２１を制御する昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefでインバータ３１，３３及びＮＡＮＤゲート３５，３７のそれぞれを通じて動作サイクルを制御する。一方、通常なチップ上には、昇圧電圧アクティブキッカーの多数を配置して内部昇圧電源を供給するが、もしも、昇圧電圧アクティブキッカーの４個を配置して１Ｋリフレッシュである場合、それに相応する動作に従う電荷量を供給すると仮定すれば、４Ｋリフレッシュである場合には、それほど動作する回路が減少して動作に必要な電荷量が減少するようになる。従って、４Ｋリフレッシュであるときは昇圧電圧アクティブキッカーをすべて動作させる必要がなく、ただ４Ｋリフレッシュ動作時消耗される電荷量のみ供給すればよい。そこで、昇圧電圧アクティブキッカーの個数を減少させて過多な供給電荷量を防止する。
【００１２】図６は、図５の動作タイミング図であって、図２では、ロウアドレスストローブ信号ＲＡＳＢを受けて制御信号ＰＲがエネーブルされつつアクティブキッカーが動作するに反して、昇圧電圧アクティブキッカー制御信号ＰＡＫ及びリフレッシュサイクル制御信号Ｒefが反転論理積に合わせられ、論理“ロウ”になる場合アクティブキッカーが動作する。そこで、リフレッシュサイクル制御信号Ｒefが論理“ハイ”の場合、第３、第４昇圧電圧アクティブキッカーへの信号である図面符号Ｃ及びＤは論理“ハイ”に出力されるので、この昇圧電圧アクティブキッカーは動作しない。ここで、１Ｋの場合アクティブキッカーが４個動作すること（リフレッシュサイクル制御信号Ｒefが論理“ロウ”状態）を示し、４Ｋの場合アクティブキッカーが２個動作すること（リフレッシュサイクル制御信号Ｒefが論理“ハイ”状態）を示す。
【００１３】以上のような本発明は、図面を中心にして例に上げて説明してきたが、本発明における技術的な思想を外れない範囲内で多様な変化及び変形が可能であることは、該当技術分野における通常な知識を有するならば自明に分るであろう。
【００１４】
【発明の効果】以上から述べてきたように、本発明は、昇圧電圧アクティブキッカー数を減少させて過多な供給電荷量を防止することによりチップの誤動作防止及び信頼性向上という長所がある。
【図面の簡単な説明】
【図１】従来技術に従う内部昇圧電源制御方法を示すブロック図。
【図２】図１の動作タイミング図。
【図３】本発明に従う内部昇圧電源制御方法を示す概略図。
【図４】一般なスタンドバイ昇圧電圧発生器の構成を示すブロック図。
【図５】本発明に従う内部昇圧電源制御方法を示す構成ブロック図。
【図６】図５の動作タイミング図。
【特許請求の範囲】
【請求項１】 内部電源電圧の昇圧電圧をワードラインに提供する昇圧電圧発生部と、この昇圧電圧発生部の出力端に並列連結されてアクティブキッキング動作を遂行する多数のアクティブキッカーと、を有し、一つ以上のリフレッシュモードをもつ半導体メモリ装置において、このリフレッシュモード中電力消耗の少ない所定のリフレッシュモードで、このアクティブキッカー中の一部のみ動作させるための多数の制御信号をこのアクティブキッカーの動作エネーブル端子に提供する制御部を有することを特徴とする半導体メモリ装置。
【請求項２】 このリフレッシュモードがそれぞれ４Ｋ及び１Ｋのリフレッシュモードに設定される場合、この４Ｋリフレッシュモードで動作するこのアクティブキッカーの個数が、この１Ｋリフレッシュモードで動作するこのアクティブキッカーの個数より更に少ないことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】 システムからのロウアドレスストローブ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧した電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法において、このロウアドレスストローブ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、このロウアドレスストローブ信号がエネーブルされた状態で、この昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、この複数の昇圧電圧アクティブキッカー中所定数のこの昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなることを特徴とする半導体メモリ装置の内部昇圧電源制御方法。
【請求項４】 この論理組合せが反転論理和である請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【請求項５】 この第１過程及び第２過程が同時に発生する請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【請求項６】 この第１過程及び第２過程がそれぞれ発生する請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【請求項１】 内部電源電圧の昇圧電圧をワードラインに提供する昇圧電圧発生部と、この昇圧電圧発生部の出力端に並列連結されてアクティブキッキング動作を遂行する多数のアクティブキッカーと、を有し、一つ以上のリフレッシュモードをもつ半導体メモリ装置において、このリフレッシュモード中電力消耗の少ない所定のリフレッシュモードで、このアクティブキッカー中の一部のみ動作させるための多数の制御信号をこのアクティブキッカーの動作エネーブル端子に提供する制御部を有することを特徴とする半導体メモリ装置。
【請求項２】 このリフレッシュモードがそれぞれ４Ｋ及び１Ｋのリフレッシュモードに設定される場合、この４Ｋリフレッシュモードで動作するこのアクティブキッカーの個数が、この１Ｋリフレッシュモードで動作するこのアクティブキッカーの個数より更に少ないことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】 システムからのロウアドレスストローブ信号及び昇圧電圧制御信号に応答して昇圧電圧発生器から昇圧した電圧を内部パワーラインに供給し、同時にリフレッシュ動作を行う半導体メモリ装置の内部昇圧電源制御方法において、このロウアドレスストローブ信号がエネーブルされた状態で、昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号により制御されて複数の昇圧電圧アクティブキッカーが動作する第１過程と、このロウアドレスストローブ信号がエネーブルされた状態で、この昇圧電圧アクティブキッカー制御信号とリフレッシュサイクル制御信号とを論理組合せ、この複数の昇圧電圧アクティブキッカー中所定数のこの昇圧電圧アクティブキッカーが動作しないように制御する第２過程と、からなることを特徴とする半導体メモリ装置の内部昇圧電源制御方法。
【請求項４】 この論理組合せが反転論理和である請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【請求項５】 この第１過程及び第２過程が同時に発生する請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【請求項６】 この第１過程及び第２過程がそれぞれ発生する請求項３記載の半導体メモリ装置の内部昇圧電源制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開平９−２８２８７５
【公開日】平成９年（１９９７）１０月３１日
【国際特許分類】
【出願番号】特願平８−３４３１１３
【出願日】平成８年（１９９６）１２月２４日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【公開日】平成９年（１９９７）１０月３１日
【国際特許分類】
【出願日】平成８年（１９９６）１２月２４日
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
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