半導体回路
【課題】外部ピンをより好適に用いて、半導体回路の役割を設定することである。
【解決手段】マスターＩＣとスレーブＩＣのいずれとして動作するかを切り替えるための切替信号を出力する半導体回路１０ａであって、抵抗素子１５０を介してアースに接続される又は抵抗素子１５０を介さずにアースに接続される外部端子１３０ａと、外部端子１３０ａの端子電圧と所定の基準電圧とを比較して、端子電圧が基準電圧となるようにフィードバックするフィードバック回路２０ｂと、外部端子１３０ａを介してアース側に第１電流を流す第１トランジスタ３２ａと、第２電流を流す第２トランジスタ３４ａとを有するカレントミラー回路３０ｂと、第２電流を電圧に変換するＩ／Ｖ変換回路４０ｂと、Ｉ／Ｖ変換回路４０ｂの出力電圧に基づいて、切替信号を出力する信号生成回路５０ｂとを備える。
【解決手段】マスターＩＣとスレーブＩＣのいずれとして動作するかを切り替えるための切替信号を出力する半導体回路１０ａであって、抵抗素子１５０を介してアースに接続される又は抵抗素子１５０を介さずにアースに接続される外部端子１３０ａと、外部端子１３０ａの端子電圧と所定の基準電圧とを比較して、端子電圧が基準電圧となるようにフィードバックするフィードバック回路２０ｂと、外部端子１３０ａを介してアース側に第１電流を流す第１トランジスタ３２ａと、第２電流を流す第２トランジスタ３４ａとを有するカレントミラー回路３０ｂと、第２電流を電圧に変換するＩ／Ｖ変換回路４０ｂと、Ｉ／Ｖ変換回路４０ｂの出力電圧に基づいて、切替信号を出力する信号生成回路５０ｂとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に係り、特に、クロックを出力する側の出力側半導体回路と、当該クロックを入力する側の入力側半導体回路のいずれとしても動作する半導体回路に関する。
【背景技術】
【０００２】
近年、液晶テレビ等の電子機器において、発光素子が複数用いられて、種々の色表現等が行われている。そして、発光素子の数が少ないときは、１個の制御ＩＣを用い、当該発光素子の制御を行うことで、様々な色表現等を実現することが可能である。しかしながら、発光素子の数が増加した場合に、１個の制御ＩＣによって、それらの複数の発光素子の制御を行うと、ソフトの複雑化を招くこととなる。そこで、多くの発光素子を制御するときには、複数個の制御ＩＣを用いて制御を行うことで、ソフトの複雑化を抑制することができるが、この場合、複数個の制御ＩＣのクロックを同期させる必要がある。
【０００３】
本発明に関連する技術として、例えば、特許文献１には、発光素子駆動回路として、照度センサからの照度情報を取得し、明るさを判定してその判定結果を出力するとともに明るさ変化情報を出力する明るさ判定部と、明るさ判定部の明るさ判定結果に基づいて輝度の設定を行い、その輝度設定情報を出力するとともに輝度変化情報を出力する輝度設定部と、輝度設定部からの輝度設定情報に応じた電流値の電流で発光素子を駆動する発光素子駆動部とを備えることが述べられている。そして、当該発光素子駆動回路は、さらに、発光素子の一方側端子の端子電圧を検出し、所定の電圧との比較を行う検出比較部と、明るさ変化情報あるいは輝度変化情報の少なくとも一方と検出比較部の出力とに基づいて、発光素子の他方側端子の端子電圧を昇圧するか否かを判定する昇圧判定部と、昇圧判定部によって昇圧すると判定されたときに発光素子の他方側端子の端子電圧の昇圧を行い、昇圧判定部によって昇圧しないと判定されたときに発光素子の他方側端子の端子電圧の昇圧を行なわない昇圧回路部と、を備えることが述べられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−６７７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数個の制御ＩＣに用いられる各クロックを同期させる方法として、当該複数個の制御ＩＣをマスターＩＣとスレーブＩＣのいずれかにそれぞれ役割を決め、マスターＩＣで生成されたクロックをスレーブＩＣに供給することでクロックを同期させることができる。このとき、マスターＩＣ及びスレーブＩＣに関する設定をそれぞれの制御ＩＣに対して行う場合に、外部ピンを用いてそれらの役割を好適に設定すること望まれる。
【０００６】
本発明の目的は、外部ピンをより好適に用いて、半導体回路の役割を設定することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体回路は、クロックを出力する側の出力側半導体回路と、クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、抵抗素子を介してアースに接続される又は抵抗素子を介さずにアースに接続される外部端子と、外部端子の端子電圧と所定の基準電圧とを比較して、端子電圧が基準電圧となるようにフィードバックするフィードバック回路と、外部端子を介してアース側に第１電流を流す第１電流回路と、第１電流のカレントミラー電流である第２電流を流す第２電流回路とを有するカレントミラー回路と、第２電流を電圧に変換するＩ／Ｖ変換回路と、Ｉ／Ｖ変換回路の出力電圧に基づいて、切替信号を生成する信号生成回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
上記構成の半導体回路によれば、外部端子に抵抗素子を接続するか否かで切替信号の状態を変更することができる。したがって、外部端子に抵抗素子を接続するか否かで半導体回路の役割を設定することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施の形態において、半導体回路を備える半導体回路システム１０を示す図である。
【図２】本発明に係る実施の形態において、半導体回路の各要素の詳細図である。
【図３】本発明に係る実施の形態において、半導体回路の各要素の詳細図である。
【発明を実施するための形態】
【００１０】
以下に図面を用いて、本発明に係る実施の形態を詳細に説明する。また、以下では、半導体回路システムにおいて、１つの半導体回路をマスターＩＣとし、１つの半導体回路をスレーブＩＣとするものとして説明するが、このマスターＩＣ／スレーブＩＣの数以外の数であってもよく、例えば、スレーブＩＣの数を数十個に増加させてもよい。
【００１１】
また、以下では、全ての図面において、同様の要素には同一の符号を付し、重複する説明を省略する。また、本文中の説明においては、必要に応じそれ以前に述べた符号を用いるものとする。
【００１２】
図１は、半導体回路１０ａ，１０ｂを備える半導体回路システム１０を示す図である。半導体回路システム１０は、マスターＩＣである半導体回路１０ａによって生成されたクロックによって、半導体回路１０ａの内部ロジック部１２５ａと、スレーブＩＣである半導体回路１０ｂの内部ロジック部１２５ｂとを同期して動作させる機能を有する。半導体回路１０ａの外部端子１３０ａは、抵抗素子１５０（ＲＴ）を介してアース接続されている。また、半導体回路１０ｂの外部端子１３０ｂは、抵抗素子１５０を介さずにアース接続されている。半導体回路１０ａのクロック用端子１４０ａと半導体回路１０ｂのクロック用端子１４０ｂとはクロック配線１６０によって接続されている。
【００１３】
図２は、半導体回路１０ａの各要素の詳細図である。半導体回路１０ａは、外部端子１３０ａに抵抗素子１５０が接続されることによりマスターＩＣとして設定される回路である。また、半導体回路１０ａは、フィードバック回路２０ａと、カレントミラー回路３０ａと、Ｖ／Ｉ変換回路４０ａと、信号生成回路５０ａと、遮断回路６０ａと、マスター／スレーブ切替回路７０ａと、起動回路８０ａと、発振回路９０ａと、制御部１００ａと、ＣＬＫ生成回路１１０ａと、切替回路１２０ａと、内部ロジック部１２５ａと、外部端子１３０ａと、クロック用端子１４０ａとを備える。
【００１４】
フィードバック回路２０ａは、トランジスタ２２ａと、オペアンプ２４ａと、基準電圧回路２６ａとを有する。フィードバック回路２０ａは、外部端子１３０ａの端子電圧が基準電圧回路２６ａによって出力される基準電圧となるように電圧をフィードバックする回路である。
【００１５】
トランジスタ２２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。トランジスタ２２ａは、ドレイン端子がカレントミラー回路３０ａの第１トランジスタ３２ａのドレイン端子と接続され、ソース端子が外部端子１３０ａ及びオペアンプ２４ａの負極側入力端子に接続されるｎチャネルＭＯＳトランジスタである。
【００１６】
オペアンプ２４ａは、正極側入力端子と、負極側入力端子と、出力端子とを有する。オペアンプ２４ａは、正極側入力端子には基準電圧回路２６ａが接続され、負極側入力端子には外部端子１３０ａ及びトランジスタ２２ａのソース端子が接続され、出力端子には遮断回路６０ａのドレイン端子及びトランジスタ２２ａのゲート端子に接続される演算増幅器である。
【００１７】
基準電圧回路２６ａは、オペアンプ２４ａの正極側入力端子に接続される回路である。また、基準電圧回路２６ａは、所定の基準電圧（Ｖｒｅｆ）をオペアンプ２４ａの正極側入力端子に供給する。
【００１８】
カレントミラー回路３０ａは、第１トランジスタ３２ａと第２トランジスタ３４ａとを有する。また、カレントミラー回路３０ａは、外部端子１３０ａを介してアース側に第１の電流（Ｉｒｅｆ）を流し、さらに、その第１の電流と同じ電流値を有する第２の電流（Ｉｒｅｆ）をカレントミラー電流として流す回路である。
【００１９】
第１トランジスタ３２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第１トランジスタ３２ａは、ソース端子が電源電圧に接続され、ドレイン端子がトランジスタ２２ａのドレイン端子及び第１トランジスタ３２ａのゲート端子に接続され、ゲート端子が第１トランジスタ３２ａのドレイン端子及び第２トランジスタ３４ａのゲート端子に接続されるｐチャネルＭＯＳトランジスタである。
【００２０】
第２トランジスタ３４ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第２トランジスタ３４ａは、ソース端子が電源電圧に接続され、ドレイン端子がＶ／Ｉ変換回路４０ａの一方側端子に接続され、ゲート端子が第１トランジスタ３２ａのゲート端子に接続されるｐチャネルＭＯＳトランジスタである。
【００２１】
Ｖ／Ｉ変換回路４０ａは、一方側端子と他方側端子とを有する抵抗素子（Ｒｏｕｔ）である。Ｖ／Ｉ変換回路４０ａは、一方側端子が第２トランジスタ３４ａのドレイン端子及び信号生成回路５０ａのトランジスタ５２ａのゲート端子と接続され、他方側端子がアースされる。
【００２２】
信号生成回路５０ａは、トランジスタ５２ａと、抵抗素子５４ａと、ラッチ回路５９ａを有する。また、信号生成回路５０ａは、Ｖ／Ｉ変換回路４０ａの出力電圧に基づいて、半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを設定するための切替信号を出力する。ここで、切替信号がＬｏｗ信号のときはマスターＩＣとして機能し、切替信号がＨｉｇｈ信号のときはスレーブＩＣとして機能する。
【００２３】
トランジスタ５２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。ドレイン端子が抵抗素子５４ａの他方側端子に接続され、ゲート端子が第２トランジスタ３４ａのドレイン端子及びＶ／Ｉ変換回路４０ａの一方側端子に接続され、ソース端子がアースされるｎチャネルＭＯＳトランジスタである。
【００２４】
抵抗素子５４ａは、一方側端子と他方側端子とを含む。そして、抵抗素子５４ａは、一方側端子が電源電圧に接続され、他方側端子がトランジスタ５２ａのドレイン端子及びラッチ回路５９ａのＮＡＮＤ回路５８ａの一方側入力端子に接続される。
【００２５】
ラッチ回路５９ａは、ＮＡＮＤ回路５６ａとＮＡＮＤ回路５８ａとを含む。ラッチ回路５９ａからは半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを設定するための切替信号が出力される。
【００２６】
ＮＡＮＤ回路５６ａは、一方側入力端子が制御部１００ａに接続され、他方側入力端子がＮＡＮＤ回路５８ａの出力端子に接続され、出力端子がＮＡＮＤ回路５８ａの他方側入力端子に接続される。
【００２７】
ＮＡＮＤ回路５８ａは、一方側入力端子が抵抗素子５４ａの他方側端子及びトランジスタ５２ａのドレイン端子に接続され、他方側入力端子がＮＡＮＤ回路５６ａの出力端子に接続され、出力端子がＮＡＮＤ回路５６ａの他方側入力端子及びマスター／スレーブ切替回路７０ａの一方側端子に接続される。
【００２８】
遮断回路６０ａは、ドレイン端子と、ソース端子と、ゲート端子とを含むｎチャネルＭＯＳトランジスタである。また、遮断回路６０ａは、ドレイン端子がトランジスタ２２ａのゲート端子及びオペアンプ２４ａの出力端子に接続され、ソース端子がアースに接続され、ゲート端子がＮＡＮＤ回路５８ａの出力端子及びマスター／スレーブ切替回路７０ａの一方側端子に接続される。
【００２９】
マスター／スレーブ切替回路７０ａは、ラッチ回路５９ａから出力される切替信号に基づいて、半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを切り替える。マスター／スレーブ切替回路７０ａは、一方側端子がラッチ回路５９ａの出力端子及び遮断回路６０ａのゲート端子に接続され、他方側端子が切替回路１２０ａに接続される。
【００３０】
起動回路８０ａは、ドレイン端子と、ソース端子と、ゲート端子とを含むｐチャネルＭＯＳトランジスタである。起動回路８０ａは、ソース端子が電源電圧に接続され、ドレイン端子が第１トランジスタ３２ａのゲート端子及び第２トランジスタ３４ａのゲート端子に接続され、ゲート端子が制御部１００ａに接続される。
【００３１】
発振回路９０ａは、トランジスタ９２ａと、トランジスタ９４ａと、コンデンサ９６ａと、トランジスタ９８ａとを含む。また、発振回路９０ａは、第１トランジスタ３２ａのゲート端子の電圧（Ｖｂ）（第２トランジスタ３４ａのゲート端子の電圧も同じ電圧）に基づいて、内部ロジック部１２５ａを動作させるクロックを生成するための三角波信号を出力する。
【００３２】
トランジスタ９２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９２ａは、ソース端子が電源電圧と接続され、ゲート端子が第１トランジスタ３２ａのゲート端子及び第２トランジスタ３４ａのゲート端子に接続され、ドレイン端子がトランジスタ９４ａのドレイン端子に接続されるｐチャネルＭＯＳトランジスタである。
【００３３】
トランジスタ９４ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９４ａは、ドレイン端子がトランジスタ９２ａのドレイン端子と接続され、ゲート端子が制御線１００ａと接続され、ソース端子がコンデンサ９６ａの一方側端子、トランジスタ９８ａのソース端子及びＣＬＫ生成回路１１０ａの一方側端子に接続されるｎチャネルＭＯＳトランジスタである。
【００３４】
コンデンサ９６ａは、一方側端子がトランジスタ９４ａのソース端子、トランジスタ９８ａのソース端子及びＣＬＫ生成回路１１０ａの一方側端子に接続され、他方側端子がアース接続される容量素子である。
【００３５】
トランジスタ９８ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９８ａは、ソース端子がトランジスタ９４ａのソース端子、コンデンサ９６ａの一方側端子及びＣＬＫ生成回路１１０ａの一方側端子に接続され、ゲート端子が制御部１００ａに接続され、ドレイン端子がアース接続されるｐチャネルＭＯＳトランジスタである。
【００３６】
制御部１００ａは、半導体回路１０ａの各要素の動作制御等を行う回路である。制御部１００ａは、起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子と制御線１０１ａによって接続される。そして、制御部１００ａは、オペアンプ２４ａと制御線１０２ａによって接続される。さらに、制御部１００ａは、トランジスタ９４ａのゲート端子及びトランジスタ９８ａのゲート端子と制御線１０３ａによって接続される。
【００３７】
ＣＬＫ生成回路１１０ａは、発振回路９０ａによって出力される三角波信号に基づいて、内部ロジック部１２５ａを動作させるためのクロック（パルス信号）を生成する。ＣＬＫ生成回路１１０ａは、一方側端子がコンデンサ９６ａの一方側端子、トランジスタ９８ａのソース端子と接続され、他方側端子が切替回路１２０ａの一方側端子と接続される。
【００３８】
切替回路１２０ａは、ＣＬＫ生成回路１１０ａとクロック用端子１４０ａ及び内部ロジック部１２５ａとの間の経路を遮断／接続する。切替回路１２０ａは、一方側端子がＣＬＫ生成回路１１０ａの他方側端子と接続され、他方側端子がクロック用端子１４０ａ及び内部ロジック部１２５ａに接続されるスイッチ回路である。また、切替回路１２０ａのスイッチング制御は、マスター／スレーブ切替回路７０ａの制御によってなされる。
【００３９】
内部ロジック部１２５ａは、順序回路と組み合わせ回路を含んで構成される。そして、内部ロジック部１２５ａの順序回路は、ＣＬＫ生成回路１１０ａによって生成されたクロックによって動作する。また、内部ロジック部１２５ａは、切替回路１２０ａの他方側端子及びクロック用端子１４０ａに接続される。
【００４０】
続いて、上記半導体回路１０ａの作用について、図１，２を用いて説明する。まず、半導体回路１０ａが起動していない状態では、制御部１００ａから出力されるＬｏｗ信号が制御線１０１ａを介して起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子に入力される。これにより、起動回路８０ａは、ＯＮ状態となるため、第１トランジスタ３２ａ及び第２トランジスタ３４ａのゲート端子には、Ｈｉｇｈ信号が入力される。したがって、第１トランジスタ３２ａ及び第２トランジスタ３４ａはＯＦＦ状態（換言すれば、カレントミラー回路３０ａの動作が停止状態）となり、トランジスタ５２ａのゲート端子には、Ｌｏｗ信号が入力される。これにより、トランジスタ５２ａがＯＦＦ状態となり、ＮＡＮＤ回路５８ａの一方側端子には、Ｈｉｇｈ信号が入力される。
【００４１】
一方、ＮＡＮＤ回路５６ａの一方側端子にはＬｏｗ信号が入力されているため、ＮＡＮＤ回路５６ａからはＨｉｇｈ信号が出力され、これがＮＡＮＤ回路５８ａの他方側端子に入力される。したがって、ＮＡＮＤ回路５８ａの一方側端子及び他方側端子にはＨｉｇｈ信号が入力されているため、ＮＡＮＤ回路５８ａからはＬｏｗ信号が出力される。これにより、遮断回路６０ａのゲート端子にはＬｏｗ信号が入力されるため、遮断回路６０ａはＯＦＦ状態となる
【００４２】
そして、半導体回路１０ａが起動していない状態では、制御部１００ａから出力されるＬｏｗ信号が制御線１０２ａを介してオペアンプ２４ａにリセット信号として入力される。これにより、オペアンプ２４ａの動作が停止するとともに、オペアンプ２４ａからはＬｏｗ信号が出力されるため、トランジスタ２２ａはＯＦＦ状態となる。
【００４３】
次に、半導体回路１０ａが起動したときに、制御部１００ａから出力されるＨｉｇｈ信号が制御線１０１ａを介して起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子に入力される。これにより、起動回路８０ａは、ＯＦＦ状態となる。したがって、上記の場合と異なり、カレントミラー回路３０ａとしての動作が可能となる。このとき、制御部１００ａから出力されるＬｏｗ信号が制御線１０２ａを介してオペアンプ２４ａに入力されなくなるため、フィードバック回路２０ａが作動する。このとき、外部端子１３０ａの端子電圧は、所定の電圧（Ｖｒｅｆ）となり、第１トランジスタ３２ａには第１の電流（Ｉｒｅｆ＝Ｖｒｅｆ／ＲＴ）が流れる。
【００４４】
そして、第２トランジスタ３４ａには第１の電流と同じ電流である第２の電流（Ｉｒｅｆ＝Ｖｒｅｆ／ＲＴ）が流れる。これにより、第２トランジスタ３４ａのドレイン端子とＶ／Ｉ変換回路４０ａの一方側端子との接続点の電圧（Ｖｏｕｔ）はＩｒｅｆ（第２の電流）×Ｒｏｕｔ（抵抗素子４０ａ）となる。ここで、Ｖｏｕｔ＝Ｉｒｅｆ×Ｒｏｕｔは、トランジスタ５２ａのスレショルド電圧よりも低い電圧となるように設定されているため、トランジスタ５２ａがＯＦＦ状態となり、ＮＡＮＤ回路５８ａの一方側端子には、Ｈｉｇｈ信号が入力される。
【００４５】
一方、ＮＡＮＤ回路５６ａの一方側端子にはＨｉｇｈ信号が入力されるが、ＮＡＮＤ回路５６ａの他方側端子にはＬｏｗ信号が入力されるため、出力信号はＨｉｇｈ信号のままである。そして、ＮＡＮＤ回路５８ａの一方側端子及び他方側端子ともにＨｉｇｈ信号が入力されるため、出力信号はＨｉｇｈ信号のままである。これにより、マスター／スレーブ切替回路７０ａは、切替回路１２０ａが接続するようにスイッチング制御を行うことで半導体回路１０ａをマスターＩＣとして作動させる。
【００４６】
ここで、第１トランジスタ３２ａ及び第２トランジスタ３４ａの各ゲート端子の電圧が入力されるトランジスタ９２ａは、当該ゲート端子の電圧に応じた電流を流す。また、制御部１００ａのスイッチング制御によってトランジスタ９４ａ及びトランジスタ９８ａは交互にオン／オフされるため、コンデンサ９６ａは当該オン／オフに対応して充放電を行う。これにより、発振回路９０ａからは三角波信号が出力される。そして、当該三角波信号に基づいて、ＣＬＫ生成回路１１０ａはクロック（パルス信号）を出力する。さらに、ＣＬＫ生成回路１１０ａによって出力されたクロックは内部ロジック部１２５ａに供給するとともに、半導体回路１０ａのクロック用端子１４０ａ及び半導体回路１０ｂのクロック用端子１４０ｂを介して半導体回路１０ｂの内部ブロック１２５ｂに供給される。
【００４７】
図３は、半導体回路１０ｂの各要素の詳細図である。半導体回路１０ｂは、外部端子１３０ｂに抵抗素子１５０が接続されずにアースされることによりスレーブＩＣとして設定される回路である。また、半導体回路１０ｂは、フィードバック回路２０ｂと、カレントミラー回路３０ｂと、Ｖ／Ｉ変換回路４０ｂと、信号生成回路５０ｂと、遮断回路６０ｂと、マスター／スレーブ切替回路７０ｂと、起動回路８０ｂと、発振回路９０ｂと、制御部１００ｂと、ＣＬＫ生成回路１１０ｂと、切替回路１２０ｂと、内部ロジック部１２５ｂと、外部端子１３０ｂと、クロック用端子１４０ｂとを備える。ここで、半導体回路１０ｂの各要素と半導体回路１０ａの各要素は同一のものであるため詳細な説明は省略する。
【００４８】
続いて、上記半導体回路１０ｂの作用について、図１，３を用いて説明する。ここで、半導体回路１０ｂが起動していないときは、上述したように半導体回路１０ａと同じ内部状態となり、ＮＡＮＤ回路５８ｂからはＨｉｇｈ信号が出力されるが、その動作は半導体回路１０ａと同様であるため詳細な説明は省略する。
【００４９】
次に、半導体回路１０ｂが起動したときに、制御部１００ｂから出力されるＨｉｇｈ信号が制御線１０１ｂを介して起動回路８０ｂのゲート端子及びＮＡＮＤ回路５６ｂの一方側入力端子に入力される。これにより、起動回路８０ｂは、ＯＦＦ状態となるため、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂのゲート端子はＨｉｇｈ信号が入力される。したがって、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂはカレントミラー回路３０ｂとしての動作が可能となる。このとき、制御部１００ｂから出力されるＬｏｗ信号が制御線１０２ｂを介してオペアンプ２４ｂに入力されなくなるため、フィードバック回路２０ｂが作動する。このとき、外部端子１３０ｂの端子電圧の電圧（Ｖｒｅｆ）となり、第１トランジスタ３２ｂには第１の電流が流れる。（Ｉｒｅｆ＝Ｖｒｅｆ／０≒∞を流そうとする。）ここで、第１の電流は、半導体回路１０ａのように外部端子１３０ａに抵抗素子１５０が接続された場合に比べて非常に大きい電流となる。
【００５０】
そして、第２トランジスタ３４ｂには第１の電流と同じ電流である第２の電流（Ｉｒｅｆ）が流れる。これにより、第２トランジスタ３４ｂのドレイン端子とＶ／Ｉ変換回路４０ｂの一方側端子との接続点の電圧（Ｖｏｕｔ）はＩｒｅｆ（第２の電流）×Ｒｏｕｔ（抵抗素子４０ｂ）となる。ここで、Ｖｏｕｔ＝Ｉｒｅｆ×Ｒｏｕｔはトランジスタ５２ｂのスレショルド電圧よりも高い電圧となるため、トランジスタ５２ｂがＯＮ状態となり、ＮＡＮＤ回路５８ｂの一方側端子には、Ｌｏｗ信号が入力される。これにより、ＮＡＮＤ回路５８ｂの出力端子はＨｉｇｈ信号が出力されるため、マスター／スレーブ切替回路７０ｂは、切替回路１２０ａが遮断するようにスイッチング制御を行うことで半導体回路１０ｂをスレーブＩＣとして作動させる。これにより、ＣＬＫ生成回路１１０ｂとクロック用端子１４０ｂ及び内部ロジック部１２５ｂとの経路を遮断できるとともに、半導体回路１０ａから供給されるクロックを内部ロジック部１２５ｂに供給して動作させることができる。
【００５１】
このとき、遮断回路６０ｂのゲート端子にはＨｉｇｈ号が入力されるため、当該遮断回路６０ｂはＯＮ状態となる。これにより、トランジスタ２２ｂのゲート端子にはＬｏｗ信号が入力されるため、トランジスタ２２ｂはＯＦＦ状態なり、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂには電流が流れなくなる。これにより、第２トランジスタ３４ｂのドレイン端子とＶ／Ｉ変換回路４０ｂの一方側端子との接続点の電圧（Ｖｏｕｔ）は０となるため、トランジスタ５２ｂのゲート端子にはＬｏｗ信号が入力されてトランジスタ５２ｂはＯＦＦ状態となる。したがって、ＮＡＮＤ回路５８ｂの一方側入力端子にはＨｉｇｈ信号が入力されるが、ＮＡＮＤ回路５８ｂの他方側入力端子にはＬｏｗ信号が入力されているため、出力信号はＨｉｇｈ信号のままである。つまり、半導体回路１０ｂがスレーブＩＣの状態であることを保持しつつ、カレントミラー回路３０ａを停止させることで消費電流を抑制することができる。
【００５２】
上記のように、同一の構成を有する半導体回路１０ａ，１０ｂにおいて、半導体回路１０ａのように外部端子１３０ａに抵抗素子１５０を介してアース接続すればマスターＩＣとして設定することができ、また半導体回路１０ｂのように外部端子１３０ｂに抵抗素子を介さずにアース接続すればスレーブＩＣとして設定することができる。すなわち、抵抗素子１５０の有無のみで半導体回路の役割を設定することができる。また、半導体回路１０ａのようにマスターＩＣとして動作する場合には、カレントミラー回路３０ａの第１トランジスタ３２ａ及び第２トランジスタ３４ａのゲート端子電圧（Ｖｂ）に基づいたクロック信号がＣＬＫ生成回路１１０ａによって生成され、内部ロジック部１２５ａ及びクロック用端子１４０ａを介して半導体回路１０ｂの内部ロジック部１２５ｂに供給される。すなわち、抵抗素子１５０の抵抗値ＲＴを調整することで所望のクロックを生成して出力することができる。
【００５３】
このように、抵抗素子１５０の有無のみで半導体回路の役割を設定することができるとともに、抵抗素子１５０の抵抗値ＲＴを調整することで所望のクロックを生成して出力することができる。すなわち、抵抗素子１５０を上記のように兼用することができ、半導体回路１０ａ，１０ｂの外部端子の数を抑制することができる。
【符号の説明】
【００５４】
１０ 半導体回路システム、１０ａ，１０ｂ 半導体回路、２０ａ，２０ｂ フィードバック回路、２２ａ，２２ｂ トランジスタ、２４ａ，２４ｂ オペアンプ、２６ａ，２６ｂ 基準電圧回路、３０ａ，３０ｂ カレントミラー回路、３２ａ，３２ｂ 第１トランジスタ、３４ａ，３４ｂ 第２トランジスタ、４０ａ，４０ｂ Ｖ／Ｉ変換回路、５０ａ，５０ｂ 信号生成回路、５２ａ ，５２ｂ トランジスタ、５４ａ，５４ｂ 抵抗素子、５６ａ，５６ｂ ＮＡＮＤ回路、５８ａ，５８ｂ ＮＡＮＤ回路、５９ａ，５９ｂ ラッチ回路、６０ａ，６０ｂ 遮断回路、７０ａ，７０ｂ マスター／スレーブ切替回路、８０ａ，８０ｂ 起動回路、９０ａ，９０ｂ 発振回路、９２ａ、９２ｂ トランジスタ、９４ａ，９４ｂ トランジスタ、９６ａ，９６ｂ コンデンサ、９８ａ，９８ｂ トランジスタ、１００ａ，１００ｂ 制御部、１０１ａ，１０１ｂ、１０２ａ，１０２ｂ，１０３ａ，１０３ｂ 制御線、１１０ａ，１１０ｂ ＣＬＫ生成回路、１２０ａ，１２０ｂ 切替回路、１２５ａ，１２５ｂ 内部ロジック部、１３０ａ，１３０ｂ 外部端子、１４０ａ，１４０ｂ クロック用端子、１５０ 抵抗素子、１６０ クロック配線。
【技術分野】
【０００１】
本発明は、半導体回路に係り、特に、クロックを出力する側の出力側半導体回路と、当該クロックを入力する側の入力側半導体回路のいずれとしても動作する半導体回路に関する。
【背景技術】
【０００２】
近年、液晶テレビ等の電子機器において、発光素子が複数用いられて、種々の色表現等が行われている。そして、発光素子の数が少ないときは、１個の制御ＩＣを用い、当該発光素子の制御を行うことで、様々な色表現等を実現することが可能である。しかしながら、発光素子の数が増加した場合に、１個の制御ＩＣによって、それらの複数の発光素子の制御を行うと、ソフトの複雑化を招くこととなる。そこで、多くの発光素子を制御するときには、複数個の制御ＩＣを用いて制御を行うことで、ソフトの複雑化を抑制することができるが、この場合、複数個の制御ＩＣのクロックを同期させる必要がある。
【０００３】
本発明に関連する技術として、例えば、特許文献１には、発光素子駆動回路として、照度センサからの照度情報を取得し、明るさを判定してその判定結果を出力するとともに明るさ変化情報を出力する明るさ判定部と、明るさ判定部の明るさ判定結果に基づいて輝度の設定を行い、その輝度設定情報を出力するとともに輝度変化情報を出力する輝度設定部と、輝度設定部からの輝度設定情報に応じた電流値の電流で発光素子を駆動する発光素子駆動部とを備えることが述べられている。そして、当該発光素子駆動回路は、さらに、発光素子の一方側端子の端子電圧を検出し、所定の電圧との比較を行う検出比較部と、明るさ変化情報あるいは輝度変化情報の少なくとも一方と検出比較部の出力とに基づいて、発光素子の他方側端子の端子電圧を昇圧するか否かを判定する昇圧判定部と、昇圧判定部によって昇圧すると判定されたときに発光素子の他方側端子の端子電圧の昇圧を行い、昇圧判定部によって昇圧しないと判定されたときに発光素子の他方側端子の端子電圧の昇圧を行なわない昇圧回路部と、を備えることが述べられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−６７７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数個の制御ＩＣに用いられる各クロックを同期させる方法として、当該複数個の制御ＩＣをマスターＩＣとスレーブＩＣのいずれかにそれぞれ役割を決め、マスターＩＣで生成されたクロックをスレーブＩＣに供給することでクロックを同期させることができる。このとき、マスターＩＣ及びスレーブＩＣに関する設定をそれぞれの制御ＩＣに対して行う場合に、外部ピンを用いてそれらの役割を好適に設定すること望まれる。
【０００６】
本発明の目的は、外部ピンをより好適に用いて、半導体回路の役割を設定することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体回路は、クロックを出力する側の出力側半導体回路と、クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、抵抗素子を介してアースに接続される又は抵抗素子を介さずにアースに接続される外部端子と、外部端子の端子電圧と所定の基準電圧とを比較して、端子電圧が基準電圧となるようにフィードバックするフィードバック回路と、外部端子を介してアース側に第１電流を流す第１電流回路と、第１電流のカレントミラー電流である第２電流を流す第２電流回路とを有するカレントミラー回路と、第２電流を電圧に変換するＩ／Ｖ変換回路と、Ｉ／Ｖ変換回路の出力電圧に基づいて、切替信号を生成する信号生成回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
上記構成の半導体回路によれば、外部端子に抵抗素子を接続するか否かで切替信号の状態を変更することができる。したがって、外部端子に抵抗素子を接続するか否かで半導体回路の役割を設定することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施の形態において、半導体回路を備える半導体回路システム１０を示す図である。
【図２】本発明に係る実施の形態において、半導体回路の各要素の詳細図である。
【図３】本発明に係る実施の形態において、半導体回路の各要素の詳細図である。
【発明を実施するための形態】
【００１０】
以下に図面を用いて、本発明に係る実施の形態を詳細に説明する。また、以下では、半導体回路システムにおいて、１つの半導体回路をマスターＩＣとし、１つの半導体回路をスレーブＩＣとするものとして説明するが、このマスターＩＣ／スレーブＩＣの数以外の数であってもよく、例えば、スレーブＩＣの数を数十個に増加させてもよい。
【００１１】
また、以下では、全ての図面において、同様の要素には同一の符号を付し、重複する説明を省略する。また、本文中の説明においては、必要に応じそれ以前に述べた符号を用いるものとする。
【００１２】
図１は、半導体回路１０ａ，１０ｂを備える半導体回路システム１０を示す図である。半導体回路システム１０は、マスターＩＣである半導体回路１０ａによって生成されたクロックによって、半導体回路１０ａの内部ロジック部１２５ａと、スレーブＩＣである半導体回路１０ｂの内部ロジック部１２５ｂとを同期して動作させる機能を有する。半導体回路１０ａの外部端子１３０ａは、抵抗素子１５０（ＲＴ）を介してアース接続されている。また、半導体回路１０ｂの外部端子１３０ｂは、抵抗素子１５０を介さずにアース接続されている。半導体回路１０ａのクロック用端子１４０ａと半導体回路１０ｂのクロック用端子１４０ｂとはクロック配線１６０によって接続されている。
【００１３】
図２は、半導体回路１０ａの各要素の詳細図である。半導体回路１０ａは、外部端子１３０ａに抵抗素子１５０が接続されることによりマスターＩＣとして設定される回路である。また、半導体回路１０ａは、フィードバック回路２０ａと、カレントミラー回路３０ａと、Ｖ／Ｉ変換回路４０ａと、信号生成回路５０ａと、遮断回路６０ａと、マスター／スレーブ切替回路７０ａと、起動回路８０ａと、発振回路９０ａと、制御部１００ａと、ＣＬＫ生成回路１１０ａと、切替回路１２０ａと、内部ロジック部１２５ａと、外部端子１３０ａと、クロック用端子１４０ａとを備える。
【００１４】
フィードバック回路２０ａは、トランジスタ２２ａと、オペアンプ２４ａと、基準電圧回路２６ａとを有する。フィードバック回路２０ａは、外部端子１３０ａの端子電圧が基準電圧回路２６ａによって出力される基準電圧となるように電圧をフィードバックする回路である。
【００１５】
トランジスタ２２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。トランジスタ２２ａは、ドレイン端子がカレントミラー回路３０ａの第１トランジスタ３２ａのドレイン端子と接続され、ソース端子が外部端子１３０ａ及びオペアンプ２４ａの負極側入力端子に接続されるｎチャネルＭＯＳトランジスタである。
【００１６】
オペアンプ２４ａは、正極側入力端子と、負極側入力端子と、出力端子とを有する。オペアンプ２４ａは、正極側入力端子には基準電圧回路２６ａが接続され、負極側入力端子には外部端子１３０ａ及びトランジスタ２２ａのソース端子が接続され、出力端子には遮断回路６０ａのドレイン端子及びトランジスタ２２ａのゲート端子に接続される演算増幅器である。
【００１７】
基準電圧回路２６ａは、オペアンプ２４ａの正極側入力端子に接続される回路である。また、基準電圧回路２６ａは、所定の基準電圧（Ｖｒｅｆ）をオペアンプ２４ａの正極側入力端子に供給する。
【００１８】
カレントミラー回路３０ａは、第１トランジスタ３２ａと第２トランジスタ３４ａとを有する。また、カレントミラー回路３０ａは、外部端子１３０ａを介してアース側に第１の電流（Ｉｒｅｆ）を流し、さらに、その第１の電流と同じ電流値を有する第２の電流（Ｉｒｅｆ）をカレントミラー電流として流す回路である。
【００１９】
第１トランジスタ３２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第１トランジスタ３２ａは、ソース端子が電源電圧に接続され、ドレイン端子がトランジスタ２２ａのドレイン端子及び第１トランジスタ３２ａのゲート端子に接続され、ゲート端子が第１トランジスタ３２ａのドレイン端子及び第２トランジスタ３４ａのゲート端子に接続されるｐチャネルＭＯＳトランジスタである。
【００２０】
第２トランジスタ３４ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、第２トランジスタ３４ａは、ソース端子が電源電圧に接続され、ドレイン端子がＶ／Ｉ変換回路４０ａの一方側端子に接続され、ゲート端子が第１トランジスタ３２ａのゲート端子に接続されるｐチャネルＭＯＳトランジスタである。
【００２１】
Ｖ／Ｉ変換回路４０ａは、一方側端子と他方側端子とを有する抵抗素子（Ｒｏｕｔ）である。Ｖ／Ｉ変換回路４０ａは、一方側端子が第２トランジスタ３４ａのドレイン端子及び信号生成回路５０ａのトランジスタ５２ａのゲート端子と接続され、他方側端子がアースされる。
【００２２】
信号生成回路５０ａは、トランジスタ５２ａと、抵抗素子５４ａと、ラッチ回路５９ａを有する。また、信号生成回路５０ａは、Ｖ／Ｉ変換回路４０ａの出力電圧に基づいて、半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを設定するための切替信号を出力する。ここで、切替信号がＬｏｗ信号のときはマスターＩＣとして機能し、切替信号がＨｉｇｈ信号のときはスレーブＩＣとして機能する。
【００２３】
トランジスタ５２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。ドレイン端子が抵抗素子５４ａの他方側端子に接続され、ゲート端子が第２トランジスタ３４ａのドレイン端子及びＶ／Ｉ変換回路４０ａの一方側端子に接続され、ソース端子がアースされるｎチャネルＭＯＳトランジスタである。
【００２４】
抵抗素子５４ａは、一方側端子と他方側端子とを含む。そして、抵抗素子５４ａは、一方側端子が電源電圧に接続され、他方側端子がトランジスタ５２ａのドレイン端子及びラッチ回路５９ａのＮＡＮＤ回路５８ａの一方側入力端子に接続される。
【００２５】
ラッチ回路５９ａは、ＮＡＮＤ回路５６ａとＮＡＮＤ回路５８ａとを含む。ラッチ回路５９ａからは半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを設定するための切替信号が出力される。
【００２６】
ＮＡＮＤ回路５６ａは、一方側入力端子が制御部１００ａに接続され、他方側入力端子がＮＡＮＤ回路５８ａの出力端子に接続され、出力端子がＮＡＮＤ回路５８ａの他方側入力端子に接続される。
【００２７】
ＮＡＮＤ回路５８ａは、一方側入力端子が抵抗素子５４ａの他方側端子及びトランジスタ５２ａのドレイン端子に接続され、他方側入力端子がＮＡＮＤ回路５６ａの出力端子に接続され、出力端子がＮＡＮＤ回路５６ａの他方側入力端子及びマスター／スレーブ切替回路７０ａの一方側端子に接続される。
【００２８】
遮断回路６０ａは、ドレイン端子と、ソース端子と、ゲート端子とを含むｎチャネルＭＯＳトランジスタである。また、遮断回路６０ａは、ドレイン端子がトランジスタ２２ａのゲート端子及びオペアンプ２４ａの出力端子に接続され、ソース端子がアースに接続され、ゲート端子がＮＡＮＤ回路５８ａの出力端子及びマスター／スレーブ切替回路７０ａの一方側端子に接続される。
【００２９】
マスター／スレーブ切替回路７０ａは、ラッチ回路５９ａから出力される切替信号に基づいて、半導体回路１０ａがマスターＩＣとして機能するかスレーブＩＣとして機能するかを切り替える。マスター／スレーブ切替回路７０ａは、一方側端子がラッチ回路５９ａの出力端子及び遮断回路６０ａのゲート端子に接続され、他方側端子が切替回路１２０ａに接続される。
【００３０】
起動回路８０ａは、ドレイン端子と、ソース端子と、ゲート端子とを含むｐチャネルＭＯＳトランジスタである。起動回路８０ａは、ソース端子が電源電圧に接続され、ドレイン端子が第１トランジスタ３２ａのゲート端子及び第２トランジスタ３４ａのゲート端子に接続され、ゲート端子が制御部１００ａに接続される。
【００３１】
発振回路９０ａは、トランジスタ９２ａと、トランジスタ９４ａと、コンデンサ９６ａと、トランジスタ９８ａとを含む。また、発振回路９０ａは、第１トランジスタ３２ａのゲート端子の電圧（Ｖｂ）（第２トランジスタ３４ａのゲート端子の電圧も同じ電圧）に基づいて、内部ロジック部１２５ａを動作させるクロックを生成するための三角波信号を出力する。
【００３２】
トランジスタ９２ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９２ａは、ソース端子が電源電圧と接続され、ゲート端子が第１トランジスタ３２ａのゲート端子及び第２トランジスタ３４ａのゲート端子に接続され、ドレイン端子がトランジスタ９４ａのドレイン端子に接続されるｐチャネルＭＯＳトランジスタである。
【００３３】
トランジスタ９４ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９４ａは、ドレイン端子がトランジスタ９２ａのドレイン端子と接続され、ゲート端子が制御線１００ａと接続され、ソース端子がコンデンサ９６ａの一方側端子、トランジスタ９８ａのソース端子及びＣＬＫ生成回路１１０ａの一方側端子に接続されるｎチャネルＭＯＳトランジスタである。
【００３４】
コンデンサ９６ａは、一方側端子がトランジスタ９４ａのソース端子、トランジスタ９８ａのソース端子及びＣＬＫ生成回路１１０ａの一方側端子に接続され、他方側端子がアース接続される容量素子である。
【００３５】
トランジスタ９８ａは、ドレイン端子と、ソース端子と、ゲート端子とを含む。また、トランジスタ９８ａは、ソース端子がトランジスタ９４ａのソース端子、コンデンサ９６ａの一方側端子及びＣＬＫ生成回路１１０ａの一方側端子に接続され、ゲート端子が制御部１００ａに接続され、ドレイン端子がアース接続されるｐチャネルＭＯＳトランジスタである。
【００３６】
制御部１００ａは、半導体回路１０ａの各要素の動作制御等を行う回路である。制御部１００ａは、起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子と制御線１０１ａによって接続される。そして、制御部１００ａは、オペアンプ２４ａと制御線１０２ａによって接続される。さらに、制御部１００ａは、トランジスタ９４ａのゲート端子及びトランジスタ９８ａのゲート端子と制御線１０３ａによって接続される。
【００３７】
ＣＬＫ生成回路１１０ａは、発振回路９０ａによって出力される三角波信号に基づいて、内部ロジック部１２５ａを動作させるためのクロック（パルス信号）を生成する。ＣＬＫ生成回路１１０ａは、一方側端子がコンデンサ９６ａの一方側端子、トランジスタ９８ａのソース端子と接続され、他方側端子が切替回路１２０ａの一方側端子と接続される。
【００３８】
切替回路１２０ａは、ＣＬＫ生成回路１１０ａとクロック用端子１４０ａ及び内部ロジック部１２５ａとの間の経路を遮断／接続する。切替回路１２０ａは、一方側端子がＣＬＫ生成回路１１０ａの他方側端子と接続され、他方側端子がクロック用端子１４０ａ及び内部ロジック部１２５ａに接続されるスイッチ回路である。また、切替回路１２０ａのスイッチング制御は、マスター／スレーブ切替回路７０ａの制御によってなされる。
【００３９】
内部ロジック部１２５ａは、順序回路と組み合わせ回路を含んで構成される。そして、内部ロジック部１２５ａの順序回路は、ＣＬＫ生成回路１１０ａによって生成されたクロックによって動作する。また、内部ロジック部１２５ａは、切替回路１２０ａの他方側端子及びクロック用端子１４０ａに接続される。
【００４０】
続いて、上記半導体回路１０ａの作用について、図１，２を用いて説明する。まず、半導体回路１０ａが起動していない状態では、制御部１００ａから出力されるＬｏｗ信号が制御線１０１ａを介して起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子に入力される。これにより、起動回路８０ａは、ＯＮ状態となるため、第１トランジスタ３２ａ及び第２トランジスタ３４ａのゲート端子には、Ｈｉｇｈ信号が入力される。したがって、第１トランジスタ３２ａ及び第２トランジスタ３４ａはＯＦＦ状態（換言すれば、カレントミラー回路３０ａの動作が停止状態）となり、トランジスタ５２ａのゲート端子には、Ｌｏｗ信号が入力される。これにより、トランジスタ５２ａがＯＦＦ状態となり、ＮＡＮＤ回路５８ａの一方側端子には、Ｈｉｇｈ信号が入力される。
【００４１】
一方、ＮＡＮＤ回路５６ａの一方側端子にはＬｏｗ信号が入力されているため、ＮＡＮＤ回路５６ａからはＨｉｇｈ信号が出力され、これがＮＡＮＤ回路５８ａの他方側端子に入力される。したがって、ＮＡＮＤ回路５８ａの一方側端子及び他方側端子にはＨｉｇｈ信号が入力されているため、ＮＡＮＤ回路５８ａからはＬｏｗ信号が出力される。これにより、遮断回路６０ａのゲート端子にはＬｏｗ信号が入力されるため、遮断回路６０ａはＯＦＦ状態となる
【００４２】
そして、半導体回路１０ａが起動していない状態では、制御部１００ａから出力されるＬｏｗ信号が制御線１０２ａを介してオペアンプ２４ａにリセット信号として入力される。これにより、オペアンプ２４ａの動作が停止するとともに、オペアンプ２４ａからはＬｏｗ信号が出力されるため、トランジスタ２２ａはＯＦＦ状態となる。
【００４３】
次に、半導体回路１０ａが起動したときに、制御部１００ａから出力されるＨｉｇｈ信号が制御線１０１ａを介して起動回路８０ａのゲート端子及びＮＡＮＤ回路５６ａの一方側端子に入力される。これにより、起動回路８０ａは、ＯＦＦ状態となる。したがって、上記の場合と異なり、カレントミラー回路３０ａとしての動作が可能となる。このとき、制御部１００ａから出力されるＬｏｗ信号が制御線１０２ａを介してオペアンプ２４ａに入力されなくなるため、フィードバック回路２０ａが作動する。このとき、外部端子１３０ａの端子電圧は、所定の電圧（Ｖｒｅｆ）となり、第１トランジスタ３２ａには第１の電流（Ｉｒｅｆ＝Ｖｒｅｆ／ＲＴ）が流れる。
【００４４】
そして、第２トランジスタ３４ａには第１の電流と同じ電流である第２の電流（Ｉｒｅｆ＝Ｖｒｅｆ／ＲＴ）が流れる。これにより、第２トランジスタ３４ａのドレイン端子とＶ／Ｉ変換回路４０ａの一方側端子との接続点の電圧（Ｖｏｕｔ）はＩｒｅｆ（第２の電流）×Ｒｏｕｔ（抵抗素子４０ａ）となる。ここで、Ｖｏｕｔ＝Ｉｒｅｆ×Ｒｏｕｔは、トランジスタ５２ａのスレショルド電圧よりも低い電圧となるように設定されているため、トランジスタ５２ａがＯＦＦ状態となり、ＮＡＮＤ回路５８ａの一方側端子には、Ｈｉｇｈ信号が入力される。
【００４５】
一方、ＮＡＮＤ回路５６ａの一方側端子にはＨｉｇｈ信号が入力されるが、ＮＡＮＤ回路５６ａの他方側端子にはＬｏｗ信号が入力されるため、出力信号はＨｉｇｈ信号のままである。そして、ＮＡＮＤ回路５８ａの一方側端子及び他方側端子ともにＨｉｇｈ信号が入力されるため、出力信号はＨｉｇｈ信号のままである。これにより、マスター／スレーブ切替回路７０ａは、切替回路１２０ａが接続するようにスイッチング制御を行うことで半導体回路１０ａをマスターＩＣとして作動させる。
【００４６】
ここで、第１トランジスタ３２ａ及び第２トランジスタ３４ａの各ゲート端子の電圧が入力されるトランジスタ９２ａは、当該ゲート端子の電圧に応じた電流を流す。また、制御部１００ａのスイッチング制御によってトランジスタ９４ａ及びトランジスタ９８ａは交互にオン／オフされるため、コンデンサ９６ａは当該オン／オフに対応して充放電を行う。これにより、発振回路９０ａからは三角波信号が出力される。そして、当該三角波信号に基づいて、ＣＬＫ生成回路１１０ａはクロック（パルス信号）を出力する。さらに、ＣＬＫ生成回路１１０ａによって出力されたクロックは内部ロジック部１２５ａに供給するとともに、半導体回路１０ａのクロック用端子１４０ａ及び半導体回路１０ｂのクロック用端子１４０ｂを介して半導体回路１０ｂの内部ブロック１２５ｂに供給される。
【００４７】
図３は、半導体回路１０ｂの各要素の詳細図である。半導体回路１０ｂは、外部端子１３０ｂに抵抗素子１５０が接続されずにアースされることによりスレーブＩＣとして設定される回路である。また、半導体回路１０ｂは、フィードバック回路２０ｂと、カレントミラー回路３０ｂと、Ｖ／Ｉ変換回路４０ｂと、信号生成回路５０ｂと、遮断回路６０ｂと、マスター／スレーブ切替回路７０ｂと、起動回路８０ｂと、発振回路９０ｂと、制御部１００ｂと、ＣＬＫ生成回路１１０ｂと、切替回路１２０ｂと、内部ロジック部１２５ｂと、外部端子１３０ｂと、クロック用端子１４０ｂとを備える。ここで、半導体回路１０ｂの各要素と半導体回路１０ａの各要素は同一のものであるため詳細な説明は省略する。
【００４８】
続いて、上記半導体回路１０ｂの作用について、図１，３を用いて説明する。ここで、半導体回路１０ｂが起動していないときは、上述したように半導体回路１０ａと同じ内部状態となり、ＮＡＮＤ回路５８ｂからはＨｉｇｈ信号が出力されるが、その動作は半導体回路１０ａと同様であるため詳細な説明は省略する。
【００４９】
次に、半導体回路１０ｂが起動したときに、制御部１００ｂから出力されるＨｉｇｈ信号が制御線１０１ｂを介して起動回路８０ｂのゲート端子及びＮＡＮＤ回路５６ｂの一方側入力端子に入力される。これにより、起動回路８０ｂは、ＯＦＦ状態となるため、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂのゲート端子はＨｉｇｈ信号が入力される。したがって、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂはカレントミラー回路３０ｂとしての動作が可能となる。このとき、制御部１００ｂから出力されるＬｏｗ信号が制御線１０２ｂを介してオペアンプ２４ｂに入力されなくなるため、フィードバック回路２０ｂが作動する。このとき、外部端子１３０ｂの端子電圧の電圧（Ｖｒｅｆ）となり、第１トランジスタ３２ｂには第１の電流が流れる。（Ｉｒｅｆ＝Ｖｒｅｆ／０≒∞を流そうとする。）ここで、第１の電流は、半導体回路１０ａのように外部端子１３０ａに抵抗素子１５０が接続された場合に比べて非常に大きい電流となる。
【００５０】
そして、第２トランジスタ３４ｂには第１の電流と同じ電流である第２の電流（Ｉｒｅｆ）が流れる。これにより、第２トランジスタ３４ｂのドレイン端子とＶ／Ｉ変換回路４０ｂの一方側端子との接続点の電圧（Ｖｏｕｔ）はＩｒｅｆ（第２の電流）×Ｒｏｕｔ（抵抗素子４０ｂ）となる。ここで、Ｖｏｕｔ＝Ｉｒｅｆ×Ｒｏｕｔはトランジスタ５２ｂのスレショルド電圧よりも高い電圧となるため、トランジスタ５２ｂがＯＮ状態となり、ＮＡＮＤ回路５８ｂの一方側端子には、Ｌｏｗ信号が入力される。これにより、ＮＡＮＤ回路５８ｂの出力端子はＨｉｇｈ信号が出力されるため、マスター／スレーブ切替回路７０ｂは、切替回路１２０ａが遮断するようにスイッチング制御を行うことで半導体回路１０ｂをスレーブＩＣとして作動させる。これにより、ＣＬＫ生成回路１１０ｂとクロック用端子１４０ｂ及び内部ロジック部１２５ｂとの経路を遮断できるとともに、半導体回路１０ａから供給されるクロックを内部ロジック部１２５ｂに供給して動作させることができる。
【００５１】
このとき、遮断回路６０ｂのゲート端子にはＨｉｇｈ号が入力されるため、当該遮断回路６０ｂはＯＮ状態となる。これにより、トランジスタ２２ｂのゲート端子にはＬｏｗ信号が入力されるため、トランジスタ２２ｂはＯＦＦ状態なり、第１トランジスタ３２ｂ及び第２トランジスタ３４ｂには電流が流れなくなる。これにより、第２トランジスタ３４ｂのドレイン端子とＶ／Ｉ変換回路４０ｂの一方側端子との接続点の電圧（Ｖｏｕｔ）は０となるため、トランジスタ５２ｂのゲート端子にはＬｏｗ信号が入力されてトランジスタ５２ｂはＯＦＦ状態となる。したがって、ＮＡＮＤ回路５８ｂの一方側入力端子にはＨｉｇｈ信号が入力されるが、ＮＡＮＤ回路５８ｂの他方側入力端子にはＬｏｗ信号が入力されているため、出力信号はＨｉｇｈ信号のままである。つまり、半導体回路１０ｂがスレーブＩＣの状態であることを保持しつつ、カレントミラー回路３０ａを停止させることで消費電流を抑制することができる。
【００５２】
上記のように、同一の構成を有する半導体回路１０ａ，１０ｂにおいて、半導体回路１０ａのように外部端子１３０ａに抵抗素子１５０を介してアース接続すればマスターＩＣとして設定することができ、また半導体回路１０ｂのように外部端子１３０ｂに抵抗素子を介さずにアース接続すればスレーブＩＣとして設定することができる。すなわち、抵抗素子１５０の有無のみで半導体回路の役割を設定することができる。また、半導体回路１０ａのようにマスターＩＣとして動作する場合には、カレントミラー回路３０ａの第１トランジスタ３２ａ及び第２トランジスタ３４ａのゲート端子電圧（Ｖｂ）に基づいたクロック信号がＣＬＫ生成回路１１０ａによって生成され、内部ロジック部１２５ａ及びクロック用端子１４０ａを介して半導体回路１０ｂの内部ロジック部１２５ｂに供給される。すなわち、抵抗素子１５０の抵抗値ＲＴを調整することで所望のクロックを生成して出力することができる。
【００５３】
このように、抵抗素子１５０の有無のみで半導体回路の役割を設定することができるとともに、抵抗素子１５０の抵抗値ＲＴを調整することで所望のクロックを生成して出力することができる。すなわち、抵抗素子１５０を上記のように兼用することができ、半導体回路１０ａ，１０ｂの外部端子の数を抑制することができる。
【符号の説明】
【００５４】
１０ 半導体回路システム、１０ａ，１０ｂ 半導体回路、２０ａ，２０ｂ フィードバック回路、２２ａ，２２ｂ トランジスタ、２４ａ，２４ｂ オペアンプ、２６ａ，２６ｂ 基準電圧回路、３０ａ，３０ｂ カレントミラー回路、３２ａ，３２ｂ 第１トランジスタ、３４ａ，３４ｂ 第２トランジスタ、４０ａ，４０ｂ Ｖ／Ｉ変換回路、５０ａ，５０ｂ 信号生成回路、５２ａ ，５２ｂ トランジスタ、５４ａ，５４ｂ 抵抗素子、５６ａ，５６ｂ ＮＡＮＤ回路、５８ａ，５８ｂ ＮＡＮＤ回路、５９ａ，５９ｂ ラッチ回路、６０ａ，６０ｂ 遮断回路、７０ａ，７０ｂ マスター／スレーブ切替回路、８０ａ，８０ｂ 起動回路、９０ａ，９０ｂ 発振回路、９２ａ、９２ｂ トランジスタ、９４ａ，９４ｂ トランジスタ、９６ａ，９６ｂ コンデンサ、９８ａ，９８ｂ トランジスタ、１００ａ，１００ｂ 制御部、１０１ａ，１０１ｂ、１０２ａ，１０２ｂ，１０３ａ，１０３ｂ 制御線、１１０ａ，１１０ｂ ＣＬＫ生成回路、１２０ａ，１２０ｂ 切替回路、１２５ａ，１２５ｂ 内部ロジック部、１３０ａ，１３０ｂ 外部端子、１４０ａ，１４０ｂ クロック用端子、１５０ 抵抗素子、１６０ クロック配線。
【特許請求の範囲】
【請求項１】
クロックを出力する側の出力側半導体回路と、前記クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、
抵抗素子を介してアースに接続される又は前記抵抗素子を介さずに前記アースに接続される外部端子と、
前記外部端子の端子電圧と所定の基準電圧とを比較して、前記端子電圧が前記基準電圧となるようにフィードバックするフィードバック回路と、
前記外部端子を介して前記アース側に第１電流を流す第１電流回路と、前記第１電流のカレントミラー電流である第２電流を流す第２電流回路とを有するカレントミラー回路と、
前記第２電流を電圧に変換するＩ／Ｖ変換回路と、
前記Ｉ／Ｖ変換回路の出力電圧に基づいて、前記切替信号を生成する信号生成回路と、
を備えることを特徴とする半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
前記カレントミラー回路を構成し、制御端子同士が接続される２つのトランジスタの前記制御端子の電圧に基づいて、前記クロックを生成するための基準信号を生成する発振回路を備えることを特徴とする半導体回路。
【請求項３】
請求項１または請求項２に記載の半導体回路において、
前記切替信号が前記入力側半導体回路に切り替えるための状態であるとき、前記第１電流を遮断する遮断回路を備えることを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路において、
前記信号生成回路は、
前記切替信号が前記入力側半導体回路に切り替えるための状態であるときに、前記切替信号の状態を保持する保持回路を有することを特徴とする半導体回路。
【請求項１】
クロックを出力する側の出力側半導体回路と、前記クロックを入力する側の入力側半導体回路のいずれとして動作するかを切り替えるための切替信号を生成する半導体回路であって、
抵抗素子を介してアースに接続される又は前記抵抗素子を介さずに前記アースに接続される外部端子と、
前記外部端子の端子電圧と所定の基準電圧とを比較して、前記端子電圧が前記基準電圧となるようにフィードバックするフィードバック回路と、
前記外部端子を介して前記アース側に第１電流を流す第１電流回路と、前記第１電流のカレントミラー電流である第２電流を流す第２電流回路とを有するカレントミラー回路と、
前記第２電流を電圧に変換するＩ／Ｖ変換回路と、
前記Ｉ／Ｖ変換回路の出力電圧に基づいて、前記切替信号を生成する信号生成回路と、
を備えることを特徴とする半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
前記カレントミラー回路を構成し、制御端子同士が接続される２つのトランジスタの前記制御端子の電圧に基づいて、前記クロックを生成するための基準信号を生成する発振回路を備えることを特徴とする半導体回路。
【請求項３】
請求項１または請求項２に記載の半導体回路において、
前記切替信号が前記入力側半導体回路に切り替えるための状態であるとき、前記第１電流を遮断する遮断回路を備えることを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路において、
前記信号生成回路は、
前記切替信号が前記入力側半導体回路に切り替えるための状態であるときに、前記切替信号の状態を保持する保持回路を有することを特徴とする半導体回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−１４６８５７（Ｐ２０１２−１４６８５７Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−４８７２（Ｐ２０１１−４８７２）
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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