半導体記憶装置
【課題】メモリセルおよび比較動作をシンプルにしてチップコストを低廉化することができる半導体記憶装置の提供を図る。
【解決手段】抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイ３１と、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部３０と、を有する半導体記憶装置であって、前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定する。
【解決手段】抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイ３１と、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部３０と、を有する半導体記憶装置であって、前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、例えば、民生機器市場においては、画像処理やゲームといった高速で大容量のデータ処理が必要なサービスが主流となっている。具体的に、例えば、携帯端末装置により３次元（３Ｄ）画像や動画像の処理が頻繁に扱われるようになっている。
【０００３】
このようなサービスを支える技術として、例えば、ネットワークを通じたデータ検索やルータスイッチの大容量化および高速化が重要になって来ている。そのため、例えば、ＳＲＡＭ（Static Random Access Memory）を使った大容量の連想メモリといった半導体記憶装置が利用されている。
【０００４】
また、近年、微細化および高速動作が可能なメモリとして、ＭＲＡＭ（Magneto-resistive Random Access Memory），ＰＲＡＭ（Phase change RAM），ＲｅＲＡＭ（Resistive RAM）などが注目されている。ところで、近年、例えば、ＭＲＡＭセルを使った連想メモリ（半導体記憶装置）が研究・開発されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１０−５０６３４１号公報
【特許文献２】特開２００４−０８６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来、ＳＲＡＭを使った大容量の連想メモリが利用されているが、ＳＲＡＭセルは素子数が多いため、連想メモリのチップコストが高くなっていた。
【０００７】
また、例えば、ＭＲＡＭセルを使った連想メモリも研究・開発されているが、制御が複雑になり、或いは、メモリセルの寿命を短縮するといった課題があるため、実用化には到っていない。
【課題を解決するための手段】
【０００８】
一実施形態によれば、抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、判定部と、を有する半導体記憶装置が提供される。前記判定部は、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する。
【０００９】
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定する。
【発明の効果】
【００１０】
開示の半導体記憶装置は、メモリセルおよび比較動作をシンプルにしてチップコストを低廉化することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】半導体記憶装置の一例を示す回路図である。
【図２】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その１）である。
【図３】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その２）である。
【図４】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その３）である。
【図５】本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルの等価回路を示す図である。
【図６】図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図（その１）である。
【図７】図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図（その２）である。
【図８】第１実施例の半導体記憶装置の全体構成の要部を示すブロック図である。
【図９】図８に示す半導体記憶装置におけるＨ／Ｌ判定部の一例を示す回路図である。
【図１０】図８に示す半導体記憶装置における一致判定部の一例を示す回路図である。
【図１１】第２実施例の半導体記憶装置の全体構成を示すブロック図である。
【図１２】図１１に示す半導体記憶装置におけるＭＲＡＭアレイを説明するための図である。
【図１３】図１２に示すＭＲＡＭアレイの動作シーケンスを説明するための図である。
【図１４】１Ｔ−１Ｒ型メモリセルの他の例としてのＲｅＲＡＭおよびＰＣＲＡＭを示す図である。
【発明を実施するための形態】
【００１２】
まず、半導体記憶装置の実施例を詳述する前に、図１を参照して半導体記憶装置の一例を説明する。図１は、半導体記憶装置の一例を示す回路図であり、ＳＲＡＭを適用した連想メモリの例を示している。
【００１３】
図１において、参照符号１０１はデータ部を示し、また、１０２および１０３はサーチ部を示す。なお、参照符号１１３，１１４，１２１，１２２，１３１，１３２は、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を示し、また、１１１，１１２は、インバータを示す。
【００１４】
図１に示されるように、連想メモリは、ＳＲＡＭセルで構成されたデータ部１０１と、それぞれ２つのトランジスタ１２１，１２２および１３１，１３２を含むサーチ部１０２および１０３を有する。
【００１５】
データ部１０１は、高レベル『Ｈ』または低レベル『Ｌ』のデータを保持するための入出力が交差接続された２つのインバー１１１，１１２と、相補のデータ線ＢＬＤ，／ＢＬＤとの接続を制御するトランジスタ１１３，１１４を有する。
【００１６】
ここで、トランジスタ１１３，１１４のゲートは、ワード線ＷＬに接続され、ワード線ＷＬが『Ｈ』のときにオンして、ＳＲＡＭセル（データ部１０１）の相補の記憶保持ノードＤ，／Ｄをデータ線ＢＬＤ，／ＢＬＤに接続するようになっている。
【００１７】
すなわち、データ部１０１からデータを読み出す場合、ワード線ＷＬを『Ｈ』に立ち上げてトランジスタ１１３，１１４をオンし、データ線ＢＬＤ，／ＢＬＤを介して記憶保持ノードＤ，／Ｄのレベルを読み出す。
【００１８】
また、データ部１０１にデータを書き込む場合、ワード線ＷＬを『Ｈ』に立ち上げてトランジスタ１１３，１１４をオンし、データ線ＢＬＤ，／ＢＬＤを介して記憶保持ノードＤ，／Ｄのレベルを制御して所定のデータを書き込む。このデータ部１０１に書き込まれた所定のデータが参照データになる。
【００１９】
ところで、連想メモリは、データの読み出しおよび書き込み動作だけでなく、上述した参照データと、比較対象のデータとの比較動作も行うことができるようになっている。
【００２０】
すなわち、比較動作を行う場合、比較対象となる比較データを相補の比較データ線ＳＢ，／ＳＢに与えて参照データとの比較（一致、または、不一致の判定）を行う。この比較データ線ＳＢ，／ＳＢに与える比較データは相補信号であり、それぞれサーチ部１０２，１０３のｎＭＯＳトランジスタ１２２，１３２のゲートに供給される。
【００２１】
ここで、サーチ部１０２では、ＳＢがゲートに接続されたトランジスタ１２２に対して、記憶保持ノードＤの電位がゲートに与えられたトランジスタ１２１が直列に接続されている。また、サーチ部１０３では、／ＳＢがゲートに接続されたトランジスタ１３２に対して、記憶保持ノード／Ｄの電位がゲートに与えられたトランジスタ１３１が直列に接続されている。
【００２２】
従って、各サーチ部１０２または１０３において、直列接続されたトランジス１２１，１２２または１３１，１３２が両方ともオンしたとき、すなわち、両トランジスタのゲートが『Ｈ』のときに、マッチライン／ＭＬが『Ｌ』になる。このマッチライン／ＭＬが『Ｌ』になったとき、参照データと比較データが一致したと判定する。
【００２３】
具体的に、例えば、記憶保持ノードＤが『Ｈ』で／Ｄが『Ｌ』に対して、比較データ線ＳＢが『Ｈ』で／ＳＢが『Ｌ』ならば一致と判定し、逆に、比較データ線ＳＢが『Ｌ』で／ＳＢが『Ｈ』ならば不一致と判定する。
【００２４】
このように、図１に示す連想メモリは、多数の素子（トランジスタ）を使用して構成されているため、連想メモリのチップコストが高くなっていた。
【００２５】
以下、半導体記憶装置の実施例を、添付図面を参照して詳述するが、まず、図２〜図４を参照して、本実施例の半導体記憶装置（連想メモリ）に適用される１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明する。
【００２６】
ここで、１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭは、ＭＴＪ（Magneto Tunnel Junction：磁気トンネル接合）素子の抵抗値が、強磁性体（自由層）の磁化方向で変わる性質を利用してデータを格納する不揮発性メモリである。
【００２７】
まず、図２を参照して、ＭＴＪ素子からのデータ読み出し処理を説明する。図２（ａ）に示されるように、ＭＴＪ素子１は、情報を記憶するための強磁性体層（自由層：フリー層）１１、原子数個程度の厚さを有する絶縁膜（トンネルバリア膜）１２および電流により磁化の方向が変化しない強磁性体層（固定層：ピン層）１３を有する。
【００２８】
ここで、自由層１１は、磁化反転が生じ易い強磁性体層であり、また、固定層１３は、磁化反転が生じ難い強磁性体層である。なお、参照符号Ｔ１およびＴ２は、それぞれ自由層１１および固定層１３に接続された端子を示している。
【００２９】
ＭＴＪ素子１は、図２（ｂ）に示されるように、自由層１１の磁化方向が固定層１３の磁化方向と同じとき、すなわち、自由層１１が固定層１３と同じ向きに磁化されているとき、その抵抗値は小さくなり、端子Ｔ１からＴ２対して大きな電流Ｉｐが流れる。
【００３０】
一方、図２（ｃ）に示されるように、自由層１１の磁化方向が固定層１３の磁化方向と逆のとき、すなわち、自由層１１が固定層１３と逆向きに磁化されているとき、その抵抗値は大きくなり、端子Ｔ１からＴ２対して小さな電流Ｉａｐしか流れない。
【００３１】
そして、ＭＲＡＭは、ＭＴＪ素子１において、固定層１３に対する自由層１１の磁化方向が同じ場合の電流Ｉｐと逆の場合の電流Ｉａｐの特性の違い（Ｉｐ＞Ｉａｐ）に従って、ＭＴＪ素子１に書き込まれたデータの読み出しを行う。
【００３２】
ここで、ＭＴＪ素子１に対して電流を流し過ぎると、自由層１１の磁化方向が反転してしまうため、例えば、読み出し電流と書き込み電流の間には、十分なマージンが設けられるようになっている。
【００３３】
次に、図３および図４を参照して、ＭＴＪ素子に対するデータ書き込み処理を説明する。ここで、ＭＴＪ素子１に対してデータを書き込む手法としては、例えば、図３に示すスピン注入方式、並びに、図４に示す合成磁場方式がある。
【００３４】
まず、スピン注入方式は、磁性材料に電流を流すことで磁化の方向が反転する現象「スピン注入磁化反転」を利用してデータの書き込みを行うものである。すなわち、スピン注入方式は、図３（ａ）および図３（ｂ）に示されるように、例えば、自由層１１と固定層１３の磁化方向が逆で抵抗が大きいＭＴＪ素子１に対して、端子Ｔ１とＴ２の間に流す電流Ｉの絶対値を制御してデータの書き込みを行う。
【００３５】
具体的に、例えば、初期状態として、自由層１１と固定層１３の磁化方向が逆である状態、すなわち、ＭＴＪ素子１の抵抗値が大きい状態であった場合、ＭＴＪ素子１に流す電流Ｉの絶対値を自由層の磁化方向が変化する閾値Ｉｃより大きくすると、自由層１１の磁化方向が固定層１３の磁化方向と同じ向きに変化して抵抗値が小さくなる。一方、ＭＴＪ素子１に流す電流Ｉの絶対値が閾値Ｉｃより小さいと、自由層１１の磁化方向は変化せず、ＭＴＪ素子１の抵抗値は大きいままとなる。
【００３６】
すなわち、ＭＴＪ素子１への電流Ｉの絶対値が所定の閾値を超えると、自由層１１の磁化方向が変化して、例えば、ＭＴＪ素子１の大きな抵抗値が小さく変化する。
【００３７】
次に、合成磁場方式は、ＭＴＪ素子の上下の配線に流れる電流による磁場（合成磁場）を利用してデータの書き込みを行うものである。すなわち、合成磁場方式は、図４に示されるように、例えば、ＭＴＪ素子１の上下の配線Ｌ１およびＬ２に流れる電流ＩｙおよびＩｘの合成磁場により、自由層１１の磁化方向を制御してデータ書き込みを行う。
【００３８】
このように、ＭＲＡＭは、ＭＴＪ素子１において、固定層１３に対する自由層１１の磁化方向を制御することで、ＭＴＪ素子１の抵抗値を変化させてデータ書き込みを行うことができるようになっている。
【００３９】
次に、図５〜図７を参照して１Ｔ−１Ｒ型メモリセルによるデータ比較動作、すなわち、連想メモリとして使用する場合のデータ比較動作について説明する。ここで、図５は、本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルの等価回路を示す図であり、また、図６および図７は、図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図である。
【００４０】
なお、本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルは、上述したＭＴＪ素子を使用したＭＲＡＭのセルに限定されるものではなく、図１４を参照して後述するＲｅＲＡＭおよびＰＣＲＡＭといったセルであってもよい。
【００４１】
図５〜図７において、参照符号ＤＢはデータバス（データ線，フィールド線，ビット線とも呼ばれる）を示し、ＷＬはワード線を示し、そして、ＶＳＳは低電位電源線を示す。
【００４２】
図５に示されるように、ＭＲＡＭセルは、図２〜図４を参照して説明したＭＴＪ素子１に対応する可変抵抗Ｒ０と、セルトランジスタＴｒ０により表される。ここで、可変抵抗Ｒ０およびトランジスタＴｒ０は、データバスＤＢと低電位電源線ＶＳＳとの間に直列接続されている。
【００４３】
ここで、可変抵抗Ｒ０の抵抗値が大きいとき、すなわち、自由層１１の磁化方向が固定層１３の磁化方向と逆向きのとき、ＭＲＡＭセル１０に高レベル『Ｈ』のデータが保持されているものとする。
【００４４】
逆に、可変抵抗Ｒ０の抵抗値が小さいとき、すなわち、自由層１１の磁化方向が固定層１３の磁化方向と同じ向きのとき、ＭＲＡＭセル１０に低レベル『Ｌ』のデータが保持されているものとする。
【００４５】
図６を参照して、比較対象となる比較データが『Ｈ』のとき、この『Ｈ』の比較データとＭＴＪ素子１に書き込まれた参照データの比較動作を説明する。
【００４６】
まず、図６（ａ）に示されるように、ＭＴＪ素子１に書き込まれた参照データが『Ｈ』のとき可変抵抗Ｒ０の抵抗値は大きく、また、図６（ｂ）に示されるように、ＭＴＪ素子１に書き込まれたデータが『Ｌ』のとき可変抵抗Ｒ０の抵抗値は小さい。
【００４７】
従って、『Ｈ』の比較データとの比較を行う場合、ワード線ＷＬを『Ｈ』としてトランジスタＴｒ０をオンし、データバスＤＢに対して高レベル『Ｈ』（例えば、高電位電源線のレベル）を印加して可変抵抗Ｒ０を流れる電流をチェックする。
【００４８】
ここで、図６（ａ）に示されるように、電流Ｉ０が小ならば、可変抵抗Ｒ０が大きくて、ＭＴＪ素子１（ＭＲＡＭセル１０）に書き込まれた参照データが『Ｈ』の場合であり、比較データとＭＲＡＭセル１０に書き込まれた参照データは一致すると判定する。
【００４９】
一方、図６（ｂ）に示されるように、電流Ｉ０が大ならば、可変抵抗Ｒ０が小さくて、ＭＴＪ素子１に書き込まれた参照データが『Ｌ』の場合であり、比較データとＭＲＡＭセル１０に書き込まれた参照データは不一致であると判定する。
【００５０】
次に、図７を参照して、比較対象となる比較データが『Ｌ』のとき、この『Ｌ』の比較データとＭＴＪ素子１に書き込まれた参照データの比較動作を説明する。
【００５１】
まず、図７（ａ）に示されるように、ＭＴＪ素子１に書き込まれた参照データが『Ｈ』のとき可変抵抗Ｒ０の抵抗値は大きく、また、図７（ｂ）に示されるように、ＭＴＪ素子１に書き込まれたデータが『Ｌ』のとき可変抵抗Ｒ０の抵抗値は小さい。
【００５２】
なお、『Ｌ』の比較データとの比較を行う場合、ワード線ＷＬを『Ｈ』としてトランジスタＴｒ０をオンし、『Ｈ』の比較データとの比較を行う場合と同様に、データバスＤＢに対して高レベル『Ｈ』を印加して可変抵抗Ｒ０を流れる電流をチェックする。すなわち、データバスＤＢに対しては、低レベル『Ｌ』の比較データそのものではなく、『Ｌ』の比較データを反転（論理反転）した『Ｈ』を印加する。
【００５３】
ただし、『Ｌ』の比較データとの比較を行う場合、図６（ａ）および図６（ｂ）を参照して説明した本来の『Ｈ』の比較データとの比較を行う場合とは異なり、可変抵抗Ｒ０を流れる電流Ｉ０の大小による判定結果は逆になる。
【００５４】
すなわち、図７（ａ）に示されるように、電流Ｉ０が大ならば、可変抵抗Ｒ０が小さくて、ＭＴＪ素子１に書き込まれた参照データが『Ｌ』の場合となって、そのまま判定すると不一致となる。しかしながら、これは、比較データを『Ｌ』から『Ｈ』に反転した比較結果なので、判定を逆にして、比較データとＭＲＡＭセル１０に書き込まれた参照データは一致すると判定する。
【００５５】
一方、図７（ｂ）に示されるように、電流Ｉ０が小ならば、可変抵抗Ｒ０が大きくて、ＭＴＪ素子１に書き込まれたデータが『Ｈ』の場合となって、そのまま判定すると一致となる。しかしながら、これは、比較データを『Ｌ』から『Ｈ』に反転した比較結果なので、判定を逆にして、比較データとＭＲＡＭセル１０に書き込まれた参照データは不一致であると判定する。
【００５６】
すなわち、比較データが『Ｈ』でも『Ｌ』でも電流値Ｉ０を観測できるように、データバス（マッチライン）には、常に『Ｈ』データを伝送し、参照データと比較データの一致／不一致を、電流値Ｉ０の大小と共に、比較データのレベルを考慮して判定を行う。
【００５７】
すなわち、後述するように、本実施例の半導体記憶装置においては、比較データが『Ｈ』か『Ｌ』かはＨ／Ｌ判定部（２１）により判定し、その判定結果を踏まえて一致判定部（２３）が一致／不一致を調整して判定する。
【００５８】
図８は、第１実施例の半導体記憶装置の全体構成の要部を示すブロック図である。図８において、参照符号２０はＭＲＡＭ連想メモリ（半導体記憶装置），２１はＨ／Ｌ判定部，２２はＭＲＡＭアレイ，２３は一致判定部，そして，２４はアンドゲートを示す。
【００５９】
図８に示されるように、Ｈ／Ｌ判定部（比較データレベル判定部）２１は、比較対象となる比較データＤ０〜Ｄｍがそれぞれ高レベル『Ｈ』であるか低レベル『Ｌ』であるかを判定し、データバスＤＢに対しては全て『Ｈ』を印加する。
【００６０】
すなわち、比較データＤ０〜Ｄｍのうち『Ｈ』のものは、そのまま対応するデータバスＤＢを『Ｈ』とし、また、比較データＤ０〜Ｄｍのうち『Ｌ』のものは、その『Ｌ』を『Ｈ』に反転して対応するデータバスＤＢを『Ｈ』とする。
【００６１】
ここで、Ｈ／Ｌ判定部２１は、『Ｈ』の比較データ、および、『Ｌ』を『Ｈ』に反転した比較データの情報（データの極性情報）ＤＬＨを一致判定部２３に供給する。すなわち、Ｈ／Ｌ判定部２１は、元から『Ｈ』の比較データと、『Ｌ』を『Ｈ』に反転した比較データの情報ＤＬＨを、例えば、ｍビットのデータとして、Ｈ／Ｌ判定部２１から一致判定部２３に供給する。
【００６２】
一致判定部２３では、データの極性情報ＤＬＨに従って、『Ｈ』のままの比較データと、『Ｌ』を『Ｈ』に反転した比較データを認識して、一致／不一致の判定結果を調整する。すなわち、『Ｌ』を『Ｈ』に反転した比較データに対しては、一致／不一致の判定結果を逆にして出力する。
【００６３】
一致判定部２３は、上述した『Ｈ』のままの比較データと、『Ｌ』を『Ｈ』に反転した比較データとの判定結果の調整を行った後、例えば、一致の場合は『Ｈ』を、また、不一致の場合は『Ｌ』を、それぞれ信号線ＤＢＪに出力する。
【００６４】
さらに、アンドゲート２４は、信号線ＤＢＪを介して一致判定部２３からの全ビットの一致／不一致の判定結果を受け取り、全ビット一致ならば、そのアドレスは、検索データが格納されているアドレスということになり、信号線ＤＪを介して『Ｈ』を出力する。
【００６５】
図９は、図８に示す半導体記憶装置におけるＨ／Ｌ判定部２１の一例を示す回路図である。図９に示されるように、Ｈ／Ｌ判定部２１は、複数のインバータ２１１〜２１６およびトランスファゲート２１７〜２１９を有する。なお、図９に示すＨ／Ｌ判定部２１は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。
【００６６】
図９に示されるように、Ｈ／Ｌ判定部２１は、内部クロックＣＬＫにより、トランスファゲート２１７を制御してデータＤｎ（比較データＤ０〜Ｄｍ）を取り込む。取り込んだデータＤｎは、サイクル中は交差接続されたインバータ２１２，２１３（ラッチ）に保持しておく。
【００６７】
ここで、データＤｎが『Ｈ』のとき、ラッチ（２１２，２１３）およびインバータ２１４を介した『Ｈ』の信号がトランスファゲート２１９を介してデータ線ＤＢｎに出力される。このとき、その『Ｈ』のデータＤｎに対応するビットのデータ極性情報ＤＬＨは、『Ｈ』となる。
【００６８】
また、データＤｎが『Ｌ』のとき、ラッチ（２１２，２１３）およびインバータ２１４を介した『Ｌ』の信号がインバータ２１６で反転され、トランスファゲート２１８を経由して、『Ｈ』の信号がデータ線ＤＢｎに出力される。このとき、その『Ｌ』のデータＤｎに対応するビットのデータ極性情報ＤＬＨは、『Ｌ』となる。
【００６９】
以上により、Ｈ／Ｌ判定部２１は、入力された『Ｈ』の比較データはそのまま『Ｈ』として出力し、また、入力された『Ｌ』の比較データは『Ｈ』に反転して出力する。そして、Ｈ／Ｌ判定部２１は、元から『Ｈ』の比較データと、『Ｌ』を『Ｈ』に反転した比較データの情報を、データ極性情報ＤＬＨとして後述する一致判定部２３に出力する。
【００７０】
図１０は、図８に示す半導体記憶装置における一致判定部２３の一例を示す回路図である。図１０に示されるように、一致判定部２３は、電流源２３１、コンパレータ２３２、複数のインバータ２３３，２３４およびトランスファゲート２３５，２３６を有する。なお、図１０に示す一致判定部２３は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。
【００７１】
図１０に示されるように、一致判定部２３は、コンパレータ２３２により、データバスＤＢの信号レベルと基準電圧Ｖｒｅｆの比較を行い、そのコンパレータ２３２の出力信号ＰＤＢＪは、トランスファゲート２３５および２３６に入力される。
【００７２】
なお、基準電圧Ｖｒｅｆは、コンパレータ２３２の負入力に与えられ、例えば、高レベル『Ｈ』（高電位電源電圧：例えば、１．５Ｖ）と低レベル『Ｌ』（低電位電源電圧：例えば、０Ｖ）の中間の電位（例えば、０．７５Ｖ）とされている。また、コンパレータ２３２の正入力には、データバスＤＢの電位が与えられるが、電流源２３１により『Ｈ』レベルに保持されるようになっている。
【００７３】
ここで、トランスファゲート２３５および２３６には、データ極性情報ＤＬＨの信号が供給され、ＤＬＨが『Ｈ』のときは、信号ＰＤＢＪがトランスファゲート２３６を介してそのままＤＢＪとして出力される。
【００７４】
一方、ＤＬＨが『Ｌ』のとき、信号ＰＤＢＪは、インバータ２３４により反転され、トランスファゲート２３５を経由してその信号ＰＤＢＪが反転された信号がＤＢＪとして出力される。
【００７５】
具体的に、例えば、Ｖｒｅｆ＝０．７５Ｖで、ＤＢが『Ｈ（１．５Ｖ）』だとＰＤＪＢは『Ｈ』判定となり、ＤＢが『Ｌ（０Ｖ）』だとＰＤＪＢは『Ｌ』となる。そして、ＤＬＨが『Ｈ』のとき、すなわち、比較データが『Ｈ』のときは、ＰＤＪＢがそのままＤＢＪとして出力される。
【００７６】
一方、ＤＬＨが『Ｌ』のとき、すなわち、比較データが『Ｌ』で、その『Ｌ』の比較データを『Ｈ』に反転して参照データとの比較を行った場合、ＰＤＪＢを反転した信号がＤＢＪとして出力される。
【００７７】
これにより、一致判定部２３では、ＤＬＨに従って、『Ｈ』のままの比較データに対しては、一致／不一致の判定結果をそのまま出力し、また、『Ｌ』を『Ｈ』に反転した比較データに対しては、一致／不一致の判定結果を逆にして出力する。
【００７８】
上述した第１実施例および以下に述べる第２実施例の半導体記憶装置によれば、連想メモリを、例えば、ＭＲＡＭの１Ｔ−１Ｒ型といったシンプルな素子で構成することにより、大幅にコストダウンを図ることができる。さらに、参照データと比較データの比較動作をシンプルにすることで、回路を簡略化してチップコストを低廉化することが可能になる。
【００７９】
図１１は、第２実施例の半導体記憶装置の全体構成を示すブロック図である。ここで、図８〜図１０を参照して説明したＨ／Ｌ判定部２１および一致判定部２３は、図１１に示す半導体記憶装置３では、判定部３０としてまとめられている。
【００８０】
図１１に示されるように、本第２実施例の半導体記憶装置（ＭＲＡＭ連想メモリ）３は、判定部３０、ＭＲＡＭアレイ３１、ワードデコーダ３２、コラムスイッチ３３、アドレスカウンタ３４、および、アドレスバッファ３５を有する。
【００８１】
さらに、連想メモリ３は、コマンドバッファ３６、コマンドデコーダ３７、リード／ライト（Ｒ／Ｗ）アンプ３８、および、データバッファ３９を有する。ここで、上述したように、判定部３０は、Ｈ／Ｌ判定部２１および一致判定部２３の両方の機能を有している。
【００８２】
連想メモリ３は、外部からアドレス信号Ａｄｄおよびコマンド信号ＣＭＤを入力し、データの書き込み動作、データの読み出し動作、および、参照データと比較データの比較動作を選択して行うようになっている。
【００８３】
ここで、コマンド信号ＣＭＤは、コマンドバッファ３６を介してコマンドデコーダ３７およびアドレスカウンタ３４に供給される。コマンドデコーダ３７は、与えられたコマンドをデコードして、ワードデコーダ３２、コラムスイッチ３３、Ｒ／Ｗアンプ３８、データバッファ３９、および、判定部３０を制御する。なお、アドレスカウンタ３４は、外部からのアドレス信号Ａｄｄを用いずに内部アドレスを生成するために使用される。
【００８４】
まず、通常使用時の書き込み動作は、アドレス信号Ａｄｄをアドレスバッファ３５に入力し、そのＡｄｄに対応したＭＲＡＭアレイ３１におけるメモリセルをワードデコーダ３２およびコラムスイッチ３３により選択する。
【００８５】
そして、その選択されたＭＲＡＭアレイ３１のメモリセルに対して、データバッファ３９，Ｒ／Ｗアンプ３８およびコラムスイッチ３３を介して、与えられたデータＤＱを書き込む。ここで、通常使用時の書き込み動作では、判定部３０は使用しない。
【００８６】
また、通常使用時の読み出し動作は、書き込み動作と同様に、アドレス信号Ａｄｄをアドレスバッファ３５に入力し、そのＡｄｄに対応したＭＲＡＭアレイ３１におけるメモリセルをワードデコーダ３２およびコラムスイッチ３３により選択する。
【００８７】
そして、その選択されたＭＲＡＭアレイ３１のメモリセルからコラムスイッチ３３，Ｒ／Ｗアンプ３８およびデータバッファ３８を介してデータＤＱを読み出す。ここで、通常使用時の読み出し動作では、判定部３０は使用しない。
【００８８】
次に、参照データと比較データの比較動作を説明する。まず、データ検出のためのコマンドＣＭＤが入力されると、内部アドレスカウンタ３４によってＭＲＡＭアレイ３１において、比較するアドレスのデータ（参照データ）を指定する。
【００８９】
すなわち、アドレスカウンタ３４からアドレスバッファ３５に対して選択アドレスが入力され、ワードデコーダ３２およびコラムスイッチ３３を介して、ＭＲＡＭアレイ３１にける所定のメモリセルが選択される。
【００９０】
そして、選択されたメモリセルに保持されているデータは、参照データとしてコラムスイッチ３３を介して判定部３０に供給される。ここで、アドレスカウンタ３４で発生された内部アドレスにより選択される参照データは、例えば、８ビット、１６ビット、或いは、３２ビットといった複数ビットのデータである。
【００９１】
判定部３０には、データバッファ３９およびＲ／Ｗアンプ３８を介して、比較対象となる比較データ（ＤＱ）が入力され、図８〜図１０を参照して説明したＨ／Ｌ判定部２１および一致判定部２３による処理が行われる。ここで、判定部３０に与える比較データは、例えば、参照データと同じビット数とされ、それらのビット数が全て一致したときに、一致判定を行う。
【００９２】
図１１に示す連想メモリ３において、判定部３０からの一致判定としては、アドレスバッファ３５を介した一致アドレスと一致フラグが出力されるようになっている。
【００９３】
図１２は、図１１に示す半導体記憶装置におけるＭＲＡＭアレイを説明するための図である。図１２に示されるように、ＭＲＡＭアレイ３１は、マトリクス状に設けられたデータバスＤＢ０，ＤＢ１，ＤＢ２，…とワード線ＷＬ０，ＷＬ１，ＷＬ２，…との交差個所に設けられた複数のメモリセルＭＣを有する。
【００９４】
ここで、各メモリセルＭＣは、例えば、前述した図５、或いは、後述する図１４のような１Ｔ−１Ｒ型の素子とされている。なお、１Ｔ−１Ｒ型の素子を描いた図におけるデータバスＤＢおよびワード線ＷＬは、それぞれ図１２におけるデータバスＤＢ０，ＤＢ１，ＤＢ２，…のいずれか１本およびワード線ＷＬ０，ＷＬ１，ＷＬ２，…のいずれか１本に相当する。
【００９５】
図１３は、図１２に示すＭＲＡＭアレイの動作シーケンスを説明するための図である。ここで、図１３は、例えば、ＭＲＡＭアレイ３１の全てのメモリセルに『Ｌ』が書き込まれていた場合、ワード線ＷＬ０〜ＷＬ８を順番に選択したときの判定結果ｉＤＢ０〜ｉＤＢ８を示している。
【００９６】
図１３に示されるように、ワード線ＷＬ０〜ＷＬ８を順番に『Ｈ』にして、そのワード線の立ち上げ毎に判定を行った場合、例えば、ワード線ＷＬ０とＷＬ８を選択して判定を行ったときに、全てのｉＤＢ０〜ｉＤＢ８が『Ｈ』になる。
【００９７】
すなわち、ワード線ＷＬ０およびＷＬ８を選択したとき、これらＷＬ０およびＷＬ８対応するアドレスのＭＲＡＭアレイ３１のメモリセルに書き込まれていたデータ（参照データ）と比較データが一致するのが分かる。従って、ＷＬ０とＷＬ８のアドレスでデータが一致しているという判定結果が得られることになる。
【００９８】
図１４は、１Ｔ−１Ｒ型メモリセルの他の例としてのＲｅＲＡＭおよびＰＣＲＡＭを示す図であり、図１４（ａ）は、メモリセルを構成する可変抵抗素子５０およびスイッチング素子５１を示し、また、図１４（ｂ）は、メモリセルの等価回路図を示す。
【００９９】
前述したように、本実施例に適用される１Ｔ−１Ｒ型メモリセルは、図２〜図５を参照して説明したＭＲＡＭセルだけでなく、ＲｅＲＡＭやＰＣＲＡＭといったメモリセルも適用することができる。
【０１００】
すなわち、図１４（ａ）において、前述したＭＲＡＭセルでは、可変抵抗素子５０がＭＴＪ素子であり、スイッチング素子５１がｎＭＯＳトランジスタとされている。これに対して、ＲｅＲＡＭセルでは、可変抵抗素子５０がＣＥＲ（Colossal Electro-Resistance Effect）素子として構成されている。
【０１０１】
ここで、ＲｅＲＡＭセルは、金属酸化物によって構成された記憶素子に電圧を印加することによって発生する電気抵抗の変化を利用した不揮発性のメモリセルである。また、等価回路としては、図１４（ｂ）に示されるように、ＭＲＡＭセルと同様に可変抵抗Ｒ０とトランジスタＴｒ０で表すことができる。
【０１０２】
また、ＰＣＲＡＭセルでは、図１４（ａ）における可変抵抗素子５０が、例えば、カルコゲナイド膜とされている。すなわち、ＰＣＲＡＭセルでは、カルコゲナイド膜等の記憶素子（５０）の層状態による抵抗値の違いを使用した不揮発性のメモリセルである。なお、等価回路としては、図１４（ｂ）に示されるように、ＭＲＡＭセルと同様に可変抵抗Ｒ０とトランジスタＴｒ０で表すことができる。
【０１０３】
このＰＣＲＡＭセルは、非晶質のアモルファス状態のときは高抵抗で、結晶質のときは低抵抗になる性質を利用するものあり、記憶素子５０としてのカルコゲナイド膜は、単なる例に過ぎず、様々なものを使用することができる。なお、層状態は、例えば、熱を印加して変化させることができる。
【０１０４】
このように、本実施例の半導体記憶装置に適用される１Ｔ−１Ｒ型メモリセルとしては、ＭＲＡＭセルに限定されるものではなく、例えば、ＲｅＲＡＭセルやＰＣＲＡＭセル等の１Ｔ−１Ｒ型メモリセルであればよい。
【０１０５】
また、本実施例の半導体記憶装置に適用される１Ｔ−１Ｒ型メモリセルでなくとも、抵抗値の変化によりデータを保持するメモリセルであれば、例えば、相補の構成を有する２Ｔ−２Ｒ型メモリセルや、他の様々なメモリセルを適用することができる。さらに、上述したＭＲＡＭセル，ＲｅＲＡＭセルおよびＰＣＲＡＭセルは、全て不揮発性のメモリセルであるが、本実施例に適用するメモリセルとしては、揮発性のメモリセルであってもよい。
【０１０６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【０１０７】
（付記２）
付記１に記載の半導体記憶装置において、
前記判定部は、
前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第１レベルとして出力する比較データレベル判定部と、
前記第１レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。
【０１０８】
（付記３）
付記２に記載の半導体記憶装置において、
前記比較データレベル判定部は、
前記比較データのレベルが前記第１レベルのとき、該第１レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第１レベルであることを示す第１比較データレベル信号を出力し、また、
前記比較データのレベルが前記第１レベルとは異なる第２レベルのとき、該第２レベルの比較データを前記第１レベルに変換して出力すると共に、前記比較データのレベルが前記第２レベルであることを示す第２比較データレベル信号を出力することを特徴とする半導体記憶装置。
【０１０９】
（付記４）
付記３に記載の半導体記憶装置において、
前記一致判定部は、
前記比較データレベル判定部から前記第１比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第２比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。
【０１１０】
（付記５）
付記１〜４のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。
【０１１１】
（付記６）
付記５に記載の半導体記憶装置において、
前記メモリセルは、１Ｔ−１Ｒ型メモリセルであることを特徴とする半導体記憶装置。
【０１１２】
（付記７）
付記６に記載の半導体記憶装置において、
前記可変抵抗素子および前記トランジスタは、前記第１レベルとされた前記比較データが与えられた高電位電源レベルのデータバスと、低電位電源レベルの低電位電源線との間に直列に接続され、
前記トランジスタは、そのゲートにワード線が接続されたｎチャネル型ＭＯＳトランジスタであり、
前記データバスのレベルに従って、前記参照データと前記比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【０１１３】
（付記８）
付記５〜７のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、ＭＲＡＭセル，ＲｅＲＡＭセルまたはＰＣＲＡＭセルであることを特徴とする半導体記憶装置。
【符号の説明】
【０１１４】
１ ＭＴＪ素子
３，２０ 半導体記憶装置（ＭＲＡＭ連想メモリ）
１０ ＭＲＡＭセル
１１ 強磁性体層（自由層：フリー層）
１２ 絶縁膜（トンネルバリア膜）
１３ 強磁性体層（固定層：ピン層）
２１ Ｈ／Ｌ判定部（比較データレベル判定部）
２２，３１ ＭＲＡＭアレイ
２３ 一致判定部
２４ アンドゲート
３０ 判定部
３２ ワードデコーダ
３３ コラムスイッチ
３４ アドレスカウンタ
３５ アドレスバッファ
３６ コマンドバッファ
３７ コマンドデコーダ
３８ リード／ライト（Ｒ／Ｗ）アンプ
３９ データバッファ
５０ 可変抵抗素子
５１ スイッチング素子
１０１ データ部
１０２，１０３ サーチ部
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、例えば、民生機器市場においては、画像処理やゲームといった高速で大容量のデータ処理が必要なサービスが主流となっている。具体的に、例えば、携帯端末装置により３次元（３Ｄ）画像や動画像の処理が頻繁に扱われるようになっている。
【０００３】
このようなサービスを支える技術として、例えば、ネットワークを通じたデータ検索やルータスイッチの大容量化および高速化が重要になって来ている。そのため、例えば、ＳＲＡＭ（Static Random Access Memory）を使った大容量の連想メモリといった半導体記憶装置が利用されている。
【０００４】
また、近年、微細化および高速動作が可能なメモリとして、ＭＲＡＭ（Magneto-resistive Random Access Memory），ＰＲＡＭ（Phase change RAM），ＲｅＲＡＭ（Resistive RAM）などが注目されている。ところで、近年、例えば、ＭＲＡＭセルを使った連想メモリ（半導体記憶装置）が研究・開発されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１０−５０６３４１号公報
【特許文献２】特開２００４−０８６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来、ＳＲＡＭを使った大容量の連想メモリが利用されているが、ＳＲＡＭセルは素子数が多いため、連想メモリのチップコストが高くなっていた。
【０００７】
また、例えば、ＭＲＡＭセルを使った連想メモリも研究・開発されているが、制御が複雑になり、或いは、メモリセルの寿命を短縮するといった課題があるため、実用化には到っていない。
【課題を解決するための手段】
【０００８】
一実施形態によれば、抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、判定部と、を有する半導体記憶装置が提供される。前記判定部は、前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する。
【０００９】
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定する。
【発明の効果】
【００１０】
開示の半導体記憶装置は、メモリセルおよび比較動作をシンプルにしてチップコストを低廉化することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】半導体記憶装置の一例を示す回路図である。
【図２】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その１）である。
【図３】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その２）である。
【図４】１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明するための図（その３）である。
【図５】本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルの等価回路を示す図である。
【図６】図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図（その１）である。
【図７】図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図（その２）である。
【図８】第１実施例の半導体記憶装置の全体構成の要部を示すブロック図である。
【図９】図８に示す半導体記憶装置におけるＨ／Ｌ判定部の一例を示す回路図である。
【図１０】図８に示す半導体記憶装置における一致判定部の一例を示す回路図である。
【図１１】第２実施例の半導体記憶装置の全体構成を示すブロック図である。
【図１２】図１１に示す半導体記憶装置におけるＭＲＡＭアレイを説明するための図である。
【図１３】図１２に示すＭＲＡＭアレイの動作シーケンスを説明するための図である。
【図１４】１Ｔ−１Ｒ型メモリセルの他の例としてのＲｅＲＡＭおよびＰＣＲＡＭを示す図である。
【発明を実施するための形態】
【００１２】
まず、半導体記憶装置の実施例を詳述する前に、図１を参照して半導体記憶装置の一例を説明する。図１は、半導体記憶装置の一例を示す回路図であり、ＳＲＡＭを適用した連想メモリの例を示している。
【００１３】
図１において、参照符号１０１はデータ部を示し、また、１０２および１０３はサーチ部を示す。なお、参照符号１１３，１１４，１２１，１２２，１３１，１３２は、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を示し、また、１１１，１１２は、インバータを示す。
【００１４】
図１に示されるように、連想メモリは、ＳＲＡＭセルで構成されたデータ部１０１と、それぞれ２つのトランジスタ１２１，１２２および１３１，１３２を含むサーチ部１０２および１０３を有する。
【００１５】
データ部１０１は、高レベル『Ｈ』または低レベル『Ｌ』のデータを保持するための入出力が交差接続された２つのインバー１１１，１１２と、相補のデータ線ＢＬＤ，／ＢＬＤとの接続を制御するトランジスタ１１３，１１４を有する。
【００１６】
ここで、トランジスタ１１３，１１４のゲートは、ワード線ＷＬに接続され、ワード線ＷＬが『Ｈ』のときにオンして、ＳＲＡＭセル（データ部１０１）の相補の記憶保持ノードＤ，／Ｄをデータ線ＢＬＤ，／ＢＬＤに接続するようになっている。
【００１７】
すなわち、データ部１０１からデータを読み出す場合、ワード線ＷＬを『Ｈ』に立ち上げてトランジスタ１１３，１１４をオンし、データ線ＢＬＤ，／ＢＬＤを介して記憶保持ノードＤ，／Ｄのレベルを読み出す。
【００１８】
また、データ部１０１にデータを書き込む場合、ワード線ＷＬを『Ｈ』に立ち上げてトランジスタ１１３，１１４をオンし、データ線ＢＬＤ，／ＢＬＤを介して記憶保持ノードＤ，／Ｄのレベルを制御して所定のデータを書き込む。このデータ部１０１に書き込まれた所定のデータが参照データになる。
【００１９】
ところで、連想メモリは、データの読み出しおよび書き込み動作だけでなく、上述した参照データと、比較対象のデータとの比較動作も行うことができるようになっている。
【００２０】
すなわち、比較動作を行う場合、比較対象となる比較データを相補の比較データ線ＳＢ，／ＳＢに与えて参照データとの比較（一致、または、不一致の判定）を行う。この比較データ線ＳＢ，／ＳＢに与える比較データは相補信号であり、それぞれサーチ部１０２，１０３のｎＭＯＳトランジスタ１２２，１３２のゲートに供給される。
【００２１】
ここで、サーチ部１０２では、ＳＢがゲートに接続されたトランジスタ１２２に対して、記憶保持ノードＤの電位がゲートに与えられたトランジスタ１２１が直列に接続されている。また、サーチ部１０３では、／ＳＢがゲートに接続されたトランジスタ１３２に対して、記憶保持ノード／Ｄの電位がゲートに与えられたトランジスタ１３１が直列に接続されている。
【００２２】
従って、各サーチ部１０２または１０３において、直列接続されたトランジス１２１，１２２または１３１，１３２が両方ともオンしたとき、すなわち、両トランジスタのゲートが『Ｈ』のときに、マッチライン／ＭＬが『Ｌ』になる。このマッチライン／ＭＬが『Ｌ』になったとき、参照データと比較データが一致したと判定する。
【００２３】
具体的に、例えば、記憶保持ノードＤが『Ｈ』で／Ｄが『Ｌ』に対して、比較データ線ＳＢが『Ｈ』で／ＳＢが『Ｌ』ならば一致と判定し、逆に、比較データ線ＳＢが『Ｌ』で／ＳＢが『Ｈ』ならば不一致と判定する。
【００２４】
このように、図１に示す連想メモリは、多数の素子（トランジスタ）を使用して構成されているため、連想メモリのチップコストが高くなっていた。
【００２５】
以下、半導体記憶装置の実施例を、添付図面を参照して詳述するが、まず、図２〜図４を参照して、本実施例の半導体記憶装置（連想メモリ）に適用される１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭに用いるＭＴＪ素子を説明する。
【００２６】
ここで、１Ｔ−１Ｒ型メモリセルの一例としてのＭＲＡＭは、ＭＴＪ（Magneto Tunnel Junction：磁気トンネル接合）素子の抵抗値が、強磁性体（自由層）の磁化方向で変わる性質を利用してデータを格納する不揮発性メモリである。
【００２７】
まず、図２を参照して、ＭＴＪ素子からのデータ読み出し処理を説明する。図２（ａ）に示されるように、ＭＴＪ素子１は、情報を記憶するための強磁性体層（自由層：フリー層）１１、原子数個程度の厚さを有する絶縁膜（トンネルバリア膜）１２および電流により磁化の方向が変化しない強磁性体層（固定層：ピン層）１３を有する。
【００２８】
ここで、自由層１１は、磁化反転が生じ易い強磁性体層であり、また、固定層１３は、磁化反転が生じ難い強磁性体層である。なお、参照符号Ｔ１およびＴ２は、それぞれ自由層１１および固定層１３に接続された端子を示している。
【００２９】
ＭＴＪ素子１は、図２（ｂ）に示されるように、自由層１１の磁化方向が固定層１３の磁化方向と同じとき、すなわち、自由層１１が固定層１３と同じ向きに磁化されているとき、その抵抗値は小さくなり、端子Ｔ１からＴ２対して大きな電流Ｉｐが流れる。
【００３０】
一方、図２（ｃ）に示されるように、自由層１１の磁化方向が固定層１３の磁化方向と逆のとき、すなわち、自由層１１が固定層１３と逆向きに磁化されているとき、その抵抗値は大きくなり、端子Ｔ１からＴ２対して小さな電流Ｉａｐしか流れない。
【００３１】
そして、ＭＲＡＭは、ＭＴＪ素子１において、固定層１３に対する自由層１１の磁化方向が同じ場合の電流Ｉｐと逆の場合の電流Ｉａｐの特性の違い（Ｉｐ＞Ｉａｐ）に従って、ＭＴＪ素子１に書き込まれたデータの読み出しを行う。
【００３２】
ここで、ＭＴＪ素子１に対して電流を流し過ぎると、自由層１１の磁化方向が反転してしまうため、例えば、読み出し電流と書き込み電流の間には、十分なマージンが設けられるようになっている。
【００３３】
次に、図３および図４を参照して、ＭＴＪ素子に対するデータ書き込み処理を説明する。ここで、ＭＴＪ素子１に対してデータを書き込む手法としては、例えば、図３に示すスピン注入方式、並びに、図４に示す合成磁場方式がある。
【００３４】
まず、スピン注入方式は、磁性材料に電流を流すことで磁化の方向が反転する現象「スピン注入磁化反転」を利用してデータの書き込みを行うものである。すなわち、スピン注入方式は、図３（ａ）および図３（ｂ）に示されるように、例えば、自由層１１と固定層１３の磁化方向が逆で抵抗が大きいＭＴＪ素子１に対して、端子Ｔ１とＴ２の間に流す電流Ｉの絶対値を制御してデータの書き込みを行う。
【００３５】
具体的に、例えば、初期状態として、自由層１１と固定層１３の磁化方向が逆である状態、すなわち、ＭＴＪ素子１の抵抗値が大きい状態であった場合、ＭＴＪ素子１に流す電流Ｉの絶対値を自由層の磁化方向が変化する閾値Ｉｃより大きくすると、自由層１１の磁化方向が固定層１３の磁化方向と同じ向きに変化して抵抗値が小さくなる。一方、ＭＴＪ素子１に流す電流Ｉの絶対値が閾値Ｉｃより小さいと、自由層１１の磁化方向は変化せず、ＭＴＪ素子１の抵抗値は大きいままとなる。
【００３６】
すなわち、ＭＴＪ素子１への電流Ｉの絶対値が所定の閾値を超えると、自由層１１の磁化方向が変化して、例えば、ＭＴＪ素子１の大きな抵抗値が小さく変化する。
【００３７】
次に、合成磁場方式は、ＭＴＪ素子の上下の配線に流れる電流による磁場（合成磁場）を利用してデータの書き込みを行うものである。すなわち、合成磁場方式は、図４に示されるように、例えば、ＭＴＪ素子１の上下の配線Ｌ１およびＬ２に流れる電流ＩｙおよびＩｘの合成磁場により、自由層１１の磁化方向を制御してデータ書き込みを行う。
【００３８】
このように、ＭＲＡＭは、ＭＴＪ素子１において、固定層１３に対する自由層１１の磁化方向を制御することで、ＭＴＪ素子１の抵抗値を変化させてデータ書き込みを行うことができるようになっている。
【００３９】
次に、図５〜図７を参照して１Ｔ−１Ｒ型メモリセルによるデータ比較動作、すなわち、連想メモリとして使用する場合のデータ比較動作について説明する。ここで、図５は、本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルの等価回路を示す図であり、また、図６および図７は、図５の１Ｔ−１Ｒ型メモリセルによるデータ比較動作を説明するための図である。
【００４０】
なお、本実施例の半導体記憶装置に適用する１Ｔ−１Ｒ型メモリセルは、上述したＭＴＪ素子を使用したＭＲＡＭのセルに限定されるものではなく、図１４を参照して後述するＲｅＲＡＭおよびＰＣＲＡＭといったセルであってもよい。
【００４１】
図５〜図７において、参照符号ＤＢはデータバス（データ線，フィールド線，ビット線とも呼ばれる）を示し、ＷＬはワード線を示し、そして、ＶＳＳは低電位電源線を示す。
【００４２】
図５に示されるように、ＭＲＡＭセルは、図２〜図４を参照して説明したＭＴＪ素子１に対応する可変抵抗Ｒ０と、セルトランジスタＴｒ０により表される。ここで、可変抵抗Ｒ０およびトランジスタＴｒ０は、データバスＤＢと低電位電源線ＶＳＳとの間に直列接続されている。
【００４３】
ここで、可変抵抗Ｒ０の抵抗値が大きいとき、すなわち、自由層１１の磁化方向が固定層１３の磁化方向と逆向きのとき、ＭＲＡＭセル１０に高レベル『Ｈ』のデータが保持されているものとする。
【００４４】
逆に、可変抵抗Ｒ０の抵抗値が小さいとき、すなわち、自由層１１の磁化方向が固定層１３の磁化方向と同じ向きのとき、ＭＲＡＭセル１０に低レベル『Ｌ』のデータが保持されているものとする。
【００４５】
図６を参照して、比較対象となる比較データが『Ｈ』のとき、この『Ｈ』の比較データとＭＴＪ素子１に書き込まれた参照データの比較動作を説明する。
【００４６】
まず、図６（ａ）に示されるように、ＭＴＪ素子１に書き込まれた参照データが『Ｈ』のとき可変抵抗Ｒ０の抵抗値は大きく、また、図６（ｂ）に示されるように、ＭＴＪ素子１に書き込まれたデータが『Ｌ』のとき可変抵抗Ｒ０の抵抗値は小さい。
【００４７】
従って、『Ｈ』の比較データとの比較を行う場合、ワード線ＷＬを『Ｈ』としてトランジスタＴｒ０をオンし、データバスＤＢに対して高レベル『Ｈ』（例えば、高電位電源線のレベル）を印加して可変抵抗Ｒ０を流れる電流をチェックする。
【００４８】
ここで、図６（ａ）に示されるように、電流Ｉ０が小ならば、可変抵抗Ｒ０が大きくて、ＭＴＪ素子１（ＭＲＡＭセル１０）に書き込まれた参照データが『Ｈ』の場合であり、比較データとＭＲＡＭセル１０に書き込まれた参照データは一致すると判定する。
【００４９】
一方、図６（ｂ）に示されるように、電流Ｉ０が大ならば、可変抵抗Ｒ０が小さくて、ＭＴＪ素子１に書き込まれた参照データが『Ｌ』の場合であり、比較データとＭＲＡＭセル１０に書き込まれた参照データは不一致であると判定する。
【００５０】
次に、図７を参照して、比較対象となる比較データが『Ｌ』のとき、この『Ｌ』の比較データとＭＴＪ素子１に書き込まれた参照データの比較動作を説明する。
【００５１】
まず、図７（ａ）に示されるように、ＭＴＪ素子１に書き込まれた参照データが『Ｈ』のとき可変抵抗Ｒ０の抵抗値は大きく、また、図７（ｂ）に示されるように、ＭＴＪ素子１に書き込まれたデータが『Ｌ』のとき可変抵抗Ｒ０の抵抗値は小さい。
【００５２】
なお、『Ｌ』の比較データとの比較を行う場合、ワード線ＷＬを『Ｈ』としてトランジスタＴｒ０をオンし、『Ｈ』の比較データとの比較を行う場合と同様に、データバスＤＢに対して高レベル『Ｈ』を印加して可変抵抗Ｒ０を流れる電流をチェックする。すなわち、データバスＤＢに対しては、低レベル『Ｌ』の比較データそのものではなく、『Ｌ』の比較データを反転（論理反転）した『Ｈ』を印加する。
【００５３】
ただし、『Ｌ』の比較データとの比較を行う場合、図６（ａ）および図６（ｂ）を参照して説明した本来の『Ｈ』の比較データとの比較を行う場合とは異なり、可変抵抗Ｒ０を流れる電流Ｉ０の大小による判定結果は逆になる。
【００５４】
すなわち、図７（ａ）に示されるように、電流Ｉ０が大ならば、可変抵抗Ｒ０が小さくて、ＭＴＪ素子１に書き込まれた参照データが『Ｌ』の場合となって、そのまま判定すると不一致となる。しかしながら、これは、比較データを『Ｌ』から『Ｈ』に反転した比較結果なので、判定を逆にして、比較データとＭＲＡＭセル１０に書き込まれた参照データは一致すると判定する。
【００５５】
一方、図７（ｂ）に示されるように、電流Ｉ０が小ならば、可変抵抗Ｒ０が大きくて、ＭＴＪ素子１に書き込まれたデータが『Ｈ』の場合となって、そのまま判定すると一致となる。しかしながら、これは、比較データを『Ｌ』から『Ｈ』に反転した比較結果なので、判定を逆にして、比較データとＭＲＡＭセル１０に書き込まれた参照データは不一致であると判定する。
【００５６】
すなわち、比較データが『Ｈ』でも『Ｌ』でも電流値Ｉ０を観測できるように、データバス（マッチライン）には、常に『Ｈ』データを伝送し、参照データと比較データの一致／不一致を、電流値Ｉ０の大小と共に、比較データのレベルを考慮して判定を行う。
【００５７】
すなわち、後述するように、本実施例の半導体記憶装置においては、比較データが『Ｈ』か『Ｌ』かはＨ／Ｌ判定部（２１）により判定し、その判定結果を踏まえて一致判定部（２３）が一致／不一致を調整して判定する。
【００５８】
図８は、第１実施例の半導体記憶装置の全体構成の要部を示すブロック図である。図８において、参照符号２０はＭＲＡＭ連想メモリ（半導体記憶装置），２１はＨ／Ｌ判定部，２２はＭＲＡＭアレイ，２３は一致判定部，そして，２４はアンドゲートを示す。
【００５９】
図８に示されるように、Ｈ／Ｌ判定部（比較データレベル判定部）２１は、比較対象となる比較データＤ０〜Ｄｍがそれぞれ高レベル『Ｈ』であるか低レベル『Ｌ』であるかを判定し、データバスＤＢに対しては全て『Ｈ』を印加する。
【００６０】
すなわち、比較データＤ０〜Ｄｍのうち『Ｈ』のものは、そのまま対応するデータバスＤＢを『Ｈ』とし、また、比較データＤ０〜Ｄｍのうち『Ｌ』のものは、その『Ｌ』を『Ｈ』に反転して対応するデータバスＤＢを『Ｈ』とする。
【００６１】
ここで、Ｈ／Ｌ判定部２１は、『Ｈ』の比較データ、および、『Ｌ』を『Ｈ』に反転した比較データの情報（データの極性情報）ＤＬＨを一致判定部２３に供給する。すなわち、Ｈ／Ｌ判定部２１は、元から『Ｈ』の比較データと、『Ｌ』を『Ｈ』に反転した比較データの情報ＤＬＨを、例えば、ｍビットのデータとして、Ｈ／Ｌ判定部２１から一致判定部２３に供給する。
【００６２】
一致判定部２３では、データの極性情報ＤＬＨに従って、『Ｈ』のままの比較データと、『Ｌ』を『Ｈ』に反転した比較データを認識して、一致／不一致の判定結果を調整する。すなわち、『Ｌ』を『Ｈ』に反転した比較データに対しては、一致／不一致の判定結果を逆にして出力する。
【００６３】
一致判定部２３は、上述した『Ｈ』のままの比較データと、『Ｌ』を『Ｈ』に反転した比較データとの判定結果の調整を行った後、例えば、一致の場合は『Ｈ』を、また、不一致の場合は『Ｌ』を、それぞれ信号線ＤＢＪに出力する。
【００６４】
さらに、アンドゲート２４は、信号線ＤＢＪを介して一致判定部２３からの全ビットの一致／不一致の判定結果を受け取り、全ビット一致ならば、そのアドレスは、検索データが格納されているアドレスということになり、信号線ＤＪを介して『Ｈ』を出力する。
【００６５】
図９は、図８に示す半導体記憶装置におけるＨ／Ｌ判定部２１の一例を示す回路図である。図９に示されるように、Ｈ／Ｌ判定部２１は、複数のインバータ２１１〜２１６およびトランスファゲート２１７〜２１９を有する。なお、図９に示すＨ／Ｌ判定部２１は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。
【００６６】
図９に示されるように、Ｈ／Ｌ判定部２１は、内部クロックＣＬＫにより、トランスファゲート２１７を制御してデータＤｎ（比較データＤ０〜Ｄｍ）を取り込む。取り込んだデータＤｎは、サイクル中は交差接続されたインバータ２１２，２１３（ラッチ）に保持しておく。
【００６７】
ここで、データＤｎが『Ｈ』のとき、ラッチ（２１２，２１３）およびインバータ２１４を介した『Ｈ』の信号がトランスファゲート２１９を介してデータ線ＤＢｎに出力される。このとき、その『Ｈ』のデータＤｎに対応するビットのデータ極性情報ＤＬＨは、『Ｈ』となる。
【００６８】
また、データＤｎが『Ｌ』のとき、ラッチ（２１２，２１３）およびインバータ２１４を介した『Ｌ』の信号がインバータ２１６で反転され、トランスファゲート２１８を経由して、『Ｈ』の信号がデータ線ＤＢｎに出力される。このとき、その『Ｌ』のデータＤｎに対応するビットのデータ極性情報ＤＬＨは、『Ｌ』となる。
【００６９】
以上により、Ｈ／Ｌ判定部２１は、入力された『Ｈ』の比較データはそのまま『Ｈ』として出力し、また、入力された『Ｌ』の比較データは『Ｈ』に反転して出力する。そして、Ｈ／Ｌ判定部２１は、元から『Ｈ』の比較データと、『Ｌ』を『Ｈ』に反転した比較データの情報を、データ極性情報ＤＬＨとして後述する一致判定部２３に出力する。
【００７０】
図１０は、図８に示す半導体記憶装置における一致判定部２３の一例を示す回路図である。図１０に示されるように、一致判定部２３は、電流源２３１、コンパレータ２３２、複数のインバータ２３３，２３４およびトランスファゲート２３５，２３６を有する。なお、図１０に示す一致判定部２３は、単なる例であり、様々な回路構成とすることができるのはいうまでもない。
【００７１】
図１０に示されるように、一致判定部２３は、コンパレータ２３２により、データバスＤＢの信号レベルと基準電圧Ｖｒｅｆの比較を行い、そのコンパレータ２３２の出力信号ＰＤＢＪは、トランスファゲート２３５および２３６に入力される。
【００７２】
なお、基準電圧Ｖｒｅｆは、コンパレータ２３２の負入力に与えられ、例えば、高レベル『Ｈ』（高電位電源電圧：例えば、１．５Ｖ）と低レベル『Ｌ』（低電位電源電圧：例えば、０Ｖ）の中間の電位（例えば、０．７５Ｖ）とされている。また、コンパレータ２３２の正入力には、データバスＤＢの電位が与えられるが、電流源２３１により『Ｈ』レベルに保持されるようになっている。
【００７３】
ここで、トランスファゲート２３５および２３６には、データ極性情報ＤＬＨの信号が供給され、ＤＬＨが『Ｈ』のときは、信号ＰＤＢＪがトランスファゲート２３６を介してそのままＤＢＪとして出力される。
【００７４】
一方、ＤＬＨが『Ｌ』のとき、信号ＰＤＢＪは、インバータ２３４により反転され、トランスファゲート２３５を経由してその信号ＰＤＢＪが反転された信号がＤＢＪとして出力される。
【００７５】
具体的に、例えば、Ｖｒｅｆ＝０．７５Ｖで、ＤＢが『Ｈ（１．５Ｖ）』だとＰＤＪＢは『Ｈ』判定となり、ＤＢが『Ｌ（０Ｖ）』だとＰＤＪＢは『Ｌ』となる。そして、ＤＬＨが『Ｈ』のとき、すなわち、比較データが『Ｈ』のときは、ＰＤＪＢがそのままＤＢＪとして出力される。
【００７６】
一方、ＤＬＨが『Ｌ』のとき、すなわち、比較データが『Ｌ』で、その『Ｌ』の比較データを『Ｈ』に反転して参照データとの比較を行った場合、ＰＤＪＢを反転した信号がＤＢＪとして出力される。
【００７７】
これにより、一致判定部２３では、ＤＬＨに従って、『Ｈ』のままの比較データに対しては、一致／不一致の判定結果をそのまま出力し、また、『Ｌ』を『Ｈ』に反転した比較データに対しては、一致／不一致の判定結果を逆にして出力する。
【００７８】
上述した第１実施例および以下に述べる第２実施例の半導体記憶装置によれば、連想メモリを、例えば、ＭＲＡＭの１Ｔ−１Ｒ型といったシンプルな素子で構成することにより、大幅にコストダウンを図ることができる。さらに、参照データと比較データの比較動作をシンプルにすることで、回路を簡略化してチップコストを低廉化することが可能になる。
【００７９】
図１１は、第２実施例の半導体記憶装置の全体構成を示すブロック図である。ここで、図８〜図１０を参照して説明したＨ／Ｌ判定部２１および一致判定部２３は、図１１に示す半導体記憶装置３では、判定部３０としてまとめられている。
【００８０】
図１１に示されるように、本第２実施例の半導体記憶装置（ＭＲＡＭ連想メモリ）３は、判定部３０、ＭＲＡＭアレイ３１、ワードデコーダ３２、コラムスイッチ３３、アドレスカウンタ３４、および、アドレスバッファ３５を有する。
【００８１】
さらに、連想メモリ３は、コマンドバッファ３６、コマンドデコーダ３７、リード／ライト（Ｒ／Ｗ）アンプ３８、および、データバッファ３９を有する。ここで、上述したように、判定部３０は、Ｈ／Ｌ判定部２１および一致判定部２３の両方の機能を有している。
【００８２】
連想メモリ３は、外部からアドレス信号Ａｄｄおよびコマンド信号ＣＭＤを入力し、データの書き込み動作、データの読み出し動作、および、参照データと比較データの比較動作を選択して行うようになっている。
【００８３】
ここで、コマンド信号ＣＭＤは、コマンドバッファ３６を介してコマンドデコーダ３７およびアドレスカウンタ３４に供給される。コマンドデコーダ３７は、与えられたコマンドをデコードして、ワードデコーダ３２、コラムスイッチ３３、Ｒ／Ｗアンプ３８、データバッファ３９、および、判定部３０を制御する。なお、アドレスカウンタ３４は、外部からのアドレス信号Ａｄｄを用いずに内部アドレスを生成するために使用される。
【００８４】
まず、通常使用時の書き込み動作は、アドレス信号Ａｄｄをアドレスバッファ３５に入力し、そのＡｄｄに対応したＭＲＡＭアレイ３１におけるメモリセルをワードデコーダ３２およびコラムスイッチ３３により選択する。
【００８５】
そして、その選択されたＭＲＡＭアレイ３１のメモリセルに対して、データバッファ３９，Ｒ／Ｗアンプ３８およびコラムスイッチ３３を介して、与えられたデータＤＱを書き込む。ここで、通常使用時の書き込み動作では、判定部３０は使用しない。
【００８６】
また、通常使用時の読み出し動作は、書き込み動作と同様に、アドレス信号Ａｄｄをアドレスバッファ３５に入力し、そのＡｄｄに対応したＭＲＡＭアレイ３１におけるメモリセルをワードデコーダ３２およびコラムスイッチ３３により選択する。
【００８７】
そして、その選択されたＭＲＡＭアレイ３１のメモリセルからコラムスイッチ３３，Ｒ／Ｗアンプ３８およびデータバッファ３８を介してデータＤＱを読み出す。ここで、通常使用時の読み出し動作では、判定部３０は使用しない。
【００８８】
次に、参照データと比較データの比較動作を説明する。まず、データ検出のためのコマンドＣＭＤが入力されると、内部アドレスカウンタ３４によってＭＲＡＭアレイ３１において、比較するアドレスのデータ（参照データ）を指定する。
【００８９】
すなわち、アドレスカウンタ３４からアドレスバッファ３５に対して選択アドレスが入力され、ワードデコーダ３２およびコラムスイッチ３３を介して、ＭＲＡＭアレイ３１にける所定のメモリセルが選択される。
【００９０】
そして、選択されたメモリセルに保持されているデータは、参照データとしてコラムスイッチ３３を介して判定部３０に供給される。ここで、アドレスカウンタ３４で発生された内部アドレスにより選択される参照データは、例えば、８ビット、１６ビット、或いは、３２ビットといった複数ビットのデータである。
【００９１】
判定部３０には、データバッファ３９およびＲ／Ｗアンプ３８を介して、比較対象となる比較データ（ＤＱ）が入力され、図８〜図１０を参照して説明したＨ／Ｌ判定部２１および一致判定部２３による処理が行われる。ここで、判定部３０に与える比較データは、例えば、参照データと同じビット数とされ、それらのビット数が全て一致したときに、一致判定を行う。
【００９２】
図１１に示す連想メモリ３において、判定部３０からの一致判定としては、アドレスバッファ３５を介した一致アドレスと一致フラグが出力されるようになっている。
【００９３】
図１２は、図１１に示す半導体記憶装置におけるＭＲＡＭアレイを説明するための図である。図１２に示されるように、ＭＲＡＭアレイ３１は、マトリクス状に設けられたデータバスＤＢ０，ＤＢ１，ＤＢ２，…とワード線ＷＬ０，ＷＬ１，ＷＬ２，…との交差個所に設けられた複数のメモリセルＭＣを有する。
【００９４】
ここで、各メモリセルＭＣは、例えば、前述した図５、或いは、後述する図１４のような１Ｔ−１Ｒ型の素子とされている。なお、１Ｔ−１Ｒ型の素子を描いた図におけるデータバスＤＢおよびワード線ＷＬは、それぞれ図１２におけるデータバスＤＢ０，ＤＢ１，ＤＢ２，…のいずれか１本およびワード線ＷＬ０，ＷＬ１，ＷＬ２，…のいずれか１本に相当する。
【００９５】
図１３は、図１２に示すＭＲＡＭアレイの動作シーケンスを説明するための図である。ここで、図１３は、例えば、ＭＲＡＭアレイ３１の全てのメモリセルに『Ｌ』が書き込まれていた場合、ワード線ＷＬ０〜ＷＬ８を順番に選択したときの判定結果ｉＤＢ０〜ｉＤＢ８を示している。
【００９６】
図１３に示されるように、ワード線ＷＬ０〜ＷＬ８を順番に『Ｈ』にして、そのワード線の立ち上げ毎に判定を行った場合、例えば、ワード線ＷＬ０とＷＬ８を選択して判定を行ったときに、全てのｉＤＢ０〜ｉＤＢ８が『Ｈ』になる。
【００９７】
すなわち、ワード線ＷＬ０およびＷＬ８を選択したとき、これらＷＬ０およびＷＬ８対応するアドレスのＭＲＡＭアレイ３１のメモリセルに書き込まれていたデータ（参照データ）と比較データが一致するのが分かる。従って、ＷＬ０とＷＬ８のアドレスでデータが一致しているという判定結果が得られることになる。
【００９８】
図１４は、１Ｔ−１Ｒ型メモリセルの他の例としてのＲｅＲＡＭおよびＰＣＲＡＭを示す図であり、図１４（ａ）は、メモリセルを構成する可変抵抗素子５０およびスイッチング素子５１を示し、また、図１４（ｂ）は、メモリセルの等価回路図を示す。
【００９９】
前述したように、本実施例に適用される１Ｔ−１Ｒ型メモリセルは、図２〜図５を参照して説明したＭＲＡＭセルだけでなく、ＲｅＲＡＭやＰＣＲＡＭといったメモリセルも適用することができる。
【０１００】
すなわち、図１４（ａ）において、前述したＭＲＡＭセルでは、可変抵抗素子５０がＭＴＪ素子であり、スイッチング素子５１がｎＭＯＳトランジスタとされている。これに対して、ＲｅＲＡＭセルでは、可変抵抗素子５０がＣＥＲ（Colossal Electro-Resistance Effect）素子として構成されている。
【０１０１】
ここで、ＲｅＲＡＭセルは、金属酸化物によって構成された記憶素子に電圧を印加することによって発生する電気抵抗の変化を利用した不揮発性のメモリセルである。また、等価回路としては、図１４（ｂ）に示されるように、ＭＲＡＭセルと同様に可変抵抗Ｒ０とトランジスタＴｒ０で表すことができる。
【０１０２】
また、ＰＣＲＡＭセルでは、図１４（ａ）における可変抵抗素子５０が、例えば、カルコゲナイド膜とされている。すなわち、ＰＣＲＡＭセルでは、カルコゲナイド膜等の記憶素子（５０）の層状態による抵抗値の違いを使用した不揮発性のメモリセルである。なお、等価回路としては、図１４（ｂ）に示されるように、ＭＲＡＭセルと同様に可変抵抗Ｒ０とトランジスタＴｒ０で表すことができる。
【０１０３】
このＰＣＲＡＭセルは、非晶質のアモルファス状態のときは高抵抗で、結晶質のときは低抵抗になる性質を利用するものあり、記憶素子５０としてのカルコゲナイド膜は、単なる例に過ぎず、様々なものを使用することができる。なお、層状態は、例えば、熱を印加して変化させることができる。
【０１０４】
このように、本実施例の半導体記憶装置に適用される１Ｔ−１Ｒ型メモリセルとしては、ＭＲＡＭセルに限定されるものではなく、例えば、ＲｅＲＡＭセルやＰＣＲＡＭセル等の１Ｔ−１Ｒ型メモリセルであればよい。
【０１０５】
また、本実施例の半導体記憶装置に適用される１Ｔ−１Ｒ型メモリセルでなくとも、抵抗値の変化によりデータを保持するメモリセルであれば、例えば、相補の構成を有する２Ｔ−２Ｒ型メモリセルや、他の様々なメモリセルを適用することができる。さらに、上述したＭＲＡＭセル，ＲｅＲＡＭセルおよびＰＣＲＡＭセルは、全て不揮発性のメモリセルであるが、本実施例に適用するメモリセルとしては、揮発性のメモリセルであってもよい。
【０１０６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【０１０７】
（付記２）
付記１に記載の半導体記憶装置において、
前記判定部は、
前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第１レベルとして出力する比較データレベル判定部と、
前記第１レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。
【０１０８】
（付記３）
付記２に記載の半導体記憶装置において、
前記比較データレベル判定部は、
前記比較データのレベルが前記第１レベルのとき、該第１レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第１レベルであることを示す第１比較データレベル信号を出力し、また、
前記比較データのレベルが前記第１レベルとは異なる第２レベルのとき、該第２レベルの比較データを前記第１レベルに変換して出力すると共に、前記比較データのレベルが前記第２レベルであることを示す第２比較データレベル信号を出力することを特徴とする半導体記憶装置。
【０１０９】
（付記４）
付記３に記載の半導体記憶装置において、
前記一致判定部は、
前記比較データレベル判定部から前記第１比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第２比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。
【０１１０】
（付記５）
付記１〜４のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。
【０１１１】
（付記６）
付記５に記載の半導体記憶装置において、
前記メモリセルは、１Ｔ−１Ｒ型メモリセルであることを特徴とする半導体記憶装置。
【０１１２】
（付記７）
付記６に記載の半導体記憶装置において、
前記可変抵抗素子および前記トランジスタは、前記第１レベルとされた前記比較データが与えられた高電位電源レベルのデータバスと、低電位電源レベルの低電位電源線との間に直列に接続され、
前記トランジスタは、そのゲートにワード線が接続されたｎチャネル型ＭＯＳトランジスタであり、
前記データバスのレベルに従って、前記参照データと前記比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【０１１３】
（付記８）
付記５〜７のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、ＭＲＡＭセル，ＲｅＲＡＭセルまたはＰＣＲＡＭセルであることを特徴とする半導体記憶装置。
【符号の説明】
【０１１４】
１ ＭＴＪ素子
３，２０ 半導体記憶装置（ＭＲＡＭ連想メモリ）
１０ ＭＲＡＭセル
１１ 強磁性体層（自由層：フリー層）
１２ 絶縁膜（トンネルバリア膜）
１３ 強磁性体層（固定層：ピン層）
２１ Ｈ／Ｌ判定部（比較データレベル判定部）
２２，３１ ＭＲＡＭアレイ
２３ 一致判定部
２４ アンドゲート
３０ 判定部
３２ ワードデコーダ
３３ コラムスイッチ
３４ アドレスカウンタ
３５ アドレスバッファ
３６ コマンドバッファ
３７ コマンドデコーダ
３８ リード／ライト（Ｒ／Ｗ）アンプ
３９ データバッファ
５０ 可変抵抗素子
５１ スイッチング素子
１０１ データ部
１０２，１０３ サーチ部
【特許請求の範囲】
【請求項１】
抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記判定部は、
前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第１レベルとして出力する比較データレベル判定部と、
前記第１レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記比較データレベル判定部は、
前記比較データのレベルが前記第１レベルのとき、該第１レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第１レベルであることを示す第１比較データレベル信号を出力し、また、
前記比較データのレベルが前記第１レベルとは異なる第２レベルのとき、該第２レベルの比較データを前記第１レベルに変換して出力すると共に、前記比較データのレベルが前記第２レベルであることを示す第２比較データレベル信号を出力することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記一致判定部は、
前記比較データレベル判定部から前記第１比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第２比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。
【請求項１】
抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第１レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記判定部は、
前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第１レベルとして出力する比較データレベル判定部と、
前記第１レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記比較データレベル判定部は、
前記比較データのレベルが前記第１レベルのとき、該第１レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第１レベルであることを示す第１比較データレベル信号を出力し、また、
前記比較データのレベルが前記第１レベルとは異なる第２レベルのとき、該第２レベルの比較データを前記第１レベルに変換して出力すると共に、前記比較データのレベルが前記第２レベルであることを示す第２比較データレベル信号を出力することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記一致判定部は、
前記比較データレベル判定部から前記第１比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第２比較データレベル信号を受け取ったとき、前記第１レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１８５８７８（Ｐ２０１２−１８５８７８Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４７６６４（Ｐ２０１１−４７６６４）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
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