半導体集積回路実装基板
【目的】 高速スイッチング動作時の電源ノイズの発生が抑制され、信頼性が高くかつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板を提供する。
【構成】 第１の導電体電極層２と第２の導電体電極層４とこれらの 2つの層間に挟持される誘電体層３とにより形成されるコンデンサが、基板１上に配設されており、基板の最上層の表面に実装された半導体集積回路チップ８とは接続ビア（ｖｉａ）９、１０によって接続され、チップコンデンサの表面実装およびその配線のための面積が不要でその分集積回路チップをより多く実装でき、またそれらの配置および結線の自由度も高くでき、半導体集積回路や個別部品の高集積化、高密度実装化が実現できる。
【構成】 第１の導電体電極層２と第２の導電体電極層４とこれらの 2つの層間に挟持される誘電体層３とにより形成されるコンデンサが、基板１上に配設されており、基板の最上層の表面に実装された半導体集積回路チップ８とは接続ビア（ｖｉａ）９、１０によって接続され、チップコンデンサの表面実装およびその配線のための面積が不要でその分集積回路チップをより多く実装でき、またそれらの配置および結線の自由度も高くでき、半導体集積回路や個別部品の高集積化、高密度実装化が実現できる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路実装基板に関する。
【０００２】
【従来の技術】近年、電子機器は、情報処理の高速化、小型化、多機能集積化、そして特定用途への専用化などの動きが顕著である。これに伴なって半導体集積回路の分野でも情報処理の高速化、素子の高集積化、専用ＩＣ化などが進んでいるが、これらの要請に適確に対応する半導体集積回路実装の一形態として、半導体集積回路実装基板がある。
【０００３】この半導体集積回路チップを複数用いた半導体集積回路実装基板は、その集積回路および個別部品の接続に微細な配線パターンを有する配線基板を使用し、さらに高集積化するために配線を多層化しているものも多い。
【０００４】この半導体集積回路実装基板において前述のような情報処理の高速化を実現する際には、高速なスイッチング動作が行なわれて半導体集積回路の電源系に瞬間的に大電流のパルスが流れ電源電圧が変動するために、ノイズマージンの減少や回路動作の不安定や回路の誤動作などが発生する、という問題があった。また半導体集積回路や個別部品の高集積化ともあいまって、電源ノイズや信号線どうしのクロストークの発生という問題がある。
【０００５】そこで従来の半導体集積回路実装基板では、半導体集積回路チップ４０１の電源系にバイパスコンデンサを接続することによってその電源電圧の変動を緩和し電源ノイズを抑制している。これを図６、図７に示す。図６はその平面的構成を示す平面図、図７はその側面断面図である。
【０００６】従来バイパスコンデンサとしては、半導体集積回路実装基板の配線基板の最上層表面に設けられた実装用パッド上に搭載されるチップコンデンサ４０２か、あるいはその多層配線層の最下層のほぼ全面に貼設された 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されるコンデンサが用いられている。
【０００７】しかしながら、このような従来の半導体集積回路実装基板は、チップコンデンサを用いた場合では、チップコンデンサの占有面積およびその配線のための面積が基板の表面層に必要であり、その分、半導体集積回路の実装面積が少なくなってしまう。またチップコンデンサおよび半導体集積回路の配置や、それらの間の結線などにも大きな制約があり、半導体集積回路や個別部品の高集積化が容易ではない、という問題がある。
【０００８】また 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されたコンデンサを用いるものの場合では、その一つのコンデンサに対して複数の半導体集積回路の電源系が接続されているので、各半導体集積回路で発生した電源ノイズどうしがそのコンデンサを通して相互に影響を与えあってさらに劣悪なノイズとなってしまうという問題がある。
【０００９】
【発明が解決しようとする課題】このように、従来の半導体集積回路実装基板では、高速スイッチング動作時に電源ノイズが発生し、そのノイズにより信号線が影響をうけるという問題があり、その解決策として半導体集積回路の電源系にバイパスコンデンサを接続することによってその電源電圧の変動を緩和し電源ノイズなどを抑制しようとしているが、そのバイパスコンデンサとしてチップコンデンサや厚膜により形成されたコンデンサを基板表面に配設する場合では、その占有面積およびその配線のための面積が基板表面に必要で、またそれらの配置および結線の自由度に大きな制約もあり、半導体集積回路や個別部品の高集積化、高密度実装化が容易ではないという問題がある。
【００１０】また、配線層および誘電体層の積層構造中において 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されたコンデンサを用いるものの場合では、電源ノイズどうしがそのコンデンサにて相互に影響を与えあってさらに劣悪なノイズとなるという問題や、コンデンサとそれに対応する半導体集積回路とを接続するための配線が煩雑なものとなってしまうという問題があった。 そしてますます進む半導体集積回路の情報処理の高速化やその素子の高集積化につれて、上記のような半導体集積回路の高速スイッチング動作時の電源ノイズ発生の問題はさらに解決が困難なものとなりつつある。
【００１１】本発明はこのような問題に鑑みて成されたもので、その目的とするところは、高速スイッチング動作時の電源ノイズの発生を効果的に抑制し誤動作などの発生の問題を解消して信頼性が高く、かつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板を提供することにある。
【００１２】
【課題を解決するための手段】前述の目的を達成するために本発明の半導体集積回路実装基板は、導電体層と第１の誘電体層とを交互に積層してなる多層配線基板上に 1チップ以上の半導体集積回路チップを実装し、該半導体集積回路チップの電位の異なる 2端子間に接続されるバイパスコンデンサを有する半導体集積回路実装基板において、前記多層配線基板に第２の誘電体層が配設され前記第２の誘電体層上の同一導電体層あるいは該第２の誘電体層を介して隣接する異なった導電体層に前記バイパスコンデンサの対向電極が形成され、該バイパスコンデンサの一方の電極および前記半導体集積回路チップの電源回路の一端ならびに前記バイパスコンデンサの他方の電極および前記半導体集積回路チップの電源回路の前記一端とは電位の異なる他端とが電気的に接続されてなる構造を有し、前記半導体集積回路チップごとに個別に 1つ以上電気的に接続された前記バイパスコンデンサが、前記半導体集積回路チップの前記半導体集積回路実装基板への投影面積内に配設されてなることを特徴としている。
【００１３】
【作用】本発明の半導体集積回路実装基板は、第１の導電体電極層と第２の導電体電極層とこれらの 2つの層間に挟持される誘電体層とにより形成されるバイパスコンデンサが基板上に積層構造として積層された配線層および絶縁層よりなる積層構造の内層に配設されており、基板の積層構造の最上層の表面に実装された半導体集積回路とは接続ビア（ｖｉａ）によって接続されているので、チップコンデンサを表面実装したような従来のものとは異なり基板の積層構造の最上層の表面にその占有面積およびその配線のための面積が不要で、またそれらの配置および結線の自由度への制約も大幅に少なくなる。従って半導体集積回路や個別部品の高集積化、高密度実装化が実現できる。
【００１４】また、前述の第１の導電体電極層と第２の導電体電極層とこれらの 2つの層間に挟持される誘電体層とにより形成されるバイパスコンデンサは、複数個形成されており、そのそれぞれの部分がそれぞれ対応する半導体集積回路の電源系に接続されて個別に機能するように配設されているので、半導体集積回路間相互の電源ノイズの干渉がなく、しかも分割されたそれぞれの部分ごとに、その接続される半導体集積回路の電源系のノイズ除去に最適な静電容量値を設定することができるので、電源ノイズを効果的に抑制して誤動作の発生を防止することができる。 また、半導体集積回路の実装されている真下にその対応するバイパスコンデンサを配設しておけば、その半導体集積回路とバイパスコンデンサとの接続ビアも最短距離で済むのでインダクタンスが小さくなり電源供給の安定化が図れ、また接続の設計も簡易なものとなってチップコンデンサなどをリフローソルダリングなどにより基板表面に実装する場合と比較して製造コストも低廉にできる。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１６】（実施例１）図１は本発明の第１の実施例に係る半導体集積回路実装基板の構成を示す側面断面図、図２はその一部省略斜視図である。
【００１７】この半導体集積回路実装基板は、基板１と、その基板上面全面に貼設された第１の導電体電極層２と、その上面全面に貼設された第２の誘電体層にあたる誘電体層３と、その誘電体層３の上面に貼設され複数に分割された第２の導電体電極層４と、その上に交互に複数層積層された第１の誘電体層にあたる絶縁層５および配線層６と、その表面に実装される半導体集積回路チップ８と、第１の導電体電極層２および第２の導電体電極層４とそれに対応する半導体集積回路チップ８の電源系端子とを接続するための接続ビア９、１０とを具備している。
【００１８】基板１は、シリコン（Ｓｉ）あるいは窒化アルミニウム（ＡｌＮ）等の材料からなる基板であって、この基板１上にが積層され、半導体集積回路チップ８がさらにその上に搭載される。
【００１９】基板１の上面全面に第１の導電体電極層２が貼設される。この第１の導電体電極層２は、アルミニウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃｕ）などの金属導体からなる電極層である。この第１の導電体電極層２は、対向するすべての第２の導電体電極層４に対して共通電極となるように配設されており、各半導体集積回路チップ８の電源系端子に接続される。
【００２０】この第１の導電体電極層２の上面全面に誘電体層３が貼設されている。この誘電体層３は、スパッタリングまたはＣＶＤ法により形成される薄膜の二酸化タンタル（Ｔａ2 Ｏ5 ）あるいは二酸化シリコン（ＳｉＯ2 ）等の誘電体よりなる誘電体層である。
【００２１】第２の導電体電極層４は、この誘電体層３の上に設けられ、第１の導電体電極層２との間で誘電体層３を挟持している。そして第１の導電体電極層２を共通電極層とし、この第２の導電体電極層４を個別の電極として、これらにより個別のコンデンサが形成されている。
【００２２】これら個別のコンデンサの一つ一つは、図２R>２に示すごとく、それが対応して接続される半導体集積回路チップ８のほぼ真下に位置するような平面的位置関係に配置されて、一つ一つの半導体集積回路チップ８ごとに個別に接続されるように配設されている。
【００２３】そして誘電体層３の膜厚および誘電率を計算に入れてこの第２の導電体電極層４の個々の面積を調節し、個別のコンデンサごとの静電容量がその対応する半導体集積回路チップ８の電源系ノイズ除去に最適となるように設定されている。しかもより高密度な実装に対応するために、それらのコンデンサの面積はそれが対応する半導体集積回路チップの平面的な投影面積内に収まるように設定されている。
【００２４】また、半導体集積回路チップ８のほぼ真下に位置する前述の個別のコンデンサをさらに細かく複数に分割して設け、その一つ一つをその真上の一つの半導体集積回路チップ８の有する複数の電源系の一つ一つに接続することもできる。即ち一つの半導体集積回路チップ８の内部の電源系が入力バッファ用、出力バッファ用、内部回路用などのように複数の機能ブロックに分かれている場合などでは、その半導体集積回路チップは複数の電源系を有しているが、これらの各電源に対して個別に最適な静電容量を有するコンデンサを接続することによって、その電源系ノイズをより効果的に除去することを可能にしている。
【００２５】このようにして構成されたコンデンサの静電容量値Ｃは、誘電体層３の誘電率をε、誘電体層３の面積をＳ、誘電体層３の厚さをｔとすると、Ｃ＝εＳ／ｔなる関係式から求めることができる。例えば本実施例のように誘電体層３に比誘電率が20のＴａ2 Ｏ5 を用い、その誘電体層３の厚さが 0.3μｍ、そのコンデンサの誘電体の面積が25mm2 のときには、Ｃは約 0.015μＦとなり、実用上バイパスコンデンサとして十分な容量値となっている。
【００２６】そして第２の導電体電極層４の上層に絶縁層５および配線層６が交互に積層されている。
【００２７】絶縁層５は、絶縁性の良好なポリイミドからなる層で、配線層６の層間に配置されて各配線層を電気的に絶縁する。
【００２８】配線層６は、銅よりなる導体配線層であって、図１に示すように、下層から順に電源配線層１１、信号配線層１２、電源帰線（グランド）配線層１３の 3層が層間に絶縁層５を挟んで配設されている。
【００２９】このうち、電源配線層１１と電源帰線配線層１３とが電源系の配線にあたる。電源配線層１１は接続ビア９を介して第１の導電体電極層２および半導体集積回路チップ８の電源端子１４に接続され、電源帰線配線層１３は接続ビア１０を介して第２の導電体電極層４および半導体集積回路チップ８の電源帰線端子１５に接続されている。
【００３０】信号配線層１２は、半導体集積回路チップ８にデータパルス等を導通させるものであり、電源層１１と電源帰線層１３とに挟まれてストリップ構造を形成することにより電源ノイズに起因する信号線へのクロストーク、または高周波信号パルス伝送による信号線どうしのクロストークが抑制される。
【００３１】接続ビア９、１０は、既存技術による一般的な接続ビアと同様、絶縁層５および配線層６の積層段階で、絶縁層５にパターンニングした穴を通してその上層の配線層と下層の配線層とをコンタクトさせて形成したものである。
【００３２】本発明の第１の実施例に係る半導体集積回路実装基板は、このような構造を有し、各半導体集積回路チップに対して個別に最適の静電容量を有するコンデンサを接続することにより、半導体集積回路チップごとの電源系ノイズの有効な除去を実現している。
【００３３】なお、このような半導体集積回路チップごとの電源系ノイズの有効な除去のためのバイパスコンデンサには、通常 0.1μＦから0.01μＦ程度の容量値のコンデンサが採用される。このコンデンサの容量値は、誘電体の面積や誘電体層の厚さを調節するか、またはその誘電体層の材質を選択することで、適宜異なった容量値に設定して、対応する半導体集積回路チップの電源系ノイズ除去に最適なものとすることができる。
【００３４】（実施例２）図３は本発明の第２の実施例に係る半導体集積回路実装基板の構成を示す側面断面図である。
【００３５】この第２の実施例に係る半導体集積回路実装基板の構造は、前述の第１の実施例の半導体集積回路実装基板とほぼ同様であるが、第１の導電体電極層２０２が第１の実施例のような基板全面に貼設された一枚ベタの共通電極ではなく、第２の導電体電極層２０４と同様に誘電体層２０３の上面に複数に分割されて貼設されており、その対向する第２の導電体電極層２０４とともに誘電体層２０３を挟持して独立した複数のコンデンサが形成され、これらのコンデンサの一つ一つの静電容量がその対応する半導体集積回路チップ２０８の電源系ノイズ除去に最適となるように誘電体層２０３の膜厚を計算に入れて設定されている点が異なっている。この第２の実施例に係る半導体集積回路実装基板は、このように各半導体集積回路チップ２０８ごとに接続されるコンデンサの各々が共通電極を用いない全く独立した複数のコンデンサであるので、各コンデンサ間で電源ノイズが相互に影響を与えあうことを、第１の実施例よりもさらに効果的に防止することができる。
【００３６】本発明の第２の実施例に係る半導体集積回路実装基板は、このような構造を有し、各半導体集積回路チップに対して個別に最適の静電容量を有する全く独立したコンデンサを接続することにより、半導体集積回路チップごとの電源系ノイズのさらに有効な除去を実現している。
【００３７】（実施例３）図４（ａ）は第３の実施例に係る半導体集積回路実装基板の構成を示す側面断面図、図４（ｂ）はそのコンデンサ部分の構造を拡大して示すＡ−Ｂ側面断面図、図５はこの第３の実施例に係る半導体集積回路実装基板の構成を示す一部省略斜視図である。
【００３８】この第３の実施例に係る半導体集積回路実装基板は、第１および第２の実施例の半導体集積回路実装基板と比べて、基板、積層構造、半導体集積回路チップはほぼ同様な構造を有しているが、誘電体層および導電体電極層が異なっており、特に導電体電極層の電極の形状が、図５に示すように櫛形であり、水平方向に対向する電極である、ということを特徴としている。
【００３９】その構造を下層から順に簡潔に説明すると、図４（ａ）に示すように、シリコン（Ｓｉ）、あるいは窒化アルミニウム（ＡｌＮ）等の材料からなる基板３０１と、その基板３０１上面全面に貼設された誘電体層３０３と、その誘電体層３０３の上面に貼設された、アルミニウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃｕ）などの金属導体からなる櫛形の第１の導電体電極３０４と、この櫛形の第１の導電体電極３０４に同一平面上で対向するように配設された第１の導電体電極３０４と同様の材質よりなる櫛形の第２の導電体電極３０５と、これらの櫛形の導電体電極３０４、３０５の上から成膜されて、対向する導電体電極間を埋めるような形に配設された絶縁性の良好なポリイミドからなる絶縁層３０８と、その上に交互に複数層積層される金属導体からなる配線層３０７およびポリイミドからなる絶縁層３０８と、その最上層の表面に実装される半導体集積回路チップ３１０と、第１の導電体電極３０４および第２の導電体電極３０５とそれに対応する半導体集積回路チップ３１０の各電源系端子とを接続するための接続ビア３１１、３１２と、を具備している。
【００４０】この第３の実施例に係る半導体集積回路実装基板においては、同一平面上で絶縁層３０８を介して対向するように配設された櫛形の第１の導電体電極３０４と櫛形の第２の導電体電極３０５と上あるいは下の誘電体層によりコンデンサが形成されている。
【００４１】そしてこのコンデンサは、図５に示すごとく、その対応する半導体集積回路チップ３１０の平面的に真下に位置するように配置されており、接続ビア３１１、３１２によって、その櫛形の第１の導電体電極３０４と櫛形の第２の導電体電極３０５のうち一方が半導体集積回路チップ３１０の電源端子に、他方が半導体集積回路チップ３１０の電源帰線（グランド）端子に接続されて、半導体集積回路チップ３１０のバイパスコンデンサとして機能する。
【００４２】このように構成されたコンデンサの静電容量について、それが接続される半導体集積回路チップのバイパスコンデンサとして最適な値となるように、その線幅や配線間隔や誘電体層厚を変えて調節する。このときの静電容量値は、以下に示す関係式から求めることができる。即ち、図４（ｂ）に示した隣り合う 2本の電極３０４および電極３０５とこれらの電極の接する誘電体層３０３とによって構成される静電容量の値Ｃは、同図に示すように 2本の電極３０４および電極３０５の線幅をｗ、その厚さをｔ、これら 2本の電極間の間隙をｓ、誘電体層３０３の層厚をｈ、その誘電率をεとすると、Ｃ＝εＫ（ｋ')／Ｋ（ｋ) 、但し、ｋ ＝（ｓ／ｈ）／（ｓ／ｈ＋ 2ｗ／ｈ）、ｋ' ＝（ 1−ｋ2 ）1/2 なお、この第３の実施例において、誘電体層３０３は最下層 1層だけでなく、櫛形の導電体電極を挟み込むようにその上下両方に計 2層配設してもよい。
【００４３】本発明の第３の実施例に係る半導体集積回路実装基板は、このような構造を有しており、各半導体集積回路チップに対して個別に最適の静電容量を有するコンデンサが接続されて、半導体集積回路チップごとの電源系ノイズの有効な除去を実現している。
【００４４】なお本実施例においては、基板に窒化アルミニウム（ＡｌＮ）等のセラミック材料あるいはシリコン（Ｓｉ）等を用い、コンデンサおよびその上層の積層構造としてポリイミド薄膜および銅の積層構造を採用したが、必ずしもこれには限定されない。例えば積層構造には、グリーンシートなどセラミック材料による厚膜構造を用いてもよい。また、基板上に同時焼成積層構造を用いて、コンデンサをその同時焼成積層構造内に形成して、これを補助的に上述のコンデンサとともに使用することによっても、同様の電源ノイズの除去の効果を得ることができる。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明の半導体集積回路実装基板は、高速スイッチング動作時の電源ノイズの発生を効果的に抑制し、誤動作などの発生の問題を解消して、信頼性が高くかつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路実装基板の構成を示す側面断面図。
【図２】本発明の第１の実施例の半導体集積回路実装基板の構成を示す斜視図。
【図３】本発明の第２の実施例の半導体集積回路実装基板の構成を示す側面断面図。
【図４】本発明の第３の実施例に係る半導体集積回路実装基板の構成を示す側面断面図（ａ）およびそのコンデンサ部分を拡大して示したＡ−Ｂ側面断面図（ｂ）。
【図５】本発明の第３の実施例に係る半導体集積回路実装基板の構成を示す斜視図。
【図６】従来の半導体集積回路実装基板の構成を示す平面図。
【図７】従来の半導体集積回路実装基板の構成を示す側面断面図。
【符号の説明】
１…………基板
２…………第１の導電体電極層
３…………誘電体層
４…………第２の導電体電極層
５…………絶縁層
６…………配線層
８…………半導体集積回路チップ
９、１０…接続ビア
１１…………電源配線層
１２…………信号配線層
１３…………電源帰線（グランド）配線層
１４…………電源端子
１５…………電源帰線端子
【０００１】
【産業上の利用分野】本発明は半導体集積回路実装基板に関する。
【０００２】
【従来の技術】近年、電子機器は、情報処理の高速化、小型化、多機能集積化、そして特定用途への専用化などの動きが顕著である。これに伴なって半導体集積回路の分野でも情報処理の高速化、素子の高集積化、専用ＩＣ化などが進んでいるが、これらの要請に適確に対応する半導体集積回路実装の一形態として、半導体集積回路実装基板がある。
【０００３】この半導体集積回路チップを複数用いた半導体集積回路実装基板は、その集積回路および個別部品の接続に微細な配線パターンを有する配線基板を使用し、さらに高集積化するために配線を多層化しているものも多い。
【０００４】この半導体集積回路実装基板において前述のような情報処理の高速化を実現する際には、高速なスイッチング動作が行なわれて半導体集積回路の電源系に瞬間的に大電流のパルスが流れ電源電圧が変動するために、ノイズマージンの減少や回路動作の不安定や回路の誤動作などが発生する、という問題があった。また半導体集積回路や個別部品の高集積化ともあいまって、電源ノイズや信号線どうしのクロストークの発生という問題がある。
【０００５】そこで従来の半導体集積回路実装基板では、半導体集積回路チップ４０１の電源系にバイパスコンデンサを接続することによってその電源電圧の変動を緩和し電源ノイズを抑制している。これを図６、図７に示す。図６はその平面的構成を示す平面図、図７はその側面断面図である。
【０００６】従来バイパスコンデンサとしては、半導体集積回路実装基板の配線基板の最上層表面に設けられた実装用パッド上に搭載されるチップコンデンサ４０２か、あるいはその多層配線層の最下層のほぼ全面に貼設された 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されるコンデンサが用いられている。
【０００７】しかしながら、このような従来の半導体集積回路実装基板は、チップコンデンサを用いた場合では、チップコンデンサの占有面積およびその配線のための面積が基板の表面層に必要であり、その分、半導体集積回路の実装面積が少なくなってしまう。またチップコンデンサおよび半導体集積回路の配置や、それらの間の結線などにも大きな制約があり、半導体集積回路や個別部品の高集積化が容易ではない、という問題がある。
【０００８】また 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されたコンデンサを用いるものの場合では、その一つのコンデンサに対して複数の半導体集積回路の電源系が接続されているので、各半導体集積回路で発生した電源ノイズどうしがそのコンデンサを通して相互に影響を与えあってさらに劣悪なノイズとなってしまうという問題がある。
【０００９】
【発明が解決しようとする課題】このように、従来の半導体集積回路実装基板では、高速スイッチング動作時に電源ノイズが発生し、そのノイズにより信号線が影響をうけるという問題があり、その解決策として半導体集積回路の電源系にバイパスコンデンサを接続することによってその電源電圧の変動を緩和し電源ノイズなどを抑制しようとしているが、そのバイパスコンデンサとしてチップコンデンサや厚膜により形成されたコンデンサを基板表面に配設する場合では、その占有面積およびその配線のための面積が基板表面に必要で、またそれらの配置および結線の自由度に大きな制約もあり、半導体集積回路や個別部品の高集積化、高密度実装化が容易ではないという問題がある。
【００１０】また、配線層および誘電体層の積層構造中において 2層の導電体電極層およびこれら 2層の間に挟持される誘電体層によって形成されたコンデンサを用いるものの場合では、電源ノイズどうしがそのコンデンサにて相互に影響を与えあってさらに劣悪なノイズとなるという問題や、コンデンサとそれに対応する半導体集積回路とを接続するための配線が煩雑なものとなってしまうという問題があった。 そしてますます進む半導体集積回路の情報処理の高速化やその素子の高集積化につれて、上記のような半導体集積回路の高速スイッチング動作時の電源ノイズ発生の問題はさらに解決が困難なものとなりつつある。
【００１１】本発明はこのような問題に鑑みて成されたもので、その目的とするところは、高速スイッチング動作時の電源ノイズの発生を効果的に抑制し誤動作などの発生の問題を解消して信頼性が高く、かつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板を提供することにある。
【００１２】
【課題を解決するための手段】前述の目的を達成するために本発明の半導体集積回路実装基板は、導電体層と第１の誘電体層とを交互に積層してなる多層配線基板上に 1チップ以上の半導体集積回路チップを実装し、該半導体集積回路チップの電位の異なる 2端子間に接続されるバイパスコンデンサを有する半導体集積回路実装基板において、前記多層配線基板に第２の誘電体層が配設され前記第２の誘電体層上の同一導電体層あるいは該第２の誘電体層を介して隣接する異なった導電体層に前記バイパスコンデンサの対向電極が形成され、該バイパスコンデンサの一方の電極および前記半導体集積回路チップの電源回路の一端ならびに前記バイパスコンデンサの他方の電極および前記半導体集積回路チップの電源回路の前記一端とは電位の異なる他端とが電気的に接続されてなる構造を有し、前記半導体集積回路チップごとに個別に 1つ以上電気的に接続された前記バイパスコンデンサが、前記半導体集積回路チップの前記半導体集積回路実装基板への投影面積内に配設されてなることを特徴としている。
【００１３】
【作用】本発明の半導体集積回路実装基板は、第１の導電体電極層と第２の導電体電極層とこれらの 2つの層間に挟持される誘電体層とにより形成されるバイパスコンデンサが基板上に積層構造として積層された配線層および絶縁層よりなる積層構造の内層に配設されており、基板の積層構造の最上層の表面に実装された半導体集積回路とは接続ビア（ｖｉａ）によって接続されているので、チップコンデンサを表面実装したような従来のものとは異なり基板の積層構造の最上層の表面にその占有面積およびその配線のための面積が不要で、またそれらの配置および結線の自由度への制約も大幅に少なくなる。従って半導体集積回路や個別部品の高集積化、高密度実装化が実現できる。
【００１４】また、前述の第１の導電体電極層と第２の導電体電極層とこれらの 2つの層間に挟持される誘電体層とにより形成されるバイパスコンデンサは、複数個形成されており、そのそれぞれの部分がそれぞれ対応する半導体集積回路の電源系に接続されて個別に機能するように配設されているので、半導体集積回路間相互の電源ノイズの干渉がなく、しかも分割されたそれぞれの部分ごとに、その接続される半導体集積回路の電源系のノイズ除去に最適な静電容量値を設定することができるので、電源ノイズを効果的に抑制して誤動作の発生を防止することができる。 また、半導体集積回路の実装されている真下にその対応するバイパスコンデンサを配設しておけば、その半導体集積回路とバイパスコンデンサとの接続ビアも最短距離で済むのでインダクタンスが小さくなり電源供給の安定化が図れ、また接続の設計も簡易なものとなってチップコンデンサなどをリフローソルダリングなどにより基板表面に実装する場合と比較して製造コストも低廉にできる。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１６】（実施例１）図１は本発明の第１の実施例に係る半導体集積回路実装基板の構成を示す側面断面図、図２はその一部省略斜視図である。
【００１７】この半導体集積回路実装基板は、基板１と、その基板上面全面に貼設された第１の導電体電極層２と、その上面全面に貼設された第２の誘電体層にあたる誘電体層３と、その誘電体層３の上面に貼設され複数に分割された第２の導電体電極層４と、その上に交互に複数層積層された第１の誘電体層にあたる絶縁層５および配線層６と、その表面に実装される半導体集積回路チップ８と、第１の導電体電極層２および第２の導電体電極層４とそれに対応する半導体集積回路チップ８の電源系端子とを接続するための接続ビア９、１０とを具備している。
【００１８】基板１は、シリコン（Ｓｉ）あるいは窒化アルミニウム（ＡｌＮ）等の材料からなる基板であって、この基板１上にが積層され、半導体集積回路チップ８がさらにその上に搭載される。
【００１９】基板１の上面全面に第１の導電体電極層２が貼設される。この第１の導電体電極層２は、アルミニウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃｕ）などの金属導体からなる電極層である。この第１の導電体電極層２は、対向するすべての第２の導電体電極層４に対して共通電極となるように配設されており、各半導体集積回路チップ８の電源系端子に接続される。
【００２０】この第１の導電体電極層２の上面全面に誘電体層３が貼設されている。この誘電体層３は、スパッタリングまたはＣＶＤ法により形成される薄膜の二酸化タンタル（Ｔａ2 Ｏ5 ）あるいは二酸化シリコン（ＳｉＯ2 ）等の誘電体よりなる誘電体層である。
【００２１】第２の導電体電極層４は、この誘電体層３の上に設けられ、第１の導電体電極層２との間で誘電体層３を挟持している。そして第１の導電体電極層２を共通電極層とし、この第２の導電体電極層４を個別の電極として、これらにより個別のコンデンサが形成されている。
【００２２】これら個別のコンデンサの一つ一つは、図２R>２に示すごとく、それが対応して接続される半導体集積回路チップ８のほぼ真下に位置するような平面的位置関係に配置されて、一つ一つの半導体集積回路チップ８ごとに個別に接続されるように配設されている。
【００２３】そして誘電体層３の膜厚および誘電率を計算に入れてこの第２の導電体電極層４の個々の面積を調節し、個別のコンデンサごとの静電容量がその対応する半導体集積回路チップ８の電源系ノイズ除去に最適となるように設定されている。しかもより高密度な実装に対応するために、それらのコンデンサの面積はそれが対応する半導体集積回路チップの平面的な投影面積内に収まるように設定されている。
【００２４】また、半導体集積回路チップ８のほぼ真下に位置する前述の個別のコンデンサをさらに細かく複数に分割して設け、その一つ一つをその真上の一つの半導体集積回路チップ８の有する複数の電源系の一つ一つに接続することもできる。即ち一つの半導体集積回路チップ８の内部の電源系が入力バッファ用、出力バッファ用、内部回路用などのように複数の機能ブロックに分かれている場合などでは、その半導体集積回路チップは複数の電源系を有しているが、これらの各電源に対して個別に最適な静電容量を有するコンデンサを接続することによって、その電源系ノイズをより効果的に除去することを可能にしている。
【００２５】このようにして構成されたコンデンサの静電容量値Ｃは、誘電体層３の誘電率をε、誘電体層３の面積をＳ、誘電体層３の厚さをｔとすると、Ｃ＝εＳ／ｔなる関係式から求めることができる。例えば本実施例のように誘電体層３に比誘電率が20のＴａ2 Ｏ5 を用い、その誘電体層３の厚さが 0.3μｍ、そのコンデンサの誘電体の面積が25mm2 のときには、Ｃは約 0.015μＦとなり、実用上バイパスコンデンサとして十分な容量値となっている。
【００２６】そして第２の導電体電極層４の上層に絶縁層５および配線層６が交互に積層されている。
【００２７】絶縁層５は、絶縁性の良好なポリイミドからなる層で、配線層６の層間に配置されて各配線層を電気的に絶縁する。
【００２８】配線層６は、銅よりなる導体配線層であって、図１に示すように、下層から順に電源配線層１１、信号配線層１２、電源帰線（グランド）配線層１３の 3層が層間に絶縁層５を挟んで配設されている。
【００２９】このうち、電源配線層１１と電源帰線配線層１３とが電源系の配線にあたる。電源配線層１１は接続ビア９を介して第１の導電体電極層２および半導体集積回路チップ８の電源端子１４に接続され、電源帰線配線層１３は接続ビア１０を介して第２の導電体電極層４および半導体集積回路チップ８の電源帰線端子１５に接続されている。
【００３０】信号配線層１２は、半導体集積回路チップ８にデータパルス等を導通させるものであり、電源層１１と電源帰線層１３とに挟まれてストリップ構造を形成することにより電源ノイズに起因する信号線へのクロストーク、または高周波信号パルス伝送による信号線どうしのクロストークが抑制される。
【００３１】接続ビア９、１０は、既存技術による一般的な接続ビアと同様、絶縁層５および配線層６の積層段階で、絶縁層５にパターンニングした穴を通してその上層の配線層と下層の配線層とをコンタクトさせて形成したものである。
【００３２】本発明の第１の実施例に係る半導体集積回路実装基板は、このような構造を有し、各半導体集積回路チップに対して個別に最適の静電容量を有するコンデンサを接続することにより、半導体集積回路チップごとの電源系ノイズの有効な除去を実現している。
【００３３】なお、このような半導体集積回路チップごとの電源系ノイズの有効な除去のためのバイパスコンデンサには、通常 0.1μＦから0.01μＦ程度の容量値のコンデンサが採用される。このコンデンサの容量値は、誘電体の面積や誘電体層の厚さを調節するか、またはその誘電体層の材質を選択することで、適宜異なった容量値に設定して、対応する半導体集積回路チップの電源系ノイズ除去に最適なものとすることができる。
【００３４】（実施例２）図３は本発明の第２の実施例に係る半導体集積回路実装基板の構成を示す側面断面図である。
【００３５】この第２の実施例に係る半導体集積回路実装基板の構造は、前述の第１の実施例の半導体集積回路実装基板とほぼ同様であるが、第１の導電体電極層２０２が第１の実施例のような基板全面に貼設された一枚ベタの共通電極ではなく、第２の導電体電極層２０４と同様に誘電体層２０３の上面に複数に分割されて貼設されており、その対向する第２の導電体電極層２０４とともに誘電体層２０３を挟持して独立した複数のコンデンサが形成され、これらのコンデンサの一つ一つの静電容量がその対応する半導体集積回路チップ２０８の電源系ノイズ除去に最適となるように誘電体層２０３の膜厚を計算に入れて設定されている点が異なっている。この第２の実施例に係る半導体集積回路実装基板は、このように各半導体集積回路チップ２０８ごとに接続されるコンデンサの各々が共通電極を用いない全く独立した複数のコンデンサであるので、各コンデンサ間で電源ノイズが相互に影響を与えあうことを、第１の実施例よりもさらに効果的に防止することができる。
【００３６】本発明の第２の実施例に係る半導体集積回路実装基板は、このような構造を有し、各半導体集積回路チップに対して個別に最適の静電容量を有する全く独立したコンデンサを接続することにより、半導体集積回路チップごとの電源系ノイズのさらに有効な除去を実現している。
【００３７】（実施例３）図４（ａ）は第３の実施例に係る半導体集積回路実装基板の構成を示す側面断面図、図４（ｂ）はそのコンデンサ部分の構造を拡大して示すＡ−Ｂ側面断面図、図５はこの第３の実施例に係る半導体集積回路実装基板の構成を示す一部省略斜視図である。
【００３８】この第３の実施例に係る半導体集積回路実装基板は、第１および第２の実施例の半導体集積回路実装基板と比べて、基板、積層構造、半導体集積回路チップはほぼ同様な構造を有しているが、誘電体層および導電体電極層が異なっており、特に導電体電極層の電極の形状が、図５に示すように櫛形であり、水平方向に対向する電極である、ということを特徴としている。
【００３９】その構造を下層から順に簡潔に説明すると、図４（ａ）に示すように、シリコン（Ｓｉ）、あるいは窒化アルミニウム（ＡｌＮ）等の材料からなる基板３０１と、その基板３０１上面全面に貼設された誘電体層３０３と、その誘電体層３０３の上面に貼設された、アルミニウム（Ａｌ）またはタングステン（Ｗ）または銅（Ｃｕ）などの金属導体からなる櫛形の第１の導電体電極３０４と、この櫛形の第１の導電体電極３０４に同一平面上で対向するように配設された第１の導電体電極３０４と同様の材質よりなる櫛形の第２の導電体電極３０５と、これらの櫛形の導電体電極３０４、３０５の上から成膜されて、対向する導電体電極間を埋めるような形に配設された絶縁性の良好なポリイミドからなる絶縁層３０８と、その上に交互に複数層積層される金属導体からなる配線層３０７およびポリイミドからなる絶縁層３０８と、その最上層の表面に実装される半導体集積回路チップ３１０と、第１の導電体電極３０４および第２の導電体電極３０５とそれに対応する半導体集積回路チップ３１０の各電源系端子とを接続するための接続ビア３１１、３１２と、を具備している。
【００４０】この第３の実施例に係る半導体集積回路実装基板においては、同一平面上で絶縁層３０８を介して対向するように配設された櫛形の第１の導電体電極３０４と櫛形の第２の導電体電極３０５と上あるいは下の誘電体層によりコンデンサが形成されている。
【００４１】そしてこのコンデンサは、図５に示すごとく、その対応する半導体集積回路チップ３１０の平面的に真下に位置するように配置されており、接続ビア３１１、３１２によって、その櫛形の第１の導電体電極３０４と櫛形の第２の導電体電極３０５のうち一方が半導体集積回路チップ３１０の電源端子に、他方が半導体集積回路チップ３１０の電源帰線（グランド）端子に接続されて、半導体集積回路チップ３１０のバイパスコンデンサとして機能する。
【００４２】このように構成されたコンデンサの静電容量について、それが接続される半導体集積回路チップのバイパスコンデンサとして最適な値となるように、その線幅や配線間隔や誘電体層厚を変えて調節する。このときの静電容量値は、以下に示す関係式から求めることができる。即ち、図４（ｂ）に示した隣り合う 2本の電極３０４および電極３０５とこれらの電極の接する誘電体層３０３とによって構成される静電容量の値Ｃは、同図に示すように 2本の電極３０４および電極３０５の線幅をｗ、その厚さをｔ、これら 2本の電極間の間隙をｓ、誘電体層３０３の層厚をｈ、その誘電率をεとすると、Ｃ＝εＫ（ｋ')／Ｋ（ｋ) 、但し、ｋ ＝（ｓ／ｈ）／（ｓ／ｈ＋ 2ｗ／ｈ）、ｋ' ＝（ 1−ｋ2 ）1/2 なお、この第３の実施例において、誘電体層３０３は最下層 1層だけでなく、櫛形の導電体電極を挟み込むようにその上下両方に計 2層配設してもよい。
【００４３】本発明の第３の実施例に係る半導体集積回路実装基板は、このような構造を有しており、各半導体集積回路チップに対して個別に最適の静電容量を有するコンデンサが接続されて、半導体集積回路チップごとの電源系ノイズの有効な除去を実現している。
【００４４】なお本実施例においては、基板に窒化アルミニウム（ＡｌＮ）等のセラミック材料あるいはシリコン（Ｓｉ）等を用い、コンデンサおよびその上層の積層構造としてポリイミド薄膜および銅の積層構造を採用したが、必ずしもこれには限定されない。例えば積層構造には、グリーンシートなどセラミック材料による厚膜構造を用いてもよい。また、基板上に同時焼成積層構造を用いて、コンデンサをその同時焼成積層構造内に形成して、これを補助的に上述のコンデンサとともに使用することによっても、同様の電源ノイズの除去の効果を得ることができる。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明の半導体集積回路実装基板は、高速スイッチング動作時の電源ノイズの発生を効果的に抑制し、誤動作などの発生の問題を解消して、信頼性が高くかつ半導体集積回路や個別部品の高集積化、高密度実装化を実現した半導体集積回路実装基板である。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路実装基板の構成を示す側面断面図。
【図２】本発明の第１の実施例の半導体集積回路実装基板の構成を示す斜視図。
【図３】本発明の第２の実施例の半導体集積回路実装基板の構成を示す側面断面図。
【図４】本発明の第３の実施例に係る半導体集積回路実装基板の構成を示す側面断面図（ａ）およびそのコンデンサ部分を拡大して示したＡ−Ｂ側面断面図（ｂ）。
【図５】本発明の第３の実施例に係る半導体集積回路実装基板の構成を示す斜視図。
【図６】従来の半導体集積回路実装基板の構成を示す平面図。
【図７】従来の半導体集積回路実装基板の構成を示す側面断面図。
【符号の説明】
１…………基板
２…………第１の導電体電極層
３…………誘電体層
４…………第２の導電体電極層
５…………絶縁層
６…………配線層
８…………半導体集積回路チップ
９、１０…接続ビア
１１…………電源配線層
１２…………信号配線層
１３…………電源帰線（グランド）配線層
１４…………電源端子
１５…………電源帰線端子
【特許請求の範囲】
【請求項１】 導電体層と第１の誘電体層とを交互に積層してなる多層配線基板上に 1チップ以上の半導体集積回路チップを実装し、該半導体集積回路チップの電位の異なる 2端子間に接続されるバイパスコンデンサを有する半導体集積回路実装基板において、前記多層配線基板に第２の誘電体層が配設され前記第２の誘電体層上の同一導電体層あるいは該第２の誘電体層を介して隣接する異なった導電体層に前記バイパスコンデンサの対向電極が形成され、該バイパスコンデンサの一方の電極および前記半導体集積回路チップの電源回路の一端ならびに前記バイパスコンデンサの他方の電極および前記半導体集積回路チップの電源回路の前記一端とは電位の異なる他端とが電気的に接続されてなる構造を有し、前記半導体集積回路チップごとに個別に 1つ以上電気的に接続された前記バイパスコンデンサが、前記半導体集積回路チップの前記半導体集積回路実装基板への投影面積内に配設されてなることを特徴とする半導体集積回路実装基板。
【請求項１】 導電体層と第１の誘電体層とを交互に積層してなる多層配線基板上に 1チップ以上の半導体集積回路チップを実装し、該半導体集積回路チップの電位の異なる 2端子間に接続されるバイパスコンデンサを有する半導体集積回路実装基板において、前記多層配線基板に第２の誘電体層が配設され前記第２の誘電体層上の同一導電体層あるいは該第２の誘電体層を介して隣接する異なった導電体層に前記バイパスコンデンサの対向電極が形成され、該バイパスコンデンサの一方の電極および前記半導体集積回路チップの電源回路の一端ならびに前記バイパスコンデンサの他方の電極および前記半導体集積回路チップの電源回路の前記一端とは電位の異なる他端とが電気的に接続されてなる構造を有し、前記半導体集積回路チップごとに個別に 1つ以上電気的に接続された前記バイパスコンデンサが、前記半導体集積回路チップの前記半導体集積回路実装基板への投影面積内に配設されてなることを特徴とする半導体集積回路実装基板。
【図１】
【図２】
【図３】
【図４】
【図６】
【図５】
【図７】
【図２】
【図３】
【図４】
【図６】
【図５】
【図７】
【公開番号】特開平５−３６８５７
【公開日】平成５年（１９９３）２月１２日
【国際特許分類】
【出願番号】特願平３−１９００３９
【出願日】平成３年（１９９１）７月３０日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成５年（１９９３）２月１２日
【国際特許分類】
【出願日】平成３年（１９９１）７月３０日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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