可変分周回路
【目的】 データ処理装置の高速化に寄与できるようにする。
【構成】 動作モード信号ＭＣがロウレベルのときは１／２分周が行なわれ、ハイレベルのときは１／３分周が行なわれる。１／３分周の場合、シフトレジスタ２の出力からの第２の帰還信号Ｓ２が第１のゲート回路３及び第２のゲート回路４を通して半分周回路１のクロック入力Ｃ１に帰還される。クロック入力Ｃ１には、セットアップタイムがないので、シフトレジスタ２並びに第１のゲート回路３及び第２のゲート回路４の遅延時間のみを考慮してクロック信号ＣＫの周期を決定すればよい。つまり、従来は半分周回路１のセットアップタイムをも考慮してクロック信号ＣＫの周期を決定していたので、それと比較してクロック信号ＣＫの周期を短縮する余裕時間が長くなり、クロック信号ＣＫの周期を従来より短くしても正常な分周を行なえる。
【構成】 動作モード信号ＭＣがロウレベルのときは１／２分周が行なわれ、ハイレベルのときは１／３分周が行なわれる。１／３分周の場合、シフトレジスタ２の出力からの第２の帰還信号Ｓ２が第１のゲート回路３及び第２のゲート回路４を通して半分周回路１のクロック入力Ｃ１に帰還される。クロック入力Ｃ１には、セットアップタイムがないので、シフトレジスタ２並びに第１のゲート回路３及び第２のゲート回路４の遅延時間のみを考慮してクロック信号ＣＫの周期を決定すればよい。つまり、従来は半分周回路１のセットアップタイムをも考慮してクロック信号ＣＫの周期を決定していたので、それと比較してクロック信号ＣＫの周期を短縮する余裕時間が長くなり、クロック信号ＣＫの周期を従来より短くしても正常な分周を行なえる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等における可変分周回路に関するものである。
【０００２】
【従来の技術】計算機等のプロセッサ用の半導体集積回路には、分周回路が備えられ、クロックパルスを数分の１の周期のパルスに分周して各種のタイミング制御に使用している。従来、この種の分周回路として、分周率を１／４分周と１／５分周等に変えられるようにした可変分周回路がある（電子通信学会総合全国大会講演論文集Ｓ７−４（昭和５６年）、山下・加地・叶多・関根著「１GHz 直接帰還型２モジュラスプリスケーラ」p3-264〜3-265 ）。
【０００３】図２に、この回路を構成を変えずに１／２分周と１／３分周とに切り換えるように変更したものを示す。図示の回路は、２段の遅延型のフリップフロップ（以下、「ＦＦ」と記す）２１、２２を備え、その後段のＦＦ２２の出力端子Ｑ２２から出力される帰還信号Ｓ２２と動作モード信号ＭＣが２入力のＡＮＤゲート２３の各入力に接続されている。ＦＦ２１、２２は、クロック信号ＣＫの立上がりに同期して入力データを取り込み、クロック信号ＣＫの立ち下がりで取り込んだデータを出力する機能を有する。
【０００４】ＡＮＤゲート２３の出力信号Ｓ２３とＦＦ２１の出力端子Ｑ２１′から出力される帰還信号Ｓ２１は、２入力のＯＲゲート２４の各入力に接続される。そして、そのＯＲゲート２４の出力信号Ｓ２４がＦＦ２１の入力Ｄ２１に接続されている。各ＦＦ２１、２２のクロック入力Ｃ２１、Ｃ２２には、クロック信号ＣＫが入力される。尚、図２中のＱ２１、Ｑ２２は、ＦＦ２１、２２の出力であり、Ｄ２２はＦＦ２２の入力であり、ＯＵＴは可変分周回路の出力端子である。この可変分周回路は、次のような動作を行なう。
【０００５】図３は、図２の回路の動作を説明するタイミングチャートである。動作モード信号ＭＣがロウレベル（低レベル）の場合、ＡＮＤゲート２３の出力信号Ｓ２３はロウレベルになる。このとき、ＯＲゲート２４は、ＦＦ２１の出力端子Ｑ２１′からの信号Ｓ２１をそのまま出力信号Ｓ２４の形でＦＦ２１の入力端子Ｄ２１へ帰還する。従って、ＦＦ２１は１／２分周回路を構成する。この１／２分周回路の出力はＦＦ２２によりシフトされ、クロック信号ＣＫが１／２分周された出力信号ＯＵＴが出力される。一方、動作モード信号ＭＣがハイレベル（高レベル）に変化すると、ＡＮＤゲート２３はＦＦ２２の出力端子Ｑ２２からの信号Ｓ２２をそのまま出力信号Ｓ２３として出力する。また、出力信号Ｓ２３と出力端子Ｑ２１′からの信号Ｓ２１がＯＲ演算された結果の出力信号Ｓ２４がＦＦ２１の入力端子Ｄ２１へ入力される。その結果、ＦＦ２１、２２及びＯＲゲート２４は１／３分周回路を構成し、クロック信号ＣＫが１／３分周された出力信号ＯＵＴが出力される。
【０００６】即ち、図３の右半分に示すように、Ｄ２１はＱ２１′とＱ２２との論理和となっている。また、Ｑ２１はＤ２１より１クロック遅れた信号となる。従って、Ｑ２１の反転出力Ｑ２１′は図３に示すとおりとなる。このとき、Ｑ２２はＱ２１′より１クロック遅れた信号となる。そして、このＱ２２が１／３分周パルスとなる。以上のように、動作モード信号ＭＣをロウレベルとするとき、１／２分周を行ない、ハイレベルとするとき、１／３分周を行なう。
【０００７】
【発明が解決しようとする課題】しかしながら、上述した従来の技術には、次のような問題があった。即ち、従来の可変分周回路では、１／３分周動作において、ＦＦ２２の出力端子Ｑ２２からの信号Ｓ２２がＡＮＤゲート２３とＯＲゲート２４を通ってＦＦ２１の入力Ｄ２１に帰還されるまでの時間に対する余裕が小さい。
【０００８】図４は、従来の回路による信号遅延を説明するタイミングチャートである。図２のＦＦ２１が正常にデータを取り込むためには、入力Ｄ２１に加えられる出力信号Ｓ２４は図４に示すようにクロック信号ＣＫが立上がる時刻より一定時間ｔs1前に出力レベルを決定しておかなければならない。この時間ｔs1をセットアップタイムという。従って、図２に示すように、ＦＦ２１及びＦＦ２２のＣ２１及びＣ２２にクロック信号ＣＫを同時に入力する場合は、クロック信号ＣＫが変化してから信号Ｓ２４が変化するまでの遅延時間がクロックの半周期Ｔ／２から時間ｔs1を引いた時間よりも短くなければ正常な動作ができない。この関係は、次式（１）により表わされる。
ｔd2＋ｔd3＋ｔd4 ＜ Ｔ／２−ｔs1 （１）
ここに、ｔd2、ｔd3、ｔd4は、それぞれＦＦ２２、ＡＮＤゲート２３、ＯＲゲート２４の遅延時間である。
【０００９】従って、データ処理装置の動作の高速化のためにクロックの周期を短くしようとしても、クロック信号ＣＫの半周期Ｔ／２は、ｔd2＋ｔd3＋ｔd4＋ｔs1以下の時間にすることはできない。即ち、ＦＦ２１にＦＦ２２の出力信号Ｓ２２が帰還されるまでの余裕時間は図４の斜線に示す部分となる。このため、このような可変分周回路を使用したデータ処理装置の高速化が妨げられるという問題があった。本発明は、以上の点に着目してなされたもので、上述した余裕時間を長くとることができ、データ処理装置の高速化に寄与できるようにした可変分周回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明の可変分周回路は、第１の帰還信号を入力し、半分の周波数に分周して出力する半分周回路と、当該半分周回路の出力を入力し、クロック信号により１周期分シフトして出力するシフトレジスタと、当該シフトレジスタの出力を入力し、制御信号により開閉して第２の帰還信号を出力する第１のゲート回路と、クロック信号を入力し、当該第１のゲート回路が出力する第２の帰還信号により開閉して前記第１の帰還信号を出力する第２のゲート回路とから成ることを特徴とするものである。
【００１１】
【作用】本発明の可変分周回路においては、シフトレジスタの出力からの第２の帰還信号が第１及び第２のゲート回路を通して半分周回路のクロック入力に帰還される。クロック入力には、セットアップタイムがないので、シフトレジスタ及び第１、第２のゲート回路の遅延時間のみを考慮してクロック周期を決定すればよい。つまり、従来はセットアップタイムをも考慮してクロック周期を決定していたので、それと比較して余裕時間が長くなり、クロック周期を従来より短くしても正常な分周を行なえる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。図１は、本発明の可変分周回路の一実施例のブロック図である。図示の回路は、半分周回路１、シフトレジスタ２、第１のゲート回路３、第２のゲート回路４から成る。半分周回路１は、ＦＦ（フリップフロップ）１１において、その出力Ｑ１′を、入力Ｄ１に接続したものにより構成されている。また、シフトレジスタ２は、ＦＦにより構成されている。第１のゲート回路３は、ＮＡＮＤゲートにより構成されている。そして、第２のゲート回路４は、ＡＮＤゲートにより構成されている。
【００１３】半分周回路１の出力Ｑ１、即ちＦＦ１１の出力Ｑ１は、シフトレジスタ２の入力Ｄ２に接続されている。一方、シフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２（第１の帰還信号）と動作モード信号ＭＣは第１のゲート回路３の入力に接続されている。また、第１のゲート回路３の出力信号Ｓ３とクロック信号ＣＫは第２のゲート回路４の入力に接続されている。クロック信号ＣＫは第２のゲート回路４の入力に接続されるとともに、シフトレジスタ２のクロック入力Ｃ２にも接続されている。第２のゲート回路４の出力信号Ｓ４は、半分周回路１のクロック入力Ｃ１に接続されている。また、シフトレジスタ２の出力Ｑ２は、出力端子ＯＵＴに接続されている。
【００１４】次に、上述したの可変分周回路の動作を説明する。図５は、図１の回路の動作を説明するタイミングチャートである。動作モード信号ＭＣがロウレベルのとき、第１のゲート回路３の出力信号Ｓ３は常にハイレベルとなる。このとき、第２のゲート回路４はクロック信号ＣＫをそのまま出力信号Ｓ４の形で半分周回路１のクロック入力Ｃ１へ入力する。すると、半分周回路１の出力Ｑ１からの出力信号Ｓ１がシフトレジスタ２でシフトされ、出力端子ＯＵＴからクロック信号ＣＫが１／２分周された信号（図５のＱ２）が出力される。
【００１５】一方、動作モード信号ＭＣがハイレベルのとき、第１のゲート回路３はシフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２を反転して出力信号Ｓ３として出力する。第２のゲート回路４は出力信号Ｓ３がハイレベルのときのみクロック信号ＣＫを半分周回路１のクロック入力Ｃ１に入力する。即ち、シフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２がハイレベルのとき、信号Ｓ３はロウレベルとなるので、半分周回路１のクロック入力Ｃ１にクロック信号ＣＫが伝わらない。そのため、図５のタイミングチャートの右半分に示すように半分周回路１のクロック入力Ｃ１にはクロック信号ＣＫの３クロックのうち２クロックが入力される。これが半分周回路１で１／２分周され、シフトレジスタ２でシフトされる。この結果、出力端子ＯＵＴにクロック信号ＣＫが１／３分周された信号（図５のＱ２）が出力される。
【００１６】以上のように、この可変分周回路は、動作モード信号ＭＣがロウレベルのとき１／２分周を行ない、ハイレベルのとき１／３分周を行なう。図６は、本発明の回路による信号遅延を説明するタイミングチャートである。
【００１７】図１の回路では、半分周回路１のクロック入力Ｃ１にクロック信号ＣＫが入力されるのでなく、帰還信号Ｓ４が入力されるので、半分周回路１のクロック入力Ｃ１に加えられる信号は図６に示すようにクロック信号ＣＫの立上がりよりずっと後に立上がる。そして、この時にデータ入力Ｄ１が取り込まれる。従って、半分周回路１のセットアップタイムを考慮する必要はなくなり、帰還信号Ｓ４はクロック信号ＣＫが立上がる時までに半分周回路１に入力されればよい。この結果、シフトレジスタ２のクロック信号ＣＫに対する遅延をｔd2、第１のゲート回路３と第２のゲート回路４のゲート遅延時間をそれぞれｔd3、ｔd4、クロック信号ＣＫの周期をＴとすると、可変分周回路が正常に動作するためには、次式（２）を満たせばよい。
ｔd2＋ｔd3＋ｔd4 ＜ Ｔ／２ （２）
これを前記式（１）と比べると、左辺は同じであり、右辺は時間ｔs1の分だけ大きくなっている。従って、余裕時間は時間ｔs1長くなり、図１の回路はこの分だけ高速に動作することが可能となる。
【００１８】図７は、本発明の可変分周回路の他の実施例の回路図である。図示の回路は、半分周回路３１、シフトレジスタ３２、第１のゲート回路３３、第２のゲート回路３４から成る。半分周回路３１は、ＦＦ３６において、その出力Ｑ３１′を入力Ｄ３１に接続したものにより構成されている。ＦＦ３６は、マスタスレーブ型のフリップフロップであり、これは両相のクロック入力Ｃ３１とＣ３１′を持っている。また、シフトレジスタ３２は、マスタスレーブ型のフリップフロップにより構成されており、これは両相のクロック入力Ｃ３２とＣ３２′を持っている。第１のゲート回路３３は、ＡＮＤゲートにより構成されている。第２のゲート回路３４は、ＮＯＲゲートにより構成されている。
【００１９】半分周回路３１の出力Ｑ３１はシフトレジスタ３２の入力Ｄ３２に接続されており、シフトレジスタ３２の出力Ｑ３２は第１のゲート回路３３の入力に接続されている。また、動作モード信号ＭＣは、第１のゲート回路３３の入力に接続されており、第１のゲート回路３３の出力は第２のゲート回路３４の入力に接続されている。一方、クロック信号ＣＫ′はクロック信号ＣＫの反転信号であり、第２のゲート回路３４の入力、半分周回路３１のクロック入力Ｃ３１′、インバータ３５の入力、シフトレジスタ３２のクロック入力Ｃ３２′に接続されている。そして、第２のゲート回路３４の出力Ｓ３４は半分周回路３１のクロック入力Ｃ３１に接続されており、インバータ３５の出力Ｓ３５はシフトレジスタ３２のクロック入力Ｃ３２に接続されている。そして、シフトレジスタ３２の出力Ｑ３２は、出力端子ＯＵＴに接続されている。
【００２０】この回路は、第１の実施例の回路と同様に、図５及び図６に示す動作をする。従って、この第２の実施例によっても、第１の実施例と同様の効果が得られる。尚、上述した実施例においては、半分周回路とシフトレジスタにそれぞれＤ−ＦＦを用いた場合について説明したが、本発明はこれに限定されることなく、ＪＫ−ＦＦ等を用いることもできる。
【００２１】
【発明の効果】以上説明したように、本発明の可変分周回路によれば、シフトレジスタの出力からの第２の帰還信号を第１及び第２のゲート回路を通して半分周回路のクロック入力に帰還させるようにしたので、半分周回路のセットアップタイムを考慮することが不要となり、シフトレジスタの出力信号を半分周回路に帰還させるまでの余裕時間を長くすることができる。従って、従来よりも高速なクロックを入力した場合にも正常な分周動作を行なうことができ、このような可変分周回路を使用したデータ処理装置の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の可変分周回路の一実施例のブロック図である。
【図２】従来の可変分周回路の一例を示すブロック図である。
【図３】従来の回路の動作を説明するタイムチャートである。
【図４】従来の回路による信号遅延を説明するタイムチャートである。
【図５】本発明の回路の動作を説明するタイムチャートである。
【図６】本発明の回路による信号遅延を説明するタイムチャートである。
【図７】本発明の可変分周回路の他の実施例のブロック図である。
【符号の説明】
１ 半分周回路
２ シフトレジスタ（Ｄフリップフロップ）
３ 第１のゲート回路（ＮＡＮＤゲート）
４ 第２のゲート回路（ＡＮＤゲート）
１１ Ｄフリップフロップ
３１ 半分周回路
３２ シフトレジスタ（マスタスレーブ型Ｄフリップフロップ）
３３ 第１のゲート回路（ＡＮＤゲート）
３４ 第２のゲート回路（ＮＯＲゲート）
３６ マスタスレーブ型Ｄフリップフロップ
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等における可変分周回路に関するものである。
【０００２】
【従来の技術】計算機等のプロセッサ用の半導体集積回路には、分周回路が備えられ、クロックパルスを数分の１の周期のパルスに分周して各種のタイミング制御に使用している。従来、この種の分周回路として、分周率を１／４分周と１／５分周等に変えられるようにした可変分周回路がある（電子通信学会総合全国大会講演論文集Ｓ７−４（昭和５６年）、山下・加地・叶多・関根著「１GHz 直接帰還型２モジュラスプリスケーラ」p3-264〜3-265 ）。
【０００３】図２に、この回路を構成を変えずに１／２分周と１／３分周とに切り換えるように変更したものを示す。図示の回路は、２段の遅延型のフリップフロップ（以下、「ＦＦ」と記す）２１、２２を備え、その後段のＦＦ２２の出力端子Ｑ２２から出力される帰還信号Ｓ２２と動作モード信号ＭＣが２入力のＡＮＤゲート２３の各入力に接続されている。ＦＦ２１、２２は、クロック信号ＣＫの立上がりに同期して入力データを取り込み、クロック信号ＣＫの立ち下がりで取り込んだデータを出力する機能を有する。
【０００４】ＡＮＤゲート２３の出力信号Ｓ２３とＦＦ２１の出力端子Ｑ２１′から出力される帰還信号Ｓ２１は、２入力のＯＲゲート２４の各入力に接続される。そして、そのＯＲゲート２４の出力信号Ｓ２４がＦＦ２１の入力Ｄ２１に接続されている。各ＦＦ２１、２２のクロック入力Ｃ２１、Ｃ２２には、クロック信号ＣＫが入力される。尚、図２中のＱ２１、Ｑ２２は、ＦＦ２１、２２の出力であり、Ｄ２２はＦＦ２２の入力であり、ＯＵＴは可変分周回路の出力端子である。この可変分周回路は、次のような動作を行なう。
【０００５】図３は、図２の回路の動作を説明するタイミングチャートである。動作モード信号ＭＣがロウレベル（低レベル）の場合、ＡＮＤゲート２３の出力信号Ｓ２３はロウレベルになる。このとき、ＯＲゲート２４は、ＦＦ２１の出力端子Ｑ２１′からの信号Ｓ２１をそのまま出力信号Ｓ２４の形でＦＦ２１の入力端子Ｄ２１へ帰還する。従って、ＦＦ２１は１／２分周回路を構成する。この１／２分周回路の出力はＦＦ２２によりシフトされ、クロック信号ＣＫが１／２分周された出力信号ＯＵＴが出力される。一方、動作モード信号ＭＣがハイレベル（高レベル）に変化すると、ＡＮＤゲート２３はＦＦ２２の出力端子Ｑ２２からの信号Ｓ２２をそのまま出力信号Ｓ２３として出力する。また、出力信号Ｓ２３と出力端子Ｑ２１′からの信号Ｓ２１がＯＲ演算された結果の出力信号Ｓ２４がＦＦ２１の入力端子Ｄ２１へ入力される。その結果、ＦＦ２１、２２及びＯＲゲート２４は１／３分周回路を構成し、クロック信号ＣＫが１／３分周された出力信号ＯＵＴが出力される。
【０００６】即ち、図３の右半分に示すように、Ｄ２１はＱ２１′とＱ２２との論理和となっている。また、Ｑ２１はＤ２１より１クロック遅れた信号となる。従って、Ｑ２１の反転出力Ｑ２１′は図３に示すとおりとなる。このとき、Ｑ２２はＱ２１′より１クロック遅れた信号となる。そして、このＱ２２が１／３分周パルスとなる。以上のように、動作モード信号ＭＣをロウレベルとするとき、１／２分周を行ない、ハイレベルとするとき、１／３分周を行なう。
【０００７】
【発明が解決しようとする課題】しかしながら、上述した従来の技術には、次のような問題があった。即ち、従来の可変分周回路では、１／３分周動作において、ＦＦ２２の出力端子Ｑ２２からの信号Ｓ２２がＡＮＤゲート２３とＯＲゲート２４を通ってＦＦ２１の入力Ｄ２１に帰還されるまでの時間に対する余裕が小さい。
【０００８】図４は、従来の回路による信号遅延を説明するタイミングチャートである。図２のＦＦ２１が正常にデータを取り込むためには、入力Ｄ２１に加えられる出力信号Ｓ２４は図４に示すようにクロック信号ＣＫが立上がる時刻より一定時間ｔs1前に出力レベルを決定しておかなければならない。この時間ｔs1をセットアップタイムという。従って、図２に示すように、ＦＦ２１及びＦＦ２２のＣ２１及びＣ２２にクロック信号ＣＫを同時に入力する場合は、クロック信号ＣＫが変化してから信号Ｓ２４が変化するまでの遅延時間がクロックの半周期Ｔ／２から時間ｔs1を引いた時間よりも短くなければ正常な動作ができない。この関係は、次式（１）により表わされる。
ｔd2＋ｔd3＋ｔd4 ＜ Ｔ／２−ｔs1 （１）
ここに、ｔd2、ｔd3、ｔd4は、それぞれＦＦ２２、ＡＮＤゲート２３、ＯＲゲート２４の遅延時間である。
【０００９】従って、データ処理装置の動作の高速化のためにクロックの周期を短くしようとしても、クロック信号ＣＫの半周期Ｔ／２は、ｔd2＋ｔd3＋ｔd4＋ｔs1以下の時間にすることはできない。即ち、ＦＦ２１にＦＦ２２の出力信号Ｓ２２が帰還されるまでの余裕時間は図４の斜線に示す部分となる。このため、このような可変分周回路を使用したデータ処理装置の高速化が妨げられるという問題があった。本発明は、以上の点に着目してなされたもので、上述した余裕時間を長くとることができ、データ処理装置の高速化に寄与できるようにした可変分周回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明の可変分周回路は、第１の帰還信号を入力し、半分の周波数に分周して出力する半分周回路と、当該半分周回路の出力を入力し、クロック信号により１周期分シフトして出力するシフトレジスタと、当該シフトレジスタの出力を入力し、制御信号により開閉して第２の帰還信号を出力する第１のゲート回路と、クロック信号を入力し、当該第１のゲート回路が出力する第２の帰還信号により開閉して前記第１の帰還信号を出力する第２のゲート回路とから成ることを特徴とするものである。
【００１１】
【作用】本発明の可変分周回路においては、シフトレジスタの出力からの第２の帰還信号が第１及び第２のゲート回路を通して半分周回路のクロック入力に帰還される。クロック入力には、セットアップタイムがないので、シフトレジスタ及び第１、第２のゲート回路の遅延時間のみを考慮してクロック周期を決定すればよい。つまり、従来はセットアップタイムをも考慮してクロック周期を決定していたので、それと比較して余裕時間が長くなり、クロック周期を従来より短くしても正常な分周を行なえる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。図１は、本発明の可変分周回路の一実施例のブロック図である。図示の回路は、半分周回路１、シフトレジスタ２、第１のゲート回路３、第２のゲート回路４から成る。半分周回路１は、ＦＦ（フリップフロップ）１１において、その出力Ｑ１′を、入力Ｄ１に接続したものにより構成されている。また、シフトレジスタ２は、ＦＦにより構成されている。第１のゲート回路３は、ＮＡＮＤゲートにより構成されている。そして、第２のゲート回路４は、ＡＮＤゲートにより構成されている。
【００１３】半分周回路１の出力Ｑ１、即ちＦＦ１１の出力Ｑ１は、シフトレジスタ２の入力Ｄ２に接続されている。一方、シフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２（第１の帰還信号）と動作モード信号ＭＣは第１のゲート回路３の入力に接続されている。また、第１のゲート回路３の出力信号Ｓ３とクロック信号ＣＫは第２のゲート回路４の入力に接続されている。クロック信号ＣＫは第２のゲート回路４の入力に接続されるとともに、シフトレジスタ２のクロック入力Ｃ２にも接続されている。第２のゲート回路４の出力信号Ｓ４は、半分周回路１のクロック入力Ｃ１に接続されている。また、シフトレジスタ２の出力Ｑ２は、出力端子ＯＵＴに接続されている。
【００１４】次に、上述したの可変分周回路の動作を説明する。図５は、図１の回路の動作を説明するタイミングチャートである。動作モード信号ＭＣがロウレベルのとき、第１のゲート回路３の出力信号Ｓ３は常にハイレベルとなる。このとき、第２のゲート回路４はクロック信号ＣＫをそのまま出力信号Ｓ４の形で半分周回路１のクロック入力Ｃ１へ入力する。すると、半分周回路１の出力Ｑ１からの出力信号Ｓ１がシフトレジスタ２でシフトされ、出力端子ＯＵＴからクロック信号ＣＫが１／２分周された信号（図５のＱ２）が出力される。
【００１５】一方、動作モード信号ＭＣがハイレベルのとき、第１のゲート回路３はシフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２を反転して出力信号Ｓ３として出力する。第２のゲート回路４は出力信号Ｓ３がハイレベルのときのみクロック信号ＣＫを半分周回路１のクロック入力Ｃ１に入力する。即ち、シフトレジスタ２の出力Ｑ２からの帰還信号Ｓ２がハイレベルのとき、信号Ｓ３はロウレベルとなるので、半分周回路１のクロック入力Ｃ１にクロック信号ＣＫが伝わらない。そのため、図５のタイミングチャートの右半分に示すように半分周回路１のクロック入力Ｃ１にはクロック信号ＣＫの３クロックのうち２クロックが入力される。これが半分周回路１で１／２分周され、シフトレジスタ２でシフトされる。この結果、出力端子ＯＵＴにクロック信号ＣＫが１／３分周された信号（図５のＱ２）が出力される。
【００１６】以上のように、この可変分周回路は、動作モード信号ＭＣがロウレベルのとき１／２分周を行ない、ハイレベルのとき１／３分周を行なう。図６は、本発明の回路による信号遅延を説明するタイミングチャートである。
【００１７】図１の回路では、半分周回路１のクロック入力Ｃ１にクロック信号ＣＫが入力されるのでなく、帰還信号Ｓ４が入力されるので、半分周回路１のクロック入力Ｃ１に加えられる信号は図６に示すようにクロック信号ＣＫの立上がりよりずっと後に立上がる。そして、この時にデータ入力Ｄ１が取り込まれる。従って、半分周回路１のセットアップタイムを考慮する必要はなくなり、帰還信号Ｓ４はクロック信号ＣＫが立上がる時までに半分周回路１に入力されればよい。この結果、シフトレジスタ２のクロック信号ＣＫに対する遅延をｔd2、第１のゲート回路３と第２のゲート回路４のゲート遅延時間をそれぞれｔd3、ｔd4、クロック信号ＣＫの周期をＴとすると、可変分周回路が正常に動作するためには、次式（２）を満たせばよい。
ｔd2＋ｔd3＋ｔd4 ＜ Ｔ／２ （２）
これを前記式（１）と比べると、左辺は同じであり、右辺は時間ｔs1の分だけ大きくなっている。従って、余裕時間は時間ｔs1長くなり、図１の回路はこの分だけ高速に動作することが可能となる。
【００１８】図７は、本発明の可変分周回路の他の実施例の回路図である。図示の回路は、半分周回路３１、シフトレジスタ３２、第１のゲート回路３３、第２のゲート回路３４から成る。半分周回路３１は、ＦＦ３６において、その出力Ｑ３１′を入力Ｄ３１に接続したものにより構成されている。ＦＦ３６は、マスタスレーブ型のフリップフロップであり、これは両相のクロック入力Ｃ３１とＣ３１′を持っている。また、シフトレジスタ３２は、マスタスレーブ型のフリップフロップにより構成されており、これは両相のクロック入力Ｃ３２とＣ３２′を持っている。第１のゲート回路３３は、ＡＮＤゲートにより構成されている。第２のゲート回路３４は、ＮＯＲゲートにより構成されている。
【００１９】半分周回路３１の出力Ｑ３１はシフトレジスタ３２の入力Ｄ３２に接続されており、シフトレジスタ３２の出力Ｑ３２は第１のゲート回路３３の入力に接続されている。また、動作モード信号ＭＣは、第１のゲート回路３３の入力に接続されており、第１のゲート回路３３の出力は第２のゲート回路３４の入力に接続されている。一方、クロック信号ＣＫ′はクロック信号ＣＫの反転信号であり、第２のゲート回路３４の入力、半分周回路３１のクロック入力Ｃ３１′、インバータ３５の入力、シフトレジスタ３２のクロック入力Ｃ３２′に接続されている。そして、第２のゲート回路３４の出力Ｓ３４は半分周回路３１のクロック入力Ｃ３１に接続されており、インバータ３５の出力Ｓ３５はシフトレジスタ３２のクロック入力Ｃ３２に接続されている。そして、シフトレジスタ３２の出力Ｑ３２は、出力端子ＯＵＴに接続されている。
【００２０】この回路は、第１の実施例の回路と同様に、図５及び図６に示す動作をする。従って、この第２の実施例によっても、第１の実施例と同様の効果が得られる。尚、上述した実施例においては、半分周回路とシフトレジスタにそれぞれＤ−ＦＦを用いた場合について説明したが、本発明はこれに限定されることなく、ＪＫ−ＦＦ等を用いることもできる。
【００２１】
【発明の効果】以上説明したように、本発明の可変分周回路によれば、シフトレジスタの出力からの第２の帰還信号を第１及び第２のゲート回路を通して半分周回路のクロック入力に帰還させるようにしたので、半分周回路のセットアップタイムを考慮することが不要となり、シフトレジスタの出力信号を半分周回路に帰還させるまでの余裕時間を長くすることができる。従って、従来よりも高速なクロックを入力した場合にも正常な分周動作を行なうことができ、このような可変分周回路を使用したデータ処理装置の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の可変分周回路の一実施例のブロック図である。
【図２】従来の可変分周回路の一例を示すブロック図である。
【図３】従来の回路の動作を説明するタイムチャートである。
【図４】従来の回路による信号遅延を説明するタイムチャートである。
【図５】本発明の回路の動作を説明するタイムチャートである。
【図６】本発明の回路による信号遅延を説明するタイムチャートである。
【図７】本発明の可変分周回路の他の実施例のブロック図である。
【符号の説明】
１ 半分周回路
２ シフトレジスタ（Ｄフリップフロップ）
３ 第１のゲート回路（ＮＡＮＤゲート）
４ 第２のゲート回路（ＡＮＤゲート）
１１ Ｄフリップフロップ
３１ 半分周回路
３２ シフトレジスタ（マスタスレーブ型Ｄフリップフロップ）
３３ 第１のゲート回路（ＡＮＤゲート）
３４ 第２のゲート回路（ＮＯＲゲート）
３６ マスタスレーブ型Ｄフリップフロップ
【特許請求の範囲】
【請求項１】 第１の帰還信号を入力し、半分の周波数に分周して出力する半分周回路と、当該半分周回路の出力を入力し、クロック信号により１周期分シフトして出力するシフトレジスタと、当該シフトレジスタの出力を入力し、制御信号により開閉して第２の帰還信号を出力する第１のゲート回路と、クロック信号を入力し、当該第１のゲート回路が出力する第２の帰還信号により開閉して前記第１の帰還信号を出力する第２のゲート回路とから成ることを特徴とする可変分周回路。
【請求項１】 第１の帰還信号を入力し、半分の周波数に分周して出力する半分周回路と、当該半分周回路の出力を入力し、クロック信号により１周期分シフトして出力するシフトレジスタと、当該シフトレジスタの出力を入力し、制御信号により開閉して第２の帰還信号を出力する第１のゲート回路と、クロック信号を入力し、当該第１のゲート回路が出力する第２の帰還信号により開閉して前記第１の帰還信号を出力する第２のゲート回路とから成ることを特徴とする可変分周回路。
【図１】
【図２】
【図３】
【図５】
【図７】
【図４】
【図６】
【図２】
【図３】
【図５】
【図７】
【図４】
【図６】
【公開番号】特開平７−１７０１７３
【公開日】平成７年（１９９５）７月４日
【国際特許分類】
【出願番号】特願平５−３４２８６１
【出願日】平成５年（１９９３）１２月１５日
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【公開日】平成７年（１９９５）７月４日
【国際特許分類】
【出願日】平成５年（１９９３）１２月１５日
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
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