差動回路への漏洩電流が抑制された論理回路
【課題】差動回路への漏洩電流を抑制することができる論理回路を提供する。
【解決手段】論理回路内に、差動回路に供給される電流量を制御する電流供給制御回路が設けられる。この電流供給制御回路は、差動回路への電流をバイパスするバイパス経路と、バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じてバイパス経路の開閉を行うスイッチング用トランジスタと、差動回路に供給される電流量を制御する電流量制御用トランジスタを備えている。電流量制御用トランジスタは、クロック信号の信号レベルに応じて電流量を調整する。電流量制御用トランジスタは、クロック信号により、差動回路に電流が流れるとき、電流量を十分確保し、バイパス回路に電流が流れるとき、電流量を十分絞るように構成されるので、バイパス回路に電流が流れるときに差動回路に漏洩する電流量が低減される。
【解決手段】論理回路内に、差動回路に供給される電流量を制御する電流供給制御回路が設けられる。この電流供給制御回路は、差動回路への電流をバイパスするバイパス経路と、バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じてバイパス経路の開閉を行うスイッチング用トランジスタと、差動回路に供給される電流量を制御する電流量制御用トランジスタを備えている。電流量制御用トランジスタは、クロック信号の信号レベルに応じて電流量を調整する。電流量制御用トランジスタは、クロック信号により、差動回路に電流が流れるとき、電流量を十分確保し、バイパス回路に電流が流れるとき、電流量を十分絞るように構成されるので、バイパス回路に電流が流れるときに差動回路に漏洩する電流量が低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路などの論理回路に関する。
【背景技術】
【０００２】
さまざまな半導体集積回路に使用されている論理回路の基本要素回路として、差動回路を備えたラッチ回路が知られている。
【０００３】
図１は、従来の一般的なラッチ回路の回路図を示している。図１に示すように、従来のラッチ回路５０ａは、データ読込み用の差動回路（トランジスタＱ５１およびＱ５２などから構成された差動対）段およびデータ保持用の差動回路（トランジスタＱ５３およびＱ５４などから構成された差動対）段と、クロック信号が入力され、差動回路の上段への電流切替えの役割を果たす差動回路（トランジスタＱ５５、Ｑ５６などから構成された差動対）段と、さらにその下段の定電流源用のトランジスタＱ５７段との合計３段の縦積みの構成となっている。
【０００４】
このため、他の基本回路要素に比べて高い電源電圧を必要とし、他の機能回路ブロックとワンチップ化、あるいはモジュール化する際に、全体の低電圧化および低消費電力化の妨げとなっていた。したがって、ラッチ回路の消費電力を抑えることが大きな課題となっていた（例えば、特開昭６３−８６６１１号公報や特開平２−２１７１７号公報を参照）。
【０００５】
このようなラッチ回路の低電圧化対策として、特開昭６３−８６６１１号公報や特開平２−２１７１７号公報には、例えば図２に示すような回路が提案されている。
【０００６】
図２は、２つの差動回路が並列配置されたラッチ回路（並列配置型のラッチ回路）の回路図を示している。図２に示すラッチ回路５０ｂでは、クロック信号が入力される電流切替え用トランジスタ（Ｑ５８）のエミッタ端子が差動回路（トランジスタＱ５１およびＱ５２などから構成）の共通エミッタ端子に接続され、電流切替え用トランジスタ（Ｑ５９）のエミッタ端子が差動回路（トランジスタＱ５３およびＱ５４などから構成）の共通エミッタ端子に接続されている。
【０００７】
このような回路構成において、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）の論理振幅を高く設定しておけば、クロック信号がハイレベルのとき、定電流源の電流は電流切替え用トランジスタ（Ｑ５８、Ｑ５９）を流れ、差動回路への電流が遮断されることになる。一方、クロック信号がローレベルのとき、定電流源の電流は差動回路を流れる。
【０００８】
以上のように、図２に示す回路においては、クロックに同期した電流切替えでラッチ動作を実現している。これにより、差動回路を縦積みする必要がなくなるので、低電圧化が可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６３−８６６１１号公報
【特許文献２】特開平２−２１７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の回路には、以下に示す問題がある。
【００１１】
図２に示すようなラッチ回路５０ｂが正しく動作するためには、クロック信号がハイレベルのときに、電流源用トランジスタ（Ｑ６０、Ｑ６１）からの電流が必ず電流切替え用トランジスタ（Ｑ５８、Ｑ５９）を流れるように、データ信号に比べてクロック信号の強制力を高めなくてはならない。これは、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のサイズを、差動回路を構成するトランジスタ（Ｑ５１、Ｑ５２、Ｑ５３、Ｑ５４）より大きくすることで可能となる。トランジスタ（Ｑ５８、Ｑ５９）のサイズを大きくすればするほど、クロック信号の強制力は高まる。しかしながら、過度に大きなトランジスタを用いることは、高速性能の低下や消費電流の増加を招くことになる。
【００１２】
したがって、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のサイズには自ずと限界があり、実際には、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）に完全に強制力を持たせることは難しい。そのため、クロック信号がハイレベルのときであっても、電流源から供給される電流の一部が差動回路に漏洩してしまう。
【００１３】
図３は、並列配置型のラッチ回路において、その動作時に電流源から電流切替え用トランジスタへ流れる電流Ｉ１と、差動回路へ流れる電流Ｉ２との関係を示した図である。電流切替え用トランジスタ（Ｑ５８）がオン状態になってＩ１が流れるときに、本来遮断されるべき差動回路への電流Ｉ２が完全にはゼロにならず（図中Ａ部）、漏洩電流が流れていることがわかる。この漏洩電流によるデータ信号の電位レベルの降下が、データの論理振幅に対して無視できない場合には、出力波形の劣化などにつながる可能性がある。
【００１４】
また、ラッチ回路の回路形式の種類を問わず、一般に、電源電圧を低減しようとすると、各トランジスタに配分されるＶＣＥは小さくせざるを得ない。そのため、デバイスの高周波性能にとって必ずしも最適な動作条件を選択することができず、高速性能の確保が難しくなる。高速性能の改善策としては、インダクタピーキング技術が有効である。
【００１５】
図４は、高速性能が改善された並列配置型のラッチ回路の回路図を示している。高速性能を改善するために、差動回路（トランジスタＱ５１およびＱ５２、または、トランジスタＱ５３およびＱ５４）のコレクタ側の配線を伸ばしたり、コレクタ側にスパイラルインダクタを設けたりしている。ここで生じるインダクタンスＬと、次段で接続されるトランジスタの容量Ｃの並列共振で、高周波数領域の利得を増大させ、高速性能を改善するものである。
【００１６】
ところで、並列配置型のラッチ回路であれば、差動回路の他にも、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）も高速性能を改善させることが望ましい。しかしながら、図４ の例では、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のコレクタは、抵抗を介して高電位電源端子に接続されるだけで、トランジスタを含む一切の回路が接続されていないので、この部分の容量成分は、きわめて微小の浮遊容量でしかない。このため、所望の高周波数領域で並列共振による利得ピーキングを起こすには、非常に大きな配線インダクタンスが必要となり、チップ面積の制約により、高速性能の改善は現実的ではない。
【００１７】
ラッチ回路は、さまざまな機能回路の中で多数使用されている。図５は、２：１ＭＵＸの回路ブロックを示した図である。図５に示すように、２：１ＭＵＸは、マスター・スレーブ型のフリップフロップ回路（ＭＳ−Ｆ／Ｆ）７１、マスター・スレーブ・マスター型のフリップフロップ回路（ＭＳＭ−Ｆ／Ｆ）７２、およびセレクタ回路（ＳＥＬＥＣＴＯＲ）７３などの回路要素により構成されている。これらの回路要素は、それぞれ、ラッチ回路を用いて構成されている。ここで、各回路要素にクロック相補信号を供給するので、クロック信号の経路は多数分岐されることになる。このため、分岐ごとに信号増幅のバッファ回路が必要となるので、回路点数が多くなり、消費電力の増加を招いてしまう。したがって、集積化した機能回路においては、個々のラッチ回路の低消費電力化だけでなく、バッファ回路（ＢＵＦ）などの回路点数を減らす必要がある。
【００１８】
本発明の目的は、主に差動回路への漏洩電流を抑制することで、低電圧、低消費電力、高速性能に優れたラッチ回路、セレクタ回路などの論理回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明のラッチ回路は、
外部からのデータ信号を読み込むための第１の差動回路と、前記データ信号を保持するための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する。
【００２０】
本発明のセレクタ回路は、
外部からの第１のデータ信号を読み込むための第１の差動回路と、外部からの第２のデータ信号を読み込むための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する、前記第１のデータ信号と第２のデータ信号とを交互に出力する。
【００２１】
本発明の回路ブロックは、
差動回路に供給される電流量を制御する電流供給制御回路と、
クロック信号の信号レベルの変化に同期して外部から入力されたデータ信号を処理する第１および第２の論理回路を備え、
前記第１の論理回路は、前記電流供給制御回路に備える電流切替え用のトランジスタのコレクタにおける信号レベルの情報をクロック信号として第２論理回路に出力し、
前記電流供給制御回路は、
前記差動回路への電流をバイパスするバイパス経路と、
前記バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記バイパス経路の開閉を行うスイッチング手段と、
前記クロック信号の信号レベルに応じて、前記差動回路に供給される電流量を制御する制御手段を備え、
前記スイッチング手段は、電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記差動回路の共通エミッタに接続され、
前記制御手段は、前記電流切替え用のトランジスタのエミッタと前記差動回路の共通エミッタとの接続点に接続されており、また、前記制御手段は、前記電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための出力端子を備える。
【発明の効果】
【００２２】
本発明によれば、クロック信号の信号レベルに応じて差動回路に供給される電流量を調整するように構成したので、不要な漏洩電流が差動回路に流れることを自動的に抑制することができる。また、このように構成することで、当該論理回路に使用されるトランジスタサイズを抑制でき、高速化、低消費電流化を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】従来技術の一般的なラッチ回路の回路図である。
【図２】２つの差動回路が並列配置された従来技術のラッチ回路（並列配置型ラッチ回路）の回路図である。
【図３】図２のラッチ回路において、その動作時に電流源から電流切替え用トランジスタに流れる電流Ｉ１と、差動回路に流れる電流Ｉ２との関係を示したグラフである。
【図４】高速性能が改善された従来技術の並列配置型ラッチ回路の回路図である。
【図５】従来技術の２：１ＭＵＸの回路ブロック図である。
【図６】本発明の第１の実施形態のラッチ回路の回路図である。
【図７Ａ】本発明の第２の実施形態のラッチ回路の回路図である。
【図７Ｂ】図７Ａのラッチ回路において、電圧制御回路１８、１９の詳細を示した回路図である。
【図８Ａ】図７Ｂのラッチ回路１ｂにおいて、バイパス経路に流れる電流Ｉ１および差動対に流れる電流Ｉ２が、クロック信号のクロックレベル（信号レベル）変化に同期して変化する様子を示したグラフである。
【図８Ｂ】クロック信号のクロックレベル（信号レベル）変化を示したグラフである。
【図９Ａ】図７Ｂのラッチ回路が用いられた、識別器などに用いられるマスター・スレーブ型のＤタイプＦ／Ｆ回路の回路図（電圧制御回路１８、１９が個別に備えられる場合）である。
【図９Ｂ】図７Ｂのラッチ回路が用いられた、識別器などに用いられるマスター・スレーブ型のＤタイプＦ／Ｆ回路の回路図（電圧制御回路１８、１９が共有される場合）である。
【図１０Ａ】本発明の第３の実施形態のラッチ回路の回路図である。
【図１０Ｂ】図１０Ａのラッチ回路において、レベルシフト回路２４、２５の詳細を示した回路図である。
【図１１Ａ】本発明の第４の実施形態のラッチ回路の回路図である。
【図１１Ｂ】図１１Ａのラッチ回路において、用量Ｃを含む回路２６、２７の詳細を示した回路図である。
【図１２Ａ】本発明の第５の実施形態のラッチ回路の回路図である。
【図１２Ｂ】図１２Ａのラッチ回路において、用量Ｃを含む回路２６、２７の詳細を示した回路図である。
【図１３】本発明の第６の実施形態のラッチ回路の回路図である。
【図１４Ａ】図１３のラッチ回路５を用いて構成された２：１ＭＵＸの回路ブロック図である。
【図１４Ｂ】図１３のラッチ回路５を用いて構成された回路の回路ブロック図である。
【図１５】本発明のセレクタ回路の回路図である。
【発明を実施するための形態】
【００２４】
次に、本発明の実施形態について図面を参照して説明する。
【００２５】
（第１の実施形態）
まず、図６を参照して、本発明の第１の実施形態のラッチ回路の構成について説明する。
【００２６】
図６は、本発明の第１の実施形態のラッチ回路の回路図を示している。図６において、１１ａおよび１１ｂはデータ信号入力端子、１２ａおよび１２ｂはデータ信号出力端子、１３ａおよび１３ｂはクロック信号入力端子、１４は電位Ｖｃｃが供給される高電位電源端子、１５は電位Ｖｅｅが供給される低電位電源端子である。
【００２７】
なお、データ信号入力端子１１ｂに入力されるデータ信号は、データ信号入力端子１１ａに入力されるデータ信号の信号（論理）レベルが反転されたデータ補信号である。また、クロック信号入力端子１３ｂに入力されるクロック信号は、クロック信号入力端子１３ａに入力されるクロック信号の信号レベルが反転されたクロック補信号である。
【００２８】
第１の実施形態のラッチ回路１ａは、図６に示すように、データ信号入力端子１１ａおよび１１ｂから入力されたデータ信号を読み込む第１の差動回路としてのデータ読込み用差動対１６と、上記データ信号を保持する第２の差動回路としてのデータ保持用差動対１７と、データ読込み用差動対１６に供給される電流量を制御する第１の制御手段としての電圧制御回路１８および電流源用トランジスタＱ７と、データ保持用差動対１７に供給される電流量を制御する第２の制御手段としての電圧制御回路１９および電流源用トランジスタＱ８と、データ読込み用差動対１６への電流をバイパスする第１のバイパス経路２０と、データ保持用差動対１７への電流をバイパスする第２のバイパス経路２１と、クロック信号入力端子１３ａから入力されたクロック信号の信号レベルに応じて第１のバイパス経路２０の開閉を行う第１のスイッチング手段としての電流切替え用トランジスタＱ５と、クロック信号入力端子１３ｂから入力されたクロック補信号の信号レベルに応じて第２のバイパス経路２１の開閉を行う第２のスイッチング手段としての電流切替え用トランジスタＱ６を含む。
【００２９】
なお、バイパス経路２０、電流切替え用トランジスタＱ５、電圧制御回路１８、および電流源用トランジスタＱ７（または、バイパス経路２１、電流切替え用トランジスタＱ６、電圧制御回路１９、および電流源用トランジスタＱ８）は、本発明の電流供給制御回路として機能する。
【００３０】
データ読込み用差動対１６は、トランジスタＱ１およびＱ２を含み、トランジスタＱ１のコレクタ（端子）は、抵抗Ｒ１を介して高電位電源端子１４に接続され、トランジスタＱ２のコレクタは、抵抗Ｒ２を介して高電位電源端子１４に接続されている。また、トランジスタＱ１のコレクタはデータ信号出力端子１２ａに、トランジスタＱ２のコレクタはデータ信号出力端子１２ｂに、それぞれ接続されている。また、トランジスタＱ１のベース（端子）はデータ信号入力端子１１ａに、トランジスタＱ２のベースはデータ信号入力端子１１ｂに、それぞれ接続されている。また、データ読込み用差動対１６の共通エミッタ、つまり、トランジスタＱ１およびＱ２のエミッタ接続点は、電流切替え用トランジスタＱ５のエミッタ（端子）、および電流源用トランジスタＱ７のコレクタに接続されている。
【００３１】
また、電流切替え用トランジスタＱ５のコレクタは、抵抗Ｒ３を介して高電位電源端子１４に接続され、電流切替え用トランジスタＱ５のベースは、クロック入力端子１３ａに接続されている。つまり、電流切替え用トランジスタＱ５は、第１のバイパス経路２０に介挿されるようになっている。
【００３２】
また、電流源用トランジスタＱ７のベースは、電圧制御回路１８に接続され、電流源用トランジスタＱ７のエミッタは、低電位電源端子１５に接続されている。
【００３３】
一方、データ保持用差動対１７は、トランジスタＱ３およびＱ４を含み、トランジスタＱ３のコレクタは、トランジスタＱ１のコレクタおよびデータ信号出力端子１２ａに、トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタおよびデータ信号出力端子１２ｂに、それぞれ接続されている。また、トランジスタＱ３のベースはデータ信号出力端子１２ｂに、トランジスタＱ４のベースはデータ信号出力端子１２ａに、それぞれ接続されている。また、データ保持用差動対１７の共通エミッタ、つまり、トランジスタＱ３およびＱ４のエミッタ接続点は、電流切替え用トランジスタＱ６のエミッタ、および電流源用トランジスタＱ８のコレクタに接続されている。
【００３４】
また、電流切替え用トランジスタＱ６のコレクタは、抵抗Ｒ４を介して高電位電源端子１４に接続され、電流切替え用トランジスタＱ６のベースは、クロック入力端子１３ｂに接続されている。つまり、電流切替え用トランジスタＱ６は、第２のバイパス経路２１に介挿されるようになっている。
【００３５】
また、電流源用トランジスタＱ８のベースは、電圧制御回路１９に接続され、電流源用トランジスタＱ８のエミッタは、低電位電源端子１５に接続されている。
【００３６】
そして、電圧制御回路１８は、上記クロック信号の信号レベルに応じてデータ読込み用差動対１６に供給される電流量を調整するようになっている。より具体的には、電圧制御回路１８は、クロック信号の信号レベルがローレベルの場合にデータ読込み用差動対１６に供給される電流量が、当該信号レベルがハイレベルの場合にデータ読込み用差動対１６に供給される電流量よりも大きくなるように調整する。すなわち、クロック信号がローレベルのときは、電流源用トランジスタＱ７のベース点に高い電位レベルを与え、クロック信号がハイレベルのときは、電流源用トランジスタＱ７のベース点に低い電位レベルを与える。
【００３７】
同様に、電圧制御回路１９は、上記クロック補信号の信号レベルに応じてデータ保持用差動対１７に供給される電流量を調整するようになっている。より具体的には、電圧制御回路１９は、クロック補信号の信号レベルがローレベルの場合にデータ保持用差動対１７に供給される電流量が、当該信号レベルがハイレベルの場合にデータ保持用差動対１７に供給される電流量よりも大きくなるように調整する。すなわち、電圧制御回路１９は、クロック補信号がローレベルのときは、電流源用トランジスタＱ８のベース点に高い電位レベルを与え、クロック補信号がハイレベルのときは、電流源用トランジスタＱ８のベース点に低い電位レベルを与える。
【００３８】
次に、図６を参照して、第１の実施形態のラッチ回路の動作について説明する。
【００３９】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作しない（オフ動作）ので、第１のバイパス経路２０は開状態（非導通状態）となる。したがって、第１のバイパス経路２０に流れ込む電流はなく、電流源用トランジスタＱ７を介した電流は全て、データ読込み用差動対１６に供給される。このとき、電圧制御回路１８は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。
【００４０】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５が動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となる。したがって、電流源用トランジスタＱ７により供給される電流は、第１のバイパス経路２０を流れることになる。このとき、電圧制御回路１８は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、電流源用トランジスタＱ７によりデータ読込み用差動対１６へ供給される電流量が絞られる。これにより、データ読込み用差動対１６に流れる不要な漏洩電流の量も抑制されることになる。
【００４１】
なお、クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるため、電流切替え用トランジスタＱ６は動作し（オン動作）、第２のバイパス経路２１は閉状態（導通状態）となる。このときの電圧制御回路１９の動作は、電圧制御回路１８と逆の動作、つまり、電流源用トランジスタＱ８のベース点に低電位レベルを与えることになる。一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるため、電流切替え用トランジスタＱ６は動作せず（オフ動作）、第２のバイパス経路２１は開状態（非導通状態）となる。このときの電圧制御回路１９の動作は、電圧制御回路１８と逆の動作、つまり、電流源用トランジスタＱ８のベース点に高電位レベルを与えることになる。
【００４２】
以上説明したように、第１の実施形態によれば、電圧制御回路１８または１９が、バイパス経路２０または２１の開閉に同期して（クロックに同期して）上下する電位レベルを電流源用トランジスタＱ７またはＱ８のベース点に与えるようにしたので、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができ、データ誤りのない高マージンの低電圧ラッチ回路を実現することができる。
【００４３】
また、従来の並列配置型のラッチ回路が正しく動作するためには、クロック信号に強制力を持たせるために、電流切替え用トランジスタのサイズを、データ読込み用差動対（またはデータ保持用差動対）を構成するトランジスタより、例えば４倍程度に大きくする必要があったが、第１の実施形態のラッチ回路１ａでは、差動対を構成するトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）に対して、電流切替え用トランジスタ（Ｑ５、Ｑ６）のサイズを１〜２倍程度の範囲に抑えても正常に動作させることができる。さらに、トランジスタサイズを抑制できることで、第１の実施形態のラッチ回路１ａは、高速化、低消費電流化を向上させることができる。
【００４４】
（第２の実施形態）
第２の実施形態では、第１の実施形態における電圧制御回路１８および１９を具体化する。
【００４５】
まず、図７Ａ、Ｂを参照して、第２の実施形態のラッチ回路の構成について説明する。なお、第２実施形態のラッチ回路において、第１実施形態のラッチ回路と同様の構成部分については、同一符号を付す。また、重複する説明は省略する。
【００４６】
図７Ａ、Ｂは、第２の実施形態のラッチ回路の回路図を示している。なお、データ読込み用差動対１６の回路とデータ保持用差動対１７の回路の接続態様は同じ（ほぼ左右対称）であるので、以下の説明では、データ保持用差動対１７の回路におけるトランジスタなどの要素はカッコ内に示すものとする（第３の実施形態以降においても同様）。
【００４７】
図７Ａに示すように、ラッチ回路１ｂにおいては、電圧制御回路１８（または１９）が電流切替え用トランジスタＱ５（またはＱ６）のコレクタと電流源用トランジスタＱ７（またはＱ８）のベースの間に設けられており、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点の信号レベルの情報を電流源用トランジスタＱ７（またはＱ８）のベースに入力する帰還経路２２（または２３）を有している。これにより、電流源用トランジスタＱ７（またはＱ８）が供給する電流量をバイパス経路２０（または２１）の開閉に同期して制御でき、不要な漏洩電流が差動対１６（または１７）に流れることを抑制することができる。
【００４８】
図７Ｂは、電圧制御回路１８および１９の具体例を示している。電圧制御回路１８（または１９）は、トランジスタＱ９（またはＱ１０）、およびトランジスタＱ１１（またはＱ１２）などを備えて構成されている。トランジスタＱ９（またはＱ１０）のコレクタは高電位電源端子１４に接続され、ベースは電流切替え用トランジスタＱ５（またはＱ６）のコレクタに接続され、エミッタは抵抗Ｒ５（またはＲ６）を介してトランジスタＱ１１（またはＱ１２）のコレクタおよびベースに接続されている。また、トランジスタＱ１１（またはＱ１２）のコレクタおよびベースは電流源用トランジスタＱ７（またはＱ８）のベースに接続され、エミッタは低電位電源端子１５に接続されている。
【００４９】
次に、図７Ｂを参照して、第２の実施形態のラッチ回路の動作について説明する。
【００５０】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作せず（オフ動作）、第１のバイパス経路２０は開状態（非導通状態）となるので、トランジスタＱ５のコレクタ、すなわち、トランジスタＱ９のベースには抵抗Ｒ３を介して高電位レベルが与えられ、電圧制御回路１８に流れる電流量は高くなる。このため、電圧制御回路１８のトランジスタＱ１１のベースおよびコレクタ点の電位レベルは上昇し、この点をベース入力点とする電流源用トランジスタＱ７のコレクタ電流量は増加する。つまり、電圧制御回路１８は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。
【００５１】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５が動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となるので、トランジスタＱ９のベースには抵抗Ｒ３を介して低い電位が与えられ、電圧制御回路１８に流れる電流量は低くなる。このため、電圧制御回路１８のトランジスタＱ１１のベースおよびコレクタ点の電位レベルは低下し、この点をベース入力点とする電流源用トランジスタＱ７のコレクタ電流量は減少する。つまり、電圧制御回路１８は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、データ読込み用差動対１６へ流れる不要な漏洩電流の量も抑制される。
【００５２】
なお、クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるため、電流切替え用トランジスタＱ６は動作し（オン動作）、第２のバイパス経路２１は閉状態（導通状態）となる。このときの電圧制御回路１９の動作（トランジスタＱ１０およびトランジスタＱ１２の動作）は、クロック信号がハイレベルのときの電圧制御回路１８の動作（トランジスタＱ９およびトランジスタＱ１１の動作）と同様となる。一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるため、電流切替え用トランジスタＱ６は動作せず（オフ動作）、第２のバイパス経路２１は開状態（非導通状態）となる。このときの電圧制御回路１９の動作（トランジスタＱ１０およびトランジスタＱ１２の動作）は、クロック信号がローレベルのときの電圧制御回路１８の動作（トランジスタＱ９およびトランジスタＱ１１の動作）と同様となる。
【００５３】
図８Ａは、ラッチ回路１ｂにおいて、バイパス経路に流れる電流Ｉ１および差動対に流れる電流Ｉ２が、図８Ｂのクロック信号のクロックレベル（信号レベル）変化に同期して変化する様子を示している。図８Ａに示すように、図３に示す従来のラッチ回路の場合と比較すると、電流切替え用トランジスタがオン状態になってＩ１が流れるときに、差動対側へ流れる電流Ｉ２が十分抑制され、不要な漏洩電流が流れていないことがわかる。
【００５４】
以上説明したように、第２の実施形態によれば、第１の実施形態の効果に加え、電流切替え用トランジスタのコレクタ点の信号レベルの情報を電流源用トランジスタのベースに帰還をかけることで、不要な漏洩電流が差動対に流れることを自動的に抑制することができる。
【００５５】
なお、上記ラッチ回路１ｂは、さまざまな回路に適用することができる。図９Ａ、Ｂは、識別器などに用いられるマスター・スレーブ型のＤタイプのフリップフロップ回路（Ｆ／Ｆ）を示している。図９Ａでは、マスター回路およびスレーブ回路のそれぞれに対してラッチ回路が用いられている。一方、図９Ｂでは、ラッチ回路を構成する電流切替え用トランジスタＱ５およびＱ６と、電圧制御回路１８および１９を、マスター回路とスレーブ回路が共有している。
【００５６】
（第３の実施形態）
まず、図１０Ａ、Ｂを参照して、第３の実施形態のラッチ回路の構成について説明する。なお、第３の実施形態のラッチ回路において、第１または第２の実施形態のラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００５７】
図１０Ａ、Ｂは、第３の実施形態のラッチ回路の回路図を示している。図１０Ａに示すように、ラッチ回路２は、第１または第２の実施形態で説明したラッチ回路における電圧制御回路のかわりに、レベルシフト回路を備えている。第１または第２の実施形態におけるラッチ回路と比較すると、回路接続が一部異なっている。図１０Ａに示すラッチ回路２において、電流切替え用トランジスタＱ５のベースは、クロック入力端子１３ａおよびレベルシフト回路２４に接続されている。これにより、クロック入力端子１３ａから入力されたクロック信号は、２系路に分岐され、電流切替え用トランジスタＱ５のベース、およびレベルシフト回路２４に入力されることになる。そして、レベルシフト回路２４は、電流源用トランジスタＱ８のベースに接続されるようになっている。
【００５８】
一方、電流切替え用トランジスタＱ６のベースは、クロック入力端子１３ｂおよびレベルシフト回路２５に接続されている。これにより、クロック入力端子１３ｂから入力されたクロック補信号は２系路に分岐され、電流切替え用トランジスタＱ６のベース、およびレベルシフト回路２５に入力されることになる。そして、レベルシフト回路２５は、電流源用トランジスタＱ７のベースに接続されるようになっている。
【００５９】
これにより、第１および第２の実施形態と同様、電流源用トランジスタＱ７（またはＱ８）が供給する電流量をバイパス経路２０（または２１）の開閉に同期して制御でき、不要な漏洩電流が差動対１６（または１７）に流れることを抑制することができる。
【００６０】
なお、電流源用トランジスタＱ７およびレベルシフト回路２５は、本発明における第１の制御手段として機能し、電流源用トランジスタＱ８およびレベルシフト回路２４は、本発明における第２の制御手段として機能する。
【００６１】
図１０Ｂは、レベルシフト２４および２５の具体例を示している。レベルシフト回路２４（または２５）は、トランジスタＱ１３（またはＱ１４）などを備えて構成されている。トランジスタＱ１３（またはＱ１４）のコレクタは高電位電源端子１４に接続され、ベースは電流切替え用トランジスタＱ５（またはＱ６）のベースに接続され、エミッタは抵抗Ｒ７（またはＲ８）を介して低電位電源端子１５接続されるとともに、トランジスタＱ８（またはＱ７）のベースに接続されている。
【００６２】
次に、図１０Ｂを参照して、第３の実施形態のラッチ回路の動作について説明する。
【００６３】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作せず（オフ動作）、第１のバイパス経路２０は開状態（非導通状態）となる。このとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるので、レベルシフト回路２５におけるトランジスタＱ１４および抵抗Ｒ８を介して流れる電流量が大きくなる。これにより、電流源用トランジスタＱ７のベース点に高電位レベルが与えられ、電流源用トランジスタＱ７のコレクタ電流量は増加する。つまり、レベルシフト回路２５は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。なお、このとき、レベルシフト回路２４におけるトランジスタＱ１３および抵抗Ｒ７に流れる電流量は小さくなり、その結果、電流源用トランジスタＱ８のベース点に低電位レベルが与えられることになる。
【００６４】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５は動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となる。このとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるので、レベルシフト回路２５におけるトランジスタＱ１４および抵抗Ｒ８を介して流れる電流量が小さくなる。これにより、電流源用トランジスタＱ７のベース点に低電位レベルが与えられ、電流源用トランジスタＱ７のコレクタ電流量は低下する。つまり、レベルシフト回路２５は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、データ読込み用差動対１６に流れる不要な漏洩電流の量も抑制される。なお、このとき、レベルシフト回路２４におけるトランジスタＱ１３および抵抗Ｒ７に流れる電流量は大きくなり、その結果、電流源用トランジスタＱ８のベース点に高電位レベルが与えられることになる。
【００６５】
以上説明したように、第３の実施形態によれば、レベルシフト回路を用いて回路を構成した場合であっても、第１および第２の実施形態と同様、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００６６】
（第４の実施形態）
図１１Ａ、Ｂを参照して、第４の実施形態のラッチ回路の構成について説明する。なお、第４の実施形態のラッチ回路において、第１または第２の実施形態におけるラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００６７】
図１１Ａ、Ｂは、第４の実施形態のラッチ回路の回路図を示している。図１１Ａに示すように、ラッチ回路３においては、電流切替え用トランジスタＱ５およびＱ６のコレクタに、インダクタンス成分Ｌを有する回路要素とキャパシタンス成分Ｃを有する回路要素とが並列に接続されている。
【００６８】
ここで、インダクタンス成分Ｌを有する回路要素は、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点と高電位電源端子１４間の配線を長く伸ばしたり、あるいは、ここにスパイラルインダクタを挿入したりすることで実現される。一方、キャパシタンス成分Ｃを有する回路要素２６（または２７）は、例えば、第２の実施形態で説明した電圧制御回路により実現される。
【００６９】
図１１Ｂは、キャパシタンス成分Ｃを有する回路要素を電圧制御回路とした例を示している。第４の実施形態のラッチ回路においては、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と、抵抗Ｒ３、Ｒ４を介して高電位電源端子１４との間にインダクタＬ１、Ｌ２がそれぞれ介挿されており、トランジスタＱ１のコレクタと抵抗Ｒ１、および、トランジスタＱ２のコレクタと抵抗Ｒ２との間にインダクタがそれぞれ介挿されている。ラッチ回路３のその他の回路構成は、第２の実施形態におけるラッチ回路１ｂ（図７Ｂ）と同様であり、また、ラッチ回路３の動作も、第２の実施形態のラッチ回路１ｂの動作と同様である。
【００７０】
したがって、第４の実施形態のラッチ回路３によれば、ラッチ回路１ｂと同様の効果を得ることができる。すなわち、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００７１】
さらに、第４の実施形態のラッチ回路３によれば、高速性能改善の効果が得られる。すなわち、インダクタＬ１、Ｌ２を、上記のように、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と高電位電源端子１４との間にそれぞれ挿入することで、ここに付加されるインダクタンス成分Ｌと、電圧制御回路２６（または２７）におけるトランジスタＱ９（またはＱ１０）が有するベース−エミッタ間容量Ｃｂｅとの間で並列共振が生じる。共振周波数が所望の高周波数領域となるように、Ｃｂｅの値に対して、付加するＬの値を選べば、所望の高周波数領域の利得を増加させることができる。その結果、クロック相補信号を入力し電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング手段（回路部）の高速性能を向上させることができる。
【００７２】
なお、インダクタの挿入による高速化の方法は、差動対１６および１７には従来から広く用いられている。しかしながら、かかる方法は、従来、電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング回路部に用いて上記効果を得ることは難しかった。これは、差動対側の出力は、図４に示すように必ず次段回路のトランジスタに入力されるため、トランジスタが有する容量Ｃｂｅと、挿入するインダクタＬとの間で並列共振を生じさせることができるのに対して、従来、スイッチング回路部の出力側には、大きな容量成分を有するトランジスタなどの回路要素が接続されなかったため、インダクタＬの挿入だけでは共振が生じないからである。本実施形態のラッチ回路３では、スイッチング回路部の出力側（電流切替え用トランジスタＱ５、Ｑ６のコレクタ側）に電圧制御回路が接続されるために、インダクタＬの挿入で高速性能改善効果が得られる。
【００７３】
（第５の実施形態）
図１２Ａ、Ｂを参照して、第５の実施形態のラッチ回路の構成について説明する。なお、第５の実施形態のラッチ回路において、第１または第２の実施形態におけるラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００７４】
図１２Ａ、Ｂは、第５の実施形態のラッチ回路の回路図を示している。図１２Ａに示すように、ラッチ回路４においては、電流切替え用トランジスタＱ５およびＱ６のコレクタには、インダクタンス成分Ｌを有する回路要素とキャパシタンス成分Ｃを有する回路要素とが直列に接続されている。
【００７５】
ここで、インダクタンス成分Ｌを有する回路要素は、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点と高電位電源端子１４間の配線を長く伸ばしたり、あるいは、ここにスパイラルインダクタを挿入したりすることで実現される。一方、キャパシタンス成分Ｃを有する回路要素は、例えば、第２の実施形態で説明した電圧制御回路により実現される。
【００７６】
図１２Ｂでは、キャパシタンス成分Ｃを有する回路要素を電圧制御回路とした例を示している。第５の実施形態のラッチ回路４においては、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と電圧制御回路２６、２７におけるトランジスタＱ９、Ｑ１０のベース点の間に、インダクタＬ３、Ｌ４がそれぞれ介挿されており、トランジスタＱ１のコレクタと抵抗Ｒ１、および、トランジスタＱ２のコレクタと抵抗Ｒ２との間にインダクタがそれぞれ介挿されている。ラッチ回路４のその他の回路構成は第２の実施形態におけるラッチ回路１ｂ（図７Ｂ）と同様である。また、ラッチ回路４の動作も、第２の実施形態のラッチ回路１ｂの動作と同様である。
【００７７】
したがって、第５の実施形態のラッチ回路４によれば、ラッチ回路１ｂと同様の効果を得る。すなわち、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００７８】
さらに、第５の実施形態のラッチ回路４によれば、高速性能改善の効果が得られる。すなわち、インダクタＬ３、Ｌ４を、上記のように、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点とトランジスタＱ９、Ｑ１０のベース点の間にそれぞれ挿入することで、ここに付加されるインダクタンス成分Ｌと、電圧制御回路２６（または２７）におけるトランジスタＱ９（またはＱ１０）が有するベース−エミッタ間容量Ｃｂｅとの間で直列共振が生じる。共振周波数が所望の高周波数領域となるように、Ｃｂｅの値に対して、付加するＬの値を選べば、所望の高周波数領域の利得を増加させることができる。その結果、クロック相補信号を入力し電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング手段（回路部）の高速性能を向上させることができる。
【００７９】
（第６の実施形態）
図１３を参照して、第６の実施形態のラッチ回路の構成について説明する。なお、第６の実施形態のラッチ回路において、第１または第２の実施形態のラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００８０】
図１３は、第６の実施形態のラッチ回路の回路図を示している。ラッチ回路５は、他の論理回路（例えば、フリップフロップ回路などの機能回路）６へクロック信号を出力するための出力端子１６ａ、１６ｂを備えており、電流切替え用トランジスタＱ５、Ｑ６のコレクタがそれぞれ、出力端子１６ａ、１６ｂに接続されるようになっている。そして、その出力端子１６ａ、１６ｂは、他の論理回路６のクロック入力端子に接続されるようになっている。これにより、ラッチ回路５は、本来のラッチ回路としての機能を有すると同時に、クロック相補信号（電流切替え用のトランジスタＱ５、Ｑ６のコレクタの信号レベルの情報）を出力端子１６ａ、１６ｂを介して他の論理回路６に出力することができる。なお、電流源用トランジスタＱ７、Ｑ８のベースには、それぞれ、第１実施形態において説明した電圧制御回路１８、１９が接続されることになる。
【００８１】
図１４Ａは、図１３に示すラッチ回路５を用いて構成された２：１ＭＵＸの回路ブロック図である。図１４Ａでは、マスター・スレーブ型のフリップフロップ回路（ＭＳ−Ｆ／Ｆ）７、マスター・スレーブ・マスター型のフリップフロップ回路（ＭＳＭ−Ｆ／Ｆ）８、およびセレクタ回路（ＳＥＬＥＣＴＯＲ）９の全部もしくは一部が、図１３に示したラッチ回路５を用いて構成されるようになっている。
【００８２】
したがって、図１４Ａに示す回路ブロックによれば、図５に示す従来の２：１ＭＵＸの回路ブロックのように、各回路要素へ独立した経路をもってクロック相補信号を供給する必要はなく、クロック信号の経路を多数分岐させずに、直列に各回路要素をつなげることができる。よって、分岐ごとに信号増幅のバッファ回路（ＢＵＦ）を必要としないので、バッファ回路点数を大幅に削減でき、ひいては、大幅な低消費電力化を実現することができる。
【００８３】
なお、上記においては、図１４Ａに示すラッチ回路５を２：１ＭＵＸに適用した例を示したが、本発明はこれに限定されるものではなく、例えば、図１４Ｂに示す回路ブロック全般にも適用可能である。
【００８４】
以上説明した第１から第６の実施形態においては、主としてラッチ回路に対して本発明の電流供給制御回路を適用した例を示してきたが、本発明はこれに限定されるものではなく、例えば差動回路を有するデータ読込み回路や、セレクタ回路などのさまざまな論理回路の基本要素回路としてあらゆる半導体集積回路に対して適用することができる。以下に、図１５を参照して、セレクタ回路に対して本発明の電流供給制御回路を適用した例について説明する。
【００８５】
図１５は、本発明の電流供給制御回路が適用されたセレクタ回路の回路図を示している。なお、図１５に示すセレクタ回路１０は、図７Ｂに示すラッチ回路１ｂと比較すると、回路接続が若干異なるが、トランジスタおよび抵抗などの回路構成要素は同一であるので、同一の符号を付している。また、重複する説明は省略する。
【００８６】
図１５に示すように、セレクタ回路１０は、第１のデータ信号入力端子１１ａおよび１１ｂから入力された第１のデータ信号を読み込む第１の差動回路としての第１データ読込み用差動対１６と、第２のデータ信号入力端子１１ｃおよび１１ｄから入力された第２のデータ信号を読み込む第２の差動回路としての第２データ読込み用差動対１７と、第１データ読込み用差動対１６に供給される電流量を制御する第１の制御手段としての電圧制御回路１８および電流源用トランジスタＱ７と、第２データ読込み用差動対１７に供給される電流量を制御する第２の制御手段としての電圧制御回路１９および電流源用トランジスタＱ８と、第１データ読込み用差動対１６への電流をバイパスする第１のバイパス経路２０と、第２データ読込み用差動対１７への電流をバイパスする第２のバイパス経路２１と、クロック信号入力端子１３ａから入力されたクロック信号の信号レベルに応じて第１のバイパス経路２０の開閉を行う第１のスイッチング手段としての電流切替え用トランジスタＱ５と、クロック信号入力端子１３ｂから入力されたクロック補信号の信号レベルに応じて第２のバイパス経路２１の開閉を行う第２のスイッチング手段としての電流切替え用トランジスタＱ６を含む。
【００８７】
なお、バイパス経路２０、電流切替え用トランジスタＱ５、電圧制御回路１８、および電流源用トランジスタＱ７（または、バイパス経路２１、電流切替え用トランジスタＱ６、電圧制御回路１９、および電流源用トランジスタＱ８）は、本発明の電流供給制御回路として機能する。
【００８８】
セレクタ回路１０は、第１データ読込み用差動対１６がクロック信号に同期して第１のデータ相補信号を取り込み、第２データ読込み用差動対１７がクロック補信号に同期して第２のデータ相補信号を取り込み、第１と第２のデータ相補信号をデータ信号出力端子１２ａ、１２ｂから交互に出力させるものであり、本発明の電流供給制御回路を適用したことによって、上記第１および第２実施形態と同様の効果が得られる。
【００８９】
なお、当該セクレタ回路１０においても、上記第３〜第６実施形態にて示したような回路構成にしてもよく、この場合には、上記第３〜第６実施形態と同様の効果が得られる。
【００９０】
また、上記実施形態においては、アクティブ素子としてバイポーラトランジスタを想定して説明したが、本発明はアクティブ素子の種類を限定されることはなく、例えばＦＥＴなどの素子も同様に適用することができる。また、図６などに示したトランジスタはｎｐｎ型のトランジスタを適用しているが、ｐｎｐ型のトランジスタであってもよい。
【技術分野】
【０００１】
本発明は、ラッチ回路などの論理回路に関する。
【背景技術】
【０００２】
さまざまな半導体集積回路に使用されている論理回路の基本要素回路として、差動回路を備えたラッチ回路が知られている。
【０００３】
図１は、従来の一般的なラッチ回路の回路図を示している。図１に示すように、従来のラッチ回路５０ａは、データ読込み用の差動回路（トランジスタＱ５１およびＱ５２などから構成された差動対）段およびデータ保持用の差動回路（トランジスタＱ５３およびＱ５４などから構成された差動対）段と、クロック信号が入力され、差動回路の上段への電流切替えの役割を果たす差動回路（トランジスタＱ５５、Ｑ５６などから構成された差動対）段と、さらにその下段の定電流源用のトランジスタＱ５７段との合計３段の縦積みの構成となっている。
【０００４】
このため、他の基本回路要素に比べて高い電源電圧を必要とし、他の機能回路ブロックとワンチップ化、あるいはモジュール化する際に、全体の低電圧化および低消費電力化の妨げとなっていた。したがって、ラッチ回路の消費電力を抑えることが大きな課題となっていた（例えば、特開昭６３−８６６１１号公報や特開平２−２１７１７号公報を参照）。
【０００５】
このようなラッチ回路の低電圧化対策として、特開昭６３−８６６１１号公報や特開平２−２１７１７号公報には、例えば図２に示すような回路が提案されている。
【０００６】
図２は、２つの差動回路が並列配置されたラッチ回路（並列配置型のラッチ回路）の回路図を示している。図２に示すラッチ回路５０ｂでは、クロック信号が入力される電流切替え用トランジスタ（Ｑ５８）のエミッタ端子が差動回路（トランジスタＱ５１およびＱ５２などから構成）の共通エミッタ端子に接続され、電流切替え用トランジスタ（Ｑ５９）のエミッタ端子が差動回路（トランジスタＱ５３およびＱ５４などから構成）の共通エミッタ端子に接続されている。
【０００７】
このような回路構成において、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）の論理振幅を高く設定しておけば、クロック信号がハイレベルのとき、定電流源の電流は電流切替え用トランジスタ（Ｑ５８、Ｑ５９）を流れ、差動回路への電流が遮断されることになる。一方、クロック信号がローレベルのとき、定電流源の電流は差動回路を流れる。
【０００８】
以上のように、図２に示す回路においては、クロックに同期した電流切替えでラッチ動作を実現している。これにより、差動回路を縦積みする必要がなくなるので、低電圧化が可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６３−８６６１１号公報
【特許文献２】特開平２−２１７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の回路には、以下に示す問題がある。
【００１１】
図２に示すようなラッチ回路５０ｂが正しく動作するためには、クロック信号がハイレベルのときに、電流源用トランジスタ（Ｑ６０、Ｑ６１）からの電流が必ず電流切替え用トランジスタ（Ｑ５８、Ｑ５９）を流れるように、データ信号に比べてクロック信号の強制力を高めなくてはならない。これは、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のサイズを、差動回路を構成するトランジスタ（Ｑ５１、Ｑ５２、Ｑ５３、Ｑ５４）より大きくすることで可能となる。トランジスタ（Ｑ５８、Ｑ５９）のサイズを大きくすればするほど、クロック信号の強制力は高まる。しかしながら、過度に大きなトランジスタを用いることは、高速性能の低下や消費電流の増加を招くことになる。
【００１２】
したがって、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のサイズには自ずと限界があり、実際には、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）に完全に強制力を持たせることは難しい。そのため、クロック信号がハイレベルのときであっても、電流源から供給される電流の一部が差動回路に漏洩してしまう。
【００１３】
図３は、並列配置型のラッチ回路において、その動作時に電流源から電流切替え用トランジスタへ流れる電流Ｉ１と、差動回路へ流れる電流Ｉ２との関係を示した図である。電流切替え用トランジスタ（Ｑ５８）がオン状態になってＩ１が流れるときに、本来遮断されるべき差動回路への電流Ｉ２が完全にはゼロにならず（図中Ａ部）、漏洩電流が流れていることがわかる。この漏洩電流によるデータ信号の電位レベルの降下が、データの論理振幅に対して無視できない場合には、出力波形の劣化などにつながる可能性がある。
【００１４】
また、ラッチ回路の回路形式の種類を問わず、一般に、電源電圧を低減しようとすると、各トランジスタに配分されるＶＣＥは小さくせざるを得ない。そのため、デバイスの高周波性能にとって必ずしも最適な動作条件を選択することができず、高速性能の確保が難しくなる。高速性能の改善策としては、インダクタピーキング技術が有効である。
【００１５】
図４は、高速性能が改善された並列配置型のラッチ回路の回路図を示している。高速性能を改善するために、差動回路（トランジスタＱ５１およびＱ５２、または、トランジスタＱ５３およびＱ５４）のコレクタ側の配線を伸ばしたり、コレクタ側にスパイラルインダクタを設けたりしている。ここで生じるインダクタンスＬと、次段で接続されるトランジスタの容量Ｃの並列共振で、高周波数領域の利得を増大させ、高速性能を改善するものである。
【００１６】
ところで、並列配置型のラッチ回路であれば、差動回路の他にも、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）も高速性能を改善させることが望ましい。しかしながら、図４ の例では、電流切替え用トランジスタ（Ｑ５８、Ｑ５９）のコレクタは、抵抗を介して高電位電源端子に接続されるだけで、トランジスタを含む一切の回路が接続されていないので、この部分の容量成分は、きわめて微小の浮遊容量でしかない。このため、所望の高周波数領域で並列共振による利得ピーキングを起こすには、非常に大きな配線インダクタンスが必要となり、チップ面積の制約により、高速性能の改善は現実的ではない。
【００１７】
ラッチ回路は、さまざまな機能回路の中で多数使用されている。図５は、２：１ＭＵＸの回路ブロックを示した図である。図５に示すように、２：１ＭＵＸは、マスター・スレーブ型のフリップフロップ回路（ＭＳ−Ｆ／Ｆ）７１、マスター・スレーブ・マスター型のフリップフロップ回路（ＭＳＭ−Ｆ／Ｆ）７２、およびセレクタ回路（ＳＥＬＥＣＴＯＲ）７３などの回路要素により構成されている。これらの回路要素は、それぞれ、ラッチ回路を用いて構成されている。ここで、各回路要素にクロック相補信号を供給するので、クロック信号の経路は多数分岐されることになる。このため、分岐ごとに信号増幅のバッファ回路が必要となるので、回路点数が多くなり、消費電力の増加を招いてしまう。したがって、集積化した機能回路においては、個々のラッチ回路の低消費電力化だけでなく、バッファ回路（ＢＵＦ）などの回路点数を減らす必要がある。
【００１８】
本発明の目的は、主に差動回路への漏洩電流を抑制することで、低電圧、低消費電力、高速性能に優れたラッチ回路、セレクタ回路などの論理回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明のラッチ回路は、
外部からのデータ信号を読み込むための第１の差動回路と、前記データ信号を保持するための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する。
【００２０】
本発明のセレクタ回路は、
外部からの第１のデータ信号を読み込むための第１の差動回路と、外部からの第２のデータ信号を読み込むための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する、前記第１のデータ信号と第２のデータ信号とを交互に出力する。
【００２１】
本発明の回路ブロックは、
差動回路に供給される電流量を制御する電流供給制御回路と、
クロック信号の信号レベルの変化に同期して外部から入力されたデータ信号を処理する第１および第２の論理回路を備え、
前記第１の論理回路は、前記電流供給制御回路に備える電流切替え用のトランジスタのコレクタにおける信号レベルの情報をクロック信号として第２論理回路に出力し、
前記電流供給制御回路は、
前記差動回路への電流をバイパスするバイパス経路と、
前記バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記バイパス経路の開閉を行うスイッチング手段と、
前記クロック信号の信号レベルに応じて、前記差動回路に供給される電流量を制御する制御手段を備え、
前記スイッチング手段は、電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記差動回路の共通エミッタに接続され、
前記制御手段は、前記電流切替え用のトランジスタのエミッタと前記差動回路の共通エミッタとの接続点に接続されており、また、前記制御手段は、前記電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための出力端子を備える。
【発明の効果】
【００２２】
本発明によれば、クロック信号の信号レベルに応じて差動回路に供給される電流量を調整するように構成したので、不要な漏洩電流が差動回路に流れることを自動的に抑制することができる。また、このように構成することで、当該論理回路に使用されるトランジスタサイズを抑制でき、高速化、低消費電流化を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】従来技術の一般的なラッチ回路の回路図である。
【図２】２つの差動回路が並列配置された従来技術のラッチ回路（並列配置型ラッチ回路）の回路図である。
【図３】図２のラッチ回路において、その動作時に電流源から電流切替え用トランジスタに流れる電流Ｉ１と、差動回路に流れる電流Ｉ２との関係を示したグラフである。
【図４】高速性能が改善された従来技術の並列配置型ラッチ回路の回路図である。
【図５】従来技術の２：１ＭＵＸの回路ブロック図である。
【図６】本発明の第１の実施形態のラッチ回路の回路図である。
【図７Ａ】本発明の第２の実施形態のラッチ回路の回路図である。
【図７Ｂ】図７Ａのラッチ回路において、電圧制御回路１８、１９の詳細を示した回路図である。
【図８Ａ】図７Ｂのラッチ回路１ｂにおいて、バイパス経路に流れる電流Ｉ１および差動対に流れる電流Ｉ２が、クロック信号のクロックレベル（信号レベル）変化に同期して変化する様子を示したグラフである。
【図８Ｂ】クロック信号のクロックレベル（信号レベル）変化を示したグラフである。
【図９Ａ】図７Ｂのラッチ回路が用いられた、識別器などに用いられるマスター・スレーブ型のＤタイプＦ／Ｆ回路の回路図（電圧制御回路１８、１９が個別に備えられる場合）である。
【図９Ｂ】図７Ｂのラッチ回路が用いられた、識別器などに用いられるマスター・スレーブ型のＤタイプＦ／Ｆ回路の回路図（電圧制御回路１８、１９が共有される場合）である。
【図１０Ａ】本発明の第３の実施形態のラッチ回路の回路図である。
【図１０Ｂ】図１０Ａのラッチ回路において、レベルシフト回路２４、２５の詳細を示した回路図である。
【図１１Ａ】本発明の第４の実施形態のラッチ回路の回路図である。
【図１１Ｂ】図１１Ａのラッチ回路において、用量Ｃを含む回路２６、２７の詳細を示した回路図である。
【図１２Ａ】本発明の第５の実施形態のラッチ回路の回路図である。
【図１２Ｂ】図１２Ａのラッチ回路において、用量Ｃを含む回路２６、２７の詳細を示した回路図である。
【図１３】本発明の第６の実施形態のラッチ回路の回路図である。
【図１４Ａ】図１３のラッチ回路５を用いて構成された２：１ＭＵＸの回路ブロック図である。
【図１４Ｂ】図１３のラッチ回路５を用いて構成された回路の回路ブロック図である。
【図１５】本発明のセレクタ回路の回路図である。
【発明を実施するための形態】
【００２４】
次に、本発明の実施形態について図面を参照して説明する。
【００２５】
（第１の実施形態）
まず、図６を参照して、本発明の第１の実施形態のラッチ回路の構成について説明する。
【００２６】
図６は、本発明の第１の実施形態のラッチ回路の回路図を示している。図６において、１１ａおよび１１ｂはデータ信号入力端子、１２ａおよび１２ｂはデータ信号出力端子、１３ａおよび１３ｂはクロック信号入力端子、１４は電位Ｖｃｃが供給される高電位電源端子、１５は電位Ｖｅｅが供給される低電位電源端子である。
【００２７】
なお、データ信号入力端子１１ｂに入力されるデータ信号は、データ信号入力端子１１ａに入力されるデータ信号の信号（論理）レベルが反転されたデータ補信号である。また、クロック信号入力端子１３ｂに入力されるクロック信号は、クロック信号入力端子１３ａに入力されるクロック信号の信号レベルが反転されたクロック補信号である。
【００２８】
第１の実施形態のラッチ回路１ａは、図６に示すように、データ信号入力端子１１ａおよび１１ｂから入力されたデータ信号を読み込む第１の差動回路としてのデータ読込み用差動対１６と、上記データ信号を保持する第２の差動回路としてのデータ保持用差動対１７と、データ読込み用差動対１６に供給される電流量を制御する第１の制御手段としての電圧制御回路１８および電流源用トランジスタＱ７と、データ保持用差動対１７に供給される電流量を制御する第２の制御手段としての電圧制御回路１９および電流源用トランジスタＱ８と、データ読込み用差動対１６への電流をバイパスする第１のバイパス経路２０と、データ保持用差動対１７への電流をバイパスする第２のバイパス経路２１と、クロック信号入力端子１３ａから入力されたクロック信号の信号レベルに応じて第１のバイパス経路２０の開閉を行う第１のスイッチング手段としての電流切替え用トランジスタＱ５と、クロック信号入力端子１３ｂから入力されたクロック補信号の信号レベルに応じて第２のバイパス経路２１の開閉を行う第２のスイッチング手段としての電流切替え用トランジスタＱ６を含む。
【００２９】
なお、バイパス経路２０、電流切替え用トランジスタＱ５、電圧制御回路１８、および電流源用トランジスタＱ７（または、バイパス経路２１、電流切替え用トランジスタＱ６、電圧制御回路１９、および電流源用トランジスタＱ８）は、本発明の電流供給制御回路として機能する。
【００３０】
データ読込み用差動対１６は、トランジスタＱ１およびＱ２を含み、トランジスタＱ１のコレクタ（端子）は、抵抗Ｒ１を介して高電位電源端子１４に接続され、トランジスタＱ２のコレクタは、抵抗Ｒ２を介して高電位電源端子１４に接続されている。また、トランジスタＱ１のコレクタはデータ信号出力端子１２ａに、トランジスタＱ２のコレクタはデータ信号出力端子１２ｂに、それぞれ接続されている。また、トランジスタＱ１のベース（端子）はデータ信号入力端子１１ａに、トランジスタＱ２のベースはデータ信号入力端子１１ｂに、それぞれ接続されている。また、データ読込み用差動対１６の共通エミッタ、つまり、トランジスタＱ１およびＱ２のエミッタ接続点は、電流切替え用トランジスタＱ５のエミッタ（端子）、および電流源用トランジスタＱ７のコレクタに接続されている。
【００３１】
また、電流切替え用トランジスタＱ５のコレクタは、抵抗Ｒ３を介して高電位電源端子１４に接続され、電流切替え用トランジスタＱ５のベースは、クロック入力端子１３ａに接続されている。つまり、電流切替え用トランジスタＱ５は、第１のバイパス経路２０に介挿されるようになっている。
【００３２】
また、電流源用トランジスタＱ７のベースは、電圧制御回路１８に接続され、電流源用トランジスタＱ７のエミッタは、低電位電源端子１５に接続されている。
【００３３】
一方、データ保持用差動対１７は、トランジスタＱ３およびＱ４を含み、トランジスタＱ３のコレクタは、トランジスタＱ１のコレクタおよびデータ信号出力端子１２ａに、トランジスタＱ４のコレクタは、トランジスタＱ２のコレクタおよびデータ信号出力端子１２ｂに、それぞれ接続されている。また、トランジスタＱ３のベースはデータ信号出力端子１２ｂに、トランジスタＱ４のベースはデータ信号出力端子１２ａに、それぞれ接続されている。また、データ保持用差動対１７の共通エミッタ、つまり、トランジスタＱ３およびＱ４のエミッタ接続点は、電流切替え用トランジスタＱ６のエミッタ、および電流源用トランジスタＱ８のコレクタに接続されている。
【００３４】
また、電流切替え用トランジスタＱ６のコレクタは、抵抗Ｒ４を介して高電位電源端子１４に接続され、電流切替え用トランジスタＱ６のベースは、クロック入力端子１３ｂに接続されている。つまり、電流切替え用トランジスタＱ６は、第２のバイパス経路２１に介挿されるようになっている。
【００３５】
また、電流源用トランジスタＱ８のベースは、電圧制御回路１９に接続され、電流源用トランジスタＱ８のエミッタは、低電位電源端子１５に接続されている。
【００３６】
そして、電圧制御回路１８は、上記クロック信号の信号レベルに応じてデータ読込み用差動対１６に供給される電流量を調整するようになっている。より具体的には、電圧制御回路１８は、クロック信号の信号レベルがローレベルの場合にデータ読込み用差動対１６に供給される電流量が、当該信号レベルがハイレベルの場合にデータ読込み用差動対１６に供給される電流量よりも大きくなるように調整する。すなわち、クロック信号がローレベルのときは、電流源用トランジスタＱ７のベース点に高い電位レベルを与え、クロック信号がハイレベルのときは、電流源用トランジスタＱ７のベース点に低い電位レベルを与える。
【００３７】
同様に、電圧制御回路１９は、上記クロック補信号の信号レベルに応じてデータ保持用差動対１７に供給される電流量を調整するようになっている。より具体的には、電圧制御回路１９は、クロック補信号の信号レベルがローレベルの場合にデータ保持用差動対１７に供給される電流量が、当該信号レベルがハイレベルの場合にデータ保持用差動対１７に供給される電流量よりも大きくなるように調整する。すなわち、電圧制御回路１９は、クロック補信号がローレベルのときは、電流源用トランジスタＱ８のベース点に高い電位レベルを与え、クロック補信号がハイレベルのときは、電流源用トランジスタＱ８のベース点に低い電位レベルを与える。
【００３８】
次に、図６を参照して、第１の実施形態のラッチ回路の動作について説明する。
【００３９】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作しない（オフ動作）ので、第１のバイパス経路２０は開状態（非導通状態）となる。したがって、第１のバイパス経路２０に流れ込む電流はなく、電流源用トランジスタＱ７を介した電流は全て、データ読込み用差動対１６に供給される。このとき、電圧制御回路１８は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。
【００４０】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５が動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となる。したがって、電流源用トランジスタＱ７により供給される電流は、第１のバイパス経路２０を流れることになる。このとき、電圧制御回路１８は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、電流源用トランジスタＱ７によりデータ読込み用差動対１６へ供給される電流量が絞られる。これにより、データ読込み用差動対１６に流れる不要な漏洩電流の量も抑制されることになる。
【００４１】
なお、クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるため、電流切替え用トランジスタＱ６は動作し（オン動作）、第２のバイパス経路２１は閉状態（導通状態）となる。このときの電圧制御回路１９の動作は、電圧制御回路１８と逆の動作、つまり、電流源用トランジスタＱ８のベース点に低電位レベルを与えることになる。一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるため、電流切替え用トランジスタＱ６は動作せず（オフ動作）、第２のバイパス経路２１は開状態（非導通状態）となる。このときの電圧制御回路１９の動作は、電圧制御回路１８と逆の動作、つまり、電流源用トランジスタＱ８のベース点に高電位レベルを与えることになる。
【００４２】
以上説明したように、第１の実施形態によれば、電圧制御回路１８または１９が、バイパス経路２０または２１の開閉に同期して（クロックに同期して）上下する電位レベルを電流源用トランジスタＱ７またはＱ８のベース点に与えるようにしたので、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができ、データ誤りのない高マージンの低電圧ラッチ回路を実現することができる。
【００４３】
また、従来の並列配置型のラッチ回路が正しく動作するためには、クロック信号に強制力を持たせるために、電流切替え用トランジスタのサイズを、データ読込み用差動対（またはデータ保持用差動対）を構成するトランジスタより、例えば４倍程度に大きくする必要があったが、第１の実施形態のラッチ回路１ａでは、差動対を構成するトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）に対して、電流切替え用トランジスタ（Ｑ５、Ｑ６）のサイズを１〜２倍程度の範囲に抑えても正常に動作させることができる。さらに、トランジスタサイズを抑制できることで、第１の実施形態のラッチ回路１ａは、高速化、低消費電流化を向上させることができる。
【００４４】
（第２の実施形態）
第２の実施形態では、第１の実施形態における電圧制御回路１８および１９を具体化する。
【００４５】
まず、図７Ａ、Ｂを参照して、第２の実施形態のラッチ回路の構成について説明する。なお、第２実施形態のラッチ回路において、第１実施形態のラッチ回路と同様の構成部分については、同一符号を付す。また、重複する説明は省略する。
【００４６】
図７Ａ、Ｂは、第２の実施形態のラッチ回路の回路図を示している。なお、データ読込み用差動対１６の回路とデータ保持用差動対１７の回路の接続態様は同じ（ほぼ左右対称）であるので、以下の説明では、データ保持用差動対１７の回路におけるトランジスタなどの要素はカッコ内に示すものとする（第３の実施形態以降においても同様）。
【００４７】
図７Ａに示すように、ラッチ回路１ｂにおいては、電圧制御回路１８（または１９）が電流切替え用トランジスタＱ５（またはＱ６）のコレクタと電流源用トランジスタＱ７（またはＱ８）のベースの間に設けられており、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点の信号レベルの情報を電流源用トランジスタＱ７（またはＱ８）のベースに入力する帰還経路２２（または２３）を有している。これにより、電流源用トランジスタＱ７（またはＱ８）が供給する電流量をバイパス経路２０（または２１）の開閉に同期して制御でき、不要な漏洩電流が差動対１６（または１７）に流れることを抑制することができる。
【００４８】
図７Ｂは、電圧制御回路１８および１９の具体例を示している。電圧制御回路１８（または１９）は、トランジスタＱ９（またはＱ１０）、およびトランジスタＱ１１（またはＱ１２）などを備えて構成されている。トランジスタＱ９（またはＱ１０）のコレクタは高電位電源端子１４に接続され、ベースは電流切替え用トランジスタＱ５（またはＱ６）のコレクタに接続され、エミッタは抵抗Ｒ５（またはＲ６）を介してトランジスタＱ１１（またはＱ１２）のコレクタおよびベースに接続されている。また、トランジスタＱ１１（またはＱ１２）のコレクタおよびベースは電流源用トランジスタＱ７（またはＱ８）のベースに接続され、エミッタは低電位電源端子１５に接続されている。
【００４９】
次に、図７Ｂを参照して、第２の実施形態のラッチ回路の動作について説明する。
【００５０】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作せず（オフ動作）、第１のバイパス経路２０は開状態（非導通状態）となるので、トランジスタＱ５のコレクタ、すなわち、トランジスタＱ９のベースには抵抗Ｒ３を介して高電位レベルが与えられ、電圧制御回路１８に流れる電流量は高くなる。このため、電圧制御回路１８のトランジスタＱ１１のベースおよびコレクタ点の電位レベルは上昇し、この点をベース入力点とする電流源用トランジスタＱ７のコレクタ電流量は増加する。つまり、電圧制御回路１８は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。
【００５１】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５が動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となるので、トランジスタＱ９のベースには抵抗Ｒ３を介して低い電位が与えられ、電圧制御回路１８に流れる電流量は低くなる。このため、電圧制御回路１８のトランジスタＱ１１のベースおよびコレクタ点の電位レベルは低下し、この点をベース入力点とする電流源用トランジスタＱ７のコレクタ電流量は減少する。つまり、電圧制御回路１８は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、データ読込み用差動対１６へ流れる不要な漏洩電流の量も抑制される。
【００５２】
なお、クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるため、電流切替え用トランジスタＱ６は動作し（オン動作）、第２のバイパス経路２１は閉状態（導通状態）となる。このときの電圧制御回路１９の動作（トランジスタＱ１０およびトランジスタＱ１２の動作）は、クロック信号がハイレベルのときの電圧制御回路１８の動作（トランジスタＱ９およびトランジスタＱ１１の動作）と同様となる。一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるため、電流切替え用トランジスタＱ６は動作せず（オフ動作）、第２のバイパス経路２１は開状態（非導通状態）となる。このときの電圧制御回路１９の動作（トランジスタＱ１０およびトランジスタＱ１２の動作）は、クロック信号がローレベルのときの電圧制御回路１８の動作（トランジスタＱ９およびトランジスタＱ１１の動作）と同様となる。
【００５３】
図８Ａは、ラッチ回路１ｂにおいて、バイパス経路に流れる電流Ｉ１および差動対に流れる電流Ｉ２が、図８Ｂのクロック信号のクロックレベル（信号レベル）変化に同期して変化する様子を示している。図８Ａに示すように、図３に示す従来のラッチ回路の場合と比較すると、電流切替え用トランジスタがオン状態になってＩ１が流れるときに、差動対側へ流れる電流Ｉ２が十分抑制され、不要な漏洩電流が流れていないことがわかる。
【００５４】
以上説明したように、第２の実施形態によれば、第１の実施形態の効果に加え、電流切替え用トランジスタのコレクタ点の信号レベルの情報を電流源用トランジスタのベースに帰還をかけることで、不要な漏洩電流が差動対に流れることを自動的に抑制することができる。
【００５５】
なお、上記ラッチ回路１ｂは、さまざまな回路に適用することができる。図９Ａ、Ｂは、識別器などに用いられるマスター・スレーブ型のＤタイプのフリップフロップ回路（Ｆ／Ｆ）を示している。図９Ａでは、マスター回路およびスレーブ回路のそれぞれに対してラッチ回路が用いられている。一方、図９Ｂでは、ラッチ回路を構成する電流切替え用トランジスタＱ５およびＱ６と、電圧制御回路１８および１９を、マスター回路とスレーブ回路が共有している。
【００５６】
（第３の実施形態）
まず、図１０Ａ、Ｂを参照して、第３の実施形態のラッチ回路の構成について説明する。なお、第３の実施形態のラッチ回路において、第１または第２の実施形態のラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００５７】
図１０Ａ、Ｂは、第３の実施形態のラッチ回路の回路図を示している。図１０Ａに示すように、ラッチ回路２は、第１または第２の実施形態で説明したラッチ回路における電圧制御回路のかわりに、レベルシフト回路を備えている。第１または第２の実施形態におけるラッチ回路と比較すると、回路接続が一部異なっている。図１０Ａに示すラッチ回路２において、電流切替え用トランジスタＱ５のベースは、クロック入力端子１３ａおよびレベルシフト回路２４に接続されている。これにより、クロック入力端子１３ａから入力されたクロック信号は、２系路に分岐され、電流切替え用トランジスタＱ５のベース、およびレベルシフト回路２４に入力されることになる。そして、レベルシフト回路２４は、電流源用トランジスタＱ８のベースに接続されるようになっている。
【００５８】
一方、電流切替え用トランジスタＱ６のベースは、クロック入力端子１３ｂおよびレベルシフト回路２５に接続されている。これにより、クロック入力端子１３ｂから入力されたクロック補信号は２系路に分岐され、電流切替え用トランジスタＱ６のベース、およびレベルシフト回路２５に入力されることになる。そして、レベルシフト回路２５は、電流源用トランジスタＱ７のベースに接続されるようになっている。
【００５９】
これにより、第１および第２の実施形態と同様、電流源用トランジスタＱ７（またはＱ８）が供給する電流量をバイパス経路２０（または２１）の開閉に同期して制御でき、不要な漏洩電流が差動対１６（または１７）に流れることを抑制することができる。
【００６０】
なお、電流源用トランジスタＱ７およびレベルシフト回路２５は、本発明における第１の制御手段として機能し、電流源用トランジスタＱ８およびレベルシフト回路２４は、本発明における第２の制御手段として機能する。
【００６１】
図１０Ｂは、レベルシフト２４および２５の具体例を示している。レベルシフト回路２４（または２５）は、トランジスタＱ１３（またはＱ１４）などを備えて構成されている。トランジスタＱ１３（またはＱ１４）のコレクタは高電位電源端子１４に接続され、ベースは電流切替え用トランジスタＱ５（またはＱ６）のベースに接続され、エミッタは抵抗Ｒ７（またはＲ８）を介して低電位電源端子１５接続されるとともに、トランジスタＱ８（またはＱ７）のベースに接続されている。
【００６２】
次に、図１０Ｂを参照して、第３の実施形態のラッチ回路の動作について説明する。
【００６３】
クロック信号入力端子１３ａから入力されたクロック信号がローレベルのとき、電流切替え用トランジスタＱ５は動作せず（オフ動作）、第１のバイパス経路２０は開状態（非導通状態）となる。このとき、クロック信号入力端子１３ｂから入力されたクロック補信号はハイレベルであるので、レベルシフト回路２５におけるトランジスタＱ１４および抵抗Ｒ８を介して流れる電流量が大きくなる。これにより、電流源用トランジスタＱ７のベース点に高電位レベルが与えられ、電流源用トランジスタＱ７のコレクタ電流量は増加する。つまり、レベルシフト回路２５は、第１のバイパス経路２０の開状態に同期して、電流源用トランジスタＱ７のベース点に高電位レベルを与える。その結果、電流源用トランジスタＱ７は、十分な量の電流をデータ読込み用差動対１６に供給することになる。なお、このとき、レベルシフト回路２４におけるトランジスタＱ１３および抵抗Ｒ７に流れる電流量は小さくなり、その結果、電流源用トランジスタＱ８のベース点に低電位レベルが与えられることになる。
【００６４】
一方、クロック信号入力端子１３ａから入力されたクロック信号がハイレベルのとき、電流切替え用トランジスタＱ５は動作し（オン動作）、第１のバイパス経路２０は閉状態（導通状態）となる。このとき、クロック信号入力端子１３ｂから入力されたクロック補信号はローレベルであるので、レベルシフト回路２５におけるトランジスタＱ１４および抵抗Ｒ８を介して流れる電流量が小さくなる。これにより、電流源用トランジスタＱ７のベース点に低電位レベルが与えられ、電流源用トランジスタＱ７のコレクタ電流量は低下する。つまり、レベルシフト回路２５は、第１のバイパス経路２０の閉状態に同期して、電流源用トランジスタＱ７のベース点に低電位レベルを与える。その結果、データ読込み用差動対１６に流れる不要な漏洩電流の量も抑制される。なお、このとき、レベルシフト回路２４におけるトランジスタＱ１３および抵抗Ｒ７に流れる電流量は大きくなり、その結果、電流源用トランジスタＱ８のベース点に高電位レベルが与えられることになる。
【００６５】
以上説明したように、第３の実施形態によれば、レベルシフト回路を用いて回路を構成した場合であっても、第１および第２の実施形態と同様、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００６６】
（第４の実施形態）
図１１Ａ、Ｂを参照して、第４の実施形態のラッチ回路の構成について説明する。なお、第４の実施形態のラッチ回路において、第１または第２の実施形態におけるラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００６７】
図１１Ａ、Ｂは、第４の実施形態のラッチ回路の回路図を示している。図１１Ａに示すように、ラッチ回路３においては、電流切替え用トランジスタＱ５およびＱ６のコレクタに、インダクタンス成分Ｌを有する回路要素とキャパシタンス成分Ｃを有する回路要素とが並列に接続されている。
【００６８】
ここで、インダクタンス成分Ｌを有する回路要素は、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点と高電位電源端子１４間の配線を長く伸ばしたり、あるいは、ここにスパイラルインダクタを挿入したりすることで実現される。一方、キャパシタンス成分Ｃを有する回路要素２６（または２７）は、例えば、第２の実施形態で説明した電圧制御回路により実現される。
【００６９】
図１１Ｂは、キャパシタンス成分Ｃを有する回路要素を電圧制御回路とした例を示している。第４の実施形態のラッチ回路においては、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と、抵抗Ｒ３、Ｒ４を介して高電位電源端子１４との間にインダクタＬ１、Ｌ２がそれぞれ介挿されており、トランジスタＱ１のコレクタと抵抗Ｒ１、および、トランジスタＱ２のコレクタと抵抗Ｒ２との間にインダクタがそれぞれ介挿されている。ラッチ回路３のその他の回路構成は、第２の実施形態におけるラッチ回路１ｂ（図７Ｂ）と同様であり、また、ラッチ回路３の動作も、第２の実施形態のラッチ回路１ｂの動作と同様である。
【００７０】
したがって、第４の実施形態のラッチ回路３によれば、ラッチ回路１ｂと同様の効果を得ることができる。すなわち、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００７１】
さらに、第４の実施形態のラッチ回路３によれば、高速性能改善の効果が得られる。すなわち、インダクタＬ１、Ｌ２を、上記のように、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と高電位電源端子１４との間にそれぞれ挿入することで、ここに付加されるインダクタンス成分Ｌと、電圧制御回路２６（または２７）におけるトランジスタＱ９（またはＱ１０）が有するベース−エミッタ間容量Ｃｂｅとの間で並列共振が生じる。共振周波数が所望の高周波数領域となるように、Ｃｂｅの値に対して、付加するＬの値を選べば、所望の高周波数領域の利得を増加させることができる。その結果、クロック相補信号を入力し電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング手段（回路部）の高速性能を向上させることができる。
【００７２】
なお、インダクタの挿入による高速化の方法は、差動対１６および１７には従来から広く用いられている。しかしながら、かかる方法は、従来、電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング回路部に用いて上記効果を得ることは難しかった。これは、差動対側の出力は、図４に示すように必ず次段回路のトランジスタに入力されるため、トランジスタが有する容量Ｃｂｅと、挿入するインダクタＬとの間で並列共振を生じさせることができるのに対して、従来、スイッチング回路部の出力側には、大きな容量成分を有するトランジスタなどの回路要素が接続されなかったため、インダクタＬの挿入だけでは共振が生じないからである。本実施形態のラッチ回路３では、スイッチング回路部の出力側（電流切替え用トランジスタＱ５、Ｑ６のコレクタ側）に電圧制御回路が接続されるために、インダクタＬの挿入で高速性能改善効果が得られる。
【００７３】
（第５の実施形態）
図１２Ａ、Ｂを参照して、第５の実施形態のラッチ回路の構成について説明する。なお、第５の実施形態のラッチ回路において、第１または第２の実施形態におけるラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００７４】
図１２Ａ、Ｂは、第５の実施形態のラッチ回路の回路図を示している。図１２Ａに示すように、ラッチ回路４においては、電流切替え用トランジスタＱ５およびＱ６のコレクタには、インダクタンス成分Ｌを有する回路要素とキャパシタンス成分Ｃを有する回路要素とが直列に接続されている。
【００７５】
ここで、インダクタンス成分Ｌを有する回路要素は、電流切替え用トランジスタＱ５（またはＱ６）のコレクタ点と高電位電源端子１４間の配線を長く伸ばしたり、あるいは、ここにスパイラルインダクタを挿入したりすることで実現される。一方、キャパシタンス成分Ｃを有する回路要素は、例えば、第２の実施形態で説明した電圧制御回路により実現される。
【００７６】
図１２Ｂでは、キャパシタンス成分Ｃを有する回路要素を電圧制御回路とした例を示している。第５の実施形態のラッチ回路４においては、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点と電圧制御回路２６、２７におけるトランジスタＱ９、Ｑ１０のベース点の間に、インダクタＬ３、Ｌ４がそれぞれ介挿されており、トランジスタＱ１のコレクタと抵抗Ｒ１、および、トランジスタＱ２のコレクタと抵抗Ｒ２との間にインダクタがそれぞれ介挿されている。ラッチ回路４のその他の回路構成は第２の実施形態におけるラッチ回路１ｂ（図７Ｂ）と同様である。また、ラッチ回路４の動作も、第２の実施形態のラッチ回路１ｂの動作と同様である。
【００７７】
したがって、第５の実施形態のラッチ回路４によれば、ラッチ回路１ｂと同様の効果を得る。すなわち、不要な漏洩電流が差動対１６および１７に流れることを自動的に抑制することができる。
【００７８】
さらに、第５の実施形態のラッチ回路４によれば、高速性能改善の効果が得られる。すなわち、インダクタＬ３、Ｌ４を、上記のように、電流切替え用トランジスタＱ５、Ｑ６のコレクタ点とトランジスタＱ９、Ｑ１０のベース点の間にそれぞれ挿入することで、ここに付加されるインダクタンス成分Ｌと、電圧制御回路２６（または２７）におけるトランジスタＱ９（またはＱ１０）が有するベース−エミッタ間容量Ｃｂｅとの間で直列共振が生じる。共振周波数が所望の高周波数領域となるように、Ｃｂｅの値に対して、付加するＬの値を選べば、所望の高周波数領域の利得を増加させることができる。その結果、クロック相補信号を入力し電流切替え動作を行うトランジスタＱ５、Ｑ６からなるスイッチング手段（回路部）の高速性能を向上させることができる。
【００７９】
（第６の実施形態）
図１３を参照して、第６の実施形態のラッチ回路の構成について説明する。なお、第６の実施形態のラッチ回路において、第１または第２の実施形態のラッチ回路と共通の部分については、同一符号を付している。また、重複する説明は省略する。
【００８０】
図１３は、第６の実施形態のラッチ回路の回路図を示している。ラッチ回路５は、他の論理回路（例えば、フリップフロップ回路などの機能回路）６へクロック信号を出力するための出力端子１６ａ、１６ｂを備えており、電流切替え用トランジスタＱ５、Ｑ６のコレクタがそれぞれ、出力端子１６ａ、１６ｂに接続されるようになっている。そして、その出力端子１６ａ、１６ｂは、他の論理回路６のクロック入力端子に接続されるようになっている。これにより、ラッチ回路５は、本来のラッチ回路としての機能を有すると同時に、クロック相補信号（電流切替え用のトランジスタＱ５、Ｑ６のコレクタの信号レベルの情報）を出力端子１６ａ、１６ｂを介して他の論理回路６に出力することができる。なお、電流源用トランジスタＱ７、Ｑ８のベースには、それぞれ、第１実施形態において説明した電圧制御回路１８、１９が接続されることになる。
【００８１】
図１４Ａは、図１３に示すラッチ回路５を用いて構成された２：１ＭＵＸの回路ブロック図である。図１４Ａでは、マスター・スレーブ型のフリップフロップ回路（ＭＳ−Ｆ／Ｆ）７、マスター・スレーブ・マスター型のフリップフロップ回路（ＭＳＭ−Ｆ／Ｆ）８、およびセレクタ回路（ＳＥＬＥＣＴＯＲ）９の全部もしくは一部が、図１３に示したラッチ回路５を用いて構成されるようになっている。
【００８２】
したがって、図１４Ａに示す回路ブロックによれば、図５に示す従来の２：１ＭＵＸの回路ブロックのように、各回路要素へ独立した経路をもってクロック相補信号を供給する必要はなく、クロック信号の経路を多数分岐させずに、直列に各回路要素をつなげることができる。よって、分岐ごとに信号増幅のバッファ回路（ＢＵＦ）を必要としないので、バッファ回路点数を大幅に削減でき、ひいては、大幅な低消費電力化を実現することができる。
【００８３】
なお、上記においては、図１４Ａに示すラッチ回路５を２：１ＭＵＸに適用した例を示したが、本発明はこれに限定されるものではなく、例えば、図１４Ｂに示す回路ブロック全般にも適用可能である。
【００８４】
以上説明した第１から第６の実施形態においては、主としてラッチ回路に対して本発明の電流供給制御回路を適用した例を示してきたが、本発明はこれに限定されるものではなく、例えば差動回路を有するデータ読込み回路や、セレクタ回路などのさまざまな論理回路の基本要素回路としてあらゆる半導体集積回路に対して適用することができる。以下に、図１５を参照して、セレクタ回路に対して本発明の電流供給制御回路を適用した例について説明する。
【００８５】
図１５は、本発明の電流供給制御回路が適用されたセレクタ回路の回路図を示している。なお、図１５に示すセレクタ回路１０は、図７Ｂに示すラッチ回路１ｂと比較すると、回路接続が若干異なるが、トランジスタおよび抵抗などの回路構成要素は同一であるので、同一の符号を付している。また、重複する説明は省略する。
【００８６】
図１５に示すように、セレクタ回路１０は、第１のデータ信号入力端子１１ａおよび１１ｂから入力された第１のデータ信号を読み込む第１の差動回路としての第１データ読込み用差動対１６と、第２のデータ信号入力端子１１ｃおよび１１ｄから入力された第２のデータ信号を読み込む第２の差動回路としての第２データ読込み用差動対１７と、第１データ読込み用差動対１６に供給される電流量を制御する第１の制御手段としての電圧制御回路１８および電流源用トランジスタＱ７と、第２データ読込み用差動対１７に供給される電流量を制御する第２の制御手段としての電圧制御回路１９および電流源用トランジスタＱ８と、第１データ読込み用差動対１６への電流をバイパスする第１のバイパス経路２０と、第２データ読込み用差動対１７への電流をバイパスする第２のバイパス経路２１と、クロック信号入力端子１３ａから入力されたクロック信号の信号レベルに応じて第１のバイパス経路２０の開閉を行う第１のスイッチング手段としての電流切替え用トランジスタＱ５と、クロック信号入力端子１３ｂから入力されたクロック補信号の信号レベルに応じて第２のバイパス経路２１の開閉を行う第２のスイッチング手段としての電流切替え用トランジスタＱ６を含む。
【００８７】
なお、バイパス経路２０、電流切替え用トランジスタＱ５、電圧制御回路１８、および電流源用トランジスタＱ７（または、バイパス経路２１、電流切替え用トランジスタＱ６、電圧制御回路１９、および電流源用トランジスタＱ８）は、本発明の電流供給制御回路として機能する。
【００８８】
セレクタ回路１０は、第１データ読込み用差動対１６がクロック信号に同期して第１のデータ相補信号を取り込み、第２データ読込み用差動対１７がクロック補信号に同期して第２のデータ相補信号を取り込み、第１と第２のデータ相補信号をデータ信号出力端子１２ａ、１２ｂから交互に出力させるものであり、本発明の電流供給制御回路を適用したことによって、上記第１および第２実施形態と同様の効果が得られる。
【００８９】
なお、当該セクレタ回路１０においても、上記第３〜第６実施形態にて示したような回路構成にしてもよく、この場合には、上記第３〜第６実施形態と同様の効果が得られる。
【００９０】
また、上記実施形態においては、アクティブ素子としてバイポーラトランジスタを想定して説明したが、本発明はアクティブ素子の種類を限定されることはなく、例えばＦＥＴなどの素子も同様に適用することができる。また、図６などに示したトランジスタはｎｐｎ型のトランジスタを適用しているが、ｐｎｐ型のトランジスタであってもよい。
【特許請求の範囲】
【請求項１】
外部からのデータ信号を読み込むための第１の差動回路と、前記データ信号を保持するための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整するラッチ回路。
【請求項２】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続され、前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第１の差動回路の共通エミッタに接続されており、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続され、前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第２の差動回路の共通エミッタに接続されており、
前記第１の電流切替え用のトランジスタのベースは、第１のレベルシフト回路を介して前記第２の電流源用のトランジスタのベースに接続され、
前記第２の電流切替え用のトランジスタのベースは、第２のレベルシフト回路を介して前記第１の電流源用のトランジスタのベースに接続されている、請求項１に記載のラッチ回路。
【請求項３】
前記第１の制御手段は、前記第１のバイパス経路の開閉に同期して前記電流量を調整し、前記第２の制御手段は、前記第２のバイパス経路の開閉に同期して前記電流量を調整する、請求項１に記載のラッチ回路。
【請求項４】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのエミッタと前記第１の差動回路の共通エミッタとの接続点に接続され、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのエミッタと前記第２の差動回路の共通エミッタとの接続点に接続されている、請求項１または３に記載のラッチ回路。
【請求項５】
前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第１の電流源用のトランジスタのベースに入力する第１の帰還経路をさらに備え、
前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第２の電流源用のトランジスタのベースに入力する第２の帰還経路をさらに備える、請求項４に記載のラッチ回路。
【請求項６】
前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第１の出力端子を備え、
前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第２の出力端子を備える、請求項４に記載のラッチ回路。
【請求項７】
前記第１の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第１の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第１の差動回路に供給される電流量よりも大きくなるように調整し、
前記第２の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第２の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第２の差動回路に供給される電流量よりも大きくなるように調整する、請求項１、３から６のいずれか１項に記載のラッチ回路。
【請求項８】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との並列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との並列回路が接続されている、請求項４から７のいずれか１項に記載のラッチ回路。
【請求項９】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との直列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との直列回路が接続されている、請求項４から７のいずれか１項に記載のラッチ回路。
【請求項１０】
外部からの第１のデータ信号を読み込むための第１の差動回路と、外部からの第２のデータ信号を読み込むための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する、前記第１のデータ信号と第２のデータ信号とを交互に出力するセレクタ回路。
【請求項１１】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続され、前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第１の差動回路の共通エミッタに接続されており、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続され、前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第２の差動回路の共通エミッタに接続されており、
前記第１の電流切替え用のトランジスタのベースは、第１のレベルシフト回路を介して前記第２の電流源用のトランジスタのベースに接続され、
前記第２の電流切替え用のトランジスタのベースは、第２のレベルシフト回路を介して前記第１の電流源用のトランジスタのベースに接続されている、請求項１０に記載のセレクタ回路。
【請求項１２】
前記第１の制御手段は、前記第１のバイパス経路の開閉に同期して前記電流量を調整し、前記第２の制御手段は、前記第２のバイパス経路の開閉に同期して前記電流量を調整する、請求項１０に記載のセレクタ回路。
【請求項１３】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのエミッタと前記第１の差動回路の共通エミッタとの接続点に接続され、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのエミッタと前記第２の差動回路の共通エミッタとの接続点に接続されている、請求項１０または１２に記載のセレクタ回路。
【請求項１４】
前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第１の電流源用のトランジスタのベースに入力する第１の帰還経路をさらに備え、
前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第２の電流源用のトランジスタのベースに入力する第２の帰還経路をさらに備える、請求項１３に記載のセレクタ回路。
【請求項１５】
前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第１の出力端子を備え、
前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第２の出力端子を備える、請求項１３に記載のセレクタ回路。
【請求項１６】
前記第１の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第１の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第１の差動回路に供給される電流量よりも大きくなるように調整し、
前記第２の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第２の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第２の差動回路に供給される電流量よりも大きくなるように調整する、請求項１０、１２から１５のいずれか１項に記載のセレクタ回路。
【請求項１７】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との並列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との並列回路が接続されている、請求項１３から１６のいずれか１項に記載のセレクタ回路。
【請求項１８】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との直列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との直列回路が接続されている、請求項１３から１６のいずれか１項に記載のセレクタ回路。
【請求項１９】
差動回路に供給される電流量を制御する電流供給制御回路と、
クロック信号の信号レベルの変化に同期して外部から入力されたデータ信号を処理する第１および第２の論理回路を備え、
前記第１の論理回路は、前記電流供給制御回路に備える電流切替え用のトランジスタのコレクタにおける信号レベルの情報をクロック信号として第２論理回路に出力し、
前記電流供給制御回路は、
前記差動回路への電流をバイパスするバイパス経路と、
前記バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記バイパス経路の開閉を行うスイッチング手段と、
前記クロック信号の信号レベルに応じて、前記差動回路に供給される電流量を制御する制御手段を備え、
前記スイッチング手段は、電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記差動回路の共通エミッタに接続され、
前記制御手段は、前記電流切替え用のトランジスタのエミッタと前記差動回路の共通エミッタとの接続点に接続されており、また、前記制御手段は、前記電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための出力端子を備える、回路ブロック。
【請求項２０】
前記制御手段は、前記バイパス経路の開閉に同期して前記電流量を調整する、請求項１９に記載の回路ブロック。
【請求項１】
外部からのデータ信号を読み込むための第１の差動回路と、前記データ信号を保持するための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整するラッチ回路。
【請求項２】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続され、前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第１の差動回路の共通エミッタに接続されており、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続され、前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第２の差動回路の共通エミッタに接続されており、
前記第１の電流切替え用のトランジスタのベースは、第１のレベルシフト回路を介して前記第２の電流源用のトランジスタのベースに接続され、
前記第２の電流切替え用のトランジスタのベースは、第２のレベルシフト回路を介して前記第１の電流源用のトランジスタのベースに接続されている、請求項１に記載のラッチ回路。
【請求項３】
前記第１の制御手段は、前記第１のバイパス経路の開閉に同期して前記電流量を調整し、前記第２の制御手段は、前記第２のバイパス経路の開閉に同期して前記電流量を調整する、請求項１に記載のラッチ回路。
【請求項４】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのエミッタと前記第１の差動回路の共通エミッタとの接続点に接続され、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのエミッタと前記第２の差動回路の共通エミッタとの接続点に接続されている、請求項１または３に記載のラッチ回路。
【請求項５】
前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第１の電流源用のトランジスタのベースに入力する第１の帰還経路をさらに備え、
前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第２の電流源用のトランジスタのベースに入力する第２の帰還経路をさらに備える、請求項４に記載のラッチ回路。
【請求項６】
前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第１の出力端子を備え、
前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第２の出力端子を備える、請求項４に記載のラッチ回路。
【請求項７】
前記第１の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第１の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第１の差動回路に供給される電流量よりも大きくなるように調整し、
前記第２の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第２の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第２の差動回路に供給される電流量よりも大きくなるように調整する、請求項１、３から６のいずれか１項に記載のラッチ回路。
【請求項８】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との並列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との並列回路が接続されている、請求項４から７のいずれか１項に記載のラッチ回路。
【請求項９】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との直列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との直列回路が接続されている、請求項４から７のいずれか１項に記載のラッチ回路。
【請求項１０】
外部からの第１のデータ信号を読み込むための第１の差動回路と、外部からの第２のデータ信号を読み込むための第２の差動回路と、前記第１の差動回路に供給される電流量を制御する第１の電流供給制御回路と、前記第２の差動回路に供給される電流量を制御する第２の電流供給制御回路を備え、
前記第１の電流供給制御回路は、
前記第１の差動回路への電流をバイパスする第１のバイパス経路と、
前記第１のバイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記第１バイパス経路の開閉を行う第１のスイッチング手段と、
前記第１の差動回路に供給される電流量を制御する第１の制御手段を備え、
前記第２の電流供給制御回路は、
前記第２の差動回路への電流をバイパスする第２のバイパス経路と、
前記第２のバイパス経路に介挿され、前記クロック信号の信号レベルが反転され、外部から入力されたクロック補信号の信号レベルに応じて前記第２のバイパス経路の開閉を行う第２のスイッチング手段と、
前記第２の差動回路に供給される電流量を制御する第２の制御手段を備え、
前記第１の制御手段は、前記クロック信号の信号レベルに応じて前記電流量を調整し、前記第２の制御手段は、前記クロック補信号の信号レベルに応じて前記電流量を調整する、前記第１のデータ信号と第２のデータ信号とを交互に出力するセレクタ回路。
【請求項１１】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続され、前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第１の差動回路の共通エミッタに接続されており、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続され、前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタは、前記第２の差動回路の共通エミッタに接続されており、
前記第１の電流切替え用のトランジスタのベースは、第１のレベルシフト回路を介して前記第２の電流源用のトランジスタのベースに接続され、
前記第２の電流切替え用のトランジスタのベースは、第２のレベルシフト回路を介して前記第１の電流源用のトランジスタのベースに接続されている、請求項１０に記載のセレクタ回路。
【請求項１２】
前記第１の制御手段は、前記第１のバイパス経路の開閉に同期して前記電流量を調整し、前記第２の制御手段は、前記第２のバイパス経路の開閉に同期して前記電流量を調整する、請求項１０に記載のセレクタ回路。
【請求項１３】
前記第１のスイッチング手段は、第１の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第１の差動回路の共通エミッタに接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのエミッタと前記第１の差動回路の共通エミッタとの接続点に接続され、
前記第２のスイッチング手段は、第２の電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記第２の差動回路の共通エミッタに接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのエミッタと前記第２の差動回路の共通エミッタとの接続点に接続されている、請求項１０または１２に記載のセレクタ回路。
【請求項１４】
前記第１の制御手段は、第１の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第１の電流源用のトランジスタのベースに入力する第１の帰還経路をさらに備え、
前記第２の制御手段は、第２の電流源用のトランジスタを有し、当該トランジスタのコレクタが前記接続点に接続されており、前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を前記第２の電流源用のトランジスタのベースに入力する第２の帰還経路をさらに備える、請求項１３に記載のセレクタ回路。
【請求項１５】
前記第１の制御手段は、前記第１の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第１の出力端子を備え、
前記第２の制御手段は、前記第２の電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための第２の出力端子を備える、請求項１３に記載のセレクタ回路。
【請求項１６】
前記第１の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第１の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第１の差動回路に供給される電流量よりも大きくなるように調整し、
前記第２の制御手段は、前記クロック信号の信号レベルがローレベルの場合に前記第２の差動回路に供給される電流量が、当該信号レベルがハイレベルの場合に前記第２の差動回路に供給される電流量よりも大きくなるように調整する、請求項１０、１２から１５のいずれか１項に記載のセレクタ回路。
【請求項１７】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との並列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との並列回路が接続されている、請求項１３から１６のいずれか１項に記載のセレクタ回路。
【請求項１８】
前記第１の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第１の回路要素とキャパシタンス成分を有する第２の回路要素との直列回路が接続され、
前記第２の電流切替え用のトランジスタのコレクタには、インダクタンス成分を有する第３の回路要素とキャパシタンス成分を有する第４の回路要素との直列回路が接続されている、請求項１３から１６のいずれか１項に記載のセレクタ回路。
【請求項１９】
差動回路に供給される電流量を制御する電流供給制御回路と、
クロック信号の信号レベルの変化に同期して外部から入力されたデータ信号を処理する第１および第２の論理回路を備え、
前記第１の論理回路は、前記電流供給制御回路に備える電流切替え用のトランジスタのコレクタにおける信号レベルの情報をクロック信号として第２論理回路に出力し、
前記電流供給制御回路は、
前記差動回路への電流をバイパスするバイパス経路と、
前記バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じて前記バイパス経路の開閉を行うスイッチング手段と、
前記クロック信号の信号レベルに応じて、前記差動回路に供給される電流量を制御する制御手段を備え、
前記スイッチング手段は、電流切替え用のトランジスタを有し、当該トランジスタのエミッタは、前記差動回路の共通エミッタに接続され、
前記制御手段は、前記電流切替え用のトランジスタのエミッタと前記差動回路の共通エミッタとの接続点に接続されており、また、前記制御手段は、前記電流切替え用のトランジスタのコレクタにおける信号レベルの情報を他の論理回路に出力するための出力端子を備える、回路ブロック。
【請求項２０】
前記制御手段は、前記バイパス経路の開閉に同期して前記電流量を調整する、請求項１９に記載の回路ブロック。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【公開番号】特開２０１０−１７８３８２（Ｐ２０１０−１７８３８２Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２０１０−１０６４６２（Ｐ２０１０−１０６４６２）
【出願日】平成２２年５月６日（２０１０．５．６）
【分割の表示】特願２００５−５０６９７７（Ｐ２００５−５０６９７７）の分割
【原出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２２年５月６日（２０１０．５．６）
【分割の表示】特願２００５−５０６９７７（Ｐ２００５−５０６９７７）の分割
【原出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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