映像信号処理回路並びにそれを用いた映像表示装置及び電子機器
【課題】 抵抗器の実装面積を縮小し、さらにはＳ／Ｎの向上と放射ノイズの低減を図る。
【解決手段】 ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子１７２を露出させて樹脂モールド内に収容した第１の回路パッケージ１７０と、ｋ個の増幅器を、ｋ個の増幅器に接続される複数の第２の端子１８２を露出させて樹脂モールド内に収容した第２の回路パッケージ１８０と、前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板１９１とを有する。メイン基板は、両面に形成された配線パターン１９２，１９３と、メイン基板を貫通する複数のスルーホール１９４とを有し、メイン基板の片面に第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、複数の第１，第２の端子は複数のスルーホールを介してそれぞれ接続されている。
【解決手段】 ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子１７２を露出させて樹脂モールド内に収容した第１の回路パッケージ１７０と、ｋ個の増幅器を、ｋ個の増幅器に接続される複数の第２の端子１８２を露出させて樹脂モールド内に収容した第２の回路パッケージ１８０と、前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板１９１とを有する。メイン基板は、両面に形成された配線パターン１９２，１９３と、メイン基板を貫通する複数のスルーホール１９４とを有し、メイン基板の片面に第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、複数の第１，第２の端子は複数のスルーホールを介してそれぞれ接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルの映像信号をパラレルに変換し、各パラレル映像信号をディジタル−アナログ変換、増幅して出力する映像信号処理回路並びにそれを用いた映像表示装置及び電子機器に関する。なお、本発明における映像信号は、画像信号と等価なものとして扱う。
【背景技術】
【０００２】
例えば液晶表示を行うにあたり、表示画面の画素数が増加すると共に画素データの転送周波数が高くなり、標準的な画素密度であるＳＶＧＡ（８００×６００画素）で４０ＭＨｚ、高画素密度となるＸＧＡ（１０２４×７６８画素）では６５ＭＨｚになる。一方、液晶素子への書き込み応答周波数は、サンプリングスイッチとしてＴＦＴ（Thin Film Transister）を用いた場合には７〜８ＭＨｚである。そこで、シリアルの映像信号をＮ本のパラレル信号に変換し、転送周波数を１／ＮとしてＴＦＴにて応答可能な周波数まで下げている（特開平８−３５２３５８、ＷＯ９７／０８６７７、ＷＯ９７／４９０８０参照）。
【０００３】
ここで、映像信号のシリアル−パラレル変換は相展開と称される。図１４に模式的に示すように、シリアル入力データＤは、例えば４０ＭＨｚの基準クロックＣＬＫに従って転送されるシリアルの画像データａ１，ａ２，…を有する。相展開回路では、画像データａ１，ａ２，…が、シフトレジスタとラッチ回路とにより、そのデータ伝送周期が元の６倍となるように展開され、相展開された映像信号Ｄ１，Ｄ２，…Ｄ６がパラレルで出力される。
【０００４】
図１４の方式は６相展開と称され、低画素密度であるＳＶＧＡの場合に用いられる。このときの書き込み周波数は６．７ＭＨｚとなる。一方、高画素密度であるＸＧＡの場合には１２相展開が用いられ、このときの書き込み周波数は５．４ＭＨｚとなる。
【０００５】
この相展開回路を含む従来の映像信号処理回路を用いた液晶表示装置を図１５に示す。図１５において、液晶パネル５００は、走査回路５０１からの走査信号と映像信号処理回路５０２からのデータ信号とが供給されて駆動される。
【０００６】
映像信号処理回路５０２は、相展開回路５０３と、極性反転回路５０４と、ディジタル−アナログ変換器（以下、Ｄ／Ａ変換器と略記する）５１１〜５１６と、オペアンプ５５１〜５５６とを有する。
【０００７】
Ｄ／Ａ変換器５１１〜５１６の出力線５１１Ａ〜５１６Ａ途中には、Ｄ／Ａ変換器５１１〜５１６から出力されるアナログ信号の出力振幅を調整する可変抵抗器５２１〜５２６が接続されている。また、オペアンプ５５１〜５５６は、そのマイナス端子にバイアス信号線５０５が共通接続され、プラス端子にはＤ／Ａ変換器５１１〜５１６の各出力線５１１Ａ〜５１６Ａが接続されている。
【０００８】
オペアンプ５５１〜５５６には、ゲイン設定用抵抗器５３１〜５３６、５４１〜５４６が接続されている。なお、一方のゲイン設定用抵抗器５４１〜５４６は可変抵抗器で構成される。
【０００９】
ここで、図１５に示す液晶パネルの全面に同一中間調の表示を行う場合を考える。オペアンプ５５１〜５５６の出力は、液晶パネル５００の縦方向の信号ラインにそれぞれ接続されている。このため、例えばオペアンプ５５１からのみ他のオペアンプ５５２〜５５６とは異なる電圧が出力されると、液晶パネル５００には６本毎に縦すじ状の模様が現れて表示品質が損なわれる。
【００１０】
このために、図１５に示す従来の映像信号処理回路５０２では、Ｄ／Ａ変換器５１１〜５１６に接続された可変抵抗器５２１〜５２６と、オペアンプ５５１〜５５６に接続された可変抵抗器５４１〜５４６をそれぞれマニュアルで調整していた。
【００１１】
近年、液晶表示画面の大型化、高精細化あるいはカラー画像化に伴い、その画素数も増加する傾向にあり、図１５に示す可変抵抗器の数は画素数の増加と共に増大する。
【００１２】
例えば、ＸＧＡのカラー表示では、可変抵抗器の数は、
１２（相展開数）×３（Ｒ，Ｇ，Ｂ）×２（一ラインの可変抵抗器の数）＝７２
となる。
【００１３】
このような多数の可変抵抗器を必要とすることから、部品コストが上昇するばかりか、マニュアルによる抵抗値調整に人手と時間を要する。結果として、映像信号処理回路あるいは液晶表示装置がコストアップする。また、調整した抵抗値が経時的に変化することもあり、これにより輝度むらが徐々に発生する虞もあり、画像品質の点からも改善の必要があった。
【特許文献１】特開平８−３５２３５８号公報
【特許文献２】国際公開第９７／０８６７７号明細書
【特許文献３】国際公開第９７／４９０８０号明細書
【特許文献４】特開平７−２７１３３２号公報
【特許文献５】特開平６−７５２０４号公報
【特許文献６】特開平３−１５７００９号公報
【特許文献７】特開昭６４−３５４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の目的は、抵抗器の実装面積を縮小し、さらにはＳ／Ｎの向上と放射ノイズの低減を図ることができる映像信号処理回路並びにそれを用いた映像表示装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る映像信号処理回路は、シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
前記第１の基板及びｋ（１＜ｋ≦Ｎ）組の前記ゲイン設定用抵抗器を、前記ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子を露出させて樹脂モールド内に収容した第１の回路パッケージと、
ｋ個の前記増幅器を、前記ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、
前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板と、
を有し、
前記メイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有し、
前記メイン基板の片面に前記第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、前記複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続されていることを特徴とする。
【００１６】
第１の基板及びｋ組のゲイン設定用抵抗器を、ｋ組のゲイン設定用抵抗器に接続される複数の端子（第１の端子）を露出させて樹脂モールド内に収容した回路パッケージ（第１の回路パッケージ）とすると、ｋ組のゲイン設定用抵抗器の抵抗比に対する環境変動の影響が低減される。
【００１７】
また、ｋ個の増幅器を、ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、第１の回路パッケージと第２の回路パッケージとを搭載するメイン基板と、を設けて、ハイブリッドＩＣ化することができる。このメイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有する。メイン基板の片面に第１の回路パッケージが搭載され、他の片面に第２の回路パッケージが搭載され、複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続される。こうすると、増幅器とゲイン設定用抵抗器とを接続する配線が交差せず、しかもその配線長を短くできる。このため、増幅器とゲイン設定用抵抗器とを接続する配線にノイズが重畳しにくく、Ｓ／Ｎが向上する。また、増幅器とゲイン設定用抵抗器とを接続する配線より高周波が放射されにくく、周辺回路に与えるノイズの影響を低減できる。
【００１８】
第１の回路パッケージと第２の回路パッケージとは、メイン基板を挟んで対向する位置に搭載されていることが好ましい。増幅器とゲイン設定用抵抗器とを接続する配線の長さを最短にできる。
【００１９】
ｋ個のディジタル−アナログ変換器及びｋ個の振幅調整用抵抗器を第３の回路パッケージに収容し、第３の回路パッケージをメイン基板に搭載することが好ましい。こうすると、映像処理回路をより小型化できる。
【００２０】
本発明の映像表示回路は、上述した構成を有する映像信号処理回路と、この映像信号処理回路から出力されるアナログ映像信号に基づいて駆動される電気光学装置と、を含んで構成される。また、本発明に係る電子機器は、この映像表示装置を含んで構成される。
【００２１】
ここで、好ましい実施形態に係る映像信号処理回路は、シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
を有し、
前記Ｎ組のゲイン設定用抵抗器の各々は第１，第２の抵抗器を含み、前記第１，第２の抵抗器は、同一の製造工程によって第１の基板に形成されて、前記Ｎ組のゲイン設定用抵抗器の各々の抵抗値を調整不要とすることができる。
【００２２】
また、この好ましい実施形態では、ゲイン設定用抵抗器を構成する第１，第２の抵抗器の抵抗比を、何等の調整を要せずに各組にて実質的に同一できる。この第１，第２の抵抗器は同一の製造工程によって同一基板に形成されるため、例えば露光時のマスク精度に依存して高精度に製造できる。各組の第１，第２の抵抗器の抵抗比が実質的に同一であると、何等の調整を要せずにＮ個の増幅器のゲインも実質的に同一となる。このため、表示画面上にてパラレル出力本数毎に縦すじ状の輝度むらが生ずることを防止できる。
【００２３】
さらに、Ｎ個のディジタル−アナログ変換器の各々の出力線にそれぞれ接続されて、各々のアナログ映像信号の振幅を調整するＮ個の振幅調整用抵抗器をさらに有することができる。この場合、Ｎ個の振幅調整用抵抗器の各々は、レーザトリミングによって抵抗値がそれぞれ調整されている。
【００２４】
こうすると、Ｎ個の増幅器に入力される各々のアナログ映像信号の振幅が実質的に等しくされる。このことによっても、表示画面上にてパラレル出力本数毎に縦すじ状の輝度むらが生ずることを防止できる。特に、可変抵抗器の可動部を治具にてマニュアル調整する従来技術と比較すれば、レーザトリミングされた抵抗器は、抵抗値の自動調整が可能となって作業負担が大幅に軽減される。また、レーザトリミングされた抵抗器は経時的な抵抗値の変動も生じないので、経時的に輝度むらが発生して画質が劣化することもない。
【００２５】
好ましい実施形態では、シリアル−パラレル変換器とＮ個のディジタル−アナログ変換器の間にディジタル極性反転回路を設けるか、あるいは、Ｎ個のディジタル−アナログ変換器とＮ個の増幅器との間にアナログ極性反転回路を設けることができる。
【００２６】
この場合、Ｎ個の増幅器の各々は、第１，第２の入力端を有するオペアンプにて構成され、オペアンプの前記第１の入力端にはアナログ映像信号が入力され、オペアンプの第２の入力端には極性反転用バイアス信号が入力される。
【００２７】
こうすると、極性反転用バイアス信号のレベルシフト量も、第１，第２の抵抗器の抵抗比によって定まるため、そのレベルシフト量をＮ個の増幅器にて実質的に等しくできる。
【００２８】
第１の基板上には、ｋ（１＜ｋ≦Ｎ）組のゲイン調整用抵抗器を形成することができる。換言すれば、２組以上のゲイン調整用抵抗器を構成する第１，第２の抵抗器を第１の基板上に構成できる。こうすると、ｋ組のゲイン調整用抵抗器の抵抗比の精度がさらに高まる。
【００２９】
他の好ましい実施形態として、ｋ（１＜ｋ≦Ｎ）個の第１の抵抗器を同一の製造工程によって第１の基板に形成し、ｋ個の第２の抵抗器を同一の製造工程によって第２の基板に形成してもよい。こうすると、Ｋ個の第１の抵抗器の各抵抗値が実質的に等しくなり、Ｋ個の第２の抵抗器の各抵抗値も実質的に等しくなる。結果として、ｋ組のゲイン設定用抵抗器の抵抗比を実質的に等しくできる。
【００３０】
さらに他の好ましい実施形態であって、複数のディジタル−アナログ変換器よりそれぞれ出力されるアナログ映像信号の振幅を調整する方法は、
前記複数のディジタル−アナログ変換器の中の任意の第１のディジタル−アナログ変換器に接続された第１の負荷抵抗をレーザトリミングする第１工程と、
前記複数のディジタル−アナログ変換器の中の任意の第２のディジタル−アナログ変換器に接続された第２の負荷抵抗をレーザトリミングする第２工程と、
を有し、
前記第１工程は、
前記第１のディジタル−アナログ変換器に所定のディジタル信号を入力したときの前記第１のディジタル−アナログ変換器からの出力電圧が、第１の許容範囲となるように、前記第１の負荷抵抗をレーザトリミングする工程を含み、
前記第２工程は、
前記第１，第２のディジタル−アナログ変換器に前記所定のディジタル信号を入力したときの前記第１，第２のディジタル−アナログ変換器からの各出力電圧の電位差が、第２の許容範囲となるように、前記第２の負荷抵抗をレーザトリミングする工程を含むことができる。
【００３１】
この方法によれば、基準となる第１のディジタル−アナログ変換器の出力と調整対象の第２のディジタル−アナログ変換器の出力を、等しい環境温度条件にて同時に測定している。従って、Ｎ個のディジタル−アナログ変換器及びＮ個の振幅調整用抵抗器の特性が温度飽和するまで待機することなく、レーザトリミングを開始できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を図面に基づいて説明する。
【００３３】
（映像表示装置の説明）
図１は本発明を適用した映像表示装置の一例としての液晶表示装置のブロック図である。この液晶表示装置は、電気光学装置の一例としての液晶パネル１００、走査回路１０１及び映像信号処理回路１０２を有する。
【００３４】
映像信号処理回路１０２は、相展開回路（シリアル−パラレル変換回路）１０３と、ディジタル極性反転回路１０４と、第１〜第６のディジタル−アナログ変換器１１１〜１１６と、第１〜第６のオペアンプ１５１〜１５６とを有する。
【００３５】
第１〜第６のＤ／Ａ変換器１１１〜１１６の出力線１１１Ａ〜１１６Ａ途中には、第１〜第６のＤ／Ａ変換器１１１〜１１６から出力されるアナログ信号の出力振幅を調整する第１〜第６の振幅調整用抵抗器１２１〜１２６がＧＮＤ端子との間に接続されている。また、第１〜第６のオペアンプ１５１〜１５６は、そのマイナス端子にバイアス信号１０５が入力され、プラス端子には第１〜第６のＤ／Ａ変換器１１１〜１１６の各出力線１１１Ａ〜１１６Ａが接続されている。
【００３６】
第１〜第６のオペアンプ１５１〜１５６には、第１〜第６のゲイン設定用抵抗器１６１〜１６６が接続されている。ここで、第１のオペアンプ１５１を例に挙げれば、この第１のオペアンプ１５１に接続された第１のゲイン設定用抵抗器１６１は、第１の抵抗器１３１と第２の抵抗器１４１とを有し、その各抵抗値でオペアンプ１５１のゲインが設定される。
【００３７】
ここで、入力抵抗である第１の抵抗器１３１の抵抗値をＲ１とし、帰還抵抗である第２の抵抗器１４１の抵抗値をＲ２とする。オペアンプ１５１のプラス端子への入力をＶｉｎ、マイナス端子への入力をＶｂｉａｓとすると、オペアンプ１５１の出力Ｖｏｕｔは下記の式（１）の通りとなる。
【００３８】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）・Ｖｉｎ＋（Ｒ２／Ｒ１）・Ｖｂｉａｓ
…（１）
第２〜第６のゲイン設定用抵抗器１６２〜１６６も同様に、第１の抵抗器１３２〜１３６と第２の抵抗器１４２〜１４６とを有する。
【００３９】
（映像信号処理回路の動作説明）
図１に示す相展開回路１０３では、図１４に示すように、シリアルのディジタル映像信号Ｄを、パラレルのディジタル映像信号Ｄ１〜Ｄ６に相展開（シリアル−パラレル変換）するものである。ディジタル映像信号Ｄ１〜Ｄ６は、それぞれが例えば８ビットにより画像の階調レベルを示す信号である。
【００４０】
極性反転、Ｄ／Ａ変換及び増幅の各動作を、図８（Ａ）〜図８（Ｃ）を参照して説明する。
【００４１】
図８（Ａ）は、例えばディジタル映像信号Ｄ１を模式的に示し、各フレーム内でヘキサ値で００ｈからＦＦｈに階調値が段階的に変化する信号を示している。図８（Ａ）では説明の便宜上、階調値をアナログ的に図示している。
【００４２】
図８（Ａ）に示すディジタル映像信号Ｄ１は、極性反転回路１０４にてディジタル的に極性反転される。ここで、ディジタル映像信号Ｄ１は１水平走査期間毎に極性反転される。一方、図示しないディジタル映像信号Ｄ２〜Ｄ６も同様に１水平走査期間毎に極性反転される。なお、バイアス信号１０５は、映像信号の極性反転に同期してその電圧レベルが反転する。例えば、Ｄ１’がｍ水平走査期間のときは、バイアス信号１０５はHighレベル、（ｍ＋１）水平走査期間のときはLowレベルに反転する。このようにするとき、出力Ｖ１は図８（Ｃ）のようになる。デジタル映像信号Ｄ１,Ｄ２,.....は、液晶パネル１００を水平走査線毎に極性を反転させて交流駆動（ライン反転駆動）する場合は、パラレル出力される映像信号は同一極性となるようにされ、表示ドット毎に極性を反転させて交流駆動（ドット反転駆動）する場合は、パラレル出力される映像信号Ｄ１〜Ｄ６は交互に極性を逆にして出力される。
【００４３】
ディジタル映像信号Ｄ１を１水平走査期間毎に極性反転された信号Ｄ１’は、図８（Ｂ）の通りとなる。図８（Ｂ）において、ｍ水平走査期間目の信号は極性反転されず、（ｍ＋１）水平走査期間目の信号が極性反転されている。
【００４４】
ここでいう「極性」とは、液晶パネル１００の画素に印加される電界の向きであり、信号の極性を反転するとは、画素に印加される電界の向きを反転するように、信号位相を変化させることを意味する。
【００４５】
ここで、ディジタル極性反転の方法として、例えば次の２つの方法を挙げることができる。その一つは、ディジタル値の論理を反転することであり、例えば２ビットのデータ（１，１）を（０，０）にすることである。他の一つは、２進数であるディジタル値の２の補数をとることであり、例えば２ビットのデータ（１，１）を（０，１）にすることである。こうすると、図８（Ａ）に示すディジタル映像信号Ｄ１は、図８（Ｂ）に示すディジタル映像信号Ｄ１’に変換される。なお、液晶パネル１００がアクティブマトリクス型液晶パネルの場合であって、画素スイッチが薄膜トランジスタ（ＴＦＴ）で構成される場合には、対向（共通）電極の電位を基準として、画素に印加される電圧の極性が反転される。画素スイッチをＭＩＭ（金属−絶縁−金属）とした場合には、増幅器１５１〜１５６より出力されるアナログ映像信号の振幅の中間電位を基準として、画素に印加される電圧の極性が反転される。
【００４６】
図１に示すＤ／Ａ変換器１１１は、図８（Ｂ）に模式的に示すディジタル映像信号Ｄ１’が入力され、これをディジタル−アナログ変換して出力する。なお、このアナログ信号Ａ１は、図８（Ｂ）に模式的に示すディジタル信号Ｄ１’と同様と考えてよい。
【００４７】
図１に示す振幅調整用抵抗器１２１は、例えば図８（Ｂ）に示す信号Ａ１の振幅Ａを調整するものである。同一のディジタル信号が各々のＤ／Ａ変換器１１１〜１１６に入力された場合に、増幅器１５１〜１５６に実質的に同じ振幅のアナログ信号Ａ１〜Ａ６が入力されるように、各々の振幅調整用抵抗器１２１〜１２６の抵抗値が調整される。なお、振幅調整用抵抗器１２１〜１２６の抵抗値の調整方法については後述する。
【００４８】
図１に示す増幅器１５１は、振幅調整されたアナログ信号Ａ１がプラス端子に入力され、バイアス信号１０５がマイナス端子に入力され、式（１）に従って増幅された信号Ｖ１を出力する。この信号Ｖ１を図８（Ｃ）に示す。
【００４９】
図８（Ｃ）に示すように、信号Ｖ１は例えば、ｍ水平走査期間目の水平走査期間における第１極性での駆動時には、黒レベルが１．５Ｖ、白レベルが５Ｖであり、（ｍ＋１）水平走査期間目における第２極性での駆動時には黒レベルが１０．５Ｖ、白レベルが７Ｖとなる。
【００５０】
ここで、式（１）から明らかなように、アナログ信号Ａ１に対するゲインは（１＋Ｒ２／Ｒ１）であり、バイアス信号１０５に対するゲインは（Ｒ２／Ｒ１）である。従って、増幅器１５１のゲインは、第１の抵抗器１３１の抵抗値Ｒ１と第２の抵抗値Ｒ２の絶対値には関係なく、抵抗比（Ｒ２／Ｒ１）にのみ依存することが分かる。従って、増幅器１５１〜１５６にて抵抗比（Ｒ２／Ｒ１）が一定であれば、増幅器１５１〜１５６のゲインを一定にすることができる。
【００５１】
そして、本実施の形態では、増幅器１５１〜１５６にて抵抗比（Ｒ２／Ｒ１）が一定となるように形成し、第１の抵抗器１３１〜１３６及び第２の抵抗器１４１〜１４６の抵抗値を可変とせず、固定としている。
【００５２】
このために、対となる第１の抵抗器１３１と第２の抵抗器１４１は、同一基板上にて、同一の製造工程を用いて形成されている。こうすると、第１，第２の抵抗器１３１，１４１を構成する抵抗層は、同一材料にてほぼ同一厚さにて形成され、しかもその幅及び長さはマスク精度に依存して精度高く確保できる。このため、第１の抵抗器１３１の抵抗値（Ｒ１）と第２の抵抗器１４１の抵抗値（Ｒ２）との抵抗比（Ｒ２／Ｒ１）の精度が高まる。他の組の第１の抵抗器１３２〜１３６と第２の抵抗器１４２〜１４６も同様にして形成することで、対となる第１，第２の抵抗器の抵抗比（Ｒ２／Ｒ１）を精度高く形成できる。結果として、オペアンプ１５１〜１５６にそれぞれ接続される各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）を実質的に等しくできる。
【００５３】
ここで、第１，第２の抵抗器のための製造工程は、半導体製造プロセスにて確立されている技術を利用することができる。例えば、絶縁基板上に多結晶シリコン層を形成し、イオンドーピングして抵抗層を形成する。その後、リソグラフィ工程を実施し、レジスト塗布、露光、現像、パターニングのためのエッチングを施せば、抵抗比（Ｒ２／Ｒ１）が一定の第１，第２の抵抗器を製造することができる。また、半導体基板表面にイオンドーピングして、抵抗層を形成したり、半導体基板上の絶縁層上に多結晶シリコンの抵抗層を形成したりすることによっても、抵抗比が一定の第１,第２の抵抗器を製造することができる。
【００５４】
（各増幅器のゲインの違いによる画質への影響についての考察）
図８（Ｃ）に示す例では、液晶パネル１００の各画素に電圧を印加して駆動する際には、白表示と黒表示との印加電圧差は３．５Ｖである。階調データが一般的な８ビットの場合には、２５６階調表示となり、１階調毎の電位差は３．５Ｖ÷２５６≒１４ｍＶとなる。
【００５５】
ここで、人間の視覚は対数特性であるため、白領域での１階調差の判別は困難であるが、中間調から黒までの表示領域では１階調差を判別できる。従って、ディジタル階調入力値が５０％入力値（中間調表示）の時にオペアンプ１５１からの出力と他との間に１４ｍＶ以上の電位差が生ずると、縦状に間隔をおいて輝度むらが生ずることになる。上記の場合、ディジタル階調入力値が１００％入力値（黒表示）の時には、オペアンプ１５１からの出力は他と比べて２８ｍＶ以上の電位差となり、黒表示の時の輝度むらはより著しい。
【００５６】
ところで、Ｄ／Ａ変換器は一般的には±３％程度の出力のばらつきがあり、最大相対誤差は６％となる。このため、２つのＤ／Ａ変換器の出力間の電位差は最大で、３．５Ｖ×０．０６＝２１０ｍＶにもなってしまう。このため、出力調整を行わないと、輝度むらがかなり目立つことになる。
【００５７】
ここで、輝度むらを防止するには、１００％入力値の時の各オペアンプ間での出力の誤差を、（２８ｍＶ／３．５Ｖ）×１００＝０．８％以内に抑えればよいことになる。そして、各オペアンプ間の出力は上述した通り抵抗比（Ｒ２／Ｒ１）に依存するため、この各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）の誤差を０．８％以内に抑えればよいことになる。
【００５８】
本実施の形態では、上述の通り既に確立された半導体製造技術の精度に依存させて各組のゲイン設定用抵抗器１６１〜１６６を構成する第１，第２の抵抗器を製造しているので、各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）の誤差を０．８％以内に抑えることが可能となる。事実、本実施の形態では抵抗比（Ｒ２／Ｒ１）を±０．０５％とすることができた。このためオペアンプ出力間の最大相対誤差を０．１％に抑えることができ、輝度むらを解消することができた。
【００５９】
ただし、この結果を得るためには、オペアンプ１５１〜１５６に入力されるアナログ信号Ａ１の電圧振幅がほぼ一定であることが必要である。このために、本実施の形態では、振幅調整用抵抗器１２１〜１２６の抵抗値を製造工程にて調整可能としている。この調整方法に関しては後述する。
【００６０】
（ハイブリッドＩＣの説明）
図２は、図１に示す映像信号処理回路１０２のうちの、第１〜第４のオペアンプ１５１〜１５４と、それに接続される第１〜第４のゲイン設定用抵抗器１６１〜１６４の回路図である。図３は、図１に示す映像信号処理回路１０２が搭載されるハイブリッドＩＣ１９０の側面図である。
【００６１】
第１〜第４のゲイン設定用抵抗器１６１〜１６４は、図３に示すように、第１の基板１７１に先に述べたような半導体製造技術を用いて形成され、樹脂モールドされた第１の回路パッケージ１７０内に収容されている。この第１〜第４のゲイン設定用抵抗器１６１〜１６４を構成する第１の抵抗器１３１〜１３４及び第２の抵抗器１４１〜１４４は、第１の回路パッケージ１７０より露出する第１の端子１７２に接続されている。
【００６２】
一方、第１〜第４のオペアンプ１５１〜１５４は、図３に示す第２の基板（半導体基板）１８１に半導体製造プロセスを用いて形成され、樹脂モールドされた第２の回路パッケージ１８０内に収容されている。第１〜第４のオペアンプ１５１〜１５４は、第２の回路パッケージ１８０より露出する第２の端子１８２に接続されている。
【００６３】
これら第１，第２の回路パッケージ１７０，１８０は、図３に示すメイン基板１９１に搭載されている。しかも、第１の回路パッケージ１７０はメイン基板１９１の裏面に搭載され、第２の回路パッケージ１８０はメイン基板１９１の表面にて第１の回路パッケージ１７０と対向して搭載されている。
【００６４】
図３に示すように、ハイブリッドＩＣ１９０のメイン基板１９１には裏面の配線パターン１９２と、表面の配線パターン１９３と、表裏面の配線パターン１９２，１９３を接続する複数のスルーホール１９４が形成されている。
【００６５】
そして、第１の回路パッケージ１７０の第１の端子１７１は配線パターン１９２に接続され、第２の回路パッケージ１８０の第２の端子１８１は配線パターン１９３に接続されている。
【００６６】
これにより、図２に示すように第１〜第４のオペアンプ１５１〜１５４と第１〜第４のゲイン設定用抵抗器１６１〜１６４とを、配線パターン１９２，１９３及びスルーホール１９４を介して接続することができる。
【００６７】
なお、本実施の形態では、ｋ＝４組のゲイン設定用抵抗器１６１〜１６４を搭載して第１の回路パッケージ１７０を構成しているが、第１の回路パッケージ１７０に搭載されるゲイン設定用抵抗器の数を変更しても良い。図１に示す６組全てのゲイン設定用抵抗器を第１の回路パッケージ１７０に搭載することももちろん可能である。
【００６８】
図３に示すハイブリッドＩＣには、さらに第３の回路パッケージ２００を搭載することもできる。この第３の回路パッケージ２００には、第３の基板（半導体基板）２０１に形成された例えば第１〜第６のＤ／Ａ変換器１１１〜１１６と、それらに接続される振幅調整用抵抗器１２１〜１２６とが収容され、第３の端子２０２を露出させた状態で樹脂モールドされている。
【００６９】
この他、相展開回路１０３またはディジタル極性反転回路１０４をハイブリッドＩＣ１９０に内蔵させることもできる。
【００７０】
ここで、図３のような構造とした場合には、従来のようにゲイン設定用抵抗器のうちの第２の抵抗器を可変抵抗器として基板に実装したものと比較して、各段の小スペース化を達成できる。従って、この液晶表示装置が小型機器に内蔵される場合に有利となる。
【００７１】
また、図３の構造により、オペアンプとゲイン設定用抵抗器とを接続する配線長は最短となる。従って、オペアンプとゲイン設定用抵抗器を結ぶ配線にノイズが重畳する虞が低減し、Ｓ／Ｎが向上する。しかも、オペアンプとゲイン設定用抵抗器とを結ぶ配線から高周波が放射されることもなくなり、周辺回路に与えるノイズの影響も低減する。
【００７２】
（ハイブリッドＩＣの変形例）
図４は、図２とは異なり、第１の抵抗器１３１〜１３４を第１の回路パッケージ１７０Ａに搭載し、第２の抵抗器１４１〜１４４を第２の回路パッケージ１７０Ｂに搭載した変形例を示している。また、オペアンプ１５１〜１５４は第３の回路パッケージ１８０Ｃに搭載される。
【００７３】
こうすると、第１の抵抗器１３１〜１３４は、同一の製造プロセスを経て製造されるので、その各抵抗値は実質的に等しくなる。同様に、第２の抵抗器１４１〜１４４も、同一の製造プロセスを経て製造されるので、その各抵抗値は実質的に等しくなる。結果として、第１の抵抗器１３１〜１３４の抵抗値Ｒ１と第２の抵抗器１４１〜１４４の抵抗値Ｒ２との抵抗比（Ｒ２／Ｒ１）をほぼ一定にすることができる。よって、オペアンプ１５１〜１５４のゲインをほぼ一定にできる。なお、第１の回路パッケージ１７０Ａと第２の回路パッケージ１７０Ｂは図３に図示される１７０の位置に並べて実装される。
【００７４】
（振幅調整用抵抗器の構成及びその抵抗値の調整方法）
図１に示すＤ／Ａ変換器１１１〜１１６は電流出力型を使用しており、振幅調整用抵抗器１２１〜１２６が負荷抵抗として接続されている。従って、入力データ値に比例した定電流Ｉ１〜Ｉ６が振幅調整用抵抗器１２１〜１２６に流れ込み、その抵抗値と定電流値との積に等しい出力電圧Ａ１〜Ａ６が得られる。すなわち、
Ｄ／Ａ変換器１１１〜１１６は入力ディジタル信号に応じた電流を出力する定電流源となる。
【００７５】
ここで、振幅調整用抵抗器１２１〜１２６は、図５に示す形状を備えている。図５は、レーザトリミングされた振幅調整用抵抗器１２１を示している。この抵抗器１２１は、絶縁性基板又は半導体基板３００上に多結晶シリコンからなる抵抗層３０１が形成されて成り、その抵抗層３０１の対向辺に交互に複数の切り欠き部３０２がレーザトリミングにより形成されている。振幅調整用抵抗器１２１〜１２６を形成する抵抗層３０１のそれぞれは、同一材料、同一厚さ、同一長さ及び同一幅を持つように、半導体製造技術により形成されている。従って、振幅調整用抵抗器１２１〜１２６を形成する抵抗層３０１の各抵抗値は、図５に示す切り欠き部３０２の数及び大きさによって異なり、その数または大きさが増大するほど実質的な抵抗層の断面積が小さくなるので、抵抗値は高くなる。このため、振幅調整用抵抗器１２１〜１２６の初期の抵抗値を、実際に必要とされる抵抗値よりも低く設定しておけば、レーザトリミングによって所望の抵抗値を得ることができる。
【００７６】
次に、図５に示す抵抗層３０１のレーザトリミング方法について説明する。まず、図１に示す第１〜第６のＤ／Ａ変換器１１１〜１１６の全てに、１００％入力値となるディジタル信号を入力させ、それぞれの振幅調整用抵抗器１２１〜１２６を介して得られる出力電圧Ａ１〜Ａ６をモニタする。モニタされた出力電圧Ａ１〜Ａ６にばらつきがあれば、それらの間の電位差が所定の範囲におさまるように、振幅調整用抵抗器１２１〜１２６にレーザトリミングを施す。このレーザトリミング工程はフィードバック制御により自動化されており、正確かつ短時間に調整が終了する。
【００７７】
ここで、既存のレーザ装置を用いてレーザトリミングした後の出力電圧のばらつきは±０．１％程度となり、環境変動を含めたトータルのばらつきも±０．３％（最大相対誤差で０．６％）に止めることができる。
【００７８】
以上のことから、Ｄ／Ａ変換出力間の最大相対誤差が０．６％であり、先に説明したオペアンプ出力間の最大相対誤差を０．１％であることから、各ライン間の最大相対誤差は０．７％となる。従って、先に説明した目標値０．８％以内を達成することができる。
【００７９】
ここで、図３に示すように、振幅調整用抵抗器１２１〜１２６を第３の回路パッケージ２００内に収容しておけば、耐環境性が向上するため、オペアンプ１５１〜１５６の出力電圧のばらつきをより低減できる効果がある。
【００８０】
なお、Ｄ／Ａ変換器として電圧出力型を使用しても上記の調整が可能であることは言うまでもない。
【００８１】
（レーザトリミング方法の変形例）
図６は、レーザトリミング方法の変形例を説明するためのブロック図である。図６は、第１のＤ／Ａ変換器１１１に接続された振幅調整用抵抗器１２１についてのレーザトリミングが終了した後に、第２のＤ／Ａ変換器１１２に接続された振幅調整用抵抗器１２２についてのレーザトリミングを実施している工程を示している。最初にレーザトリミングされた振幅調整用抵抗器１２１の抵抗値は、１００％入力値が入力された第１のＤ／Ａ変換器１１１からの出力電圧Ａ１が所定の電圧範囲に収まるように設定される。この設定は、図６に示す電圧測定器４００とレーザ制御装置４０２とレーザ照射器４０３とを用いて行われる。
【００８２】
図６に示すように、第２のＤ／Ａ変換器１１２に接続された振幅調整用抵抗器１２２のレーザトリミングの際には、電圧測定器４０１により、第１のＤ／Ａ変換器１１１の出力と第２のＤ／Ａ変換器１１２の出力との電位差Ｖ＝Ａ２−Ａ１を測定する。このとき、第１，第２のＤ／Ａ変換器１１１，１１２には同一値が入力されていることはもちろんである。そして、レーザ制御装置４０２は、その電位差Ｖが所定の許容範囲例えばほぼ零となるように、振幅調整用抵抗器１２２をレーザトリミングする。以降、他の振幅調整用抵抗器１２３〜１２６のレーザトリミングを、第３〜第６のＤ／Ａ変換器１１３〜１１６の各々の出力Ａ３〜Ａ６と、第１のＤ／Ａ変換器１１１の出力Ａ１との間の電位差をほぼ零とするように実施すればよい。
【００８３】
こうすると、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗１２１〜１２６の特性が温度飽和するまで待機することなく、レーザトリミング工程を速やかに開始できる利点がある。
【００８４】
すなわち、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６は温度係数を有するため、時間経過に伴い部品の発熱によって温度上昇すると、第１〜第６のＤ／Ａ変換器１１１〜１１６の出力Ａ１〜Ａ６の電圧が温度上昇過程にて変化する。従って、前述したように、第１〜第６のＤ／Ａ変換器１１１〜１１６に接続された振幅調整用抵抗器１２１〜１２６を一つづつレーザトリミングする際の各回の測定電圧に相違が生ずる。従って、この場合には第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６の特性が温度飽和するまで待機する必要があった。
【００８５】
一方、本変形例によれば、基準となる例えば第１のＤ／Ａ変換器１１１の出力Ａ１と調整対象の例えば第２のＤ／Ａ変換器１１２の出力Ａ２を、等しい温度条件にて同時に測定している。従って、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６の特性が温度飽和するまで待機する必要はない。
【００８６】
なお、最初に調整されるＤ／Ａ変換器は、第１のＤ／Ａ変換器１１１に限らず任意に選択でき、その後の調整順序も任意に選択できる。
【００８７】
（映像信号処理回路の変形例）
図７に示す映像信号処理回路１０２Ａは、図１に示す映像信号処理回路１０２と相違して、ディジタル極性反転回路１０４の代わりに、アナログ極性反転回路１０６を有する。この場合、Ｄ／Ａ変換器１１１〜１１６から出力される信号Ａ１’〜Ａ６’は、極性反転前のアナログ映像信号となる。アナログ極性反転回路１０６は、アナログ映像信号Ａ１’〜Ａ６’が入力され、所定の周期にてある基準電位に対して極性が正負で反転されたアナログ映像信号Ａ１〜Ａ６を出力する。
【００８８】
このアナログ映像信号Ａ１〜Ａ６は、図８（Ｃ）に模式的に示すものと同じである。このように、本発明の映像信号処理回路は、極性反転をディジタルまたはアナログのいずれで行っても良い。なお、図７に示す映像表示装置は、特に説明しない部分の構成は、図１に説明した映像表示装置と同一構成である。
【００８９】
（電子機器の説明）
上述の液晶表示装置を用いて構成される電子機器は、図９に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は上述した映像信号処理回路１０２と同一である。この表示情報処理回路１００２には、さらにガンマ補正回路、クランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００９０】
このような構成の電子機器として、図１０に示す液晶プロジェクタ、図１１に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１２に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００９１】
図１０に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型表示装置であり、例えばプリズム方式の光学系を用いている。
【００９２】
図１０において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００９３】
図１１に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００９４】
図１２に示すページャ１３００は、金属製フレーム１３０２内に、液晶パネル基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶パネル基板１３０４と回路基板１３０８とを接続するものである。
【００９５】
ここで、液晶パネル基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図９に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶パネル基板１３０４に搭載されない回路は、液晶パネル基板の外付け回路とされ、図１２の場合には回路基板１３０８に搭載できる。
【００９６】
図１２はページャの構成を示すものであるから、液晶パネル基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶パネル基板１３０４である。あるいは、液晶パネル基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶パネル基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１３に示すように、液晶パネル基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【００９７】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、他の電気光学装置であるエレクトロルミネッセンス、プラズマディスプレー装置、デジタルミラーデバイスにも適用可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る映像信号処理回路を含む液晶表示装置のブロック図である。
【図２】図１に示す映像信号処理回路のうちのｋ組のゲイン設定用抵抗器を搭載した第１の回路パッケージと、ｋ個のオペアンプを搭載した第２の回路パッケージとの接続を示す回路図である。
【図３】図２に示す第１，第２の回路パッケージを搭載したハイブリッドＩＣの側面図である。
【図４】図２の変形例を示す回路図である。
【図５】レーザトリミングされた振幅調整用抵抗器の平面図である。
【図６】レーザトリミング装置のブロック図である。
【図７】図１の変形例を示すブロック図である。
【図８】（Ａ）〜（Ｃ）は、相展開されたディジタル映像信号、極性反転信号及び増幅されたアナログ映像信号を模式的に示す図である。
【図９】本発明に係る映像表示装置の一例である液晶表示装置のブロック図である。
【図１０】本発明に係る電子機器の一例であるカラープロジェクタの概略説明図である。
【図１１】本発明に係る電子機器の一例であるパーソナルコンピュータの概略斜視図である。
【図１２】本発明に係る電子機器の一例であるページャの分解斜視図である。
【図１３】本発明に係る映像信号処理回路をＴＣＰに搭載した例を示す概略斜視図である。
【図１４】パラレル−シリアル変換を模式的に示す図である。
【図１５】従来の液晶表示装置のブロック図である。
【符号の説明】
【００９９】
１５１〜１５６ Ｎ個の増幅器、１６１〜１６６ Ｎ個のゲイン設定用抵抗器、１７０ 第１の回路パッケージ、１７２ 第１の端子、１８０ 第２の回路パッケージ、１８２ 第２の端子、１９１ メイン基板、１９２，２９３ 配線パターン、１９４ スルーホール
【技術分野】
【０００１】
本発明は、シリアルの映像信号をパラレルに変換し、各パラレル映像信号をディジタル−アナログ変換、増幅して出力する映像信号処理回路並びにそれを用いた映像表示装置及び電子機器に関する。なお、本発明における映像信号は、画像信号と等価なものとして扱う。
【背景技術】
【０００２】
例えば液晶表示を行うにあたり、表示画面の画素数が増加すると共に画素データの転送周波数が高くなり、標準的な画素密度であるＳＶＧＡ（８００×６００画素）で４０ＭＨｚ、高画素密度となるＸＧＡ（１０２４×７６８画素）では６５ＭＨｚになる。一方、液晶素子への書き込み応答周波数は、サンプリングスイッチとしてＴＦＴ（Thin Film Transister）を用いた場合には７〜８ＭＨｚである。そこで、シリアルの映像信号をＮ本のパラレル信号に変換し、転送周波数を１／ＮとしてＴＦＴにて応答可能な周波数まで下げている（特開平８−３５２３５８、ＷＯ９７／０８６７７、ＷＯ９７／４９０８０参照）。
【０００３】
ここで、映像信号のシリアル−パラレル変換は相展開と称される。図１４に模式的に示すように、シリアル入力データＤは、例えば４０ＭＨｚの基準クロックＣＬＫに従って転送されるシリアルの画像データａ１，ａ２，…を有する。相展開回路では、画像データａ１，ａ２，…が、シフトレジスタとラッチ回路とにより、そのデータ伝送周期が元の６倍となるように展開され、相展開された映像信号Ｄ１，Ｄ２，…Ｄ６がパラレルで出力される。
【０００４】
図１４の方式は６相展開と称され、低画素密度であるＳＶＧＡの場合に用いられる。このときの書き込み周波数は６．７ＭＨｚとなる。一方、高画素密度であるＸＧＡの場合には１２相展開が用いられ、このときの書き込み周波数は５．４ＭＨｚとなる。
【０００５】
この相展開回路を含む従来の映像信号処理回路を用いた液晶表示装置を図１５に示す。図１５において、液晶パネル５００は、走査回路５０１からの走査信号と映像信号処理回路５０２からのデータ信号とが供給されて駆動される。
【０００６】
映像信号処理回路５０２は、相展開回路５０３と、極性反転回路５０４と、ディジタル−アナログ変換器（以下、Ｄ／Ａ変換器と略記する）５１１〜５１６と、オペアンプ５５１〜５５６とを有する。
【０００７】
Ｄ／Ａ変換器５１１〜５１６の出力線５１１Ａ〜５１６Ａ途中には、Ｄ／Ａ変換器５１１〜５１６から出力されるアナログ信号の出力振幅を調整する可変抵抗器５２１〜５２６が接続されている。また、オペアンプ５５１〜５５６は、そのマイナス端子にバイアス信号線５０５が共通接続され、プラス端子にはＤ／Ａ変換器５１１〜５１６の各出力線５１１Ａ〜５１６Ａが接続されている。
【０００８】
オペアンプ５５１〜５５６には、ゲイン設定用抵抗器５３１〜５３６、５４１〜５４６が接続されている。なお、一方のゲイン設定用抵抗器５４１〜５４６は可変抵抗器で構成される。
【０００９】
ここで、図１５に示す液晶パネルの全面に同一中間調の表示を行う場合を考える。オペアンプ５５１〜５５６の出力は、液晶パネル５００の縦方向の信号ラインにそれぞれ接続されている。このため、例えばオペアンプ５５１からのみ他のオペアンプ５５２〜５５６とは異なる電圧が出力されると、液晶パネル５００には６本毎に縦すじ状の模様が現れて表示品質が損なわれる。
【００１０】
このために、図１５に示す従来の映像信号処理回路５０２では、Ｄ／Ａ変換器５１１〜５１６に接続された可変抵抗器５２１〜５２６と、オペアンプ５５１〜５５６に接続された可変抵抗器５４１〜５４６をそれぞれマニュアルで調整していた。
【００１１】
近年、液晶表示画面の大型化、高精細化あるいはカラー画像化に伴い、その画素数も増加する傾向にあり、図１５に示す可変抵抗器の数は画素数の増加と共に増大する。
【００１２】
例えば、ＸＧＡのカラー表示では、可変抵抗器の数は、
１２（相展開数）×３（Ｒ，Ｇ，Ｂ）×２（一ラインの可変抵抗器の数）＝７２
となる。
【００１３】
このような多数の可変抵抗器を必要とすることから、部品コストが上昇するばかりか、マニュアルによる抵抗値調整に人手と時間を要する。結果として、映像信号処理回路あるいは液晶表示装置がコストアップする。また、調整した抵抗値が経時的に変化することもあり、これにより輝度むらが徐々に発生する虞もあり、画像品質の点からも改善の必要があった。
【特許文献１】特開平８−３５２３５８号公報
【特許文献２】国際公開第９７／０８６７７号明細書
【特許文献３】国際公開第９７／４９０８０号明細書
【特許文献４】特開平７−２７１３３２号公報
【特許文献５】特開平６−７５２０４号公報
【特許文献６】特開平３−１５７００９号公報
【特許文献７】特開昭６４−３５４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の目的は、抵抗器の実装面積を縮小し、さらにはＳ／Ｎの向上と放射ノイズの低減を図ることができる映像信号処理回路並びにそれを用いた映像表示装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る映像信号処理回路は、シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
前記第１の基板及びｋ（１＜ｋ≦Ｎ）組の前記ゲイン設定用抵抗器を、前記ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子を露出させて樹脂モールド内に収容した第１の回路パッケージと、
ｋ個の前記増幅器を、前記ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、
前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板と、
を有し、
前記メイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有し、
前記メイン基板の片面に前記第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、前記複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続されていることを特徴とする。
【００１６】
第１の基板及びｋ組のゲイン設定用抵抗器を、ｋ組のゲイン設定用抵抗器に接続される複数の端子（第１の端子）を露出させて樹脂モールド内に収容した回路パッケージ（第１の回路パッケージ）とすると、ｋ組のゲイン設定用抵抗器の抵抗比に対する環境変動の影響が低減される。
【００１７】
また、ｋ個の増幅器を、ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、第１の回路パッケージと第２の回路パッケージとを搭載するメイン基板と、を設けて、ハイブリッドＩＣ化することができる。このメイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有する。メイン基板の片面に第１の回路パッケージが搭載され、他の片面に第２の回路パッケージが搭載され、複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続される。こうすると、増幅器とゲイン設定用抵抗器とを接続する配線が交差せず、しかもその配線長を短くできる。このため、増幅器とゲイン設定用抵抗器とを接続する配線にノイズが重畳しにくく、Ｓ／Ｎが向上する。また、増幅器とゲイン設定用抵抗器とを接続する配線より高周波が放射されにくく、周辺回路に与えるノイズの影響を低減できる。
【００１８】
第１の回路パッケージと第２の回路パッケージとは、メイン基板を挟んで対向する位置に搭載されていることが好ましい。増幅器とゲイン設定用抵抗器とを接続する配線の長さを最短にできる。
【００１９】
ｋ個のディジタル−アナログ変換器及びｋ個の振幅調整用抵抗器を第３の回路パッケージに収容し、第３の回路パッケージをメイン基板に搭載することが好ましい。こうすると、映像処理回路をより小型化できる。
【００２０】
本発明の映像表示回路は、上述した構成を有する映像信号処理回路と、この映像信号処理回路から出力されるアナログ映像信号に基づいて駆動される電気光学装置と、を含んで構成される。また、本発明に係る電子機器は、この映像表示装置を含んで構成される。
【００２１】
ここで、好ましい実施形態に係る映像信号処理回路は、シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
を有し、
前記Ｎ組のゲイン設定用抵抗器の各々は第１，第２の抵抗器を含み、前記第１，第２の抵抗器は、同一の製造工程によって第１の基板に形成されて、前記Ｎ組のゲイン設定用抵抗器の各々の抵抗値を調整不要とすることができる。
【００２２】
また、この好ましい実施形態では、ゲイン設定用抵抗器を構成する第１，第２の抵抗器の抵抗比を、何等の調整を要せずに各組にて実質的に同一できる。この第１，第２の抵抗器は同一の製造工程によって同一基板に形成されるため、例えば露光時のマスク精度に依存して高精度に製造できる。各組の第１，第２の抵抗器の抵抗比が実質的に同一であると、何等の調整を要せずにＮ個の増幅器のゲインも実質的に同一となる。このため、表示画面上にてパラレル出力本数毎に縦すじ状の輝度むらが生ずることを防止できる。
【００２３】
さらに、Ｎ個のディジタル−アナログ変換器の各々の出力線にそれぞれ接続されて、各々のアナログ映像信号の振幅を調整するＮ個の振幅調整用抵抗器をさらに有することができる。この場合、Ｎ個の振幅調整用抵抗器の各々は、レーザトリミングによって抵抗値がそれぞれ調整されている。
【００２４】
こうすると、Ｎ個の増幅器に入力される各々のアナログ映像信号の振幅が実質的に等しくされる。このことによっても、表示画面上にてパラレル出力本数毎に縦すじ状の輝度むらが生ずることを防止できる。特に、可変抵抗器の可動部を治具にてマニュアル調整する従来技術と比較すれば、レーザトリミングされた抵抗器は、抵抗値の自動調整が可能となって作業負担が大幅に軽減される。また、レーザトリミングされた抵抗器は経時的な抵抗値の変動も生じないので、経時的に輝度むらが発生して画質が劣化することもない。
【００２５】
好ましい実施形態では、シリアル−パラレル変換器とＮ個のディジタル−アナログ変換器の間にディジタル極性反転回路を設けるか、あるいは、Ｎ個のディジタル−アナログ変換器とＮ個の増幅器との間にアナログ極性反転回路を設けることができる。
【００２６】
この場合、Ｎ個の増幅器の各々は、第１，第２の入力端を有するオペアンプにて構成され、オペアンプの前記第１の入力端にはアナログ映像信号が入力され、オペアンプの第２の入力端には極性反転用バイアス信号が入力される。
【００２７】
こうすると、極性反転用バイアス信号のレベルシフト量も、第１，第２の抵抗器の抵抗比によって定まるため、そのレベルシフト量をＮ個の増幅器にて実質的に等しくできる。
【００２８】
第１の基板上には、ｋ（１＜ｋ≦Ｎ）組のゲイン調整用抵抗器を形成することができる。換言すれば、２組以上のゲイン調整用抵抗器を構成する第１，第２の抵抗器を第１の基板上に構成できる。こうすると、ｋ組のゲイン調整用抵抗器の抵抗比の精度がさらに高まる。
【００２９】
他の好ましい実施形態として、ｋ（１＜ｋ≦Ｎ）個の第１の抵抗器を同一の製造工程によって第１の基板に形成し、ｋ個の第２の抵抗器を同一の製造工程によって第２の基板に形成してもよい。こうすると、Ｋ個の第１の抵抗器の各抵抗値が実質的に等しくなり、Ｋ個の第２の抵抗器の各抵抗値も実質的に等しくなる。結果として、ｋ組のゲイン設定用抵抗器の抵抗比を実質的に等しくできる。
【００３０】
さらに他の好ましい実施形態であって、複数のディジタル−アナログ変換器よりそれぞれ出力されるアナログ映像信号の振幅を調整する方法は、
前記複数のディジタル−アナログ変換器の中の任意の第１のディジタル−アナログ変換器に接続された第１の負荷抵抗をレーザトリミングする第１工程と、
前記複数のディジタル−アナログ変換器の中の任意の第２のディジタル−アナログ変換器に接続された第２の負荷抵抗をレーザトリミングする第２工程と、
を有し、
前記第１工程は、
前記第１のディジタル−アナログ変換器に所定のディジタル信号を入力したときの前記第１のディジタル−アナログ変換器からの出力電圧が、第１の許容範囲となるように、前記第１の負荷抵抗をレーザトリミングする工程を含み、
前記第２工程は、
前記第１，第２のディジタル−アナログ変換器に前記所定のディジタル信号を入力したときの前記第１，第２のディジタル−アナログ変換器からの各出力電圧の電位差が、第２の許容範囲となるように、前記第２の負荷抵抗をレーザトリミングする工程を含むことができる。
【００３１】
この方法によれば、基準となる第１のディジタル−アナログ変換器の出力と調整対象の第２のディジタル−アナログ変換器の出力を、等しい環境温度条件にて同時に測定している。従って、Ｎ個のディジタル−アナログ変換器及びＮ個の振幅調整用抵抗器の特性が温度飽和するまで待機することなく、レーザトリミングを開始できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を図面に基づいて説明する。
【００３３】
（映像表示装置の説明）
図１は本発明を適用した映像表示装置の一例としての液晶表示装置のブロック図である。この液晶表示装置は、電気光学装置の一例としての液晶パネル１００、走査回路１０１及び映像信号処理回路１０２を有する。
【００３４】
映像信号処理回路１０２は、相展開回路（シリアル−パラレル変換回路）１０３と、ディジタル極性反転回路１０４と、第１〜第６のディジタル−アナログ変換器１１１〜１１６と、第１〜第６のオペアンプ１５１〜１５６とを有する。
【００３５】
第１〜第６のＤ／Ａ変換器１１１〜１１６の出力線１１１Ａ〜１１６Ａ途中には、第１〜第６のＤ／Ａ変換器１１１〜１１６から出力されるアナログ信号の出力振幅を調整する第１〜第６の振幅調整用抵抗器１２１〜１２６がＧＮＤ端子との間に接続されている。また、第１〜第６のオペアンプ１５１〜１５６は、そのマイナス端子にバイアス信号１０５が入力され、プラス端子には第１〜第６のＤ／Ａ変換器１１１〜１１６の各出力線１１１Ａ〜１１６Ａが接続されている。
【００３６】
第１〜第６のオペアンプ１５１〜１５６には、第１〜第６のゲイン設定用抵抗器１６１〜１６６が接続されている。ここで、第１のオペアンプ１５１を例に挙げれば、この第１のオペアンプ１５１に接続された第１のゲイン設定用抵抗器１６１は、第１の抵抗器１３１と第２の抵抗器１４１とを有し、その各抵抗値でオペアンプ１５１のゲインが設定される。
【００３７】
ここで、入力抵抗である第１の抵抗器１３１の抵抗値をＲ１とし、帰還抵抗である第２の抵抗器１４１の抵抗値をＲ２とする。オペアンプ１５１のプラス端子への入力をＶｉｎ、マイナス端子への入力をＶｂｉａｓとすると、オペアンプ１５１の出力Ｖｏｕｔは下記の式（１）の通りとなる。
【００３８】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）・Ｖｉｎ＋（Ｒ２／Ｒ１）・Ｖｂｉａｓ
…（１）
第２〜第６のゲイン設定用抵抗器１６２〜１６６も同様に、第１の抵抗器１３２〜１３６と第２の抵抗器１４２〜１４６とを有する。
【００３９】
（映像信号処理回路の動作説明）
図１に示す相展開回路１０３では、図１４に示すように、シリアルのディジタル映像信号Ｄを、パラレルのディジタル映像信号Ｄ１〜Ｄ６に相展開（シリアル−パラレル変換）するものである。ディジタル映像信号Ｄ１〜Ｄ６は、それぞれが例えば８ビットにより画像の階調レベルを示す信号である。
【００４０】
極性反転、Ｄ／Ａ変換及び増幅の各動作を、図８（Ａ）〜図８（Ｃ）を参照して説明する。
【００４１】
図８（Ａ）は、例えばディジタル映像信号Ｄ１を模式的に示し、各フレーム内でヘキサ値で００ｈからＦＦｈに階調値が段階的に変化する信号を示している。図８（Ａ）では説明の便宜上、階調値をアナログ的に図示している。
【００４２】
図８（Ａ）に示すディジタル映像信号Ｄ１は、極性反転回路１０４にてディジタル的に極性反転される。ここで、ディジタル映像信号Ｄ１は１水平走査期間毎に極性反転される。一方、図示しないディジタル映像信号Ｄ２〜Ｄ６も同様に１水平走査期間毎に極性反転される。なお、バイアス信号１０５は、映像信号の極性反転に同期してその電圧レベルが反転する。例えば、Ｄ１’がｍ水平走査期間のときは、バイアス信号１０５はHighレベル、（ｍ＋１）水平走査期間のときはLowレベルに反転する。このようにするとき、出力Ｖ１は図８（Ｃ）のようになる。デジタル映像信号Ｄ１,Ｄ２,.....は、液晶パネル１００を水平走査線毎に極性を反転させて交流駆動（ライン反転駆動）する場合は、パラレル出力される映像信号は同一極性となるようにされ、表示ドット毎に極性を反転させて交流駆動（ドット反転駆動）する場合は、パラレル出力される映像信号Ｄ１〜Ｄ６は交互に極性を逆にして出力される。
【００４３】
ディジタル映像信号Ｄ１を１水平走査期間毎に極性反転された信号Ｄ１’は、図８（Ｂ）の通りとなる。図８（Ｂ）において、ｍ水平走査期間目の信号は極性反転されず、（ｍ＋１）水平走査期間目の信号が極性反転されている。
【００４４】
ここでいう「極性」とは、液晶パネル１００の画素に印加される電界の向きであり、信号の極性を反転するとは、画素に印加される電界の向きを反転するように、信号位相を変化させることを意味する。
【００４５】
ここで、ディジタル極性反転の方法として、例えば次の２つの方法を挙げることができる。その一つは、ディジタル値の論理を反転することであり、例えば２ビットのデータ（１，１）を（０，０）にすることである。他の一つは、２進数であるディジタル値の２の補数をとることであり、例えば２ビットのデータ（１，１）を（０，１）にすることである。こうすると、図８（Ａ）に示すディジタル映像信号Ｄ１は、図８（Ｂ）に示すディジタル映像信号Ｄ１’に変換される。なお、液晶パネル１００がアクティブマトリクス型液晶パネルの場合であって、画素スイッチが薄膜トランジスタ（ＴＦＴ）で構成される場合には、対向（共通）電極の電位を基準として、画素に印加される電圧の極性が反転される。画素スイッチをＭＩＭ（金属−絶縁−金属）とした場合には、増幅器１５１〜１５６より出力されるアナログ映像信号の振幅の中間電位を基準として、画素に印加される電圧の極性が反転される。
【００４６】
図１に示すＤ／Ａ変換器１１１は、図８（Ｂ）に模式的に示すディジタル映像信号Ｄ１’が入力され、これをディジタル−アナログ変換して出力する。なお、このアナログ信号Ａ１は、図８（Ｂ）に模式的に示すディジタル信号Ｄ１’と同様と考えてよい。
【００４７】
図１に示す振幅調整用抵抗器１２１は、例えば図８（Ｂ）に示す信号Ａ１の振幅Ａを調整するものである。同一のディジタル信号が各々のＤ／Ａ変換器１１１〜１１６に入力された場合に、増幅器１５１〜１５６に実質的に同じ振幅のアナログ信号Ａ１〜Ａ６が入力されるように、各々の振幅調整用抵抗器１２１〜１２６の抵抗値が調整される。なお、振幅調整用抵抗器１２１〜１２６の抵抗値の調整方法については後述する。
【００４８】
図１に示す増幅器１５１は、振幅調整されたアナログ信号Ａ１がプラス端子に入力され、バイアス信号１０５がマイナス端子に入力され、式（１）に従って増幅された信号Ｖ１を出力する。この信号Ｖ１を図８（Ｃ）に示す。
【００４９】
図８（Ｃ）に示すように、信号Ｖ１は例えば、ｍ水平走査期間目の水平走査期間における第１極性での駆動時には、黒レベルが１．５Ｖ、白レベルが５Ｖであり、（ｍ＋１）水平走査期間目における第２極性での駆動時には黒レベルが１０．５Ｖ、白レベルが７Ｖとなる。
【００５０】
ここで、式（１）から明らかなように、アナログ信号Ａ１に対するゲインは（１＋Ｒ２／Ｒ１）であり、バイアス信号１０５に対するゲインは（Ｒ２／Ｒ１）である。従って、増幅器１５１のゲインは、第１の抵抗器１３１の抵抗値Ｒ１と第２の抵抗値Ｒ２の絶対値には関係なく、抵抗比（Ｒ２／Ｒ１）にのみ依存することが分かる。従って、増幅器１５１〜１５６にて抵抗比（Ｒ２／Ｒ１）が一定であれば、増幅器１５１〜１５６のゲインを一定にすることができる。
【００５１】
そして、本実施の形態では、増幅器１５１〜１５６にて抵抗比（Ｒ２／Ｒ１）が一定となるように形成し、第１の抵抗器１３１〜１３６及び第２の抵抗器１４１〜１４６の抵抗値を可変とせず、固定としている。
【００５２】
このために、対となる第１の抵抗器１３１と第２の抵抗器１４１は、同一基板上にて、同一の製造工程を用いて形成されている。こうすると、第１，第２の抵抗器１３１，１４１を構成する抵抗層は、同一材料にてほぼ同一厚さにて形成され、しかもその幅及び長さはマスク精度に依存して精度高く確保できる。このため、第１の抵抗器１３１の抵抗値（Ｒ１）と第２の抵抗器１４１の抵抗値（Ｒ２）との抵抗比（Ｒ２／Ｒ１）の精度が高まる。他の組の第１の抵抗器１３２〜１３６と第２の抵抗器１４２〜１４６も同様にして形成することで、対となる第１，第２の抵抗器の抵抗比（Ｒ２／Ｒ１）を精度高く形成できる。結果として、オペアンプ１５１〜１５６にそれぞれ接続される各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）を実質的に等しくできる。
【００５３】
ここで、第１，第２の抵抗器のための製造工程は、半導体製造プロセスにて確立されている技術を利用することができる。例えば、絶縁基板上に多結晶シリコン層を形成し、イオンドーピングして抵抗層を形成する。その後、リソグラフィ工程を実施し、レジスト塗布、露光、現像、パターニングのためのエッチングを施せば、抵抗比（Ｒ２／Ｒ１）が一定の第１，第２の抵抗器を製造することができる。また、半導体基板表面にイオンドーピングして、抵抗層を形成したり、半導体基板上の絶縁層上に多結晶シリコンの抵抗層を形成したりすることによっても、抵抗比が一定の第１,第２の抵抗器を製造することができる。
【００５４】
（各増幅器のゲインの違いによる画質への影響についての考察）
図８（Ｃ）に示す例では、液晶パネル１００の各画素に電圧を印加して駆動する際には、白表示と黒表示との印加電圧差は３．５Ｖである。階調データが一般的な８ビットの場合には、２５６階調表示となり、１階調毎の電位差は３．５Ｖ÷２５６≒１４ｍＶとなる。
【００５５】
ここで、人間の視覚は対数特性であるため、白領域での１階調差の判別は困難であるが、中間調から黒までの表示領域では１階調差を判別できる。従って、ディジタル階調入力値が５０％入力値（中間調表示）の時にオペアンプ１５１からの出力と他との間に１４ｍＶ以上の電位差が生ずると、縦状に間隔をおいて輝度むらが生ずることになる。上記の場合、ディジタル階調入力値が１００％入力値（黒表示）の時には、オペアンプ１５１からの出力は他と比べて２８ｍＶ以上の電位差となり、黒表示の時の輝度むらはより著しい。
【００５６】
ところで、Ｄ／Ａ変換器は一般的には±３％程度の出力のばらつきがあり、最大相対誤差は６％となる。このため、２つのＤ／Ａ変換器の出力間の電位差は最大で、３．５Ｖ×０．０６＝２１０ｍＶにもなってしまう。このため、出力調整を行わないと、輝度むらがかなり目立つことになる。
【００５７】
ここで、輝度むらを防止するには、１００％入力値の時の各オペアンプ間での出力の誤差を、（２８ｍＶ／３．５Ｖ）×１００＝０．８％以内に抑えればよいことになる。そして、各オペアンプ間の出力は上述した通り抵抗比（Ｒ２／Ｒ１）に依存するため、この各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）の誤差を０．８％以内に抑えればよいことになる。
【００５８】
本実施の形態では、上述の通り既に確立された半導体製造技術の精度に依存させて各組のゲイン設定用抵抗器１６１〜１６６を構成する第１，第２の抵抗器を製造しているので、各組のゲイン設定用抵抗器１６１〜１６６の抵抗比（Ｒ２／Ｒ１）の誤差を０．８％以内に抑えることが可能となる。事実、本実施の形態では抵抗比（Ｒ２／Ｒ１）を±０．０５％とすることができた。このためオペアンプ出力間の最大相対誤差を０．１％に抑えることができ、輝度むらを解消することができた。
【００５９】
ただし、この結果を得るためには、オペアンプ１５１〜１５６に入力されるアナログ信号Ａ１の電圧振幅がほぼ一定であることが必要である。このために、本実施の形態では、振幅調整用抵抗器１２１〜１２６の抵抗値を製造工程にて調整可能としている。この調整方法に関しては後述する。
【００６０】
（ハイブリッドＩＣの説明）
図２は、図１に示す映像信号処理回路１０２のうちの、第１〜第４のオペアンプ１５１〜１５４と、それに接続される第１〜第４のゲイン設定用抵抗器１６１〜１６４の回路図である。図３は、図１に示す映像信号処理回路１０２が搭載されるハイブリッドＩＣ１９０の側面図である。
【００６１】
第１〜第４のゲイン設定用抵抗器１６１〜１６４は、図３に示すように、第１の基板１７１に先に述べたような半導体製造技術を用いて形成され、樹脂モールドされた第１の回路パッケージ１７０内に収容されている。この第１〜第４のゲイン設定用抵抗器１６１〜１６４を構成する第１の抵抗器１３１〜１３４及び第２の抵抗器１４１〜１４４は、第１の回路パッケージ１７０より露出する第１の端子１７２に接続されている。
【００６２】
一方、第１〜第４のオペアンプ１５１〜１５４は、図３に示す第２の基板（半導体基板）１８１に半導体製造プロセスを用いて形成され、樹脂モールドされた第２の回路パッケージ１８０内に収容されている。第１〜第４のオペアンプ１５１〜１５４は、第２の回路パッケージ１８０より露出する第２の端子１８２に接続されている。
【００６３】
これら第１，第２の回路パッケージ１７０，１８０は、図３に示すメイン基板１９１に搭載されている。しかも、第１の回路パッケージ１７０はメイン基板１９１の裏面に搭載され、第２の回路パッケージ１８０はメイン基板１９１の表面にて第１の回路パッケージ１７０と対向して搭載されている。
【００６４】
図３に示すように、ハイブリッドＩＣ１９０のメイン基板１９１には裏面の配線パターン１９２と、表面の配線パターン１９３と、表裏面の配線パターン１９２，１９３を接続する複数のスルーホール１９４が形成されている。
【００６５】
そして、第１の回路パッケージ１７０の第１の端子１７１は配線パターン１９２に接続され、第２の回路パッケージ１８０の第２の端子１８１は配線パターン１９３に接続されている。
【００６６】
これにより、図２に示すように第１〜第４のオペアンプ１５１〜１５４と第１〜第４のゲイン設定用抵抗器１６１〜１６４とを、配線パターン１９２，１９３及びスルーホール１９４を介して接続することができる。
【００６７】
なお、本実施の形態では、ｋ＝４組のゲイン設定用抵抗器１６１〜１６４を搭載して第１の回路パッケージ１７０を構成しているが、第１の回路パッケージ１７０に搭載されるゲイン設定用抵抗器の数を変更しても良い。図１に示す６組全てのゲイン設定用抵抗器を第１の回路パッケージ１７０に搭載することももちろん可能である。
【００６８】
図３に示すハイブリッドＩＣには、さらに第３の回路パッケージ２００を搭載することもできる。この第３の回路パッケージ２００には、第３の基板（半導体基板）２０１に形成された例えば第１〜第６のＤ／Ａ変換器１１１〜１１６と、それらに接続される振幅調整用抵抗器１２１〜１２６とが収容され、第３の端子２０２を露出させた状態で樹脂モールドされている。
【００６９】
この他、相展開回路１０３またはディジタル極性反転回路１０４をハイブリッドＩＣ１９０に内蔵させることもできる。
【００７０】
ここで、図３のような構造とした場合には、従来のようにゲイン設定用抵抗器のうちの第２の抵抗器を可変抵抗器として基板に実装したものと比較して、各段の小スペース化を達成できる。従って、この液晶表示装置が小型機器に内蔵される場合に有利となる。
【００７１】
また、図３の構造により、オペアンプとゲイン設定用抵抗器とを接続する配線長は最短となる。従って、オペアンプとゲイン設定用抵抗器を結ぶ配線にノイズが重畳する虞が低減し、Ｓ／Ｎが向上する。しかも、オペアンプとゲイン設定用抵抗器とを結ぶ配線から高周波が放射されることもなくなり、周辺回路に与えるノイズの影響も低減する。
【００７２】
（ハイブリッドＩＣの変形例）
図４は、図２とは異なり、第１の抵抗器１３１〜１３４を第１の回路パッケージ１７０Ａに搭載し、第２の抵抗器１４１〜１４４を第２の回路パッケージ１７０Ｂに搭載した変形例を示している。また、オペアンプ１５１〜１５４は第３の回路パッケージ１８０Ｃに搭載される。
【００７３】
こうすると、第１の抵抗器１３１〜１３４は、同一の製造プロセスを経て製造されるので、その各抵抗値は実質的に等しくなる。同様に、第２の抵抗器１４１〜１４４も、同一の製造プロセスを経て製造されるので、その各抵抗値は実質的に等しくなる。結果として、第１の抵抗器１３１〜１３４の抵抗値Ｒ１と第２の抵抗器１４１〜１４４の抵抗値Ｒ２との抵抗比（Ｒ２／Ｒ１）をほぼ一定にすることができる。よって、オペアンプ１５１〜１５４のゲインをほぼ一定にできる。なお、第１の回路パッケージ１７０Ａと第２の回路パッケージ１７０Ｂは図３に図示される１７０の位置に並べて実装される。
【００７４】
（振幅調整用抵抗器の構成及びその抵抗値の調整方法）
図１に示すＤ／Ａ変換器１１１〜１１６は電流出力型を使用しており、振幅調整用抵抗器１２１〜１２６が負荷抵抗として接続されている。従って、入力データ値に比例した定電流Ｉ１〜Ｉ６が振幅調整用抵抗器１２１〜１２６に流れ込み、その抵抗値と定電流値との積に等しい出力電圧Ａ１〜Ａ６が得られる。すなわち、
Ｄ／Ａ変換器１１１〜１１６は入力ディジタル信号に応じた電流を出力する定電流源となる。
【００７５】
ここで、振幅調整用抵抗器１２１〜１２６は、図５に示す形状を備えている。図５は、レーザトリミングされた振幅調整用抵抗器１２１を示している。この抵抗器１２１は、絶縁性基板又は半導体基板３００上に多結晶シリコンからなる抵抗層３０１が形成されて成り、その抵抗層３０１の対向辺に交互に複数の切り欠き部３０２がレーザトリミングにより形成されている。振幅調整用抵抗器１２１〜１２６を形成する抵抗層３０１のそれぞれは、同一材料、同一厚さ、同一長さ及び同一幅を持つように、半導体製造技術により形成されている。従って、振幅調整用抵抗器１２１〜１２６を形成する抵抗層３０１の各抵抗値は、図５に示す切り欠き部３０２の数及び大きさによって異なり、その数または大きさが増大するほど実質的な抵抗層の断面積が小さくなるので、抵抗値は高くなる。このため、振幅調整用抵抗器１２１〜１２６の初期の抵抗値を、実際に必要とされる抵抗値よりも低く設定しておけば、レーザトリミングによって所望の抵抗値を得ることができる。
【００７６】
次に、図５に示す抵抗層３０１のレーザトリミング方法について説明する。まず、図１に示す第１〜第６のＤ／Ａ変換器１１１〜１１６の全てに、１００％入力値となるディジタル信号を入力させ、それぞれの振幅調整用抵抗器１２１〜１２６を介して得られる出力電圧Ａ１〜Ａ６をモニタする。モニタされた出力電圧Ａ１〜Ａ６にばらつきがあれば、それらの間の電位差が所定の範囲におさまるように、振幅調整用抵抗器１２１〜１２６にレーザトリミングを施す。このレーザトリミング工程はフィードバック制御により自動化されており、正確かつ短時間に調整が終了する。
【００７７】
ここで、既存のレーザ装置を用いてレーザトリミングした後の出力電圧のばらつきは±０．１％程度となり、環境変動を含めたトータルのばらつきも±０．３％（最大相対誤差で０．６％）に止めることができる。
【００７８】
以上のことから、Ｄ／Ａ変換出力間の最大相対誤差が０．６％であり、先に説明したオペアンプ出力間の最大相対誤差を０．１％であることから、各ライン間の最大相対誤差は０．７％となる。従って、先に説明した目標値０．８％以内を達成することができる。
【００７９】
ここで、図３に示すように、振幅調整用抵抗器１２１〜１２６を第３の回路パッケージ２００内に収容しておけば、耐環境性が向上するため、オペアンプ１５１〜１５６の出力電圧のばらつきをより低減できる効果がある。
【００８０】
なお、Ｄ／Ａ変換器として電圧出力型を使用しても上記の調整が可能であることは言うまでもない。
【００８１】
（レーザトリミング方法の変形例）
図６は、レーザトリミング方法の変形例を説明するためのブロック図である。図６は、第１のＤ／Ａ変換器１１１に接続された振幅調整用抵抗器１２１についてのレーザトリミングが終了した後に、第２のＤ／Ａ変換器１１２に接続された振幅調整用抵抗器１２２についてのレーザトリミングを実施している工程を示している。最初にレーザトリミングされた振幅調整用抵抗器１２１の抵抗値は、１００％入力値が入力された第１のＤ／Ａ変換器１１１からの出力電圧Ａ１が所定の電圧範囲に収まるように設定される。この設定は、図６に示す電圧測定器４００とレーザ制御装置４０２とレーザ照射器４０３とを用いて行われる。
【００８２】
図６に示すように、第２のＤ／Ａ変換器１１２に接続された振幅調整用抵抗器１２２のレーザトリミングの際には、電圧測定器４０１により、第１のＤ／Ａ変換器１１１の出力と第２のＤ／Ａ変換器１１２の出力との電位差Ｖ＝Ａ２−Ａ１を測定する。このとき、第１，第２のＤ／Ａ変換器１１１，１１２には同一値が入力されていることはもちろんである。そして、レーザ制御装置４０２は、その電位差Ｖが所定の許容範囲例えばほぼ零となるように、振幅調整用抵抗器１２２をレーザトリミングする。以降、他の振幅調整用抵抗器１２３〜１２６のレーザトリミングを、第３〜第６のＤ／Ａ変換器１１３〜１１６の各々の出力Ａ３〜Ａ６と、第１のＤ／Ａ変換器１１１の出力Ａ１との間の電位差をほぼ零とするように実施すればよい。
【００８３】
こうすると、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗１２１〜１２６の特性が温度飽和するまで待機することなく、レーザトリミング工程を速やかに開始できる利点がある。
【００８４】
すなわち、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６は温度係数を有するため、時間経過に伴い部品の発熱によって温度上昇すると、第１〜第６のＤ／Ａ変換器１１１〜１１６の出力Ａ１〜Ａ６の電圧が温度上昇過程にて変化する。従って、前述したように、第１〜第６のＤ／Ａ変換器１１１〜１１６に接続された振幅調整用抵抗器１２１〜１２６を一つづつレーザトリミングする際の各回の測定電圧に相違が生ずる。従って、この場合には第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６の特性が温度飽和するまで待機する必要があった。
【００８５】
一方、本変形例によれば、基準となる例えば第１のＤ／Ａ変換器１１１の出力Ａ１と調整対象の例えば第２のＤ／Ａ変換器１１２の出力Ａ２を、等しい温度条件にて同時に測定している。従って、第１〜第６のＤ／Ａ変換器１１１〜１１６及び振幅調整用抵抗器１２１〜１２６の特性が温度飽和するまで待機する必要はない。
【００８６】
なお、最初に調整されるＤ／Ａ変換器は、第１のＤ／Ａ変換器１１１に限らず任意に選択でき、その後の調整順序も任意に選択できる。
【００８７】
（映像信号処理回路の変形例）
図７に示す映像信号処理回路１０２Ａは、図１に示す映像信号処理回路１０２と相違して、ディジタル極性反転回路１０４の代わりに、アナログ極性反転回路１０６を有する。この場合、Ｄ／Ａ変換器１１１〜１１６から出力される信号Ａ１’〜Ａ６’は、極性反転前のアナログ映像信号となる。アナログ極性反転回路１０６は、アナログ映像信号Ａ１’〜Ａ６’が入力され、所定の周期にてある基準電位に対して極性が正負で反転されたアナログ映像信号Ａ１〜Ａ６を出力する。
【００８８】
このアナログ映像信号Ａ１〜Ａ６は、図８（Ｃ）に模式的に示すものと同じである。このように、本発明の映像信号処理回路は、極性反転をディジタルまたはアナログのいずれで行っても良い。なお、図７に示す映像表示装置は、特に説明しない部分の構成は、図１に説明した映像表示装置と同一構成である。
【００８９】
（電子機器の説明）
上述の液晶表示装置を用いて構成される電子機器は、図９に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は上述した映像信号処理回路１０２と同一である。この表示情報処理回路１００２には、さらにガンマ補正回路、クランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００９０】
このような構成の電子機器として、図１０に示す液晶プロジェクタ、図１１に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１２に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００９１】
図１０に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型表示装置であり、例えばプリズム方式の光学系を用いている。
【００９２】
図１０において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００９３】
図１１に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００９４】
図１２に示すページャ１３００は、金属製フレーム１３０２内に、液晶パネル基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶パネル基板１３０４と回路基板１３０８とを接続するものである。
【００９５】
ここで、液晶パネル基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図９に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶パネル基板１３０４に搭載されない回路は、液晶パネル基板の外付け回路とされ、図１２の場合には回路基板１３０８に搭載できる。
【００９６】
図１２はページャの構成を示すものであるから、液晶パネル基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶パネル基板１３０４である。あるいは、液晶パネル基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶パネル基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１３に示すように、液晶パネル基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【００９７】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、他の電気光学装置であるエレクトロルミネッセンス、プラズマディスプレー装置、デジタルミラーデバイスにも適用可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る映像信号処理回路を含む液晶表示装置のブロック図である。
【図２】図１に示す映像信号処理回路のうちのｋ組のゲイン設定用抵抗器を搭載した第１の回路パッケージと、ｋ個のオペアンプを搭載した第２の回路パッケージとの接続を示す回路図である。
【図３】図２に示す第１，第２の回路パッケージを搭載したハイブリッドＩＣの側面図である。
【図４】図２の変形例を示す回路図である。
【図５】レーザトリミングされた振幅調整用抵抗器の平面図である。
【図６】レーザトリミング装置のブロック図である。
【図７】図１の変形例を示すブロック図である。
【図８】（Ａ）〜（Ｃ）は、相展開されたディジタル映像信号、極性反転信号及び増幅されたアナログ映像信号を模式的に示す図である。
【図９】本発明に係る映像表示装置の一例である液晶表示装置のブロック図である。
【図１０】本発明に係る電子機器の一例であるカラープロジェクタの概略説明図である。
【図１１】本発明に係る電子機器の一例であるパーソナルコンピュータの概略斜視図である。
【図１２】本発明に係る電子機器の一例であるページャの分解斜視図である。
【図１３】本発明に係る映像信号処理回路をＴＣＰに搭載した例を示す概略斜視図である。
【図１４】パラレル−シリアル変換を模式的に示す図である。
【図１５】従来の液晶表示装置のブロック図である。
【符号の説明】
【００９９】
１５１〜１５６ Ｎ個の増幅器、１６１〜１６６ Ｎ個のゲイン設定用抵抗器、１７０ 第１の回路パッケージ、１７２ 第１の端子、１８０ 第２の回路パッケージ、１８２ 第２の端子、１９１ メイン基板、１９２，２９３ 配線パターン、１９４ スルーホール
【特許請求の範囲】
【請求項１】
シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
ｋ（１＜ｋ≦Ｎ）組の前記ゲイン設定用抵抗器を、前記ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子を露出させて樹脂モールド内に収容した第１の回路パッケージと、
ｋ個の前記増幅器を、前記ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、
前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板と、
を有し、
前記メイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有し、
前記メイン基板の片面に前記第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、前記複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続されていることを特徴とする映像信号処理回路。
【請求項２】
請求項１において、
前記第１の回路パッケージと前記第２の回路パッケージとは、前記メイン基板を挟んで対向する位置に搭載されていることを特徴とする映像信号処理回路。
【請求項３】
請求項１または２において、
前記ｋ個のディジタル−アナログ変換器及び前記ｋ個の振幅調整用抵抗器を収容した第３の回路パッケージがさらに設けられ、
前記第３の回路パッケージは前記メイン基板に搭載されていることを特徴とする映像信号処理回路。
【請求項４】
請求項１乃至３のいずれかに記載の映像信号処理回路と、
前記映像信号処理回路から出力されるアナログ映像信号に基づいて駆動される電気光学装置と、
を有することを特徴とする映像表示装置。
【請求項５】
請求項４に記載の映像表示装置を有することを特徴とする電子機器。
【請求項１】
シリアルのディジタル映像信号をＮ個のパラレルのディジタル映像信号に変換するシリアル−パラレル変換器と、
前記Ｎ個のパラレルのディジタル映像信号をそれぞれアナログ映像信号に変換するＮ個のディジタル−アナログ変換器と、
前記Ｎ個のディジタル−アナログ変換器からの前記アナログ映像信号をそれぞれ増幅して出力するＮ個の増幅器と、
前記Ｎ個の増幅器の各々に接続されて、前記Ｎ個の増幅器の各々のゲインを設定するＮ組のゲイン設定用抵抗器と、
ｋ（１＜ｋ≦Ｎ）組の前記ゲイン設定用抵抗器を、前記ｋ組のゲイン設定用抵抗器に接続される複数の第１の端子を露出させて樹脂モールド内に収容した第１の回路パッケージと、
ｋ個の前記増幅器を、前記ｋ個の増幅器に接続される複数の第２の端子を露出させて樹脂モールド内に収容した第２の回路パッケージと、
前記第１の回路パッケージと前記第２の回路パッケージとを搭載するメイン基板と、
を有し、
前記メイン基板は、両面に形成された配線パターンと、前記メイン基板を貫通する複数のスルーホールとを有し、
前記メイン基板の片面に前記第１の回路パッケージが搭載され、他の片面に前記第２の回路パッケージが搭載され、前記複数の第１，第２の端子は前記複数のスルーホールを介してそれぞれ接続されていることを特徴とする映像信号処理回路。
【請求項２】
請求項１において、
前記第１の回路パッケージと前記第２の回路パッケージとは、前記メイン基板を挟んで対向する位置に搭載されていることを特徴とする映像信号処理回路。
【請求項３】
請求項１または２において、
前記ｋ個のディジタル−アナログ変換器及び前記ｋ個の振幅調整用抵抗器を収容した第３の回路パッケージがさらに設けられ、
前記第３の回路パッケージは前記メイン基板に搭載されていることを特徴とする映像信号処理回路。
【請求項４】
請求項１乃至３のいずれかに記載の映像信号処理回路と、
前記映像信号処理回路から出力されるアナログ映像信号に基づいて駆動される電気光学装置と、
を有することを特徴とする映像表示装置。
【請求項５】
請求項４に記載の映像表示装置を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−１１９６１０（Ｐ２００６−１１９６１０Ａ）
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願番号】特願２００５−２６３９７１（Ｐ２００５−２６３９７１）
【出願日】平成１７年９月１２日（２００５．９．１２）
【分割の表示】特願平１１−５０５４４８の分割
【原出願日】平成１０年６月３０日（１９９８．６．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年５月１１日（２００６．５．１１）
【国際特許分類】
【出願日】平成１７年９月１２日（２００５．９．１２）
【分割の表示】特願平１１−５０５４４８の分割
【原出願日】平成１０年６月３０日（１９９８．６．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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