映像再生装置
【課題】映像再生装置において、スケーラ設定用のパラメータをスケーラに高速に送信できるようにして、スケーラの設定に要する時間を短縮する。
【解決手段】ＳｏＣ制御プログラムを格納したＮＡＮＤ型フラッシュメモリ１０に、スケーラ８の設定用のパラメタを格納した上で、メモリ１０の接続先をＳｏＣ２とスケーラ８との間で切り換えるためのバスＳＷ１１、１２を設けた。これにより、スケーラ起動時に、バスＳＷ１１とバスＳＷ１２によって、メモリ１０の接続先をスケーラ８に切り換えて、メモリ１０に格納されたスケーラ設定用のパラメタを、メモリ１０からパラレルデータ転送でスケーラ８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ８に高速に送信できる。
【解決手段】ＳｏＣ制御プログラムを格納したＮＡＮＤ型フラッシュメモリ１０に、スケーラ８の設定用のパラメタを格納した上で、メモリ１０の接続先をＳｏＣ２とスケーラ８との間で切り換えるためのバスＳＷ１１、１２を設けた。これにより、スケーラ起動時に、バスＳＷ１１とバスＳＷ１２によって、メモリ１０の接続先をスケーラ８に切り換えて、メモリ１０に格納されたスケーラ設定用のパラメタを、メモリ１０からパラレルデータ転送でスケーラ８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ８に高速に送信できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）とスケーラとを備えた映像再生装置に関する。
【背景技術】
【０００２】
従来から、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、このＳｏＣから入力された再生処理後の映像信号に対してスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号を表示装置に出力するスケーラとを備えた映像再生装置が知られている。この種の映像再生装置では、スケーラの起動時に、通常、回路間のシリアル通信方式の一種であるＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）通信により、ＳｏＣ側からスケーラ側に、スケーラ設定用のパラメータが送信されて、スケーラの設定が行われる。
【０００３】
次に、図３を参照して、映像再生装置がＢＤプレーヤである場合における従来のスケーラの設定処理について、詳述する。図３に示される従来例のＳｏＣ１０２とスケーラ１０８とを備えたＢＤプレーヤ１０１では、ＳｏＣ１０２とスケーラ１０８との間が、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）との伝送用のデータ（信号）ラインＬ１０１と、（本来はＳｏＣ１０２からスケーラ１０８への制御信号伝送用のラインである）Ｉ２Ｃ通信用の制御（信号）ラインＬ１０２とで接続されている。
【０００４】
また、ＳｏＣ１０２（のＣＰＵ１０３）を動作させるためのプログラム（ＳｏＣ制御プログラム）は、ＮＡＮＤ型フラッシュメモリ１１０等のパラレルデータ転送可能なメモリに格納されており、このプログラムは、装置の起動時に、ＳｏＣ１０２によって読み込まれて、ＳｏＣ内部のＲＡＭ１０５に格納される。そして、ＳｏＣ１０２によるＳｏＣ制御プログラムの読み込みが完了して、ＳｏＣ１０２の起動が完了すると、ＳｏＣ１０２は、上記のＩ２Ｃ通信用の制御ラインＬ１０２を介して、スケーラ１０８に、スケーラ設定用のパラメータを送信して、スケーラ１０８の設定を行う。
【０００５】
ところで、スケーラを有する光ディスク再生装置の分野において、光ディスクに記録されている複数の解像度の映像データを１つの特定の解像度の映像データに変換する第１のスケーラと、特定の解像度に変換された映像データを、指定される解像度の映像データに変換する第２のスケーラとを備え、光ディスクに記録された１つの連続した映像の中に異なる解像度の映像が含まれている場合であっても、映像の連続性が途切れることなく、かつ広範囲の解像度変換が可能なものが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１４１３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記図３で説明したＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置では、スケーラ設定用のパラメータのデータ量が、シリアルデータ転送で送信するには多過ぎるため、スケーラの設定が完了して、表示装置に映像信号を出力すること（出画）ができるようになるまでに、時間がかかるという問題があった。
【０００８】
なお、上記特許文献１に記載された発明では、上記の問題を解消することはできない。
【０００９】
本発明は、上記課題を解決するものであり、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができるようにして、スケーラの設定に要する時間を短縮することが可能な映像再生装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項1の発明は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、前記ＳｏＣから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、前記ＳｏＣを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、前記メモリの接続先を、前記ＳｏＣと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、前記メモリは、前記ＳｏＣを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納するものである。
【００１１】
請求項２の発明は、請求項１に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なフラッシュメモリであるものである。
【００１２】
請求項３の発明は、請求項２に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なＮＡＮＤ型フラッシュメモリであるものである。
【００１３】
請求項４の発明は、請求項１乃至３のいずれか一項に記載の映像再生装置において、前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有するものである。
【発明の効果】
【００１４】
請求項１の発明によれば、スケーラの起動時に、メモリ接続先切換手段によって、メモリの接続先をスケーラに切り換えて、メモリに格納されたスケーラの設定用のパラメタを、メモリからパラレルデータ転送でスケーラに送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができる。これにより、スケーラの設定に要する時間を短縮することができるので、装置の起動時に、表示装置に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。また、メモリの接続先をＳｏＣとスケーラのいずれかに切り換えるためのメモリ接続先切換手段を設けたことにより、ＳｏＣを動作させるためのプログラムの格納用のメモリを、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００１５】
また、請求項２の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、パラレルデータ転送可能なフラッシュメモリを用いたことにより、上記に記載の効果を的確に得ることができる。
【００１６】
また、請求項３の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、上記請求項２の効果に加えて、装置全体の製造コストの削減を図ることができる。
【００１７】
また、請求項４の発明によれば、メモリ接続先切換手段として、半導体素子から構成されたバススイッチを用いるようにしたことにより、簡単な制御で、メモリの接続先を切り換えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る映像再生装置であるＢＤプレーヤの電気的ブロック構成図。
【図２】本発明の第２の実施形態に係る映像再生装置であるＴＶ受像機の電気的ブロック構成図。
【図３】従来例のＳｏＣとスケーラとを備えたＢＤプレーヤの電気的ブロック構成図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照して説明する。第１の実施形態では、本発明の映像再生装置がＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）プレーヤである場合における例について説明する。図１は、第１の実施形態による映像再生装置であるＢＤプレーヤ１を示す。ＢＤプレーヤ１は、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）に光を照射して得られる反射光を読み取り光として電気信号に変換する光ピックアップユニット（Ｏｐｔｉｃａｌ Ｐｉｃｋｕｐ Ｕｎｉｔ：以下、「ＯＰＵ」という）６を有し、このＯＰＵ６とＢＤとを駆動することにより、ＢＤに記録されたデータ（図中のＤｉｓｋデータ）を読み出すディスクドライブ７を備えている。
【００２０】
また、ＢＤプレーヤ１は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）２と、このＳｏＣ２から入力された再生処理後の映像信号に対して、この映像信号をテレビジョン受像機（以下、ＴＶ受像機という）等の表示装置の画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号（とＳｏＣ２から入力された音声信号と）を表示装置に出力するスケーラ８とを備えている。
【００２１】
上記のＳｏＣ２は、装置全体の制御を行うＣＰＵ３と、ディスクドライブ７で読み出された映像、音声等のデータをデコードして、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）とを生成するデコーダ４と、装置の起動時にＳｏＣ制御プログラム（ＳｏＣ２（のＣＰＵ３）を動作させるためのプログラム）や各種のデータがローディグされるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５とを有している。
【００２２】
また、上記のスケーラ８は、ＨＤＭＩの規格に応じた通信により映像信号等を送信するためのインタフェース回路であるＨＤＭＩトランスミッタ９を有している。スケーラ８は、スケーリング処理やノイズ・リダクション処理等の画像処理後の映像信号とＳｏＣ２から入力された音声信号とを、上記のＨＤＭＩトランスミッタ９により、ＴＭＤＳ差動信号の形式でＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）ケーブル２１を介してＴＶ受像機等の表示装置に出力する。
【００２３】
上記のＳｏＣ２とスケーラ８との間は、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）との伝送用のデータ信号ラインＬ１と、ＳｏＣ２からスケーラ８への制御信号伝送用のラインであるＩ２Ｃ通信用の制御信号ラインＬ２とで接続されている。
【００２４】
また、ＢＤプレーヤ１は、上記のＳｏＣ制御プログラムとスケーラ８の設定用のパラメタ（スケーラ側設定パラメタ）とを格納した、パラレルデータ転送可能なメモリであるＮＡＮＤ型フラッシュメモリ（以下、メモリと略す）１０と、メモリ１０の接続先をＳｏＣ２とスケーラ８のいずれかに切り換えるためのバススイッチ（バスＳＷ）１１、１２（メモリ接続先切換手段）とを有している。
【００２５】
上記のバスＳＷ１１、１２は、いずれもＦＥＴ等の半導体素子から構成されたものであり、一方のバスＳＷは、ノーマリーオンタイプのスイッチであり、他方のバスＳＷは、ノーマリーオフタイプのスイッチである。ここでは、メモリ１０とＳｏＣ２（のＲＡＭ５）との間を接続するライン上に設けられたバスＳＷ１１が、ノーマリーオンタイプのスイッチであり、メモリ１０とスケーラ８（の不図示の記憶素子）との間を接続するライン上に設けられたバスＳＷ１２が、ノーマリーオフタイプのスイッチである。従って、ＳｏＣ２のＣＰＵ３からＳＷ制御信号ラインＬ３を介してバスＳＷ１１、１２に出力されるＳＷ制御信号がＬｏｗの時に、バスＳＷ１１がオンになって、メモリ１０の接続先が、ＳｏＣ２（のＲＡＭ５）に切り換えられ、ＳＷ制御信号がＨｉｇｈの時に、バスＳＷ１２がオンになって、メモリ１０の接続先が、スケーラ８（の不図示の記憶素子）に切り換えられる。
【００２６】
上記のノーマリーオンタイプのバスＳＷ１１としては、例えば、接合形ＦＥＴ等のノーマリーオンタイプの半導体スイッチング素子を用いればよい。また、ノーマリーオフタイプのバスＳＷ１２としては、例えば、ＭＯＳ ＦＥＴ等のノーマリーオフタイプの半導体スイッチング素子を用いればよい。
【００２７】
上記のバスＳＷ１１を介してメモリ１０とＳｏＣ２（のＲＡＭ５）との間を接続するラインＬ４ａ、Ｌ４ｂは、図示では簡単にするために一本のラインで示しているが、これらのラインは、いずれも、メモリ１０からＳｏＣ２へのパラレルデータ転送を可能にするために、複数のラインから構成されている。また、バスＳＷ１２を介してメモリ１０とスケーラ８（の不図示の記憶素子）との間を接続するラインＬ５ａ、Ｌ５ｂも、メモリ１０からスケーラ８へのパラレルデータ転送を可能にするために、複数のラインから構成されている。
【００２８】
また、ＢＤプレーヤ１は、各種のメッセージ等を表示するための表示部１３と、リモートコントロール信号（以下、リモコン信号と略す）を受信するためのリモコン信号受信部１４とを備えている。また、ＢＤプレーヤ１は、ユーザからの指示操作に応じたリモコン信号を送信するリモートコントローラ（以下、リモコンと略す）２０を有している。
【００２９】
上記構成のＢＤプレーヤ１では、装置の起動時には、ＳｏＣ２のＣＰＵ３からＳＷ制御信号ラインＬ３を介してバスＳＷ１１、１２に出力されるＳＷ制御信号がＬｏｗになるので、バスＳＷ１１がオンになり、バスＳＷ１２がオフになる。このため、バスＳＷ１１を介してメモリ１０とＳｏＣ２（のＲＡＭ５）との間が接続され、メモリ１０からＳｏＣ２のＲＡＭ５にＳｏＣ制御プログラムがローディングされる。このＳｏＣ制御プログラムのローディングが完了すると、ＳｏＣ２のＣＰＵ３は、ＳｏＣ制御プログラムに従って、スケーラ８を起動させるために、バスＳＷ１１、１２に出力するＳＷ制御信号をＨｉｇｈにする。これにより、バスＳＷ１１がオフになり、バスＳＷ１２がオンになるので、バスＳＷ１２を介してメモリ１０とスケーラ８（の不図示の記憶素子）との間が接続され、スケーラ８からの要求に基づいて、メモリ１０に格納されたスケーラ８の設定用のパラメタが、スケーラ８にパラレルデータ転送で送信されて、スケーラ８（の不図示の記憶素子）に格納される。
【００３０】
なお、上記のスケーラ８の起動時には、スケーラ８は、ＳｏＣ２のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ８は、上記図３に示される従来のＢＤプレーヤ１０１と同様、Ｉ２Ｃ通信用の制御ラインＬ２を介してＳｏＣ２から送信される制御信号に基づき、ＳｏＣ２のスレーブとして動作する。
【００３１】
上記のように、本実施形態のＢＤプレーヤ１によれば、スケーラ８の起動時に、バスＳＷ１１とバスＳＷ１２によって、メモリ１０の接続先をスケーラ８に切り換えて、メモリ１０に格納されたスケーラ設定用のパラメタを、メモリ１０からパラレルデータ転送でスケーラ８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ８に高速に送信することができる。これにより、スケーラ８の設定に要する時間を短縮することができるので、装置の起動時に、ＴＶ受像機等の表示装置に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。
【００３２】
また、メモリ１０の接続先をＳｏＣ２とスケーラ８のいずれかに切り換えるためのバスＳＷ１１、１２を設けたことにより、ＳｏＣ制御プログラムの格納用のメモリ１０を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００３３】
また、本実施形態のＢＤプレーヤ１によれば、スケーラ８の設定用のパラメータを格納するメモリ１０として、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。
【００３４】
また、本実施形態のＢＤプレーヤ１によれば、請求項におけるメモリ接続先切換手段として、ＦＥＴ等の半導体素子から構成されたバスＳＷ１１、１２を用いるようにしたことにより、簡単な制御で、メモリ１０の接続先を切り換えることができる。
【００３５】
次に、図２を参照して、本発明の第２の実施形態による映像再生装置であるテレビジョン受像機（以下、ＴＶ受像機という）３１について説明する。ここでは、ＴＶ受像機３１が、ディジタルテレビジョン放送の映像と音声を出力可能な液晶テレビジョン受像機である場合の例について説明する。図２に示されるように、ＴＶ受像機３１は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ３２と、このＳｏＣ３２から入力された再生処理後の映像信号に対して、この映像信号を液晶モジュール３９が有する液晶パネルの画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号を液晶モジュール３９に出力するスケーラ３８とを備えている。
【００３６】
上記のＳｏＣ３２は、装置全体の制御を行うＣＰＵ３３と、アンテナ５１を介してディジタルテレビジョン放送信号（トランスポートストリーム）を受信するためのチューナ３４と、チューナ３４で受信したトランスポートストリーム中のパケットをデコードすることにより、映像信号（ディジタル・ビデオ信号）、音声信号（ディジタル・オーディオ信号）、及びデータ信号を生成するデコーダ３５と、装置の起動時にＳｏＣ制御プログラム（ＳｏＣ３２（のＣＰＵ３３）を動作させるためのプログラム）や各種のデータがローディグされるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３６を有している。
【００３７】
上記のＳｏＣ３２とスケーラ３８との間は、上記の映像信号、音声信号及びデータ信号の伝送用のデータ信号ラインＬ１１と、ＳｏＣ３２からスケーラ３８への制御信号伝送用のラインであるＩ２Ｃ通信用の制御信号ラインＬ１２とで接続されている。
【００３８】
また、ＴＶ受像機３１は、上記のメモリ１０と同様なＮＡＮＤ型フラッシュメモリであるメモリ４０と、上記のバスＳＷ１１と同様なノーマリーオンタイプのスイッチであるバスＳＷ４１と、上記のバスＳＷ１２と同様なノーマリーオフタイプのスイッチであるバスＳＷ４２と、（上記のＳＷ制御信号ラインＬ３と同様な、）ＳｏＣ３２のＣＰＵ３３からバスＳＷ４１、４２にＳＷ制御信号を出力するためのＳＷ制御信号ラインＬ１３とを有している。ＳｏＣ３２のＣＰＵ３３からＳＷ制御信号ラインＬ１３を介してバスＳＷ４１、４２に出力されるＳＷ制御信号がＬｏｗの時に、バスＳＷ４１がオンになって、メモリ４０の接続先が、ＳｏＣ３２（のＲＡＭ３６）に切り換えられ、ＳＷ制御信号がＨｉｇｈの時に、バスＳＷ４２がオンになって、メモリ４０の接続先が、スケーラ３８（の不図示の記憶素子）に切り換えられる。
【００３９】
また、ＴＶ受像機３１は、バスＳＷ４１を介してメモリ４０とＳｏＣ３２（のＲＡＭ３６）との間を接続するラインＬ１４ａ、Ｌ１４ｂと、バスＳＷ４２を介してメモリ４０とスケーラ３８（の不図示の記憶素子）との間を接続するラインＬ１５ａ、Ｌ１５ｂとを有しており、これらのラインＬ１４ａ、Ｌ１４ｂ、Ｌ１５ａ、Ｌ１５ｂは、いずれもメモリ１０からＳｏＣ２又はスケーラ３８へのパラレルデータ転送を可能にするために、複数のラインから構成されている。
【００４０】
また、ＴＶ受像機３１は、スケーラ３８から出力された画像処理後の映像信号に基づく画像を表示するための液晶モジュール３９と、ＳｏＣ３２のデコーダ３５から入力された音声信号（ディジタル・オーディオ信号）を増幅してＤ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換する音声信号処理回路４５と、音声信号処理回路４５から出力されたアナログ形式の音声信号に基づく音声を出力するスピーカ４６とを備えている。上記の液晶モジュール３９は、主に、液晶パネルと、駆動用プリント基板と、バックライトから構成されている。
【００４１】
また、ＴＶ受像機３１は、リモコン信号を受信するためのリモコン信号受信部４４と、ユーザからの指示操作に応じたリモコン信号を送信するリモコン５０とを有している。
【００４２】
上記構成のＴＶ受像機３１では、装置の起動時には、ＳｏＣ３２のＣＰＵ３３からＳＷ制御信号ラインＬ１３を介してバスＳＷ４１、４２に出力されるＳＷ制御信号がＬｏｗになるので、バスＳＷ４１がオンになり、バスＳＷ４２がオフになる。このため、バスＳＷ４１を介してメモリ４０とＳｏＣ３２（のＲＡＭ３６）との間が接続され、メモリ４０からＳｏＣ３２のＲＡＭ３６にＳｏＣ制御プログラムがローディングされる。このＳｏＣ制御プログラムのローディングが完了すると、ＳｏＣ３２のＣＰＵ３３は、ＳｏＣ制御プログラムに従って、スケーラ３８を起動させるために、バスＳＷ４１、４２に出力するＳＷ制御信号をＨｉｇｈにする。これにより、バスＳＷ４１がオフになり、バスＳＷ４２がオンになるので、バスＳＷ４２を介してメモリ４０とスケーラ３８（の不図示の記憶素子）との間が接続され、スケーラ３８からの要求に基づいて、メモリ４０に格納されたスケーラ３８の設定用のパラメタが、スケーラ３８にパラレルデータ転送で送信されて、スケーラ３８（の不図示の記憶素子）に格納される。
【００４３】
なお、上記のスケーラ３８の起動時には、スケーラ３８は、ＳｏＣ３２のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ３８は、上記図３に示される従来のＢＤプレーヤ１０１と同様、Ｉ２Ｃ通信用の制御ラインＬ１２を介してＳｏＣ３２から送信される制御信号に基づき、ＳｏＣ３２のスレーブとして動作する。
【００４４】
上記のように、第２の実施形態のＴＶ受像機３１によれば、スケーラ３８の起動時に、バスＳＷ４１とバスＳＷ４２によって、メモリ４０の接続先をスケーラ３８に切り換えて、メモリ４０に格納されたスケーラ設定用のパラメタを、メモリ４０からパラレルデータ転送でスケーラ３８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ３８に高速に送信することができる。これにより、スケーラ３８の設定に要する時間を短縮することができるので、装置の起動時に、液晶モジュール３９の液晶パネルの画面に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。
【００４５】
また、メモリ４０の接続先をＳｏＣ３２とスケーラ３８のいずれかに切り換えるためのバスＳＷ４１、４２を設けたことにより、ＳｏＣ制御プログラムの格納用のメモリ４０を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００４６】
また、本実施形態のＴＶ受像機３１によれば、スケーラ３８の設定用のパラメータを格納するメモリ４０として、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。
【００４７】
また、本実施形態のＴＶ受像機３１によれば、請求項におけるメモリ接続先切換手段として、ＦＥＴ等の半導体素子から構成されたバスＳＷ４１、４２を用いるようにしたことにより、簡単な制御で、メモリ４０の接続先を切り換えることができる。
【００４８】
なお、本発明は、上記の各実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記第１及び第２の実施形態では、本発明をＢＤプレーヤ及びＴＶ受像機に適用した場合の例を示したが、本発明を、ハードディスクレコーダ、ＤＶＤプレーヤ、ＤＶＤレコーダ、ＢＤレコーダ等の映像再生装置に適用してもよい。また、上記第１及び第２の実施形態では、スケーラ８、３８の設定用のパラメータを格納するメモリ１０、４０として、ＮＡＮＤ型フラッシュメモリを用いた場合の例を示したが、スケーラ設定用のパラメータを格納するメモリは、これに限られず、パラレルデータ転送可能なメモリであればよい。
【符号の説明】
【００４９】
１ ＢＤプレーヤ（映像再生装置）
２ ＳｏＣ
８ スケーラ
１０ メモリ
１１ バスＳＷ（メモリ接続先切換手段）
１２ バスＳＷ（メモリ接続先切換手段）
３１ ＴＶ受像機（映像再生装置）
３２ ＳｏＣ
３８ スケーラ
３９ 液晶モジュール（表示手段）
４０ メモリ
４１ バスＳＷ（メモリ接続先切換手段）
４２ バスＳＷ（メモリ接続先切換手段）
【技術分野】
【０００１】
本発明は、ＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）とスケーラとを備えた映像再生装置に関する。
【背景技術】
【０００２】
従来から、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、このＳｏＣから入力された再生処理後の映像信号に対してスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号を表示装置に出力するスケーラとを備えた映像再生装置が知られている。この種の映像再生装置では、スケーラの起動時に、通常、回路間のシリアル通信方式の一種であるＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）通信により、ＳｏＣ側からスケーラ側に、スケーラ設定用のパラメータが送信されて、スケーラの設定が行われる。
【０００３】
次に、図３を参照して、映像再生装置がＢＤプレーヤである場合における従来のスケーラの設定処理について、詳述する。図３に示される従来例のＳｏＣ１０２とスケーラ１０８とを備えたＢＤプレーヤ１０１では、ＳｏＣ１０２とスケーラ１０８との間が、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）との伝送用のデータ（信号）ラインＬ１０１と、（本来はＳｏＣ１０２からスケーラ１０８への制御信号伝送用のラインである）Ｉ２Ｃ通信用の制御（信号）ラインＬ１０２とで接続されている。
【０００４】
また、ＳｏＣ１０２（のＣＰＵ１０３）を動作させるためのプログラム（ＳｏＣ制御プログラム）は、ＮＡＮＤ型フラッシュメモリ１１０等のパラレルデータ転送可能なメモリに格納されており、このプログラムは、装置の起動時に、ＳｏＣ１０２によって読み込まれて、ＳｏＣ内部のＲＡＭ１０５に格納される。そして、ＳｏＣ１０２によるＳｏＣ制御プログラムの読み込みが完了して、ＳｏＣ１０２の起動が完了すると、ＳｏＣ１０２は、上記のＩ２Ｃ通信用の制御ラインＬ１０２を介して、スケーラ１０８に、スケーラ設定用のパラメータを送信して、スケーラ１０８の設定を行う。
【０００５】
ところで、スケーラを有する光ディスク再生装置の分野において、光ディスクに記録されている複数の解像度の映像データを１つの特定の解像度の映像データに変換する第１のスケーラと、特定の解像度に変換された映像データを、指定される解像度の映像データに変換する第２のスケーラとを備え、光ディスクに記録された１つの連続した映像の中に異なる解像度の映像が含まれている場合であっても、映像の連続性が途切れることなく、かつ広範囲の解像度変換が可能なものが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１４１３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記図３で説明したＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置では、スケーラ設定用のパラメータのデータ量が、シリアルデータ転送で送信するには多過ぎるため、スケーラの設定が完了して、表示装置に映像信号を出力すること（出画）ができるようになるまでに、時間がかかるという問題があった。
【０００８】
なお、上記特許文献１に記載された発明では、上記の問題を解消することはできない。
【０００９】
本発明は、上記課題を解決するものであり、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができるようにして、スケーラの設定に要する時間を短縮することが可能な映像再生装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項1の発明は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、前記ＳｏＣから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、前記ＳｏＣを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、前記メモリの接続先を、前記ＳｏＣと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、前記メモリは、前記ＳｏＣを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納するものである。
【００１１】
請求項２の発明は、請求項１に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なフラッシュメモリであるものである。
【００１２】
請求項３の発明は、請求項２に記載の映像再生装置において、前記メモリは、パラレルデータ転送可能なＮＡＮＤ型フラッシュメモリであるものである。
【００１３】
請求項４の発明は、請求項１乃至３のいずれか一項に記載の映像再生装置において、前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有するものである。
【発明の効果】
【００１４】
請求項１の発明によれば、スケーラの起動時に、メモリ接続先切換手段によって、メモリの接続先をスケーラに切り換えて、メモリに格納されたスケーラの設定用のパラメタを、メモリからパラレルデータ転送でスケーラに送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラに高速に送信することができる。これにより、スケーラの設定に要する時間を短縮することができるので、装置の起動時に、表示装置に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。また、メモリの接続先をＳｏＣとスケーラのいずれかに切り換えるためのメモリ接続先切換手段を設けたことにより、ＳｏＣを動作させるためのプログラムの格納用のメモリを、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００１５】
また、請求項２の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、パラレルデータ転送可能なフラッシュメモリを用いたことにより、上記に記載の効果を的確に得ることができる。
【００１６】
また、請求項３の発明によれば、スケーラの設定用のパラメータを格納するメモリとして、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、上記請求項２の効果に加えて、装置全体の製造コストの削減を図ることができる。
【００１７】
また、請求項４の発明によれば、メモリ接続先切換手段として、半導体素子から構成されたバススイッチを用いるようにしたことにより、簡単な制御で、メモリの接続先を切り換えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る映像再生装置であるＢＤプレーヤの電気的ブロック構成図。
【図２】本発明の第２の実施形態に係る映像再生装置であるＴＶ受像機の電気的ブロック構成図。
【図３】従来例のＳｏＣとスケーラとを備えたＢＤプレーヤの電気的ブロック構成図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照して説明する。第１の実施形態では、本発明の映像再生装置がＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）プレーヤである場合における例について説明する。図１は、第１の実施形態による映像再生装置であるＢＤプレーヤ１を示す。ＢＤプレーヤ１は、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）に光を照射して得られる反射光を読み取り光として電気信号に変換する光ピックアップユニット（Ｏｐｔｉｃａｌ Ｐｉｃｋｕｐ Ｕｎｉｔ：以下、「ＯＰＵ」という）６を有し、このＯＰＵ６とＢＤとを駆動することにより、ＢＤに記録されたデータ（図中のＤｉｓｋデータ）を読み出すディスクドライブ７を備えている。
【００２０】
また、ＢＤプレーヤ１は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）２と、このＳｏＣ２から入力された再生処理後の映像信号に対して、この映像信号をテレビジョン受像機（以下、ＴＶ受像機という）等の表示装置の画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号（とＳｏＣ２から入力された音声信号と）を表示装置に出力するスケーラ８とを備えている。
【００２１】
上記のＳｏＣ２は、装置全体の制御を行うＣＰＵ３と、ディスクドライブ７で読み出された映像、音声等のデータをデコードして、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）とを生成するデコーダ４と、装置の起動時にＳｏＣ制御プログラム（ＳｏＣ２（のＣＰＵ３）を動作させるためのプログラム）や各種のデータがローディグされるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５とを有している。
【００２２】
また、上記のスケーラ８は、ＨＤＭＩの規格に応じた通信により映像信号等を送信するためのインタフェース回路であるＨＤＭＩトランスミッタ９を有している。スケーラ８は、スケーリング処理やノイズ・リダクション処理等の画像処理後の映像信号とＳｏＣ２から入力された音声信号とを、上記のＨＤＭＩトランスミッタ９により、ＴＭＤＳ差動信号の形式でＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）ケーブル２１を介してＴＶ受像機等の表示装置に出力する。
【００２３】
上記のＳｏＣ２とスケーラ８との間は、映像信号（ディジタル・ビデオ信号）と音声信号（ディジタル・オーディオ信号）との伝送用のデータ信号ラインＬ１と、ＳｏＣ２からスケーラ８への制御信号伝送用のラインであるＩ２Ｃ通信用の制御信号ラインＬ２とで接続されている。
【００２４】
また、ＢＤプレーヤ１は、上記のＳｏＣ制御プログラムとスケーラ８の設定用のパラメタ（スケーラ側設定パラメタ）とを格納した、パラレルデータ転送可能なメモリであるＮＡＮＤ型フラッシュメモリ（以下、メモリと略す）１０と、メモリ１０の接続先をＳｏＣ２とスケーラ８のいずれかに切り換えるためのバススイッチ（バスＳＷ）１１、１２（メモリ接続先切換手段）とを有している。
【００２５】
上記のバスＳＷ１１、１２は、いずれもＦＥＴ等の半導体素子から構成されたものであり、一方のバスＳＷは、ノーマリーオンタイプのスイッチであり、他方のバスＳＷは、ノーマリーオフタイプのスイッチである。ここでは、メモリ１０とＳｏＣ２（のＲＡＭ５）との間を接続するライン上に設けられたバスＳＷ１１が、ノーマリーオンタイプのスイッチであり、メモリ１０とスケーラ８（の不図示の記憶素子）との間を接続するライン上に設けられたバスＳＷ１２が、ノーマリーオフタイプのスイッチである。従って、ＳｏＣ２のＣＰＵ３からＳＷ制御信号ラインＬ３を介してバスＳＷ１１、１２に出力されるＳＷ制御信号がＬｏｗの時に、バスＳＷ１１がオンになって、メモリ１０の接続先が、ＳｏＣ２（のＲＡＭ５）に切り換えられ、ＳＷ制御信号がＨｉｇｈの時に、バスＳＷ１２がオンになって、メモリ１０の接続先が、スケーラ８（の不図示の記憶素子）に切り換えられる。
【００２６】
上記のノーマリーオンタイプのバスＳＷ１１としては、例えば、接合形ＦＥＴ等のノーマリーオンタイプの半導体スイッチング素子を用いればよい。また、ノーマリーオフタイプのバスＳＷ１２としては、例えば、ＭＯＳ ＦＥＴ等のノーマリーオフタイプの半導体スイッチング素子を用いればよい。
【００２７】
上記のバスＳＷ１１を介してメモリ１０とＳｏＣ２（のＲＡＭ５）との間を接続するラインＬ４ａ、Ｌ４ｂは、図示では簡単にするために一本のラインで示しているが、これらのラインは、いずれも、メモリ１０からＳｏＣ２へのパラレルデータ転送を可能にするために、複数のラインから構成されている。また、バスＳＷ１２を介してメモリ１０とスケーラ８（の不図示の記憶素子）との間を接続するラインＬ５ａ、Ｌ５ｂも、メモリ１０からスケーラ８へのパラレルデータ転送を可能にするために、複数のラインから構成されている。
【００２８】
また、ＢＤプレーヤ１は、各種のメッセージ等を表示するための表示部１３と、リモートコントロール信号（以下、リモコン信号と略す）を受信するためのリモコン信号受信部１４とを備えている。また、ＢＤプレーヤ１は、ユーザからの指示操作に応じたリモコン信号を送信するリモートコントローラ（以下、リモコンと略す）２０を有している。
【００２９】
上記構成のＢＤプレーヤ１では、装置の起動時には、ＳｏＣ２のＣＰＵ３からＳＷ制御信号ラインＬ３を介してバスＳＷ１１、１２に出力されるＳＷ制御信号がＬｏｗになるので、バスＳＷ１１がオンになり、バスＳＷ１２がオフになる。このため、バスＳＷ１１を介してメモリ１０とＳｏＣ２（のＲＡＭ５）との間が接続され、メモリ１０からＳｏＣ２のＲＡＭ５にＳｏＣ制御プログラムがローディングされる。このＳｏＣ制御プログラムのローディングが完了すると、ＳｏＣ２のＣＰＵ３は、ＳｏＣ制御プログラムに従って、スケーラ８を起動させるために、バスＳＷ１１、１２に出力するＳＷ制御信号をＨｉｇｈにする。これにより、バスＳＷ１１がオフになり、バスＳＷ１２がオンになるので、バスＳＷ１２を介してメモリ１０とスケーラ８（の不図示の記憶素子）との間が接続され、スケーラ８からの要求に基づいて、メモリ１０に格納されたスケーラ８の設定用のパラメタが、スケーラ８にパラレルデータ転送で送信されて、スケーラ８（の不図示の記憶素子）に格納される。
【００３０】
なお、上記のスケーラ８の起動時には、スケーラ８は、ＳｏＣ２のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ８は、上記図３に示される従来のＢＤプレーヤ１０１と同様、Ｉ２Ｃ通信用の制御ラインＬ２を介してＳｏＣ２から送信される制御信号に基づき、ＳｏＣ２のスレーブとして動作する。
【００３１】
上記のように、本実施形態のＢＤプレーヤ１によれば、スケーラ８の起動時に、バスＳＷ１１とバスＳＷ１２によって、メモリ１０の接続先をスケーラ８に切り換えて、メモリ１０に格納されたスケーラ設定用のパラメタを、メモリ１０からパラレルデータ転送でスケーラ８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ８に高速に送信することができる。これにより、スケーラ８の設定に要する時間を短縮することができるので、装置の起動時に、ＴＶ受像機等の表示装置に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。
【００３２】
また、メモリ１０の接続先をＳｏＣ２とスケーラ８のいずれかに切り換えるためのバスＳＷ１１、１２を設けたことにより、ＳｏＣ制御プログラムの格納用のメモリ１０を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００３３】
また、本実施形態のＢＤプレーヤ１によれば、スケーラ８の設定用のパラメータを格納するメモリ１０として、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。
【００３４】
また、本実施形態のＢＤプレーヤ１によれば、請求項におけるメモリ接続先切換手段として、ＦＥＴ等の半導体素子から構成されたバスＳＷ１１、１２を用いるようにしたことにより、簡単な制御で、メモリ１０の接続先を切り換えることができる。
【００３５】
次に、図２を参照して、本発明の第２の実施形態による映像再生装置であるテレビジョン受像機（以下、ＴＶ受像機という）３１について説明する。ここでは、ＴＶ受像機３１が、ディジタルテレビジョン放送の映像と音声を出力可能な液晶テレビジョン受像機である場合の例について説明する。図２に示されるように、ＴＶ受像機３１は、映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ３２と、このＳｏＣ３２から入力された再生処理後の映像信号に対して、この映像信号を液晶モジュール３９が有する液晶パネルの画面の画素数に合致した映像信号に変換するためのスケーリング処理やノイズ・リダクション処理等の画像処理を行って、処理後の映像信号を液晶モジュール３９に出力するスケーラ３８とを備えている。
【００３６】
上記のＳｏＣ３２は、装置全体の制御を行うＣＰＵ３３と、アンテナ５１を介してディジタルテレビジョン放送信号（トランスポートストリーム）を受信するためのチューナ３４と、チューナ３４で受信したトランスポートストリーム中のパケットをデコードすることにより、映像信号（ディジタル・ビデオ信号）、音声信号（ディジタル・オーディオ信号）、及びデータ信号を生成するデコーダ３５と、装置の起動時にＳｏＣ制御プログラム（ＳｏＣ３２（のＣＰＵ３３）を動作させるためのプログラム）や各種のデータがローディグされるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３６を有している。
【００３７】
上記のＳｏＣ３２とスケーラ３８との間は、上記の映像信号、音声信号及びデータ信号の伝送用のデータ信号ラインＬ１１と、ＳｏＣ３２からスケーラ３８への制御信号伝送用のラインであるＩ２Ｃ通信用の制御信号ラインＬ１２とで接続されている。
【００３８】
また、ＴＶ受像機３１は、上記のメモリ１０と同様なＮＡＮＤ型フラッシュメモリであるメモリ４０と、上記のバスＳＷ１１と同様なノーマリーオンタイプのスイッチであるバスＳＷ４１と、上記のバスＳＷ１２と同様なノーマリーオフタイプのスイッチであるバスＳＷ４２と、（上記のＳＷ制御信号ラインＬ３と同様な、）ＳｏＣ３２のＣＰＵ３３からバスＳＷ４１、４２にＳＷ制御信号を出力するためのＳＷ制御信号ラインＬ１３とを有している。ＳｏＣ３２のＣＰＵ３３からＳＷ制御信号ラインＬ１３を介してバスＳＷ４１、４２に出力されるＳＷ制御信号がＬｏｗの時に、バスＳＷ４１がオンになって、メモリ４０の接続先が、ＳｏＣ３２（のＲＡＭ３６）に切り換えられ、ＳＷ制御信号がＨｉｇｈの時に、バスＳＷ４２がオンになって、メモリ４０の接続先が、スケーラ３８（の不図示の記憶素子）に切り換えられる。
【００３９】
また、ＴＶ受像機３１は、バスＳＷ４１を介してメモリ４０とＳｏＣ３２（のＲＡＭ３６）との間を接続するラインＬ１４ａ、Ｌ１４ｂと、バスＳＷ４２を介してメモリ４０とスケーラ３８（の不図示の記憶素子）との間を接続するラインＬ１５ａ、Ｌ１５ｂとを有しており、これらのラインＬ１４ａ、Ｌ１４ｂ、Ｌ１５ａ、Ｌ１５ｂは、いずれもメモリ１０からＳｏＣ２又はスケーラ３８へのパラレルデータ転送を可能にするために、複数のラインから構成されている。
【００４０】
また、ＴＶ受像機３１は、スケーラ３８から出力された画像処理後の映像信号に基づく画像を表示するための液晶モジュール３９と、ＳｏＣ３２のデコーダ３５から入力された音声信号（ディジタル・オーディオ信号）を増幅してＤ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換する音声信号処理回路４５と、音声信号処理回路４５から出力されたアナログ形式の音声信号に基づく音声を出力するスピーカ４６とを備えている。上記の液晶モジュール３９は、主に、液晶パネルと、駆動用プリント基板と、バックライトから構成されている。
【００４１】
また、ＴＶ受像機３１は、リモコン信号を受信するためのリモコン信号受信部４４と、ユーザからの指示操作に応じたリモコン信号を送信するリモコン５０とを有している。
【００４２】
上記構成のＴＶ受像機３１では、装置の起動時には、ＳｏＣ３２のＣＰＵ３３からＳＷ制御信号ラインＬ１３を介してバスＳＷ４１、４２に出力されるＳＷ制御信号がＬｏｗになるので、バスＳＷ４１がオンになり、バスＳＷ４２がオフになる。このため、バスＳＷ４１を介してメモリ４０とＳｏＣ３２（のＲＡＭ３６）との間が接続され、メモリ４０からＳｏＣ３２のＲＡＭ３６にＳｏＣ制御プログラムがローディングされる。このＳｏＣ制御プログラムのローディングが完了すると、ＳｏＣ３２のＣＰＵ３３は、ＳｏＣ制御プログラムに従って、スケーラ３８を起動させるために、バスＳＷ４１、４２に出力するＳＷ制御信号をＨｉｇｈにする。これにより、バスＳＷ４１がオフになり、バスＳＷ４２がオンになるので、バスＳＷ４２を介してメモリ４０とスケーラ３８（の不図示の記憶素子）との間が接続され、スケーラ３８からの要求に基づいて、メモリ４０に格納されたスケーラ３８の設定用のパラメタが、スケーラ３８にパラレルデータ転送で送信されて、スケーラ３８（の不図示の記憶素子）に格納される。
【００４３】
なお、上記のスケーラ３８の起動時には、スケーラ３８は、ＳｏＣ３２のスレーブではなく、マスタとして動作するが、起動が完了すると、スケーラ３８は、上記図３に示される従来のＢＤプレーヤ１０１と同様、Ｉ２Ｃ通信用の制御ラインＬ１２を介してＳｏＣ３２から送信される制御信号に基づき、ＳｏＣ３２のスレーブとして動作する。
【００４４】
上記のように、第２の実施形態のＴＶ受像機３１によれば、スケーラ３８の起動時に、バスＳＷ４１とバスＳＷ４２によって、メモリ４０の接続先をスケーラ３８に切り換えて、メモリ４０に格納されたスケーラ設定用のパラメタを、メモリ４０からパラレルデータ転送でスケーラ３８に送信することができるので、従来のＩ２Ｃ通信用（シリアルデータ転送用）の制御ラインを介して、スケーラ設定用のパラメータをスケーラに送信する映像再生装置と比べて、スケーラ設定用のパラメータをスケーラ３８に高速に送信することができる。これにより、スケーラ３８の設定に要する時間を短縮することができるので、装置の起動時に、液晶モジュール３９の液晶パネルの画面に映像信号を出力すること（出画）ができるようになるまでの時間を短縮することができる。
【００４５】
また、メモリ４０の接続先をＳｏＣ３２とスケーラ３８のいずれかに切り換えるためのバスＳＷ４１、４２を設けたことにより、ＳｏＣ制御プログラムの格納用のメモリ４０を、スケーラ設定用のパラメタの格納用のメモリとして兼用することができるので、スケーラ設定用のパラメタの格納用に専用のメモリを設けた場合と比べて、装置全体の製造コストの削減を図ることができる。
【００４６】
また、本実施形態のＴＶ受像機３１によれば、スケーラ３８の設定用のパラメータを格納するメモリ４０として、安価でパラレルデータ転送可能なＮＡＮＤ型フラッシュメモリを用いたことにより、装置全体の製造コストの削減を図ることができる。
【００４７】
また、本実施形態のＴＶ受像機３１によれば、請求項におけるメモリ接続先切換手段として、ＦＥＴ等の半導体素子から構成されたバスＳＷ４１、４２を用いるようにしたことにより、簡単な制御で、メモリ４０の接続先を切り換えることができる。
【００４８】
なお、本発明は、上記の各実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記第１及び第２の実施形態では、本発明をＢＤプレーヤ及びＴＶ受像機に適用した場合の例を示したが、本発明を、ハードディスクレコーダ、ＤＶＤプレーヤ、ＤＶＤレコーダ、ＢＤレコーダ等の映像再生装置に適用してもよい。また、上記第１及び第２の実施形態では、スケーラ８、３８の設定用のパラメータを格納するメモリ１０、４０として、ＮＡＮＤ型フラッシュメモリを用いた場合の例を示したが、スケーラ設定用のパラメータを格納するメモリは、これに限られず、パラレルデータ転送可能なメモリであればよい。
【符号の説明】
【００４９】
１ ＢＤプレーヤ（映像再生装置）
２ ＳｏＣ
８ スケーラ
１０ メモリ
１１ バスＳＷ（メモリ接続先切換手段）
１２ バスＳＷ（メモリ接続先切換手段）
３１ ＴＶ受像機（映像再生装置）
３２ ＳｏＣ
３８ スケーラ
３９ 液晶モジュール（表示手段）
４０ メモリ
４１ バスＳＷ（メモリ接続先切換手段）
４２ バスＳＷ（メモリ接続先切換手段）
【特許請求の範囲】
【請求項１】
映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、
前記ＳｏＣから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、
前記ＳｏＣを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、
前記メモリの接続先を、前記ＳｏＣと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、
前記メモリは、前記ＳｏＣを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納することを特徴とする映像再生装置。
【請求項２】
前記メモリは、パラレルデータ転送可能なフラッシュメモリであることを特徴とする請求項１に記載の映像再生装置。
【請求項３】
前記メモリは、パラレルデータ転送可能なＮＡＮＤ型フラッシュメモリであることを特徴とする請求項２に記載の映像再生装置。
【請求項４】
前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有することを特徴とする請求項１乃至３のいずれか一項に記載の映像再生装置。
【請求項１】
映像信号の再生機能を含む、自機の主要な機能を実現するための各種回路を搭載した半導体チップであるＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）と、
前記ＳｏＣから入力された再生処理後の映像信号に対して、この映像信号を表示手段の画面の画素数に合致した映像信号に変換するためのスケーリング処理を含む画像処理を行って、前記表示手段に出力するスケーラと、
前記ＳｏＣを動作させるためのプログラムを格納した、パラレルデータ転送可能なメモリとを備えた映像再生装置において、
前記メモリの接続先を、前記ＳｏＣと前記スケーラのいずれかに切り換えるためのメモリ接続先切換手段をさらに備え、
前記メモリは、前記ＳｏＣを動作させるためのプログラムに加えて、前記スケーラの設定用のパラメタを格納することを特徴とする映像再生装置。
【請求項２】
前記メモリは、パラレルデータ転送可能なフラッシュメモリであることを特徴とする請求項１に記載の映像再生装置。
【請求項３】
前記メモリは、パラレルデータ転送可能なＮＡＮＤ型フラッシュメモリであることを特徴とする請求項２に記載の映像再生装置。
【請求項４】
前記メモリ接続先切換手段は、半導体素子から構成されたバススイッチを有することを特徴とする請求項１乃至３のいずれか一項に記載の映像再生装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−５０１０（Ｐ２０１３−５０１０Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３１０５３（Ｐ２０１１−１３１０５３）
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１３日（２０１１．６．１３）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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