画像読取装置及び画像形成装置
【課題】電源オン・オフ時や省エネモード移行・復帰時に、アナログ信号処理部（ＡＦＥ）に過大電圧が入力されるのを確実に防止する。
【解決手段】スキャナリセット制御部２２９と信号発生源２２８は、電源オン時又は省エネモード復帰時には、画像読取装置内電源生成部２２１が生成する電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったときにリセット信号を論理レベルＨに立ち上げて、遅延回路２３０及びＡＦＥ２２７のリセットを解除し、遅延回路２３０の遅延時間後にバッファ回路２２５が動作し、ＣＣＤ２２３の出力信号をＡＦＥ２２７へ入力させる。電源オフ時又は省エネモード移行時には、直ちに又は極く短時間後に、リセット信号を論理レベルＬに立ち下げて、遅延回路２３０及びＡＦＥ２２７をリセット状態にし、バッファ回路２２５への給電を断つ。
【解決手段】スキャナリセット制御部２２９と信号発生源２２８は、電源オン時又は省エネモード復帰時には、画像読取装置内電源生成部２２１が生成する電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったときにリセット信号を論理レベルＨに立ち上げて、遅延回路２３０及びＡＦＥ２２７のリセットを解除し、遅延回路２３０の遅延時間後にバッファ回路２２５が動作し、ＣＣＤ２２３の出力信号をＡＦＥ２２７へ入力させる。電源オフ時又は省エネモード移行時には、直ちに又は極く短時間後に、リセット信号を論理レベルＬに立ち下げて、遅延回路２３０及びＡＦＥ２２７をリセット状態にし、バッファ回路２２５への給電を断つ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル複写機やデジタル複合機、多機能周辺装置（ＭＦＰ）等の画像形成装置に搭載される画像読取装置、及びその画像読取装置を本体に搭載した上記のような画像形成装置に関する。
【背景技術】
【０００２】
従来、デジタル複写機やデジタル複合機のような画像形成装置では、原稿画像を読み取る画像読取装置としてのスキャナ機能と、読み取った画像等の情報を電子写真方式（静電写真方式）で画像形成（印刷）して出力するプリンタ機能などを備えている。
【０００３】
図１２は、そのような画像形成装置の構成の一例を示す概略構成図である。
図１２に示す画像形成装置は、本体１００と、その上部に設置された画像読取装置(スキャナ部)２００と、さらにその上に装着された自動原稿給送装置（ＡＤＦ：Auto Document Feeder）３００と、本体１００の図示の右側に配置された大容量給紙装置４００と、本体１００の図示の左側に配置された用紙後処理装置５００とから基本的に構成されている。
【０００４】
本体１００は、画像書込部１１０、作像部１２０、定着部１３０、両面搬送部１４０、給紙部１５０、垂直搬送部１６０、および手差し部１７０を備えている。
画像書込部１１０は、画像読取装置２００で読み取った原稿の画像情報（画像データ）に基づいて発光源であるレーザダイオードの発光をを変調し、そのレーザ光をポリゴンミラーによって走査し、ｆθレンズなどの走査光学系を介して感光体ドラム１２１の帯電された表面に照射して露光し、静電潜像を形成するものである。
【０００５】
作像部１２０は、感光体ドラム１２１と、その感光体ドラム１２１の外周に沿って設けられた帯電ユニット(図示省略)、現像ユニット１２２、転写ユニット１２３、クリーニングユニット１２４、および除電ユニット（図示省略）などの公知の電子写真方式の作像要素からなる。
定着部１３０は、転写ユニット１２３で転写紙に転写されたトナー画像を転写紙に定着させるためのものである。
【０００６】
両面搬送部１４０は、第１面(表面)に画像が形成された転写紙を再度画像書込部１１０へ送り込み、第２面(裏面)にも画像を形成させるためのものであり、定着部１３０の転写紙搬送方向下流側の下方に設けられている。そして、転写紙の搬送方向を用紙後処理装置５００側あるいは両面搬送部１４０側に切り換える第１の切換爪１４１と、第１の切換爪１４１によって導かれる反転搬送路１４２と、その反転搬送路１４２で反転した転写紙を再度転写ユニット１２３側に搬送する画像形成側搬送路１４３と、反転した転写紙を用紙後処理装置５００側に搬送する後処理側搬送路１４４とを含む。さらに、画像形成側搬送路１４３と後処理側搬送路１４４との分岐部には第２の切換爪１４５が配されている。
【０００７】
給紙部１５０は、この例では４段の給紙段を備えており、各給紙段に収容された転写紙は、それぞれピックアップローラによって引き出され、給紙ローラによって垂直搬送部１６０へ送り出される。
垂直搬送部１６０では、給紙部１５０の各給紙段から送り込まれた転写紙を垂直上方へ搬送して、転写ユニット１２３の手前に設けられているレジストローラ１６１まで搬送する。レジストローラ１６１は、感光体ドラム１２１上の顕像の画像先端の移動とタイミングを取って転写紙を転写ユニット１２３に送り込む。
【０００８】
手差し部１７０は、開閉自在な手差しトレイ１７１を備え、ユーザが必要に応じて手差しトレイ１７１を開いてセットした転写紙を給送する。この場合もレジストローラ１６１で転写紙の搬送タイミングが取られて、転写ユニット１２３へ搬送される。
【０００９】
大容量給紙装置４００は、同一サイズの転写紙を大量にスタックして供給するもので、転写紙が消費されるにしたがって底板４０２が上昇し、常にピックアップローラ４０１から転写紙のピックアップが可能に構成されている。ピックアップローラ４０１と給紙ローラによって給紙される転写紙は、垂直搬送部１６０の上部からレジストローラ１６１まで搬送される。
【００１０】
用紙後処理装置５００は、画像が定着された転写紙に対して、孔明けやステイプル止め、仕分けなどの所定の処理（後処理）を行うもので、この例では、これらの後処理機能のためにパンチ５０１、ステイプルトレイ５０２、ステイプラ５０３、およびシフトトレイ５０４を備えている。
【００１１】
そして、画像形成装置の本体１００から用紙後処理装置５００に搬入された転写紙は、孔明けを行う場合にはパンチ５０１で１枚ずつ孔明けが行われ、その後、特に処理の必要がなければプルーフトレイ５０５へ排出され、仕分けを行う場合にはシフトトレイ５０４に排紙される。この場合の仕分けは、シフトトレイ５０４が用紙搬送方向に直交する方向に所定量往復動し、転写紙を積載する位置を振り分けることにより行われる。
【００１２】
また、ステイプル止めをする場合には、孔明けが行われたかあるいは孔明けが行われていない転写紙が下搬送路５０６に導かれ、ステイプルトレイ５０２において後端フェンスで用紙搬送方向と直交する方向が揃えられ、ジョガーフェンスで用紙搬送方向と平行な方向が揃えられる。そして、揃えられた用紙束の所定位置、例えば角部、側部２個所など所定の位置がステイプラ５０３によってステイプル止めされて綴じられ、放出ベルトによってシフトトレイ５０４に排紙される。
【００１３】
また、この場合、下搬送路５０６にはプレスタック搬送路５０７が設けられ、画像形成されて送り込まれた転写紙をスタックし、後処理中に画像形成装置本体１００側の画像形成動作の中断を避けることができるようになっている。
【００１４】
画像読取装置２００については、詳細な構成の図示を省略するが、ＡＤＦ３００によって原稿台２１０上に導かれ、停止した原稿を光学的にスキャンし、図示していないミラー群を経て結像レンズで結像された原稿の画像をＣＣＤ（Charge Coupled device）やＣＭＯＳ素子などの光電変換素子（図示略）によって読み取る、周知の縮小光学系を備えた画像読取手段である。
【００１５】
また、ＡＤＦ３００は両面給送機能を有するもので、画像読取装置２００の原稿台２１０の設置面に開閉自在に取り付けられている。
画像読取装置２００は、ＡＤＦ３００により原稿台２１０上に載置された原稿を読み取る際、あるいはユーザによって原稿台２１０上に載置された原稿を読み取る際、移動光学系のキャリッジを副走査方向に移動させることによって、光源からの主走査方向に１ラインの光の照射位置を原稿の読取面の副走査方向へ移動しながら原稿を照射し、原稿からの反射光をレンズを介して光電変換素子上に結像させ、光電変換素子によって原稿の画像情報がアナログ電気信号に変換される。
【００１６】
その光学変換素子から出力されるアナログ電気信号は、後述するように、前段のアナログ信号処理部により所定のアナログ信号処理がなされた後デジタル信号の画像データに変換され、後段の画像データ処理装置へ送られ、例えば、記憶装置に一旦記憶される。そして、画像形成時に画像書込部１１０によってその記憶装置から画像データが読み出され、発光源であるレーザダイオードの発光を画像データに応じて変調し、光書き込みが行われる。
【００１７】
次に、このような従来の画像形成装置における電源オン・オフ時に生じる不具合について説明する。
図１３は、従来の画像読取装置を備えた画像形成装置の電源供給系の構成例を示すブロック図であり、２００はその画像読取装置の回路構成例を示している。
また、図１４は図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが正常な場合の各部の信号波形の変化の一例を示すタイミングチャートであり、図１５はその電源オン時の各電源の立ち上がりシーケンスが異なる場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【００１８】
図１３において、電源スイッチ１は、外部電源を電源生成部２に対してオン・オフ（供給／遮断）するスイッチであり、電源スイッチ１がオンされて電源生成部２に外部電源が供給されると、電源生成部２は電源ＶｃｃＥを生成してシステム制御部３に供給する。それにより、システム制御部３が起動して電源生成部２へ出力する電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨ（アクティブ）にする。
【００１９】
システム制御部３から入力する電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨになると、電源生成部２は電源Ｖｃｃ１，Ｖｃｃ２をそれぞれ生成して画像読取装置２００の画像読取装置内電源生成部２２１へ供給すると共に、他回路用の電源も生成して、画像形成装置内の各回路へ供給する。
【００２０】
なお、電源スイッチ１がオンのままでも低消費電力モード（「省エネモード」ともいう）の時には、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬ（非アクティブ）にすることによって、電源生成部２は画像読取装置２００や他回路に供給する電源をオフにする。
【００２１】
電源ＶｃｃＥはこの省エネモードでもオフしない待機電源であり、システム制御部３のほかに、図１２に示したＡＤＦ３００や図示しない操作部など、省エネモードから通常動作モードへの復帰（以下、これを「省エネモード復帰」という）のためのイベント等を検出するための要素にも供給される。例えば、省エネモードではシステム制御部３が省エネモード復帰の命令（圧板開閉、操作部のいずれかのボタン押下等）を監視しており、いずれかの省エネモード復帰の命令を検知すると、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨになる。
【００２２】
従来の画像読取装置２００において、画像読取装置内電源生成部２２１は、電源Ｖｃｃ１の供給に基づいて電源ＰＡ，ＰＣを生成するとともに、電源Ｖｃｃ２の供給に基づいて電源ＰＢを生成する。その電源ＰＡは、電源電圧検出ＩＣであるパワーオン・リセット回路(ＰＯＲ:Power On Reset回路）２２２と光電変換素子であるＣＣＤ２２３に供給されると共に、遅延回路２２４を介して、ＣＣＤ２２３の出力信号を緩衝バッファ回路２２５にも供給される。
【００２３】
電源ＰＢは、信号発生源２２８に供給されると共に、ＰＯＲ２２２が出力するリセット信号ＸＲＥＳＥＴをプルアップする。電源ＰＣは、それ以外のアナログ信号処理部（ＡＦＥ：Analog Front End）２２７等の回路に供給される。ＡＦＥ２２７は通常、アナログ処理ＩＣとして作られる。
【００２４】
この画像読取装置２００において、光電変換素子であり画像読取デバイスでもあるＣＣＤ２２３から出力されるアナログ電気信号ＣＣＤ＿ｏｕｔは、バッファ回路２２５及び結合コンデンサ２２６を介して、その交流成分のみが信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。なお、バッファ回路２２５は、エミッタフォロワ回路によって緩衝（インピーダンス低減）を行いっている。
【００２５】
また、信号発生源２２８は、ＣＣＤ２２３やＡＦＥ２２７に供給する各種信号（例えば、各種のクロック信号や同期信号など）を発生し、それらの各種信号をＣＣＤ２２３及びＡＦＥ２２７に供給するが、その信号線は図示を省略している。その信号発生源２２８はまた、ＡＦＥリセット信号ＸＡＦＥＲＳＴを発生して、それをＡＦＥ２２７のリセット端子へ入力させる。
【００２６】
ＡＦＥ２２７は、入力する信号ＡＦＥ＿ｉｎに対して、ラインクランプ、サンプル／ホールド、ゲイン処理、Ａ／Ｄ変換の順で処理を実施し、読み取り原稿から得られた画像情報に対応したデジタル画像データを得る。また、そのＡＦＥ２２７から出力されるデジタル画像データは、ノイズ低減などの目的からＬＶＤＳ方式（低電圧差動伝送：Low Voltage Differential Signaling）のトランスミッタ（図示省略）により、後段の装置へ転送される。
【００２７】
次に、この画像形成装置における電源オン時の動作について、図１４（ａ）−（ｌ）の波形図を参照して説明する。なお、この波形図において、横軸は時間を、縦軸は各信号の大きさを表わしている。
【００２８】
図１４における時刻ｔ１に電源スイッチ１をオンにした場合、最初に図１３に示した電源生成部２より出力される電源ＶｃｃＥが立ち上り（図１４（ａ）参照）、次いで、システム制御部３が動作を開始して、時刻ｔ２で電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにする（図１４（ｂ）参照）。その後、電源生成部２が電源Ｖｃｃ１，Ｖｃｃ２及び他回路の電源の生成を開始する。この場合、電源Ｖｃｃ２の立ち上がりタイミングが電源Ｖｃｃ１の立ち上がりタイミングより早いものとする（図１４（ｃ），（ｄ）参照）。
【００２９】
また、電源Ｖｃｃ１に基づいて図１３に示した画像読取装置２００内の画像読取装置内電源生成部２２１が生成する電源ＰＡ，ＰＣ（図１４（e），（ｇ）参照）は、電源Ｖｃｃ１が規定電圧値にまで上昇するのに従って、それぞれが所定の電圧値にまで徐々に上昇し、また、電源Ｖｃｃ２に基づいて画像読取装置内電源生成部２２１が生成する電源ＰＢ（図１４（ｆ）参照）は、電源Ｖｃｃ２が規定電圧値にまで上昇するのに従って、所定の電圧値にまで徐々に上昇する。
【００３０】
また、バッファ回路２２５へ供給されるバッファ電源（図１４（ｊ）参照）は、遅延回路２２４の遅延作用による遅延時間を経過した後に、電源ＰＡの規定電圧値にまで上昇し、バッファ回路２２５の動作はその後に安定して行われる。
【００３１】
一方、信号発生源２２８のリセット端子に電源ＰＢを接続すれば、電源ＰＢが立ち上がることによって信号発生源２２８がリセット解除となり、信号発生源２２８はＣＣＤ駆動用のクロック信号、ＡＦＥ駆動用のクロック信号、ＡＦＥリセット信号ＸＡＦＥＲＳＴ（図１４（ｉ）参照）などの出力を開始する。ＣＣＤ駆動用のクロック信号の入力によりＣＣＤ２２３が読取動作を開始して、読取画像の明暗に応じたアナログ電気信号ＣＣＤ＿ｏｕｔ（図１４（ｋ）参照）を出力し、それがバッファ回路２２５及び結合コンデンサ２２６を介して、その交流成分が信号ＡＦＥ＿ｉｎ（図１４（ｌ）参照）としてＡＦＥ２２７に入力される。
【００３２】
しかしながら、ＣＣＤ２２３に供給される電源ＰＡが立ち上がっていない状態で、ＣＣＤ駆動用クロック信号がＣＣＤ２２３に入力すると、ＣＣＤ２２３の不具合や破壊につながる。そこで、電源ＰＡの立ち上がりをＰＯＲ２２２で監視し、電源ＰＡが所定の電圧値（リセット電圧値）まで立ち上がった時点で、ＰＯＲ２２２が信号発生源２２８のリセット端子に出力するリセット信号ＸＲＥＳＥＴの出力端をハイインピーダンス状態にするようにしている。また、信号発生源２２８のリセット端子を電源ＰＢでプルアップしている。
【００３３】
すなわち、ＣＣＤ電源の電源ＰＡがリセット電圧値に達するまでの期間では、ＰＯＲ２２２がリセット信号ＸＲＥＳＥＴの出力端をローインピーダンスで接地状態にして、リセット信号ＸＲＥＳＥＴが論理レベルＬになっており（図１４（ｈ）参照）、信号発生源２２８はリセット状態を維持する。
そのため、ＣＣＤ駆動用クロック信号は発生せず、ＡＦＥリセット信号ＸＡＦＥＲＳＴは論理レベルＬのままである。そのため、ＣＣＤ２２３は読取動作を開始せず、ＡＦＥリセット信号ＸＡＦＥＲＳＴがリセット端子に入力しているＡＦＥ２２７はリセット状態に維持されて動作しない。
【００３４】
そして、電源ＰＡがリセット電圧値に達すると（図１４の時刻ｔ３）、ＰＯＲ２２２がリセット信号ＸＲＥＳＥＴの出力端をハイインピーダンス状態にするので、電源ＰＢのプルアップによって、リセット信号ＸＲＥＳＥＴが論理レベルＨになる。
その結果、信号発生源２２８がリセット解除されて上記した信号発生源２２８の動作が開始され、ＣＣＤ駆動用クロック信号が発生するとともに、ＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨにする。それによって、ＣＣＤ２２３が読取動作を開始し、ＡＦＥ２２７もリセット解除状態になって動作を開始する。
【００３５】
ここで、一般的には信号発生源２２８よりもＣＣＤ２２３の電源負荷が大きいため、電源の立上り順は電源ＰＢ→電源ＰＡという順番となる。その結果、電源オン時は、電源ＰＢ→電源ＰＡ→リセット解除というシーケンスが成立している。
ところで、上記のようにＣＣＤ２２３が出力する信号ＣＣＤ＿ｏｕｔは結合コンデンサ２２６を介してＡＦＥ２２７に入力しており、その信号ＣＣＤ＿ｏｕｔの電圧変化である交流成分のみがＡＦＥ２２７に入力する。
【００３６】
一方で、ＡＦＥ２２７の入力端子に入力する信号の電圧は最大定格以内である必要があり、通電時の通常動作ではこの状態を満足するように、周辺回路等が設計されている。例えば、図１４（ｌ）では、ＡＦＥ２２７への入力レベルは、上限値ＬＵと下限値ＬＤとの範囲の値に設定される。
【００３７】
しかし、画像形成装置の電源オン・オフ時には、例えば、電源電位→ＧＮＤまたはＧＮＤ→電源電位のような大きな直流電位の変化が生じたり、あるいは、電源投入時に蓄積された初期電荷がリセット解除のタイミングで一気に吐き出されることによって生じる過大電圧が発生し、上記最大定格を超えてしまう可能性がある。
【００３８】
画像形成装置などの機器においては、機器本体の電源スイッチのオン・オフ動作は日に数回程度と少ないが、低消費電力モード（省エネモード）の機能を備えている場合には、通常動作モードから省エネモードへの移行と、省エネモードから通常動作モードへの復帰が、頻繁に起こり、その都度、実質的な電源のオン／オフ動作が行われる。
通常動作モードでは通常動作に必要な全ての部分に給電し、低消費電力モード（省エネモード）では、ユーザによる使用（いずれかのキーオン等）を検知して装置を起動させるために必要な最小限の部分にのみ給電する。
【００３９】
そのため、上記した過大電圧により画像読取装置２００を構成するデバイス（特に、ＡＦＥ２２７）の特性劣化や、さらには破損といった障害を発生する可能性が大幅に大きくなってしまう。この電源オン・オフ時における過大電圧を制御する従来技術は、例えば特許文献１に開示されている。
【００４０】
この従来技術では、ＣＣＤから出力されるアナログ信号を入力するバッファ回路とその電源との間にＲＣフィルタからなる電源遅延回路を設けることによって、バッファ回路の電源の立上り時間をＣＣＤの電源の立上り時間よりも遅らせて、電源オン→リセット解除時に、電源からバッファ回路に供給される電圧の立上り速度を遅くして、ＣＣＤから出力される過大電圧がＡＦＥに入力されるのを抑えるようにしている。
図１３に示した従来装置の回路例においては、この従来技術を適用し、電源ＰＡを遅延回路２２４を介して遅延させてバッファ回路２２５に供給するようにしている。
【発明の概要】
【発明が解決しようとする課題】
【００４１】
しかしながら、この従来技術では、次のような不具合を生じる恐れがあった。
すなわち、近年では、画像形成装置の開発工数削減のため、画像形成装置の構成要素である画像読取装置をそのまま別の画像形成装置（複写機など）へ転用するケースが増えており、画像形成装置の電源生成部によって画像読取装置に供給される電源シーケンスが変わる可能性がある。
【００４２】
まず、画像読取装置の電源をオンするときに生じる問題について説明する。
例えば、図１３に示した例のように、電源オン時に画像読取装置２００に２つの電源Ｖｃｃ１、Ｖｃｃ２を供給する場合に、その画像読取装置２００が組み込まれる画像形成装置の機種によって、ある機種と別の機種とで、その２つの電源Ｖｃｃ１，Ｖｃｃ２の供給開始タイミングの前後関係が、電源仕様あるいは電源負荷の違いなどが原因となって、逆転することがある。
【００４３】
すなわち、図１４（ａ）−（ｌ）に示した例では、電源Ｖｃｃ２が電源Ｖｃｃ１よりも先に供給され、その場合上記の通り、電源オン時には、電源ＰＢ→電源ＰＡ→リセット解除というシーケンスが成立し、図１３の画像読取装置２００は適切に起動する。
【００４４】
それに対し、電源Ｖｃｃ１が電源Ｖｃｃ２よりも先に供給される場合には、例えば、図１５（ａ）−（ｌ）に示すように、電源ＰＡ（図１５（ｅ）参照）が電源ＰＢ（図１５（ｆ）参照）よりも先に立ち上がり、バッファ回路２２５の電源（図１５（ｊ）参照）が先に立ち上りきった後に、信号発生源２２８の電源ＰＢ（図１５（ｆ）参照）により、ＰＯＲ２２２から出力されるリセット信号ＸＲＥＳＥＴが論理レベルＨになって信号発生源２２８のリセットが解除される。
【００４５】
それにより、信号発生源２２８からＣＣＤ駆動用クロック信号がＣＣＤ２２３へ入力されると、電源投入時に蓄積された電荷が一気に吐き出されることによって、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔの変動が大きくなる。その出力が既に立ち上がったバッファ回路２２５及び結合コンデンサ２２６を介してＡＦＥ２２７に入力される信号ＡＦＥ＿ｉｎが、前述した信号の入力レベルの範囲の下限値ＬＤを下回る（図１５（ｌ）参照）など、ＡＦＥ２２７の入力端子に入力する信号の電圧が最大定格を逸脱し、その結果ＡＦＥ２２７を破損するという事態が生じる恐れがある。
【００４６】
次に、画像読取装置の電源をオフするときに生じる問題について説明する。
図１６（ａ）−（ｌ）は、図１３に示した画像形成装置における電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。この図を参照しながら、電源オフ時における画像読取装置の動作を説明する。
【００４７】
電源スイッチ１が時刻ｔ１１でオフにされると、電源生成部２から生成される電源Ｖｃｃ１，Ｖｃｃ２，ＶｃｃＥ（図１６（ａ），（ｃ），（ｄ）参照）は、それぞれの電源負荷等に応じて異なる立ち下がり特性に従ってその電圧が各々下がり、それらの電源Ｖｃｃ１，Ｖｃｃ２，ＶｃｃＥが供給される各回路要素の動作が順次停止する。例えば、システム制御部３は、所定の電圧値にまで電源ＶｃｃＥの電圧が低下した時点で、電源制御信号ＰＯＮ＿ＥＮＧ（図１６（ｂ）参照）を立ち下げる。
【００４８】
また、電源ＰＡ（図１６（ｅ）参照）の電圧値がＰＯＲ２２２に設定されたリセット電圧値まで低下すると、ＰＯＲ２２２は、リセット信号ＸＲＥＳＥＴ（図１６（ｈ）参照）を論理レベルＬに立ち下げる。このリセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がると、信号発生源２２８は、ＡＦＥ２２７に出力するＡＦＥリセット信号ＸＡＦＥＲＳＴ（図１６（ｉ）参照）を論理レベルＬに立ち下げて、ＡＦＥ２２７をリセットする。
【００４９】
ここで、ＰＯＲ２２２は、リセット信号ＸＲＥＳＥＴを形成する際の動作にヒステリシス特性を有しており、通常、リセット解除時の電圧の閾値がリセット検出時の電圧の閾値よりも高く設定されている。そのため、ＰＯＲ２２２が電源ＰＡに基づいてリセット検出してリセット信号ＸＲＥＳＥＴを論理レベルＬに立ち下げる場合の検出タイミングは、遅くなる傾向になる。
【００５０】
ところが、ＣＣＤ２２３の構造によっては、電源ＰＡの電圧値がＰＯＲ２２２のリセット検出の閾値にまで低下する前の状態で、定格のＣＣＤ駆動電圧で駆動していないことが原因となって一時的にＣＣＤ２２３の動作が不安定になり、突発的な出力が出ることがあり、その場合、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔ（図１６（ｋ）参照）として過大電圧が発生してしまい、バッファ回路２２５及び結合コンデンサ２２６を介して、ＡＦＥ２２７に入力される信号ＡＦＥ＿ｉｎが上述した信号の入力レベルの範囲の下限値ＬＤを下回る（図１６（ｌ）参照）など、ＡＦＥ２２７の入力端子に入力する信号の電圧が最大定格を逸脱し、その結果ＡＦＥ２２７を破損するという事態を生じる恐れがある。
【００５１】
この発明は、かかる実情に鑑みてなされたものであり、画像読取装置をそのまま別の画像形成装置に転用しても、電源オン・オフ時、あるは通常動作モードから低消費電力モードでの移行時及び低消費電力モードから通常動作モードへの復帰時に、アナログ信号処理部（ＡＦＥ）に最大定格を逸脱するような信号が入力されるのを確実に防止できるようにすることを目的とする。
【課題を解決するための手段】
【００５２】
この発明による画像読取装置は、原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、上記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部（ＡＦＥ）とを備え、画像形成装置の本体に搭載される画像読取装置である。
【００５３】
そして、上記画像形成装置の本体側からの給電により立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源（ＰＡ，ＰＢ，ＰＣ）を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、その画像読取装置内電源生成部が生成する複数の電源の１つ（ＰＡ）を遅延させて上記バッファ回路の電源として供給するリセット可能な遅延回路と、上記アナログ信号処理部と遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号（ＸＡＦＥＲＳＴ）を生成するリセット制御手段とを設けている。
【００５４】
そのリセット制御手段は、上記画像形成装置の電源スイッチがオフからオンになったとき又は該画像形成装置が低消費電力モードから通常動作モードに復帰したときには、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全てが所定電位に立ち上がったときに、上記リセット信号を上記アナログ信号処理部と遅延回路をリセット解除状態にする論理レベル（Ｈ）にしてそれを保持し、上記画像形成装置の電源スイッチがオンからオフになったとき又は該画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号を上記アナログ信号処理部と遅延回路をリセット状態にする論理レベル（Ｌ）にする。
【００５５】
上記リセット制御手段は、上記画像形成装置が低消費電力モードに移行したときにも、上記本体側から待機電源（ＶｃｃＥ）が供給されて動作状態を維持するようにするとよい。
【００５６】
上記リセット制御手段は、上記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、そのアンド回路の出力をクロック端子（ＣＬＫ）に入力し、上記画像形成装置が電源オンで通常動作モードのときにアクティブ（Ｈ）になり低消費電力モード又は電源オフのときに非アクティブ（Ｌ）になる電源制御信号（ＰＯＮ＿ＥＮＧ）をデータ端子（Ｄ）に入力するＤ形フリップフロップ回路（Ｄ−ＦＦ）と、そのＤ形フリップフロップ回路の出力端子（Ｑ）をプルダウンする抵抗とからなるスキャナリセット制御部と、上記Ｄ形フリップフロップ回路の出力端子（Ｑ）の出力信号に基づいて上記リセット信号（ＸＡＦＥＲＳＴ）を生成する回路とによって構成することができる。
【００５７】
この発明による画像形成装置は、原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、上記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部（ＡＦＥ）とを備えた画像読取装置を本体に搭載した画像形成装置である。
【００５８】
そして、上記本体側に、外部電源に供給をオン・オフする電源スイッチと、該電源スイッチを介して外部電源が供給され、通常動作モードのときには少なくとも待機電源（ＶｃｃＥ）と複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）とを生成し、低消費電力モードのときには待機電源（ＶｃｃＥ）のみを生成する電源生成部を設けている。
また、上記画像読取装置に、上記本体側の電源生成部からの複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）による給電により、立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源（ＰＡ，ＰＢ，ＰＣ）を生成して上記画像読取装置の各部に給電する画像読取装置内電源生成部と、前述した画像読取装置と同様な遅延回路とリセット制御手段とを設けている。
【００５９】
そのリセット制御手段は上記待機電源によって動作し、上記電源スイッチがオフからオンになったとき又は上記低消費電力モードから通常動作モードに復帰したときには、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全てが所定電位に立ち上がったときに、上記リセット信号を上記アナログ信号処理部と遅延回路をリセット解除状態にする論理レベル（Ｈ）にしてそれを保持し、上記電源スイッチがオンからオフになったとき又は上記通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号を上記アナログ信号処理部と遅延回路をリセット状態にする論理レベル（Ｌ）にする。
【００６０】
上記画像形成装置において、上記本体側に、上記電源生成部から上記待機電源（ＶｃｃＥ）を入力し、その待機電源（ＶｃｃＥ）が供給されて上記通常動作モードのときにアクティブ（Ｈ）になり、上記低消費電力モード又は上記待機電源（ＶｃｃＥ）が供給されないときに非アクティブ（Ｌ）になる電源制御信号（ＰＯＮ＿ＥＮＧ）を生成して、上記電源生成部とリセット制御手段に入力させるシステム制御部を設け、
上記電源生成部は、上記システム制御部から入力する電源制御信号（ＰＯＮ＿ＥＮＧ）がアクティブ（Ｈ）のときには上記待機電源（ＶｃｃＥ）と複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）とを生成し、上記電源制御信号が非アクティブ（Ｌ）のときには待機電源（ＶｃｃＥ）のみを生成し、
上記画像読取装置のリセット制御手段を、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全ての立ち上がりを検知するアンド回路と、そのアンド回路の出力をクロック端子（ＣＬＫ）に入力し、上記電源制御信号（ＰＯＮ＿ＥＮＧ）をデータ端子（Ｄ）に入力するＤ形フリップフロップ回路と、そのＤ形フリップフロップ回路の出力端子（Ｑ）をプルダウンする抵抗とからなるスキャナリセット制御部と、上記Ｄ形フリップフロップ回路の出力端子（Ｑ）の出力信号に基づいて上記リセット信号（ＸＡＦＥＲＳＴ）を生成する回路とによって構成するとよい。
【００６１】
上記電源生成部は、上記システム制御部から入力する電源制御信号（ＰＯＮ＿ＥＮＧ）を遅延させる遅延手段を有し、上記電源制御信号（ＰＯＮ＿ＥＮＧ）がアクティブ（Ｈ）になってから上記遅延手段による遅延時間後から上記複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）を順次生成するとよい。
上記電源生成部の上記遅延手段をＲＣフィルタで構成するとよい。
上記各画像読取装置及び画像形成装置において、上記光電変換素子がＣＣＤであるとよい。
【発明の効果】
【００６２】
この発明による画像読取装置及び画像形成装置によれば、電源オン時及び低消費電力モードから通常動作モードへの復帰時には、画像読取装置内の各部に給電する複数の電源（ＰＡ，ＰＢ，ＰＣ）が全て所定電圧まで立ち上がったときに上記リセット信号（ＸＡＦＥＲＳＴ）によって上記遅延回路とアナログ信号処理部のリセット状態が解除されて動作状態になるので、所定の遅延時間後にバッファ回路が動作して光電変換素子からの出力信号を増幅してアナログ信号処理部へ入力させる。また、電源オフ時及び通常動作モードから低消費電力モードへの移行時には、直ちに又は極めて短時間後に上記リセット信号（ＸＡＦＥＲＳＴ）によって上記遅延回路とアナログ信号処理部がリセット状態にされるので、上記バッファ回路が動作を停止し、光電変換素子からの出力信号を出力しなくなる。
したがって、いずれの場合にもアナログ信号処理部に最大定格を逸脱するような信号が入力されるのを確実に防止することができる。
【図面の簡単な説明】
【００６３】
【図１】この発明の一実施例である画像読取装置を備えた画像形成装置の電源供給系の構成を示すブロック図である。
【図２】図１に示した電源生成部４における電源Ｖｃｃ１，Ｖｃｃ２を生成する部分の構成例を示すブロック回路図である。
【図３】図１に示したスキャナリセット制御部２２９の構成例を示す回路図である。
【図４】図３におけるのＤ−ＦＦ２２９ｂの動作を説明するための各端子の論理値を示す図である。
【００６４】
【図５】図１に示したスキャナリセット制御部２２９の他の構成例を示す回路図である。
【図６】図５におけるＤ−ＦＦ２２９ｆの動作を説明するための各端子の論理値を示す図である。
【図７】図１における遅延回路２３０の構成例を示す回路図である。
【図８】図１に示した実施例による電源オン開始から電源オン・リセット解除完了までの動作シーケンスについて説明するためのフローチャートである。
【図９】図１における電源スイッチ１がオンされた電源オン時における各部の信号波形の変化の一例を示すタイミングチャートである。
【００６５】
【図１０】図１に示した実施例による電源オフ開始からリセットオン・電源オフ完了までの動作シーケンスについて説明するためのフローチャートである。
【図１１】図１における電源スイッチ１がオフされた電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。
【図１２】この発明を適用する画像形成装置の機構部全体の構成例を示す概略構成図である。
【００６６】
【図１３】従来の画像読取装置を備えた画像形成装置の電源供給系の構成例を示すブロック図である。
【図１４】図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが正常な場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【図１５】図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが異なる場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【図１６】図１３に示した画像形成装置における電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００６７】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
図１は、この発明の一実施例である画像読取装置を備えた画像形成装置の電源供給系の構成を示すブロック図である。なお、図１に示す画像形成装置は、画像読取装置２０におけるスキャナリセット制御部２２９及び遅延回路２３０を除いては、図１３に示した従来の画像読取装置２００と同様な構成を有しており、便宜上図１３と対応する部分には同一符号を付している。この画像読取装置２０も図１２に示した画像形成装置の本体１００に搭載される。
【００６８】
図１において、電源スイッチ１は画像形成装置の本体１００側に設けられており、外部電源を電源生成部４に対してオンオフするものであり、電源スイッチ１がオンされて外部電源が供給されると、電源生成部４は電源ＶｃｃＥ（待機電源）を生成して、システム制御部３および画像読取装置２０のスキャナリセット制御部２２９等の低消費電力モード（省エネモード）の待機状態でも動作している要素へ供給する。これにより、システム制御部３が起動し、電源生成部４及びスキャナリセット制御部２２９へ出力する電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにすると共に、所定の初期化動作等を開始する。
【００６９】
電源ＶｃｃＥ（待機電源）は、図１２に示したＡＤＦ３００や図示しない操作部など、省エネモードから通常動作モードへの復帰するためのイベント等を検出するためのセンサやスイッチ及びシステム制御部３内のＣＰＵなどの最小限必要な要素にも供給される。例えば、省エネモードではシステム制御部３が省エネモード復帰の命令（圧板開閉、操作部のいずれかのボタン押下等）を監視しており、いずれかの省エネモード復帰の命令を検知すると、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにする。
【００７０】
通常モードから省エネモードへの移行は、システム制御部３が、待機ボタンが押されたことを検知するか、画像形成装置が予め設定した時間以上放置された（使用されなかった）と判断したときに行われる。省エネモードから通常モードへの復帰は、システム制御部３が、圧板開閉や操作部のいずれかのボタン押下がなされたと判断したときに行われる。
【００７１】
図２は、図１に示した電源生成部４における電源Ｖｃｃ１，Ｖｃｃ２を生成する部分の構成例を示している。
この電源生成部４は、抵抗ＲとコンデンサＣからなる遅延回路４ａと画像読取装置用電源生成部４ｂからなる。そして、システム制御部３から入力する電源制御信号ＰＯＮ＿ＥＮＧは、遅延回路４ａを介して画像読取装置用電源生成部４ｂへ入力される。
【００７２】
外部電源を入力した画像読取装置用電源生成部４ｂは、電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨに立ち上がったタイミングから遅延回路４ａの遅延時間後に、電源Ｖｃｃ１，Ｖｃｃ２を順次生成して画像読取装置２０の画像読取装置内電源生成部２２１へ給電する。
それ以外の電源の生成回路は図示していないが、信号ＰＯＮ＿ＥＮＧが論理レベルＨになるとすぐに、その電源を生成して対応する各回路へ出力する。
【００７３】
図１の説明に戻り、画像読取装置２０は、図１３に示した従来の画像形成装置２００と同様に画像読取装置内電源生成部２２１、光電変換素子（撮像デバイス）であるＣＣＤ２２３、バッファ回路２２５、結合コンデンサ２２６、リセット可能なアナログ信号処理部（ＡＦＥと略称する）２２７、および信号発生源２２８を備え、ＰＯＲ２２２に代わるスキャナリセット制御部２２９および遅延回路２２４に代わるリセット可能な遅延回路２３０を設けている。
【００７４】
画像読取装置内電源生成部２２１は、電源生成部４から入力する電源Ｖｃｃ１に基づいて電源ＰＡ，ＰＣを生成するとともに、電源生成部４から入力する電源Ｖｃｃ２に基づいて電源ＰＢを生成する。
画像読取装置内電源生成部２２１が生成した電源ＰＡは、スキャナリセット制御部２２９とＣＣＤ２２３に直接供給されると共に、遅延回路２３０を介して、ＣＣＤ２２３の出力信号を緩衝（インピーダンス低減）するバッファ回路２２５に供給される。
【００７５】
また、電源ＰＢは信号発生源２２８に供給されると共にスキャナリセット制御部２２９に入力され、電源ＰＣはそれ以外の回路要素へと供給されると共にスキャナリセット制御部２２９に入力される。
このように、画像読取装置内電源生成部２２１は、画像形成装置の本体側の電源生成部４から給電される電源Ｖｃｃ１と電源Ｖｃｃ２に基づいて、後述するように立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源である電源ＰＡ，ＰＢ，ＰＣを生成して、画像読取装置２０の各部に給電する。
【００７６】
スキャナリセット制御部２２９は、電源ＰＡ，ＰＢ，ＰＣ及び電源制御信号ＰＯＮ＿ＥＮＧに基づいて、リセット信号ＸＲＥＳＥＴを出力するものであり、そのリセット信号ＸＲＥＳＥＴは信号発生源２２８に入力する。
また、この画像読取装置２０において、ＣＣＤ２２３から出力されるアナログ電気信号ＣＣＤ＿ｏｕｔは、バッファ回路２２５及び結合コンデンサ２２６を介してその交流成分のみが信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。
【００７７】
信号発生源２２８は、ＣＣＤ２２３やＡＦＥ２２７に供給する各種駆動信号（例えば、各種のクロック信号、リセット信号、及び各種の同期信号など）を発生するものであり、それらの各種駆動信号は、ＣＣＤ２２３及びＡＦＥ２２７の対応する入力端子に供給される。しかし、図１ではリセット信号以外の信号線の図示を省略している。
【００７８】
この信号発生源２２８はまた、各種駆動信号の１つとしてＡＦＥ２２７をリセット状態にするＡＦＥリセット信号ＸＡＦＥＲＳＴを発生して、ＡＦＥ２２７及び後述する遅延回路２３０のリセット端子に入力させる。そして、スキャナリセット制御部２２９より入力するリセット信号ＸＲＥＳＥＴが論理レベルＬの場合にはＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルにＬ（入力した回路をリセット状態にする論理レベル）にし、リセット信号ＸＲＥＳＥＴが論理レベルＨの場合にはＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨ（入力した回路をリセット解除状態にする論理レベル）にする。
【００７９】
したがって、リセット信号ＸＲＥＳＥＴとＡＦＥリセット信号ＸＡＦＥＲＳＴとは同じであり、リセット信号だけ見れば、リセット信号ＸＲＥＳＥＴをそのままＡＦＥリセット信号として使用してもよい。請求項に記載した「リセット信号」はこのいずれでもよい。
【００８０】
ＡＦＥ２２７は、入力端子に入力する信号ＡＦＥ＿ｉｎに対して、ラインクランプ、サンプル／ホールド、ゲイン処理、Ａ／Ｄ変換の順で処理を実施し、読み取り原稿から得られた画像情報に対応したデジタルデータを得る。また、ＡＦＥ２２７から出力されるデジタルデータは、ノイズ低減などの目的からＬＶＤＳ方式（低電圧差動伝送：Low Voltage Differential Signaling）のトランスミッタ（図示略）により、後段の装置へ転送される。
【００８１】
また、ＡＦＥ２２７は、リセット端子に入力するＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨになっているときには所定のリセット解除動作を行って動作状態になり、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬになっているときには所定のリセット動作を行ってリセット状態（非動作状態）になる。
【００８２】
図３は、図１に示したスキャナリセット制御部２２９の構成の一例を示す回路図である。
このスキャナリセット制御部２２９は、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がっていることを検出するためのアンド回路２２９ａと、アンド回路２２９ａの出力がクロック入力端子ＣＬＫに加えられるＤ形フリップフロップ回路であるＤ−ＦＦ２２９ｂと、そのＤ−ＦＦ２２９ｂのデータ入力端子Ｄに加えられる電源制御信号ＰＯＮ＿ＥＮＧを反転してＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥ（負論理）に入力させるための反転回路２２９ｃと、及びＤ−ＦＦ２２９ｂの出力端子Ｑをプルダウンする抵抗２２９ｄとからなる。
【００８３】
また、Ｄ−ＦＦ２２９ｂ及び反転回路２２９ｃには、電源ＶｃｃＥが供給されており、Ｄ−ＦＦ２２９ｂの出力端子Ｑからの出力信号がリセット信号ＸＲＥＳＥＴとして次段回路である信号発生源２２８へ出力される。
【００８４】
アンド回路２２９ａは、電源ＰＡを分圧する分圧抵抗Ｒ１，Ｒ２とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ１、電源ＰＢを分圧する分圧抵抗Ｒ３，Ｒ４とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ２、および電源ＰＣを分圧する分圧抵抗Ｒ５，Ｒ６とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ３からなる。
そして、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタが相互接続され、その相互接続点Ｐには抵抗Ｒ７を介して電源ＶｃｃＥが印加されると共に、その相互接続点ＰがＤ−ＦＦ２２９bのクロック端子ＣＬＫに接続されている。
【００８５】
ここで、各分圧抵抗Ｒ１〜Ｒ６の抵抗値は、電源ＰＡ，ＰＢ，ＰＣ及び分圧抵抗Ｒ１〜Ｒ６の抵抗値のバラツキ等を考慮した上で、それぞれできるだけ高い電圧（閾値）でＰＮＰトランジスタＱ１〜Ｑ３をオフするように分圧率（分圧比）を決め、その分圧率に対応した抵抗値に設定している。理想的には、電源ＰＡ，ＰＢ，ＰＣがそれぞれ完全に所定電位に立ち上がったときに、電源ＶｃｃＥの電圧とベース電圧との電位差がＰＮＰトランジスタＱ１〜Ｑ３のベース−エミッタ間電圧Ｖｂｅ以下になるように設定するのが望ましい。
【００８６】
ここで、各ＰＮＰトランジスタＱ１〜Ｑ３をオフにするベース電圧を「閾値電圧」という。そして、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各閾値電圧をＴＨａ、ＴＨｂ、ＴＨｃとする。
なお、図３に示したアンド回路２２９ａは、トランジスタと分圧抵抗を用いた簡単なワイヤードアンド回路の例を示したが、消費電力を懸念しなければ、電源ＶｃｃＥで駆動される３入力のアンド回路のＩＣ（集積回路）を使ってもよい。
【００８７】
次に、このアンド回路２２９ａの動作について説明する。電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間を考えると、前述したように電源ＶｃｃＥは省エネモードの待機状態でも供給されているから、電源ＰＡ，ＰＢ，ＰＣが全て立ち上がる前の段階で定常状態に立ち上がっている。しかし、電源ＰＡ，ＰＢ，ＰＣが全て所定電圧に立ち上がる前の段階では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のベースに加えられる電圧が各々閾値電圧ＴＨａ，ＴＨｂ，ＴＨｃよりも低く、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３が全てオンになるので、その電源ＶｃｃＥは抵抗Ｒ７とＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタの相互接続点Ｐは接地レベルである。すなわち、アンド回路２２９aの出力は論理レベルＬになっている。
【００８８】
それとともに、電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨに立ち上がっているので、Ｄ−ＦＦ２２９ｂのデータ入力端子Ｄには論理レベルＨが入力され、アウトプットイネーブル入力端子ＯＥには論理レベルＬが入力される。
【００８９】
また、電源ＰＡ，ＰＢ，ＰＣのいずれか１つ以上の電源が立ち上がっていない状態では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のうちその電源に対応した１つ以上のＰＮＰトランジスタのベース電圧が閾値電圧よりも低く、そのＰＮＰトランジスタがオンになっているので相互接続点Ｐは接地レベルのままであり、アンド回路２２９aの出力は論理レベルＬのままとなる。
【００９０】
そして、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がった状態では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のベースに印加される電圧がそれぞれ閾値電圧ＴＨａ，ＴＨｂ，ＴＨｃよりも高くなり、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３が全てオフになるので、その各エミッタの相互接続点Ｐが電源ＶｃｃＥのレベルとなる。すなわち、アンド回路２２９ａの出力が論理レベルＨになる。
したがって、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったタイミングで、アンド回路２２９ａの出力が論理レベルＬから論理レベルＨへ変化する立ち上がりエッジが形成される。
【００９１】
図４は、Ｄ−ＦＦ２２９ｂの動作を説明するための各端子の論理値をを示す。この図において、Ｌはローレベル、Ｈはハイレベル、↑は立ち上がりエッジ、↓は立ち下がりエッジ、Ｘは不定、Ｑ０は前の状態のＱ，Ｚはハイインピーダンスの状態を示す。
この図４によれば、Ｄ−ＦＦ２２９ｂは、クロック入力端子ＣＬＫに立ち上がりエッジが加えられた場合には、データ入力端子Ｄの値を保持して出力端子Ｑより出力する。
【００９２】
前述のように、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったタイミングでアンド回路２２９ａにより立ち上がりエッジが生成される。その立ち上がりエッジがＤ−ＦＦ２２９ｂのクロック入力端子ＣＬＫに加えられたときに、データ入力端子Ｄに入力されている電源制御信号ＰＯＮ＿ＥＮＧは論理レベルＨになっているので、Ｄ−ＦＦ２２９ｂの出力端子Ｑから出力されるリセット信号ＸＲＥＳＥＴは論理レベルＨの信号となる。
【００９３】
また、Ｄ−ＦＦ２２９ｂの出力端子Ｑは抵抗２２９ｄによりプルダウンされているので、出力端子Ｑが論理レベルＨに立ち上がっているときには、リセット信号ＸＲＥＳＥＴは論理レベルＨになるが、出力端子Ｑが論理レベルＨ以外の場合には、リセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【００９４】
すなわち、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がるまでの間は、リセット信号ＸＲＥＳＥＴは論理レベルＬである。また、省エネモードへ移行するために、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げた場合、アウトプットイネーブル入力端子ＯＥが論理レベルＨになり、出力端子Ｑがハイインピーダンス状態になるので、出力端子Ｑは抵抗２２９ｄによりプルダウンされているから、リセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【００９５】
また、電源スイッチ１がオフにされて、図１に示した電源生成部４からの電源ＶｃｃＥの出力が停止した場合には、Ｄ−ＦＦ２２９ｂの動作が停止してその出力が不定となるが、この場合も、出力端子Ｑが抵抗２２９ｄによりプルダウンされているので、リセット信号ＸＲＥＳＥＴは論理レベルＬに規定されるので、リセット信号ＸＲＥＳＥＴの値が不定になることはない。
【００９６】
そして、このように電源ＰＡ，ＰＢ，ＰＣが立ち上がっている定常時において、不意に電源にノイズが乗った場合、電源電圧が下がり、瞬間的に閾値電圧以下になって、アンド回路２２９ａの出力が一瞬論理レベルＬになることがある。このときには、Ｄ−ＦＦ２２９ｂのクロック入力端子ＣＬＫには立下りエッジが入力されるが、Ｄ−ＦＦ２２９ｂは、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持するので（図４参照）、出力端子Ｑの出力は論理レベルＨに保持され、それにより、例えば、意図しないタイミングでリセット信号ＸＲＥＳＥＴが論理レベルＬになって次段回路をリセット動作させるような不具合を生じることがない。
【００９７】
図５は、図１に示したスキャナリセット制御部２２９の他の構成例を示す回路図であり、図３と同じ部分にには同一符号を付し、それらの説明は省略する。
この例では、図３に示したアウトプットイネーブル入力端子ＯＥを備えたＤ−ＦＦ２２９ｂに代えて、クリア端子ＣＬＲ（負論理）及びプリセット端子ＰＲ（負論理）を備えたＤ−ＦＦ２２９ｆを用いている。なお、図３に示したＤ−ＦＦ２２９ｂ及び図５に示したＤ−ＦＦ２２９ｆは、それぞれ汎用的なＩＣを使用することができる。
【００９８】
このスキャナリセット制御部２２９のＤ−ＦＦ２２９ｆのクロック入力端子ＣＬＫには、アンド回路２２９ａのＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタの相互接続点Ｐの出力が入力し、データ入力端子Ｄ及びクリア端子ＣＬＲには電源制御信号ＰＯＮ＿ＥＮＧが入力し、プリセット端子ＰＲには電源ＶｃｃＥが入力している。
図６は、このＤ−ＦＦ２２９ｆの動作を説明するための各端子の論理値を示す図である。
この図６における各記号の意味は図４について説明したのと同じである。
【００９９】
この場合、Ｄ−ＦＦ２２９ｆは、クロック入力端子ＣＬＫに立ち上がりエッジが加えられた場合には、データ入力端子Ｄの値を保持して出力端子Ｑに出力し、また、クロック入力端子ＣＬＫに立ち下がりエッジが加えられた場合には、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持する。
【０１００】
したがって、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間においては、既に電源ＶｃｃＥが定常状態に立ち上がっており、電源制御信号ＰＯＮ＿ＥＮＧも論理レベルＨになっているので、クリア端子ＣＬＲ及びプリセット端子ＰＲにはそれぞれ論理レベルＨが入力された状態になっている。
【０１０１】
そして、電源ＰＡ，ＰＢ，ＰＣが全て立ち上がったタイミングで、アンド回路２２９ａの出力が立ち上がり、その立ち上がりエッジがＤ−ＦＦ２２９ｆのクロック入力端子ＣＬＫに印加されたときのデータ入力端子Ｄの値は、電源制御信号ＰＯＮ＿ＥＮＧの論理レベルＨであるから、Ｄ−ＦＦ２２９ｆには論理レベルＨが保持され、出力端子Ｑから出力されるリセット信号ＸＲＥＳＥＴは論理レベルＨになる（図６参照）。
【０１０２】
ここで、Ｄ−ＦＦ２２９ｆの出力端子Ｑは抵抗２２９ｄによりプルダウンされているので、出力端子Ｑが論理レベルＨに立ち上がっているときには、リセット信号ＸＲＥＳＥＴは論理レベルＨとなるが、それ以外の場合はリセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【０１０３】
すなわち、図１に示した電源スイッチ１がオンになって、電源制御信号ＰＯＮ＿ＥＮＧの論理レベルＨになり、Ｄ−ＦＦ２２９ｆのデータ入力端子Ｄが論理レベルＨになっても、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がるまでの間は、アンド回路２２９ａの出力が立ち上がらないのでリセット信号ＸＲＥＳＥＴは論理レベルＬになっている。
【０１０４】
また、省エネモードへ移行するために、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げた場合、クリア端子ＣＬＲが論理レベルＬになり、かつプリセット端子ＰＲが論理レベルＨになっているので、Ｄ−ＦＦ２２９ｆの出力端子Ｑは論理レベルＬになり、リセット信号ＸＲＥＳＥＴが論理レベルＬになる。
【０１０５】
そして、電源スイッチ１がオフにされて、電源生成部４が電源ＶｃｃＥの出力が停止した場合には、図５におけるＤ−ＦＦ２２９ｆの動作が停止してその出力が不定となるが、この場合、出力端子Ｑの信号は抵抗２２９ｄによりプルダウンされ、リセット信号ＸＲＥＳＥＴは論理レベルＬに規定されるので、信号ＸＲＥＳＥＴの値が不定になることはない。
【０１０６】
また、電源ＰＡ，ＰＢ，ＰＣが立ち上がっている定常時において、不意に電源にノイズが乗った場合、アンド回路２２９ａの出力が一瞬論理レベルＬになることがある。このときには、Ｄ−ＦＦ２２９ｆのクロック入力端子ＣＬＫには立下りエッジが入力されるが、Ｄ−ＦＦ２２９ｆは、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持するので（図６参照）、出力端子Ｑの出力は論理レベルＨに保持される。したがって、この場合も、図３の回路と同様に、例えば、意図しないタイミングでリセット信号ＸＲＥＳＥＴが論理レベルＬになって、図１の信号発生源２２８にリセット動作をさせるような不具合を生じることがない。
【０１０７】
図７は、図１における遅延回路２３０の構成の一例を示す回路図である。
この遅延回路２３０は、図示していないリセット端子に接続された電流制限用の抵抗Ｒ１１、トランジスタＱ５，Ｑ６、及び抵抗Ｒ１２からなり、リセット端子からＡＦＥリセット信号ＸＡＦＥＲＳＴを入力する入力段２３０ａと、抵抗Ｒ１３とコンデンサＣ１１からなり、入力段２３０ａから出力される信号を所定時間遅延させるＲＣフィルタ２３０ｂと、ダーリントン接続されたトランジスタＱ７，Ｑ８及び抵抗Ｒ１４からなり、バッファ回路２２５に電源ＰＡを供給する出力段２３０ｃとから構成されている。
【０１０８】
図１の信号発生源２２８から入力するリセット信号ＸＡＦＥＲＳＴが論理レベルＬ（リセットレべル）のときは、入力段２３０ａの初段のトランジスタＱ５がオフしているのでトランジスタＱ６のベースには電源ＰＡが抵抗Ｒ１２を介して加わり、トランジスタＱ６がオンし、ＲＣフィルタ２３０ｂの抵抗Ｒ１３とコンデンサＣ１１と出力段２３０ｃの初段のトランジスタＱ７のベースとの相互接続端ａは接地レベルになっており、出力段２３０ｃを介してバッファ回路２２５には電源ＰＡが供給されない。この状態が遅延回路２３０のリセット状態である。
【０１０９】
そして、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨ（リセット解除レべル）になると、入力段２３０ａの初段のトランジスタＱ５がオンするので、トランジスタＱ６がオフしてリセット解除状態（遅延動作状態）になる。それにより、ＲＣフィルタ２３０ｂのコンデンサＣ１１への充電が開始し、ＲＣフィルタ２３０ｂのコンデンサＣ１１の端子電圧（接続点ａの電圧）が、出力段２３０ｃのトランジスタＱ７のベース−エミッタ間電圧よりも大きくなると、コンデンサＣ１１の端子電圧に比例した電圧が出力段２３０ｃからバッファ回路２２５へ供給され、その供給電圧がバッファ回路２２５の動作電圧に達した時点で、バッファ回路２２５の動作が開始される。
【０１１０】
したがって、バッファ回路２２５には、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨになってから、遅延回路２３０のＲＣフィルタ２３０ｂの時定数に対応した遅延時間ｔｔ（後述）を経過した時点で、電源ＰＡが徐々に供給されてバッファ回路２２５の動作が開始され、それ以降、ＣＣＤ２２３が出力する信号ＣＣＤ＿ｏｕｔが、バッファ回路２２５を介して出力され、結合コンデンサ２２６を介して信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。
【０１１１】
次に、上述したこの発明による画像形成装置における電源スイッチのオン又は省エネモード（低消費電力モード）から通常動作モードに復帰する際の動作について、図８及び図９によって説明する。
図８は、図１に示した実施例による電源オン開始から電源オン・リセット解除完了までの動作シーケンスについて説明するためのフローチャートであり、図９は、電源スイッチ１がオフからオンになった場合の電源オン時における各部の信号変化の一例を示す信号波形図である。なお、以下の説明では、スキャナリセット制御部２２９として図３に示した回路構成のものを用いた場合の例について説明する。
【０１１２】
図８に示す電源オン開始時の動作において、図１における電源スイッチ（メインＳＷ）１がオフからオンになったときと、省エネモードから通常モードに復帰したとき（省エネモード復帰）とで、最初の動作が異なる（ステップＳ１０１）。時刻ｔａ（図９参照）において電源スイッチ１がオフからオンになった場合には、電源生成部４は、電源ＶｃｃＥを生成して（図９（ａ）参照）システム制御部３とスキャナリセット制御部２２９に供給する（ステップＳ１０２）。これにより、システム制御部３が起動する。省エネモードから通常モードに復帰した場合は、既に電源ＶｃｃＥ（待機電源）は立ち上がっているので、ステップＳ１０２の動作は行わない。
【０１１３】
次いで、システム制御部３は、時刻ｔｂにおいてシステムを起動するために電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨに立ち上げる（ステップＳ１０３；図９（ｂ）参照）。このステップＳ１０３以降のシーケンスは、電源スイッチ１がオンにされた場合と、省エネモードからの復帰の場合の両方において実行する。
【０１１４】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥがイネーブルにすると共に、データ入力端子Ｄに論理レベルＨが加えられる（ステップＳ１０４）。また、電源制御信号ＰＯＮ＿ＥＮＧは、電源生成部４の図２に示した遅延回路４ａにより遅延され（図９（ｃ）参照）、その遅延後の時刻ｔｃで画像読取装置用電源生成部４ｂが電源Ｖｃｃ１，Ｖｃｃ２を生成して、画像読取装置内電源生成部２２１へ供給する（ステップＳ１０５）。ここでは、電源Ｖｃｃ１が先に立ち上がり、電源Ｖｃｃ２が遅れて立ち上がるものとする（図９（ｄ），（ｅ）参照）。
【０１１５】
これにより、画像読取装置２０の画像読取装置内電源生成部２２１は、電源Ｖｃｃ１に基づいて電源ＰＡ，ＰＣを生成し、電源Ｖｃｃ２に基づいて電源ＰＢを生成する。上記のように、電源Ｖｃｃ１が電源Ｖｃｃ２よりも先に立ち上がるので、この場合、画像読取装置内電源生成部２２１は、例えば、電源ＰＣ，ＰＡ，ＰＢの順に生成する（ステップＳ１０６、図９（ｆ），（ｇ），（ｈ）参照）。すなわち、複数の電源である電源ＰＣ，ＰＡ，ＰＢの立ち上がり特性はそれぞれ異なる。
【０１１６】
これらの電源ＰＡ，ＰＢ，ＰＣは画像読取装置の各部に給電するが、スキャナリセット制御部２２９にも入力するので、図３に示したアンド回路２２９ａのＰＮＰトランジスタＱ３，Ｑ１，Ｑ２が電源ＰＣ，ＰＡ，ＰＢの立ち上がり順にオフになる。そして、最後に電源ＰＢは所定電位に立ち上がってＰＮＰトランジスタＱ２がオフになると、そのタイミングの時刻ｔｄで、アンド回路２２９ａの出力（Ｐ点の電位）が論理レベルＨに立ち上がり、その立ち上がりエッジでＤ−ＦＦ２２９ｂの出力端子Ｑの状態が論理レベルＨに変化して、リセット信号ＸＲＥＳＥＴが論理レベルＨに立ち上がる（図９（ｉ）参照）。
【０１１７】
このようにして、リセット信号ＸＲＥＳＥＴが論理レベルＨに立ち上がると、信号発生源２２８はＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨに立ち上げて、ＡＦＥ２２７をリセット解除する（ステップＳ１０７）。それとともに、ＡＦＥリセット信号ＸＡＦＥＲＳＴは遅延回路２３０に入力され、バッファ回路２２５に供給される電源は、図９（ｋ）に示すように、電源ＰＡが供給された遅延回路２３０によりＲＣフィルタ２３０ｂ（図７参照）の時定数に対応した遅延時間ｔｔを経過した時点で、バッファ回路２２５の動作に必要な電圧となり、それ以降バッファ回路２２５の動作が開始する（ステップＳ１０８）。
【０１１８】
すなわちこの場合には、リセット信号ＸＲＥＳＥＴが立ち上がると、信号発生源２２８がＡＦＥリセット信号ＸＡＦＥＲＳＴを立ち上げると共にＣＣＤ駆動用クロック信号を発生する。そのため、ＣＣＤ２２３が読取動作を開始し、電源投入時に蓄積された電荷が一気に吐き出されることによりＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔに大きなレベル変動が生じることがあるが、そのレベル変動が収束した後の状態で、信号ＣＣＤ＿ｏｕｔをＡＦＥ２２７に出力するバッファ回路２２５の動作が開始するので、ＡＦＥ２２７には電源オン直後のレベルが大きく変動した信号ＣＣＤ＿ｏｕｔは印加されないことになる。その結果、ＡＦＥ２２７に過大な入力が印加されることを防止することができる。
【０１１９】
次に、上述したこの発明による画像形成装置における電源オフ又は省エネモードへ移行する際の動作について、図１０及び図１１によって説明する。
図１０は、図１に示した実施例による電源オフ開始からリセットオン・電源オフ完了までの動作シーケンスについて説明するためのフローチャートであり、図１１は、電源スイッチ１がオンからオフになったとき（電源オフ時）における図１に示した各部の信号の変化の一例を示す信号波形図である。
【０１２０】
図１０に示す電源オフ開始時の処理において、電源スイッチ１がオンからオフになった場合と、通常動作モードから省エネモードに移行する場合（省エネモード移行）とでは動作が異なる（ステップＳ２０１）。時刻ｔｅ（図１１参照）において電源スイッチ１がオンからオフになった場合には、図１の電源生成部４は電源ＶｃｃＥの生成を停止し、それにより電源ＶｃｃＥの電圧が極めて短時間で低下し、システム制御部３とスキャナリセット制御部２２９への電源供給がオフになる（ステップ２０２、図１１（ａ）参照）。システム制御部３は、電源ＶｃｃＥの電圧値が所定のレベルまで低下すると、例えば、時刻ｔｆで電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げる（図１１（ｂ）参照）。
【０１２１】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥがディセーブルされるので、出力端子Ｑの出力がハイインピーダンス状態になり、抵抗２２９ｄによりプルダウンされているため論理レベルＬに立ち下がる。そのため、Ｄ−ＦＦ２２９ｂから出力されるリセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がって（図１１（ｉ）参照）、図１における信号発生源２２８から出力されるＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬに立ち下がる（図１１（ｊ）参照）。
【０１２２】
それによって、遅延回路２３０及びＡＦＥ２２７の動作が短時間でリセットされる（ステップＳ２０３）。また、バッファ回路２２５への電源ＰＡの供給も停止して、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔ（図１１（ｌ）参照）が停止されると共に、信号ＡＦＥ＿ｉｎが停止される（ステップ２０４、図１１（ｍ）参照）。
【０１２３】
また、電源生成部４は、電源ＶｃｃＥの生成停止と共に電源Ｖｃｃ１，Ｖｃｃ２の生成も停止するが、電源Ｖｃｃ１，Ｖｃｃ２の電圧はその負荷に応じて徐々に低下し（図１１（ｄ），（ｅ）参照）、画像読取装置内電源生成部２２１から出力される電源ＰＡ，ＰＢ，ＰＣの電圧も、その負荷に応じて徐々に低下する（ステップ２０５、図１１（ｆ），（ｇ），（ｈ）参照）。
【０１２４】
一方、通常動作モードから省エネモードへ移行する場合には、図１の電源生成部４は電源ＶｃｃＥ（待機電源）は生成し続けるが、システム制御部３は電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げ、画像読取装置２０のスキャナリセット制御部２２９にそれを入力する（ステップＳ２０６，Ｓ２０７）。
【０１２５】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂは、アウトプットイネーブル入力端子ＯＥが論理レベルＨになるためディセーブルにされるので（ステップＳ２０８）、出力端子Ｑの出力がハイインピーダンス状態になり、抵抗２２９ｄによりプルダウンされているため、出力端子Ｑの出力が論理レベルＬに立ち下がり、リセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がる。それによって、図１の信号発生源２２８から出力されるＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬに立ち下がる。
【０１２６】
そのため、遅延回路２３０及びＡＦＥ２２７の動作が直ちにリセットされ（ステップＳ２０３）、バッファ回路２２５への電源ＰＡの供給も停止する。
そして、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔが停止されると共に、信号ＡＦＥ＿ｉｎが停止される（ステップ２０４）。
【０１２７】
また、電源生成部４は、電源Ｖｃｃ１，Ｖｃｃ２の生成を停止し（ステップＳ２０４）、電源Ｖｃｃ１，Ｖｃｃ２の電圧は、その負荷に応じて徐々に低下し、そして、画像読取装置内電源生成部２２１から出力される電源ＰＡ，ＰＢ，ＰＣの電圧も、その負荷に応じて徐々に低下してオフになる（ステップ２０５）。すなわち、複数の電源である電源ＰＡ，ＰＢ，ＰＣの立ち下り特性もそれぞれ異なる。
【０１２８】
このようにして、電源スイッチ１がオンからオフになったとき又は通常モードから省エネモードへ移行するときには、図１のシステム制御部３が信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げたタイミングで直ちに、リセット信号ＸＲＥＳＥＴ、ＡＦＥリセット信号ＸＡＦＥＲＳＴにより、遅延回路２３０及びＡＦＥ２２７の動作がリセットされ、バッファ回路２２５への電源ＰＡの供給も停止し、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔが停止されると共に、信号ＡＦＥ＿ｉｎが停止される。
【０１２９】
それにより、電源オフ時あるいは省エネモードへの移行時に、一時的にＣＣＤ２２３の動作が不安定になるような事態を防止でき、その結果、ＡＦＥ２２７に過大な電圧が入力されることを防止することができる。
なお、上述の電源オフ時の動作説明では、スキャナリセット制御部２２９が図３に示したＤ−ＦＦ２２９ｂを備えた場合について説明したが、スキャナリセット制御部２２９が図５に示したＤ−ＦＦ２２９ｆを備えた場合にも、同様の動作を行うことができる。
【０１３０】
上述した実施例において、図１におけるスキャナリセット制御部２２９と信号発生源２２８が、アナログ信号処理部（ＡＦＥ）２２７と遅延回路２３０のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段を構成している。
【０１３１】
そのリセット制御手段は、画像形成装置の電源スイッチ１がオフからオンになったとき又は画像形成装置が低消費電力モードから通常動作モードに復帰したときには、画像読取装置内電源生成部２２１が生成する複数の電源ＰＡ，ＰＢ，ＰＣの全てが所定電位に立ち上がったときに、リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）をアナログ信号処理部（ＡＦＥ）２２７と遅延回路２３０をリセット解除状態にする論理レベルＨにしてそれを保持し、画像形成装置の電源スイッチ１がオンからオフになったとき又は画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）をＡＦＥ２２７と遅延回路２３０をリセット状態にする論理レベルＬにする。
【０１３２】
この実施例では、ＡＦＥリセット信号ＸＡＦＥＲＳＴによってＣＣＤ２２３も、ＡＦＥ２２７及び遅延回路２３０と同時にリセット状態とリセット解除状態の制御を行うようにしているが、リセット可能な遅延回路２３０によってバッファ回路２２５への給電すなわち動作と非動作を制御しているので、それは必須ではなく、リセット制御のタイミングをずらしてもよいし、リセットが不要な光電変換素子を画像読み取りに使用してもよい。
【０１３３】
この実施例のリセット制御手段のスキャナリセット制御部２２９は、画像形成装置が低消費電力モードに移行したときにも、本体側の電源生成部４から待機電源ＶｃｃＥが供給されて動作状態を維持している。
【０１３４】
この実施例におけるリセット制御手段は、画像読取装置内電源生成部２２１が生成する複数の電源の全ての立ち上がりを検知するアンド回路２２９ａと、そのアンド回路２２９ａの出力をクロック入力端子ＣＬＫに入力し、画像形成装置が電源オンで通常動作モードのときにアクティブ（実施例では論理レベルＨ）になり低消費電力モードのときに非アクティブ（実施例では論理レベルＬ）になる電源制御信号ＰＯＮ＿ＥＮＧをデータ入力端子Ｄに入力するＤ形フリップフロップ回路（Ｄ−ＦＦ）２２９ｂ又は２２９ｆと、そのＤ形フリップフロップ回路の出力端子Ｑをプルダウンする抵抗とからなるスキャナリセット制御部２２９と、そのＤ−ＦＦ２２９ｂ又は２２９ｆの出力端子Ｑの出力信号に基づいて上記リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）を生成する回路（信号発生源２２８）とから構成されている。
【０１３５】
この発明による画像形成装置の機構部の一実施例は、図１２に示した画像形成装置と同じ構成であり、本体１００に画像読取装置２００に代えて上述した画像読取装置２０を搭載したものである。しかし、この発明による画像形成装置の機構部の構成はこれに限るものではなく、自動原稿給送装置（ＡＤＦ）３００、大容量給紙装置４００、及び用紙後処理装置５００のいずれかは必要なものだけを設ければよく、本体１００の構成も種々に変更できる。また、画像読取装置２０で読み取った画像データを通信回線を介して他のファクシミリ機能を有する画像形成装置に送信したり、ファクシミリ機能を有する画像形成装置から送信された画像データを受信して印刷するファクシミリ機能を備えてもよい。
【０１３６】
以上説明してきたように、この発明による画像読取装置及び画像形成装置によれば、電源オン時又は省エネモードから通常動作モードへの復帰時には、画像読取装置内電源生成部が生成する複数の電源が全て所定電位に立ち上がってからＣＣＤ２２３、遅延回路２３０及びＡＦＥ２２７のリセット状態を解除することによって、どんな電源オンシーケンスになってもＡＦＥ２２７に過大電圧がかからないようにすることが可能になる。
【０１３７】
また、電源オフ時又は通常動作モードから省エネモードへの移行時には、直ちに又は短時間でＣＣＤ２２３、遅延回路２３０及びＡＦＥ２２７をリセット状態にして、それらの駆動を停止させた後に各種電源が立ち下がるようにすることによって、どんなシーケンスやＣＣＤを使用してもＡＦＥ２２７に過大電圧がかからないようにすることが可能になる。
【０１３８】
さらに、上述した実施例によれば、図１における画像読取装置２０のシステム制御部３から出力されている既存の信号である電源制御信号ＰＯＮ＿ＥＮＧを電源生成部４に入力させる前に分岐させて使用することによって、別途信号発生回路を追加ぜずに済み、それによってシステムの膨大化を防ぐことが可能になる。
図２に示した電源生成部４は、別途電源が必要な遅延素子やＩＣ装置などを必要とせず、ＲＣフィルタによる遅延回路４ａを用いることにより簡単な構成で遅延動作を実現し、システムの膨大化を防ぐことが可能になる。
【０１３９】
画像読取装置の電源とは別電源であるシステム制御部の既存の電源（ＶｃｃＥ）を用いて画像読取装置のスキャナリセット制御部２２９を駆動することによって、システム電源の膨大化を防ぎ、省エネモード移行及び復帰時に画像読取装置のリセット動作を容易に制御することが可能になる。
また、スキャナリセット制御部２２９にＤ−ＦＦ回路を用いることによって、定常時に不意に電源にノイズがのった場合でもリセット信号ＸＲＥＳＥＴの論理が切り替わらないようにすることが可能になる。
【０１４０】
さらに、画像形成装置の省エネモード（低消費電力モード）への移行時及び復帰時には、電源スイッチのオン・オフ時とは別に、Ｄ−ＦＦのイネーブル端子もしくはクリア端子のみを制御して、省エネモード移行時でも電源オフ時と同様にＣＣＤ及びＡＦＥに対して、リセットオン→電源オフの順番で処理を行い、省エネモード復帰時でも電源オン時と同じように、電源オン→リセットオフ（リセット解除）の順番で処理を行うことによって、省エネモード移行時及び復帰時に同様に発生する過大電圧を抑えることが可能になる。
【０１４１】
なお、この発明は、図１２に示した画像形成装置及び画像読取装置に適用できるとともに、それ以外の構成を持つ画像形成装置及び画像読取装置についても、同様に適用することができる。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【産業上の利用可能性】
【０１４２】
この発明は、原稿の画像を読み取って画像データにする各種の画像読取装置、特にデジタル複写機やデジタル複合機、多機能周辺装置（ＭＦＰ）等の種々の画像形成装置に搭載可能な画像読取装置、及びその画像読取装置を本体に搭載した各種の画像形成装置に適用可能である。
【符号の説明】
【０１４３】
１：電源スイッチ ３：システム制御部 ４：電源生成部
２０，２００：画像読取装置 １００：画像形成装置の本体
２２１：画像読取装置内電源生成部 ２２３：ＣＣＤ（光電変換素子）
２２５：バッファ回路 ２２６：結合コンデンサ
２２７：アナログ信号処理部(ＡＦＥ） ２２８：信号発生源
２２９：スキャナリセット制御部 ２３０：遅延回路
３００：自動原稿給送装置（ＡＤＦ）
ＶｃｃＥ：待機電源 Ｖｃｃ１，Ｖｃｃ２：画像読取装置用電源
ＰＡ，ＰＢ，ＰＣ：画像読取装置内電源生成部が生成する電源
ＰＯＮ＿ＥＮＧ：電源制御信号 ＸＲＥＳＥＴ：リセット信号
ＸＡＦＥＲＳＴ：ＡＦＥリセット信号
【先行技術文献】
【特許文献】
【０１４４】
【特許文献１】特開２００７−２１４６８８号公報
【技術分野】
【０００１】
この発明は、デジタル複写機やデジタル複合機、多機能周辺装置（ＭＦＰ）等の画像形成装置に搭載される画像読取装置、及びその画像読取装置を本体に搭載した上記のような画像形成装置に関する。
【背景技術】
【０００２】
従来、デジタル複写機やデジタル複合機のような画像形成装置では、原稿画像を読み取る画像読取装置としてのスキャナ機能と、読み取った画像等の情報を電子写真方式（静電写真方式）で画像形成（印刷）して出力するプリンタ機能などを備えている。
【０００３】
図１２は、そのような画像形成装置の構成の一例を示す概略構成図である。
図１２に示す画像形成装置は、本体１００と、その上部に設置された画像読取装置(スキャナ部)２００と、さらにその上に装着された自動原稿給送装置（ＡＤＦ：Auto Document Feeder）３００と、本体１００の図示の右側に配置された大容量給紙装置４００と、本体１００の図示の左側に配置された用紙後処理装置５００とから基本的に構成されている。
【０００４】
本体１００は、画像書込部１１０、作像部１２０、定着部１３０、両面搬送部１４０、給紙部１５０、垂直搬送部１６０、および手差し部１７０を備えている。
画像書込部１１０は、画像読取装置２００で読み取った原稿の画像情報（画像データ）に基づいて発光源であるレーザダイオードの発光をを変調し、そのレーザ光をポリゴンミラーによって走査し、ｆθレンズなどの走査光学系を介して感光体ドラム１２１の帯電された表面に照射して露光し、静電潜像を形成するものである。
【０００５】
作像部１２０は、感光体ドラム１２１と、その感光体ドラム１２１の外周に沿って設けられた帯電ユニット(図示省略)、現像ユニット１２２、転写ユニット１２３、クリーニングユニット１２４、および除電ユニット（図示省略）などの公知の電子写真方式の作像要素からなる。
定着部１３０は、転写ユニット１２３で転写紙に転写されたトナー画像を転写紙に定着させるためのものである。
【０００６】
両面搬送部１４０は、第１面(表面)に画像が形成された転写紙を再度画像書込部１１０へ送り込み、第２面(裏面)にも画像を形成させるためのものであり、定着部１３０の転写紙搬送方向下流側の下方に設けられている。そして、転写紙の搬送方向を用紙後処理装置５００側あるいは両面搬送部１４０側に切り換える第１の切換爪１４１と、第１の切換爪１４１によって導かれる反転搬送路１４２と、その反転搬送路１４２で反転した転写紙を再度転写ユニット１２３側に搬送する画像形成側搬送路１４３と、反転した転写紙を用紙後処理装置５００側に搬送する後処理側搬送路１４４とを含む。さらに、画像形成側搬送路１４３と後処理側搬送路１４４との分岐部には第２の切換爪１４５が配されている。
【０００７】
給紙部１５０は、この例では４段の給紙段を備えており、各給紙段に収容された転写紙は、それぞれピックアップローラによって引き出され、給紙ローラによって垂直搬送部１６０へ送り出される。
垂直搬送部１６０では、給紙部１５０の各給紙段から送り込まれた転写紙を垂直上方へ搬送して、転写ユニット１２３の手前に設けられているレジストローラ１６１まで搬送する。レジストローラ１６１は、感光体ドラム１２１上の顕像の画像先端の移動とタイミングを取って転写紙を転写ユニット１２３に送り込む。
【０００８】
手差し部１７０は、開閉自在な手差しトレイ１７１を備え、ユーザが必要に応じて手差しトレイ１７１を開いてセットした転写紙を給送する。この場合もレジストローラ１６１で転写紙の搬送タイミングが取られて、転写ユニット１２３へ搬送される。
【０００９】
大容量給紙装置４００は、同一サイズの転写紙を大量にスタックして供給するもので、転写紙が消費されるにしたがって底板４０２が上昇し、常にピックアップローラ４０１から転写紙のピックアップが可能に構成されている。ピックアップローラ４０１と給紙ローラによって給紙される転写紙は、垂直搬送部１６０の上部からレジストローラ１６１まで搬送される。
【００１０】
用紙後処理装置５００は、画像が定着された転写紙に対して、孔明けやステイプル止め、仕分けなどの所定の処理（後処理）を行うもので、この例では、これらの後処理機能のためにパンチ５０１、ステイプルトレイ５０２、ステイプラ５０３、およびシフトトレイ５０４を備えている。
【００１１】
そして、画像形成装置の本体１００から用紙後処理装置５００に搬入された転写紙は、孔明けを行う場合にはパンチ５０１で１枚ずつ孔明けが行われ、その後、特に処理の必要がなければプルーフトレイ５０５へ排出され、仕分けを行う場合にはシフトトレイ５０４に排紙される。この場合の仕分けは、シフトトレイ５０４が用紙搬送方向に直交する方向に所定量往復動し、転写紙を積載する位置を振り分けることにより行われる。
【００１２】
また、ステイプル止めをする場合には、孔明けが行われたかあるいは孔明けが行われていない転写紙が下搬送路５０６に導かれ、ステイプルトレイ５０２において後端フェンスで用紙搬送方向と直交する方向が揃えられ、ジョガーフェンスで用紙搬送方向と平行な方向が揃えられる。そして、揃えられた用紙束の所定位置、例えば角部、側部２個所など所定の位置がステイプラ５０３によってステイプル止めされて綴じられ、放出ベルトによってシフトトレイ５０４に排紙される。
【００１３】
また、この場合、下搬送路５０６にはプレスタック搬送路５０７が設けられ、画像形成されて送り込まれた転写紙をスタックし、後処理中に画像形成装置本体１００側の画像形成動作の中断を避けることができるようになっている。
【００１４】
画像読取装置２００については、詳細な構成の図示を省略するが、ＡＤＦ３００によって原稿台２１０上に導かれ、停止した原稿を光学的にスキャンし、図示していないミラー群を経て結像レンズで結像された原稿の画像をＣＣＤ（Charge Coupled device）やＣＭＯＳ素子などの光電変換素子（図示略）によって読み取る、周知の縮小光学系を備えた画像読取手段である。
【００１５】
また、ＡＤＦ３００は両面給送機能を有するもので、画像読取装置２００の原稿台２１０の設置面に開閉自在に取り付けられている。
画像読取装置２００は、ＡＤＦ３００により原稿台２１０上に載置された原稿を読み取る際、あるいはユーザによって原稿台２１０上に載置された原稿を読み取る際、移動光学系のキャリッジを副走査方向に移動させることによって、光源からの主走査方向に１ラインの光の照射位置を原稿の読取面の副走査方向へ移動しながら原稿を照射し、原稿からの反射光をレンズを介して光電変換素子上に結像させ、光電変換素子によって原稿の画像情報がアナログ電気信号に変換される。
【００１６】
その光学変換素子から出力されるアナログ電気信号は、後述するように、前段のアナログ信号処理部により所定のアナログ信号処理がなされた後デジタル信号の画像データに変換され、後段の画像データ処理装置へ送られ、例えば、記憶装置に一旦記憶される。そして、画像形成時に画像書込部１１０によってその記憶装置から画像データが読み出され、発光源であるレーザダイオードの発光を画像データに応じて変調し、光書き込みが行われる。
【００１７】
次に、このような従来の画像形成装置における電源オン・オフ時に生じる不具合について説明する。
図１３は、従来の画像読取装置を備えた画像形成装置の電源供給系の構成例を示すブロック図であり、２００はその画像読取装置の回路構成例を示している。
また、図１４は図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが正常な場合の各部の信号波形の変化の一例を示すタイミングチャートであり、図１５はその電源オン時の各電源の立ち上がりシーケンスが異なる場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【００１８】
図１３において、電源スイッチ１は、外部電源を電源生成部２に対してオン・オフ（供給／遮断）するスイッチであり、電源スイッチ１がオンされて電源生成部２に外部電源が供給されると、電源生成部２は電源ＶｃｃＥを生成してシステム制御部３に供給する。それにより、システム制御部３が起動して電源生成部２へ出力する電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨ（アクティブ）にする。
【００１９】
システム制御部３から入力する電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨになると、電源生成部２は電源Ｖｃｃ１，Ｖｃｃ２をそれぞれ生成して画像読取装置２００の画像読取装置内電源生成部２２１へ供給すると共に、他回路用の電源も生成して、画像形成装置内の各回路へ供給する。
【００２０】
なお、電源スイッチ１がオンのままでも低消費電力モード（「省エネモード」ともいう）の時には、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬ（非アクティブ）にすることによって、電源生成部２は画像読取装置２００や他回路に供給する電源をオフにする。
【００２１】
電源ＶｃｃＥはこの省エネモードでもオフしない待機電源であり、システム制御部３のほかに、図１２に示したＡＤＦ３００や図示しない操作部など、省エネモードから通常動作モードへの復帰（以下、これを「省エネモード復帰」という）のためのイベント等を検出するための要素にも供給される。例えば、省エネモードではシステム制御部３が省エネモード復帰の命令（圧板開閉、操作部のいずれかのボタン押下等）を監視しており、いずれかの省エネモード復帰の命令を検知すると、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨになる。
【００２２】
従来の画像読取装置２００において、画像読取装置内電源生成部２２１は、電源Ｖｃｃ１の供給に基づいて電源ＰＡ，ＰＣを生成するとともに、電源Ｖｃｃ２の供給に基づいて電源ＰＢを生成する。その電源ＰＡは、電源電圧検出ＩＣであるパワーオン・リセット回路(ＰＯＲ:Power On Reset回路）２２２と光電変換素子であるＣＣＤ２２３に供給されると共に、遅延回路２２４を介して、ＣＣＤ２２３の出力信号を緩衝バッファ回路２２５にも供給される。
【００２３】
電源ＰＢは、信号発生源２２８に供給されると共に、ＰＯＲ２２２が出力するリセット信号ＸＲＥＳＥＴをプルアップする。電源ＰＣは、それ以外のアナログ信号処理部（ＡＦＥ：Analog Front End）２２７等の回路に供給される。ＡＦＥ２２７は通常、アナログ処理ＩＣとして作られる。
【００２４】
この画像読取装置２００において、光電変換素子であり画像読取デバイスでもあるＣＣＤ２２３から出力されるアナログ電気信号ＣＣＤ＿ｏｕｔは、バッファ回路２２５及び結合コンデンサ２２６を介して、その交流成分のみが信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。なお、バッファ回路２２５は、エミッタフォロワ回路によって緩衝（インピーダンス低減）を行いっている。
【００２５】
また、信号発生源２２８は、ＣＣＤ２２３やＡＦＥ２２７に供給する各種信号（例えば、各種のクロック信号や同期信号など）を発生し、それらの各種信号をＣＣＤ２２３及びＡＦＥ２２７に供給するが、その信号線は図示を省略している。その信号発生源２２８はまた、ＡＦＥリセット信号ＸＡＦＥＲＳＴを発生して、それをＡＦＥ２２７のリセット端子へ入力させる。
【００２６】
ＡＦＥ２２７は、入力する信号ＡＦＥ＿ｉｎに対して、ラインクランプ、サンプル／ホールド、ゲイン処理、Ａ／Ｄ変換の順で処理を実施し、読み取り原稿から得られた画像情報に対応したデジタル画像データを得る。また、そのＡＦＥ２２７から出力されるデジタル画像データは、ノイズ低減などの目的からＬＶＤＳ方式（低電圧差動伝送：Low Voltage Differential Signaling）のトランスミッタ（図示省略）により、後段の装置へ転送される。
【００２７】
次に、この画像形成装置における電源オン時の動作について、図１４（ａ）−（ｌ）の波形図を参照して説明する。なお、この波形図において、横軸は時間を、縦軸は各信号の大きさを表わしている。
【００２８】
図１４における時刻ｔ１に電源スイッチ１をオンにした場合、最初に図１３に示した電源生成部２より出力される電源ＶｃｃＥが立ち上り（図１４（ａ）参照）、次いで、システム制御部３が動作を開始して、時刻ｔ２で電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにする（図１４（ｂ）参照）。その後、電源生成部２が電源Ｖｃｃ１，Ｖｃｃ２及び他回路の電源の生成を開始する。この場合、電源Ｖｃｃ２の立ち上がりタイミングが電源Ｖｃｃ１の立ち上がりタイミングより早いものとする（図１４（ｃ），（ｄ）参照）。
【００２９】
また、電源Ｖｃｃ１に基づいて図１３に示した画像読取装置２００内の画像読取装置内電源生成部２２１が生成する電源ＰＡ，ＰＣ（図１４（e），（ｇ）参照）は、電源Ｖｃｃ１が規定電圧値にまで上昇するのに従って、それぞれが所定の電圧値にまで徐々に上昇し、また、電源Ｖｃｃ２に基づいて画像読取装置内電源生成部２２１が生成する電源ＰＢ（図１４（ｆ）参照）は、電源Ｖｃｃ２が規定電圧値にまで上昇するのに従って、所定の電圧値にまで徐々に上昇する。
【００３０】
また、バッファ回路２２５へ供給されるバッファ電源（図１４（ｊ）参照）は、遅延回路２２４の遅延作用による遅延時間を経過した後に、電源ＰＡの規定電圧値にまで上昇し、バッファ回路２２５の動作はその後に安定して行われる。
【００３１】
一方、信号発生源２２８のリセット端子に電源ＰＢを接続すれば、電源ＰＢが立ち上がることによって信号発生源２２８がリセット解除となり、信号発生源２２８はＣＣＤ駆動用のクロック信号、ＡＦＥ駆動用のクロック信号、ＡＦＥリセット信号ＸＡＦＥＲＳＴ（図１４（ｉ）参照）などの出力を開始する。ＣＣＤ駆動用のクロック信号の入力によりＣＣＤ２２３が読取動作を開始して、読取画像の明暗に応じたアナログ電気信号ＣＣＤ＿ｏｕｔ（図１４（ｋ）参照）を出力し、それがバッファ回路２２５及び結合コンデンサ２２６を介して、その交流成分が信号ＡＦＥ＿ｉｎ（図１４（ｌ）参照）としてＡＦＥ２２７に入力される。
【００３２】
しかしながら、ＣＣＤ２２３に供給される電源ＰＡが立ち上がっていない状態で、ＣＣＤ駆動用クロック信号がＣＣＤ２２３に入力すると、ＣＣＤ２２３の不具合や破壊につながる。そこで、電源ＰＡの立ち上がりをＰＯＲ２２２で監視し、電源ＰＡが所定の電圧値（リセット電圧値）まで立ち上がった時点で、ＰＯＲ２２２が信号発生源２２８のリセット端子に出力するリセット信号ＸＲＥＳＥＴの出力端をハイインピーダンス状態にするようにしている。また、信号発生源２２８のリセット端子を電源ＰＢでプルアップしている。
【００３３】
すなわち、ＣＣＤ電源の電源ＰＡがリセット電圧値に達するまでの期間では、ＰＯＲ２２２がリセット信号ＸＲＥＳＥＴの出力端をローインピーダンスで接地状態にして、リセット信号ＸＲＥＳＥＴが論理レベルＬになっており（図１４（ｈ）参照）、信号発生源２２８はリセット状態を維持する。
そのため、ＣＣＤ駆動用クロック信号は発生せず、ＡＦＥリセット信号ＸＡＦＥＲＳＴは論理レベルＬのままである。そのため、ＣＣＤ２２３は読取動作を開始せず、ＡＦＥリセット信号ＸＡＦＥＲＳＴがリセット端子に入力しているＡＦＥ２２７はリセット状態に維持されて動作しない。
【００３４】
そして、電源ＰＡがリセット電圧値に達すると（図１４の時刻ｔ３）、ＰＯＲ２２２がリセット信号ＸＲＥＳＥＴの出力端をハイインピーダンス状態にするので、電源ＰＢのプルアップによって、リセット信号ＸＲＥＳＥＴが論理レベルＨになる。
その結果、信号発生源２２８がリセット解除されて上記した信号発生源２２８の動作が開始され、ＣＣＤ駆動用クロック信号が発生するとともに、ＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨにする。それによって、ＣＣＤ２２３が読取動作を開始し、ＡＦＥ２２７もリセット解除状態になって動作を開始する。
【００３５】
ここで、一般的には信号発生源２２８よりもＣＣＤ２２３の電源負荷が大きいため、電源の立上り順は電源ＰＢ→電源ＰＡという順番となる。その結果、電源オン時は、電源ＰＢ→電源ＰＡ→リセット解除というシーケンスが成立している。
ところで、上記のようにＣＣＤ２２３が出力する信号ＣＣＤ＿ｏｕｔは結合コンデンサ２２６を介してＡＦＥ２２７に入力しており、その信号ＣＣＤ＿ｏｕｔの電圧変化である交流成分のみがＡＦＥ２２７に入力する。
【００３６】
一方で、ＡＦＥ２２７の入力端子に入力する信号の電圧は最大定格以内である必要があり、通電時の通常動作ではこの状態を満足するように、周辺回路等が設計されている。例えば、図１４（ｌ）では、ＡＦＥ２２７への入力レベルは、上限値ＬＵと下限値ＬＤとの範囲の値に設定される。
【００３７】
しかし、画像形成装置の電源オン・オフ時には、例えば、電源電位→ＧＮＤまたはＧＮＤ→電源電位のような大きな直流電位の変化が生じたり、あるいは、電源投入時に蓄積された初期電荷がリセット解除のタイミングで一気に吐き出されることによって生じる過大電圧が発生し、上記最大定格を超えてしまう可能性がある。
【００３８】
画像形成装置などの機器においては、機器本体の電源スイッチのオン・オフ動作は日に数回程度と少ないが、低消費電力モード（省エネモード）の機能を備えている場合には、通常動作モードから省エネモードへの移行と、省エネモードから通常動作モードへの復帰が、頻繁に起こり、その都度、実質的な電源のオン／オフ動作が行われる。
通常動作モードでは通常動作に必要な全ての部分に給電し、低消費電力モード（省エネモード）では、ユーザによる使用（いずれかのキーオン等）を検知して装置を起動させるために必要な最小限の部分にのみ給電する。
【００３９】
そのため、上記した過大電圧により画像読取装置２００を構成するデバイス（特に、ＡＦＥ２２７）の特性劣化や、さらには破損といった障害を発生する可能性が大幅に大きくなってしまう。この電源オン・オフ時における過大電圧を制御する従来技術は、例えば特許文献１に開示されている。
【００４０】
この従来技術では、ＣＣＤから出力されるアナログ信号を入力するバッファ回路とその電源との間にＲＣフィルタからなる電源遅延回路を設けることによって、バッファ回路の電源の立上り時間をＣＣＤの電源の立上り時間よりも遅らせて、電源オン→リセット解除時に、電源からバッファ回路に供給される電圧の立上り速度を遅くして、ＣＣＤから出力される過大電圧がＡＦＥに入力されるのを抑えるようにしている。
図１３に示した従来装置の回路例においては、この従来技術を適用し、電源ＰＡを遅延回路２２４を介して遅延させてバッファ回路２２５に供給するようにしている。
【発明の概要】
【発明が解決しようとする課題】
【００４１】
しかしながら、この従来技術では、次のような不具合を生じる恐れがあった。
すなわち、近年では、画像形成装置の開発工数削減のため、画像形成装置の構成要素である画像読取装置をそのまま別の画像形成装置（複写機など）へ転用するケースが増えており、画像形成装置の電源生成部によって画像読取装置に供給される電源シーケンスが変わる可能性がある。
【００４２】
まず、画像読取装置の電源をオンするときに生じる問題について説明する。
例えば、図１３に示した例のように、電源オン時に画像読取装置２００に２つの電源Ｖｃｃ１、Ｖｃｃ２を供給する場合に、その画像読取装置２００が組み込まれる画像形成装置の機種によって、ある機種と別の機種とで、その２つの電源Ｖｃｃ１，Ｖｃｃ２の供給開始タイミングの前後関係が、電源仕様あるいは電源負荷の違いなどが原因となって、逆転することがある。
【００４３】
すなわち、図１４（ａ）−（ｌ）に示した例では、電源Ｖｃｃ２が電源Ｖｃｃ１よりも先に供給され、その場合上記の通り、電源オン時には、電源ＰＢ→電源ＰＡ→リセット解除というシーケンスが成立し、図１３の画像読取装置２００は適切に起動する。
【００４４】
それに対し、電源Ｖｃｃ１が電源Ｖｃｃ２よりも先に供給される場合には、例えば、図１５（ａ）−（ｌ）に示すように、電源ＰＡ（図１５（ｅ）参照）が電源ＰＢ（図１５（ｆ）参照）よりも先に立ち上がり、バッファ回路２２５の電源（図１５（ｊ）参照）が先に立ち上りきった後に、信号発生源２２８の電源ＰＢ（図１５（ｆ）参照）により、ＰＯＲ２２２から出力されるリセット信号ＸＲＥＳＥＴが論理レベルＨになって信号発生源２２８のリセットが解除される。
【００４５】
それにより、信号発生源２２８からＣＣＤ駆動用クロック信号がＣＣＤ２２３へ入力されると、電源投入時に蓄積された電荷が一気に吐き出されることによって、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔの変動が大きくなる。その出力が既に立ち上がったバッファ回路２２５及び結合コンデンサ２２６を介してＡＦＥ２２７に入力される信号ＡＦＥ＿ｉｎが、前述した信号の入力レベルの範囲の下限値ＬＤを下回る（図１５（ｌ）参照）など、ＡＦＥ２２７の入力端子に入力する信号の電圧が最大定格を逸脱し、その結果ＡＦＥ２２７を破損するという事態が生じる恐れがある。
【００４６】
次に、画像読取装置の電源をオフするときに生じる問題について説明する。
図１６（ａ）−（ｌ）は、図１３に示した画像形成装置における電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。この図を参照しながら、電源オフ時における画像読取装置の動作を説明する。
【００４７】
電源スイッチ１が時刻ｔ１１でオフにされると、電源生成部２から生成される電源Ｖｃｃ１，Ｖｃｃ２，ＶｃｃＥ（図１６（ａ），（ｃ），（ｄ）参照）は、それぞれの電源負荷等に応じて異なる立ち下がり特性に従ってその電圧が各々下がり、それらの電源Ｖｃｃ１，Ｖｃｃ２，ＶｃｃＥが供給される各回路要素の動作が順次停止する。例えば、システム制御部３は、所定の電圧値にまで電源ＶｃｃＥの電圧が低下した時点で、電源制御信号ＰＯＮ＿ＥＮＧ（図１６（ｂ）参照）を立ち下げる。
【００４８】
また、電源ＰＡ（図１６（ｅ）参照）の電圧値がＰＯＲ２２２に設定されたリセット電圧値まで低下すると、ＰＯＲ２２２は、リセット信号ＸＲＥＳＥＴ（図１６（ｈ）参照）を論理レベルＬに立ち下げる。このリセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がると、信号発生源２２８は、ＡＦＥ２２７に出力するＡＦＥリセット信号ＸＡＦＥＲＳＴ（図１６（ｉ）参照）を論理レベルＬに立ち下げて、ＡＦＥ２２７をリセットする。
【００４９】
ここで、ＰＯＲ２２２は、リセット信号ＸＲＥＳＥＴを形成する際の動作にヒステリシス特性を有しており、通常、リセット解除時の電圧の閾値がリセット検出時の電圧の閾値よりも高く設定されている。そのため、ＰＯＲ２２２が電源ＰＡに基づいてリセット検出してリセット信号ＸＲＥＳＥＴを論理レベルＬに立ち下げる場合の検出タイミングは、遅くなる傾向になる。
【００５０】
ところが、ＣＣＤ２２３の構造によっては、電源ＰＡの電圧値がＰＯＲ２２２のリセット検出の閾値にまで低下する前の状態で、定格のＣＣＤ駆動電圧で駆動していないことが原因となって一時的にＣＣＤ２２３の動作が不安定になり、突発的な出力が出ることがあり、その場合、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔ（図１６（ｋ）参照）として過大電圧が発生してしまい、バッファ回路２２５及び結合コンデンサ２２６を介して、ＡＦＥ２２７に入力される信号ＡＦＥ＿ｉｎが上述した信号の入力レベルの範囲の下限値ＬＤを下回る（図１６（ｌ）参照）など、ＡＦＥ２２７の入力端子に入力する信号の電圧が最大定格を逸脱し、その結果ＡＦＥ２２７を破損するという事態を生じる恐れがある。
【００５１】
この発明は、かかる実情に鑑みてなされたものであり、画像読取装置をそのまま別の画像形成装置に転用しても、電源オン・オフ時、あるは通常動作モードから低消費電力モードでの移行時及び低消費電力モードから通常動作モードへの復帰時に、アナログ信号処理部（ＡＦＥ）に最大定格を逸脱するような信号が入力されるのを確実に防止できるようにすることを目的とする。
【課題を解決するための手段】
【００５２】
この発明による画像読取装置は、原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、上記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部（ＡＦＥ）とを備え、画像形成装置の本体に搭載される画像読取装置である。
【００５３】
そして、上記画像形成装置の本体側からの給電により立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源（ＰＡ，ＰＢ，ＰＣ）を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、その画像読取装置内電源生成部が生成する複数の電源の１つ（ＰＡ）を遅延させて上記バッファ回路の電源として供給するリセット可能な遅延回路と、上記アナログ信号処理部と遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号（ＸＡＦＥＲＳＴ）を生成するリセット制御手段とを設けている。
【００５４】
そのリセット制御手段は、上記画像形成装置の電源スイッチがオフからオンになったとき又は該画像形成装置が低消費電力モードから通常動作モードに復帰したときには、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全てが所定電位に立ち上がったときに、上記リセット信号を上記アナログ信号処理部と遅延回路をリセット解除状態にする論理レベル（Ｈ）にしてそれを保持し、上記画像形成装置の電源スイッチがオンからオフになったとき又は該画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号を上記アナログ信号処理部と遅延回路をリセット状態にする論理レベル（Ｌ）にする。
【００５５】
上記リセット制御手段は、上記画像形成装置が低消費電力モードに移行したときにも、上記本体側から待機電源（ＶｃｃＥ）が供給されて動作状態を維持するようにするとよい。
【００５６】
上記リセット制御手段は、上記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、そのアンド回路の出力をクロック端子（ＣＬＫ）に入力し、上記画像形成装置が電源オンで通常動作モードのときにアクティブ（Ｈ）になり低消費電力モード又は電源オフのときに非アクティブ（Ｌ）になる電源制御信号（ＰＯＮ＿ＥＮＧ）をデータ端子（Ｄ）に入力するＤ形フリップフロップ回路（Ｄ−ＦＦ）と、そのＤ形フリップフロップ回路の出力端子（Ｑ）をプルダウンする抵抗とからなるスキャナリセット制御部と、上記Ｄ形フリップフロップ回路の出力端子（Ｑ）の出力信号に基づいて上記リセット信号（ＸＡＦＥＲＳＴ）を生成する回路とによって構成することができる。
【００５７】
この発明による画像形成装置は、原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、上記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部（ＡＦＥ）とを備えた画像読取装置を本体に搭載した画像形成装置である。
【００５８】
そして、上記本体側に、外部電源に供給をオン・オフする電源スイッチと、該電源スイッチを介して外部電源が供給され、通常動作モードのときには少なくとも待機電源（ＶｃｃＥ）と複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）とを生成し、低消費電力モードのときには待機電源（ＶｃｃＥ）のみを生成する電源生成部を設けている。
また、上記画像読取装置に、上記本体側の電源生成部からの複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）による給電により、立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源（ＰＡ，ＰＢ，ＰＣ）を生成して上記画像読取装置の各部に給電する画像読取装置内電源生成部と、前述した画像読取装置と同様な遅延回路とリセット制御手段とを設けている。
【００５９】
そのリセット制御手段は上記待機電源によって動作し、上記電源スイッチがオフからオンになったとき又は上記低消費電力モードから通常動作モードに復帰したときには、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全てが所定電位に立ち上がったときに、上記リセット信号を上記アナログ信号処理部と遅延回路をリセット解除状態にする論理レベル（Ｈ）にしてそれを保持し、上記電源スイッチがオンからオフになったとき又は上記通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号を上記アナログ信号処理部と遅延回路をリセット状態にする論理レベル（Ｌ）にする。
【００６０】
上記画像形成装置において、上記本体側に、上記電源生成部から上記待機電源（ＶｃｃＥ）を入力し、その待機電源（ＶｃｃＥ）が供給されて上記通常動作モードのときにアクティブ（Ｈ）になり、上記低消費電力モード又は上記待機電源（ＶｃｃＥ）が供給されないときに非アクティブ（Ｌ）になる電源制御信号（ＰＯＮ＿ＥＮＧ）を生成して、上記電源生成部とリセット制御手段に入力させるシステム制御部を設け、
上記電源生成部は、上記システム制御部から入力する電源制御信号（ＰＯＮ＿ＥＮＧ）がアクティブ（Ｈ）のときには上記待機電源（ＶｃｃＥ）と複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）とを生成し、上記電源制御信号が非アクティブ（Ｌ）のときには待機電源（ＶｃｃＥ）のみを生成し、
上記画像読取装置のリセット制御手段を、上記画像読取装置内電源生成部が生成する複数の電源（ＰＡ，ＰＢ，ＰＣ）の全ての立ち上がりを検知するアンド回路と、そのアンド回路の出力をクロック端子（ＣＬＫ）に入力し、上記電源制御信号（ＰＯＮ＿ＥＮＧ）をデータ端子（Ｄ）に入力するＤ形フリップフロップ回路と、そのＤ形フリップフロップ回路の出力端子（Ｑ）をプルダウンする抵抗とからなるスキャナリセット制御部と、上記Ｄ形フリップフロップ回路の出力端子（Ｑ）の出力信号に基づいて上記リセット信号（ＸＡＦＥＲＳＴ）を生成する回路とによって構成するとよい。
【００６１】
上記電源生成部は、上記システム制御部から入力する電源制御信号（ＰＯＮ＿ＥＮＧ）を遅延させる遅延手段を有し、上記電源制御信号（ＰＯＮ＿ＥＮＧ）がアクティブ（Ｈ）になってから上記遅延手段による遅延時間後から上記複数の画像読取装置用電源（Ｖｃｃ１，Ｖｃｃ２）を順次生成するとよい。
上記電源生成部の上記遅延手段をＲＣフィルタで構成するとよい。
上記各画像読取装置及び画像形成装置において、上記光電変換素子がＣＣＤであるとよい。
【発明の効果】
【００６２】
この発明による画像読取装置及び画像形成装置によれば、電源オン時及び低消費電力モードから通常動作モードへの復帰時には、画像読取装置内の各部に給電する複数の電源（ＰＡ，ＰＢ，ＰＣ）が全て所定電圧まで立ち上がったときに上記リセット信号（ＸＡＦＥＲＳＴ）によって上記遅延回路とアナログ信号処理部のリセット状態が解除されて動作状態になるので、所定の遅延時間後にバッファ回路が動作して光電変換素子からの出力信号を増幅してアナログ信号処理部へ入力させる。また、電源オフ時及び通常動作モードから低消費電力モードへの移行時には、直ちに又は極めて短時間後に上記リセット信号（ＸＡＦＥＲＳＴ）によって上記遅延回路とアナログ信号処理部がリセット状態にされるので、上記バッファ回路が動作を停止し、光電変換素子からの出力信号を出力しなくなる。
したがって、いずれの場合にもアナログ信号処理部に最大定格を逸脱するような信号が入力されるのを確実に防止することができる。
【図面の簡単な説明】
【００６３】
【図１】この発明の一実施例である画像読取装置を備えた画像形成装置の電源供給系の構成を示すブロック図である。
【図２】図１に示した電源生成部４における電源Ｖｃｃ１，Ｖｃｃ２を生成する部分の構成例を示すブロック回路図である。
【図３】図１に示したスキャナリセット制御部２２９の構成例を示す回路図である。
【図４】図３におけるのＤ−ＦＦ２２９ｂの動作を説明するための各端子の論理値を示す図である。
【００６４】
【図５】図１に示したスキャナリセット制御部２２９の他の構成例を示す回路図である。
【図６】図５におけるＤ−ＦＦ２２９ｆの動作を説明するための各端子の論理値を示す図である。
【図７】図１における遅延回路２３０の構成例を示す回路図である。
【図８】図１に示した実施例による電源オン開始から電源オン・リセット解除完了までの動作シーケンスについて説明するためのフローチャートである。
【図９】図１における電源スイッチ１がオンされた電源オン時における各部の信号波形の変化の一例を示すタイミングチャートである。
【００６５】
【図１０】図１に示した実施例による電源オフ開始からリセットオン・電源オフ完了までの動作シーケンスについて説明するためのフローチャートである。
【図１１】図１における電源スイッチ１がオフされた電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。
【図１２】この発明を適用する画像形成装置の機構部全体の構成例を示す概略構成図である。
【００６６】
【図１３】従来の画像読取装置を備えた画像形成装置の電源供給系の構成例を示すブロック図である。
【図１４】図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが正常な場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【図１５】図１３に示した画像形成装置における電源オン時の各電源の立ち上がりシーケンスが異なる場合の各部の信号波形の変化の一例を示すタイミングチャートである。
【図１６】図１３に示した画像形成装置における電源オフ時における各部の信号波形の変化の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００６７】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
図１は、この発明の一実施例である画像読取装置を備えた画像形成装置の電源供給系の構成を示すブロック図である。なお、図１に示す画像形成装置は、画像読取装置２０におけるスキャナリセット制御部２２９及び遅延回路２３０を除いては、図１３に示した従来の画像読取装置２００と同様な構成を有しており、便宜上図１３と対応する部分には同一符号を付している。この画像読取装置２０も図１２に示した画像形成装置の本体１００に搭載される。
【００６８】
図１において、電源スイッチ１は画像形成装置の本体１００側に設けられており、外部電源を電源生成部４に対してオンオフするものであり、電源スイッチ１がオンされて外部電源が供給されると、電源生成部４は電源ＶｃｃＥ（待機電源）を生成して、システム制御部３および画像読取装置２０のスキャナリセット制御部２２９等の低消費電力モード（省エネモード）の待機状態でも動作している要素へ供給する。これにより、システム制御部３が起動し、電源生成部４及びスキャナリセット制御部２２９へ出力する電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにすると共に、所定の初期化動作等を開始する。
【００６９】
電源ＶｃｃＥ（待機電源）は、図１２に示したＡＤＦ３００や図示しない操作部など、省エネモードから通常動作モードへの復帰するためのイベント等を検出するためのセンサやスイッチ及びシステム制御部３内のＣＰＵなどの最小限必要な要素にも供給される。例えば、省エネモードではシステム制御部３が省エネモード復帰の命令（圧板開閉、操作部のいずれかのボタン押下等）を監視しており、いずれかの省エネモード復帰の命令を検知すると、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨにする。
【００７０】
通常モードから省エネモードへの移行は、システム制御部３が、待機ボタンが押されたことを検知するか、画像形成装置が予め設定した時間以上放置された（使用されなかった）と判断したときに行われる。省エネモードから通常モードへの復帰は、システム制御部３が、圧板開閉や操作部のいずれかのボタン押下がなされたと判断したときに行われる。
【００７１】
図２は、図１に示した電源生成部４における電源Ｖｃｃ１，Ｖｃｃ２を生成する部分の構成例を示している。
この電源生成部４は、抵抗ＲとコンデンサＣからなる遅延回路４ａと画像読取装置用電源生成部４ｂからなる。そして、システム制御部３から入力する電源制御信号ＰＯＮ＿ＥＮＧは、遅延回路４ａを介して画像読取装置用電源生成部４ｂへ入力される。
【００７２】
外部電源を入力した画像読取装置用電源生成部４ｂは、電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨに立ち上がったタイミングから遅延回路４ａの遅延時間後に、電源Ｖｃｃ１，Ｖｃｃ２を順次生成して画像読取装置２０の画像読取装置内電源生成部２２１へ給電する。
それ以外の電源の生成回路は図示していないが、信号ＰＯＮ＿ＥＮＧが論理レベルＨになるとすぐに、その電源を生成して対応する各回路へ出力する。
【００７３】
図１の説明に戻り、画像読取装置２０は、図１３に示した従来の画像形成装置２００と同様に画像読取装置内電源生成部２２１、光電変換素子（撮像デバイス）であるＣＣＤ２２３、バッファ回路２２５、結合コンデンサ２２６、リセット可能なアナログ信号処理部（ＡＦＥと略称する）２２７、および信号発生源２２８を備え、ＰＯＲ２２２に代わるスキャナリセット制御部２２９および遅延回路２２４に代わるリセット可能な遅延回路２３０を設けている。
【００７４】
画像読取装置内電源生成部２２１は、電源生成部４から入力する電源Ｖｃｃ１に基づいて電源ＰＡ，ＰＣを生成するとともに、電源生成部４から入力する電源Ｖｃｃ２に基づいて電源ＰＢを生成する。
画像読取装置内電源生成部２２１が生成した電源ＰＡは、スキャナリセット制御部２２９とＣＣＤ２２３に直接供給されると共に、遅延回路２３０を介して、ＣＣＤ２２３の出力信号を緩衝（インピーダンス低減）するバッファ回路２２５に供給される。
【００７５】
また、電源ＰＢは信号発生源２２８に供給されると共にスキャナリセット制御部２２９に入力され、電源ＰＣはそれ以外の回路要素へと供給されると共にスキャナリセット制御部２２９に入力される。
このように、画像読取装置内電源生成部２２１は、画像形成装置の本体側の電源生成部４から給電される電源Ｖｃｃ１と電源Ｖｃｃ２に基づいて、後述するように立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源である電源ＰＡ，ＰＢ，ＰＣを生成して、画像読取装置２０の各部に給電する。
【００７６】
スキャナリセット制御部２２９は、電源ＰＡ，ＰＢ，ＰＣ及び電源制御信号ＰＯＮ＿ＥＮＧに基づいて、リセット信号ＸＲＥＳＥＴを出力するものであり、そのリセット信号ＸＲＥＳＥＴは信号発生源２２８に入力する。
また、この画像読取装置２０において、ＣＣＤ２２３から出力されるアナログ電気信号ＣＣＤ＿ｏｕｔは、バッファ回路２２５及び結合コンデンサ２２６を介してその交流成分のみが信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。
【００７７】
信号発生源２２８は、ＣＣＤ２２３やＡＦＥ２２７に供給する各種駆動信号（例えば、各種のクロック信号、リセット信号、及び各種の同期信号など）を発生するものであり、それらの各種駆動信号は、ＣＣＤ２２３及びＡＦＥ２２７の対応する入力端子に供給される。しかし、図１ではリセット信号以外の信号線の図示を省略している。
【００７８】
この信号発生源２２８はまた、各種駆動信号の１つとしてＡＦＥ２２７をリセット状態にするＡＦＥリセット信号ＸＡＦＥＲＳＴを発生して、ＡＦＥ２２７及び後述する遅延回路２３０のリセット端子に入力させる。そして、スキャナリセット制御部２２９より入力するリセット信号ＸＲＥＳＥＴが論理レベルＬの場合にはＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルにＬ（入力した回路をリセット状態にする論理レベル）にし、リセット信号ＸＲＥＳＥＴが論理レベルＨの場合にはＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨ（入力した回路をリセット解除状態にする論理レベル）にする。
【００７９】
したがって、リセット信号ＸＲＥＳＥＴとＡＦＥリセット信号ＸＡＦＥＲＳＴとは同じであり、リセット信号だけ見れば、リセット信号ＸＲＥＳＥＴをそのままＡＦＥリセット信号として使用してもよい。請求項に記載した「リセット信号」はこのいずれでもよい。
【００８０】
ＡＦＥ２２７は、入力端子に入力する信号ＡＦＥ＿ｉｎに対して、ラインクランプ、サンプル／ホールド、ゲイン処理、Ａ／Ｄ変換の順で処理を実施し、読み取り原稿から得られた画像情報に対応したデジタルデータを得る。また、ＡＦＥ２２７から出力されるデジタルデータは、ノイズ低減などの目的からＬＶＤＳ方式（低電圧差動伝送：Low Voltage Differential Signaling）のトランスミッタ（図示略）により、後段の装置へ転送される。
【００８１】
また、ＡＦＥ２２７は、リセット端子に入力するＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨになっているときには所定のリセット解除動作を行って動作状態になり、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬになっているときには所定のリセット動作を行ってリセット状態（非動作状態）になる。
【００８２】
図３は、図１に示したスキャナリセット制御部２２９の構成の一例を示す回路図である。
このスキャナリセット制御部２２９は、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がっていることを検出するためのアンド回路２２９ａと、アンド回路２２９ａの出力がクロック入力端子ＣＬＫに加えられるＤ形フリップフロップ回路であるＤ−ＦＦ２２９ｂと、そのＤ−ＦＦ２２９ｂのデータ入力端子Ｄに加えられる電源制御信号ＰＯＮ＿ＥＮＧを反転してＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥ（負論理）に入力させるための反転回路２２９ｃと、及びＤ−ＦＦ２２９ｂの出力端子Ｑをプルダウンする抵抗２２９ｄとからなる。
【００８３】
また、Ｄ−ＦＦ２２９ｂ及び反転回路２２９ｃには、電源ＶｃｃＥが供給されており、Ｄ−ＦＦ２２９ｂの出力端子Ｑからの出力信号がリセット信号ＸＲＥＳＥＴとして次段回路である信号発生源２２８へ出力される。
【００８４】
アンド回路２２９ａは、電源ＰＡを分圧する分圧抵抗Ｒ１，Ｒ２とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ１、電源ＰＢを分圧する分圧抵抗Ｒ３，Ｒ４とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ２、および電源ＰＣを分圧する分圧抵抗Ｒ５，Ｒ６とその分圧電圧がベースに印加されるエミッタフォロワ接続されたＰＮＰトランジスタＱ３からなる。
そして、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタが相互接続され、その相互接続点Ｐには抵抗Ｒ７を介して電源ＶｃｃＥが印加されると共に、その相互接続点ＰがＤ−ＦＦ２２９bのクロック端子ＣＬＫに接続されている。
【００８５】
ここで、各分圧抵抗Ｒ１〜Ｒ６の抵抗値は、電源ＰＡ，ＰＢ，ＰＣ及び分圧抵抗Ｒ１〜Ｒ６の抵抗値のバラツキ等を考慮した上で、それぞれできるだけ高い電圧（閾値）でＰＮＰトランジスタＱ１〜Ｑ３をオフするように分圧率（分圧比）を決め、その分圧率に対応した抵抗値に設定している。理想的には、電源ＰＡ，ＰＢ，ＰＣがそれぞれ完全に所定電位に立ち上がったときに、電源ＶｃｃＥの電圧とベース電圧との電位差がＰＮＰトランジスタＱ１〜Ｑ３のベース−エミッタ間電圧Ｖｂｅ以下になるように設定するのが望ましい。
【００８６】
ここで、各ＰＮＰトランジスタＱ１〜Ｑ３をオフにするベース電圧を「閾値電圧」という。そして、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各閾値電圧をＴＨａ、ＴＨｂ、ＴＨｃとする。
なお、図３に示したアンド回路２２９ａは、トランジスタと分圧抵抗を用いた簡単なワイヤードアンド回路の例を示したが、消費電力を懸念しなければ、電源ＶｃｃＥで駆動される３入力のアンド回路のＩＣ（集積回路）を使ってもよい。
【００８７】
次に、このアンド回路２２９ａの動作について説明する。電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間を考えると、前述したように電源ＶｃｃＥは省エネモードの待機状態でも供給されているから、電源ＰＡ，ＰＢ，ＰＣが全て立ち上がる前の段階で定常状態に立ち上がっている。しかし、電源ＰＡ，ＰＢ，ＰＣが全て所定電圧に立ち上がる前の段階では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のベースに加えられる電圧が各々閾値電圧ＴＨａ，ＴＨｂ，ＴＨｃよりも低く、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３が全てオンになるので、その電源ＶｃｃＥは抵抗Ｒ７とＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタの相互接続点Ｐは接地レベルである。すなわち、アンド回路２２９aの出力は論理レベルＬになっている。
【００８８】
それとともに、電源制御信号ＰＯＮ＿ＥＮＧが論理レベルＨに立ち上がっているので、Ｄ−ＦＦ２２９ｂのデータ入力端子Ｄには論理レベルＨが入力され、アウトプットイネーブル入力端子ＯＥには論理レベルＬが入力される。
【００８９】
また、電源ＰＡ，ＰＢ，ＰＣのいずれか１つ以上の電源が立ち上がっていない状態では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のうちその電源に対応した１つ以上のＰＮＰトランジスタのベース電圧が閾値電圧よりも低く、そのＰＮＰトランジスタがオンになっているので相互接続点Ｐは接地レベルのままであり、アンド回路２２９aの出力は論理レベルＬのままとなる。
【００９０】
そして、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がった状態では、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３のベースに印加される電圧がそれぞれ閾値電圧ＴＨａ，ＴＨｂ，ＴＨｃよりも高くなり、ＰＮＰトランジスタＱ１，Ｑ２，Ｑ３が全てオフになるので、その各エミッタの相互接続点Ｐが電源ＶｃｃＥのレベルとなる。すなわち、アンド回路２２９ａの出力が論理レベルＨになる。
したがって、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったタイミングで、アンド回路２２９ａの出力が論理レベルＬから論理レベルＨへ変化する立ち上がりエッジが形成される。
【００９１】
図４は、Ｄ−ＦＦ２２９ｂの動作を説明するための各端子の論理値をを示す。この図において、Ｌはローレベル、Ｈはハイレベル、↑は立ち上がりエッジ、↓は立ち下がりエッジ、Ｘは不定、Ｑ０は前の状態のＱ，Ｚはハイインピーダンスの状態を示す。
この図４によれば、Ｄ−ＦＦ２２９ｂは、クロック入力端子ＣＬＫに立ち上がりエッジが加えられた場合には、データ入力端子Ｄの値を保持して出力端子Ｑより出力する。
【００９２】
前述のように、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がったタイミングでアンド回路２２９ａにより立ち上がりエッジが生成される。その立ち上がりエッジがＤ−ＦＦ２２９ｂのクロック入力端子ＣＬＫに加えられたときに、データ入力端子Ｄに入力されている電源制御信号ＰＯＮ＿ＥＮＧは論理レベルＨになっているので、Ｄ−ＦＦ２２９ｂの出力端子Ｑから出力されるリセット信号ＸＲＥＳＥＴは論理レベルＨの信号となる。
【００９３】
また、Ｄ−ＦＦ２２９ｂの出力端子Ｑは抵抗２２９ｄによりプルダウンされているので、出力端子Ｑが論理レベルＨに立ち上がっているときには、リセット信号ＸＲＥＳＥＴは論理レベルＨになるが、出力端子Ｑが論理レベルＨ以外の場合には、リセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【００９４】
すなわち、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がるまでの間は、リセット信号ＸＲＥＳＥＴは論理レベルＬである。また、省エネモードへ移行するために、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げた場合、アウトプットイネーブル入力端子ＯＥが論理レベルＨになり、出力端子Ｑがハイインピーダンス状態になるので、出力端子Ｑは抵抗２２９ｄによりプルダウンされているから、リセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【００９５】
また、電源スイッチ１がオフにされて、図１に示した電源生成部４からの電源ＶｃｃＥの出力が停止した場合には、Ｄ−ＦＦ２２９ｂの動作が停止してその出力が不定となるが、この場合も、出力端子Ｑが抵抗２２９ｄによりプルダウンされているので、リセット信号ＸＲＥＳＥＴは論理レベルＬに規定されるので、リセット信号ＸＲＥＳＥＴの値が不定になることはない。
【００９６】
そして、このように電源ＰＡ，ＰＢ，ＰＣが立ち上がっている定常時において、不意に電源にノイズが乗った場合、電源電圧が下がり、瞬間的に閾値電圧以下になって、アンド回路２２９ａの出力が一瞬論理レベルＬになることがある。このときには、Ｄ−ＦＦ２２９ｂのクロック入力端子ＣＬＫには立下りエッジが入力されるが、Ｄ−ＦＦ２２９ｂは、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持するので（図４参照）、出力端子Ｑの出力は論理レベルＨに保持され、それにより、例えば、意図しないタイミングでリセット信号ＸＲＥＳＥＴが論理レベルＬになって次段回路をリセット動作させるような不具合を生じることがない。
【００９７】
図５は、図１に示したスキャナリセット制御部２２９の他の構成例を示す回路図であり、図３と同じ部分にには同一符号を付し、それらの説明は省略する。
この例では、図３に示したアウトプットイネーブル入力端子ＯＥを備えたＤ−ＦＦ２２９ｂに代えて、クリア端子ＣＬＲ（負論理）及びプリセット端子ＰＲ（負論理）を備えたＤ−ＦＦ２２９ｆを用いている。なお、図３に示したＤ−ＦＦ２２９ｂ及び図５に示したＤ−ＦＦ２２９ｆは、それぞれ汎用的なＩＣを使用することができる。
【００９８】
このスキャナリセット制御部２２９のＤ−ＦＦ２２９ｆのクロック入力端子ＣＬＫには、アンド回路２２９ａのＰＮＰトランジスタＱ１，Ｑ２，Ｑ３の各エミッタの相互接続点Ｐの出力が入力し、データ入力端子Ｄ及びクリア端子ＣＬＲには電源制御信号ＰＯＮ＿ＥＮＧが入力し、プリセット端子ＰＲには電源ＶｃｃＥが入力している。
図６は、このＤ−ＦＦ２２９ｆの動作を説明するための各端子の論理値を示す図である。
この図６における各記号の意味は図４について説明したのと同じである。
【００９９】
この場合、Ｄ−ＦＦ２２９ｆは、クロック入力端子ＣＬＫに立ち上がりエッジが加えられた場合には、データ入力端子Ｄの値を保持して出力端子Ｑに出力し、また、クロック入力端子ＣＬＫに立ち下がりエッジが加えられた場合には、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持する。
【０１００】
したがって、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間においては、既に電源ＶｃｃＥが定常状態に立ち上がっており、電源制御信号ＰＯＮ＿ＥＮＧも論理レベルＨになっているので、クリア端子ＣＬＲ及びプリセット端子ＰＲにはそれぞれ論理レベルＨが入力された状態になっている。
【０１０１】
そして、電源ＰＡ，ＰＢ，ＰＣが全て立ち上がったタイミングで、アンド回路２２９ａの出力が立ち上がり、その立ち上がりエッジがＤ−ＦＦ２２９ｆのクロック入力端子ＣＬＫに印加されたときのデータ入力端子Ｄの値は、電源制御信号ＰＯＮ＿ＥＮＧの論理レベルＨであるから、Ｄ−ＦＦ２２９ｆには論理レベルＨが保持され、出力端子Ｑから出力されるリセット信号ＸＲＥＳＥＴは論理レベルＨになる（図６参照）。
【０１０２】
ここで、Ｄ−ＦＦ２２９ｆの出力端子Ｑは抵抗２２９ｄによりプルダウンされているので、出力端子Ｑが論理レベルＨに立ち上がっているときには、リセット信号ＸＲＥＳＥＴは論理レベルＨとなるが、それ以外の場合はリセット信号ＸＲＥＳＥＴは論理レベルＬになる。
【０１０３】
すなわち、図１に示した電源スイッチ１がオンになって、電源制御信号ＰＯＮ＿ＥＮＧの論理レベルＨになり、Ｄ−ＦＦ２２９ｆのデータ入力端子Ｄが論理レベルＨになっても、電源ＰＡ，ＰＢ，ＰＣの立ち上がり期間において、電源ＰＡ，ＰＢ，ＰＣが全て所定電位に立ち上がるまでの間は、アンド回路２２９ａの出力が立ち上がらないのでリセット信号ＸＲＥＳＥＴは論理レベルＬになっている。
【０１０４】
また、省エネモードへ移行するために、システム制御部３が電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げた場合、クリア端子ＣＬＲが論理レベルＬになり、かつプリセット端子ＰＲが論理レベルＨになっているので、Ｄ−ＦＦ２２９ｆの出力端子Ｑは論理レベルＬになり、リセット信号ＸＲＥＳＥＴが論理レベルＬになる。
【０１０５】
そして、電源スイッチ１がオフにされて、電源生成部４が電源ＶｃｃＥの出力が停止した場合には、図５におけるＤ−ＦＦ２２９ｆの動作が停止してその出力が不定となるが、この場合、出力端子Ｑの信号は抵抗２２９ｄによりプルダウンされ、リセット信号ＸＲＥＳＥＴは論理レベルＬに規定されるので、信号ＸＲＥＳＥＴの値が不定になることはない。
【０１０６】
また、電源ＰＡ，ＰＢ，ＰＣが立ち上がっている定常時において、不意に電源にノイズが乗った場合、アンド回路２２９ａの出力が一瞬論理レベルＬになることがある。このときには、Ｄ−ＦＦ２２９ｆのクロック入力端子ＣＬＫには立下りエッジが入力されるが、Ｄ−ＦＦ２２９ｆは、立ち下がりエッジ入力後の出力端子Ｑの状態として、その前の出力端子Ｑの状態を保持するので（図６参照）、出力端子Ｑの出力は論理レベルＨに保持される。したがって、この場合も、図３の回路と同様に、例えば、意図しないタイミングでリセット信号ＸＲＥＳＥＴが論理レベルＬになって、図１の信号発生源２２８にリセット動作をさせるような不具合を生じることがない。
【０１０７】
図７は、図１における遅延回路２３０の構成の一例を示す回路図である。
この遅延回路２３０は、図示していないリセット端子に接続された電流制限用の抵抗Ｒ１１、トランジスタＱ５，Ｑ６、及び抵抗Ｒ１２からなり、リセット端子からＡＦＥリセット信号ＸＡＦＥＲＳＴを入力する入力段２３０ａと、抵抗Ｒ１３とコンデンサＣ１１からなり、入力段２３０ａから出力される信号を所定時間遅延させるＲＣフィルタ２３０ｂと、ダーリントン接続されたトランジスタＱ７，Ｑ８及び抵抗Ｒ１４からなり、バッファ回路２２５に電源ＰＡを供給する出力段２３０ｃとから構成されている。
【０１０８】
図１の信号発生源２２８から入力するリセット信号ＸＡＦＥＲＳＴが論理レベルＬ（リセットレべル）のときは、入力段２３０ａの初段のトランジスタＱ５がオフしているのでトランジスタＱ６のベースには電源ＰＡが抵抗Ｒ１２を介して加わり、トランジスタＱ６がオンし、ＲＣフィルタ２３０ｂの抵抗Ｒ１３とコンデンサＣ１１と出力段２３０ｃの初段のトランジスタＱ７のベースとの相互接続端ａは接地レベルになっており、出力段２３０ｃを介してバッファ回路２２５には電源ＰＡが供給されない。この状態が遅延回路２３０のリセット状態である。
【０１０９】
そして、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨ（リセット解除レべル）になると、入力段２３０ａの初段のトランジスタＱ５がオンするので、トランジスタＱ６がオフしてリセット解除状態（遅延動作状態）になる。それにより、ＲＣフィルタ２３０ｂのコンデンサＣ１１への充電が開始し、ＲＣフィルタ２３０ｂのコンデンサＣ１１の端子電圧（接続点ａの電圧）が、出力段２３０ｃのトランジスタＱ７のベース−エミッタ間電圧よりも大きくなると、コンデンサＣ１１の端子電圧に比例した電圧が出力段２３０ｃからバッファ回路２２５へ供給され、その供給電圧がバッファ回路２２５の動作電圧に達した時点で、バッファ回路２２５の動作が開始される。
【０１１０】
したがって、バッファ回路２２５には、ＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＨになってから、遅延回路２３０のＲＣフィルタ２３０ｂの時定数に対応した遅延時間ｔｔ（後述）を経過した時点で、電源ＰＡが徐々に供給されてバッファ回路２２５の動作が開始され、それ以降、ＣＣＤ２２３が出力する信号ＣＣＤ＿ｏｕｔが、バッファ回路２２５を介して出力され、結合コンデンサ２２６を介して信号ＡＦＥ＿ｉｎとしてＡＦＥ２２７に入力する。
【０１１１】
次に、上述したこの発明による画像形成装置における電源スイッチのオン又は省エネモード（低消費電力モード）から通常動作モードに復帰する際の動作について、図８及び図９によって説明する。
図８は、図１に示した実施例による電源オン開始から電源オン・リセット解除完了までの動作シーケンスについて説明するためのフローチャートであり、図９は、電源スイッチ１がオフからオンになった場合の電源オン時における各部の信号変化の一例を示す信号波形図である。なお、以下の説明では、スキャナリセット制御部２２９として図３に示した回路構成のものを用いた場合の例について説明する。
【０１１２】
図８に示す電源オン開始時の動作において、図１における電源スイッチ（メインＳＷ）１がオフからオンになったときと、省エネモードから通常モードに復帰したとき（省エネモード復帰）とで、最初の動作が異なる（ステップＳ１０１）。時刻ｔａ（図９参照）において電源スイッチ１がオフからオンになった場合には、電源生成部４は、電源ＶｃｃＥを生成して（図９（ａ）参照）システム制御部３とスキャナリセット制御部２２９に供給する（ステップＳ１０２）。これにより、システム制御部３が起動する。省エネモードから通常モードに復帰した場合は、既に電源ＶｃｃＥ（待機電源）は立ち上がっているので、ステップＳ１０２の動作は行わない。
【０１１３】
次いで、システム制御部３は、時刻ｔｂにおいてシステムを起動するために電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＨに立ち上げる（ステップＳ１０３；図９（ｂ）参照）。このステップＳ１０３以降のシーケンスは、電源スイッチ１がオンにされた場合と、省エネモードからの復帰の場合の両方において実行する。
【０１１４】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥがイネーブルにすると共に、データ入力端子Ｄに論理レベルＨが加えられる（ステップＳ１０４）。また、電源制御信号ＰＯＮ＿ＥＮＧは、電源生成部４の図２に示した遅延回路４ａにより遅延され（図９（ｃ）参照）、その遅延後の時刻ｔｃで画像読取装置用電源生成部４ｂが電源Ｖｃｃ１，Ｖｃｃ２を生成して、画像読取装置内電源生成部２２１へ供給する（ステップＳ１０５）。ここでは、電源Ｖｃｃ１が先に立ち上がり、電源Ｖｃｃ２が遅れて立ち上がるものとする（図９（ｄ），（ｅ）参照）。
【０１１５】
これにより、画像読取装置２０の画像読取装置内電源生成部２２１は、電源Ｖｃｃ１に基づいて電源ＰＡ，ＰＣを生成し、電源Ｖｃｃ２に基づいて電源ＰＢを生成する。上記のように、電源Ｖｃｃ１が電源Ｖｃｃ２よりも先に立ち上がるので、この場合、画像読取装置内電源生成部２２１は、例えば、電源ＰＣ，ＰＡ，ＰＢの順に生成する（ステップＳ１０６、図９（ｆ），（ｇ），（ｈ）参照）。すなわち、複数の電源である電源ＰＣ，ＰＡ，ＰＢの立ち上がり特性はそれぞれ異なる。
【０１１６】
これらの電源ＰＡ，ＰＢ，ＰＣは画像読取装置の各部に給電するが、スキャナリセット制御部２２９にも入力するので、図３に示したアンド回路２２９ａのＰＮＰトランジスタＱ３，Ｑ１，Ｑ２が電源ＰＣ，ＰＡ，ＰＢの立ち上がり順にオフになる。そして、最後に電源ＰＢは所定電位に立ち上がってＰＮＰトランジスタＱ２がオフになると、そのタイミングの時刻ｔｄで、アンド回路２２９ａの出力（Ｐ点の電位）が論理レベルＨに立ち上がり、その立ち上がりエッジでＤ−ＦＦ２２９ｂの出力端子Ｑの状態が論理レベルＨに変化して、リセット信号ＸＲＥＳＥＴが論理レベルＨに立ち上がる（図９（ｉ）参照）。
【０１１７】
このようにして、リセット信号ＸＲＥＳＥＴが論理レベルＨに立ち上がると、信号発生源２２８はＡＦＥリセット信号ＸＡＦＥＲＳＴを論理レベルＨに立ち上げて、ＡＦＥ２２７をリセット解除する（ステップＳ１０７）。それとともに、ＡＦＥリセット信号ＸＡＦＥＲＳＴは遅延回路２３０に入力され、バッファ回路２２５に供給される電源は、図９（ｋ）に示すように、電源ＰＡが供給された遅延回路２３０によりＲＣフィルタ２３０ｂ（図７参照）の時定数に対応した遅延時間ｔｔを経過した時点で、バッファ回路２２５の動作に必要な電圧となり、それ以降バッファ回路２２５の動作が開始する（ステップＳ１０８）。
【０１１８】
すなわちこの場合には、リセット信号ＸＲＥＳＥＴが立ち上がると、信号発生源２２８がＡＦＥリセット信号ＸＡＦＥＲＳＴを立ち上げると共にＣＣＤ駆動用クロック信号を発生する。そのため、ＣＣＤ２２３が読取動作を開始し、電源投入時に蓄積された電荷が一気に吐き出されることによりＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔに大きなレベル変動が生じることがあるが、そのレベル変動が収束した後の状態で、信号ＣＣＤ＿ｏｕｔをＡＦＥ２２７に出力するバッファ回路２２５の動作が開始するので、ＡＦＥ２２７には電源オン直後のレベルが大きく変動した信号ＣＣＤ＿ｏｕｔは印加されないことになる。その結果、ＡＦＥ２２７に過大な入力が印加されることを防止することができる。
【０１１９】
次に、上述したこの発明による画像形成装置における電源オフ又は省エネモードへ移行する際の動作について、図１０及び図１１によって説明する。
図１０は、図１に示した実施例による電源オフ開始からリセットオン・電源オフ完了までの動作シーケンスについて説明するためのフローチャートであり、図１１は、電源スイッチ１がオンからオフになったとき（電源オフ時）における図１に示した各部の信号の変化の一例を示す信号波形図である。
【０１２０】
図１０に示す電源オフ開始時の処理において、電源スイッチ１がオンからオフになった場合と、通常動作モードから省エネモードに移行する場合（省エネモード移行）とでは動作が異なる（ステップＳ２０１）。時刻ｔｅ（図１１参照）において電源スイッチ１がオンからオフになった場合には、図１の電源生成部４は電源ＶｃｃＥの生成を停止し、それにより電源ＶｃｃＥの電圧が極めて短時間で低下し、システム制御部３とスキャナリセット制御部２２９への電源供給がオフになる（ステップ２０２、図１１（ａ）参照）。システム制御部３は、電源ＶｃｃＥの電圧値が所定のレベルまで低下すると、例えば、時刻ｔｆで電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げる（図１１（ｂ）参照）。
【０１２１】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂのアウトプットイネーブル入力端子ＯＥがディセーブルされるので、出力端子Ｑの出力がハイインピーダンス状態になり、抵抗２２９ｄによりプルダウンされているため論理レベルＬに立ち下がる。そのため、Ｄ−ＦＦ２２９ｂから出力されるリセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がって（図１１（ｉ）参照）、図１における信号発生源２２８から出力されるＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬに立ち下がる（図１１（ｊ）参照）。
【０１２２】
それによって、遅延回路２３０及びＡＦＥ２２７の動作が短時間でリセットされる（ステップＳ２０３）。また、バッファ回路２２５への電源ＰＡの供給も停止して、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔ（図１１（ｌ）参照）が停止されると共に、信号ＡＦＥ＿ｉｎが停止される（ステップ２０４、図１１（ｍ）参照）。
【０１２３】
また、電源生成部４は、電源ＶｃｃＥの生成停止と共に電源Ｖｃｃ１，Ｖｃｃ２の生成も停止するが、電源Ｖｃｃ１，Ｖｃｃ２の電圧はその負荷に応じて徐々に低下し（図１１（ｄ），（ｅ）参照）、画像読取装置内電源生成部２２１から出力される電源ＰＡ，ＰＢ，ＰＣの電圧も、その負荷に応じて徐々に低下する（ステップ２０５、図１１（ｆ），（ｇ），（ｈ）参照）。
【０１２４】
一方、通常動作モードから省エネモードへ移行する場合には、図１の電源生成部４は電源ＶｃｃＥ（待機電源）は生成し続けるが、システム制御部３は電源制御信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げ、画像読取装置２０のスキャナリセット制御部２２９にそれを入力する（ステップＳ２０６，Ｓ２０７）。
【０１２５】
それにより、スキャナリセット制御部２２９の図３に示したＤ−ＦＦ２２９ｂは、アウトプットイネーブル入力端子ＯＥが論理レベルＨになるためディセーブルにされるので（ステップＳ２０８）、出力端子Ｑの出力がハイインピーダンス状態になり、抵抗２２９ｄによりプルダウンされているため、出力端子Ｑの出力が論理レベルＬに立ち下がり、リセット信号ＸＲＥＳＥＴが論理レベルＬに立ち下がる。それによって、図１の信号発生源２２８から出力されるＡＦＥリセット信号ＸＡＦＥＲＳＴが論理レベルＬに立ち下がる。
【０１２６】
そのため、遅延回路２３０及びＡＦＥ２２７の動作が直ちにリセットされ（ステップＳ２０３）、バッファ回路２２５への電源ＰＡの供給も停止する。
そして、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔが停止されると共に、信号ＡＦＥ＿ｉｎが停止される（ステップ２０４）。
【０１２７】
また、電源生成部４は、電源Ｖｃｃ１，Ｖｃｃ２の生成を停止し（ステップＳ２０４）、電源Ｖｃｃ１，Ｖｃｃ２の電圧は、その負荷に応じて徐々に低下し、そして、画像読取装置内電源生成部２２１から出力される電源ＰＡ，ＰＢ，ＰＣの電圧も、その負荷に応じて徐々に低下してオフになる（ステップ２０５）。すなわち、複数の電源である電源ＰＡ，ＰＢ，ＰＣの立ち下り特性もそれぞれ異なる。
【０１２８】
このようにして、電源スイッチ１がオンからオフになったとき又は通常モードから省エネモードへ移行するときには、図１のシステム制御部３が信号ＰＯＮ＿ＥＮＧを論理レベルＬに立ち下げたタイミングで直ちに、リセット信号ＸＲＥＳＥＴ、ＡＦＥリセット信号ＸＡＦＥＲＳＴにより、遅延回路２３０及びＡＦＥ２２７の動作がリセットされ、バッファ回路２２５への電源ＰＡの供給も停止し、ＣＣＤ駆動用クロック信号も停止するので、ＣＣＤ２２３から出力される信号ＣＣＤ＿ｏｕｔが停止されると共に、信号ＡＦＥ＿ｉｎが停止される。
【０１２９】
それにより、電源オフ時あるいは省エネモードへの移行時に、一時的にＣＣＤ２２３の動作が不安定になるような事態を防止でき、その結果、ＡＦＥ２２７に過大な電圧が入力されることを防止することができる。
なお、上述の電源オフ時の動作説明では、スキャナリセット制御部２２９が図３に示したＤ−ＦＦ２２９ｂを備えた場合について説明したが、スキャナリセット制御部２２９が図５に示したＤ−ＦＦ２２９ｆを備えた場合にも、同様の動作を行うことができる。
【０１３０】
上述した実施例において、図１におけるスキャナリセット制御部２２９と信号発生源２２８が、アナログ信号処理部（ＡＦＥ）２２７と遅延回路２３０のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段を構成している。
【０１３１】
そのリセット制御手段は、画像形成装置の電源スイッチ１がオフからオンになったとき又は画像形成装置が低消費電力モードから通常動作モードに復帰したときには、画像読取装置内電源生成部２２１が生成する複数の電源ＰＡ，ＰＢ，ＰＣの全てが所定電位に立ち上がったときに、リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）をアナログ信号処理部（ＡＦＥ）２２７と遅延回路２３０をリセット解除状態にする論理レベルＨにしてそれを保持し、画像形成装置の電源スイッチ１がオンからオフになったとき又は画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に上記リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）をＡＦＥ２２７と遅延回路２３０をリセット状態にする論理レベルＬにする。
【０１３２】
この実施例では、ＡＦＥリセット信号ＸＡＦＥＲＳＴによってＣＣＤ２２３も、ＡＦＥ２２７及び遅延回路２３０と同時にリセット状態とリセット解除状態の制御を行うようにしているが、リセット可能な遅延回路２３０によってバッファ回路２２５への給電すなわち動作と非動作を制御しているので、それは必須ではなく、リセット制御のタイミングをずらしてもよいし、リセットが不要な光電変換素子を画像読み取りに使用してもよい。
【０１３３】
この実施例のリセット制御手段のスキャナリセット制御部２２９は、画像形成装置が低消費電力モードに移行したときにも、本体側の電源生成部４から待機電源ＶｃｃＥが供給されて動作状態を維持している。
【０１３４】
この実施例におけるリセット制御手段は、画像読取装置内電源生成部２２１が生成する複数の電源の全ての立ち上がりを検知するアンド回路２２９ａと、そのアンド回路２２９ａの出力をクロック入力端子ＣＬＫに入力し、画像形成装置が電源オンで通常動作モードのときにアクティブ（実施例では論理レベルＨ）になり低消費電力モードのときに非アクティブ（実施例では論理レベルＬ）になる電源制御信号ＰＯＮ＿ＥＮＧをデータ入力端子Ｄに入力するＤ形フリップフロップ回路（Ｄ−ＦＦ）２２９ｂ又は２２９ｆと、そのＤ形フリップフロップ回路の出力端子Ｑをプルダウンする抵抗とからなるスキャナリセット制御部２２９と、そのＤ−ＦＦ２２９ｂ又は２２９ｆの出力端子Ｑの出力信号に基づいて上記リセット信号（ＡＦＥリセット信号ＸＡＦＥＲＳＴ）を生成する回路（信号発生源２２８）とから構成されている。
【０１３５】
この発明による画像形成装置の機構部の一実施例は、図１２に示した画像形成装置と同じ構成であり、本体１００に画像読取装置２００に代えて上述した画像読取装置２０を搭載したものである。しかし、この発明による画像形成装置の機構部の構成はこれに限るものではなく、自動原稿給送装置（ＡＤＦ）３００、大容量給紙装置４００、及び用紙後処理装置５００のいずれかは必要なものだけを設ければよく、本体１００の構成も種々に変更できる。また、画像読取装置２０で読み取った画像データを通信回線を介して他のファクシミリ機能を有する画像形成装置に送信したり、ファクシミリ機能を有する画像形成装置から送信された画像データを受信して印刷するファクシミリ機能を備えてもよい。
【０１３６】
以上説明してきたように、この発明による画像読取装置及び画像形成装置によれば、電源オン時又は省エネモードから通常動作モードへの復帰時には、画像読取装置内電源生成部が生成する複数の電源が全て所定電位に立ち上がってからＣＣＤ２２３、遅延回路２３０及びＡＦＥ２２７のリセット状態を解除することによって、どんな電源オンシーケンスになってもＡＦＥ２２７に過大電圧がかからないようにすることが可能になる。
【０１３７】
また、電源オフ時又は通常動作モードから省エネモードへの移行時には、直ちに又は短時間でＣＣＤ２２３、遅延回路２３０及びＡＦＥ２２７をリセット状態にして、それらの駆動を停止させた後に各種電源が立ち下がるようにすることによって、どんなシーケンスやＣＣＤを使用してもＡＦＥ２２７に過大電圧がかからないようにすることが可能になる。
【０１３８】
さらに、上述した実施例によれば、図１における画像読取装置２０のシステム制御部３から出力されている既存の信号である電源制御信号ＰＯＮ＿ＥＮＧを電源生成部４に入力させる前に分岐させて使用することによって、別途信号発生回路を追加ぜずに済み、それによってシステムの膨大化を防ぐことが可能になる。
図２に示した電源生成部４は、別途電源が必要な遅延素子やＩＣ装置などを必要とせず、ＲＣフィルタによる遅延回路４ａを用いることにより簡単な構成で遅延動作を実現し、システムの膨大化を防ぐことが可能になる。
【０１３９】
画像読取装置の電源とは別電源であるシステム制御部の既存の電源（ＶｃｃＥ）を用いて画像読取装置のスキャナリセット制御部２２９を駆動することによって、システム電源の膨大化を防ぎ、省エネモード移行及び復帰時に画像読取装置のリセット動作を容易に制御することが可能になる。
また、スキャナリセット制御部２２９にＤ−ＦＦ回路を用いることによって、定常時に不意に電源にノイズがのった場合でもリセット信号ＸＲＥＳＥＴの論理が切り替わらないようにすることが可能になる。
【０１４０】
さらに、画像形成装置の省エネモード（低消費電力モード）への移行時及び復帰時には、電源スイッチのオン・オフ時とは別に、Ｄ−ＦＦのイネーブル端子もしくはクリア端子のみを制御して、省エネモード移行時でも電源オフ時と同様にＣＣＤ及びＡＦＥに対して、リセットオン→電源オフの順番で処理を行い、省エネモード復帰時でも電源オン時と同じように、電源オン→リセットオフ（リセット解除）の順番で処理を行うことによって、省エネモード移行時及び復帰時に同様に発生する過大電圧を抑えることが可能になる。
【０１４１】
なお、この発明は、図１２に示した画像形成装置及び画像読取装置に適用できるとともに、それ以外の構成を持つ画像形成装置及び画像読取装置についても、同様に適用することができる。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【産業上の利用可能性】
【０１４２】
この発明は、原稿の画像を読み取って画像データにする各種の画像読取装置、特にデジタル複写機やデジタル複合機、多機能周辺装置（ＭＦＰ）等の種々の画像形成装置に搭載可能な画像読取装置、及びその画像読取装置を本体に搭載した各種の画像形成装置に適用可能である。
【符号の説明】
【０１４３】
１：電源スイッチ ３：システム制御部 ４：電源生成部
２０，２００：画像読取装置 １００：画像形成装置の本体
２２１：画像読取装置内電源生成部 ２２３：ＣＣＤ（光電変換素子）
２２５：バッファ回路 ２２６：結合コンデンサ
２２７：アナログ信号処理部(ＡＦＥ） ２２８：信号発生源
２２９：スキャナリセット制御部 ２３０：遅延回路
３００：自動原稿給送装置（ＡＤＦ）
ＶｃｃＥ：待機電源 Ｖｃｃ１，Ｖｃｃ２：画像読取装置用電源
ＰＡ，ＰＢ，ＰＣ：画像読取装置内電源生成部が生成する電源
ＰＯＮ＿ＥＮＧ：電源制御信号 ＸＲＥＳＥＴ：リセット信号
ＸＡＦＥＲＳＴ：ＡＦＥリセット信号
【先行技術文献】
【特許文献】
【０１４４】
【特許文献１】特開２００７−２１４６８８号公報
【特許請求の範囲】
【請求項１】
原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部とを備え、画像形成装置の本体に搭載される画像読取装置であって、
前記画像形成装置の本体側からの給電により立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、
該画像読取装置内電源生成部が生成する複数の電源の１つを遅延させて前記バッファ回路の電源として供給するリセット可能な遅延回路と、
前記アナログ信号処理部と前記遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段とを設け、
該リセット制御手段は、前記画像形成装置の電源スイッチがオフからオンになったとき又は該画像形成装置が低消費電力モードから通常動作モードに復帰したときには、前記画像読取装置内電源生成部が生成する複数の電源の全てが所定電位に立ち上がったときに、前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット解除状態にする論理レベルにしてそれを保持し、前記画像形成装置の電源スイッチがオンからオフになったとき又は該画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット状態にする論理レベルにすることを特徴とする画像読取装置。
【請求項２】
前記リセット制御手段は、前記画像形成装置が低消費電力モードに移行したときにも、前記本体側から待機電源が供給されて動作状態を維持することを特徴とする請求項１記載の画像読取装置。
【請求項３】
前記リセット制御手段が、前記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、該アンド回路の出力をクロック端子に入力し、前記画像形成装置が電源オンで通常動作モードのときにアクティブになり低消費電力モード又は電源オフのときに非アクティブになる電源制御信号をデータ端子に入力するＤ形フリップフロップ回路と、該Ｄ形フリップフロップ回路の出力端子をプルダウンする抵抗とからなるスキャナリセット制御部と、前記Ｄ形フリップフロップ回路の出力端子の出力信号に基づいて前記リセット信号を生成する回路とによって構成されていることを特徴とする請求項２に記載の画像読取装置。
【請求項４】
前記光電変換素子が、ＣＣＤであることを特徴とする請求項１から３のいずれか一項に記載の画像読取装置。
【請求項５】
原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部とを備えた画像読取装置を本体に搭載した画像形成装置であって、
前記本体側に、
外部電源に供給をオン・オフする電源スイッチと、該電源スイッチを介して外部電源が供給され、通常動作モードのときには少なくとも待機電源と複数の画像読取装置用電源とを生成し、低消費電力モードのときには待機電源のみを生成する電源生成部を設け、
前記画像読取装置に、
前記本体側の電源生成部からの複数の画像読取装置用電源による給電により、立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、
該画像読取装置内電源生成部が生成する複数の電源の１つを遅延させて前記バッファ回路の電源として供給するリセット可能な遅延回路と、
前記アナログ信号処理部と前記遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段とを設け、
該リセット制御手段は前記待機電源によって動作し、前記電源スイッチがオフからオンになったとき又は前記低消費電力モードから前記通常動作モードに復帰したときには、前記画像読取装置内電源生成部が生成する複数の電源の全てが所定電位に立ち上がったときに、前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット解除状態にする論理レベルにしてそれを保持し、前記電源スイッチがオンからオフになったとき又は前記通常動作モードから前記低消費電力モードに移行したときには、直ちに又は極めて短時間後に前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット状態にする論理レベルにする
ことを特徴とする画像形成装置。
【請求項６】
請求項５に記載の画像形成装置において、
前記本体側に、前記電源生成部から前記待機電源を入力し、該待機電源が供給されて前記通常動作モードのときにアクティブになり、前記低消費電力モード又は前記待機電源が供給されないときに非アクティブになる電源制御信号を生成して、前記電源生成部と前記リセット制御手段に入力させるシステム制御部を設け、
前記電源生成部は、前記システム制御部から入力する前記電源制御信号がアクティブのときには前記待機電源と前記複数の画像読取装置用電源とを生成し、前記電源制御信号が非アクティブのときには待機電源のみを生成し、
前記画像読取装置の前記リセット制御手段が、前記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、該アンド回路の出力をクロック端子に入力し、前記電源制御信号をデータ端子に入力するＤ形フリップフロップ回路と、該Ｄ形フリップフロップ回路の出力端子をプルダウンする抵抗とからなるスキャナリセット制御部と、前記Ｄ形フリップフロップ回路の出力端子の出力信号に基づいて前記リセット信号を生成する回路とによって構成されている
ことを特徴とする画像形成装置。
【請求項７】
前記電源生成部は、前記システム制御部から入力する前記電源制御信号を遅延させる遅延手段を有し、前記電源制御信号がアクティブになってから前記遅延手段による遅延時間後から前記複数の画像読取装置用電源とを順次生成することを特徴とする請求項６に記載の画像形成装置。
【請求項８】
前記電源生成部の前記遅延手段がＲＣフィルタで構成されていることを特徴とする請求項７に記載の画像形成装置。
【請求項９】
前記光電変換素子が、ＣＣＤであることを特徴とする請求項５から８のいずれか一項に記載の画像形成装置。
【請求項１】
原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部とを備え、画像形成装置の本体に搭載される画像読取装置であって、
前記画像形成装置の本体側からの給電により立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、
該画像読取装置内電源生成部が生成する複数の電源の１つを遅延させて前記バッファ回路の電源として供給するリセット可能な遅延回路と、
前記アナログ信号処理部と前記遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段とを設け、
該リセット制御手段は、前記画像形成装置の電源スイッチがオフからオンになったとき又は該画像形成装置が低消費電力モードから通常動作モードに復帰したときには、前記画像読取装置内電源生成部が生成する複数の電源の全てが所定電位に立ち上がったときに、前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット解除状態にする論理レベルにしてそれを保持し、前記画像形成装置の電源スイッチがオンからオフになったとき又は該画像形成装置が通常動作モードから低消費電力モードに移行したときには、直ちに又は極めて短時間後に前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット状態にする論理レベルにすることを特徴とする画像読取装置。
【請求項２】
前記リセット制御手段は、前記画像形成装置が低消費電力モードに移行したときにも、前記本体側から待機電源が供給されて動作状態を維持することを特徴とする請求項１記載の画像読取装置。
【請求項３】
前記リセット制御手段が、前記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、該アンド回路の出力をクロック端子に入力し、前記画像形成装置が電源オンで通常動作モードのときにアクティブになり低消費電力モード又は電源オフのときに非アクティブになる電源制御信号をデータ端子に入力するＤ形フリップフロップ回路と、該Ｄ形フリップフロップ回路の出力端子をプルダウンする抵抗とからなるスキャナリセット制御部と、前記Ｄ形フリップフロップ回路の出力端子の出力信号に基づいて前記リセット信号を生成する回路とによって構成されていることを特徴とする請求項２に記載の画像読取装置。
【請求項４】
前記光電変換素子が、ＣＣＤであることを特徴とする請求項１から３のいずれか一項に記載の画像読取装置。
【請求項５】
原稿画像の反射光を対応するアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号を緩衝するバッファ回路と、該バッファ回路から出力されるアナログ電気信号の交流成分を入力し、所定のアナログ信号処理を行った後デジタル画像データに変換して後段装置へ転送するリセット可能なアナログ信号処理部とを備えた画像読取装置を本体に搭載した画像形成装置であって、
前記本体側に、
外部電源に供給をオン・オフする電源スイッチと、該電源スイッチを介して外部電源が供給され、通常動作モードのときには少なくとも待機電源と複数の画像読取装置用電源とを生成し、低消費電力モードのときには待機電源のみを生成する電源生成部を設け、
前記画像読取装置に、
前記本体側の電源生成部からの複数の画像読取装置用電源による給電により、立ち上がり及び立ち下がり特性がそれぞれ異なる複数の電源を生成して前記画像読取装置の各部に給電する画像読取装置内電源生成部と、
該画像読取装置内電源生成部が生成する複数の電源の１つを遅延させて前記バッファ回路の電源として供給するリセット可能な遅延回路と、
前記アナログ信号処理部と前記遅延回路のリセット端子に入力して、それらをリセット状態とリセット解除状態のいずれかに制御するリセット信号を生成するリセット制御手段とを設け、
該リセット制御手段は前記待機電源によって動作し、前記電源スイッチがオフからオンになったとき又は前記低消費電力モードから前記通常動作モードに復帰したときには、前記画像読取装置内電源生成部が生成する複数の電源の全てが所定電位に立ち上がったときに、前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット解除状態にする論理レベルにしてそれを保持し、前記電源スイッチがオンからオフになったとき又は前記通常動作モードから前記低消費電力モードに移行したときには、直ちに又は極めて短時間後に前記リセット信号を前記アナログ信号処理部と前記遅延回路をリセット状態にする論理レベルにする
ことを特徴とする画像形成装置。
【請求項６】
請求項５に記載の画像形成装置において、
前記本体側に、前記電源生成部から前記待機電源を入力し、該待機電源が供給されて前記通常動作モードのときにアクティブになり、前記低消費電力モード又は前記待機電源が供給されないときに非アクティブになる電源制御信号を生成して、前記電源生成部と前記リセット制御手段に入力させるシステム制御部を設け、
前記電源生成部は、前記システム制御部から入力する前記電源制御信号がアクティブのときには前記待機電源と前記複数の画像読取装置用電源とを生成し、前記電源制御信号が非アクティブのときには待機電源のみを生成し、
前記画像読取装置の前記リセット制御手段が、前記画像読取装置内電源生成部が生成する複数の電源の全ての立ち上がりを検知するアンド回路と、該アンド回路の出力をクロック端子に入力し、前記電源制御信号をデータ端子に入力するＤ形フリップフロップ回路と、該Ｄ形フリップフロップ回路の出力端子をプルダウンする抵抗とからなるスキャナリセット制御部と、前記Ｄ形フリップフロップ回路の出力端子の出力信号に基づいて前記リセット信号を生成する回路とによって構成されている
ことを特徴とする画像形成装置。
【請求項７】
前記電源生成部は、前記システム制御部から入力する前記電源制御信号を遅延させる遅延手段を有し、前記電源制御信号がアクティブになってから前記遅延手段による遅延時間後から前記複数の画像読取装置用電源とを順次生成することを特徴とする請求項６に記載の画像形成装置。
【請求項８】
前記電源生成部の前記遅延手段がＲＣフィルタで構成されていることを特徴とする請求項７に記載の画像形成装置。
【請求項９】
前記光電変換素子が、ＣＣＤであることを特徴とする請求項５から８のいずれか一項に記載の画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１６６５５６（Ｐ２０１１−１６６５５６Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２８４３７（Ｐ２０１０−２８４３７）
【出願日】平成２２年２月１２日（２０１０．２．１２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１２日（２０１０．２．１２）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
[ Back to top ]