自動ロック回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数合成位相ロックループを使用する場合に用いられる全てのＢｉＣＭＯＳ電圧制御発振器に関する。
【０００２】
【従来の技術】電圧制御発振器（以下、ＶＣＯと呼ぶ）は、その出力周波数（Ｆｏｕｔ）が入力制御電圧（Ｖｃｎｔ）の関数となっている装置である。ＶＣＯは基準信号を追跡するためにしばしば用いられる。これは、位相ロックループ（以下、ＰＬＬと呼ぶ）を用いることによりなされる。位相検出器は、基準信号の周波数（Ｆｒｅｆ）の位相とＶＣＯの分割周波数（Ｆｖｃｏ／Ｎ、Ｎ＝１、２、３、４、…）の位相とを比較する。この位相差によって、ＶＣＯの発振周波数が交流になり、ＶＣＯの入力部が充電または放電される。位相検出器の２つの入力信号の周波数が所定のエラーマージンの範囲内で等しい時、ＰＬＬは基準信号に対して“ロックされた”という。ＶＣＯの設計は、ＰＬＬの全性能を決定するうえで重要である。入力電圧の小さな変動に対するＶＣＯの安定性は、ＰＬＬの安定性およびジッタを決定するうえで重要である。ジッタは、連続する一連のパルスの時間的位置における見かけ変動であると考えられる。
【０００３】以下、ＶＣＯに特有の性質について述べる。図３（ａ）に示されているＶＣＯの特性として、簡単に言えば、直流の入力制御電圧Ｖｃｎｔが増加すると、これに応じて出力周波数Ｆｏｕｔも上昇すると考えられる。勿論、これとは逆の特性もある。温度および電力供給の変動が、発振周波数の変化を起こす一方（図３（ａ）においては＜−＞で示されている）、その特性が最終的に存在する条件により大きな影響を受け、その勾配は製造時の実際のプロセス条件（“ｂｓｔ”、“ｔｙｐ”、および“ｗｓｔ”）となる。“ｂｓｔ”は、結果として最も高い出力速度で得られるプロセス条件（抵抗値、トランジスタのパラメータ値、線材の容量値）を表し、“ｔｙｐ”は平均出力速度で得られる前記条件値を表し、一方、“ｗｓｔ”は最も低い出力速度で得られる前記条件値をあらわす。図３（ａ）において、一般的な温度および電力供給の条件が想定されている。
【０００４】実際必要とされている目標周波数出力範囲を生成する入力電圧範囲（Ｖａ、Ｖｂ、Ｖｃ）は、プロセス条件に大きく依存する。従って、バイアス発生器中を流れる必要な電流範囲（図３（ｂ）に示されているＩａ、Ｉｂ、およびＩｃ）は、あるプロセス条件から他の条件へ急激に変化する。必要とされる電流範囲（Ｉｃ）は、最低のプロセス条件において最も広く、最高のプロセス条件では最も狭く（Ｉａ）なる。
【０００５】
【発明が解決しようとする課題】従来、プロセス条件に関係なく、固定された電流範囲（Ｉｔｒａｄ）は必要な出力周波数Ｆｏｕｔを生成するために用いられていた。図３（ｂ）において、大きな電流範囲（Ｉｃ）が目標出力時間Ｔｏｕｔ（ｔａｒｇｅｔ）を生成することを要求されている最低の場合にＶＣＯに同じ電流範囲が与えられるが、反対に、小さな電流範囲（Ｉａ）のみが必要とされる場合は、最高の状態にあるといえる。ここで、この従来の手法を用いて、入力電流における小さな変動が目標出力時間Ｔｏｕｔ（ｔａｒｇｅｔ）における重要なシフトを生成するので、ジッタを増加し、システムの安定性を低下させてしまう例を示す。
【０００６】例えば、以下のごとく設定する。
【０００７】（ａ） Ｉｔｒａｄ＝２５０μＡ、Ｉａ＝２０μＡ、Ｉｂ＝４０μＡ、およびＩｃ＝９０μＡ。
【０００８】（ｂ） 入力電圧を０．８〜３．３ボルトで変化させることにより、１２０ＭＨｚ周波数範囲に亘ってＶＣＯが起動する。そして、（ｃ） 入力電圧における５０ｍＶの変動で入力電流における（Ｉｔｒａｄ／５０）の変動を生成する。
【０００９】入力電流におけるこの５μＡの変化は発振周波数において、最良、通常、および最悪の場合のそれぞれのプロセス条件に対して３０ＭＨｚ、１５ＭＨｚ、および６．６７ＭＨｚの変化を生成する。事実、時間Ｔｏｕｔ−電流Ｉの特性の勾配が大きい程、周波数シフトが大きくなる。従って、システムの安定性は、低下し、ジッタが増加する。
【００１０】これとは反対に、電流Ｉｔｒａｄを複数の電流範囲に分割することにより、システムの安定性とジッタを著しく改善することができる。例えば、次の３つの電流範囲がＩｒ１＝４０μＡ、Ｉｒ２＝８０μＡ、およびＩｒ３＝１６０μＡ、であったとすると、同じ５０ｍＶの入力電圧変動は、入力電流においては（４０／５０）μＡ、（８０／５０）μＡ、（１６０／５０）μＡの変化のみを生成する。従って、最良、通常、および最悪の場合のそれぞれのプロセス条件に対して、４．８ＭＨｚ、４．８ＭＨｚ、および４．２６ＭＨｚの周波数シフトが生成される。電流範囲の数値が大きくなる程、周波数シフトが小さくなるので、ジッタがより小さくなる。電流範囲は、プロセス条件、周囲の温度、あるいは電力供給電圧に関係なく、ＰＬＬがロックを達成することを確実にするために、明らかにオーバーラップしなければならない。
【００１１】この結果、プロセス変動に関係なく低いジッタを得るために、複数の電流範囲を有し、それぞれのプロセスチップに最適の電流範囲を選択することができるＶＣＯが必要となる。手動電流スイッチは、レーザトリミングが非常に高価である以上に、顧客には面倒であり、ピンの数が増加してしまう。このため、最適の電流範囲を持つプロセスチップのそれぞれのタイプを与える自動手段が重要となってくる。また、非常に幅広い動作温度範囲に亘ってロックを維持できることも重要となる。
【００１２】本発明は、目標周波数に対してＰＬＬが自動的にロックされることを確実にし、プロセス変動に関係なく低ジッタを示し、非常に幅広い動作温度範囲にわたってこのロックを維持できる自動ロック回路を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明によれば、ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発生器と、直流入力電圧と接地電圧を切り替えるための２つのスイッチの一方の出力電圧と前記基準電圧とを比較する電圧比較器と、電圧制御発振器の出力とこの出力を受けるプログラマブル分周器内からの内部ノードの出力とからしきい位相値を決定するために使用される高周波信号出力を選択する選択回路であって、前記しきい位相値はＰＬＬ回路の最大エラー許容値と前記プログラマブル分周器の分周比によって規定される選択回路と、前記高周波信号に応答して、基準周波数信号と前記電圧制御発振器の分周された出力周波数信号との間の位相差を比較するロック検出器であって、前記位相差が前記しきい位相値より小さいとき、該ロック検出器の出力は、前記位相同期ループ回路がロックされたことを示し、前記位相差が前記しきい位相値より大きいとき、前記ロック検出器の出力は前記ＰＬＬ回路が非同期であることを示す、ロック検出器と、前記基準周波数に応答して、ストローブ点を規定する単一または多数の出力クロック信号を生成するタイマ回路であって、これら出力クロックの１つは前記位相同期ループ回路の必要なロックアップ時間より長いサイクル時間を持つ、タイマ回路と、前記タイマ回路からの前記出力クロック信号と前記基準周波数信号とを使って前記ロック検出器の出力をストローブするストローブ回路であって、該ストローブ回路の出力は現在の周囲の温度でロックが現在の周波数範囲で達成されたか否かを示す、ストローブ回路と、前記電圧比較器の出力と前記ストローブ回路の出力との論理積をとるアンドゲートであって、該アンドゲートの出力値は、前記ＰＬＬ回路がロックを達成することができたか否かを示し、かつそれは“通常のＰＬＬ動作”の下で全ての温度範囲でこのロックを維持できるかを示す、アンドゲートと、前記アンドゲートの出力に応じて前記２つのスイッチのいずれかを任意のある時間でオンにすることを制御するレベルに変換するレベル変換器と、前記アンドゲートの出力を入力制御信号として受け、前記ストローブ回路の出力をクロック信号として受け、２ｎまでの唯一出力状態を持つｎビットカウンタであって、各唯一の状態は前記電圧制御発振器に含まれるバイアス発生器の唯一の電流範囲を規定し、よって前記位相同期ループ回路の唯一の周波数範囲を規定し、各唯一の状態の値は前記入力制御信号の値によって制御され、該入力制御信号は前記位相同期ループ回路がすべての動作温度範囲において“ロック”状態を維持できるか否かを示す、ｎビットカウンタと、前記ｎビットカウンタの出力に応答して、前記バイアス発生器における電流範囲をセットするバイアススイッチとを含むことを特徴とする自動ロック回路が得られる。
【００１４】
【発明の実施の形態】本発明の実施の形態について説明する前に、原理及び作用について説明する。ロック検出器は、その名が示すように、しきい値に対する周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差を比較することによって、ＰＬＬのロック状態を検出する。検出は、高周波数信号（ＨＦＳ）により規定される。もし、これら２周波数間の位相差がこのしきい値よりも大きければ、ロック検出器はＦＬＳ＝“０”を出力する。そうでなければ、ＦＬＳ＝“１”を出力する。ロック検出器の出力は高分解能信号であるので、微細ロック信号（ＦＬＳ）と呼ばれる。タイマ回路は、ストローブ回路におけるストローブ点を規定する出力クロック信号を発生する。これらクロック信号の１つは、要求されるＰＬＬのロックアップ時間（ｔｌｃｋ）よりも長い周期を有する。この同じ信号は、ストローブ回路を作動させる。ひとたび作動すると、ストローブ回路は、時間における多くの点の整数ｍ（ｍ＞１）点にて信号ＦＬＳをストローブする。
【００１５】もし、これらストローブ点全てにおけるＦＬＳの値が“１”ならば、ストローブ回路の出力（ＣＬＳ）もまた“１”である。ＣＬＳ＝“１”とは、温度ＴにてＰＬＬが“同期”状態に達したことを示している。もし、これらｍストローブ点のいずれか一つの点でＦＬＳの値が“０”ならば、ＰＬＬはまだ“非同期”状態、すなわちＣＬＳ＝“０”であると考えられる。ところが、ＣＬＳ＝“１”は、温度ＴにてＰＬＬが“同期”状態に達したことを示しているが、全体の動作温度範囲に亘ってＰＬＬがこの状態を維持できるか否かは電圧比較器の出力ＶＣＯＵＴによる。
【００１６】電圧比較器は、２つの電圧信号（ＶｃｎｔまたはＧＮＤ）のいずれか一方を基準電圧Ｖｒｅｆと比較する。基準電圧Ｖｒｅｆは、ほぼゼロの温度係数を有している。一方、ＰＬＬは“非同期”状態にある間、電圧比較器はＶＣＯの入力制御電圧ＶｃｎｔをＶｒｅｆと比較する。もし、所定の温度でＶｃｎｔ＜Ｖｒｅｆであれば、ＶＣＯＵＴ＝“１”である。そうでない場合は、ＶＣＯＵＴ＝“０”である。もし、ＣＬＳ＝“１”、かつＶＣＯＵＴ＝“１”であれば、全てのロック信号（ＯＬＳ）は“１”である。ＯＬＳ＝“１”は、ＰＬＬが“同期”状態であり、温度に関係なくこの状態を維持できることを示している。もしそうでなければ、ＯＬＳ＝“０”となる。ひとたびＯＬＳ＝“１”となると、電圧比較器は、基準電圧ＶｒｅｆをＧＮＤと比較する。事実、基準電圧Ｖｒｅｆよりも低いいかなる電圧でも問題はない。
【００１７】信号ＯＬＳの値は、ｎビットカウンタの出力状態を制御する。ＯＬＳ＝“０”はｎビットカウンタに対してその次の出力状態に変えるように命令するが、ＯＬＳ＝“１”は結局ｎビットカウンタに対して出力状態を変えないように命令する。ｎビットカウンタのそれぞれの状態は、バイアス発生器における単一電流範囲を規定するので、ＶＣＯ内の電流制御発振器における単一周波数範囲も規定される。
【００１８】ｎビットカウンタのそれぞれの出力状態に対するバイアス発生器の単一電流範囲を規定するバイアススイッチを用いることによって、非常に幅広い動作周波数範囲を有するＶＣＯを生成することが可能である。言うまでもなく、これらの周波数範囲は、プロセスあるいは周囲の（温度および電圧の）変動に関係なくロックを保証するためにオーバーラップしなければならない。クロック信号ＣＬＫの立上がり端でのｎビットカウンタに対する全てのロック信号（ＯＬＳ）の入力値により、ロックが達成されるまでＶＣＯ周波数範囲のフルスペクトラムをスキャンすることが可能である。スイッチ電圧（Ｖｓｗ）を基準電圧（Ｖｒｅｆ）と比較することによって、全体の動作温度範囲にわたってロックを維持できないのであれば、周波数範囲の最右端にてＰＬＬがロックしないようにすることが可能である。整数ｍ（ｍ＞１）番点にて微細ロック信号（ＦＬＳ）をストローブすることにより、誤ロックが発生しないようにすることが可能である。
【００１９】次に、本発明の好ましい実施の形態について説明する。図１は、本発明による自動ロック回路を示し、図２は、図１の自動ロック回路を組み込んだ位相ロックループ回路１００を示している。図１、図２において、同じ部分には同一番号を付しており、動作説明は図２R>２を参照して行う。
【００２０】位相検出器１１０は、２つの出力信号ＵＰとＤＮを生成すべく、入力される基準信号の周波数ＦｒｅｆとＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎとの間の位相差に応答する。周波数Ｆｒｅｆが周波数Ｆｖｃｏ／Ｎよりも高い時は、信号ＵＰは高くなる。そして、基準信号の周波数ＦｒｅｆがＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎよりも低い時は、信号ＤＮが高くなる。チャージポンプ回路１２０は、入力信号ＵＰおよびＤＮに応じて、差異信号Ｖｃｐを発生する。ループフィルタ１３０は、電圧信号Ｖｃｐを濾波し、ＶＣＯ１４０の発振周波数を制御するために使用される入力制御電圧Ｖｃｎｔを発生する。
【００２１】ＶＣＯ１４０は、バイアス発生器１４２と電流制御発振器１４４とを含んでいる。プログラマブル分周器１５０は、出力周波数信号Ｆｖｃｏ／Ｎを生成すべくＶＣＯ１４０の出力周波数信号Ｆｖｃｏを整数値Ｎによって分割する。整数値Ｎは、プログラマブル分周器１５０への制御入力により設定される。ＶＣＯ１４０は、周波数ＦｒｅｆとＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎとがエラーマージンの範囲内で整合したときに、同期状態あるいは“ロックされた”状態にあるとされる。反対に、ＶＣＯ１４０は、周波数Ｆｒｅｆと分割周波数Ｆｖｃｏ／Ｎとが不整合のときには、非同期状態あるいは“ロックされていない”状態にあるとされる。ＰＬＬ１００がロック状態に達するまでに要した時間は、ロックアップタイムｔｌｃｋと呼ばれる。
【００２２】上述された構成要素の全ては、ほとんどの位相ロックループ回路において見受けられる一般的な構成要素である。“通常のＰＬＬ動作”は、これらの構成要素のみを伴う。図２に示されているこの他の構成要素の全ては、本発明、即ち、自動ロック回路を構成している。
【００２３】本発明による自動ロック回路の基本動作について図４、図５をも参照して説明する。ｎビットカウンタ２５０の出力は、初めに、特別な状態（例えば、図４R>４に示す状態１）にセットされる。この単一カウンタ状態は、バイアス発生器１４２における唯一の電流範囲を規定するので、電流制御発振器１４４に対する唯一の周波数範囲（ＦＲ１と呼ぶ）を規定する。ｎビットカウンタ２５０のそれぞれの状態は、ＶＣＯ１４０に対する唯一の周波数範囲を規定する。固定時間ｔｄ＞ロックアップタイムｔｌｃｋの経過後、全てのロック信号ＯＬＳの値がチェックされる。もし、ＯＬＳ＝“１”ならば、ｎビットカウンタ２５０の出力およびこれによるＦｖｃｏの周波数範囲は、依然として同じに維持される（本例では、ＦＲ１）。そして、本自動ロック回路は、ロックをチェックすることをやめる（ＳＣＦＬ）。
【００２４】もし、これが終わった時ＯＬＳ＝“０”ならば、ｎビットカウンタ２５０の出力は、バイアススイッチ２６０にバイアス発生器１４２における新しい電流範囲をセットするよう命令する新しい状態（例えば状態２）と、電流制御発振器１４４に対する新しい周波数範囲（ＦＲ２とよぶ）に変化する。このプロセスは、“ロックされた”状態が達成されるまで繰り返される。そして、ロックは、ｎ個の状態の電力に対して可能な２個のうちの１つにおいて発生することを保証される。
【００２５】ロックが達成された（即ち、ＯＬＳ＝“１”）後、自動ロック回路は、ロックをチェックすることをやめる（ＳＣＦＬ）。ロックは、温度および供給電力変動に対する信号Ｖｃｎｔのバイアス電圧を調整する“通常のＰＬＬ動作”によって維持される。以下、自動ロック回路におけるそれぞれの構成要素について、詳細に説明する。
【００２６】ロック検出器１６０は、入力基準信号の周波数ＦｒｅｆとＶＣＯ１４０の分割周波数信号の周波数Ｆｖｃｏ／Ｎとの位相差と、高周波数信号ＨＦＳにより規定されるしきい値とを比較する。もし、周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差がしきい値よりも大きければ、ロック検出器１６０の出力（ＦＬＳ）は“０”である。また、周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差がしきい値よりも小さければ、ロック検出器１６０の出力ＦＬＳは“１”である。しきい位相値は、ＰＬＬの最大エラー許容値とプログラマブル分周器１５０の分周比Ｎにより規定される。例えば、ＰＬＬ回路が、Ｆｖｃｏ＝６２５ＭＨｚおよびＮ＝８のとき５０ｐｓｅｃのジッタ特性を有すると設定する。この場合に、Ｔｒｅｆ＝１２．８ｎｓｅｃ、かつＴｖｃｏ＊Ｎ＝１２．４ｎｓｅｃであった。従って、ＤＥＬＴＡＴ＝０．４ｎｓｅｃとなる。これは、最小許容しきい値（ＤＥＬＴＡＴｍｉｎ）を表している。実際のしきい値は、この最小値よりも大きい値であろう。実際のしきい値がいかなる値をとっても、それは小さい値である。従って、しきい位相値を規定するために、高周波数信号ＨＦＳが必要となる。ロック検出器１６０の出力信号は分解度が高いので、微細ロック信号ＦＬＳと呼ばれる。
【００２７】本発明の一実施例においては、高周波数信号ＨＦＳの立ち上がり端および立ち下がり端がしきい値を規定するために用いられる。上記例においてＦｖｃｏ＝６２５ＭＨｚでは、しきい値がＤＥＬＴＡＴ＝０．８ｎｓｅｃであった。それ故、この場合では、ＰＬＬはＤＥＬＴＡＴ＜０．８ｎｓｅｃのときに“ロックされた”状態であると考えられ、信号ＦＬＳ＝“１”を出力するであろう。反対に、ＤＥＬＴＡＴ＞０．８ｎｓｅｃのときには、“ロックされていない”状態にあると考えられ、信号ＦＬＳ＝“０”を出力するであろう。
【００２８】しきい位相値がＮの値に依存するので、高周波数信号ＨＦＳの周波数は、Ｎ依存であることを変える必要がある。従って、セレクタ２７０は、いくつかの入力信号、即ち周波数Ｆｖｃｏ、Ｆｖｃｏ／Ｎ１、…、Ｆｖｃｏ／Ｎｑを必要とする。周波数Ｆｖｃｏを除いて、これら入力信号全てが、プログラマブル分周器１５０から取得される。セレクタ２７０の最上から最下までの入力信号は、下降する順序、即ち、Ｆｖｃｏ＞Ｆｖｃｏ／Ｎ１＞、…、＞Ｆｖｃｏ／Ｎｑの周波数を持つ信号を意味している。
【００２９】タイマ回路１７０は、入力基準信号を受信し、互いに異なる周期を持ついくつかのクロック信号、即ち、ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐを生成する。信号ＴＭ０１は最も短い周期を有している一方、信号ＴＭ０Ｐは最も長い周期を有している。信号ＴＭ０Ｐは、ＰＬＬ１００の必要なロックアップ時間よりも長い周期（ｔｃｙｃ）を有している。このクロック信号は、ストローブ回路１８０を起動させ、ロック検出器１６０の出力信号ＦＬＳをストローブし始めるようストローブ回路１８０に命令する。従って、信号ＴＭ０Ｐは、第１のストローブ点を規定する。ストローブ回路１８０の出力はほとんど全ての時間のｔｃｙｃ（ｕＳ〜ｍＳの順序）を変化させることのみ可能であるので、この出力は粗ロック信号ＣＬＳと呼ばれる。
【００３０】信号ＣＬＳを規定するために１つ以上のストローブ点が必要な理由は、実際には“ロックされた”状態に到達できない周波数範囲でＰＬＬ１００が“ロック”されないようにするためである。
【００３１】これを立証するために、以下のように設定した。
【００３２】（ａ） ＰＬＬ１００は、ジッタ５０ｐｓｅｃ未満のときに６２５ＭＨｚでロックされることが必要である。
【００３３】（ｂ） ＶＣＯ１４０は、Ｆｖｃｏ＝５５５．５ＭＨｚの周波数範囲の最端（右側）にて機能している。従って、周波数Ｆｖｃｏは継続して固定される。
【００３４】（ｃ） 信号ＦＬＳは信号ＴＭ０Ｐにより規定される一点でのみストローブされる。
【００３５】（ｄ） Ｎ＝４。
【００３６】図６のケース１およびケース２の場合を検討することで、出力信号ＣＬＳの最終値が、ストローブ点を生じることによって純粋に決定されることが証明される。従って、ＰＬＬが明らかに“ロックされた”状態にないにも拘らず、ＣＬＳ＝“１”という誤った結果を自動ロック回路が出してしまう可能性がある。このようなエラーが生ずることを防ぐために、信号ＦＬＳは少くとも２点でストローブされるべきである。実際には、２つのストローブ点でも、自動ロック回路が絶対に誤った結果を生じないという保証はない。これは、ちょうど２ストローブ点で、ＣＬＳ＝“１”が可能であるからである。従って、２以上のストローブ点を使用し、かつストローブ点の間の時間が異なっていることが好ましい。ただし、明らかに、ストローブ点数が多くなるほど、ストローブ回路が大規模になる。ストローブ点の最適点数は、ＤＥＬＴＡＴ、最大許容ジッタ、およびＮの選択値に依存する。
【００３７】第１のストローブ点と最後のストローブ点との間の時間は、ストローブ時間と呼ばれる。ストローブ時間（ｔｓ）は、以下のアプローチによって決定される。
【００３８】（ｉ） ＰＬＬ１００は、ジッタ５０ｐｓｅｃ未満のとき６２５ＭＨｚでロックすることを要求される。
【００３９】（ｉｉ） 信号ＴＭ０Ｐの立ち上がり端における周波数ＦｒｅｆとＦｖｃｏ／Ｎ間の位相差をなくす。
【００４０】（ｉｉｉ） ＰＬＬの最大エラー許容値がＮ倍なので、すなわちジッタ特性が、Ｎ倍であるので、周波数Ｆｖｃｏ／Ｎは、周波数Ｆｒｅｆと異なる。
【００４１】（ｉｖ） ジッタ特性は５０ｐｓｅｃ、ＤＥＬＴＡＴ＝０．８ｎｓｅｃ、Ｎ＝４。
【００４２】図７に示す信号ＦＬＳは、３つの独立した領域を有している。
【００４３】（ａ） “同期”領域：ＰＬＬは、明らかに“同期”状態にある。
【００４４】（ｂ） 中間領域：ＰＬＬは、“同期”状態か、あるいは“非同期”状態か“区別のつかない”状態にある。
【００４５】（ｃ） “非同期”領域：ＰＬＬは、明らかに“非同期”状態にある。
【００４６】図７におけるｔｐは、ｔ＝０から“非同期”範囲が明らかに始まる時刻までの時間として規定されている。注意すべきことは、ｔｐは、単に正方向のみを表していることである。従って、最小ストローブ時間ｔｓ（分）＞２＊ｔｐ出力信号ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐは、時間ｔｓにおけるストローブ点を規定する。ストローブ点の数は、タイマ回路１７０からの出力信号の数と等しくある必要はない。もし、それぞれのストローブ点毎に信号ＦＬＳの値が“１”であれば、信号ＣＬＳの値は“１”である。そうでなければ、信号ＣＬＳの値は“０”である。ＣＬＳ＝“１”は、ＰＬＬが、固定温度Ｔの現在の周波数範囲でロックされることが可能であることを示し、一方、ＣＬＳ＝“０”はロックされることが不可能であることを示す。また、ＣＬＳ＝“１”は、ＰＬＬ１００が、特定の温度Ｔで現在の動作範囲でロックされることが可能であることを示しているが、動作温度全範囲に亘ってこのロックが維持できるか否かはＶＣＯＵＴの値による。
【００４７】ＶＣＯＵＴは、電圧比較器２４０の出力信号である。電圧比較器２４０は、その負入力端子の電圧と正入力端子の電圧とを比較する。正入力端子の電圧は、固定基準電圧Ｖｒｅｆであり、ほぼゼロの温度係数を有している。電圧比較器２４０の負入力端子の電圧は、ＧＮＤあるいは可変の入力制御電圧Ｖｃｎｔに接続されることが可能である。アンドゲート１９０は、出力信号ＯＬＳを生成するべく、２つの信号ＶＣＯＵＴとＣＬＳとの論理積をとる。後者は、信号ＯＬＳ′を生成するために、レベル変換器２２０を用いて変換されたレベルである。ＯＬＳ′＝“０”のときは、ＣＭＯＳ補助スイッチ２００がオンになり、入力制御電圧Ｖｃｎｔが、電圧比較器２４０の負入力端子に接続される。ＯＬＳ′＝“１”のとき、ＣＭＯＳ補助スイッチ２００がオフ、ＣＭＯＳ補助スイッチ２１０がオンとなり、電圧比較器２４０の負入力端子にＧＮＤが接続される。もし、負入力端子の電圧が正入力端子の電圧よりも低ければ、出力信号ＶＣＯＵＴは“１”である。そうでなければ、出力信号ＶＣＯＵＴは“０”である。ＣＬＳ＝“１”、かつＶＣＯＵＴ＝“１”であるならば、ＯＬＳ＝“１”である。ＯＬＳ＝“１”とは、ＰＬＬが、“通常のＰＬＬ動作”下の動作温度全範囲に亘って現在の周波数範囲のロックを維持できることを意味する。そうでなければ、ＯＬＳ＝“０”である。ＯＬＳ＝“０”とは、“通常のＰＬＬ動作”下の動作温度全範囲に亘って現在の周波数範囲のロックを維持できないことを意味する。
【００４８】ひとたびＯＬＳ＝“１”になると、“通常のＰＬＬ動作”は、入力制御電圧Ｖｃｎｔの値を調整することにより、全ての温度および電力供給電圧変動に亘ってロックを維持する。従って、ロックの時は、Ｖｃｎｔ＜Ｖｒｅｆである。そして、ロックが達成された後は、信号ＶＣＯＵＴが“１”から“０”に変化すること、およびＶＣＯ１４０が作動する周波数範囲が変化することを防ぐために、電圧比較器２４０の負入力端子に加えられる電圧が，ＯＬＳ＝“１”になった時ＶｃｎｔからＧＮＤに切り換えられる。事実、Ｖｒｅｆよりも低い電圧ならば可能である。
【００４９】ストローブ回路１８０は、ＯＬＳ＝“１”後、すなわちロック後は、実際ロックを検出する必要がないということで、機能しなくなる。図２の点線は、付加的なもので無くても良い。本発明の好ましい実施例においては、ロック後は、ストローブ回路１８０は機能しない。これは、タイマ回路１７０の出力信号ＴＭ０Ｐをレベル“０”にセットすることにより達成される。従って、ストローブ回路１８０は再作動することはなく、信号ＣＬＳは値“１”のままである。本発明の自動ロック回路によるロック後は、”通常のＰＬＬ動作”が行われる。
【００５０】
【００５１】
【発明の効果】本発明は、ＰＬＬが所望の周波数を自動的にロックすることを保証し、プロセス変動に関係なく極めて低いジッタを示し、このロックを非常に広いプロセス温度範囲に亘って維持することを保証する。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態のブロック図を示している。
【図２】図１の回路を組み込んだ位相ロックループを示している。
【図３】従来のＶＣＯ特性を示している。
【図４】本発明の動作を説明するためのアルゴリズムを示した図である。
【図５】本発明の動作を説明するために状態概念図であるアルゴリズムを示した図である。
【図６】本発明の動作を説明するための波形図で、たった１つのストローブ点では、信号ＣＬＳを規定するためには不十分で、誤ロックが発生するかもしれないことを説明するための図である。
【図７】本発明の動作を説明するための波形図で、最小ストローブ時間を決定するための技術を示している。
【符号の説明】
１００ 位相同期ループ
１９０ アンドゲート
２００、２１０ ＣＭＯＳ補助スイッチ
２４０ 電圧比較器
【０００１】
【発明の属する技術分野】本発明は、周波数合成位相ロックループを使用する場合に用いられる全てのＢｉＣＭＯＳ電圧制御発振器に関する。
【０００２】
【従来の技術】電圧制御発振器（以下、ＶＣＯと呼ぶ）は、その出力周波数（Ｆｏｕｔ）が入力制御電圧（Ｖｃｎｔ）の関数となっている装置である。ＶＣＯは基準信号を追跡するためにしばしば用いられる。これは、位相ロックループ（以下、ＰＬＬと呼ぶ）を用いることによりなされる。位相検出器は、基準信号の周波数（Ｆｒｅｆ）の位相とＶＣＯの分割周波数（Ｆｖｃｏ／Ｎ、Ｎ＝１、２、３、４、…）の位相とを比較する。この位相差によって、ＶＣＯの発振周波数が交流になり、ＶＣＯの入力部が充電または放電される。位相検出器の２つの入力信号の周波数が所定のエラーマージンの範囲内で等しい時、ＰＬＬは基準信号に対して“ロックされた”という。ＶＣＯの設計は、ＰＬＬの全性能を決定するうえで重要である。入力電圧の小さな変動に対するＶＣＯの安定性は、ＰＬＬの安定性およびジッタを決定するうえで重要である。ジッタは、連続する一連のパルスの時間的位置における見かけ変動であると考えられる。
【０００３】以下、ＶＣＯに特有の性質について述べる。図３（ａ）に示されているＶＣＯの特性として、簡単に言えば、直流の入力制御電圧Ｖｃｎｔが増加すると、これに応じて出力周波数Ｆｏｕｔも上昇すると考えられる。勿論、これとは逆の特性もある。温度および電力供給の変動が、発振周波数の変化を起こす一方（図３（ａ）においては＜−＞で示されている）、その特性が最終的に存在する条件により大きな影響を受け、その勾配は製造時の実際のプロセス条件（“ｂｓｔ”、“ｔｙｐ”、および“ｗｓｔ”）となる。“ｂｓｔ”は、結果として最も高い出力速度で得られるプロセス条件（抵抗値、トランジスタのパラメータ値、線材の容量値）を表し、“ｔｙｐ”は平均出力速度で得られる前記条件値を表し、一方、“ｗｓｔ”は最も低い出力速度で得られる前記条件値をあらわす。図３（ａ）において、一般的な温度および電力供給の条件が想定されている。
【０００４】実際必要とされている目標周波数出力範囲を生成する入力電圧範囲（Ｖａ、Ｖｂ、Ｖｃ）は、プロセス条件に大きく依存する。従って、バイアス発生器中を流れる必要な電流範囲（図３（ｂ）に示されているＩａ、Ｉｂ、およびＩｃ）は、あるプロセス条件から他の条件へ急激に変化する。必要とされる電流範囲（Ｉｃ）は、最低のプロセス条件において最も広く、最高のプロセス条件では最も狭く（Ｉａ）なる。
【０００５】
【発明が解決しようとする課題】従来、プロセス条件に関係なく、固定された電流範囲（Ｉｔｒａｄ）は必要な出力周波数Ｆｏｕｔを生成するために用いられていた。図３（ｂ）において、大きな電流範囲（Ｉｃ）が目標出力時間Ｔｏｕｔ（ｔａｒｇｅｔ）を生成することを要求されている最低の場合にＶＣＯに同じ電流範囲が与えられるが、反対に、小さな電流範囲（Ｉａ）のみが必要とされる場合は、最高の状態にあるといえる。ここで、この従来の手法を用いて、入力電流における小さな変動が目標出力時間Ｔｏｕｔ（ｔａｒｇｅｔ）における重要なシフトを生成するので、ジッタを増加し、システムの安定性を低下させてしまう例を示す。
【０００６】例えば、以下のごとく設定する。
【０００７】（ａ） Ｉｔｒａｄ＝２５０μＡ、Ｉａ＝２０μＡ、Ｉｂ＝４０μＡ、およびＩｃ＝９０μＡ。
【０００８】（ｂ） 入力電圧を０．８〜３．３ボルトで変化させることにより、１２０ＭＨｚ周波数範囲に亘ってＶＣＯが起動する。そして、（ｃ） 入力電圧における５０ｍＶの変動で入力電流における（Ｉｔｒａｄ／５０）の変動を生成する。
【０００９】入力電流におけるこの５μＡの変化は発振周波数において、最良、通常、および最悪の場合のそれぞれのプロセス条件に対して３０ＭＨｚ、１５ＭＨｚ、および６．６７ＭＨｚの変化を生成する。事実、時間Ｔｏｕｔ−電流Ｉの特性の勾配が大きい程、周波数シフトが大きくなる。従って、システムの安定性は、低下し、ジッタが増加する。
【００１０】これとは反対に、電流Ｉｔｒａｄを複数の電流範囲に分割することにより、システムの安定性とジッタを著しく改善することができる。例えば、次の３つの電流範囲がＩｒ１＝４０μＡ、Ｉｒ２＝８０μＡ、およびＩｒ３＝１６０μＡ、であったとすると、同じ５０ｍＶの入力電圧変動は、入力電流においては（４０／５０）μＡ、（８０／５０）μＡ、（１６０／５０）μＡの変化のみを生成する。従って、最良、通常、および最悪の場合のそれぞれのプロセス条件に対して、４．８ＭＨｚ、４．８ＭＨｚ、および４．２６ＭＨｚの周波数シフトが生成される。電流範囲の数値が大きくなる程、周波数シフトが小さくなるので、ジッタがより小さくなる。電流範囲は、プロセス条件、周囲の温度、あるいは電力供給電圧に関係なく、ＰＬＬがロックを達成することを確実にするために、明らかにオーバーラップしなければならない。
【００１１】この結果、プロセス変動に関係なく低いジッタを得るために、複数の電流範囲を有し、それぞれのプロセスチップに最適の電流範囲を選択することができるＶＣＯが必要となる。手動電流スイッチは、レーザトリミングが非常に高価である以上に、顧客には面倒であり、ピンの数が増加してしまう。このため、最適の電流範囲を持つプロセスチップのそれぞれのタイプを与える自動手段が重要となってくる。また、非常に幅広い動作温度範囲に亘ってロックを維持できることも重要となる。
【００１２】本発明は、目標周波数に対してＰＬＬが自動的にロックされることを確実にし、プロセス変動に関係なく低ジッタを示し、非常に幅広い動作温度範囲にわたってこのロックを維持できる自動ロック回路を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明によれば、ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発生器と、直流入力電圧と接地電圧を切り替えるための２つのスイッチの一方の出力電圧と前記基準電圧とを比較する電圧比較器と、電圧制御発振器の出力とこの出力を受けるプログラマブル分周器内からの内部ノードの出力とからしきい位相値を決定するために使用される高周波信号出力を選択する選択回路であって、前記しきい位相値はＰＬＬ回路の最大エラー許容値と前記プログラマブル分周器の分周比によって規定される選択回路と、前記高周波信号に応答して、基準周波数信号と前記電圧制御発振器の分周された出力周波数信号との間の位相差を比較するロック検出器であって、前記位相差が前記しきい位相値より小さいとき、該ロック検出器の出力は、前記位相同期ループ回路がロックされたことを示し、前記位相差が前記しきい位相値より大きいとき、前記ロック検出器の出力は前記ＰＬＬ回路が非同期であることを示す、ロック検出器と、前記基準周波数に応答して、ストローブ点を規定する単一または多数の出力クロック信号を生成するタイマ回路であって、これら出力クロックの１つは前記位相同期ループ回路の必要なロックアップ時間より長いサイクル時間を持つ、タイマ回路と、前記タイマ回路からの前記出力クロック信号と前記基準周波数信号とを使って前記ロック検出器の出力をストローブするストローブ回路であって、該ストローブ回路の出力は現在の周囲の温度でロックが現在の周波数範囲で達成されたか否かを示す、ストローブ回路と、前記電圧比較器の出力と前記ストローブ回路の出力との論理積をとるアンドゲートであって、該アンドゲートの出力値は、前記ＰＬＬ回路がロックを達成することができたか否かを示し、かつそれは“通常のＰＬＬ動作”の下で全ての温度範囲でこのロックを維持できるかを示す、アンドゲートと、前記アンドゲートの出力に応じて前記２つのスイッチのいずれかを任意のある時間でオンにすることを制御するレベルに変換するレベル変換器と、前記アンドゲートの出力を入力制御信号として受け、前記ストローブ回路の出力をクロック信号として受け、２ｎまでの唯一出力状態を持つｎビットカウンタであって、各唯一の状態は前記電圧制御発振器に含まれるバイアス発生器の唯一の電流範囲を規定し、よって前記位相同期ループ回路の唯一の周波数範囲を規定し、各唯一の状態の値は前記入力制御信号の値によって制御され、該入力制御信号は前記位相同期ループ回路がすべての動作温度範囲において“ロック”状態を維持できるか否かを示す、ｎビットカウンタと、前記ｎビットカウンタの出力に応答して、前記バイアス発生器における電流範囲をセットするバイアススイッチとを含むことを特徴とする自動ロック回路が得られる。
【００１４】
【発明の実施の形態】本発明の実施の形態について説明する前に、原理及び作用について説明する。ロック検出器は、その名が示すように、しきい値に対する周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差を比較することによって、ＰＬＬのロック状態を検出する。検出は、高周波数信号（ＨＦＳ）により規定される。もし、これら２周波数間の位相差がこのしきい値よりも大きければ、ロック検出器はＦＬＳ＝“０”を出力する。そうでなければ、ＦＬＳ＝“１”を出力する。ロック検出器の出力は高分解能信号であるので、微細ロック信号（ＦＬＳ）と呼ばれる。タイマ回路は、ストローブ回路におけるストローブ点を規定する出力クロック信号を発生する。これらクロック信号の１つは、要求されるＰＬＬのロックアップ時間（ｔｌｃｋ）よりも長い周期を有する。この同じ信号は、ストローブ回路を作動させる。ひとたび作動すると、ストローブ回路は、時間における多くの点の整数ｍ（ｍ＞１）点にて信号ＦＬＳをストローブする。
【００１５】もし、これらストローブ点全てにおけるＦＬＳの値が“１”ならば、ストローブ回路の出力（ＣＬＳ）もまた“１”である。ＣＬＳ＝“１”とは、温度ＴにてＰＬＬが“同期”状態に達したことを示している。もし、これらｍストローブ点のいずれか一つの点でＦＬＳの値が“０”ならば、ＰＬＬはまだ“非同期”状態、すなわちＣＬＳ＝“０”であると考えられる。ところが、ＣＬＳ＝“１”は、温度ＴにてＰＬＬが“同期”状態に達したことを示しているが、全体の動作温度範囲に亘ってＰＬＬがこの状態を維持できるか否かは電圧比較器の出力ＶＣＯＵＴによる。
【００１６】電圧比較器は、２つの電圧信号（ＶｃｎｔまたはＧＮＤ）のいずれか一方を基準電圧Ｖｒｅｆと比較する。基準電圧Ｖｒｅｆは、ほぼゼロの温度係数を有している。一方、ＰＬＬは“非同期”状態にある間、電圧比較器はＶＣＯの入力制御電圧ＶｃｎｔをＶｒｅｆと比較する。もし、所定の温度でＶｃｎｔ＜Ｖｒｅｆであれば、ＶＣＯＵＴ＝“１”である。そうでない場合は、ＶＣＯＵＴ＝“０”である。もし、ＣＬＳ＝“１”、かつＶＣＯＵＴ＝“１”であれば、全てのロック信号（ＯＬＳ）は“１”である。ＯＬＳ＝“１”は、ＰＬＬが“同期”状態であり、温度に関係なくこの状態を維持できることを示している。もしそうでなければ、ＯＬＳ＝“０”となる。ひとたびＯＬＳ＝“１”となると、電圧比較器は、基準電圧ＶｒｅｆをＧＮＤと比較する。事実、基準電圧Ｖｒｅｆよりも低いいかなる電圧でも問題はない。
【００１７】信号ＯＬＳの値は、ｎビットカウンタの出力状態を制御する。ＯＬＳ＝“０”はｎビットカウンタに対してその次の出力状態に変えるように命令するが、ＯＬＳ＝“１”は結局ｎビットカウンタに対して出力状態を変えないように命令する。ｎビットカウンタのそれぞれの状態は、バイアス発生器における単一電流範囲を規定するので、ＶＣＯ内の電流制御発振器における単一周波数範囲も規定される。
【００１８】ｎビットカウンタのそれぞれの出力状態に対するバイアス発生器の単一電流範囲を規定するバイアススイッチを用いることによって、非常に幅広い動作周波数範囲を有するＶＣＯを生成することが可能である。言うまでもなく、これらの周波数範囲は、プロセスあるいは周囲の（温度および電圧の）変動に関係なくロックを保証するためにオーバーラップしなければならない。クロック信号ＣＬＫの立上がり端でのｎビットカウンタに対する全てのロック信号（ＯＬＳ）の入力値により、ロックが達成されるまでＶＣＯ周波数範囲のフルスペクトラムをスキャンすることが可能である。スイッチ電圧（Ｖｓｗ）を基準電圧（Ｖｒｅｆ）と比較することによって、全体の動作温度範囲にわたってロックを維持できないのであれば、周波数範囲の最右端にてＰＬＬがロックしないようにすることが可能である。整数ｍ（ｍ＞１）番点にて微細ロック信号（ＦＬＳ）をストローブすることにより、誤ロックが発生しないようにすることが可能である。
【００１９】次に、本発明の好ましい実施の形態について説明する。図１は、本発明による自動ロック回路を示し、図２は、図１の自動ロック回路を組み込んだ位相ロックループ回路１００を示している。図１、図２において、同じ部分には同一番号を付しており、動作説明は図２R>２を参照して行う。
【００２０】位相検出器１１０は、２つの出力信号ＵＰとＤＮを生成すべく、入力される基準信号の周波数ＦｒｅｆとＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎとの間の位相差に応答する。周波数Ｆｒｅｆが周波数Ｆｖｃｏ／Ｎよりも高い時は、信号ＵＰは高くなる。そして、基準信号の周波数ＦｒｅｆがＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎよりも低い時は、信号ＤＮが高くなる。チャージポンプ回路１２０は、入力信号ＵＰおよびＤＮに応じて、差異信号Ｖｃｐを発生する。ループフィルタ１３０は、電圧信号Ｖｃｐを濾波し、ＶＣＯ１４０の発振周波数を制御するために使用される入力制御電圧Ｖｃｎｔを発生する。
【００２１】ＶＣＯ１４０は、バイアス発生器１４２と電流制御発振器１４４とを含んでいる。プログラマブル分周器１５０は、出力周波数信号Ｆｖｃｏ／Ｎを生成すべくＶＣＯ１４０の出力周波数信号Ｆｖｃｏを整数値Ｎによって分割する。整数値Ｎは、プログラマブル分周器１５０への制御入力により設定される。ＶＣＯ１４０は、周波数ＦｒｅｆとＶＣＯ１４０の分割周波数Ｆｖｃｏ／Ｎとがエラーマージンの範囲内で整合したときに、同期状態あるいは“ロックされた”状態にあるとされる。反対に、ＶＣＯ１４０は、周波数Ｆｒｅｆと分割周波数Ｆｖｃｏ／Ｎとが不整合のときには、非同期状態あるいは“ロックされていない”状態にあるとされる。ＰＬＬ１００がロック状態に達するまでに要した時間は、ロックアップタイムｔｌｃｋと呼ばれる。
【００２２】上述された構成要素の全ては、ほとんどの位相ロックループ回路において見受けられる一般的な構成要素である。“通常のＰＬＬ動作”は、これらの構成要素のみを伴う。図２に示されているこの他の構成要素の全ては、本発明、即ち、自動ロック回路を構成している。
【００２３】本発明による自動ロック回路の基本動作について図４、図５をも参照して説明する。ｎビットカウンタ２５０の出力は、初めに、特別な状態（例えば、図４R>４に示す状態１）にセットされる。この単一カウンタ状態は、バイアス発生器１４２における唯一の電流範囲を規定するので、電流制御発振器１４４に対する唯一の周波数範囲（ＦＲ１と呼ぶ）を規定する。ｎビットカウンタ２５０のそれぞれの状態は、ＶＣＯ１４０に対する唯一の周波数範囲を規定する。固定時間ｔｄ＞ロックアップタイムｔｌｃｋの経過後、全てのロック信号ＯＬＳの値がチェックされる。もし、ＯＬＳ＝“１”ならば、ｎビットカウンタ２５０の出力およびこれによるＦｖｃｏの周波数範囲は、依然として同じに維持される（本例では、ＦＲ１）。そして、本自動ロック回路は、ロックをチェックすることをやめる（ＳＣＦＬ）。
【００２４】もし、これが終わった時ＯＬＳ＝“０”ならば、ｎビットカウンタ２５０の出力は、バイアススイッチ２６０にバイアス発生器１４２における新しい電流範囲をセットするよう命令する新しい状態（例えば状態２）と、電流制御発振器１４４に対する新しい周波数範囲（ＦＲ２とよぶ）に変化する。このプロセスは、“ロックされた”状態が達成されるまで繰り返される。そして、ロックは、ｎ個の状態の電力に対して可能な２個のうちの１つにおいて発生することを保証される。
【００２５】ロックが達成された（即ち、ＯＬＳ＝“１”）後、自動ロック回路は、ロックをチェックすることをやめる（ＳＣＦＬ）。ロックは、温度および供給電力変動に対する信号Ｖｃｎｔのバイアス電圧を調整する“通常のＰＬＬ動作”によって維持される。以下、自動ロック回路におけるそれぞれの構成要素について、詳細に説明する。
【００２６】ロック検出器１６０は、入力基準信号の周波数ＦｒｅｆとＶＣＯ１４０の分割周波数信号の周波数Ｆｖｃｏ／Ｎとの位相差と、高周波数信号ＨＦＳにより規定されるしきい値とを比較する。もし、周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差がしきい値よりも大きければ、ロック検出器１６０の出力（ＦＬＳ）は“０”である。また、周波数ＦｒｅｆとＦｖｃｏ／Ｎとの位相差がしきい値よりも小さければ、ロック検出器１６０の出力ＦＬＳは“１”である。しきい位相値は、ＰＬＬの最大エラー許容値とプログラマブル分周器１５０の分周比Ｎにより規定される。例えば、ＰＬＬ回路が、Ｆｖｃｏ＝６２５ＭＨｚおよびＮ＝８のとき５０ｐｓｅｃのジッタ特性を有すると設定する。この場合に、Ｔｒｅｆ＝１２．８ｎｓｅｃ、かつＴｖｃｏ＊Ｎ＝１２．４ｎｓｅｃであった。従って、ＤＥＬＴＡＴ＝０．４ｎｓｅｃとなる。これは、最小許容しきい値（ＤＥＬＴＡＴｍｉｎ）を表している。実際のしきい値は、この最小値よりも大きい値であろう。実際のしきい値がいかなる値をとっても、それは小さい値である。従って、しきい位相値を規定するために、高周波数信号ＨＦＳが必要となる。ロック検出器１６０の出力信号は分解度が高いので、微細ロック信号ＦＬＳと呼ばれる。
【００２７】本発明の一実施例においては、高周波数信号ＨＦＳの立ち上がり端および立ち下がり端がしきい値を規定するために用いられる。上記例においてＦｖｃｏ＝６２５ＭＨｚでは、しきい値がＤＥＬＴＡＴ＝０．８ｎｓｅｃであった。それ故、この場合では、ＰＬＬはＤＥＬＴＡＴ＜０．８ｎｓｅｃのときに“ロックされた”状態であると考えられ、信号ＦＬＳ＝“１”を出力するであろう。反対に、ＤＥＬＴＡＴ＞０．８ｎｓｅｃのときには、“ロックされていない”状態にあると考えられ、信号ＦＬＳ＝“０”を出力するであろう。
【００２８】しきい位相値がＮの値に依存するので、高周波数信号ＨＦＳの周波数は、Ｎ依存であることを変える必要がある。従って、セレクタ２７０は、いくつかの入力信号、即ち周波数Ｆｖｃｏ、Ｆｖｃｏ／Ｎ１、…、Ｆｖｃｏ／Ｎｑを必要とする。周波数Ｆｖｃｏを除いて、これら入力信号全てが、プログラマブル分周器１５０から取得される。セレクタ２７０の最上から最下までの入力信号は、下降する順序、即ち、Ｆｖｃｏ＞Ｆｖｃｏ／Ｎ１＞、…、＞Ｆｖｃｏ／Ｎｑの周波数を持つ信号を意味している。
【００２９】タイマ回路１７０は、入力基準信号を受信し、互いに異なる周期を持ついくつかのクロック信号、即ち、ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐを生成する。信号ＴＭ０１は最も短い周期を有している一方、信号ＴＭ０Ｐは最も長い周期を有している。信号ＴＭ０Ｐは、ＰＬＬ１００の必要なロックアップ時間よりも長い周期（ｔｃｙｃ）を有している。このクロック信号は、ストローブ回路１８０を起動させ、ロック検出器１６０の出力信号ＦＬＳをストローブし始めるようストローブ回路１８０に命令する。従って、信号ＴＭ０Ｐは、第１のストローブ点を規定する。ストローブ回路１８０の出力はほとんど全ての時間のｔｃｙｃ（ｕＳ〜ｍＳの順序）を変化させることのみ可能であるので、この出力は粗ロック信号ＣＬＳと呼ばれる。
【００３０】信号ＣＬＳを規定するために１つ以上のストローブ点が必要な理由は、実際には“ロックされた”状態に到達できない周波数範囲でＰＬＬ１００が“ロック”されないようにするためである。
【００３１】これを立証するために、以下のように設定した。
【００３２】（ａ） ＰＬＬ１００は、ジッタ５０ｐｓｅｃ未満のときに６２５ＭＨｚでロックされることが必要である。
【００３３】（ｂ） ＶＣＯ１４０は、Ｆｖｃｏ＝５５５．５ＭＨｚの周波数範囲の最端（右側）にて機能している。従って、周波数Ｆｖｃｏは継続して固定される。
【００３４】（ｃ） 信号ＦＬＳは信号ＴＭ０Ｐにより規定される一点でのみストローブされる。
【００３５】（ｄ） Ｎ＝４。
【００３６】図６のケース１およびケース２の場合を検討することで、出力信号ＣＬＳの最終値が、ストローブ点を生じることによって純粋に決定されることが証明される。従って、ＰＬＬが明らかに“ロックされた”状態にないにも拘らず、ＣＬＳ＝“１”という誤った結果を自動ロック回路が出してしまう可能性がある。このようなエラーが生ずることを防ぐために、信号ＦＬＳは少くとも２点でストローブされるべきである。実際には、２つのストローブ点でも、自動ロック回路が絶対に誤った結果を生じないという保証はない。これは、ちょうど２ストローブ点で、ＣＬＳ＝“１”が可能であるからである。従って、２以上のストローブ点を使用し、かつストローブ点の間の時間が異なっていることが好ましい。ただし、明らかに、ストローブ点数が多くなるほど、ストローブ回路が大規模になる。ストローブ点の最適点数は、ＤＥＬＴＡＴ、最大許容ジッタ、およびＮの選択値に依存する。
【００３７】第１のストローブ点と最後のストローブ点との間の時間は、ストローブ時間と呼ばれる。ストローブ時間（ｔｓ）は、以下のアプローチによって決定される。
【００３８】（ｉ） ＰＬＬ１００は、ジッタ５０ｐｓｅｃ未満のとき６２５ＭＨｚでロックすることを要求される。
【００３９】（ｉｉ） 信号ＴＭ０Ｐの立ち上がり端における周波数ＦｒｅｆとＦｖｃｏ／Ｎ間の位相差をなくす。
【００４０】（ｉｉｉ） ＰＬＬの最大エラー許容値がＮ倍なので、すなわちジッタ特性が、Ｎ倍であるので、周波数Ｆｖｃｏ／Ｎは、周波数Ｆｒｅｆと異なる。
【００４１】（ｉｖ） ジッタ特性は５０ｐｓｅｃ、ＤＥＬＴＡＴ＝０．８ｎｓｅｃ、Ｎ＝４。
【００４２】図７に示す信号ＦＬＳは、３つの独立した領域を有している。
【００４３】（ａ） “同期”領域：ＰＬＬは、明らかに“同期”状態にある。
【００４４】（ｂ） 中間領域：ＰＬＬは、“同期”状態か、あるいは“非同期”状態か“区別のつかない”状態にある。
【００４５】（ｃ） “非同期”領域：ＰＬＬは、明らかに“非同期”状態にある。
【００４６】図７におけるｔｐは、ｔ＝０から“非同期”範囲が明らかに始まる時刻までの時間として規定されている。注意すべきことは、ｔｐは、単に正方向のみを表していることである。従って、最小ストローブ時間ｔｓ（分）＞２＊ｔｐ出力信号ＴＭ０１、ＴＭ０２、・・・、ＴＭ０Ｐは、時間ｔｓにおけるストローブ点を規定する。ストローブ点の数は、タイマ回路１７０からの出力信号の数と等しくある必要はない。もし、それぞれのストローブ点毎に信号ＦＬＳの値が“１”であれば、信号ＣＬＳの値は“１”である。そうでなければ、信号ＣＬＳの値は“０”である。ＣＬＳ＝“１”は、ＰＬＬが、固定温度Ｔの現在の周波数範囲でロックされることが可能であることを示し、一方、ＣＬＳ＝“０”はロックされることが不可能であることを示す。また、ＣＬＳ＝“１”は、ＰＬＬ１００が、特定の温度Ｔで現在の動作範囲でロックされることが可能であることを示しているが、動作温度全範囲に亘ってこのロックが維持できるか否かはＶＣＯＵＴの値による。
【００４７】ＶＣＯＵＴは、電圧比較器２４０の出力信号である。電圧比較器２４０は、その負入力端子の電圧と正入力端子の電圧とを比較する。正入力端子の電圧は、固定基準電圧Ｖｒｅｆであり、ほぼゼロの温度係数を有している。電圧比較器２４０の負入力端子の電圧は、ＧＮＤあるいは可変の入力制御電圧Ｖｃｎｔに接続されることが可能である。アンドゲート１９０は、出力信号ＯＬＳを生成するべく、２つの信号ＶＣＯＵＴとＣＬＳとの論理積をとる。後者は、信号ＯＬＳ′を生成するために、レベル変換器２２０を用いて変換されたレベルである。ＯＬＳ′＝“０”のときは、ＣＭＯＳ補助スイッチ２００がオンになり、入力制御電圧Ｖｃｎｔが、電圧比較器２４０の負入力端子に接続される。ＯＬＳ′＝“１”のとき、ＣＭＯＳ補助スイッチ２００がオフ、ＣＭＯＳ補助スイッチ２１０がオンとなり、電圧比較器２４０の負入力端子にＧＮＤが接続される。もし、負入力端子の電圧が正入力端子の電圧よりも低ければ、出力信号ＶＣＯＵＴは“１”である。そうでなければ、出力信号ＶＣＯＵＴは“０”である。ＣＬＳ＝“１”、かつＶＣＯＵＴ＝“１”であるならば、ＯＬＳ＝“１”である。ＯＬＳ＝“１”とは、ＰＬＬが、“通常のＰＬＬ動作”下の動作温度全範囲に亘って現在の周波数範囲のロックを維持できることを意味する。そうでなければ、ＯＬＳ＝“０”である。ＯＬＳ＝“０”とは、“通常のＰＬＬ動作”下の動作温度全範囲に亘って現在の周波数範囲のロックを維持できないことを意味する。
【００４８】ひとたびＯＬＳ＝“１”になると、“通常のＰＬＬ動作”は、入力制御電圧Ｖｃｎｔの値を調整することにより、全ての温度および電力供給電圧変動に亘ってロックを維持する。従って、ロックの時は、Ｖｃｎｔ＜Ｖｒｅｆである。そして、ロックが達成された後は、信号ＶＣＯＵＴが“１”から“０”に変化すること、およびＶＣＯ１４０が作動する周波数範囲が変化することを防ぐために、電圧比較器２４０の負入力端子に加えられる電圧が，ＯＬＳ＝“１”になった時ＶｃｎｔからＧＮＤに切り換えられる。事実、Ｖｒｅｆよりも低い電圧ならば可能である。
【００４９】ストローブ回路１８０は、ＯＬＳ＝“１”後、すなわちロック後は、実際ロックを検出する必要がないということで、機能しなくなる。図２の点線は、付加的なもので無くても良い。本発明の好ましい実施例においては、ロック後は、ストローブ回路１８０は機能しない。これは、タイマ回路１７０の出力信号ＴＭ０Ｐをレベル“０”にセットすることにより達成される。従って、ストローブ回路１８０は再作動することはなく、信号ＣＬＳは値“１”のままである。本発明の自動ロック回路によるロック後は、”通常のＰＬＬ動作”が行われる。
【００５０】
【００５１】
【発明の効果】本発明は、ＰＬＬが所望の周波数を自動的にロックすることを保証し、プロセス変動に関係なく極めて低いジッタを示し、このロックを非常に広いプロセス温度範囲に亘って維持することを保証する。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態のブロック図を示している。
【図２】図１の回路を組み込んだ位相ロックループを示している。
【図３】従来のＶＣＯ特性を示している。
【図４】本発明の動作を説明するためのアルゴリズムを示した図である。
【図５】本発明の動作を説明するために状態概念図であるアルゴリズムを示した図である。
【図６】本発明の動作を説明するための波形図で、たった１つのストローブ点では、信号ＣＬＳを規定するためには不十分で、誤ロックが発生するかもしれないことを説明するための図である。
【図７】本発明の動作を説明するための波形図で、最小ストローブ時間を決定するための技術を示している。
【符号の説明】
１００ 位相同期ループ
１９０ アンドゲート
２００、２１０ ＣＭＯＳ補助スイッチ
２４０ 電圧比較器
【特許請求の範囲】
【請求項１】 ＰＬＬ回路がプロセス変動に関係なく低ジッタでロックされることを保証し、非常に広い操作温度範囲にわたってこのロックを維持できる自動ロック回路において、ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発生器と、直流入力電圧と接地電圧を切り替えるための２つのスイッチの一方の出力電圧と前記基準電圧とを比較する電圧比較器と、電圧制御発振器の出力とこの出力を受けるプログラマブル分周器内からの内部ノードの出力とからしきい位相値を決定するために使用される高周波信号出力を選択する選択回路であって、前記しきい位相値はＰＬＬ回路の最大エラー許容値と前記プログラマブル分周器の分周比によって規定される選択回路と、前記高周波信号に応答して、基準周波数信号と前記電圧制御発振器の分周された出力周波数信号との間の位相差を比較するロック検出器であって、前記位相差が前記しきい位相値より小さいとき、該ロック検出器の出力は、前記位相同期ループ回路がロックされたことを示し、前記位相差が前記しきい位相値より大きいとき、前記ロック検出器の出力は前記ＰＬＬ回路が非同期であることを示す、ロック検出器と、前記基準周波数に応答して、ストローブ点を規定する単一または多数の出力クロック信号を生成するタイマ回路であって、これら出力クロックの１つは前記位相同期ループ回路の必要なロックアップ時間より長いサイクル時間を持つ、タイマ回路と、前記タイマ回路からの前記出力クロック信号と前記基準周波数信号とを使って前記ロック検出器の出力をストローブするストローブ回路であって、該ストローブ回路の出力は現在の周囲の温度でロックが現在の周波数範囲で達成されたか否かを示す、ストローブ回路と、前記電圧比較器の出力と前記ストローブ回路の出力との論理積をとるアンドゲートであって、該アンドゲートの出力値は、前記ＰＬＬ回路がロックを達成することができたか否かを示し、かつそれは“通常のＰＬＬ動作”の下で全ての温度範囲でこのロックを維持できるかを示す、アンドゲートと、前記アンドゲートの出力に応じて前記２つのスイッチのいずれかを任意のある時間でオンにすることを制御するレベルに変換するレベル変換器と、前記アンドゲートの出力を入力制御信号として受け、前記ストローブ回路の出力をクロック信号として受け、２ｎまでの唯一出力状態を持つｎビットカウンタであって、各唯一の状態は前記電圧制御発振器に含まれるバイアス発生器の唯一の電流範囲を規定し、よって前記位相同期ループ回路の唯一の周波数範囲を規定し、各唯一の状態の値は前記入力制御信号の値によって制御され、該入力制御信号は前記位相同期ループ回路がすべての動作温度範囲において“ロック”状態を維持できるか否かを示す、ｎビットカウンタと、前記ｎビットカウンタの出力に応答して、前記バイアス発生器における電流範囲をセットするバイアススイッチとを含むことを特徴とする自動ロック回路。
【請求項２】 前記自動ロック回路は、ロックされた後、前記ストローブ回路が無効にされ、そのストローブ回路は再作動しないような請求項１記載の自動ロック回路。
【請求項３】 前記ロック検出回路は、ロックが達成されると以後はロックをチェックするための動作を停止し、“通常のＰＬＬ動作”において用いられる位相検出器を用いてロックが維持される請求項１記載の自動ロック回路。
【請求項１】 ＰＬＬ回路がプロセス変動に関係なく低ジッタでロックされることを保証し、非常に広い操作温度範囲にわたってこのロックを維持できる自動ロック回路において、ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発生器と、直流入力電圧と接地電圧を切り替えるための２つのスイッチの一方の出力電圧と前記基準電圧とを比較する電圧比較器と、電圧制御発振器の出力とこの出力を受けるプログラマブル分周器内からの内部ノードの出力とからしきい位相値を決定するために使用される高周波信号出力を選択する選択回路であって、前記しきい位相値はＰＬＬ回路の最大エラー許容値と前記プログラマブル分周器の分周比によって規定される選択回路と、前記高周波信号に応答して、基準周波数信号と前記電圧制御発振器の分周された出力周波数信号との間の位相差を比較するロック検出器であって、前記位相差が前記しきい位相値より小さいとき、該ロック検出器の出力は、前記位相同期ループ回路がロックされたことを示し、前記位相差が前記しきい位相値より大きいとき、前記ロック検出器の出力は前記ＰＬＬ回路が非同期であることを示す、ロック検出器と、前記基準周波数に応答して、ストローブ点を規定する単一または多数の出力クロック信号を生成するタイマ回路であって、これら出力クロックの１つは前記位相同期ループ回路の必要なロックアップ時間より長いサイクル時間を持つ、タイマ回路と、前記タイマ回路からの前記出力クロック信号と前記基準周波数信号とを使って前記ロック検出器の出力をストローブするストローブ回路であって、該ストローブ回路の出力は現在の周囲の温度でロックが現在の周波数範囲で達成されたか否かを示す、ストローブ回路と、前記電圧比較器の出力と前記ストローブ回路の出力との論理積をとるアンドゲートであって、該アンドゲートの出力値は、前記ＰＬＬ回路がロックを達成することができたか否かを示し、かつそれは“通常のＰＬＬ動作”の下で全ての温度範囲でこのロックを維持できるかを示す、アンドゲートと、前記アンドゲートの出力に応じて前記２つのスイッチのいずれかを任意のある時間でオンにすることを制御するレベルに変換するレベル変換器と、前記アンドゲートの出力を入力制御信号として受け、前記ストローブ回路の出力をクロック信号として受け、２ｎまでの唯一出力状態を持つｎビットカウンタであって、各唯一の状態は前記電圧制御発振器に含まれるバイアス発生器の唯一の電流範囲を規定し、よって前記位相同期ループ回路の唯一の周波数範囲を規定し、各唯一の状態の値は前記入力制御信号の値によって制御され、該入力制御信号は前記位相同期ループ回路がすべての動作温度範囲において“ロック”状態を維持できるか否かを示す、ｎビットカウンタと、前記ｎビットカウンタの出力に応答して、前記バイアス発生器における電流範囲をセットするバイアススイッチとを含むことを特徴とする自動ロック回路。
【請求項２】 前記自動ロック回路は、ロックされた後、前記ストローブ回路が無効にされ、そのストローブ回路は再作動しないような請求項１記載の自動ロック回路。
【請求項３】 前記ロック検出回路は、ロックが達成されると以後はロックをチェックするための動作を停止し、“通常のＰＬＬ動作”において用いられる位相検出器を用いてロックが維持される請求項１記載の自動ロック回路。
【図３】
【図５】
【図１】
【図２】
【図６】
【図７】
【図４】
【図５】
【図１】
【図２】
【図６】
【図７】
【図４】
【特許番号】特許第３０８０１４６号（Ｐ３０８０１４６）
【登録日】平成１２年６月２３日（２０００．６．２３）
【発行日】平成１２年８月２１日（２０００．８．２１）
【国際特許分類】
【出願番号】特願平８−２２３６３８
【出願日】平成８年８月２６日（１９９６．８．２６）
【公開番号】特開平１０−７０４５８
【公開日】平成１０年３月１０日（１９９８．３．１０）
【審査請求日】平成８年８月２６日（１９９６．８．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平３−９１３２０（ＪＰ，Ａ）
【文献】特開 平７−３０３０４１（ＪＰ，Ａ）
【文献】特開 平９−２４６９６３（ＪＰ，Ａ）
【文献】特開 平３−２０６７２６（ＪＰ，Ａ）
【登録日】平成１２年６月２３日（２０００．６．２３）
【発行日】平成１２年８月２１日（２０００．８．２１）
【国際特許分類】
【出願日】平成８年８月２６日（１９９６．８．２６）
【公開番号】特開平１０−７０４５８
【公開日】平成１０年３月１０日（１９９８．３．１０）
【審査請求日】平成８年８月２６日（１９９６．８．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【参考文献】
【文献】特開 平３−９１３２０（ＪＰ，Ａ）
【文献】特開 平７−３０３０４１（ＪＰ，Ａ）
【文献】特開 平９−２４６９６３（ＪＰ，Ａ）
【文献】特開 平３−２０６７２６（ＪＰ，Ａ）
[ Back to top ]