表示パネルの駆動装置、半導体集積装置、及び表示パネル駆動装置における画素データ取り込み方法
【課題】誤動作させることなく、瞬間的な大電流の流れ込みに伴うノイズを大幅に低減することが可能な表示パネルの駆動装置、半導体集積装置及び表示パネル駆動装置における画素データ取り込み方法を提供する。
【解決手段】クロック入力端に供給されたクロック信号が第１レベルの状態にある間は画素データ片の取り込みを行い、第２レベルの状態にある間は第１レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第１のラッチのクロック入力端子にはロードクロック信号を供給し、第２のラッチ１２３のクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。
【解決手段】クロック入力端に供給されたクロック信号が第１レベルの状態にある間は画素データ片の取り込みを行い、第２レベルの状態にある間は第１レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第１のラッチのクロック入力端子にはロードクロック信号を供給し、第２のラッチ１２３のクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動する駆動装置、特に表示パネルのデータライン各々に入力映像信号に対応した駆動パルスを印加する駆動装置、この駆動装置が構築されている半導体集積装置、並びに表示パネル駆動装置における画素データ取り込み方法に関する。
【背景技術】
【０００２】
液晶表示パネルの如き平面型の表示パネルには、２次元画面の水平方向に伸張するｎ個（ｎは２以上の整数）の走査ラインと、２次元画面の垂直方向に伸張するｍ個（ｍは２以上の整数）の信号ラインとが交叉するように配置されている。これら信号ラインと走査ラインとの交叉部には、画素を担う電極が形成されている。又、液晶表示パネルには、入力映像信号によって表される輝度レベルに対応した電圧を信号ラインの各々に印加する信号ドライバが搭載されている。かかる信号ドライバとして、以下の如き第１ラッチ群、第２ラッチ群、Ｄ／Ａコンバータ、及び出力アンプを含んだものが知られている（例えば、特許文献１の図４参照）。第１ラッチ群は、各画素毎の表示データの系列からなる入力映像信号をｍ個の信号ライン各々に対応づけして順次、個別に取り込む。第２ラッチ群は、第１ラッチ群に取り込まれたｍ個の表示データの各々を取り込む。Ｄ／Ａコンバータは、第２ラッチ群に取り込まれた表示データ片の各々を個別にｍ個のアナログの駆動電圧に変換する。出力アンプは、Ｄ／Ａコンバータから供給されたｍ個の駆動電圧を夫々に対応した信号ラインの各々に印加する。
【０００３】
ここで、表示パネルの高精細大画面化に伴う信号ライン長の増大、及び走査ライン数の増加に対応すべく、出力アンプは出力電流能力の高いものが採用される。
【０００４】
よって、第２ラッチ群に取り込まれた表示データ各々の値が低レベルの状態から高レベルの状態、又は高レベルの状態から低レベルの状態に切り替わったときに、瞬間的な大電流が信号ラインに流れ込み、その結果、大きなノイズが発生するという問題が生じた。
【０００５】
そこで、このようなノイズを低減させるべく、第２ラッチ群に属する各ラッチの表示データの取り込みタイミングに夫々異なる遅延量を強制的にもたせるようにしたドライバが提案されている（例えば、特許文献１の図５参照）。これにより、電流の流れ込みが時間的に分散され、それ故、同時に流れ込む電流量が少なくなるので、ノイズの発生が抑制される。この際、上記した遅延量を大きくするほど、分散された電流の流れ込み時点の間隔を長くすることができるので、ノイズの低減効果が高まる。
【０００６】
ところで、近年の表示パネルの大画面化及び高精細化に伴い、上記第１ラッチ群及び第２ラッチ群の各ラッチに供給されるクロック信号は高周波数化しており、その周期が短くなっている。よって、ノイズの低減効果を高めるべく上記した遅延量を大きくすると、第１ラッチ群における次の表示データの取り込みタイミングと、第２ラッチ群に属するラッチの取り込みタイミングとが重なる虞があり、誤った取り込みが為されてしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−３９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、誤動作させることなく、瞬間的な大電流の流れ込みに伴うノイズを大幅に低減することが可能な表示パネルの駆動装置、半導体集積装置及び表示パネル駆動装置における画素データ取り込み方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明に係る表示パネルの駆動装置は、映像信号に応じた駆動パルスを表示パネルに形成されている複数のデータラインに夫々印加する表示パネルの駆動装置であって、前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを前記表示パネルの前記データラインに夫々印加する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短い。
【００１０】
又、本願発明に係る半導体集積装置は、映像信号に応じて、表示パネルに形成されている複数のデータラインに夫々印加すべき駆動パルスを生成する半導体集積装置であって、前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した前記駆動パルスを生成する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短い。
【００１１】
本発明に係る表示パネル駆動装置における画素データ取り込み方法は、映像信号に基づく各画素毎の１水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くする。
【発明の効果】
【００１２】
本発明においては、映像信号に基づく各画素毎の１水平走査分の画素データ片を複数のラッチにおいて夫々異なるタイミングで取り込み、その取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータラインに印加するにあたり、各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間よりも、データ取込終了タイミングを各ラッチ毎に異ならせる為の遅延時間を短くしている。
【００１３】
これにより、上記した如き各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間を長くしても、各ラッチによるデータ取り込み期間が次の１水平走査分の画素データの供給タイミングと重なるような不具合が防止される。よって、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る表示パネルの駆動装置を備えた液晶表示装置の概略構成を示す図である。
【図２】駆動制御部１０及びデータドライバ１２の動作を示すタイムチャート図である。
【図３】データドライバ１２の内部構成を示す回路図である。
【図４】シフトレジスタ１２１の構成を示す回路図でる。
【図５】第１ラッチ部１２２の構成を示す回路図である。
【図６】第２ラッチ部１２３の構成を示す回路図である。
【図７】第２ラッチ部１２３の変形例を示す回路図である。
【図８】第２ラッチ部１２３の変形例の他の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
本発明は、映像信号に基づく各画素毎の１水平走査分の画素データ片を取り込み、取り込んだ画素データ片各々に基づく駆動パルスを表示パネルのデータライン各々に印加するにあたり、かかる画素データ片の取り込みを、以下の如きラッチ部によって行う。すなわち、クロック入力端に供給されたクロック信号が第１レベルの状態にある間は画素データ片の取り込みを行い、第２レベルの状態にある間は第１レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第１のラッチのクロック入力端子にはロードクロック信号を供給し、第２のラッチのクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。この際、ロードクロック信号が第２レベルから第１レベルの状態に遷移してから、遅延ロードクロック信号が第１レベルの状態に遷移するまでの遅延時間よりも、ロードクロック信号が第１レベルから第２レベルの状態に遷移してから、遅延ロードクロック信号が第２レベルの状態に遷移するまでの遅延時間を短くする。
【実施例】
【００１６】
図１は、本発明に係る表示パネルの駆動装置を搭載した液晶表示装置の概略構成を示す図である。
【００１７】
図１において、液晶パネルとしての表示パネル２０には、液晶層（図示せぬ）を駆動すべく、夫々が２次元画面の水平方向に伸張するｎ個の走査ラインＳ１〜Ｓｎと、夫々が２次元画面の垂直方向に伸張するｍ個のデータラインＤ１〜Ｄｍとが設けられている。更に、走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セルが形成されている。
【００１８】
駆動制御部１０は、入力映像信号に応じて、走査パルスを走査ラインＳ１〜Ｓｎ各々に順次印加させるべき走査制御信号を生成しこれ走査ドライバ１１に供給する。
【００１９】
また、駆動制御部１０は、図２に示す如く、入力映像信号における水平同期信号に同期させて取込開始パルス信号ＳＴ及びロードクロック信号ＬＣを生成し、これらを基準クロック信号ＣＬＫと共にデータドライバ１２に供給する。尚、駆動制御部１０は、１水平走査期間毎にその先頭部において１度だけ、図２に示す如き１パルス分の取込開始パルス信号ＳＴをデータドライバ１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき各画素毎の輝度レベルを表す画素データＰＤを生成し、これを１水平走査ライン分毎に２分割し、夫々をシリアル形態にて基準クロック信号ＣＬＫに同期させたタイミングで順次、データドライバ１２に供給する。すなわち、駆動制御部１０は、１水平走査ライン分の画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｍ／２なる第１画素データ系列Ｑ１と、ＰＤ（１＋ｍ／２）〜ＰＤｍなる第２画素データ系列Ｑ２とに分割し、各系列中の画素データＰＤの各々を図２に示す如く基準クロック信号ＣＬＫに同期させて順次、データドライバ１２に供給する。尚、駆動制御部１０は、１水平走査期間内の前半部において第１画素データ系列Ｑ１及び第２画素データ系列Ｑ２を全て送出した後、この１水平走査期間内の後半部において、図２に示す如く論理レベル０から１そして再び０に推移するパルス波形を有するロードクロック信号ＬＣをデータドライバ１２に供給する。
【００２０】
走査ドライバ１１は、駆動制御部１０から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｎ各々に順次択一的に印加する。
【００２１】
データドライバ１２は、駆動制御部１０から供給された各種制御信号（ＳＴ、ＬＤ、ＣＬＫ）に応じて、第１画素データ系列Ｑ１及び第２画素データ系列Ｑ２中の画素データＰＤを順次取り込む。そして、１水平走査ライン分の画素データＰＤ１〜ＰＤｍの取り込みが終了する度に、データドライバ１２は、画素データＰＤ１〜ＰＤｍ各々にて示される各輝度レベルに対応した駆動パルスを生成し、表示パネル２０のデータラインＤ１〜Ｄｍに印加する。
【００２２】
尚、これら走査ドライバ１１及びデータドライバ１２は、夫々単一又は複数の半導体チップに構築されている。
【００２３】
図３は、データドライバ１２の内部構成を示す図である。
【００２４】
図３において、シフトレジスタ１２１は、駆動制御部１０から供給された図２に示す如き取込開始パルス信号ＳＴに応じて、１水平走査期間毎に、図２に示す如きクロック信号ＣＫ１〜ＣＫｍ／２を順次生成して第１ラッチ部１２２に供給する。
【００２５】
図４は、かかるシフトレジスタ１２１の内部構成を示す回路図である。
【００２６】
図４に示すように、ＤラッチＦＡ１〜ＦＡ（ｍ／２）が直列に接続されてなるシフトレジスタ１２１は、図２に示す如き取込開始パルス信号ＳＴを、基準クロック信号ＣＬＫに応じて次段のＤラッチＦＡに順次シフトする。この際、ＤラッチＦＡ１〜ＦＡ（ｍ／２）各々の出力が、図２に示す如きクロック信号ＣＫ１〜ＣＫ（ｍ／２）として第１ラッチ部１２２に供給される。
【００２７】
図５は、かかる第１ラッチ部１２２の内部構成を示す回路図である。
【００２８】
図５において、ＤラッチＦＦ１〜ＦＦｍの内のＦＦ１〜ＦＦｍ／２各々のデータ入力端子ＤにはラインＬ１を介して図２に示す如き第１画素データ系列Ｑ１（ＰＤ１〜ＰＤｍ／２）が共通に供給されている。ＤラッチＦＦ１〜ＦＦｍ／２各々のクロック入力端子には、シフトレジスタ１２１から供給されたクロック信号ＣＫ１〜ＣＫｍ／２が夫々個別に供給されている。これにより、ＤラッチＦＦ１〜ＦＦｍ／２の各々は、夫々に供給されたクロック信号ＣＫ１〜ＣＫｍ／２のタイミングで第１画素データ系列Ｑ１の取り込みを行い、取り込まれた画素データの値を画素データＡ１〜Ａｍ／２として夫々第２ラッチ部１２３に供給する。例えば、ＤラッチＦＦ１は、図２に示す如きクロック信号ＣＫ１のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤ１を取り込み、これを画素データＡ１として第２ラッチ部１２３に供給する。また、ＤラッチＦＦ２は、図２に示す如きクロック信号ＣＫ２のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤ２を取り込み、これを画素データＡ２として第２ラッチ部１２３に供給する。また、ＤラッチＦＦｍ／２は、図２に示す如きクロック信号ＣＫｍ／２のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤｍ／２を取り込み、これを画素データＡｍ／２として第２ラッチ部１２３に供給する。
【００２９】
ＤラッチＦＦ１〜ＦＦｍの内のＦＦ(m/2)+1〜ＦＦｍ各々のデータ入力端子Ｄには、ラインＬ２を介して図２に示す如き第２画素データ系列Ｑ２（ＰＤ(m/2)+1〜ＰＤｍ）が共通に供給されている。ＤラッチＦＦ(m/2)+1〜ＦＦｍ各々のクロック入力端子には、シフトレジスタ１２１から供給されたクロック信号ＣＫ１〜ＣＫｍ／２が夫々個別に供給されている。これにより、ＤラッチＦＦ(m/2)+1〜ＦＦｍの各々は、夫々に供給されたクロック信号ＣＫ１〜ＣＫｍ／２のタイミングで第２画素データ系列Ｑ２の取り込みを行い、取り込まれた画素データの値を画素データＡ(m/2)+1〜Ａｍとして夫々第２ラッチ部１２３に供給する。例えば、ＤラッチＦＦ(m/2)+1は、図２に示す如きクロック信号ＣＫ１のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤ(m/2)+1を取り込み、これを画素データＡ(m/2)+1として第２ラッチ部１２３に供給する。また、ＤラッチＦＦ(m/2)+２は、図２に示す如きクロック信号ＣＫ２のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤ(m/2)+２を取り込み、これを画素データＡ(m/2)+２として第２ラッチ部１２３に供給する。また、ＤラッチＦＦｍは、図２に示す如きクロック信号ＣＫｍ／２のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤｍを取り込み、これを画素データＡｍとして第２ラッチ部１２３に供給する。
【００３０】
かかる構成により、第１ラッチ部１２２は、駆動制御部１０からシリアル形態にて供給される１水平走査ライン分の画素データＰＤ１〜ＰＤｍの各々を、ｍ個のＤラッチＦＦ１〜ＦＦｍに順次取り込み、これらを画素データＡ１〜Ａｍとして次段の第２ラッチ部１２３に供給するのである。
【００３１】
第２ラッチ部１２３は、これら画素データＡ１〜Ａｍの各々を図２に示す如きロードクロック信号ＬＣに応じて取り込み、夫々を画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。
【００３２】
出力アンプ１２４は、画素データＢ１〜Ｂｍ各々によって示される輝度レベルに対応した電圧を有する駆動パルスを夫々生成し、表示パネル２０のデータラインＤ１〜Ｄｍに印加する。
【００３３】
尚、第２ラッチ部１２３では、表示パネル２０のデータラインＤ１〜Ｄｍに流れ込むピーク電流を時間的に分散させるべく、各Ｄラッチの取り込みタイミングを異ならせるようにしている。
【００３４】
図６は、第２ラッチ部１２３の内部構成を示す回路図である。
【００３５】
図６において、レベル・センシティブタイプのＤラッチＦＬ１〜ＦＬnは、夫々のクロック入力端子に供給されたクロック信号が論理レベル１の状態にある間だけ、第１ラッチ部１２２から供給された画素データＡ１〜Ａｍを取り込み、夫々画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。一方、そのクロック入力端子に供給されたクロック信号が論理レベル０の状態にある間は、ＤラッチＦＬ１〜ＦＬnは、クロック信号が論理レベル１の状態にある間に取り込んだ画素データＡ１〜Ａｍを保持し、夫々を画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。
【００３６】
この際、ＤラッチＦＬ１〜ＦＬn各々の内の第１番目のＦＬ１及び第(m/2)+1番目のＦＬ(m/2)+1各々のクロック入力端子には、クロック信号として図２に示す如きロードクロック信号ＬＣが供給される。また、第２〜第（ｍ／２）番目のＤラッチＦＬ２〜ＦＬｍ／２、及び第（ｍ−１）〜第(m/2)+2番目のＤラッチＦＬｍ−１〜ＦＬ(m/2)+2各々のクロック入力端子には、以下の如き遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が夫々供給される。
【００３７】
遅延回路ＤＬ１は、上記したロードクロック信号ＬＣを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ２として、ＤラッチＦＬ２及びＦＬｍ−１各々のクロック入力端子に供給する。遅延回路ＤＬ２は、上記遅延ロードクロック信号ＬＤ２を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ３として、ＤラッチＦＬ３及びＦＬｍ−２各々のクロック入力端子に供給する。遅延回路ＤＬ３は、上記遅延ロードクロック信号ＬＤ３を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ４として、ＤラッチＦＬ４及びＦＬｍ−３各々のクロック入力端子に供給する。また、遅延回路ＤＬ(m/2)-1は、遅延ロードクロック信号ＬＤ(m/2)-1を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤｍ／２として、ＤラッチＦＬｍ／２及びＦＬ(m/2)+1各々のクロック入力端子に供給する。
【００３８】
すなわち、遅延回路ＤＬｋ[ｋは、１〜(m/2)-1]は、第ｋ番目のＤラッチＦＬｋのクロック入力端子に供給された遅延ロードクロック信号ＬＤｋを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤｋ＋１として、ＤラッチＦＬｋ＋１及びＦＬm-(k-1)各々のクロック入力端子に供給する。
【００３９】
尚、遅延回路ＤＬ１〜ＤＬ(m/2)-1の各々は、互いに直列に接続されたインバータＩＶ１及びＩＶ２と、アンドゲートＡＮとからなる。遅延回路ＤＬ１のインバータＩＶ１は、ロードクロック信号ＬＣの論理レベルを反転させた反転クロック信号をインバータＩＶ２に供給する。遅延回路ＤＬ１のインバータＩＶ２は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートＡＮに供給する。つまり、ロードクロック信号ＬＣがインバータＩＶ１及びＩＶ２によって遅延された遅延クロック信号がアンドゲートＡＮに供給されるのである。遅延回路ＤＬ１のアンドゲートＡＮは、インバータＩＶ１及びＩＶ２によってロードクロック信号ＬＣを遅延した遅延クロック信号と、このロードクロック信号ＬＣ自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号ＬＤ２とする。同様に、遅延回路ＤＬ２〜ＤＬ(m/2)-1各々のインバータＩＶ１は、遅延ロードクロック信号ＬＤｋ[ｋは、２〜(m/2)-1]の論理レベルを反転させた反転クロック信号をインバータＩＶ２に供給する。インバータＩＶ２は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートＡＮに供給する。アンドゲートＡＮは、遅延ロードクロック信号ＬＤｋをインバータＩＶ１及びＩＶ２によって遅延した遅延クロック信号と、この遅延ロードクロック信号ＬＤｋ自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号ＬＤｋ＋１とする。尚、遅延回路ＤＬ１〜ＤＬ(m/2)+1の各々は、図６に示す如きインバータＩＶ１及びＩＶ２による遅延素子と、アンドゲートＡＮとの処理で費やされる遅延時間を利用した遅延回路である。この際、遅延回路ＤＬ１〜ＤＬ(m/2)+1各々の遅延素子として直列２段のインバータを用いたがその直列段数は２段に限定されるものではなく、また、インバータ以外の論理素子を用いて遅延素子を構築するようにしても良い。
【００４０】
上記した構成により、第２ラッチ部１２３におけるＤラッチＦＬ２〜ＦＬｍ／２、及びＦＬ(m/2)+1〜ＦＬｍ各々のクロック入力端子には、ロードクロック信号ＬＣを夫々異なる遅延量にて遅延させた遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が供給されるのである。
【００４１】
従って、ロードクロック信号ＬＣが論理レベル０の状態から論理レベル１の状態に切り替わる、いわゆる立ち上りエッジに対して、遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２各々の立ち上りエッジのタイミングは、図２に示す如く夫々異なることになる。例えば、図２に示すように、ロードクロック信号ＬＣの立ち上りエッジの時点Ｔ１に対して、遅延ロードクロック信号ＬＤ２の立ち上りエッジは、遅延回路ＤＬ１による遅延時間だけ経過した時点Ｔ２で表れる。また、ロードクロック信号ＬＣの立ち上りエッジの時点Ｔ１に対して、遅延ロードクロック信号ＬＤ２の立ち上りエッジは、遅延回路ＤＬ１及びＤＬ２による遅延時間だけ経過した時点Ｔ３で表れる。
【００４２】
これにより、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍは、第１ラッチ部１２２から供給された画素データＡ１〜Ａｍを夫々異なるタイミングで取り込み、夫々を図２に示す如き画素データＢ１〜Ｂｍとして夫々異なるタイミングで出力アンプ１２４に供給することになる。
【００４３】
よって、現時点で第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬn各々に保持されている画素データの値が、新たな画素データＡ１〜Ａｍの取り込みによって低レベル状態から高レベル状態（又はその反対）に遷移しても、その取り込まれた値が画素データＢ１〜Ｂｍとして出力アンプ１２４に供給されるタイミングは、図２に示す如く夫々時間的に分散する。従って、画素データＢ１〜Ｂｍに応じた駆動パルスが表示パネル２０のデータラインＤ１〜Ｄｍ各々に印加されたときに、これらデータラインＤ１〜Ｄｍ各々に同時に流れ込む電流量は小となるので、電流の同時流れ込みに伴うノイズの発生を抑制することが可能となる。
【００４４】
ここで、図６に示す第２ラッチ部１２３における遅延回路ＤＬｋでは、ロードクロック信号ＬＣと遅延ロードクロック信号ＬＤｋとの論理積結果を遅延ロードクロック信号ＬＤｋ＋１としている。
【００４５】
これにより、ロードクロック信号ＬＣ及び遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２各々の立ち上がりエッジのタイミング、つまり各ＤラッチＦＬのデータ取り込み開始タイミングは夫々異なることになる。しかしながら、ロードクロック信号ＬＣ及び遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が論理レベル１の状態から論理レベル０の状態に遷移する、いわゆる立ち下がりエッジのタイミング、つまり各ＤラッチＦＬのデータ取り込み終了タイミングは、図２に示すように、全て同一の時点Ｔｅとなる。すなわち、遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２は、ロードクロック信号ＬＣに対してその立ち上がりエッジタイミングのみを遅延させたクロック信号なのである。
【００４６】
よって、図２に示す如く、ロードクロック信号ＬＣが論理レベル１から論理レベル０に遷移した時点Ｔｅにおいて、ＤラッチＦＬ１及びＦＬｍのみならず、その他の全てのＤラッチＦＬ各々のクロック入力端子に供給される遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２も論理レベル１から論理レベル０に遷移する。従って、ロードクロック信号ＬＣに対して、遅延回路ＤＬの遅延時間及び／又は遅延段数を増やしても、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍによるデータ取り込み期間が、第１ラッチ部１２２による次の１水平走査分の画素データの取り込みタイミングと重なるような不具合が防止される。
【００４７】
これにより、図６に示す第２ラッチ部１２３によれば、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。
【００４８】
図７は、図６に示す第２ラッチ部１２３の変形例を示す回路図である。
【００４９】
尚、図７に示される構成では、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々のインバータＩＶ１に代えて論理反転機能を有する可変遅延素子ＩＶＣを採用した点を除く他の構成、及びその基本となる動作は、図６に示されるものと同一である。
【００５０】
図７に示す構成を有する第２ラッチ部１２３を採用した場合、駆動制御部１０は、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の遅延量を個別に指定する為の外部入力を受け付け、各遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の遅延量を示す遅延量指定データＤＣを、これら遅延回路ＤＬ１〜ＤＬ(m/2)-1の各々に供給する。
【００５１】
遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の可変遅延素子ＩＶＣは、駆動制御部１０から供給された遅延量指定データＤＣにて指定された遅延量にて、前段から供給されたロードクロック信号ＬＣ又は遅延ロードクロック信号ＬＤを遅延し、更に論理反転させた信号をインバータＩＶ２に供給する。
【００５２】
よって、図７に示す第２ラッチ部１２３によれば、ＤラッチＦＬ２〜ＦＬｍ／２、ＦＬ(m/2)+2〜ＦＬｍ各々のデータ取り込み開始タイミングを任意に調整することが可能となる。
【００５３】
尚、上記実施例においては、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍとして、そのクロック入力端子に供給されているクロック信号が論理レベル１の状態にある間だけ画素データの取り込みを行って出力するタイプを用いたが、クロック信号が論理レベル０の状態にある間だけデータを取り込んで出力するタイプを使用しても良い。要するに、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍの各々としては、各クロック入力端子に供給されたクロック信号が第１レベルの状態及び第２レベルの状態の内の一方の状態にある間だけデータを取り込んで出力するレベルセンシティブ型のＤラッチであれば良いのである。
【００５４】
また、図６又は図７に示す第２ラッチ部１２３では、各遅延回路ＤＬ内にアンドゲートＡＮを設けることにより、図２に示す如く各ＤラッチＦＬのデータ取り込み開始タイミング（Ｔ１〜Ｔｍ／２）を夫々異ならせる一方、各ＤラッチＦＬのデータ取り込み終了タイミング（Ｔｅ）を一致させている。しかしながら、各ＤラッチＦＬに対するデータ取り込み終了タイミングに関しては、必ずしもロードクロック信号ＬＣに基づくデータ取り込み終了タイミングと一致させる必要はない。
【００５５】
要するに、各ＤラッチＦＬのデータ取り込み開始タイミングを夫々異ならせる為の遅延量よりも少ない遅延量にて、各ＤラッチＦＬのデータ取り込み終了タイミングを夫々異ならせるようにすれば良いのである。つまり、遅延回路ＤＬとしては、ロードクロック信号ＬＣが論理レベル０から１に遷移してから、遅延ロードクロック信号ＬＤが論理レベル１に遷移するまでの遅延時間よりも、ロードクロック信号ＬＣが論理レベル１から０に遷移してから、遅延ロードクロック信号ＬＤが論理レベル０に遷移するまでの遅延時間が短くなるような遅延回路を採用するのである。
【００５６】
また、上記実施例では、表示パネル２０のデータラインＤ１〜Ｄｍを２つのグループに分け、各グループに属する（ｍ／２）個のデータラインＤ各々に対して夫々異なるタイミングで駆動パルスを印加する場合に適用される構成を説明した。しかしながら、表示パネル２０に形成されている全てのデータラインＤに対して夫々異なるタイミングで駆動パルスを印加する場合にも同様に適用可能である。
【００５７】
また、上記実施例では、図３に示すシフトレジスタ１２１、第１ラッチ部１２２、第２ラッチ部１２３、及び出力アンプ１２４の如き４つのモジュールを含むデータドライバ１２を単一又は複数の半導体チップで構築するようにしたが、各モジュール単位で半導体チップ化しても良い。また、これら４つのモジュールの内の２つ又は３つを組み合わせたものを半導体チップ化しても良い。
【００５８】
また、図６に示される第２ラッチ部１２３では、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々から出力された遅延ロードクロック信号ＬＤ２〜ＤＬm/2を、ＤラッチＦＬ１〜ＦＬm/2からなるラッチグループと、ＤラッチＦＬ(m/2)+1〜ＦＬmからなるラッチグループとで共有しているが、各ラッチグループ毎に、遅延回路ＤＬ１〜ＤＬ(m/2)-1/2を個別に設けるようにしても良い。
【００５９】
図８は、かかる点に鑑みて為された第２ラッチ部１２３の他の変形例を示す図である。
【００６０】
図８に示す構成において、ＤラッチＦＬ１〜ＦＬn各々の動作、ロードクロック信号ＬＣを遅延する遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の動作、並びに第２ラッチ部１２３としての動作は、図６に示されるものと同一である。ここで、ＤラッチＦＬ１及びＦＬn各々のクロック入力端子には上記したロードクロック信号ＬＣが直接供給される。ＤラッチＦＬ２〜ＦＬm/2各々のクロック入力端子には、遅延回路ＤＬ１〜及びＤＬ(m/2)-1からなる第１遅延回路群ＤＵＴ１から送出された遅延ロードクロック信号ＬＤ２〜ＤＬm/2が夫々供給される。また、ＤラッチＦＬm-1，ＦＬm-2,・・・ＦＬ(m/2)+1各々のクロック入力端子には、第１遅延回路群ＤＵＴ１と同様に遅延回路ＤＬ１〜及びＤＬ(m/2)-1からなる第２遅延回路群ＤＵＴ２が送出した遅延ロードクロック信号ＬＤ２〜ＤＬm/2が夫々供給される。
【００６１】
図８に示す構成によれば、遅延回路ＤＬ１〜ＤＬ(m/2)-1が２系統（ＤＵＴ１、ＤＵＴ２）必要になるものの、ＤラッチＦＬ１〜ＦＬm/2からなるラッチグループと、ＤラッチＦＬ(m/2)+1〜ＦＬmからなるラッチグループとの間を接続する配線の数は、ロードクロック信号ＬＣを伝送する為の１本となる。よって、両ラッチグループ間において、遅延ロードクロック信号ＬＤ２〜ＤＬm/2を伝送する為に［（ｍ／２）−１]本の配線が必要となる図６に示す如き構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。
【符号の説明】
【００６２】
１０ 駆動制御部
２０ 表示パネル
１２１ シフトレジスタ
１２２ 第１ラッチ部
１２３ 第２ラッチ部
１２４ 出力アンプ
ＡＮ アンドゲート
ＤＬ 遅延回路
ＦＬ Ｄラッチ
【技術分野】
【０００１】
本発明は、表示パネルを駆動する駆動装置、特に表示パネルのデータライン各々に入力映像信号に対応した駆動パルスを印加する駆動装置、この駆動装置が構築されている半導体集積装置、並びに表示パネル駆動装置における画素データ取り込み方法に関する。
【背景技術】
【０００２】
液晶表示パネルの如き平面型の表示パネルには、２次元画面の水平方向に伸張するｎ個（ｎは２以上の整数）の走査ラインと、２次元画面の垂直方向に伸張するｍ個（ｍは２以上の整数）の信号ラインとが交叉するように配置されている。これら信号ラインと走査ラインとの交叉部には、画素を担う電極が形成されている。又、液晶表示パネルには、入力映像信号によって表される輝度レベルに対応した電圧を信号ラインの各々に印加する信号ドライバが搭載されている。かかる信号ドライバとして、以下の如き第１ラッチ群、第２ラッチ群、Ｄ／Ａコンバータ、及び出力アンプを含んだものが知られている（例えば、特許文献１の図４参照）。第１ラッチ群は、各画素毎の表示データの系列からなる入力映像信号をｍ個の信号ライン各々に対応づけして順次、個別に取り込む。第２ラッチ群は、第１ラッチ群に取り込まれたｍ個の表示データの各々を取り込む。Ｄ／Ａコンバータは、第２ラッチ群に取り込まれた表示データ片の各々を個別にｍ個のアナログの駆動電圧に変換する。出力アンプは、Ｄ／Ａコンバータから供給されたｍ個の駆動電圧を夫々に対応した信号ラインの各々に印加する。
【０００３】
ここで、表示パネルの高精細大画面化に伴う信号ライン長の増大、及び走査ライン数の増加に対応すべく、出力アンプは出力電流能力の高いものが採用される。
【０００４】
よって、第２ラッチ群に取り込まれた表示データ各々の値が低レベルの状態から高レベルの状態、又は高レベルの状態から低レベルの状態に切り替わったときに、瞬間的な大電流が信号ラインに流れ込み、その結果、大きなノイズが発生するという問題が生じた。
【０００５】
そこで、このようなノイズを低減させるべく、第２ラッチ群に属する各ラッチの表示データの取り込みタイミングに夫々異なる遅延量を強制的にもたせるようにしたドライバが提案されている（例えば、特許文献１の図５参照）。これにより、電流の流れ込みが時間的に分散され、それ故、同時に流れ込む電流量が少なくなるので、ノイズの発生が抑制される。この際、上記した遅延量を大きくするほど、分散された電流の流れ込み時点の間隔を長くすることができるので、ノイズの低減効果が高まる。
【０００６】
ところで、近年の表示パネルの大画面化及び高精細化に伴い、上記第１ラッチ群及び第２ラッチ群の各ラッチに供給されるクロック信号は高周波数化しており、その周期が短くなっている。よって、ノイズの低減効果を高めるべく上記した遅延量を大きくすると、第１ラッチ群における次の表示データの取り込みタイミングと、第２ラッチ群に属するラッチの取り込みタイミングとが重なる虞があり、誤った取り込みが為されてしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−３９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、誤動作させることなく、瞬間的な大電流の流れ込みに伴うノイズを大幅に低減することが可能な表示パネルの駆動装置、半導体集積装置及び表示パネル駆動装置における画素データ取り込み方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明に係る表示パネルの駆動装置は、映像信号に応じた駆動パルスを表示パネルに形成されている複数のデータラインに夫々印加する表示パネルの駆動装置であって、前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを前記表示パネルの前記データラインに夫々印加する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短い。
【００１０】
又、本願発明に係る半導体集積装置は、映像信号に応じて、表示パネルに形成されている複数のデータラインに夫々印加すべき駆動パルスを生成する半導体集積装置であって、前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した前記駆動パルスを生成する出力アンプと、を有し、前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短い。
【００１１】
本発明に係る表示パネル駆動装置における画素データ取り込み方法は、映像信号に基づく各画素毎の１水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くする。
【発明の効果】
【００１２】
本発明においては、映像信号に基づく各画素毎の１水平走査分の画素データ片を複数のラッチにおいて夫々異なるタイミングで取り込み、その取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータラインに印加するにあたり、各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間よりも、データ取込終了タイミングを各ラッチ毎に異ならせる為の遅延時間を短くしている。
【００１３】
これにより、上記した如き各ラッチのデータ取込開始タイミングを夫々異ならせる為の遅延時間を長くしても、各ラッチによるデータ取り込み期間が次の１水平走査分の画素データの供給タイミングと重なるような不具合が防止される。よって、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る表示パネルの駆動装置を備えた液晶表示装置の概略構成を示す図である。
【図２】駆動制御部１０及びデータドライバ１２の動作を示すタイムチャート図である。
【図３】データドライバ１２の内部構成を示す回路図である。
【図４】シフトレジスタ１２１の構成を示す回路図でる。
【図５】第１ラッチ部１２２の構成を示す回路図である。
【図６】第２ラッチ部１２３の構成を示す回路図である。
【図７】第２ラッチ部１２３の変形例を示す回路図である。
【図８】第２ラッチ部１２３の変形例の他の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
本発明は、映像信号に基づく各画素毎の１水平走査分の画素データ片を取り込み、取り込んだ画素データ片各々に基づく駆動パルスを表示パネルのデータライン各々に印加するにあたり、かかる画素データ片の取り込みを、以下の如きラッチ部によって行う。すなわち、クロック入力端に供給されたクロック信号が第１レベルの状態にある間は画素データ片の取り込みを行い、第２レベルの状態にある間は第１レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第１のラッチのクロック入力端子にはロードクロック信号を供給し、第２のラッチのクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。この際、ロードクロック信号が第２レベルから第１レベルの状態に遷移してから、遅延ロードクロック信号が第１レベルの状態に遷移するまでの遅延時間よりも、ロードクロック信号が第１レベルから第２レベルの状態に遷移してから、遅延ロードクロック信号が第２レベルの状態に遷移するまでの遅延時間を短くする。
【実施例】
【００１６】
図１は、本発明に係る表示パネルの駆動装置を搭載した液晶表示装置の概略構成を示す図である。
【００１７】
図１において、液晶パネルとしての表示パネル２０には、液晶層（図示せぬ）を駆動すべく、夫々が２次元画面の水平方向に伸張するｎ個の走査ラインＳ１〜Ｓｎと、夫々が２次元画面の垂直方向に伸張するｍ個のデータラインＤ１〜Ｄｍとが設けられている。更に、走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セルが形成されている。
【００１８】
駆動制御部１０は、入力映像信号に応じて、走査パルスを走査ラインＳ１〜Ｓｎ各々に順次印加させるべき走査制御信号を生成しこれ走査ドライバ１１に供給する。
【００１９】
また、駆動制御部１０は、図２に示す如く、入力映像信号における水平同期信号に同期させて取込開始パルス信号ＳＴ及びロードクロック信号ＬＣを生成し、これらを基準クロック信号ＣＬＫと共にデータドライバ１２に供給する。尚、駆動制御部１０は、１水平走査期間毎にその先頭部において１度だけ、図２に示す如き１パルス分の取込開始パルス信号ＳＴをデータドライバ１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき各画素毎の輝度レベルを表す画素データＰＤを生成し、これを１水平走査ライン分毎に２分割し、夫々をシリアル形態にて基準クロック信号ＣＬＫに同期させたタイミングで順次、データドライバ１２に供給する。すなわち、駆動制御部１０は、１水平走査ライン分の画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｍ／２なる第１画素データ系列Ｑ１と、ＰＤ（１＋ｍ／２）〜ＰＤｍなる第２画素データ系列Ｑ２とに分割し、各系列中の画素データＰＤの各々を図２に示す如く基準クロック信号ＣＬＫに同期させて順次、データドライバ１２に供給する。尚、駆動制御部１０は、１水平走査期間内の前半部において第１画素データ系列Ｑ１及び第２画素データ系列Ｑ２を全て送出した後、この１水平走査期間内の後半部において、図２に示す如く論理レベル０から１そして再び０に推移するパルス波形を有するロードクロック信号ＬＣをデータドライバ１２に供給する。
【００２０】
走査ドライバ１１は、駆動制御部１０から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｎ各々に順次択一的に印加する。
【００２１】
データドライバ１２は、駆動制御部１０から供給された各種制御信号（ＳＴ、ＬＤ、ＣＬＫ）に応じて、第１画素データ系列Ｑ１及び第２画素データ系列Ｑ２中の画素データＰＤを順次取り込む。そして、１水平走査ライン分の画素データＰＤ１〜ＰＤｍの取り込みが終了する度に、データドライバ１２は、画素データＰＤ１〜ＰＤｍ各々にて示される各輝度レベルに対応した駆動パルスを生成し、表示パネル２０のデータラインＤ１〜Ｄｍに印加する。
【００２２】
尚、これら走査ドライバ１１及びデータドライバ１２は、夫々単一又は複数の半導体チップに構築されている。
【００２３】
図３は、データドライバ１２の内部構成を示す図である。
【００２４】
図３において、シフトレジスタ１２１は、駆動制御部１０から供給された図２に示す如き取込開始パルス信号ＳＴに応じて、１水平走査期間毎に、図２に示す如きクロック信号ＣＫ１〜ＣＫｍ／２を順次生成して第１ラッチ部１２２に供給する。
【００２５】
図４は、かかるシフトレジスタ１２１の内部構成を示す回路図である。
【００２６】
図４に示すように、ＤラッチＦＡ１〜ＦＡ（ｍ／２）が直列に接続されてなるシフトレジスタ１２１は、図２に示す如き取込開始パルス信号ＳＴを、基準クロック信号ＣＬＫに応じて次段のＤラッチＦＡに順次シフトする。この際、ＤラッチＦＡ１〜ＦＡ（ｍ／２）各々の出力が、図２に示す如きクロック信号ＣＫ１〜ＣＫ（ｍ／２）として第１ラッチ部１２２に供給される。
【００２７】
図５は、かかる第１ラッチ部１２２の内部構成を示す回路図である。
【００２８】
図５において、ＤラッチＦＦ１〜ＦＦｍの内のＦＦ１〜ＦＦｍ／２各々のデータ入力端子ＤにはラインＬ１を介して図２に示す如き第１画素データ系列Ｑ１（ＰＤ１〜ＰＤｍ／２）が共通に供給されている。ＤラッチＦＦ１〜ＦＦｍ／２各々のクロック入力端子には、シフトレジスタ１２１から供給されたクロック信号ＣＫ１〜ＣＫｍ／２が夫々個別に供給されている。これにより、ＤラッチＦＦ１〜ＦＦｍ／２の各々は、夫々に供給されたクロック信号ＣＫ１〜ＣＫｍ／２のタイミングで第１画素データ系列Ｑ１の取り込みを行い、取り込まれた画素データの値を画素データＡ１〜Ａｍ／２として夫々第２ラッチ部１２３に供給する。例えば、ＤラッチＦＦ１は、図２に示す如きクロック信号ＣＫ１のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤ１を取り込み、これを画素データＡ１として第２ラッチ部１２３に供給する。また、ＤラッチＦＦ２は、図２に示す如きクロック信号ＣＫ２のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤ２を取り込み、これを画素データＡ２として第２ラッチ部１２３に供給する。また、ＤラッチＦＦｍ／２は、図２に示す如きクロック信号ＣＫｍ／２のタイミングによって、第１画素データ系列Ｑ１中における画素データＰＤｍ／２を取り込み、これを画素データＡｍ／２として第２ラッチ部１２３に供給する。
【００２９】
ＤラッチＦＦ１〜ＦＦｍの内のＦＦ(m/2)+1〜ＦＦｍ各々のデータ入力端子Ｄには、ラインＬ２を介して図２に示す如き第２画素データ系列Ｑ２（ＰＤ(m/2)+1〜ＰＤｍ）が共通に供給されている。ＤラッチＦＦ(m/2)+1〜ＦＦｍ各々のクロック入力端子には、シフトレジスタ１２１から供給されたクロック信号ＣＫ１〜ＣＫｍ／２が夫々個別に供給されている。これにより、ＤラッチＦＦ(m/2)+1〜ＦＦｍの各々は、夫々に供給されたクロック信号ＣＫ１〜ＣＫｍ／２のタイミングで第２画素データ系列Ｑ２の取り込みを行い、取り込まれた画素データの値を画素データＡ(m/2)+1〜Ａｍとして夫々第２ラッチ部１２３に供給する。例えば、ＤラッチＦＦ(m/2)+1は、図２に示す如きクロック信号ＣＫ１のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤ(m/2)+1を取り込み、これを画素データＡ(m/2)+1として第２ラッチ部１２３に供給する。また、ＤラッチＦＦ(m/2)+２は、図２に示す如きクロック信号ＣＫ２のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤ(m/2)+２を取り込み、これを画素データＡ(m/2)+２として第２ラッチ部１２３に供給する。また、ＤラッチＦＦｍは、図２に示す如きクロック信号ＣＫｍ／２のタイミングによって、第２画素データ系列Ｑ２中における画素データＰＤｍを取り込み、これを画素データＡｍとして第２ラッチ部１２３に供給する。
【００３０】
かかる構成により、第１ラッチ部１２２は、駆動制御部１０からシリアル形態にて供給される１水平走査ライン分の画素データＰＤ１〜ＰＤｍの各々を、ｍ個のＤラッチＦＦ１〜ＦＦｍに順次取り込み、これらを画素データＡ１〜Ａｍとして次段の第２ラッチ部１２３に供給するのである。
【００３１】
第２ラッチ部１２３は、これら画素データＡ１〜Ａｍの各々を図２に示す如きロードクロック信号ＬＣに応じて取り込み、夫々を画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。
【００３２】
出力アンプ１２４は、画素データＢ１〜Ｂｍ各々によって示される輝度レベルに対応した電圧を有する駆動パルスを夫々生成し、表示パネル２０のデータラインＤ１〜Ｄｍに印加する。
【００３３】
尚、第２ラッチ部１２３では、表示パネル２０のデータラインＤ１〜Ｄｍに流れ込むピーク電流を時間的に分散させるべく、各Ｄラッチの取り込みタイミングを異ならせるようにしている。
【００３４】
図６は、第２ラッチ部１２３の内部構成を示す回路図である。
【００３５】
図６において、レベル・センシティブタイプのＤラッチＦＬ１〜ＦＬnは、夫々のクロック入力端子に供給されたクロック信号が論理レベル１の状態にある間だけ、第１ラッチ部１２２から供給された画素データＡ１〜Ａｍを取り込み、夫々画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。一方、そのクロック入力端子に供給されたクロック信号が論理レベル０の状態にある間は、ＤラッチＦＬ１〜ＦＬnは、クロック信号が論理レベル１の状態にある間に取り込んだ画素データＡ１〜Ａｍを保持し、夫々を画素データＢ１〜Ｂｍとして出力アンプ１２４に供給する。
【００３６】
この際、ＤラッチＦＬ１〜ＦＬn各々の内の第１番目のＦＬ１及び第(m/2)+1番目のＦＬ(m/2)+1各々のクロック入力端子には、クロック信号として図２に示す如きロードクロック信号ＬＣが供給される。また、第２〜第（ｍ／２）番目のＤラッチＦＬ２〜ＦＬｍ／２、及び第（ｍ−１）〜第(m/2)+2番目のＤラッチＦＬｍ−１〜ＦＬ(m/2)+2各々のクロック入力端子には、以下の如き遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が夫々供給される。
【００３７】
遅延回路ＤＬ１は、上記したロードクロック信号ＬＣを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ２として、ＤラッチＦＬ２及びＦＬｍ−１各々のクロック入力端子に供給する。遅延回路ＤＬ２は、上記遅延ロードクロック信号ＬＤ２を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ３として、ＤラッチＦＬ３及びＦＬｍ−２各々のクロック入力端子に供給する。遅延回路ＤＬ３は、上記遅延ロードクロック信号ＬＤ３を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤ４として、ＤラッチＦＬ４及びＦＬｍ−３各々のクロック入力端子に供給する。また、遅延回路ＤＬ(m/2)-1は、遅延ロードクロック信号ＬＤ(m/2)-1を所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤｍ／２として、ＤラッチＦＬｍ／２及びＦＬ(m/2)+1各々のクロック入力端子に供給する。
【００３８】
すなわち、遅延回路ＤＬｋ[ｋは、１〜(m/2)-1]は、第ｋ番目のＤラッチＦＬｋのクロック入力端子に供給された遅延ロードクロック信号ＬＤｋを所定時間だけ遅延させた遅延クロック信号を遅延ロードクロック信号ＬＤｋ＋１として、ＤラッチＦＬｋ＋１及びＦＬm-(k-1)各々のクロック入力端子に供給する。
【００３９】
尚、遅延回路ＤＬ１〜ＤＬ(m/2)-1の各々は、互いに直列に接続されたインバータＩＶ１及びＩＶ２と、アンドゲートＡＮとからなる。遅延回路ＤＬ１のインバータＩＶ１は、ロードクロック信号ＬＣの論理レベルを反転させた反転クロック信号をインバータＩＶ２に供給する。遅延回路ＤＬ１のインバータＩＶ２は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートＡＮに供給する。つまり、ロードクロック信号ＬＣがインバータＩＶ１及びＩＶ２によって遅延された遅延クロック信号がアンドゲートＡＮに供給されるのである。遅延回路ＤＬ１のアンドゲートＡＮは、インバータＩＶ１及びＩＶ２によってロードクロック信号ＬＣを遅延した遅延クロック信号と、このロードクロック信号ＬＣ自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号ＬＤ２とする。同様に、遅延回路ＤＬ２〜ＤＬ(m/2)-1各々のインバータＩＶ１は、遅延ロードクロック信号ＬＤｋ[ｋは、２〜(m/2)-1]の論理レベルを反転させた反転クロック信号をインバータＩＶ２に供給する。インバータＩＶ２は、かかる反転クロック信号の論理レベルを反転させた信号をアンドゲートＡＮに供給する。アンドゲートＡＮは、遅延ロードクロック信号ＬＤｋをインバータＩＶ１及びＩＶ２によって遅延した遅延クロック信号と、この遅延ロードクロック信号ＬＤｋ自体との論理積を求め、その論理積結果を上記遅延ロードクロック信号ＬＤｋ＋１とする。尚、遅延回路ＤＬ１〜ＤＬ(m/2)+1の各々は、図６に示す如きインバータＩＶ１及びＩＶ２による遅延素子と、アンドゲートＡＮとの処理で費やされる遅延時間を利用した遅延回路である。この際、遅延回路ＤＬ１〜ＤＬ(m/2)+1各々の遅延素子として直列２段のインバータを用いたがその直列段数は２段に限定されるものではなく、また、インバータ以外の論理素子を用いて遅延素子を構築するようにしても良い。
【００４０】
上記した構成により、第２ラッチ部１２３におけるＤラッチＦＬ２〜ＦＬｍ／２、及びＦＬ(m/2)+1〜ＦＬｍ各々のクロック入力端子には、ロードクロック信号ＬＣを夫々異なる遅延量にて遅延させた遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が供給されるのである。
【００４１】
従って、ロードクロック信号ＬＣが論理レベル０の状態から論理レベル１の状態に切り替わる、いわゆる立ち上りエッジに対して、遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２各々の立ち上りエッジのタイミングは、図２に示す如く夫々異なることになる。例えば、図２に示すように、ロードクロック信号ＬＣの立ち上りエッジの時点Ｔ１に対して、遅延ロードクロック信号ＬＤ２の立ち上りエッジは、遅延回路ＤＬ１による遅延時間だけ経過した時点Ｔ２で表れる。また、ロードクロック信号ＬＣの立ち上りエッジの時点Ｔ１に対して、遅延ロードクロック信号ＬＤ２の立ち上りエッジは、遅延回路ＤＬ１及びＤＬ２による遅延時間だけ経過した時点Ｔ３で表れる。
【００４２】
これにより、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍは、第１ラッチ部１２２から供給された画素データＡ１〜Ａｍを夫々異なるタイミングで取り込み、夫々を図２に示す如き画素データＢ１〜Ｂｍとして夫々異なるタイミングで出力アンプ１２４に供給することになる。
【００４３】
よって、現時点で第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬn各々に保持されている画素データの値が、新たな画素データＡ１〜Ａｍの取り込みによって低レベル状態から高レベル状態（又はその反対）に遷移しても、その取り込まれた値が画素データＢ１〜Ｂｍとして出力アンプ１２４に供給されるタイミングは、図２に示す如く夫々時間的に分散する。従って、画素データＢ１〜Ｂｍに応じた駆動パルスが表示パネル２０のデータラインＤ１〜Ｄｍ各々に印加されたときに、これらデータラインＤ１〜Ｄｍ各々に同時に流れ込む電流量は小となるので、電流の同時流れ込みに伴うノイズの発生を抑制することが可能となる。
【００４４】
ここで、図６に示す第２ラッチ部１２３における遅延回路ＤＬｋでは、ロードクロック信号ＬＣと遅延ロードクロック信号ＬＤｋとの論理積結果を遅延ロードクロック信号ＬＤｋ＋１としている。
【００４５】
これにより、ロードクロック信号ＬＣ及び遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２各々の立ち上がりエッジのタイミング、つまり各ＤラッチＦＬのデータ取り込み開始タイミングは夫々異なることになる。しかしながら、ロードクロック信号ＬＣ及び遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２が論理レベル１の状態から論理レベル０の状態に遷移する、いわゆる立ち下がりエッジのタイミング、つまり各ＤラッチＦＬのデータ取り込み終了タイミングは、図２に示すように、全て同一の時点Ｔｅとなる。すなわち、遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２は、ロードクロック信号ＬＣに対してその立ち上がりエッジタイミングのみを遅延させたクロック信号なのである。
【００４６】
よって、図２に示す如く、ロードクロック信号ＬＣが論理レベル１から論理レベル０に遷移した時点Ｔｅにおいて、ＤラッチＦＬ１及びＦＬｍのみならず、その他の全てのＤラッチＦＬ各々のクロック入力端子に供給される遅延ロードクロック信号ＬＤ２〜ＬＤｍ／２も論理レベル１から論理レベル０に遷移する。従って、ロードクロック信号ＬＣに対して、遅延回路ＤＬの遅延時間及び／又は遅延段数を増やしても、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍによるデータ取り込み期間が、第１ラッチ部１２２による次の１水平走査分の画素データの取り込みタイミングと重なるような不具合が防止される。
【００４７】
これにより、図６に示す第２ラッチ部１２３によれば、誤ったデータ取り込みを生じさせることなく、表示パネルのデータライン各々に流れ込む電流を十分な遅延時間をもって時間的に分散させることができるので、ノイズ低減効果を大幅に向上させることが可能となる。
【００４８】
図７は、図６に示す第２ラッチ部１２３の変形例を示す回路図である。
【００４９】
尚、図７に示される構成では、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々のインバータＩＶ１に代えて論理反転機能を有する可変遅延素子ＩＶＣを採用した点を除く他の構成、及びその基本となる動作は、図６に示されるものと同一である。
【００５０】
図７に示す構成を有する第２ラッチ部１２３を採用した場合、駆動制御部１０は、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の遅延量を個別に指定する為の外部入力を受け付け、各遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の遅延量を示す遅延量指定データＤＣを、これら遅延回路ＤＬ１〜ＤＬ(m/2)-1の各々に供給する。
【００５１】
遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の可変遅延素子ＩＶＣは、駆動制御部１０から供給された遅延量指定データＤＣにて指定された遅延量にて、前段から供給されたロードクロック信号ＬＣ又は遅延ロードクロック信号ＬＤを遅延し、更に論理反転させた信号をインバータＩＶ２に供給する。
【００５２】
よって、図７に示す第２ラッチ部１２３によれば、ＤラッチＦＬ２〜ＦＬｍ／２、ＦＬ(m/2)+2〜ＦＬｍ各々のデータ取り込み開始タイミングを任意に調整することが可能となる。
【００５３】
尚、上記実施例においては、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍとして、そのクロック入力端子に供給されているクロック信号が論理レベル１の状態にある間だけ画素データの取り込みを行って出力するタイプを用いたが、クロック信号が論理レベル０の状態にある間だけデータを取り込んで出力するタイプを使用しても良い。要するに、第２ラッチ部１２３のＤラッチＦＬ１〜ＦＬｍの各々としては、各クロック入力端子に供給されたクロック信号が第１レベルの状態及び第２レベルの状態の内の一方の状態にある間だけデータを取り込んで出力するレベルセンシティブ型のＤラッチであれば良いのである。
【００５４】
また、図６又は図７に示す第２ラッチ部１２３では、各遅延回路ＤＬ内にアンドゲートＡＮを設けることにより、図２に示す如く各ＤラッチＦＬのデータ取り込み開始タイミング（Ｔ１〜Ｔｍ／２）を夫々異ならせる一方、各ＤラッチＦＬのデータ取り込み終了タイミング（Ｔｅ）を一致させている。しかしながら、各ＤラッチＦＬに対するデータ取り込み終了タイミングに関しては、必ずしもロードクロック信号ＬＣに基づくデータ取り込み終了タイミングと一致させる必要はない。
【００５５】
要するに、各ＤラッチＦＬのデータ取り込み開始タイミングを夫々異ならせる為の遅延量よりも少ない遅延量にて、各ＤラッチＦＬのデータ取り込み終了タイミングを夫々異ならせるようにすれば良いのである。つまり、遅延回路ＤＬとしては、ロードクロック信号ＬＣが論理レベル０から１に遷移してから、遅延ロードクロック信号ＬＤが論理レベル１に遷移するまでの遅延時間よりも、ロードクロック信号ＬＣが論理レベル１から０に遷移してから、遅延ロードクロック信号ＬＤが論理レベル０に遷移するまでの遅延時間が短くなるような遅延回路を採用するのである。
【００５６】
また、上記実施例では、表示パネル２０のデータラインＤ１〜Ｄｍを２つのグループに分け、各グループに属する（ｍ／２）個のデータラインＤ各々に対して夫々異なるタイミングで駆動パルスを印加する場合に適用される構成を説明した。しかしながら、表示パネル２０に形成されている全てのデータラインＤに対して夫々異なるタイミングで駆動パルスを印加する場合にも同様に適用可能である。
【００５７】
また、上記実施例では、図３に示すシフトレジスタ１２１、第１ラッチ部１２２、第２ラッチ部１２３、及び出力アンプ１２４の如き４つのモジュールを含むデータドライバ１２を単一又は複数の半導体チップで構築するようにしたが、各モジュール単位で半導体チップ化しても良い。また、これら４つのモジュールの内の２つ又は３つを組み合わせたものを半導体チップ化しても良い。
【００５８】
また、図６に示される第２ラッチ部１２３では、遅延回路ＤＬ１〜ＤＬ(m/2)-1各々から出力された遅延ロードクロック信号ＬＤ２〜ＤＬm/2を、ＤラッチＦＬ１〜ＦＬm/2からなるラッチグループと、ＤラッチＦＬ(m/2)+1〜ＦＬmからなるラッチグループとで共有しているが、各ラッチグループ毎に、遅延回路ＤＬ１〜ＤＬ(m/2)-1/2を個別に設けるようにしても良い。
【００５９】
図８は、かかる点に鑑みて為された第２ラッチ部１２３の他の変形例を示す図である。
【００６０】
図８に示す構成において、ＤラッチＦＬ１〜ＦＬn各々の動作、ロードクロック信号ＬＣを遅延する遅延回路ＤＬ１〜ＤＬ(m/2)-1各々の動作、並びに第２ラッチ部１２３としての動作は、図６に示されるものと同一である。ここで、ＤラッチＦＬ１及びＦＬn各々のクロック入力端子には上記したロードクロック信号ＬＣが直接供給される。ＤラッチＦＬ２〜ＦＬm/2各々のクロック入力端子には、遅延回路ＤＬ１〜及びＤＬ(m/2)-1からなる第１遅延回路群ＤＵＴ１から送出された遅延ロードクロック信号ＬＤ２〜ＤＬm/2が夫々供給される。また、ＤラッチＦＬm-1，ＦＬm-2,・・・ＦＬ(m/2)+1各々のクロック入力端子には、第１遅延回路群ＤＵＴ１と同様に遅延回路ＤＬ１〜及びＤＬ(m/2)-1からなる第２遅延回路群ＤＵＴ２が送出した遅延ロードクロック信号ＬＤ２〜ＤＬm/2が夫々供給される。
【００６１】
図８に示す構成によれば、遅延回路ＤＬ１〜ＤＬ(m/2)-1が２系統（ＤＵＴ１、ＤＵＴ２）必要になるものの、ＤラッチＦＬ１〜ＦＬm/2からなるラッチグループと、ＤラッチＦＬ(m/2)+1〜ＦＬmからなるラッチグループとの間を接続する配線の数は、ロードクロック信号ＬＣを伝送する為の１本となる。よって、両ラッチグループ間において、遅延ロードクロック信号ＬＤ２〜ＤＬm/2を伝送する為に［（ｍ／２）−１]本の配線が必要となる図６に示す如き構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。
【符号の説明】
【００６２】
１０ 駆動制御部
２０ 表示パネル
１２１ シフトレジスタ
１２２ 第１ラッチ部
１２３ 第２ラッチ部
１２４ 出力アンプ
ＡＮ アンドゲート
ＤＬ 遅延回路
ＦＬ Ｄラッチ
【特許請求の範囲】
【請求項１】
前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する表示パネルの駆動装置であって、
前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、
前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短いことを特徴とする表示パネルの駆動装置。
【請求項２】
前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項１又は２に記載の表示パネルの駆動装置。
【請求項４】
前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項１〜３のいずれか１に記載の表示パネルの駆動装置。
【請求項５】
前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項４に記載の表示パネルの駆動装置。
【請求項６】
前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する半導体集積装置であって、
前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、
前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短いことを特徴とする半導体集積装置。
【請求項７】
前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項６記載の半導体集積装置。
【請求項８】
前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項６又は７に記載の半導体集積装置。
【請求項９】
前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項６〜８のいずれか１に記載の半導体集積装置。
【請求項１０】
前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項９に記載の半導体集積装置。
【請求項１１】
映像信号に基づく各画素毎の１水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、
前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くしたことを特徴とする表示パネル駆動装置における画素データの取り込み方法。
【請求項１２】
前記画素データ片各々に対するデータ取り込み終了タイミングを互いに一致させたことを特徴とする請求項１１記載の表示パネル駆動装置における画素データの取り込み方法。
【請求項１】
前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する表示パネルの駆動装置であって、
前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、
前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短いことを特徴とする表示パネルの駆動装置。
【請求項２】
前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項１又は２に記載の表示パネルの駆動装置。
【請求項４】
前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項１〜３のいずれか１に記載の表示パネルの駆動装置。
【請求項５】
前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項４に記載の表示パネルの駆動装置。
【請求項６】
前記映像信号に基づく各画素毎の１水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する半導体集積装置であって、
前記ラッチ部は、ロードクロック信号が第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第１ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第１レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第２レベルの状態にある間は前記第１レベルの状態にある間に取り込んだ前記画素データ片を保持する第２ラッチと、を含み、
前記ロードクロック信号が前記第２レベルから前記第１レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第１レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第２レベルの状態に遷移するまでの遅延時間が短いことを特徴とする半導体集積装置。
【請求項７】
前記ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第１レベルから前記第２レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項６記載の半導体集積装置。
【請求項８】
前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項６又は７に記載の半導体集積装置。
【請求項９】
前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項６〜８のいずれか１に記載の半導体集積装置。
【請求項１０】
前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項９に記載の半導体集積装置。
【請求項１１】
映像信号に基づく各画素毎の１水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、
前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くしたことを特徴とする表示パネル駆動装置における画素データの取り込み方法。
【請求項１２】
前記画素データ片各々に対するデータ取り込み終了タイミングを互いに一致させたことを特徴とする請求項１１記載の表示パネル駆動装置における画素データの取り込み方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２０３０６２（Ｐ２０１２−２０３０６２Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６５２４１（Ｐ２０１１−６５２４１）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
[ Back to top ]