記録担体
【構成】 本発明の記録担体にはｍビットコードワードを表わす各ｍ個の所定の単位長さの磁区の群が設けられ、各磁区群は第１磁化方向の第１磁区と第２磁化方向の第２磁区とを具え、各磁区群内の第１磁区の数と第２磁区の数との差が＋ｄ，−ｄ又は０であり、各磁区群の開始時における先行磁区群の第１磁区の数と第２磁区の数との差が第１及び第２の値で限界された範囲内に制限されている。更に、各磁区群の任意の瞬時における第１磁区の数と第２磁区の数との差の瞬時値が、前記第１及び第２の値で限界された範囲外に位置する第３及び第４の値で限界された範囲であって第２及び第４の値の間隔が第１及び第３の値の間隔より小さく定められた範囲内に制限されている。
【効果】 この記録担体の利点は、第１磁区の数と第２磁区の数との差の瞬時値が所定の限界範囲（−２〜＋３）内に制限されるため、読取り中に判定レベルを極めて高信頼度に再生することができ、記録信号を極めて正確に再生することができる点にある。
【効果】 この記録担体の利点は、第１磁区の数と第２磁区の数との差の瞬時値が所定の限界範囲（−２〜＋３）内に制限されるため、読取り中に判定レベルを極めて高信頼度に再生することができ、記録信号を極めて正確に再生することができる点にある。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はｎビット情報ワードを伝送前にｍビットコードワードに変換し、該ｍビットコードワードを伝送後にｎビット情報ワードに再変換する情報伝送方法であって、伝送前に順次のｎビット情報を制限された最大ディスパリティ±ｄを有するｍビット情報に変換して（ここでｎ，ｍ及びｄは整数で、ｎ＜ｍ及びｄ＜ｍ）各コードワードの開始時における全先行コードワードのデジタル加算値が第１の値と第２の値で限界された界面範囲内に維持されるようにするために、次のコードワードを少なくともディスパリティの極性に関連して全先行コードワードの前記デジタル加算値の関数として選択して前記次のコードワードが前記ディジタル加算値の絶対値の増大を生じ得ないようにし、この目的のために少なくとも第１群のｎビット情報ワードの各々に、互いに反対極性の絶対値ｄのディスパリティを有すると共に互いに反対のビット極性を有する１対のコードワードを割当てるようにした情報伝送方法、特に該方法に使用され、このようなコードワードが記録された記録担体に関するものである。
【０００２】ここでディスパリティとはコードワードを構成する“０”の数と“１”の数の差を意味し、“デジタル加算値”とはコードワードの“１”又は“０”をカウントアップし、“０”または“１”をカウントダウンして得られる値を意味する。
【０００３】
【従来の技術】上述の如き情報伝送方法および装置は英国特許明細書第１５４０６１７号および米国特許明細書第４３８７３６号により既知である。
【０００４】斯るｎビット情報ワード−ｍビットコードワード変換はｍビットコードワード系列に課される所定の要件を満足させるために使用される。これは、ｍビットコードワードの可能な組合せの全てを使用できるわけでないことを意味し、従ってビット数ｍを関連する情報ワードのビット数ｎより大きくする必要があることを意味する。既知の方法および装置ではｍは偶数または奇数にすることができる。ｍが偶数の場合には偶数ディスパリティ±２、±４等に加えてディスパリティ０が発生し、ｍが奇数の場合には奇数ディスパリティ±１、±３等が発生する。この場合、最大ディスパリティは±ｍである。この最大ディスパリティを制限して（ｄ＜ｍ）最大の符号効率を達成する。最大ディスパリティを大きくすると使用可能なコードワードの数が増大するが、スペクトルの低周波数成分および連続する“１”または“０”の最大数（クロック発生に重要）が著しく増大する。直流成分のない伝送信号を得るために先行コードワードのデジタル加算値の関数として極性を選択する。これは、各情報コードワードに対し互いに極性が反転関係にある２個のコードワードを選択すると他方のワードは極性反転により得ることができるので一方のコードワードのみを発生させればよくなるために有利に達成することができる。
【０００５】他の重要な点は受信ビットが論理値０であるか１であるかを判定するために受信側で発生させる判定レベルの発生方法である。これは瞬時デジタル加算値レベルをろ波して達成することができる。この目的に使用するフィルタの時定数はできるだけ小さくして平均デジタル加算値の急速な変化に追従できるようにすることが重要である。これがため、瞬時デジタル加算値の変化の振幅を制限することが必要であり、これはこれらの変化が前記判定レベルの変動（ベースライン変動）を生ずるためである。この目的のためにはコードワード内における瞬時デジタル加算値の変化に制限を課すことができ、例えば最大瞬時デジタル加算値を±（ｄ＋２）に制限することができる。この場合所要の情報ワード数２n と比較して使用可能なコードワードに相当な余分が屡々生ずる。しかし、この制限範囲を±（ｄ＋１）に低減すると使用可能なコードワードの不足を生ずる。また、例えば＋（ｄ＋１）および−（ｄ＋２）の範囲の非対称制限は極性反転原理を使用するときは何の意義もない。その理由は、この場合には一方のコードワードが前記制限範囲内に含まれないコードワード対は全て使用不可能であるため、使用可能なコードワード数は±（ｄ＋１）の制限範囲の場合より大きくならないためである。同じことが他の制限範囲（例えば±（ｄ＋２）と比較して±（ｄ＋３））に対しても言える。
【０００６】
【発明が解決しようとする課題】本発明の目的は、瞬時デジタル加算値レベルが所定の非対称限界範囲内に制限されたコードワードが記録され、精確に再生することができる記録担体を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ｍビットコードワードを表わす各ｍ個の所定の単位長さの磁区の群が設けられ、各磁区群は第１磁化方向の第１磁区と第２磁化方向の第２磁区とを具え、各磁区群内の第１磁区の数と第２磁区の数との差が＋ｄ，−ｄ又は０であり、各磁区群の開始時における先行磁区群の第１磁区の数と第２磁区の数との差が第１及び第２の値で限界された範囲内に制限されている記録担体において、各磁区群の任意の瞬時における第１磁区の数と第２磁区の数との差の瞬時値が、前記第１及び第２の値で限界された範囲外に位置する第３及び第４の値で限界された範囲であって第２及び第４の値の間隔が第１及び第３の値の間隔より小さく定められた範囲内に制限されていることを特徴とする。
【０００８】図面につき本発明を説明する。
【実施例】図１は符号化された信号のデジタル加算値が規定の限界範囲内に維持されるようにデジタルデータを符号化および復号化するシステムを用いる記録再生伝送システムを示す。本システムは直列入力データ（データが予め並列ワードの形で得られない限り）を受信する入力端子１と、データを並列ワード（本例では８ビットの並列ワード）に変換する直列−並列変換器２を具える。これら８ビットワードはエンコード回路３に供給され、この回路は例えばルックアップテーブルの形態をなし、本例では各入力ワードに対し当該回路に定められた規則に従って１０ビット出力ワードを発生する。これらの１０ビットワードは並列−直列変換器４により直列データ系列に変換され、このデータ系列は例えば慣例のアナログ磁気テープレコーダ６により磁気テープに記録される。例えば複数個（例えば２０）の並列トラックに記録することができる。これらの処理はクロック信号発生回路５により入力信号から取り出されるクロック信号により同期が取られる。
【０００９】原則として復号は逆の順序で動作する同一の回路により実現できる。テープレコーダ６からの信号は直列−並列変換器７により１０ビットワードに変換される（データが予め並列１０ビットワードで得られない場合）。符号化に使用した規則と相補関係の規則を使用してこれらの１０ビットワードはデコード回路８により８ビットワードに変換され、これら８ビットワードは次いで並列−直列変換器９により直列データ系列に変換されて出力端子１０に供給される。これらの処理もクロック信号発生回路１３により得られるクロック信号により同期が取られる。このクロック信号は直列−並列変換器７の入力端子１２に現れるテープレコーダ６からの信号から取り出される。
【００１０】デジタル加算値を制限するためには原則として等しい数の“１”と“０”を有するコードワード、即ちデジタル加算値に全体として影響を与えないコードワードのみを使用することができる。特に、１コードワード内のデジタル加算値にも制限が課される場合には、所定のビット数（本例では１０ビット）で形成し得るコードワード数は少なくなるためにこの限られた個数の前記所定ビット数のコードワードは著しく小ビット数の入力ワードに復号することができるのみで、チャンネル容量にかなりの損失が生ずる。この容量の損失を、例えば８ビットから１０ビットへの変換の場合において最低にする場合には、英国特許第１５４０６１７号明細書に提案されているように、等しくない個数の“０”と“１”を含むコードワード、即ちデジタル加算値の変化を生ずる、零に等しくないディスパリティを有するコードワードを使用可能にする必要がある。この特許明細書には、零に等しくない最低のディスパリティ（特に偶数ビット数のコードワードに対しては±２のディスパリティ）を有するワードを使用可能にし、各入力ワードに対し＋２のディスパリティおよび−２のディスパリティを有する出力ワードを割当てると共にデジタル加算値（即ち、全先行ワードのディスパリティの積分値）を減少するワードを選択することが提案されている。図１に示す装置においてはこの処理は、全先行ワードのデジタル加算値を論理値“０”毎にカウントダウンすると共に論理値“１”毎にカウントアップするアップ−ダウンカウンタ１４により決定し、このカウント値に応じて前記デジタル加算値が２つの可能な値のうちの高い値（Ｓ1)であるか低い値（Ｓ0)であるかを示す論理信号Ｓ0 ／Ｓ1 を発生させることにより達成される。低値Ｓ0 の場合には次の入力ワードは規則またはルックアップテーブルに従ってディスパリティが０又は＋２のワードに変換されてデジタル加算値はＳ0 のままかＳ1 （Ｓ1 ＝Ｓ0 ＋２）になり、高値Ｓ1 の場合には前記入力ワードはディスパリティが０または−２のワードに変換されてデジタル加算値がＳ1 のままかＳ0 （Ｓ0 ＝Ｓ1 −２）になるようにする。
【００１１】図面につき本発明を説明する。
【実施例】図１は符号化された信号のデジタル加算値が規定の限界範囲内に維持されるようにデジタルデータを符号化および複合化するシステムを用いる記録再生伝送システムを示す。本システムは直列入力データ（データが予め並列ワードの形で得られない限り）を受信する入力端子１と、データを並列ワード（本例では８ビットの並列ワード）に変換する直列−並列変換器２を具える。これら８ビットワードはエンコード回路３に供給され、この回路は例えばルックアップテーブルの形態をなし、本例では各入力ワードに対し当該回路に定められた規則に従って１０ビット出力ワードを発生する。これらの１０ビットワードは並列−直列変換器４により直列データ系列に変換され、このデータ系列は例えば慣例のアナログ磁気テープレコーダ６により磁気テープに記録される。例えば複数個（例えば２０）の並列トラックに記録することができる。これらの処理はクロック信号発生回路５により入力信号から取り出されるクロック信号により同期が取られる。
【００１２】原則として復号は逆の順序で動作する同一の回路により実現できる。テープレコーダ６からの信号は直列−並列変換器７により１０ビットワードに変換される（データが予め並列１０ビットワードで得られない場合）。符号化に使用した規則と相補関係の規則を使用してこれらの１０ビットワードはデコード回路８により８ビットワードに変換され、これら８ビットワードは次いで並列−直列変換器９により直列データ系列に変換されて出力端子１０に供給される。これらの処理もクロック信号発生回路１３により得られるクロック信号により同期が取られる。このクロック信号は直列−並列変換器７の入力端子１２に現れるテープレコーダ６からの信号から取り出される。
【００１３】デジタル加算値を制限するためには原則として等しい数の“１”と“０”を有するコードワード、即ちデジタル加算値に全体として影響を与えないコードワードのみを使用することができる。特に、１コードワード内のデジタル加算値にも制限が課される場合には、所定のビット数（本例では１０ビット）で形成し得るコードワード数は少なくなるためにこの限られた個数の前記所定ビット数のコードワードは著しく小ビット数の入力ワードに復号することができるのみで、チャンネル容量にかなりの損失が生ずる。この容量の損失を、例えば８ビットから１０ビットへの変換の場合において最低にする場合には、英国特許第１５４０６１７号明細書に提案されているように、等しくない個数の“０”と“１”を含むコードワード、即ちデジタル加算値の変化を生ずる、零に等しくないディスパリティを有するコードワードを使用可能にする必要がある。この特許明細書には、零に等しくない最低のディスパリティ（特に偶数ビット数のコードワードに対しては±２のディスパリティ）を有するワードを使用可能にし、各入力ワードに対し＋２のディスパリティおよび−２のディスパリティを有する出力ワードを割当てると共にデジタル加算値（即ち、全先行ワードのディスパリティの積分値）を減少するワードを選択することが提案されている。図１に示す装置においてはこの処理は、全先行ワードのデジタル加算値を論理値“０”毎にカウントダウンすると共に論理値“１”毎にカウントアップするアップ−ダウンカウンタ１４により決定し、このカウント値に応じて前記デジタル加算値が２つの可能な値のうちの高い値（Ｓ1)であるか低い値（Ｓ0)であるかを示す論理信号Ｓ0 ／Ｓ1 を発生させることにより達成される。低値Ｓ0 の場合には次の入力ワードは規則またはルックアップテーブルに従ってディスパリティが０又は＋２のワードに変換されてデジタル加算値はＳ0 のままかＳ1 （Ｓ1 ＝Ｓ0 ＋２）になり、高値Ｓ1 の場合には前記入力ワードはディスパリティが０または−２のワードに変換されてデジタル加算値がＳ1 のままかＳ0 （Ｓ0 ＝Ｓ1 −２）になるようにする。
【００１４】復号中は読出された全ワードのデジタル加算値がアップ−ダウンカウンタ１５により決定され、そのカウント値に応じて符号化中に次のコードワードとして０又は＋２のディスパリティを有するワードが選択されたのか０または−２のディスパリティを有するワードが選択されたのかが決定される。デコーダ回路８はこれに従って制御される。これがため、エンコーダ回路およびデコード回路は双方とも規則またはルックアップテーブルに従って、全先行ワードのデジタル加算値がＳ0 である場合に有効な一組みのコードワード（Ｓ0)と、全先行ワードのデジタル加算値がＳ1 である場合に有効な一組みのコードワード（Ｓ1)を発生する。
【００１５】上述の英国特許明細書に従って両組のディスパリティ０のワードを同一に選択し、ディスパリティ−２のワードをディスパリティ＋２のワードに対し相補関係に選択すると、一方の組（Ｓ1)のコードワードを他方の組（Ｓ0)のコードワードから簡単に取り出すことができる。
【００１６】コードワードの選択を図２〜図１２を参照して説明する。これら図はコードワードの瞬時デジタル加算値をビット位置の関数として示す図である。ワードは１０ビットコードワードで最上位ビットは位置“１”にある。＋３から−２までの限界範囲のデジタル加算値を縦軸にプロットしてある。これがため、６つのデジタル加算値を取ることができる。コードワードは２進表示と１０進表示の両方で示してある。
【００１７】図２はディスパリティ０のコードワードのデジタル加算値の変化を、先行コードワードのデジタル加算値がＳ1 の場合について示す。例として１７１＝００１０１０１０１１のコードワードを選択してある。デジタル加算値は“１”毎に１増加し、“０”毎に１減少する。当該コードワードは値Ｓ1 から始まり値Ｓ1 で終わり、規定のデジタル加算値の限界範囲＋3 〜−2 の範囲内に維持される。図3 は値Ｓ0 で始まる同一のコードワードを示す。この場合のデジタル加算値の変化も規定の限界範囲＋２〜−３内に維持される。
【００１８】図４はデジタル加算値Ｓ1 から始まるコードワード１２７＝０００１１０１０１１のデジタル加算値の変化を示す。このワードは限界範囲＋３〜−２内に維持される。しかし、図５に示すようにこのワードはデジタル加算値Ｓ0 から始まると、このワードは所定の限界範囲内に維持されない。これがためワード１２７は規定の限界範囲内に維持される零ディスパリティのワード群に含まれない。初期状態（Ｓ0 またはＳ1)と無関係に規定のデジタル加算値限界範囲内に維持される零ディスパリティのワードのみが初期値からスタートして最後まで＋３と−２の間に維持されるデジタル加算値の変化を有するものであることも明らかである。
【００１９】図６はディスパリティ＋２のワード８２２＝１１００１１０１１０のデジタル加算値の変化を示し、このワードは初期状態Ｓ0 の場合にのみ発生する。このワードは所定の限界範囲内に維持される。初期状態Ｓ1 の場合には上述の英国特許明細書に従ってその極性反転コードワード、即ちワード４０２＝００１１００１００１を選択する必要があり、この場合にもデジタル加算値変化は図７に示すように規定の限界範囲内に維持される。
【００２０】図８はディスパリティ＋２のワード２３７＝００１１１００１１０１のデジタル加算値の変化を示し、この変化も規定の限界範囲内に維持される。しかし、このワードは初期状態Ｓ1 の場合に極性反転されてもその極性反転ワード７８６＝１１０００１００１０のデジタル加算値は図９に示すように規定の限界範囲内に維持されない。このことは極性反転技術を使用するときは所定の限界範囲内に維持されるディスパリティ＋２の全ワードを使用できるわけではないことを意味し、これはこれらワードのいくつかは極性反転すると最早規定の限界範囲内に維持されなくなるからである。これを解決するにはワードを極性反転するだけでなくビット順序を逆転する。即ち伝送順序を逆転すればよい。この場合ワード２３７は２９１＝０１００１０００１１となり、このワードのデジタル加算値変化は図１０に示すように規定の限界範囲内に維持される。図８と図１０を比較すると、極性反転＋順序逆転処理は両変化をワードの中心の垂直軸を中心に互いに鏡面反転の関係にすることがわかる。初期値Ｓ0 から規定の限界範囲内に維持されるディスパリティ＋２の各ワードは極性反転（ディスパリティ−２を生ずる）および順序逆転後に初期値Ｓ1 から規定の限界範囲内に維持されることになる。これがため、ディスパリティ＋２の全ワードを使用することができ、符号化をチャンネル容量の損失または瞬時デジタル加算値変化の限界範囲（本例では６値）に関し最適化することができる。
【００２１】以上から、コードワードは次の２群に分かれる。
群Ｔ0 ：初期状態に無関係に規定の限界範囲内に維持されるディスパリティ０の全コードワード；
群Ｔ1 ：初期状態に依存し、互いに極性反転および順序逆転により得られる±２のディスパリティを有する全コードワード（初期状態Ｓ0 に対応するワードは＋２のディスパリティを有し、初期状態Ｓ1 に対応するワードは−２のディスパリティを有する）；尚、状態Ｓ0 からスタートして状態Ｓ1 になるまでの間に値−２に達するディスパリティ＋２のワード、従って極性反転および順序逆転すると状態Ｓ1 からスタートして状態Ｓ0 になるまでの間に値−２に達するディスパリティ＋２のワードのみを極性反転および順序逆転することもできる。この場合には、３つのワード群、即ち、前記群Ｔ0 と、レベル−２に達する（従って識別可能）±２のディスパリティを有するワードに制限された群Ｔ1 と、レベル−２に達しない±２のディスパリティを有するワード（例えば図６のワード８２２）に制限されたＴ1 ′が得られる。
【００２２】群Ｔ0 およびＴ1 のワードのみ（場合によっては、群Ｔ1 ′のワード）が発生する場合には、復号は先行状態と無関係に行うことができる。ワードのディスパリティ自体が復号規則を表わし、ディスパリティ＋２は初期状態Ｓ0 から復号することを意味し、ディスパリティ−２は初期状態Ｓ1 から復号することを意味し、ディスパリティ０は初期状態と無関係に復号することを意味する。アップ−ダウンカウンタ１５（図１）は受信ワードのディスパリティを決定するだけである。これにより誤った初期状態が検出されたときにエラーの伝搬が生じない。各ワードの初期状態はその来歴と無関係に決定される。この場合、デコーダ回路に１つの表、例えば初期状態Ｓ0 に対する表を設け、ワードをそのディスパリティが−２のときは極性反転および順序逆転した後に変換し、ディスパリティが＋２または０のときは直接変換することが可能になる。
【００２３】上述した８−１０変換の場合には上述の規則に従って見つけ出されるコードワードの数は規定の限界範囲に対し不十分であることが起こり得る。８−１０変換の場合には２５６種類の（８ビット）入力ワードが可能であり、この２５６種類の各ワードに対し１０ビット出力ワードを選択する必要がある。群Ｔ0 は８９個のコードワードを含み、群Ｔ1 は１５５個のコードワードを含むため、１２個のコードワードが不足する。これらのワードは２個の初期状態Ｓ0 およびＳ1 の一方に対しては使用できるが他方の状態に対しては使用できないディスパリティ０のワードから選択することができる。この場合、初期状態Ｓ1 から３個の“０”で始まるワード群（従って初期状態Ｓ0 から始まって３個の“０”で終わるワード群を極性反転せずに順序逆転することにより得られるワード群）から選択することができる。図１１は３個の“０”で終わるワード（初期状態Ｓ0)の一例を示し、図１２はその順序逆転後のワード（初期状態Ｓ1)の一例を示す。図１３は２５６個の８ビット入力ワードｉと関連する状態Ｓ0 およびＳ1 にそれぞれ対応する１０ビット出力ワードを１０進表示で示す表である。第１群Ｔ0 は入力ワード０≦ｉ≦８８から成り、第２群Ｔ1 は入力ワード８９≦ｉ≦２４３から成り、第３群Ｔ2 は入力ワード２４４≦ｉ≦２５５から成る。
【００２４】８ビット入力ワードの１０ビット出力ワードへの変換はメモリに図１３の表（必要に応じ２個の状態の一方Ｓ0 またはＳ1 に対応する部分のみとすることができる) をストアして実行することができるが、この場合には所要の記憶容量の点で問題が生ずる。しかし、「IEEE Transactions on Information Theory 」May１９７２，ｐｐ．３９５−３９９および同誌、December １９７３，ｐｐ．１４３８−１４４１のSchalkwijkの論文から、特定のディスパリティ（Schalkwijk法では−２）のコードワードを、ニュートンの二項式に従って選択された要素を有するパスカルの三角形によって辞書式に配列してこのパスカルの三角形の要素のみをストアすることにより入力コードワードを出力コードワードにおよびその逆に直接変換することができることが既知である。このパスカルの三角形によって前記ディスパリティを有する全出力コードワードに順序番号を割当てる。この一連の順序番号は連続するので、８ビット入力ワードをそれらの２進加重値と一致する順序番号に関連させることにより明確なコードワード変換を得ることができる。しかし、本例の場合のようにこのディスパリティを有する全ワードを図２〜図１０に示すようにコードワード内のデジタル加算値の最大変化の制限のために使用できるわけではない場合には、このエンコーディングおよびデコーディング方法は不可能である。事実、順序番号がパスカルの三角形で割当てられた１０ビット出力コードワードのいくつかのワードは使用不可能である。これがため、使用可能な１０ビットコードワードにパスカルの三角形によって連続する一連の順序番号を与えることはできないため、８ビット入力ワードをそれらの２進加重値により決まるそれらの順序番号に従って１０ビット出力コード上にパスカルの三角形によってマッピングすることはできない。しかし、図１４につき説明する規則に従う変形パスカル三角形を使用するとこれが可能になることがためかめられた。
【００２５】図１４は斯る変形パスカル三角形の一例を示し、これは次の一般規則に従って得られる。
【００２６】(1) 使用可能なコードワード群において許容し得るデジタル加算値レベルと同数の列Ｋを選択する。本例では群Ｔ0 におけるレベル数に従ってＫ＝４（初期状態Ｓ1 およびＳ0 から４レベルが許容される）。１つの補助列（第５列）を付加する。
(2) 出力ワードのビット数と同数の行ｒを選択する。本例では８−１０ビット変換のためｒ＝１０。
(3) 図２〜図１０における出発レベルＳ0 またはＳ1 と一致する１列を出発列として選択する。本例ではこの列は列Ｋ＝３であるため、ワード群Ｔ0 に属するワードにおいては＋１と−２の間のデジタル加算値変化が可能となる。この場合、終了列は出 発列から当該ワード群のディスパリティ（本例では０）に等しい個数だけずら すことにより見つけ出される。
(4) 終了列の右側の列の第１行に１を入れる。
(5) マトリックスの各位置に、上から下に順次各位置の上方の対角位置にある２個の数を加算して入れる（但し、第１列には常に０を挿入すると共に第５列には第４列の上方対角位置にある数値を挿入する）。こうして図１４に示すマトリックスを得る。第５列の数値はマトリックスの形成後は何の意味もないのでかっこに入れてある。第３列（最終列）の上には星印を付してあり、これは後述する符号化および復号化方法は常にこの点で終了するためである。星印から出る対角線および第３列第１０行の出発数５５から出る対角線の外にある数は何の役にもたたないもので、これら数もかっこに入れてある。役に立つ他の数は例えばメモリにストアすることができる。
【００２７】符号化方法は次のうよに進められる。入力ワードの順序番号が出発数（５５）と比較される。この順序番号が出発数より大きいか等しい場合にはこれから出発数が引算され、ベクトル“１”がその右上の対角位置にある数に向かうと共に論理値１が供給される。順序番号が小さい場合には符号化は左上の次の数に進み、このとき論理値０が供給される。この処理が後続の各数に対しくり返されて最後に星印に達するまで行われる。
【００２８】復号化中は上記と逆の処理が行われ、出発数（５５）から出発する。論理値１を受信すると右上の対角位置に進み、出発数（５５）が累算される。論理値“０”を受信すると、左上の対角位置に進み、このときは出発数（５５）は累算されない。星印に達するまで各位置において同一の処理が行われ、累算された数が復号化により得られたワードの順序番号を構成する。実際にはこのワードの２進加重値を順序番号として選択し、変形パスカル三角形の数を２進数として加算することによりこの順序番号が直接得られるようにする。
【００２９】図１５は符号化および復号化方法の処理を説明する第１の例を示す。この選択された入力ワードは１０進順序番号が０の８ビットワード００００００００である。出発数５５はこの順序番号から引算できないので、左上の数２１にステップする必要があり、論理値０が供給される。数２１も引算できないので、再び左上にステップして論理値０が供給されると共に、数０に到達する。この数は引算できるのて（残り０）、次のステップは右上になり、論理値１が供給される。この位置の数８は前記残り０から引算できないので、再び左上へステップが生じ、論理値０が供給される。以下同様で、矢印で示す経路を経て星印に到達する。この場合全１０ビット出力ワードは００１０１０１１となり、これは１０進数１７１（表１３の第１ワード）に相当する。
【００３０】復号化は再び５５から出発する。論理値０を受信すると左上へのステップが行われる。次の論理値０も左上のステップを必要とする。次の論理値１は右上へのステップを必要とすると共にこのステップの開始位置にある数（本例では０）の累算を必要とする。この場合、１０ビットワード００１０１０１０１１は図示の経路を経て順序番号０の８ビット出力ワード００００００００になる。
【００３１】図１６は変形パスカル三角形を使用して順序番号（＝２進加重値）２９のワード０００１１１０１を符号化する場合を示す。数５５から出発する。この数は２９より大きいため、ステップは左上の数２１に行われ、論理値０が供給される。数２１は２９より小さいので、ステップは右上に行われ、論理値“１”が供給されると共に、数２１が引算されて２９−２１＝８が生ずる。次の数２１は残り８より大きいので、論理値“０”が供給されると共にステップが左上に行われる。この位置の数（８）は残り８から引算でき、残りは０になる。この場合には右上へのステップが行われ、論理値“１”が供給される。こうして符号化は星印に達するまで進められる。この場合の出力ワードは０１０１００１０１１（図１３の表の３３１）になる。
【００３２】この１０ビットワード０１０１００１０１１は次のように復号される。第１ビットは０であるから左上へのステップが行われ、第２ビットは１であるから数２１を有するこの位置から右上の位置へのステップが行われると共にこの数２１が累算される。次の第３ビットは再び０であるから左上へのステップが行われて数８になり、次の第４ビット（論理値１）の指令の下でこの数８から右上へのステップが行われ、この数８が累算される。こうして星印に到達するとアキュムレータに数２９＝０００１１１０１が得られる。
【００３３】図１７は８ビットワード０００１０１００＝２０が１０ビットワード００１１１０１０１０＝２３４にどのように符号化されるかを示す。符号化は次のように進む。出発数は入力ワード０００１０１００＝２０より大きいので、左上へのステップが行われ、論理値０が供給される。この位置の数２１も２０より大きいので、再び論理値０が供給されると共に左上へのステップが行われ、０に到達する。この数０は数２０から引算できるので（残り２０−０＝２０）、右上へのステップが行われ、論理値１が供給される。この位置において数８は２０から引算でき残り１２を生ずるので、右上へのステップが行われ、論理値１が供給され、次いでこの位置において１２−８＝４が行われ、更に右上へのステップが行われる。このとき到達する位置の数は５であり、４より大きいため、左上の数３へのステップが行われ、論理値０が供給される。次いで、この数３は４から引算できるから（残り４−３＝１）、右上の数２へのステップが行われ、論理値１が供給される。この数２は残り１から引算できないので論理値０が供給されると共に左上の数１へのステップが行われる。この数１は残り１から引算できるので再び論理値１が供給され、残りは１−１＝０になると共に右上へのステップが行われ、この位置では数１であるから最後のステップが左上に行われて星印に到達し、論理値０が供給される。これがため、入力ワード０００１０１００＝２０から出力ワード００１１１０１０１０＝２３４（図１３の表の２０に対応）が形成される。復号においては同一の経路を進みながら数０，８，８，３および１が累算されて２０＝０００１０１００が得られる。
【００３４】以上は、この方法が規定の限界範囲を越える瞬時デジタル加算値変化を有するワードを決して生じないことを証明している。第１列に到達すると、この列の０は瞬時残りから常に引算することができるため右上へのステップが常に生ずる。第４列では常に左上へのステップが生ずる。これは瞬時残りが右上へのステップを必要とするものと仮定してみると容易にわかる。この場合にはこの残りはその前の位置の数より大きいか等しいので第４列には到達しない。例えば、第４列第３行の位置の数２に到達しているものと仮定する。右上へのステップは３以上の残りを必要とするが、これは第３列第４行の位置（数３）から右上へのステップにより達成不可能である。
【００３５】同様に、第４列第５行の位置に対しては右上ステップは５以上の残りを必要とする。しかし、このことは第２列第９行の位置において残りが８＋８＋５＝２１より大きい必要があることを意味し、これはこの位置において左上へのステップの代わりに右上へのステップを生ずることを意味する。
【００３６】一連の連続番号、本例では０から８８までの番号をこのように符号化できることは全ての場合について試みることにより容易に証明することができる。
【００３７】図１８はコード群Ｔ1 を符号化および復号化するための変形パスカル三角形がどのようにして得られるかを示す。ここでは初期状態Ｓ1 が選択されているものとする。初期状態Ｓ0 を有する群は順序逆転＋極性反転により得られる。この場合にはワード内のデジタル加算値変化は＋１〜−４であるため、６個の列が必要とされ、第５列を出発列として使用する。反対の状態、即ち初期状態Ｓ0 を選択する場合にはデジタル加算値変化は＋３と−２の間になるため、同様に６個の列が必要になり、第３列を出発列として使用する。Ｓ1 からのディスパリティは−２であるため、第３列が終了列（星印参照）になる（逆の場合には第５列が終了列になる）。従って、第４列第１行の位置に数１を入れ、当該行の他の位置に０を挿入する。更に、マトリックスに前述の規則に従って数を入れていく。関係のない数はかっこに入れて示してある（図１９では省略してある）。
【００３８】図１９は数０１０００１１１０＝７０がどのように符号化されるかおよびその結果がどのように復号化されるかを示す。符号化は第５列の数１０８から始まる。１０８は７０から引算できないので左上へのステップが生じ、論理値０が供給されると共に数６１に到達する。この数６１は７０から引算できるので（残り７０−６１＝９）、右上へのステップが生じ、論理値１が供給されると共に数３３に到達する。この数は前記残り９から引算できないので論理値０が供給されると共に左上の数１９にステップされ、更に第６行の数９にステップされる。この数９は前記残り９から引算できるので（残り９−９＝０）、右上の数６へのステップが生ずると共に論理値１が供給される。この数６は残り０から引算できないので論理値０が供給されると共に左上へのステップが行われ、０が第２行に現れるまでこのステップが２度くり返され（その都度論理値“０”が供給される）、第２行の数０は残り０から引算でき、残り０を生じるので、第２行および第１行において右上ステップが生じて星印に到達すると共にその都度論理値“１”が供給される。こうしてワード０１００１０００１１＝２９１が得られる。復号化は再び規則に従って矢印の経路に沿って行われる。右上へのステップを生ずる数を（論理値１の受信時に）累算することにより６１＋９＋０＋０＝７０が得られる。この１対の数７０と２９１は図１３の表に見つけ出すことはできない。これは、順序番号０〜８８は群Ｔ0 に属し、図１４の変形パスカル三角形に従って符号化および復号化されるものであるためである。群Ｔ1 の順序番号は２進加重値に８９を加えることにより得られるため、２進数７０は表中の順序番号７０＋８９＝１５９に対応する。別の方法として、図１８のパスカルの三角形をストアするメモリ内の数１０８から左上に延在する対角位置の全ての数を８９だけ増加させることにより数８９の１度の追加の加算を復号中に自動的に行うことができる。即ち、このようにすると最初の右上のステップが行われるときに復号中においては数８９の追加の加算が１度行われ、符号化中におていは数８９の追加の減算が１度行われる。
【００３９】原理的には、三角形の全ての数を特定の値だけ増加させることができる。これは全てのワードが同数の“１”を含むためである。この場合、“１”の数が乗算された辞書式配列値が前記特定の値だけ増加する。この増加は右上への１ステップが各対角線に対し行われるために対角方向に行うことができる。左上方向に延在する対角線（星印で終了する対角線も含む）の数は“１”の数に相当する。この増加は最終列の数に与える必要はない。その理由はこの列から右上へのステップは行われないためである。これはコードワードの復号にのみ使用することができる。符号化中は出発点から出る前記対角線上の数を増加することが許されるだけである。
【００４０】この点に関し、通常のパスカルの三角形を用いる Schalkwijk の方法では常にパスカルの三角形の対角方向に位置する２個の数の差がステップが行われる出発数の代わりに取られ、処理は星印の代わりに三角形の頂点の数で終了する。これはマトリックスの全要素を１行および１列に亘ってずらせることに相当する。前記差は常に関連する数の左上に位置する。
【００４１】図２０は図１〜図１９について説明した原理を使用するエンコード回路の一例を示す。入力端子１の直列８ビット信号は直列−並列変換器２により８ビット並列信号に変換される。更に、ワード同期クロック信号ｃがクロック信号発生器１６により発生され、８ビット同期クロック信号ａがクロック信号発生器１７により発生される。更に、形成すべき出力信号のビット周波数（即ちクロック信号ａの周波数の１０／８倍の周波数）と同期したクロック信号ｂがクロック信号発生器１８により発生される。これらクロック信号はエンコード回路の種々の部分に同期用に供給される。直列−並列変換器２の８ビット出力端子は群−デコーダ回路１９に接続される。このデコーダ回路は、例えば論理ゲートにより、８ビットワードの２進加重値ｉがｉ＜８９；８９≦ｉ≦２４３またはｉ＞２４３のときにそれぞれ信号Ｔ0 ，Ｔ1 またはＴ2 を発生する。これらは各々別個の方法で符号化される先に定義した３つの群である。このエンコード回路は、更に、信号Ｔ0でスイッチオンされる図１４の変形パスカル三角形を含むメモリ２０を具えると共に、これと並列に配置され、信号Ｔ1 によりスイッチオンされる図１８に示す変形パスカル三角形を含むメモリ２１を具える。両メモリの出力端子は減算回路２２に接続され、この減算回路はメモリ２０または２１から供給される数をアキュムレータ２３により供給される数から引算する。この減算回路の出力端子はアキュムレータ２３に接続される。直列−並列変換器２からの入力ワードはクロック信号ｃの指令の下でアキュムレータ２３にロードされる。メモリ２０および２１はビットクロック信号ａにより行アドレスされ、各ビット毎に１行づつシフトされて変形パスカル三角形（図１４、図１８）が下から上へとステップされる。列アドレッシングに対してはメモリ２０（図１４）の第３列またはメモリ２１（図１８）の第５列がクロック信号ｃの制御の下で出発列として選択される。減算回路２２においてはメモリ２０または２１から読出された数がアキュムレータ２３により供給される数から引算され、その残り（差）が零より大きいか零に等しい場合にこの残りが前記アキュムレータにストアされ、これは減算回路の出力端子２４１のオーバフロー信号により前記アキュムレータの再ロードを禁止することにより達成される。インバータ２５で反転されたオーバフロー信号により、前記オーバフロー信号が現れるとき（即ちメモリの数を引算できないとき）に列番号を１だけデクリメントし、この信号が現れないとき（即ちメモリの数をアキュムレータの数から引算できるとき）に列番号を１だけインクリメントするアップ／ダウンカウンタ２４を介してメモリ２０および２１の列アドレスを決定する。この反転オーバフロー信号は所望の出力信号も構成する。この信号はメモリの数をアキュムレータの数から引算できるとき論理値１であり、引算できないときに論理値０である。群Ｔ1 が処理される場合には入力信号が信号Ｔ1 の指令の下でアキュムレータ２３にロードされるときに初期順序番号（８９）を引算するか、メモリ２１にストアする数をその分だけ見込んでおくことができる。
【００４２】直列−並列変換器２６により反転オーバフロー信号をクロック信号ｂを用いて１０ビット並列信号に変換する。
【００４３】本例エンコード回路は更に直列−並列変換器２から８ビット並列ワードを受信するメモリ回路２７を具え、このメモリ回路は信号Ｔ2 によりスイッチオンされると共に前記第３群Ｔ2 のコードワードをストアしているため、信号Ｔ2 の指令の下で第３群の１０ビットコードワードを関連する８ビット入力ワードの関数として発生する。この１０ビットコードワード（並列に得られる）は直列−並列変換器２６の出力端子にワイヤドＯＲを介して供給されるためこの出力端子に全ての１０ビットコードワードが８ビット入力ワードのリズムで現れるが、これらは全て初期状態Ｓ1 に従って符号化されたものである。これら１０ビットワードは切換可能な極性反転ゲート回路２８と切換可能な順序逆転ゲート回路２９を経て並列−直列変換器４に供給され、これにより出力端子１１に符号化ビット流が供給される。クロック信号ｃによりワード同期されたアップ／ダウンカウンタ３１により全先行ワードのデジタル加算値が積分される。この全先行ワードのデジタル加算値が零の場合には初期状態Ｓ0 が正当であるが、符号化は初期状態Ｓ1 で行われている。この場合には次のワードをこのワードが群Ｔ1 のワードの場合には極性反転すると共に順序逆転する必要があり、このワードが群Ｔ2 のワードの場合には順序逆転のみを行う必要がある。この目的のために、アップ／ダウンカウンタ３１の出力信号をゲート３２，３３および３４により信号Ｔ1 およびＴ2と論理的に合成して上記の場合に極性反転回路２８および／または順序逆転回路２９をスイッチオンする信号を形成する。
【００４４】図２１は図２０に示すエンコーダ回路により符号化された１０ビットワードを復号するデコーダ回路を示す。入力端子１２から１０ビットワードが直列−並列変換器７に供給され、直列ビット流が１０ビットの並列ビット流に変換される。クロック発生回路３５，３６および３７によりワード周波数、１０ビットワードのビット周波数および８ビットワードのビット周波数とそれぞれ同期したクロック信号ｃ，ｂおよびａが発生される。
【００４５】入力ビット列の各ワードが状態Ｓ0 またはＳ1 において符号化されたものかおよび群Ｔ0,Ｔ1 またはＴ2 のどれに属するものかを決定する必要がある。この目的のために、１０ビットワードをアップ／ダウンカウンタ４１に供給する。このカウンタはワードクロック信号ｃと同期し、各ワードの終了時にディスパリティ（各ワード内のデジタル加算値の変化量）を示す。このディスパリティは−２，＋２または０のいずれかである。直列−並列変換器７の出力信号の最下位の３ビットをＡＮＤゲート４２によりモニターすると共に最上位の３ビットをＡＮＤゲート４３によりモニターする。両ゲートは反転入力端子を有し、関連するビットが零のとき、即ち群Ｔ2 のワードの場合における状態Ｓ0 およびＳ1 において信号をそれぞれ出力する。
【００４６】カウンタ４１がディスパリティ０を検出すると共にゲート４２またはゲート４３が出力信号を出力する場合には当該ワードは群Ｔ2 に属する。この目的のためにゲート４２および４３の出力信号をＯＲゲート４４で合成すると共に、このＯＲゲートの出力信号をカウンタ４１の０ディスパリティ出力信号とＡＮＤゲート４５で合成して群Ｔ2 のワードを識別する信号を形成する。ＯＲゲート４６はカウンタ４１の＋２ディスパリティ出力信号と−２ディスパリティ出力信号とを合成して＋２のディスパリティを有する群Ｔ1 のワードを識別する信号を形成する。カウンタ４１からの０ディスパリティ信号はゲート４２および４３が出力信号を発生しないときに群Ｔ0 を表わすので、これをゲート４７により検出して群Ｔ0 を識別する信号を形成する。
【００４７】図２０に示すエンコード回路と同様に、図２１に示すデコード回路は状態Ｓ1からスタートし、状態Ｓ0 のワードは極性反転および／または順序逆転により得られる。状態Ｓ0 における群Ｔ1 のワードはこれらワードが−２のディスパリティを有することから識別することができ、−２のディスパリティの場合には極性反転と順序逆転を必要とする。状態Ｓ0 における群Ｔ2 のワードは最下位の３ビットが零であることから、即ちゲート４２が出力信号を発生することにより識別することができる。
【００４８】状態Ｓ0 のワードを状態Ｓ1 のワードに変換するために、直列−並列変換器７の出力信号を切換可能な反転回路３８を介して切換可能な順序逆転回路３９に供給する。極性反転回路３８はカウンタ４２からの−２ディスパリティ信号によりスイッチオンされ、順序逆転回路３９は−２ディスパリティ信号とゲート４２の出力信号をＯＲゲート４８で合成して形成した信号でスイッチオンされ、同期はワードクロック信号ｃにより取られる。
【００４９】こうして得られたワードを復号するために、図２１に示すデコード回路は図１４に示す変形パスカル三角形をストアしている信号Ｔ0 でスイッチオンされるメモリ回路４９と、これと並列に配置され、図１８に示す変形パスカル三角形をストアしている信号Ｔ1 でスイッチオンされるメモリ回路５０を具えている。
【００５０】メモリ回路４９および５０はビットクロック信号ａにより行アドレスされ、ワードの開始時にパスカル三角形の第１０行に対応する行がアドレスされて下から上に順次アドレスされる。これらメモリ回路は並列−直列変換器４０から１０ビットワードを受信するアップ／ダウンカウンタ５１０により列アドレスされる。即ち、このカウンタはワード内の瞬時デジタル加算値を発生し、開始時に所定の出発列、即ちメモリ４９に対しては第３列、メモリ５０に対しては第５列をアドレスし、次いで論理値１の受信毎に高位の列をアドレスする。同時に、ビットクロックａの指令の下で上位行へのアドレスが行われるため、論理値１の受信時に変形パスカル三角形における右上へのステップが図１４〜図１９につき述べたように行われる。同様に、論理値０は左上へのステップを生ずる。前述の復号方法に従って変形パスカル三角形内の数をワード内の論理値１が生ずるときに累算する必要がある。この目的のためにアキュムレータ５１と加算回路５２を具える。加算回路５２は並列−直列変換器４０の出力端子のワードにより制御され、ワード内に論理値１が生ずる度に瞬間的にアドレスされたメモリ位置の内容をアキュムレータの内容に加算して、アドレスが同一の論理値１の指令の下で変化される前にメモリからの数の読出しが行われるようにする。斯くして出力ワードがアキュムレータ５１に８ビットコードワードとして発生し、このアキュムレータはその内容を前記ワードの終了時に並列−直列変換器９に転送した後にリセットされる。この際、群Ｔ1 のワードを８９だけ増加させることは例えばアキュムレータ５１を各ワードの終了時に８９にリセットすることによりまたはメモリ５０の内容を適応させることにより行うことができる。
【００５１】群Ｔ2 のワードを復号するために、順序逆転回路３９の出力端子のワードをメモリ５３に並列に供給する。このメモリは信号Ｔ2 でスイッチオンされ、供給されたワードに応じて読出しを行い、８ビットワードを発生し、このワードがアキュムレータ５２の出力ワードと同様に並列−直列変換器９に供給され、斯る後にこれらワードが出力端子１０に直列に供給される。この変換器は信号ａおよびｃにより制御される。
【００５２】同期はクロック信号ａ，ｂおよびｃにより行う必要があり、必要に応じ遅延回路およびホールド回路を用いる必要がある。例えば、１０ビットワードは直列−並列変換器７、極性反転回路３８、順序逆転回路３９および並列−直列変換器４０により処理れる間に１ワード長の遅延を受けるため、発生された信号Ｔ0,Ｔ1およびＴ2 を１ワード長の遅延を有するゲート５４，５５および５６を通して転送する必要がある。
【００５３】図２０および図２１に示す回路においてはメモリ回路が３つの群Ｔ0,Ｔ1 およびＴ2 の各々に対し必要とされ、所要記憶容量の点で不所望である。
【００５４】群Ｔ2 のためのコードワードテーブルの使用を避けるためには群Ｔ0 に含まれるディスパリティ０の使用可能なコードワードの数を拡張する方法を見つけ出す必要がある。図１３の表においては群Ｔ0 に８９個のディスパリティ０のコードワードを使用している。規定の限界範囲内に維持されるディスパリティ０のコードワードの可能な数は状態Ｓ1 において１３１個、状態Ｓ0 において１９７個ある。変形パスカル三角形を使用可能にするために、この場合には可能な数が少ない状態、即ち状態Ｓ1 からスタートし、初期状態がＳ0 のときはこれらのワードを状態Ｓ1 に変換するのが有効である。この場合には状態Ｓ1 の可能な全ワードを使用することができるため、一連の連続順序番号を必要とする変形パスカル三角形を使用することができる。
【００５５】群Ｔ0 を考察すると、瞬時デジタル加算値がワードの開始から＋1 と−2 の間に位置するコードワードのみが使用される。これは状態Ｓ1 においては−３または−４の瞬時デジタル加算値を有するワードは使用できないことを意味する。
【００５６】−３の瞬時デジタル加算値を有するが−４の瞬時デジタル加算値を有しないワードは極性反転のみで状態Ｓ0 にマッピングすることができる。図２２は一例として状態Ｓ1 におけるワード２８６＝０１０００１１１１０の瞬時デジタル加算値の変化を示す。このワードはレベル−１、即ち−３の瞬時加算値に到達する。このワードは反転すると７３７＝１０１１１００００１に変化し、図２３に示すように状態Ｓ0 にマッピングすることができる。
【００５７】−４の瞬時デジタル加算値を有するワードは状態Ｓ0 における極性反転により不許容レベル４に到達するためにこれらワードは状態Ｓ0 に直接マッピングすることはできない。この状態Ｓ0 では上述の極性反転のためにレベル＋3 だけでなくレベル−２，−１，０および＋１も生ずる。これがため、これらコードワードはレベル＋２に到達することなくレベル＋３に到達することはあり得ない。この場合、これらコードワードは極性反転後に、例えばレベル＋２に到達後の後続のビットを極性反転することによりワードをレベル＋２を中心に“折り返えす”と共にレベル＋２に再び到達後に再び極性反転する（その前の極性反転を打ち消す）ことによりマッピングすることができる。図２４に、状態Ｓ1 において−４の瞬時デジタル加算値変化を有するワード５９＝００００１１１０１１を一例として示す。このワードは上述の規則に従って処理すると図２５に示すようにワード８２０＝１１００１１０１００になり、状態Ｓ0 にマッピングすることができる。
【００５８】上述の方法によれば状態Ｓ1 において可能な全ワードを使用することができ、この場合には６列を有する変形パスカル三角形を使用することができる。この結果として１３１個の零ディスパリティコードワードを使用することができる。−２ディスパリティの使用可能なコードワードは１５５個あるので、合計２８６個の使用可能コードワードが得られ、必要とされるのは２５６ワードある。余分のコードワードは例えば符号化を順序番号１９および０でスタートさせることにより追加の記憶容量を必要とすることなくスキップさせることができる。
【００５９】斯るコードワード群は一つの６列変形パスカル三角形により符号化および復号化することができる。群Ｔ1 の符号化および復号化にも６列の変形パスカル三角形が必要とれるため、群Ｔ0 と群Ｔ1 の変形パスカル三角形を合成するのが有効であり、これは２個の最終列を使用すれば可能であることが確かめられた。この場合には出発列として状態Ｓ1 に対応する（第５）列（図１８およびその説明参照）が選択されると共に、零ディスパリティワードの終了列として第５列が、−２ディスパリティワードの終了列として第３列が選択される。星印が付された終了列の右側の列の第１行に数１を入れるという規則に従って、２個の終了列の右側の列、即ち列４および６の第１行に数１を入れ次いでマトリックスの全位置に図１４〜１９につき述べた規則に従って数を入れる。これにより図２６のマトリッスクが得られ、図２６では関係のない数はかっこに入れてあると共にマトリックスは対角方向にステップされるために関係のない位置は空白にしてある。
【００６０】図２７は８ビットワード１５＝００００１１１１を−２のディスパリティを有する１０ビットワード７７＝０００１００１１０１に符号化およびその逆に復号化する場合を示し、図２８は８ビットワード１７＝０００１０００１を零ディスパリティの１０ビットワード７９＝０００１００１１１１に符号化およびその逆に復号化する場合を示す。
【００６１】図２９は図２６の変形パスカル三角形に基づくエンコーダ回路の一例を示す。その原理は図２０の回路の原理と同一であるが、本例では図２６の変形パスカル三角形をストアする１個のメモリ２１のみを用い、極性反転回路２８および順序逆転回路２９はコードワードの関数として異なる方法で制御すると共に並列−直列変換器４と出力端子１１との間にインバータ６０を配置して図２５につき述べた＋２レベルを中心とする“折り返し”を行うようにしてある。
【００６２】減算回路２２のオーバフロー信号しとて発生しインバータ２５で極性反転されて得られる発生コードワードはアップ／ダウンカウンタ２４に供給され、このカウンタの出力信号がメモリ２１の列アドレッシングを制御する。この出力信号はラッチ機能（フリップフロップ）６１および６２を具えるゲート回路にも供給され、これにより前記アップ／ダウンカウンタ２４が−３状態か−４状態かを決定する。この出力信号はホールド回路６３にも供給されてワード終了時のカウンタの状態（ディスパリティ）がホールドされる。ディスパリティは状態０および−２を検出するラッチ機能を有するゲート６４および６５により検出される。更に、図２０の例と同様に、初期状態（Ｓ0 またはＳ1)はアップ／ダウンカウンタ３１により検出される。ＡＮＤゲート６６によりゲート６１，６４および３１の出力信号を合成する。従ってこのＡＮＤゲートはレベル−３に到達したまたは通過したワードを表わすと共にこのワードのディスパリティが０であり且つ初期状態がＳ0 であることを表わす出力信号を供給する。斯るワードは極性反転する必要がある。ゲート６５およびカウンタ３１からの信号をＡＮＤゲート６７により合成して状態Ｓ0 における−2 ディスパリティのワード、即ち極性反転と順序逆転する必要のあるワードを表わす信号を形成する。この目的のためにゲート６７の出力信号を順序逆転回路２９に供給すると共に、ゲート６６の出力信号とＯＲゲート６８で合成後に極性反転回路２８にも供給する。ゲート６２および６４からの信号およびカウンタ３１からの信号をＡＮＤゲート９０で合成する。このＡＮＤゲートは初期状態がＳ0 でレベル−4 に到達する零ディスパリティのワードを表わす信号を出力する。これらワードは＋２レベルを中心に折り返す必要がある。これはインバータ６０により実行することができる。変換器４で並列−直列変換されたビット列は変換器２６の入力端子のビット列に対し１ワード長の遅れを有する。このためゲート９０からの信号をホールド回路６９により１ワード長だけ遅延させる。変換器４の出力信号の各ワード内におけるデジタル加算値の変化をアップ／ダウンカウンタ７１により決定し、レベル＋２に到達する度に信号を出力させる。ＡＮＤゲート７２でこの信号をホールド回路６９の出力信号と合成する。このＡＮＤゲート７２によりフリップフロップ７０を制御してその状態を＋２レベルに到達する度に切換える。このフリップフロップによりインバータ６０を制御して所望の＋２レベルでの折り返しを得る。
【００６３】図３０は図２９に示すエンコーダ回路により符号化されてワードを復号するデコーダ回路の一例を示す。このデコーダ回路の原理は図２１に示す回路の原理と同一であるが、本例では図２６に示す変形パスカル三角形をストアする１個のメモリ５０のみを用い、極性反転回路および順序逆転回路を入力信号の関数として異なる方法で制御する。
【００６４】入力信号はアップ／ダウンカウンタ７３に供給される。このカウンタの出力信号をホールド機能を有するゲート７４および７５に供給して、カウント＋２および＋３を検出し、更にホールドスイッチ７６にも供給して各ワードの終了時の前記カウンタの最終カウントをホールドすると共にホールド機能を有するゲート７７および７８によりこの最終カウントが０であるか＋２であるかを決定する。ゲート７４および７７の出力信号をＡＮＤゲート７９で合成して＋３レベルに到達する零ディスパリティのワードを表わす信号を発生させる。ゲート７５および７７の出力信号をＡＮＤゲート８０で合成する。このゲート８０は＋２レベルに到達するまたはこのレベルを通過する零ディスパリティのワード、即ち極性反転のみがされているまたは極性反転と折り返しがされているワードを表わす信号を出力する。この信号をゲート７９の反転出力信号とＡＮＤゲート８１で合成して＋２レベルで折り返されたワードを表わす信号を発生させ、この信号をホールド回路８２に供給してこれを１ワード長に亘りホールドする。ゲート７８の出力信号は＋２ディスパリティのワード、即ち極性反転および順序逆転されたワードを表わす。この信号は順序逆転回路３９に供給すると共にゲート８０の出力信号とＯＲゲート８３で合成した後に極性反転回路３８に供給する。
【００６５】並列−直列変換器４０の出力信号をアップ／ダウンカウンタ８４によりモニタしてワード内においてカウントが＋２になる度に信号を出力させ、この出力信号をホールド回路８２からの信号とＡＮＤゲート８５で合成した後にフリップフロップ８６に供給し、これにより変換器４０と加算回路５２との間に配置したインバータ８７を切換える。
【００６６】図２０，２１，２９および３０に示す装置においてはエンコーダ回路（図２０または図２９）とデコーダ回路（図２１または図３０）は多数の同一の構成素子を具えるので実際にはエンコーダ回路とデコーダ回路の大部分を合成することができる。
【００６７】ワード同期信号ｃの発生（図２１および図３０の発生器３５）に関しては、コードワード列内に特別な同期ワードを付加しこれを順次のコードワードの隣接部分から取り出すことができるようにすることによりこの同期信号ｃがデータワードと同相に維持されるようにすることができる。この目的のためには例えば図１３に示す表においては複数個のコードワードを禁止する必要がある。この目的のために図３１の表に同期ワード０１００１１１１１０および００００１１１１１０の使用が可能となるよう変形した図１３の表の情報ワード（ｉ）を示してある。
【００６８】図３２は上述したように符号化されたｍビットコードワードが記録された記録担体を示す。この図において、１０１は記録すべきｍビットコードワード信号を示し、１０２はこの信号を記録する記録ヘッドを示す。既知のようにビット信号は、その論理値“１”が第１磁化方向の磁区として、その論理値“０”が反対（第２）磁化方向の磁区として記録担体に記録され、上述したように符号化されたｍビットコードワードは磁気テープ１０５に示すような第１磁区３と第２磁区４のパターンに記録される。この記録担体の利点は、第１磁区の数と第２磁区の数との差の瞬時値が所定の限界範囲（−２〜＋３）内に制限されるため、読取り中に判定レベルを極めて高信頼度に再生することができ、記録信号を極めて正確に再生することができる点にある。
【図面の簡単な説明】
【図１】デジタルデータを符号化された信号のデジタル加算値が規定の限界範囲に維持されるよう符号化すると共に復号化する方法を使用する本発明による記録再生伝送システムのブロック図、
【図２】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図３】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図４】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図５】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図６】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図７】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図８】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図９】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１０】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１１】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１２】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１３】コードワードテーブルを示す図
【図１４】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１５】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１６】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１７】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１８】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１９】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図２０】図１４〜１９につき説明される原理を使用するエンコーダ回路の一例を示すブロック図、
【図２１】図１４〜１９につき説明される原理を使用するデコーダ回路の一例を示すブロック図、
【図２２】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２３】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２４】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２５】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２６】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２７】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２８】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２９】図２６に示す変形パスカル三角形によるエンコーダ回路の一例を示すブロック図、
【図３０】図２６に示す変形パスカル三角形によるデコーダ回路の一例を示すブロック図、
【図３１】図１３に示すコードワードテーブルの変更例を示す図である。
【図３２】本発明記録担体を示す図である。
【符号の説明】
１ 入力端子
２ 直列−並列変換器
３ エンコーダ回路
４ 並列−直列変換器
５ クロック発生回路
６ テープレコーダ
７ 直列−並列変換器
８ デコーダ回路
９ 並列−直列変換器
１０ 出力端子
１３ クロック発生回路
１４，１５ アップ／ダウンカウンタ
１６，１７，１８ クロック信号発生器
１９ 群デコーダ
２０，１１，２７ メモリ回路
２２ 減算回路
２３ アキュムレータ
２４，３１ アップ／ダウンカウンタ
２５ インバータ
２６ 直列−並列変換器
２８ 極性反転回路
２９ 順序逆転回路
３２，３３，３４ 論理ゲート
３５，３６，３７ クロック信号発生器
３８ 極性反転回路
３９ 順序逆転回路
４０ 並列−直列変換器
４２，４３，４４，４５，４７，４８ 論理ゲート
４９，５０，５３ メモリ
５１ アキュムレータ
５２ 加算回路
５４，５５，５６ 遅延回路
５１０ アップ／ダウンカウンタ
６０ インバータ
６１，６２，６４，６５ ゲート回路
６３，６９ ホールド回路
６６，６７，６８，７２ 論理ゲート
７０ フリップフロップ
７３ アップ／ダウンカウンタ
７６，８２ ホールド回路
７４，７５，７７，７８ ゲート回路
７９，８０，８１，８３，８５ 論理ゲート
８６ フリップフロップ
８７ インバータ
１０３，１０４ 磁区パターン
１０５ 記録担体
【０００１】
【産業上の利用分野】本発明はｎビット情報ワードを伝送前にｍビットコードワードに変換し、該ｍビットコードワードを伝送後にｎビット情報ワードに再変換する情報伝送方法であって、伝送前に順次のｎビット情報を制限された最大ディスパリティ±ｄを有するｍビット情報に変換して（ここでｎ，ｍ及びｄは整数で、ｎ＜ｍ及びｄ＜ｍ）各コードワードの開始時における全先行コードワードのデジタル加算値が第１の値と第２の値で限界された界面範囲内に維持されるようにするために、次のコードワードを少なくともディスパリティの極性に関連して全先行コードワードの前記デジタル加算値の関数として選択して前記次のコードワードが前記ディジタル加算値の絶対値の増大を生じ得ないようにし、この目的のために少なくとも第１群のｎビット情報ワードの各々に、互いに反対極性の絶対値ｄのディスパリティを有すると共に互いに反対のビット極性を有する１対のコードワードを割当てるようにした情報伝送方法、特に該方法に使用され、このようなコードワードが記録された記録担体に関するものである。
【０００２】ここでディスパリティとはコードワードを構成する“０”の数と“１”の数の差を意味し、“デジタル加算値”とはコードワードの“１”又は“０”をカウントアップし、“０”または“１”をカウントダウンして得られる値を意味する。
【０００３】
【従来の技術】上述の如き情報伝送方法および装置は英国特許明細書第１５４０６１７号および米国特許明細書第４３８７３６号により既知である。
【０００４】斯るｎビット情報ワード−ｍビットコードワード変換はｍビットコードワード系列に課される所定の要件を満足させるために使用される。これは、ｍビットコードワードの可能な組合せの全てを使用できるわけでないことを意味し、従ってビット数ｍを関連する情報ワードのビット数ｎより大きくする必要があることを意味する。既知の方法および装置ではｍは偶数または奇数にすることができる。ｍが偶数の場合には偶数ディスパリティ±２、±４等に加えてディスパリティ０が発生し、ｍが奇数の場合には奇数ディスパリティ±１、±３等が発生する。この場合、最大ディスパリティは±ｍである。この最大ディスパリティを制限して（ｄ＜ｍ）最大の符号効率を達成する。最大ディスパリティを大きくすると使用可能なコードワードの数が増大するが、スペクトルの低周波数成分および連続する“１”または“０”の最大数（クロック発生に重要）が著しく増大する。直流成分のない伝送信号を得るために先行コードワードのデジタル加算値の関数として極性を選択する。これは、各情報コードワードに対し互いに極性が反転関係にある２個のコードワードを選択すると他方のワードは極性反転により得ることができるので一方のコードワードのみを発生させればよくなるために有利に達成することができる。
【０００５】他の重要な点は受信ビットが論理値０であるか１であるかを判定するために受信側で発生させる判定レベルの発生方法である。これは瞬時デジタル加算値レベルをろ波して達成することができる。この目的に使用するフィルタの時定数はできるだけ小さくして平均デジタル加算値の急速な変化に追従できるようにすることが重要である。これがため、瞬時デジタル加算値の変化の振幅を制限することが必要であり、これはこれらの変化が前記判定レベルの変動（ベースライン変動）を生ずるためである。この目的のためにはコードワード内における瞬時デジタル加算値の変化に制限を課すことができ、例えば最大瞬時デジタル加算値を±（ｄ＋２）に制限することができる。この場合所要の情報ワード数２n と比較して使用可能なコードワードに相当な余分が屡々生ずる。しかし、この制限範囲を±（ｄ＋１）に低減すると使用可能なコードワードの不足を生ずる。また、例えば＋（ｄ＋１）および−（ｄ＋２）の範囲の非対称制限は極性反転原理を使用するときは何の意義もない。その理由は、この場合には一方のコードワードが前記制限範囲内に含まれないコードワード対は全て使用不可能であるため、使用可能なコードワード数は±（ｄ＋１）の制限範囲の場合より大きくならないためである。同じことが他の制限範囲（例えば±（ｄ＋２）と比較して±（ｄ＋３））に対しても言える。
【０００６】
【発明が解決しようとする課題】本発明の目的は、瞬時デジタル加算値レベルが所定の非対称限界範囲内に制限されたコードワードが記録され、精確に再生することができる記録担体を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ｍビットコードワードを表わす各ｍ個の所定の単位長さの磁区の群が設けられ、各磁区群は第１磁化方向の第１磁区と第２磁化方向の第２磁区とを具え、各磁区群内の第１磁区の数と第２磁区の数との差が＋ｄ，−ｄ又は０であり、各磁区群の開始時における先行磁区群の第１磁区の数と第２磁区の数との差が第１及び第２の値で限界された範囲内に制限されている記録担体において、各磁区群の任意の瞬時における第１磁区の数と第２磁区の数との差の瞬時値が、前記第１及び第２の値で限界された範囲外に位置する第３及び第４の値で限界された範囲であって第２及び第４の値の間隔が第１及び第３の値の間隔より小さく定められた範囲内に制限されていることを特徴とする。
【０００８】図面につき本発明を説明する。
【実施例】図１は符号化された信号のデジタル加算値が規定の限界範囲内に維持されるようにデジタルデータを符号化および復号化するシステムを用いる記録再生伝送システムを示す。本システムは直列入力データ（データが予め並列ワードの形で得られない限り）を受信する入力端子１と、データを並列ワード（本例では８ビットの並列ワード）に変換する直列−並列変換器２を具える。これら８ビットワードはエンコード回路３に供給され、この回路は例えばルックアップテーブルの形態をなし、本例では各入力ワードに対し当該回路に定められた規則に従って１０ビット出力ワードを発生する。これらの１０ビットワードは並列−直列変換器４により直列データ系列に変換され、このデータ系列は例えば慣例のアナログ磁気テープレコーダ６により磁気テープに記録される。例えば複数個（例えば２０）の並列トラックに記録することができる。これらの処理はクロック信号発生回路５により入力信号から取り出されるクロック信号により同期が取られる。
【０００９】原則として復号は逆の順序で動作する同一の回路により実現できる。テープレコーダ６からの信号は直列−並列変換器７により１０ビットワードに変換される（データが予め並列１０ビットワードで得られない場合）。符号化に使用した規則と相補関係の規則を使用してこれらの１０ビットワードはデコード回路８により８ビットワードに変換され、これら８ビットワードは次いで並列−直列変換器９により直列データ系列に変換されて出力端子１０に供給される。これらの処理もクロック信号発生回路１３により得られるクロック信号により同期が取られる。このクロック信号は直列−並列変換器７の入力端子１２に現れるテープレコーダ６からの信号から取り出される。
【００１０】デジタル加算値を制限するためには原則として等しい数の“１”と“０”を有するコードワード、即ちデジタル加算値に全体として影響を与えないコードワードのみを使用することができる。特に、１コードワード内のデジタル加算値にも制限が課される場合には、所定のビット数（本例では１０ビット）で形成し得るコードワード数は少なくなるためにこの限られた個数の前記所定ビット数のコードワードは著しく小ビット数の入力ワードに復号することができるのみで、チャンネル容量にかなりの損失が生ずる。この容量の損失を、例えば８ビットから１０ビットへの変換の場合において最低にする場合には、英国特許第１５４０６１７号明細書に提案されているように、等しくない個数の“０”と“１”を含むコードワード、即ちデジタル加算値の変化を生ずる、零に等しくないディスパリティを有するコードワードを使用可能にする必要がある。この特許明細書には、零に等しくない最低のディスパリティ（特に偶数ビット数のコードワードに対しては±２のディスパリティ）を有するワードを使用可能にし、各入力ワードに対し＋２のディスパリティおよび−２のディスパリティを有する出力ワードを割当てると共にデジタル加算値（即ち、全先行ワードのディスパリティの積分値）を減少するワードを選択することが提案されている。図１に示す装置においてはこの処理は、全先行ワードのデジタル加算値を論理値“０”毎にカウントダウンすると共に論理値“１”毎にカウントアップするアップ−ダウンカウンタ１４により決定し、このカウント値に応じて前記デジタル加算値が２つの可能な値のうちの高い値（Ｓ1)であるか低い値（Ｓ0)であるかを示す論理信号Ｓ0 ／Ｓ1 を発生させることにより達成される。低値Ｓ0 の場合には次の入力ワードは規則またはルックアップテーブルに従ってディスパリティが０又は＋２のワードに変換されてデジタル加算値はＳ0 のままかＳ1 （Ｓ1 ＝Ｓ0 ＋２）になり、高値Ｓ1 の場合には前記入力ワードはディスパリティが０または−２のワードに変換されてデジタル加算値がＳ1 のままかＳ0 （Ｓ0 ＝Ｓ1 −２）になるようにする。
【００１１】図面につき本発明を説明する。
【実施例】図１は符号化された信号のデジタル加算値が規定の限界範囲内に維持されるようにデジタルデータを符号化および複合化するシステムを用いる記録再生伝送システムを示す。本システムは直列入力データ（データが予め並列ワードの形で得られない限り）を受信する入力端子１と、データを並列ワード（本例では８ビットの並列ワード）に変換する直列−並列変換器２を具える。これら８ビットワードはエンコード回路３に供給され、この回路は例えばルックアップテーブルの形態をなし、本例では各入力ワードに対し当該回路に定められた規則に従って１０ビット出力ワードを発生する。これらの１０ビットワードは並列−直列変換器４により直列データ系列に変換され、このデータ系列は例えば慣例のアナログ磁気テープレコーダ６により磁気テープに記録される。例えば複数個（例えば２０）の並列トラックに記録することができる。これらの処理はクロック信号発生回路５により入力信号から取り出されるクロック信号により同期が取られる。
【００１２】原則として復号は逆の順序で動作する同一の回路により実現できる。テープレコーダ６からの信号は直列−並列変換器７により１０ビットワードに変換される（データが予め並列１０ビットワードで得られない場合）。符号化に使用した規則と相補関係の規則を使用してこれらの１０ビットワードはデコード回路８により８ビットワードに変換され、これら８ビットワードは次いで並列−直列変換器９により直列データ系列に変換されて出力端子１０に供給される。これらの処理もクロック信号発生回路１３により得られるクロック信号により同期が取られる。このクロック信号は直列−並列変換器７の入力端子１２に現れるテープレコーダ６からの信号から取り出される。
【００１３】デジタル加算値を制限するためには原則として等しい数の“１”と“０”を有するコードワード、即ちデジタル加算値に全体として影響を与えないコードワードのみを使用することができる。特に、１コードワード内のデジタル加算値にも制限が課される場合には、所定のビット数（本例では１０ビット）で形成し得るコードワード数は少なくなるためにこの限られた個数の前記所定ビット数のコードワードは著しく小ビット数の入力ワードに復号することができるのみで、チャンネル容量にかなりの損失が生ずる。この容量の損失を、例えば８ビットから１０ビットへの変換の場合において最低にする場合には、英国特許第１５４０６１７号明細書に提案されているように、等しくない個数の“０”と“１”を含むコードワード、即ちデジタル加算値の変化を生ずる、零に等しくないディスパリティを有するコードワードを使用可能にする必要がある。この特許明細書には、零に等しくない最低のディスパリティ（特に偶数ビット数のコードワードに対しては±２のディスパリティ）を有するワードを使用可能にし、各入力ワードに対し＋２のディスパリティおよび−２のディスパリティを有する出力ワードを割当てると共にデジタル加算値（即ち、全先行ワードのディスパリティの積分値）を減少するワードを選択することが提案されている。図１に示す装置においてはこの処理は、全先行ワードのデジタル加算値を論理値“０”毎にカウントダウンすると共に論理値“１”毎にカウントアップするアップ−ダウンカウンタ１４により決定し、このカウント値に応じて前記デジタル加算値が２つの可能な値のうちの高い値（Ｓ1)であるか低い値（Ｓ0)であるかを示す論理信号Ｓ0 ／Ｓ1 を発生させることにより達成される。低値Ｓ0 の場合には次の入力ワードは規則またはルックアップテーブルに従ってディスパリティが０又は＋２のワードに変換されてデジタル加算値はＳ0 のままかＳ1 （Ｓ1 ＝Ｓ0 ＋２）になり、高値Ｓ1 の場合には前記入力ワードはディスパリティが０または−２のワードに変換されてデジタル加算値がＳ1 のままかＳ0 （Ｓ0 ＝Ｓ1 −２）になるようにする。
【００１４】復号中は読出された全ワードのデジタル加算値がアップ−ダウンカウンタ１５により決定され、そのカウント値に応じて符号化中に次のコードワードとして０又は＋２のディスパリティを有するワードが選択されたのか０または−２のディスパリティを有するワードが選択されたのかが決定される。デコーダ回路８はこれに従って制御される。これがため、エンコーダ回路およびデコード回路は双方とも規則またはルックアップテーブルに従って、全先行ワードのデジタル加算値がＳ0 である場合に有効な一組みのコードワード（Ｓ0)と、全先行ワードのデジタル加算値がＳ1 である場合に有効な一組みのコードワード（Ｓ1)を発生する。
【００１５】上述の英国特許明細書に従って両組のディスパリティ０のワードを同一に選択し、ディスパリティ−２のワードをディスパリティ＋２のワードに対し相補関係に選択すると、一方の組（Ｓ1)のコードワードを他方の組（Ｓ0)のコードワードから簡単に取り出すことができる。
【００１６】コードワードの選択を図２〜図１２を参照して説明する。これら図はコードワードの瞬時デジタル加算値をビット位置の関数として示す図である。ワードは１０ビットコードワードで最上位ビットは位置“１”にある。＋３から−２までの限界範囲のデジタル加算値を縦軸にプロットしてある。これがため、６つのデジタル加算値を取ることができる。コードワードは２進表示と１０進表示の両方で示してある。
【００１７】図２はディスパリティ０のコードワードのデジタル加算値の変化を、先行コードワードのデジタル加算値がＳ1 の場合について示す。例として１７１＝００１０１０１０１１のコードワードを選択してある。デジタル加算値は“１”毎に１増加し、“０”毎に１減少する。当該コードワードは値Ｓ1 から始まり値Ｓ1 で終わり、規定のデジタル加算値の限界範囲＋3 〜−2 の範囲内に維持される。図3 は値Ｓ0 で始まる同一のコードワードを示す。この場合のデジタル加算値の変化も規定の限界範囲＋２〜−３内に維持される。
【００１８】図４はデジタル加算値Ｓ1 から始まるコードワード１２７＝０００１１０１０１１のデジタル加算値の変化を示す。このワードは限界範囲＋３〜−２内に維持される。しかし、図５に示すようにこのワードはデジタル加算値Ｓ0 から始まると、このワードは所定の限界範囲内に維持されない。これがためワード１２７は規定の限界範囲内に維持される零ディスパリティのワード群に含まれない。初期状態（Ｓ0 またはＳ1)と無関係に規定のデジタル加算値限界範囲内に維持される零ディスパリティのワードのみが初期値からスタートして最後まで＋３と−２の間に維持されるデジタル加算値の変化を有するものであることも明らかである。
【００１９】図６はディスパリティ＋２のワード８２２＝１１００１１０１１０のデジタル加算値の変化を示し、このワードは初期状態Ｓ0 の場合にのみ発生する。このワードは所定の限界範囲内に維持される。初期状態Ｓ1 の場合には上述の英国特許明細書に従ってその極性反転コードワード、即ちワード４０２＝００１１００１００１を選択する必要があり、この場合にもデジタル加算値変化は図７に示すように規定の限界範囲内に維持される。
【００２０】図８はディスパリティ＋２のワード２３７＝００１１１００１１０１のデジタル加算値の変化を示し、この変化も規定の限界範囲内に維持される。しかし、このワードは初期状態Ｓ1 の場合に極性反転されてもその極性反転ワード７８６＝１１０００１００１０のデジタル加算値は図９に示すように規定の限界範囲内に維持されない。このことは極性反転技術を使用するときは所定の限界範囲内に維持されるディスパリティ＋２の全ワードを使用できるわけではないことを意味し、これはこれらワードのいくつかは極性反転すると最早規定の限界範囲内に維持されなくなるからである。これを解決するにはワードを極性反転するだけでなくビット順序を逆転する。即ち伝送順序を逆転すればよい。この場合ワード２３７は２９１＝０１００１０００１１となり、このワードのデジタル加算値変化は図１０に示すように規定の限界範囲内に維持される。図８と図１０を比較すると、極性反転＋順序逆転処理は両変化をワードの中心の垂直軸を中心に互いに鏡面反転の関係にすることがわかる。初期値Ｓ0 から規定の限界範囲内に維持されるディスパリティ＋２の各ワードは極性反転（ディスパリティ−２を生ずる）および順序逆転後に初期値Ｓ1 から規定の限界範囲内に維持されることになる。これがため、ディスパリティ＋２の全ワードを使用することができ、符号化をチャンネル容量の損失または瞬時デジタル加算値変化の限界範囲（本例では６値）に関し最適化することができる。
【００２１】以上から、コードワードは次の２群に分かれる。
群Ｔ0 ：初期状態に無関係に規定の限界範囲内に維持されるディスパリティ０の全コードワード；
群Ｔ1 ：初期状態に依存し、互いに極性反転および順序逆転により得られる±２のディスパリティを有する全コードワード（初期状態Ｓ0 に対応するワードは＋２のディスパリティを有し、初期状態Ｓ1 に対応するワードは−２のディスパリティを有する）；尚、状態Ｓ0 からスタートして状態Ｓ1 になるまでの間に値−２に達するディスパリティ＋２のワード、従って極性反転および順序逆転すると状態Ｓ1 からスタートして状態Ｓ0 になるまでの間に値−２に達するディスパリティ＋２のワードのみを極性反転および順序逆転することもできる。この場合には、３つのワード群、即ち、前記群Ｔ0 と、レベル−２に達する（従って識別可能）±２のディスパリティを有するワードに制限された群Ｔ1 と、レベル−２に達しない±２のディスパリティを有するワード（例えば図６のワード８２２）に制限されたＴ1 ′が得られる。
【００２２】群Ｔ0 およびＴ1 のワードのみ（場合によっては、群Ｔ1 ′のワード）が発生する場合には、復号は先行状態と無関係に行うことができる。ワードのディスパリティ自体が復号規則を表わし、ディスパリティ＋２は初期状態Ｓ0 から復号することを意味し、ディスパリティ−２は初期状態Ｓ1 から復号することを意味し、ディスパリティ０は初期状態と無関係に復号することを意味する。アップ−ダウンカウンタ１５（図１）は受信ワードのディスパリティを決定するだけである。これにより誤った初期状態が検出されたときにエラーの伝搬が生じない。各ワードの初期状態はその来歴と無関係に決定される。この場合、デコーダ回路に１つの表、例えば初期状態Ｓ0 に対する表を設け、ワードをそのディスパリティが−２のときは極性反転および順序逆転した後に変換し、ディスパリティが＋２または０のときは直接変換することが可能になる。
【００２３】上述した８−１０変換の場合には上述の規則に従って見つけ出されるコードワードの数は規定の限界範囲に対し不十分であることが起こり得る。８−１０変換の場合には２５６種類の（８ビット）入力ワードが可能であり、この２５６種類の各ワードに対し１０ビット出力ワードを選択する必要がある。群Ｔ0 は８９個のコードワードを含み、群Ｔ1 は１５５個のコードワードを含むため、１２個のコードワードが不足する。これらのワードは２個の初期状態Ｓ0 およびＳ1 の一方に対しては使用できるが他方の状態に対しては使用できないディスパリティ０のワードから選択することができる。この場合、初期状態Ｓ1 から３個の“０”で始まるワード群（従って初期状態Ｓ0 から始まって３個の“０”で終わるワード群を極性反転せずに順序逆転することにより得られるワード群）から選択することができる。図１１は３個の“０”で終わるワード（初期状態Ｓ0)の一例を示し、図１２はその順序逆転後のワード（初期状態Ｓ1)の一例を示す。図１３は２５６個の８ビット入力ワードｉと関連する状態Ｓ0 およびＳ1 にそれぞれ対応する１０ビット出力ワードを１０進表示で示す表である。第１群Ｔ0 は入力ワード０≦ｉ≦８８から成り、第２群Ｔ1 は入力ワード８９≦ｉ≦２４３から成り、第３群Ｔ2 は入力ワード２４４≦ｉ≦２５５から成る。
【００２４】８ビット入力ワードの１０ビット出力ワードへの変換はメモリに図１３の表（必要に応じ２個の状態の一方Ｓ0 またはＳ1 に対応する部分のみとすることができる) をストアして実行することができるが、この場合には所要の記憶容量の点で問題が生ずる。しかし、「IEEE Transactions on Information Theory 」May１９７２，ｐｐ．３９５−３９９および同誌、December １９７３，ｐｐ．１４３８−１４４１のSchalkwijkの論文から、特定のディスパリティ（Schalkwijk法では−２）のコードワードを、ニュートンの二項式に従って選択された要素を有するパスカルの三角形によって辞書式に配列してこのパスカルの三角形の要素のみをストアすることにより入力コードワードを出力コードワードにおよびその逆に直接変換することができることが既知である。このパスカルの三角形によって前記ディスパリティを有する全出力コードワードに順序番号を割当てる。この一連の順序番号は連続するので、８ビット入力ワードをそれらの２進加重値と一致する順序番号に関連させることにより明確なコードワード変換を得ることができる。しかし、本例の場合のようにこのディスパリティを有する全ワードを図２〜図１０に示すようにコードワード内のデジタル加算値の最大変化の制限のために使用できるわけではない場合には、このエンコーディングおよびデコーディング方法は不可能である。事実、順序番号がパスカルの三角形で割当てられた１０ビット出力コードワードのいくつかのワードは使用不可能である。これがため、使用可能な１０ビットコードワードにパスカルの三角形によって連続する一連の順序番号を与えることはできないため、８ビット入力ワードをそれらの２進加重値により決まるそれらの順序番号に従って１０ビット出力コード上にパスカルの三角形によってマッピングすることはできない。しかし、図１４につき説明する規則に従う変形パスカル三角形を使用するとこれが可能になることがためかめられた。
【００２５】図１４は斯る変形パスカル三角形の一例を示し、これは次の一般規則に従って得られる。
【００２６】(1) 使用可能なコードワード群において許容し得るデジタル加算値レベルと同数の列Ｋを選択する。本例では群Ｔ0 におけるレベル数に従ってＫ＝４（初期状態Ｓ1 およびＳ0 から４レベルが許容される）。１つの補助列（第５列）を付加する。
(2) 出力ワードのビット数と同数の行ｒを選択する。本例では８−１０ビット変換のためｒ＝１０。
(3) 図２〜図１０における出発レベルＳ0 またはＳ1 と一致する１列を出発列として選択する。本例ではこの列は列Ｋ＝３であるため、ワード群Ｔ0 に属するワードにおいては＋１と−２の間のデジタル加算値変化が可能となる。この場合、終了列は出 発列から当該ワード群のディスパリティ（本例では０）に等しい個数だけずら すことにより見つけ出される。
(4) 終了列の右側の列の第１行に１を入れる。
(5) マトリックスの各位置に、上から下に順次各位置の上方の対角位置にある２個の数を加算して入れる（但し、第１列には常に０を挿入すると共に第５列には第４列の上方対角位置にある数値を挿入する）。こうして図１４に示すマトリックスを得る。第５列の数値はマトリックスの形成後は何の意味もないのでかっこに入れてある。第３列（最終列）の上には星印を付してあり、これは後述する符号化および復号化方法は常にこの点で終了するためである。星印から出る対角線および第３列第１０行の出発数５５から出る対角線の外にある数は何の役にもたたないもので、これら数もかっこに入れてある。役に立つ他の数は例えばメモリにストアすることができる。
【００２７】符号化方法は次のうよに進められる。入力ワードの順序番号が出発数（５５）と比較される。この順序番号が出発数より大きいか等しい場合にはこれから出発数が引算され、ベクトル“１”がその右上の対角位置にある数に向かうと共に論理値１が供給される。順序番号が小さい場合には符号化は左上の次の数に進み、このとき論理値０が供給される。この処理が後続の各数に対しくり返されて最後に星印に達するまで行われる。
【００２８】復号化中は上記と逆の処理が行われ、出発数（５５）から出発する。論理値１を受信すると右上の対角位置に進み、出発数（５５）が累算される。論理値“０”を受信すると、左上の対角位置に進み、このときは出発数（５５）は累算されない。星印に達するまで各位置において同一の処理が行われ、累算された数が復号化により得られたワードの順序番号を構成する。実際にはこのワードの２進加重値を順序番号として選択し、変形パスカル三角形の数を２進数として加算することによりこの順序番号が直接得られるようにする。
【００２９】図１５は符号化および復号化方法の処理を説明する第１の例を示す。この選択された入力ワードは１０進順序番号が０の８ビットワード００００００００である。出発数５５はこの順序番号から引算できないので、左上の数２１にステップする必要があり、論理値０が供給される。数２１も引算できないので、再び左上にステップして論理値０が供給されると共に、数０に到達する。この数は引算できるのて（残り０）、次のステップは右上になり、論理値１が供給される。この位置の数８は前記残り０から引算できないので、再び左上へステップが生じ、論理値０が供給される。以下同様で、矢印で示す経路を経て星印に到達する。この場合全１０ビット出力ワードは００１０１０１１となり、これは１０進数１７１（表１３の第１ワード）に相当する。
【００３０】復号化は再び５５から出発する。論理値０を受信すると左上へのステップが行われる。次の論理値０も左上のステップを必要とする。次の論理値１は右上へのステップを必要とすると共にこのステップの開始位置にある数（本例では０）の累算を必要とする。この場合、１０ビットワード００１０１０１０１１は図示の経路を経て順序番号０の８ビット出力ワード００００００００になる。
【００３１】図１６は変形パスカル三角形を使用して順序番号（＝２進加重値）２９のワード０００１１１０１を符号化する場合を示す。数５５から出発する。この数は２９より大きいため、ステップは左上の数２１に行われ、論理値０が供給される。数２１は２９より小さいので、ステップは右上に行われ、論理値“１”が供給されると共に、数２１が引算されて２９−２１＝８が生ずる。次の数２１は残り８より大きいので、論理値“０”が供給されると共にステップが左上に行われる。この位置の数（８）は残り８から引算でき、残りは０になる。この場合には右上へのステップが行われ、論理値“１”が供給される。こうして符号化は星印に達するまで進められる。この場合の出力ワードは０１０１００１０１１（図１３の表の３３１）になる。
【００３２】この１０ビットワード０１０１００１０１１は次のように復号される。第１ビットは０であるから左上へのステップが行われ、第２ビットは１であるから数２１を有するこの位置から右上の位置へのステップが行われると共にこの数２１が累算される。次の第３ビットは再び０であるから左上へのステップが行われて数８になり、次の第４ビット（論理値１）の指令の下でこの数８から右上へのステップが行われ、この数８が累算される。こうして星印に到達するとアキュムレータに数２９＝０００１１１０１が得られる。
【００３３】図１７は８ビットワード０００１０１００＝２０が１０ビットワード００１１１０１０１０＝２３４にどのように符号化されるかを示す。符号化は次のように進む。出発数は入力ワード０００１０１００＝２０より大きいので、左上へのステップが行われ、論理値０が供給される。この位置の数２１も２０より大きいので、再び論理値０が供給されると共に左上へのステップが行われ、０に到達する。この数０は数２０から引算できるので（残り２０−０＝２０）、右上へのステップが行われ、論理値１が供給される。この位置において数８は２０から引算でき残り１２を生ずるので、右上へのステップが行われ、論理値１が供給され、次いでこの位置において１２−８＝４が行われ、更に右上へのステップが行われる。このとき到達する位置の数は５であり、４より大きいため、左上の数３へのステップが行われ、論理値０が供給される。次いで、この数３は４から引算できるから（残り４−３＝１）、右上の数２へのステップが行われ、論理値１が供給される。この数２は残り１から引算できないので論理値０が供給されると共に左上の数１へのステップが行われる。この数１は残り１から引算できるので再び論理値１が供給され、残りは１−１＝０になると共に右上へのステップが行われ、この位置では数１であるから最後のステップが左上に行われて星印に到達し、論理値０が供給される。これがため、入力ワード０００１０１００＝２０から出力ワード００１１１０１０１０＝２３４（図１３の表の２０に対応）が形成される。復号においては同一の経路を進みながら数０，８，８，３および１が累算されて２０＝０００１０１００が得られる。
【００３４】以上は、この方法が規定の限界範囲を越える瞬時デジタル加算値変化を有するワードを決して生じないことを証明している。第１列に到達すると、この列の０は瞬時残りから常に引算することができるため右上へのステップが常に生ずる。第４列では常に左上へのステップが生ずる。これは瞬時残りが右上へのステップを必要とするものと仮定してみると容易にわかる。この場合にはこの残りはその前の位置の数より大きいか等しいので第４列には到達しない。例えば、第４列第３行の位置の数２に到達しているものと仮定する。右上へのステップは３以上の残りを必要とするが、これは第３列第４行の位置（数３）から右上へのステップにより達成不可能である。
【００３５】同様に、第４列第５行の位置に対しては右上ステップは５以上の残りを必要とする。しかし、このことは第２列第９行の位置において残りが８＋８＋５＝２１より大きい必要があることを意味し、これはこの位置において左上へのステップの代わりに右上へのステップを生ずることを意味する。
【００３６】一連の連続番号、本例では０から８８までの番号をこのように符号化できることは全ての場合について試みることにより容易に証明することができる。
【００３７】図１８はコード群Ｔ1 を符号化および復号化するための変形パスカル三角形がどのようにして得られるかを示す。ここでは初期状態Ｓ1 が選択されているものとする。初期状態Ｓ0 を有する群は順序逆転＋極性反転により得られる。この場合にはワード内のデジタル加算値変化は＋１〜−４であるため、６個の列が必要とされ、第５列を出発列として使用する。反対の状態、即ち初期状態Ｓ0 を選択する場合にはデジタル加算値変化は＋３と−２の間になるため、同様に６個の列が必要になり、第３列を出発列として使用する。Ｓ1 からのディスパリティは−２であるため、第３列が終了列（星印参照）になる（逆の場合には第５列が終了列になる）。従って、第４列第１行の位置に数１を入れ、当該行の他の位置に０を挿入する。更に、マトリックスに前述の規則に従って数を入れていく。関係のない数はかっこに入れて示してある（図１９では省略してある）。
【００３８】図１９は数０１０００１１１０＝７０がどのように符号化されるかおよびその結果がどのように復号化されるかを示す。符号化は第５列の数１０８から始まる。１０８は７０から引算できないので左上へのステップが生じ、論理値０が供給されると共に数６１に到達する。この数６１は７０から引算できるので（残り７０−６１＝９）、右上へのステップが生じ、論理値１が供給されると共に数３３に到達する。この数は前記残り９から引算できないので論理値０が供給されると共に左上の数１９にステップされ、更に第６行の数９にステップされる。この数９は前記残り９から引算できるので（残り９−９＝０）、右上の数６へのステップが生ずると共に論理値１が供給される。この数６は残り０から引算できないので論理値０が供給されると共に左上へのステップが行われ、０が第２行に現れるまでこのステップが２度くり返され（その都度論理値“０”が供給される）、第２行の数０は残り０から引算でき、残り０を生じるので、第２行および第１行において右上ステップが生じて星印に到達すると共にその都度論理値“１”が供給される。こうしてワード０１００１０００１１＝２９１が得られる。復号化は再び規則に従って矢印の経路に沿って行われる。右上へのステップを生ずる数を（論理値１の受信時に）累算することにより６１＋９＋０＋０＝７０が得られる。この１対の数７０と２９１は図１３の表に見つけ出すことはできない。これは、順序番号０〜８８は群Ｔ0 に属し、図１４の変形パスカル三角形に従って符号化および復号化されるものであるためである。群Ｔ1 の順序番号は２進加重値に８９を加えることにより得られるため、２進数７０は表中の順序番号７０＋８９＝１５９に対応する。別の方法として、図１８のパスカルの三角形をストアするメモリ内の数１０８から左上に延在する対角位置の全ての数を８９だけ増加させることにより数８９の１度の追加の加算を復号中に自動的に行うことができる。即ち、このようにすると最初の右上のステップが行われるときに復号中においては数８９の追加の加算が１度行われ、符号化中におていは数８９の追加の減算が１度行われる。
【００３９】原理的には、三角形の全ての数を特定の値だけ増加させることができる。これは全てのワードが同数の“１”を含むためである。この場合、“１”の数が乗算された辞書式配列値が前記特定の値だけ増加する。この増加は右上への１ステップが各対角線に対し行われるために対角方向に行うことができる。左上方向に延在する対角線（星印で終了する対角線も含む）の数は“１”の数に相当する。この増加は最終列の数に与える必要はない。その理由はこの列から右上へのステップは行われないためである。これはコードワードの復号にのみ使用することができる。符号化中は出発点から出る前記対角線上の数を増加することが許されるだけである。
【００４０】この点に関し、通常のパスカルの三角形を用いる Schalkwijk の方法では常にパスカルの三角形の対角方向に位置する２個の数の差がステップが行われる出発数の代わりに取られ、処理は星印の代わりに三角形の頂点の数で終了する。これはマトリックスの全要素を１行および１列に亘ってずらせることに相当する。前記差は常に関連する数の左上に位置する。
【００４１】図２０は図１〜図１９について説明した原理を使用するエンコード回路の一例を示す。入力端子１の直列８ビット信号は直列−並列変換器２により８ビット並列信号に変換される。更に、ワード同期クロック信号ｃがクロック信号発生器１６により発生され、８ビット同期クロック信号ａがクロック信号発生器１７により発生される。更に、形成すべき出力信号のビット周波数（即ちクロック信号ａの周波数の１０／８倍の周波数）と同期したクロック信号ｂがクロック信号発生器１８により発生される。これらクロック信号はエンコード回路の種々の部分に同期用に供給される。直列−並列変換器２の８ビット出力端子は群−デコーダ回路１９に接続される。このデコーダ回路は、例えば論理ゲートにより、８ビットワードの２進加重値ｉがｉ＜８９；８９≦ｉ≦２４３またはｉ＞２４３のときにそれぞれ信号Ｔ0 ，Ｔ1 またはＴ2 を発生する。これらは各々別個の方法で符号化される先に定義した３つの群である。このエンコード回路は、更に、信号Ｔ0でスイッチオンされる図１４の変形パスカル三角形を含むメモリ２０を具えると共に、これと並列に配置され、信号Ｔ1 によりスイッチオンされる図１８に示す変形パスカル三角形を含むメモリ２１を具える。両メモリの出力端子は減算回路２２に接続され、この減算回路はメモリ２０または２１から供給される数をアキュムレータ２３により供給される数から引算する。この減算回路の出力端子はアキュムレータ２３に接続される。直列−並列変換器２からの入力ワードはクロック信号ｃの指令の下でアキュムレータ２３にロードされる。メモリ２０および２１はビットクロック信号ａにより行アドレスされ、各ビット毎に１行づつシフトされて変形パスカル三角形（図１４、図１８）が下から上へとステップされる。列アドレッシングに対してはメモリ２０（図１４）の第３列またはメモリ２１（図１８）の第５列がクロック信号ｃの制御の下で出発列として選択される。減算回路２２においてはメモリ２０または２１から読出された数がアキュムレータ２３により供給される数から引算され、その残り（差）が零より大きいか零に等しい場合にこの残りが前記アキュムレータにストアされ、これは減算回路の出力端子２４１のオーバフロー信号により前記アキュムレータの再ロードを禁止することにより達成される。インバータ２５で反転されたオーバフロー信号により、前記オーバフロー信号が現れるとき（即ちメモリの数を引算できないとき）に列番号を１だけデクリメントし、この信号が現れないとき（即ちメモリの数をアキュムレータの数から引算できるとき）に列番号を１だけインクリメントするアップ／ダウンカウンタ２４を介してメモリ２０および２１の列アドレスを決定する。この反転オーバフロー信号は所望の出力信号も構成する。この信号はメモリの数をアキュムレータの数から引算できるとき論理値１であり、引算できないときに論理値０である。群Ｔ1 が処理される場合には入力信号が信号Ｔ1 の指令の下でアキュムレータ２３にロードされるときに初期順序番号（８９）を引算するか、メモリ２１にストアする数をその分だけ見込んでおくことができる。
【００４２】直列−並列変換器２６により反転オーバフロー信号をクロック信号ｂを用いて１０ビット並列信号に変換する。
【００４３】本例エンコード回路は更に直列−並列変換器２から８ビット並列ワードを受信するメモリ回路２７を具え、このメモリ回路は信号Ｔ2 によりスイッチオンされると共に前記第３群Ｔ2 のコードワードをストアしているため、信号Ｔ2 の指令の下で第３群の１０ビットコードワードを関連する８ビット入力ワードの関数として発生する。この１０ビットコードワード（並列に得られる）は直列−並列変換器２６の出力端子にワイヤドＯＲを介して供給されるためこの出力端子に全ての１０ビットコードワードが８ビット入力ワードのリズムで現れるが、これらは全て初期状態Ｓ1 に従って符号化されたものである。これら１０ビットワードは切換可能な極性反転ゲート回路２８と切換可能な順序逆転ゲート回路２９を経て並列−直列変換器４に供給され、これにより出力端子１１に符号化ビット流が供給される。クロック信号ｃによりワード同期されたアップ／ダウンカウンタ３１により全先行ワードのデジタル加算値が積分される。この全先行ワードのデジタル加算値が零の場合には初期状態Ｓ0 が正当であるが、符号化は初期状態Ｓ1 で行われている。この場合には次のワードをこのワードが群Ｔ1 のワードの場合には極性反転すると共に順序逆転する必要があり、このワードが群Ｔ2 のワードの場合には順序逆転のみを行う必要がある。この目的のために、アップ／ダウンカウンタ３１の出力信号をゲート３２，３３および３４により信号Ｔ1 およびＴ2と論理的に合成して上記の場合に極性反転回路２８および／または順序逆転回路２９をスイッチオンする信号を形成する。
【００４４】図２１は図２０に示すエンコーダ回路により符号化された１０ビットワードを復号するデコーダ回路を示す。入力端子１２から１０ビットワードが直列−並列変換器７に供給され、直列ビット流が１０ビットの並列ビット流に変換される。クロック発生回路３５，３６および３７によりワード周波数、１０ビットワードのビット周波数および８ビットワードのビット周波数とそれぞれ同期したクロック信号ｃ，ｂおよびａが発生される。
【００４５】入力ビット列の各ワードが状態Ｓ0 またはＳ1 において符号化されたものかおよび群Ｔ0,Ｔ1 またはＴ2 のどれに属するものかを決定する必要がある。この目的のために、１０ビットワードをアップ／ダウンカウンタ４１に供給する。このカウンタはワードクロック信号ｃと同期し、各ワードの終了時にディスパリティ（各ワード内のデジタル加算値の変化量）を示す。このディスパリティは−２，＋２または０のいずれかである。直列−並列変換器７の出力信号の最下位の３ビットをＡＮＤゲート４２によりモニターすると共に最上位の３ビットをＡＮＤゲート４３によりモニターする。両ゲートは反転入力端子を有し、関連するビットが零のとき、即ち群Ｔ2 のワードの場合における状態Ｓ0 およびＳ1 において信号をそれぞれ出力する。
【００４６】カウンタ４１がディスパリティ０を検出すると共にゲート４２またはゲート４３が出力信号を出力する場合には当該ワードは群Ｔ2 に属する。この目的のためにゲート４２および４３の出力信号をＯＲゲート４４で合成すると共に、このＯＲゲートの出力信号をカウンタ４１の０ディスパリティ出力信号とＡＮＤゲート４５で合成して群Ｔ2 のワードを識別する信号を形成する。ＯＲゲート４６はカウンタ４１の＋２ディスパリティ出力信号と−２ディスパリティ出力信号とを合成して＋２のディスパリティを有する群Ｔ1 のワードを識別する信号を形成する。カウンタ４１からの０ディスパリティ信号はゲート４２および４３が出力信号を発生しないときに群Ｔ0 を表わすので、これをゲート４７により検出して群Ｔ0 を識別する信号を形成する。
【００４７】図２０に示すエンコード回路と同様に、図２１に示すデコード回路は状態Ｓ1からスタートし、状態Ｓ0 のワードは極性反転および／または順序逆転により得られる。状態Ｓ0 における群Ｔ1 のワードはこれらワードが−２のディスパリティを有することから識別することができ、−２のディスパリティの場合には極性反転と順序逆転を必要とする。状態Ｓ0 における群Ｔ2 のワードは最下位の３ビットが零であることから、即ちゲート４２が出力信号を発生することにより識別することができる。
【００４８】状態Ｓ0 のワードを状態Ｓ1 のワードに変換するために、直列−並列変換器７の出力信号を切換可能な反転回路３８を介して切換可能な順序逆転回路３９に供給する。極性反転回路３８はカウンタ４２からの−２ディスパリティ信号によりスイッチオンされ、順序逆転回路３９は−２ディスパリティ信号とゲート４２の出力信号をＯＲゲート４８で合成して形成した信号でスイッチオンされ、同期はワードクロック信号ｃにより取られる。
【００４９】こうして得られたワードを復号するために、図２１に示すデコード回路は図１４に示す変形パスカル三角形をストアしている信号Ｔ0 でスイッチオンされるメモリ回路４９と、これと並列に配置され、図１８に示す変形パスカル三角形をストアしている信号Ｔ1 でスイッチオンされるメモリ回路５０を具えている。
【００５０】メモリ回路４９および５０はビットクロック信号ａにより行アドレスされ、ワードの開始時にパスカル三角形の第１０行に対応する行がアドレスされて下から上に順次アドレスされる。これらメモリ回路は並列−直列変換器４０から１０ビットワードを受信するアップ／ダウンカウンタ５１０により列アドレスされる。即ち、このカウンタはワード内の瞬時デジタル加算値を発生し、開始時に所定の出発列、即ちメモリ４９に対しては第３列、メモリ５０に対しては第５列をアドレスし、次いで論理値１の受信毎に高位の列をアドレスする。同時に、ビットクロックａの指令の下で上位行へのアドレスが行われるため、論理値１の受信時に変形パスカル三角形における右上へのステップが図１４〜図１９につき述べたように行われる。同様に、論理値０は左上へのステップを生ずる。前述の復号方法に従って変形パスカル三角形内の数をワード内の論理値１が生ずるときに累算する必要がある。この目的のためにアキュムレータ５１と加算回路５２を具える。加算回路５２は並列−直列変換器４０の出力端子のワードにより制御され、ワード内に論理値１が生ずる度に瞬間的にアドレスされたメモリ位置の内容をアキュムレータの内容に加算して、アドレスが同一の論理値１の指令の下で変化される前にメモリからの数の読出しが行われるようにする。斯くして出力ワードがアキュムレータ５１に８ビットコードワードとして発生し、このアキュムレータはその内容を前記ワードの終了時に並列−直列変換器９に転送した後にリセットされる。この際、群Ｔ1 のワードを８９だけ増加させることは例えばアキュムレータ５１を各ワードの終了時に８９にリセットすることによりまたはメモリ５０の内容を適応させることにより行うことができる。
【００５１】群Ｔ2 のワードを復号するために、順序逆転回路３９の出力端子のワードをメモリ５３に並列に供給する。このメモリは信号Ｔ2 でスイッチオンされ、供給されたワードに応じて読出しを行い、８ビットワードを発生し、このワードがアキュムレータ５２の出力ワードと同様に並列−直列変換器９に供給され、斯る後にこれらワードが出力端子１０に直列に供給される。この変換器は信号ａおよびｃにより制御される。
【００５２】同期はクロック信号ａ，ｂおよびｃにより行う必要があり、必要に応じ遅延回路およびホールド回路を用いる必要がある。例えば、１０ビットワードは直列−並列変換器７、極性反転回路３８、順序逆転回路３９および並列−直列変換器４０により処理れる間に１ワード長の遅延を受けるため、発生された信号Ｔ0,Ｔ1およびＴ2 を１ワード長の遅延を有するゲート５４，５５および５６を通して転送する必要がある。
【００５３】図２０および図２１に示す回路においてはメモリ回路が３つの群Ｔ0,Ｔ1 およびＴ2 の各々に対し必要とされ、所要記憶容量の点で不所望である。
【００５４】群Ｔ2 のためのコードワードテーブルの使用を避けるためには群Ｔ0 に含まれるディスパリティ０の使用可能なコードワードの数を拡張する方法を見つけ出す必要がある。図１３の表においては群Ｔ0 に８９個のディスパリティ０のコードワードを使用している。規定の限界範囲内に維持されるディスパリティ０のコードワードの可能な数は状態Ｓ1 において１３１個、状態Ｓ0 において１９７個ある。変形パスカル三角形を使用可能にするために、この場合には可能な数が少ない状態、即ち状態Ｓ1 からスタートし、初期状態がＳ0 のときはこれらのワードを状態Ｓ1 に変換するのが有効である。この場合には状態Ｓ1 の可能な全ワードを使用することができるため、一連の連続順序番号を必要とする変形パスカル三角形を使用することができる。
【００５５】群Ｔ0 を考察すると、瞬時デジタル加算値がワードの開始から＋1 と−2 の間に位置するコードワードのみが使用される。これは状態Ｓ1 においては−３または−４の瞬時デジタル加算値を有するワードは使用できないことを意味する。
【００５６】−３の瞬時デジタル加算値を有するが−４の瞬時デジタル加算値を有しないワードは極性反転のみで状態Ｓ0 にマッピングすることができる。図２２は一例として状態Ｓ1 におけるワード２８６＝０１０００１１１１０の瞬時デジタル加算値の変化を示す。このワードはレベル−１、即ち−３の瞬時加算値に到達する。このワードは反転すると７３７＝１０１１１００００１に変化し、図２３に示すように状態Ｓ0 にマッピングすることができる。
【００５７】−４の瞬時デジタル加算値を有するワードは状態Ｓ0 における極性反転により不許容レベル４に到達するためにこれらワードは状態Ｓ0 に直接マッピングすることはできない。この状態Ｓ0 では上述の極性反転のためにレベル＋3 だけでなくレベル−２，−１，０および＋１も生ずる。これがため、これらコードワードはレベル＋２に到達することなくレベル＋３に到達することはあり得ない。この場合、これらコードワードは極性反転後に、例えばレベル＋２に到達後の後続のビットを極性反転することによりワードをレベル＋２を中心に“折り返えす”と共にレベル＋２に再び到達後に再び極性反転する（その前の極性反転を打ち消す）ことによりマッピングすることができる。図２４に、状態Ｓ1 において−４の瞬時デジタル加算値変化を有するワード５９＝００００１１１０１１を一例として示す。このワードは上述の規則に従って処理すると図２５に示すようにワード８２０＝１１００１１０１００になり、状態Ｓ0 にマッピングすることができる。
【００５８】上述の方法によれば状態Ｓ1 において可能な全ワードを使用することができ、この場合には６列を有する変形パスカル三角形を使用することができる。この結果として１３１個の零ディスパリティコードワードを使用することができる。−２ディスパリティの使用可能なコードワードは１５５個あるので、合計２８６個の使用可能コードワードが得られ、必要とされるのは２５６ワードある。余分のコードワードは例えば符号化を順序番号１９および０でスタートさせることにより追加の記憶容量を必要とすることなくスキップさせることができる。
【００５９】斯るコードワード群は一つの６列変形パスカル三角形により符号化および復号化することができる。群Ｔ1 の符号化および復号化にも６列の変形パスカル三角形が必要とれるため、群Ｔ0 と群Ｔ1 の変形パスカル三角形を合成するのが有効であり、これは２個の最終列を使用すれば可能であることが確かめられた。この場合には出発列として状態Ｓ1 に対応する（第５）列（図１８およびその説明参照）が選択されると共に、零ディスパリティワードの終了列として第５列が、−２ディスパリティワードの終了列として第３列が選択される。星印が付された終了列の右側の列の第１行に数１を入れるという規則に従って、２個の終了列の右側の列、即ち列４および６の第１行に数１を入れ次いでマトリックスの全位置に図１４〜１９につき述べた規則に従って数を入れる。これにより図２６のマトリッスクが得られ、図２６では関係のない数はかっこに入れてあると共にマトリックスは対角方向にステップされるために関係のない位置は空白にしてある。
【００６０】図２７は８ビットワード１５＝００００１１１１を−２のディスパリティを有する１０ビットワード７７＝０００１００１１０１に符号化およびその逆に復号化する場合を示し、図２８は８ビットワード１７＝０００１０００１を零ディスパリティの１０ビットワード７９＝０００１００１１１１に符号化およびその逆に復号化する場合を示す。
【００６１】図２９は図２６の変形パスカル三角形に基づくエンコーダ回路の一例を示す。その原理は図２０の回路の原理と同一であるが、本例では図２６の変形パスカル三角形をストアする１個のメモリ２１のみを用い、極性反転回路２８および順序逆転回路２９はコードワードの関数として異なる方法で制御すると共に並列−直列変換器４と出力端子１１との間にインバータ６０を配置して図２５につき述べた＋２レベルを中心とする“折り返し”を行うようにしてある。
【００６２】減算回路２２のオーバフロー信号しとて発生しインバータ２５で極性反転されて得られる発生コードワードはアップ／ダウンカウンタ２４に供給され、このカウンタの出力信号がメモリ２１の列アドレッシングを制御する。この出力信号はラッチ機能（フリップフロップ）６１および６２を具えるゲート回路にも供給され、これにより前記アップ／ダウンカウンタ２４が−３状態か−４状態かを決定する。この出力信号はホールド回路６３にも供給されてワード終了時のカウンタの状態（ディスパリティ）がホールドされる。ディスパリティは状態０および−２を検出するラッチ機能を有するゲート６４および６５により検出される。更に、図２０の例と同様に、初期状態（Ｓ0 またはＳ1)はアップ／ダウンカウンタ３１により検出される。ＡＮＤゲート６６によりゲート６１，６４および３１の出力信号を合成する。従ってこのＡＮＤゲートはレベル−３に到達したまたは通過したワードを表わすと共にこのワードのディスパリティが０であり且つ初期状態がＳ0 であることを表わす出力信号を供給する。斯るワードは極性反転する必要がある。ゲート６５およびカウンタ３１からの信号をＡＮＤゲート６７により合成して状態Ｓ0 における−2 ディスパリティのワード、即ち極性反転と順序逆転する必要のあるワードを表わす信号を形成する。この目的のためにゲート６７の出力信号を順序逆転回路２９に供給すると共に、ゲート６６の出力信号とＯＲゲート６８で合成後に極性反転回路２８にも供給する。ゲート６２および６４からの信号およびカウンタ３１からの信号をＡＮＤゲート９０で合成する。このＡＮＤゲートは初期状態がＳ0 でレベル−4 に到達する零ディスパリティのワードを表わす信号を出力する。これらワードは＋２レベルを中心に折り返す必要がある。これはインバータ６０により実行することができる。変換器４で並列−直列変換されたビット列は変換器２６の入力端子のビット列に対し１ワード長の遅れを有する。このためゲート９０からの信号をホールド回路６９により１ワード長だけ遅延させる。変換器４の出力信号の各ワード内におけるデジタル加算値の変化をアップ／ダウンカウンタ７１により決定し、レベル＋２に到達する度に信号を出力させる。ＡＮＤゲート７２でこの信号をホールド回路６９の出力信号と合成する。このＡＮＤゲート７２によりフリップフロップ７０を制御してその状態を＋２レベルに到達する度に切換える。このフリップフロップによりインバータ６０を制御して所望の＋２レベルでの折り返しを得る。
【００６３】図３０は図２９に示すエンコーダ回路により符号化されてワードを復号するデコーダ回路の一例を示す。このデコーダ回路の原理は図２１に示す回路の原理と同一であるが、本例では図２６に示す変形パスカル三角形をストアする１個のメモリ５０のみを用い、極性反転回路および順序逆転回路を入力信号の関数として異なる方法で制御する。
【００６４】入力信号はアップ／ダウンカウンタ７３に供給される。このカウンタの出力信号をホールド機能を有するゲート７４および７５に供給して、カウント＋２および＋３を検出し、更にホールドスイッチ７６にも供給して各ワードの終了時の前記カウンタの最終カウントをホールドすると共にホールド機能を有するゲート７７および７８によりこの最終カウントが０であるか＋２であるかを決定する。ゲート７４および７７の出力信号をＡＮＤゲート７９で合成して＋３レベルに到達する零ディスパリティのワードを表わす信号を発生させる。ゲート７５および７７の出力信号をＡＮＤゲート８０で合成する。このゲート８０は＋２レベルに到達するまたはこのレベルを通過する零ディスパリティのワード、即ち極性反転のみがされているまたは極性反転と折り返しがされているワードを表わす信号を出力する。この信号をゲート７９の反転出力信号とＡＮＤゲート８１で合成して＋２レベルで折り返されたワードを表わす信号を発生させ、この信号をホールド回路８２に供給してこれを１ワード長に亘りホールドする。ゲート７８の出力信号は＋２ディスパリティのワード、即ち極性反転および順序逆転されたワードを表わす。この信号は順序逆転回路３９に供給すると共にゲート８０の出力信号とＯＲゲート８３で合成した後に極性反転回路３８に供給する。
【００６５】並列−直列変換器４０の出力信号をアップ／ダウンカウンタ８４によりモニタしてワード内においてカウントが＋２になる度に信号を出力させ、この出力信号をホールド回路８２からの信号とＡＮＤゲート８５で合成した後にフリップフロップ８６に供給し、これにより変換器４０と加算回路５２との間に配置したインバータ８７を切換える。
【００６６】図２０，２１，２９および３０に示す装置においてはエンコーダ回路（図２０または図２９）とデコーダ回路（図２１または図３０）は多数の同一の構成素子を具えるので実際にはエンコーダ回路とデコーダ回路の大部分を合成することができる。
【００６７】ワード同期信号ｃの発生（図２１および図３０の発生器３５）に関しては、コードワード列内に特別な同期ワードを付加しこれを順次のコードワードの隣接部分から取り出すことができるようにすることによりこの同期信号ｃがデータワードと同相に維持されるようにすることができる。この目的のためには例えば図１３に示す表においては複数個のコードワードを禁止する必要がある。この目的のために図３１の表に同期ワード０１００１１１１１０および００００１１１１１０の使用が可能となるよう変形した図１３の表の情報ワード（ｉ）を示してある。
【００６８】図３２は上述したように符号化されたｍビットコードワードが記録された記録担体を示す。この図において、１０１は記録すべきｍビットコードワード信号を示し、１０２はこの信号を記録する記録ヘッドを示す。既知のようにビット信号は、その論理値“１”が第１磁化方向の磁区として、その論理値“０”が反対（第２）磁化方向の磁区として記録担体に記録され、上述したように符号化されたｍビットコードワードは磁気テープ１０５に示すような第１磁区３と第２磁区４のパターンに記録される。この記録担体の利点は、第１磁区の数と第２磁区の数との差の瞬時値が所定の限界範囲（−２〜＋３）内に制限されるため、読取り中に判定レベルを極めて高信頼度に再生することができ、記録信号を極めて正確に再生することができる点にある。
【図面の簡単な説明】
【図１】デジタルデータを符号化された信号のデジタル加算値が規定の限界範囲に維持されるよう符号化すると共に復号化する方法を使用する本発明による記録再生伝送システムのブロック図、
【図２】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図３】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図４】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図５】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図６】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図７】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図８】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図９】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１０】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１１】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１２】使用可能コードワードの選択を説明するためのデジタル加算値変化を示すグラフ、
【図１３】コードワードテーブルを示す図
【図１４】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１５】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１６】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１７】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１８】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図１９】複数個の変形パスカル三角形を用いる符号化および復号化方法を説明するための図、
【図２０】図１４〜１９につき説明される原理を使用するエンコーダ回路の一例を示すブロック図、
【図２１】図１４〜１９につき説明される原理を使用するデコーダ回路の一例を示すブロック図、
【図２２】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２３】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２４】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２５】１つのメモリに１つの群のコードワードをメモリする必要がないように選択されたコードワードの選択方法を説明するためのデジタル加算値変化を示すグラフ、
【図２６】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２７】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２８】１つの変形パスカル三角形により全てのコードワードを符号化および復号化する方法を説明するための図、
【図２９】図２６に示す変形パスカル三角形によるエンコーダ回路の一例を示すブロック図、
【図３０】図２６に示す変形パスカル三角形によるデコーダ回路の一例を示すブロック図、
【図３１】図１３に示すコードワードテーブルの変更例を示す図である。
【図３２】本発明記録担体を示す図である。
【符号の説明】
１ 入力端子
２ 直列−並列変換器
３ エンコーダ回路
４ 並列−直列変換器
５ クロック発生回路
６ テープレコーダ
７ 直列−並列変換器
８ デコーダ回路
９ 並列−直列変換器
１０ 出力端子
１３ クロック発生回路
１４，１５ アップ／ダウンカウンタ
１６，１７，１８ クロック信号発生器
１９ 群デコーダ
２０，１１，２７ メモリ回路
２２ 減算回路
２３ アキュムレータ
２４，３１ アップ／ダウンカウンタ
２５ インバータ
２６ 直列−並列変換器
２８ 極性反転回路
２９ 順序逆転回路
３２，３３，３４ 論理ゲート
３５，３６，３７ クロック信号発生器
３８ 極性反転回路
３９ 順序逆転回路
４０ 並列−直列変換器
４２，４３，４４，４５，４７，４８ 論理ゲート
４９，５０，５３ メモリ
５１ アキュムレータ
５２ 加算回路
５４，５５，５６ 遅延回路
５１０ アップ／ダウンカウンタ
６０ インバータ
６１，６２，６４，６５ ゲート回路
６３，６９ ホールド回路
６６，６７，６８，７２ 論理ゲート
７０ フリップフロップ
７３ アップ／ダウンカウンタ
７６，８２ ホールド回路
７４，７５，７７，７８ ゲート回路
７９，８０，８１，８３，８５ 論理ゲート
８６ フリップフロップ
８７ インバータ
１０３，１０４ 磁区パターン
１０５ 記録担体
【特許請求の範囲】
【請求項１】 ｍビットコードワードを表わす各ｍ個の所定の単位長さの磁区の群が設けられ、各磁区群は第１磁化方向の第１磁区と第２磁化方向の第２磁区とを具え、各磁区群内の第１磁区の数と第２磁区の数との差が＋ｄ，−ｄ又は０であり、各磁区群の開始時における先行磁区群の第１磁区の数と第２磁区の数との差が第１及び第２の値で限界された範囲内に制限されている記録担体において、各磁区群の任意の瞬時における第１磁区の数と第２磁区の数との差の瞬時値が、前記第１及び第２の値で限界された範囲外に位置する第３及び第４の値で限界された範囲であって第２及び第４の値の間隔が第１及び第３の値の間隔より小さく定められた範囲内に制限されていることを特徴とする記録担体。
【請求項１】 ｍビットコードワードを表わす各ｍ個の所定の単位長さの磁区の群が設けられ、各磁区群は第１磁化方向の第１磁区と第２磁化方向の第２磁区とを具え、各磁区群内の第１磁区の数と第２磁区の数との差が＋ｄ，−ｄ又は０であり、各磁区群の開始時における先行磁区群の第１磁区の数と第２磁区の数との差が第１及び第２の値で限界された範囲内に制限されている記録担体において、各磁区群の任意の瞬時における第１磁区の数と第２磁区の数との差の瞬時値が、前記第１及び第２の値で限界された範囲外に位置する第３及び第４の値で限界された範囲であって第２及び第４の値の間隔が第１及び第３の値の間隔より小さく定められた範囲内に制限されていることを特徴とする記録担体。
【図２】
【図３】
【図３２】
【図１】
【図４】
【図５】
【図６】
【図７】
【図１５】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１４】
【図１６】
【図１８】
【図１３】
【図１７】
【図１９】
【図２２】
【図２３】
【図２０】
【図２４】
【図２５】
【図３１】
【図２１】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３】
【図３２】
【図１】
【図４】
【図５】
【図６】
【図７】
【図１５】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１４】
【図１６】
【図１８】
【図１３】
【図１７】
【図１９】
【図２２】
【図２３】
【図２０】
【図２４】
【図２５】
【図３１】
【図２１】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開平５−２７４８１２
【公開日】平成５年（１９９３）１０月２２日
【国際特許分類】
【出願番号】特願平５−９３４８
【分割の表示】特願昭６０−６００３の分割
【出願日】昭和６０年（１９８５）１月１８日
【出願人】（５９００００２４８）エヌ・ベー・フィリップス・フルーイランペンファブリケン (12,071)
【氏名又は名称原語表記】Ｎ．Ｖ．ＰＨＩＬＩＰＳ’ ＧＬＯＥＩＬＡＭＰＥＮＦＡＢＲＩＥＫＥＮ
【公開日】平成５年（１９９３）１０月２２日
【国際特許分類】
【分割の表示】特願昭６０−６００３の分割
【出願日】昭和６０年（１９８５）１月１８日
【出願人】（５９００００２４８）エヌ・ベー・フィリップス・フルーイランペンファブリケン (12,071)
【氏名又は名称原語表記】Ｎ．Ｖ．ＰＨＩＬＩＰＳ’ ＧＬＯＥＩＬＡＭＰＥＮＦＡＢＲＩＥＫＥＮ
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