遊技機
【課題】 乱数値の取得を確実且つ安定的に行う。
【解決手段】 遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０を遅延させて遅延クロック信号Ｓ２を生成してラッチ信号出力回路７８のクロック端子ＣＫに出力する。カウンタ７３は、基準クロック信号Ｓ０の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。ラッチ信号出力回路７８は、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させ、ラッチ信号ＳＬを出力する。これにより、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミングと、を異ならせることができる。この結果、パチンコ遊技機は、乱数値の取得を確実且つ安定的に行うことができる。
【解決手段】 遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０を遅延させて遅延クロック信号Ｓ２を生成してラッチ信号出力回路７８のクロック端子ＣＫに出力する。カウンタ７３は、基準クロック信号Ｓ０の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。ラッチ信号出力回路７８は、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力される遅延クロック信号Ｓ２の立ち上がりエッヂに同期させ、ラッチ信号ＳＬを出力する。これにより、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミングと、を異ならせることができる。この結果、パチンコ遊技機は、乱数値の取得を確実且つ安定的に行うことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。
【背景技術】
【０００２】
パチンコ遊技機等の遊技機においては、液晶表示装置（以下、ＬＣＤ：Liquid Crystal Display）等の表示装置上に所定の識別情報（以下、表示図柄）を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。
【０００３】
可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの（以下、特図ゲーム）がある。特図ゲームは、始動入賞口を通過する遊技球の検出（可変表示の始動条件が成立したこと）に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。
【０００４】
現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数（大当り判定用乱数）を、マイクロプロセッサが所定のアプリケーションプログラムを実行することにより生成するものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８２４５７号公報
【０００５】
しかしながら、特許文献１に開示されている技術では、プログラムによって乱数を発生させるので、マイクロプロセッサにおける処理負担が大きい。特に、遊技制御のためのタイマ割込処理の実行中に乱数の更新処理を行っているため、遊技制御用と同様のプログラム開発が必要であり、また、限られた割込処理時間の間で乱数発生のための処理を開始・終了しなければならず、マイクロプロセッサの処理負担が増大するといった問題があった。
【０００６】
かかる問題点を解消するものとして、乱数回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている（例えば、特許文献２参照）。
【特許文献２】特開平７−１２４２９６号公報（第３−４頁、第１図）。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を安定的に行うことができないおそれがあった。
【０００８】
この発明は上記実状に鑑みてなされたものであり、マイクロプロセッサにおける処理負担の低減を図ると共に、安定した乱数値の取得を可能とする遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願の請求項１に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、前記遊技機に電力を供給する電力供給手段（例えば電源基板１０）と、乱数（例えばランダムＲなど）を発生する乱数回路（例えば乱数回路１７）と遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ（例えば主基板１１に搭載された遊技制御用マイクロプロセッサ１００）と、前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段（例えば始動入賞口スイッチ７０）と、を備え、前記乱数回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えばクロック回路１０６，第１のセレクタ７１や外部の発振回路など）と、前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号ＳＤ）を生成して出力する遅延手段（例えば遅延回路７２）と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）と前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミング（例えば遅延クロック信号ＳＤがローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）のうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段（例えばカウンタ７３）と、前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号（例えばラッチ信号ＳＬ）として出力するラッチ信号出力手段（例えばラッチ信号出力回路７８）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路７９）と、を含み、前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に（例えばＣＰＵ１０３がステップＳ１１の処理を実行する前に）、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段（例えばＣＰＵ１０３がステップＳ１０の処理を実行する部分）と、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ１０２の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、を含む、ことを特徴とする。
【００１０】
上記目的を達成するため、本願の請求項２に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、前記遊技機に電力を供給する電力供給手段（例えば電源基板１０）と、乱数（例えばランダムＲなど）を発生する乱数回路（例えば乱数回路１７）と遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ（例えば主基板１１に搭載された遊技制御用マイクロプロセッサ１００）と、前記実行条件の成立に基づいて、始動信号を前記遊技制御用ＣＰＵに出力する始動信号出力手段（例えば始動入賞口スイッチ７０）と、を備え、前記遊技制御用ＣＰＵは、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号（例えばカウント値取込信号）を出力するトリガ信号出力手段（例えばＣＰＵ１０３がステップＳ２２２の処理を実行する部分）と、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２０３の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、を含み、前記乱数回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えばクロック回路１０６，第１のセレクタ７１や外部の発振回路など）と、前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号ＳＤ）を生成して出力する遅延手段（例えば遅延回路７２）と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）と前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミング（例えば遅延クロック信号ＳＤがローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）のうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段（例えばカウンタ７３）と、前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記トリガ信号出力手段により出力されたトリガ信号をラッチ信号（例えばラッチ信号ＳＬ）として出力するラッチ信号出力手段（例えばラッチ信号出力回路７８）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路７９）と、を含み、前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し（例えばＣＰＵ１０３がステップＳ２０４の乱数値読出処理を実行し）、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し（例えばＣＰＵ１０３がステップＳ１１１の大当り判定処理を実行し）、前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に（例えばＣＰＵ１０３がステップＳ１１の処理を実行する前に）、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段（例えばＣＰＵ１０３がステップＳ１０の乱数回路設定処理を実行する部分）を含む、ことを特徴とする。
【００１１】
請求項３に記載の遊技機において、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、第３の及び第４のクロック信号（例えばシステムクロック信号及び分周クロック信号）のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段（例えばＣＰＵ１０３がステップＳ２４の処理を実行する部分）と、該基準クロック信号選択手段によって選択された信号を指定する信号指定データ（例えば基準クロック信号指定データ）を前記乱数回路に設定する信号指定データ設定手段（例えばＣＰＵ１０３がステップＳ２５，Ｓ２６の処理を実行する部分）を含み、前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタ（例えば第１のセレクタ７１）を含み、前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する。
【００１２】
請求項４に記載の遊技機において、前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値（例えば「６５５３５」）まで循環的に更新し、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値（例えば「１」）と、前記遊技制御用マイクロプロセッサに固有の識別番号（例えばＩＤナンバ）が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段（例えばＣＰＵ１０３がステップＳ２２、Ｓ２３の処理を実行する部分）を含む。
【００１３】
請求項５に記載の遊技機において、前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段（例えばＣＰＵ１０３がステップＳ５６の処理を実行する部分）を含み、前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段（例えばカウント値列変更回路７４）を含む。
【００１４】
請求項６に記載の遊技機において、前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、前記遊技制御手段は、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる。
【発明の効果】
【００１５】
本願の請求項１乃至６記載の発明は、以下に示す効果を有する。
【００１６】
請求項１に記載の構成によれば、前記乱数回路は前記遊技制御用ＣＰＵと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。また、前記乱数回路から発生する乱数を用いて可変表示における表示結果を特定表示結果とするか否かを決定するので、前記遊技制御用ＣＰＵにおける処理負担を低減することができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新し、該第１のタイミングと該第２のタイミングとのうちで前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、始動信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。
【００１７】
請求項２に記載の構成によれば、前記乱数回路は前記遊技制御用ＣＰＵと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新し、該第１のタイミングと該第２のタイミングとのうちで前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、ラッチ用始動信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記トリガ出力手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にトリガ信号を出力するため、該始動信号出力手段から前記乱数回路へと該始動信号を供給するための経路を設ける必要が無く、この結果、遊技機のハードウェア構成を簡素化することができる。
【００１８】
請求項３に記載の構成によれば、前記第３のクロック信号と前記第４のクロック信号とのうちのいずれか一方のクロック信号を前記基準クロック信号として出力するため、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００１９】
請求項４に記載の構成によれば、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定することにより、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００２０】
請求項５に記載の構成によれば、前記数値データ列変更手段によって数値データ列の変更を要求されたときに、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更することができる。このため、前記数値データ列の変更を要求するタイミングにランダム性を持たせることによって、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００２１】
請求項６に記載の構成によれば、前記乱数回路を前記遊技制御用マイクロプロセッサに複数内蔵させ、該複数の乱数回路から発生する乱数を遊技に関する種々の決定に用いることで、前記遊技制御用ＣＰＵの処理負担をさらに低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄（リーチ図柄という）が大当り図柄の一部を構成しているときに未だ導出表示していない図柄（リーチ可変図柄という）については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態（例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる（例えば「７」）が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態）、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態（例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態）である。
【００２３】
本実施例における遊技機は、ＬＣＤ等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ（ＣＲ：Card Reader）式のパチンコ遊技機や、ＬＣＤを搭載したスロットマシン等の遊技機である。
【００２４】
図１は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機（遊技機）１は、大別して、遊技盤面を構成する遊技盤（ゲージ盤）２と、遊技盤２を支持固定する遊技機用枠（台枠）３と、から構成されている。遊技盤２にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置４が設けられている。この可変表示装置４の下側には、普通可変入賞球装置（始動入賞口）６が配置されている。普通可変入賞球装置６の下側には、特別可変入賞球装置（大入賞口）７が配置されている。また、可変入賞球装置７の右側には、普通図柄表示器４０が設けられている。
【００２５】
可変表示装置４は、複数の表示領域において識別情報としての図柄を可変表示するＬＣＤ（Liquid Crystal Display）モジュール等を備えて構成され、例えば、普通可変入賞球装置６に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される３つの表示図柄（特別図柄）の可変表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置４には、普通可変入賞球装置６に入った有効入賞球数すなわち始動記憶数を表示する４つの始動記憶表示エリアが設けられていてもよい。
【００２６】
この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は、大当り遊技状態となる。ここで、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は大当り遊技状態の終了に続いて特別遊技状態（確率向上状態）となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置６の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。
【００２７】
普通図柄表示器４０は、発光ダイオード（ＬＥＤ）等を備えて構成され、遊技領域に設けられた所定の通過ゲートを遊技球が通過することを実行条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置６を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。
【００２８】
普通可変入賞球装置６は、ソレノイド２１（図３）によって垂直（通常開放）位置と傾動（拡大開放）位置との間で可動制御される一対の可動翼片を有するチューリップ型役物（普通電動役物）を備えて構成される。普通可変入賞球装置６への遊技球の入賞に基づく特別図柄の可変表示は、所定回数（本実施形態では、４回）まで後述する特図保留メモリ１１０（図２２）に記憶される。
【００２９】
特別可変入賞球装置７は、ソレノイド２２（図３）によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置６への遊技球の入賞に基づいて可変表示装置４による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド２２によって入賞領域を所定期間（例えば、２９秒）あるいは所定個数（例えば、１０個）の入賞球が発生するまで開成（開成サイクル）する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高１６回繰り返すことができるようになっている。特別可変入賞球装置７に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板１１と払出制御基板１５（図２）とにより、所定数の賞球の払い出しが行われる。
【００３０】
また、遊技盤２の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機１には、点灯又は点滅する遊技効果ランプ９や効果音を発生するスピーカ８Ｌ、８Ｒが設けられている。
【００３１】
図２は、パチンコ遊技機１の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機１は、主として、電力供給手段として機能する電源基板１０と、主基板１１と、表示制御基板１２と、音声制御基板１３と、ランプ制御基板１４と、払出制御基板１５と、情報端子基板１６と、を備え、それぞれ適所に配設されている。なお、表示制御基板１２、音声制御基板１３及びランプ制御基板１４は、それぞれ独立した基板として、例えば、パチンコ遊技機１の裏面において、１つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板１２、音声制御基板１３及びランプ制御基板１４を、まとめて１つの基板として構成してもよい。
【００３２】
電源基板１０は、パチンコ遊技機１内の各回路に所定の電力を供給するものである。
【００３３】
主基板１１は、メイン側の制御基板であり、パチンコ遊技機１における遊技の進行を制御するための各種回路が搭載されている。主基板１１は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板１２と音声制御基板１３とランプ制御基板１４と払出制御基板１５となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。
【００３４】
主基板１１から表示制御基板１２へ送信される制御コマンドは表示制御コマンドである。図３は、主基板１１における回路構成、及び主基板１１から表示制御基板１２に送信される表示制御コマンドの信号線等を示すブロック図である。
【００３５】
また、主基板１１には、始動入賞口スイッチ７０からの配線が接続されている。また、主基板１１には、大入賞口である特別可変入賞球装置７や、その他の入賞口への遊技球の入賞等を検出するための各種スイッチからの配線も接続されている。さらに、主基板１１には、普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開成・閉成制御を行うためのソレノイド２１、２２への配線が接続されている。
【００３６】
主基板１１は、遊技制御用マイクロプロセッサ１００、スイッチ回路１０７、ソレノイド回路１０８などを搭載して構成される。遊技制御用マイクロプロセッサ１００は、例えば１チップマイクロプロセッサであり、ゲーム制御用のプログラム等を記憶するＲＯＭ（Read Only Memory）１０１，ワークメモリとして使用されるＲＡＭ（Random Access Memory）１０２、制御動作を行うＣＰＵ（Central Processing Unit）１０３，Ｉ／Ｏ（Input/Output）ポート１０４，ＣＰＵに割込要求信号を送出するＣＴＣ（Counter Timer Circuit）１０５，クロック回路１０６，乱数回路１７，及びリセットコントローラ１０９を内蔵している。
【００３７】
クロック回路１０６は、システムクロック信号を生成してＣＰＵ１０３や乱数回路１７などに対して送出すると共に、このシステムクロック信号を分周して生成した分周クロック信号を各回路に対して送出する。リセットコントローラ１０９は、ローレベルの信号が一定期間入力されたとき、ＣＰＵ１０３及び乱数回路１７等に対して所定の初期化信号を送出して、遊技制御用マイクロプロセッサ１００をシステムリセットする。
【００３８】
図４は、乱数回路１７の構成例を示すブロック図である。図４に示すように、乱数回路１７は、第１のセレクタ７１と、遅延回路７２と、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。乱数回路１７は、例えば、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数であるランダムＲを発生する。
【００３９】
第１のセレクタ７１は、クロック回路１０６から出力されるシステムクロック信号と分周クロック信号とのうちから基準クロック信号Ｓ０として選択された信号を指定する基準クロック信号指定データを格納する基準クロック信号指定レジスタ（ＲＴＳ）７１ａを備えている。なお、第１のセレクタ７１に入力される分周クロック信号は、システムクロック信号を分周して生成されたものであってもよいし、システムクロック信号以外のクロック信号、例えば外部の発振回路からのクロック信号、を分周して生成されたものであってもよい。
【００４０】
図５（Ａ）は、基準クロック信号指定レジスタ７１ａの構成例を示す図である。図５（Ａ）に示すように、基準クロック信号指定レジスタ７１ａは、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。基準クロック信号指定レジスタ７１ａは、ビット０〜ビット１が書込可能及び読出可能に、ビット２〜ビット７が書込不能及び読出不能に構成されている。したがって、基準クロック信号指定レジスタ７１ａのビット２〜ビット７に値を書き込んでも、その値は無効であり、ビット２〜ビット７から読み出した値は全て「０（＝００００００ｂ）」となる。
【００４１】
図５（Ｂ）は、基準クロック信号指定レジスタ７１ａに書き込まれる基準クロック信号指定データの一例の説明図である。図５（Ｂ）に示すように、基準クロック信号指定データは、２ビットのデータから構成され、「０１ｂ」は、システムクロック信号を指定するデータであり、「１０ｂ」は、分周クロック信号を指定するデータである。
【００４２】
このため、基準クロック信号指定レジスタ７１ａに基準クロック信号指定データ「０１ｂ」が書き込まれた場合、図４に示す第１のセレクタ７１は、システムクロック信号を基準クロック信号Ｓ０として遅延回路７２とカウンタ７３とに供給し、一方、「１０ｂ」が書き込まれた場合には、基準クロック信号Ｓ０として分周クロック信号を遅延回路７２とカウンタ７３とに供給する。なお、基準クロック信号指定レジスタ７１ａに基準クロック信号指定データ「００ｂ」又は「１１ｂ」が書き込まれた場合には、乱数回路１７は起動不能となる。
【００４３】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０を、この基準クロック信号Ｓ０の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延クロック信号ＳＤを生成する。遅延回路７２は、生成した遅延クロック信号ＳＤをラッチ信号出力回路７８に出力する。
【００４４】
カウンタ７３は、カウント値Ｃの初期値を指定するカウンタ初期値設定データを格納するカウンタ初期値設定レジスタ（ＲＳＶ）７３ａを格納する。カウンタ７３は、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、出力するカウント値Ｃを、カウンタ初期値設定レジスタ７３ａに設定されたカウンタ初期値から、所定のカウンタ最終値まで循環的に更新する。
【００４５】
この実施の形態において、カウンタ７３は、１６ビットのバイナリカウンタであり、基準クロック信号Ｓ０の立ち上がりエッジが入力される毎に、カウント値Ｃを、カウンタ初期値設定レジスタ７３に設定されたカウンタ初期値から、カウンタ最終値である「６５５３５」まで１ずつカウントアップして行く。そして、カウント値Ｃを「６５５３５」までカウントアップすると、カウンタ初期値に戻して、再び「６５５３５」までカウントアップして行く。
【００４６】
また、カウント値Ｃがカウンタ最終値「６５５３５」まで更新されたとき、カウンタ７３は、カウント値が一巡したことを通知するカウント値一巡通知信号をＣＰＵ１０３に対して送出する。
【００４７】
図６は、カウンタ初期値設定レジスタ７３ａの構成例を示す図である。図６に示すように、カウンタ初期値設定レジスタ７３ａは、読出及び書込可能な１６ビットレジスタであり、その初期値は、「１（＝０００１ｈ）」に設定されている。この実施の形態において、カウンタ初期値設定レジスタ７３ａには、所定値（例えば「１」）又は遊技制御用マイクロプロセッサ１００固有のＩＤナンバの値を示すカウンタ初期値設定データが設定される。
【００４８】
カウント値列変更回路７４は、カウントカウント値の更新順である順列の変更を要求するカウント値順列変更データ「０１ｈ」を格納するカウント値列変更レジスタ（ＲＳＣ）７４ａと、ビットスクランブルパターン選択回路７４ｂと、ビットスクランブル回路７４ｃと、から構成されている。カウント値列変更回路７４は、カウンタ７３から出力されたカウント値Ｃのビットの入れ替えや転置を行うことによって、カウンタ７３から乱数値記憶回路７９へと供給されるカウント値列の順序を変更する。
【００４９】
図７は、カウント値列変更レジスタ７４ａの構成例を示す図である。図７に示すように、カウント値列変更レジスタ７４ａは、読出可能な８ビットレジスタであり、その初期値は、「０（＝００ｈ）」に設定されている。また、カウント値列変更レジスタ７４ａは、ビット０のみが書込可能及び書込可能に構成され、したがって、ビット１〜ビット７に値を書き込んでも、その値は無効であり、ビット１〜ビット７から読み出した値は全て「０（＝０００００００ｂ）」となる。
【００５０】
なお、カウント値列変更回路７４がカウント値列の順番の変更を受け付けたことに応答して、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」が書き込まれたカウント値列変更レジスタ７４ａを初期化して格納されている値を初期値である「０（＝００ｈ）」に戻す。
【００５１】
図４に示すビットスクランブルパターン選択回路７４ｂは、カウント値Ｃのビットの入れ替えパターンを複数格納するビットスクランブルパターン決定用テーブル７４ｄを備え、カウント値列変更レジスタ７４ａにカウント値列変更データ「０１ｈ」が書き込まれたことに応答して、所定の補助乱数の値などに基づいて、ビットスクランブルパターン決定用テーブル７４ｄのうちからビットスクランブルパターンを選択決定する。
【００５２】
図８は、ビットスクランブルパターン決定用テーブルの構成例を示す図である。図８に示すように、ビットスクランブルパターン決定用テーブル７４ｄには、ビットスクランブルパターン選択回路７４ｂへと入力される所定の補助乱数の値と、ビットスクランブルパターンと、が対応付けて格納されている。
【００５３】
この実施の形態においては、カウント値Ｃのデータ長が１６ビットであることに対応して、ビットスクランブルパターン決定用テーブル７４ｄには、元の配置も含めて６５５３６通りのビットスクランブルパターンが格納される。
【００５４】
図４に示すビットスクランブル回路７４ｃは、ビットスクランブルパターン選択回路７４ｂによって選択決定されたビットスクランブルパターンに従って、カウント値Ｃのビットの配置・転換を行い、このビットの配置・転換を行ったカウント値Ｃを乱数値記憶回路７９に対して出力する。
【００５５】
このようにして、カウント値列変更回路７４は、カウンタ７３から乱数値記憶回路７９へと供給されるカウント値列の順序を変更する。
【００５６】
図４に示すカウント値取込回路７５は、乱数値記憶回路７９へのカウント値の取込を要求するカウント値取込データ「０１ｈ」を格納するカウント値取込レジスタ（ＲＬＴ）７５ａを備える。カウント値取込回路７５は、カウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれたことに応答して、カウント値取込信号を出力する。
【００５７】
図９は、カウント値取込レジスタ７５ａの構成例を示す図である。図９に示すように、カウント値取込レジスタ７５ａは、読出不能な８ビットレジスタであり、ビット０のみが書込可能に構成され、ビット１〜ビット７に値を書き込んでも、その値は無効である。
【００５８】
図４に示すタイマ回路７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳを第２のセレクタ７７に対して出力する。
【００５９】
この実施の形態において、タイマ回路７６は、例えばアップカウンタ又はダウンカウンタによって構成され、ハイレベルの信号が入力されたことに応答して、起動する。タイマ回路７６は、入力がハイレベルとなっている間、第１のセレクタ７１から基準クロック信号Ｓ０が入力される毎に、所定のタイマ値をアップカウント又はダウンカウントして行く。そして、アップカウント又はダウンカウントしたタイマ値が、３ｍｓに対応する値となったとき、タイマ回路７６は、入力された信号を始動入賞信号ＳＳであると判定して、始動入賞信号ＳＳを第２のセレクタ７７に対して出力する。
【００６０】
第２のセレクタ７７は、タイマ回路７６から入力される始動入賞信号ＳＳとカウント値取込回路７５ら入力されるカウント値取込信号とのうちからラッチ信号として用いるものとして選択された信号を指定するラッチ信号指定データを格納するラッチ信号指定レジスタ（ＲＴＳ）７７ａを備えている。なお、このラッチ信号指定レジスタ（ＲＴＳ）７７ａの構成は、図５（Ａ）に示す基準クロック信号指定レジスタ７１ａの構成と同一である。
【００６１】
図１０は、ラッチ信号指定レジスタ７７ａに書き込まれるラッチ信号指定データの一例の説明図である。図１０に示すように、ラッチ信号指定データは、基準クロック信号指定データと同様、２ビットのデータから構成され、「０１ｂ」は、始動入賞信号ＳＳを指定するデータであり、「１０ｂ」は、カウント値取込信号を指定するデータである。
【００６２】
このため、ラッチ信号指定レジスタ７７ａにラッチ信号指定データ「０１ｂ」が書き込まれた場合、図４に示す第２のセレクタ７７は、始動入賞信号ＳＳをラッチ信号出力回路７８に対して出力し、一方、「１０ｂ」が書き込まれた場合には、カウント値取込信号をラッチ信号出力回路７８に対して出力する。なお、ラッチ信号指定レジスタ７７ａにラッチ信号指定データ「００ｂ」又は「１１ｂ」が書き込まれた場合には、乱数回路１７は起動不能となる。
【００６３】
なお、この実施の形態においては、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳをラッチ信号ＳＬとして用いるため、ラッチ信号指定レジスタ７７ａには、「０１ｂ」が設定される。
【００６４】
ラッチ信号出力回路７８は、Ｄ型フィリップフロップ回路などによって構成されている。ラッチ信号出力回路７８の入力端子Ｄは、第２のセレクタ７７の出力端子に接続され、クロック端子ＣＫは、遅延回路７２に接続されている。また、ラッチ信号出力回路７８の出力端子Ｑは、乱数値記憶回路７９に接続されている。
【００６５】
ラッチ信号出力回路７８は、入力端子Ｄから入力される始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッヂに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【００６６】
乱数値記憶回路７９は、１６ビットレジスタであり、後述するステップＳ１０２の入賞処理において読み出される乱数値Ｒを記憶する。乱数値記憶回路７９は、ラッチ信号出力回路７８の出力端子Ｑから入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、カウンタ７３から入力されるカウント値Ｃを、乱数値Ｒとしてラッチして記憶することにより、乱数回路１７に始動入賞信号ＳＳが入力される毎に、又はカウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれる毎に、記憶する乱数値Ｒを順次更新する。
【００６７】
図１１は、乱数値記憶回路７９の構成例を示す回路図である。乱数値記憶回路７９は、図７に示すように、２個のＡＮＤ回路２０１，２０３と、２個のＮＯＴ回路２０２，２０４と、１６個のフィリップフロップ回路２１０〜２２５と、１６個のＯＲ回路２３０〜２４５と、から構成されている。
【００６８】
ＡＮＤ回路２０１の入力端子は、ラッチ信号出力回路７８の出力端子ＱとＮＯＴ回路２０４の出力端子とに接続され、出力端子は、ＮＯＴ回路２０２の入力端子とフィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５とに接続されている。ＮＯＴ回路２０２の入力端子は、ＡＮＤ回路２０１の出力端子に接続され、出力端子は、ＡＮＤ回路２０３の一方の入力端子に接続されている。
【００６９】
ＡＮＤ回路２０３の入力端子は、ＮＯＴ回路２０２の出力端子と遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４とに接続され、出力端子は、ＮＯＴ回路２０４の入力端子に接続されている。ＮＯＴ回路２０４の入力端子は、ＡＮＤ回路２０３の出力端子に接続され、出力端子は、ＡＮＤ回路２０１の一方の入力端子とＯＲ回路２３０〜２４５の各々の一方の入力端子とに接続されている。
【００７０】
フィリップフロップ回路２１０〜２２５の入力端子Ｄ０〜Ｄ１５は、カウンタ７３の出力端子に接続されている。フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５は、ＡＮＤ回路２０１の出力端子に接続され、出力端子Ｑ０〜Ｑ１５は、ＯＲ回路２３０〜２４５の各々の他方の入力端子に接続されている。
【００７１】
ＯＲ回路２３０〜２４５の入力端子は、ＮＯＴ回路２０４の出力端子とフィリップフロップ回路２１０〜２２５の出力端子の各々とに接続され、出力端子は、遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４に接続されている。
【００７２】
図１２は、ＯＲ回路２３０〜２４５の出力端子と遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４との接続の詳細を説明するための図である。この実施の形態において、ＯＲ回路２３０〜２４５の出力端子と、Ｉ／Ｏポート１０４に含まれる大当り判定用乱数の入力ポートの各ビットと、は、図１２に示すように、入れ替えて接続されている。これにより、遊技制御用マイクロプロセッサ１００に入力される乱数のランダム性を高めることができる。
【００７３】
上記構成を備える乱数値記憶回路７９の動作を図１３に示すタイミングチャートを参照して説明する。
【００７４】
遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣ（ハイレベルの信号）が入力されていない場合に（ＡＮＤ回路２０３の一方の入力がローレベルの場合に）、ラッチ信号出力回路７８の出力端子Ｑから入力されるラッチ信号ＳＬがローレベルからハイレベルに立ち上がるタイミング（図１３に示す例では、タイミングＴ１，Ｔ２，Ｔ７）に、ＡＮＤ回路２０１の入力は、共にハイレベルとなり、その出力端子から出力される信号ＳＲは、ハイレベルとなる。そして、ＡＮＤ回路２０１から出力された信号ＳＲは、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される。
【００７５】
フィリップフロップ回路２１０〜２２５は、クロック端子ＣＫ０〜ＣＫ１５から入力される信号ＳＲの立ち上がりエッヂに応答して、カウンタ７３から入力端子Ｄ０〜Ｄ１５を介して入力されるカウント値ＣのビットデータＣ０〜Ｃ１５を乱数値のビットデータＲ０〜Ｒ１５としてラッチして格納し、格納した乱数値ＲのビットデータＲ０〜Ｒ１５を出力端子Ｑ０〜Ｑ１５から出力する。
【００７６】
出力制御信号ＳＣが入力されていない場合（図１３に示す例では、タイミングＴ３までの期間、タイミングＴ６以降の期間）、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その出力端子から出力される信号ＳＧは、ローレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。
【００７７】
このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値が「０」であるか「１」であるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベル（「１」）となる。これにより、乱数値記憶回路７９から出力される値は、常に「６３５５３５（＝ＦＦＦＦｈ）」となるため、乱数値記憶回路７９から乱数値Ｒを読み出すことはできなくなる。即ち、出力制御信号ＳＣが入力されていない場合、乱数値記憶回路７９は、読出不能（ディセイブル）状態となる。
【００７８】
そして、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬがローレベルのときに、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力されると（図１３に示す例では、タイミングＴ４からタイミングＴ６までの期間）、ＡＮＤ回路２０３の入力が共にハイレベルとなるため、その出力端子から出力される信号ＳＧは、ハイレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ローレベルの信号が入力される。
【００７９】
このようにＯＲ回路２３０〜２４５の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、ＯＲ回路２３０〜２４５の他方の入力端子に入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値は、ＯＲ回路２３０〜２４５の出力端子からそのまま（ビットデータＲ０〜Ｒ１５の値が「１」のときは「１」が、「０」のときは「０」が、）出力される。これにより、乱数値記憶回路７９からの乱数値Ｒの読出が可能となる。即ち、出力制御信号ＳＣが入力されている場合、乱数値記憶回路７９は、読出可能（イネイブル）状態となる。
【００８０】
但し、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力される前に、ラッチ信号出力回路７８からラッチ信号ＳＬが入力されている場合、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その後、ラッチ信号ＳＬが入力されている状態のままの状態で、出力制御信号ＳＣが入力されても（図１３に示す例では、タイミングＴ３からタイミングＴ４の期間）、その出力端子から出力される信号ＳＧは、ローレベルのままとなる。そして、信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。
【００８１】
このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベルとなり、出力制御信号ＳＣが入力されているにも関わらず、乱数値記憶回路７９から乱数値Ｒを読み出すことができない状態のままとなる。即ち、ラッチ信号ＳＬが入力されているとき、乱数値記憶回路７９は、出力制御信号ＳＣに対して受信不能状態となる。
【００８２】
また、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬがハイレベルになる前に、遊技用マイクロコンピュータ１００から出力制御信号ＳＣが入力されている場合、ＡＮＤ回路２０１の一方の入力がローレベルとなるため、その後、出力制御信号ＳＣが入力されているままの状態で、入力されるラッチ信号ＳＬがハイレベルになっても（図１３に示す例では、タイミングＴ５）、その出力端子から出力される信号ＳＲは、ローレベルのままとなる。このため、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される信号ＳＲは、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路２１０〜２２５に格納されている乱数値ＲのビットデータＲ０〜Ｒ１５は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬが立ち上がっても、更新されない。即ち、出力制御信号ＳＣが入力されているとき、乱数値記憶回路７９は、ラッチ信号ＳＬに対して受信不能状態となる。
【００８３】
図４に示す動作開始回路８０は、乱数回路１７の起動を要求する動作開始データ「８０ｈ」を格納する動作開始レジスタ（ＲＳＴ）８０ａを備える。動作開始回路８０は、動作開始レジスタ８０ａに動作開始データ「８０ｈ」が書き込まれたことに応答して、所定の動作開始信号を出力し、カウンタ７３をオンして、カウンタ７３によるカウント値の更新動作を開始させる。
【００８４】
図１４は、動作開始レジスタ８０ａの構成例を示すブロック図である。図１４に示すように、動作開始レジスタ８０ａは、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。動作開始レジスタ８０ａは、ビット７のみが読出可能及び読出可能に構成され、ビット０〜ビット６に値を書き込んでも、その値は無効であり、ビット０〜ビット６から読み出した値は全て「０（＝００００ｂ）」となる。
【００８５】
図１５は、上記構成を備える乱数回路１７の動作（作用）を説明するためのタイミングチャートである。
【００８６】
図１５（Ａ）に示すように、第１のセレクタ７１は、例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…においてローレベルからハイレベルに立ち上がる基準クロック信号Ｓ０を遅延回路７２とカウンタ７３とに出力する。
【００８７】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０をΔＴ（≠ｎＴ：ｎは整数）（この実施の形態ではΔＴ＝１／２Ｔ）だけ遅延させて、図１５（Ｂ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…においてローレベルからハイレベルに立ち上がる周期Ｔの遅延クロック信号ＳＤを生成してラッチ信号出力回路７８のクロック端子ＣＫへと出力する。
【００８８】
そして、カウンタ７３は、図１５（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路７８は、入力端子Ｄから入力される図１５（Ｄ）に示す始動入賞信号ＳＳを、遅延回路７２からクロック端子ＣＫへと入力される遅延クロック信号ＳＤの立ち上がりエッヂに同期させて、図１５（Ｅ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【００８９】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶することにより、図１５（Ｆ）に示すように、記憶する乱数値Ｒを更新する。
【００９０】
このようにして、乱数回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。
【００９１】
図１６は、図３に示す遊技制御用マイクロプロセッサ１００におけるアドレスマップの一例を示す図である。図１６に示すように、００００ｈ番地〜１ＦＦＦｈ番地の領域は、ＲＯＭ１０１に割り当てられ、７Ｅ００ｈ番地〜７ＦＦＦｈ番地の領域は、ＲＡＭ１０２に割り当てられ、ＦＤ００ｈ番地〜ＦＥ００ｈ番地の領域は、カウンタ初期値設定レジスタ７３ａ等の内蔵レジスタに割り当てられている。
【００９２】
ＲＯＭ１０１における００００ｈ番地〜１Ｆ７Ｆｈ番地の領域のユーザプログラムエリアには、ユーザにより予め作成されたプログラム（ユーザプログラム）が記憶され、１Ｆ８０ｈ番地〜１ＦＦＦｈ番地の領域のユーザプログラム管理エリアには、ＣＰＵ１０３がユーザプログラムを実行するために必要となるデータ（ユーザプログラム実行データ）が記憶されている。また、ＲＡＭ１０２における７Ｅ００ｈ番地〜７ＥＦＦｈ番地の領域は、使用されておらず、７ＥＦＦｈ番地〜７ＦＦＦｈ番地は、ワークエリアとして使用されている。
【００９３】
図１７は、図１６に示すユーザプログラム管理エリアにおけるアドレスマップの一例を示す図である。図１７に示すように、１Ｆ９６ｈ番地の領域には、システムクロック信号と分周クロック信号とのうちからユーザが基準クロック信号Ｓ０として選択した出力信号を示す基準クロック信号選択データが記憶され、１Ｆ９７ｈ番地の領域には、始動入賞信号ＳＳとカウント値取込信号とのうちからユーザが選択した出力信号を示すラッチ信号選択データが記憶されている。
【００９４】
また、１Ｆ９８ｈ番地の領域には、所定値（例えば「１」）と遊技制御用マイクロプロセッサ１００に固有のＩＤナンバが示す値とのうちからユーザがカウント初期値として選択した値を示すカウンタ初期値選択データが記憶され、１Ｆ９９ｈ番地の領域には、カウンタ値列を変更する方式である第１及び第２のカウント値列変更選択方式のうちからユーザが選択したカウント値列変更方式を示すカウント値列変更方式選択データが記憶されている。
【００９５】
図１８は、基準クロック信号選択データの一例の説明図である。図１８に示すように、基準クロック選択データは、８ビットのデータから構成され、「０１ｈ」は、基準クロック信号Ｓ０としてシステムクロック信号が選択されたことを示すデータであり、「０２ｈ」は、基準クロック信号として分周クロック信号が選択されたことを示すデータである。
【００９６】
図１９は、ラッチ信号選択データの一例の説明図である。図１９に示すように、ラッチ信号選択データは、８ビットのデータから構成され、「０１ｈ」は、ラッチ信号として始動入賞信号ＳＳが選択されたことを示すデータであり、「０２ｈ」は、ラッチ信号としてカウント値取込信号が選択されたことを示すデータである。なお、この実施の形態においては、始動入賞信号ＳＳを示すデータである「０１ｈ」が選択されている。
【００９７】
図２０は、カウンタ初期値選択データの一例の説明図である。図２０に示すように、初期値選択データは、８ビットのデータから構成され、「００ｈ」は、カウンタ初期値として所定値「１」が選択されたことを示すデータであり、「０１ｈ」は、カウンタ初期値としてＩＤナンバの値が選択されたことを示すデータである。
【００９８】
図２１は、カウント値列変更方式選択データの一例の説明図である。図２１に示すように、カウント値列変更方式選択データは、８ビットのデータから構成され、「００ｈ」は、カウント値列を変更しないことを示すデータであり、「０１ｈ」は、第１のカウント値列変更方式が選択されたことを示すデータであり、「０２ｈ」は、第２のカウント値列変更方式が選択されたことを示すデータである。
【００９９】
また、図３に示す遊技制御用マイクロプロセッサ１００は、図２２に示すように、特図保留メモリ１１０と、ランダムカウンタ１１１と、大当り判定用テーブルメモリ１１２と、フラグメモリ１１３と、始動入賞口スイッチタイマメモリ１１４と、を備えている。
【０１００】
特図保留メモリ１１０は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件（開始条件）が成立していない保留状態を記憶するためのメモリである。特図保留メモリ１１０は、４つのエントリを備え、各エントリには、普通可変入賞球装置６への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路７９から読み出した乱数値Ｒとが対応付けて格納される。主基板１１から表示制御基板１２へ特別図柄確定コマンドが送出されて特別図柄の可変表示が１回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第２位以下の登録情報が１位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置６に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路７９から読み出された乱数値Ｒが最上位の空エントリに登録される。
【０１０１】
ランダムカウンタ１１１は、遊技制御に用いられる判定用乱数や表示用乱数のカウントを行うものである。図２３は、ランダムカウンタ１１１によりカウントされる乱数を示す説明図である。ランダムカウンタ１１１は、図２３に示すように、ランダムＲ２００のカウントを行う。ランダムＲ２００は、カウント値列の順番の変更を行うか否かを決定するための判定用乱数であり、「０」〜「１５３０」の範囲の値をとる。
【０１０２】
大当り判定用テーブルメモリ１１２は、ＣＰＵ１０３が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ１１２は、図２４（Ａ）に示す通常時大当り判定用テーブル１２１と、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２と、を格納する。
【０１０３】
図２４（Ａ）に示す通常時大当り判定用テーブル１２１と、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２と、は、可変表示装置４による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル１２１及び１２２では、乱数値Ｒと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル１２２では、通常時大当り判定用テーブル１２１に比べてより多くの乱数値Ｒが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル１２２を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。
【０１０４】
この実施の形態において、図２４（Ａ）に示す通常時大当り判定用テーブル１２１には、乱数回路１７から発生する大当り判定用乱数Ｒ「０〜６５５３５」のうち「２００１〜２１８４」が「大当り」の表示結果と対応付けられている。一方、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２には、乱数回路１７から発生する大当り判定用乱数Ｒ「０〜６５５３５」のうち「２００１〜３１０４」が「大当り」の表示結果と対応付けられている。
【０１０５】
図２２に示すフラグメモリ１１３は、パチンコ遊技機１において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ１１３には、特別図柄プロセスフラグ、普通図柄プロセスフラグ、大当り状態フラグ、入力状態フラグ、カウント値一巡通知フラグ、乱数値読出フラグ、及びタイマ割込フラグなどが設けられている。
【０１０６】
特別図柄プロセスフラグは、後述する特別図柄プロセス処理（図２９）において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器４０の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置４による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。
【０１０７】
入力状態フラグは、Ｉ／Ｏポート１０４に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。カウント値一巡フラグは、乱数回路１７からカウント値一巡通知信号が入力されたことに応答してオン状態にセットされ、カウント値列変更処理が実行されたときにクリアされてオフ状態となる。
乱数値読出フラグは、カウント値取込データ「０１ｈ」がカウント値取込レジスタ７５ａに書き込まれたときにオン状態にセットされ、乱数値記憶回路７９から乱数値Ｒが読み出されるとクリアされてオフ状態となる。
【０１０８】
タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。
【０１０９】
始動入賞口スイッチタイマメモリ１１４は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳに応じて加算あるいはクリアされるタイマ値を記憶するためのものである。
【０１１０】
図３に示すスイッチ回路１０７は、始動入賞口スイッチ７０からの始動入賞信号ＳＳを取り込んで、遊技制御用マイクロコンピュータ１００に伝達する。ソレノイド回路１０８は、遊技制御用マイクロコンピュータ１００からの指令に従って各ソレノイド２１、２２を駆動する。ソレノイド２１は、リンク機構を介して普通可変入賞球装置６の可動翼片に連結されている。ソレノイド２２は、リンク機構を介して特別可変入賞球装置７の開閉板に連結されている。
【０１１１】
始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号（ハイレベルの信号）ＳＳを、スイッチ回路１０７を介してＣＰＵ１０３と乱数回路１７に対して出力する。
【０１１２】
表示制御基板１２は、主基板１１から受信した制御コマンドに従って演出制御を行うためのものである。具体的には、表示制御基板１２は、可変表示装置４の表示制御や、遊技効果ランプ９及び普通図柄表示器４０の点灯制御を行う。
【０１１３】
音声制御基板１３、ランプ制御基板１４は、主基板１１から送信される制御コマンドに基づいて、音声出力制御、ランプ出力制御を、それぞれ主基板１１とは独立して実行するサブ側の制御基板である。払出制御基板１５は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板１６は、各種の遊技関連情報を外部に出力するためのものである。
【０１１４】
次に、本実施の形態におけるパチンコ遊技機１の動作（作用）を説明する。図２５は、主基板１１に搭載された遊技制御用マイクロプロセッサ１００が実行する遊技制御メイン処理を示すフローチャートである。主基板１１では、電源基板１０からの電力が供給されると、遊技制御用マイクロプロセッサ１００が起動し、ＣＰＵ１０３が、まず、図２５のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、まず、ＣＰＵ１０３は、割込禁止に設定し（ステップＳ１）、続いて、割込モードをモード２に設定する（ステップＳ２）。
【０１１５】
この後、ＣＰＵ１０３は、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。そして、遊技制御用マイクロプロセッサ１００の内蔵デバイスであるＣＴＣ１０５などのレジスタ設定を行う（ステップＳ４）。例えば、ＣＴＣ１０５に対して、割込ベクタを設定する。
【０１１６】
ステップＳ４の処理に続いて、ＣＰＵ１０３は、例えばＲＡＭ１０２に設けられたバックアップフラグ領域をチェックするなどして（ステップＳ５）、前回の電源断時にＲＡＭ１０２の全部又は一部について所定のデータ保護処理によるバックアップがなされたか否かを判別する（ステップＳ６）。パチンコ遊技機１では、不測の電源断が生じたときに、ＲＡＭ１０２に記憶されたデータの全部又は一部を保護するためのデータ保護処理が行われる。このようなデータ保護処理が行われていた場合には、バックアップありと判別される。
【０１１７】
ステップＳ６の処理にてバックアップありと判別したとき（ステップＳ６；Ｙｅｓ）、ＣＰＵ１０３は、バックアップデータのチェックとしてパリティチェックを行い、チェック結果が正常であるか否かを判別する（ステップＳ７）。チェック結果が正常であれば（ステップＳ７；Ｙｅｓ）、主基板１１の内部状態とサブ側の各制御基板（表示制御基板１２、音声制御基板１３、ランプ制御基板１４、及び払出制御基板１５）の制御状態を電源断時の状態に戻すための遊技状態復旧処理を実行する（ステップＳ８）。その後、ステップＳ１０の処理へと進む。
【０１１８】
ステップＳ７の処理にてバックアップなしと判別したときや（ステップＳ６；Ｎｏ）、ステップＳ７の処理にてチェック結果が正常ではなかったとき（ステップＳ７；Ｎｏ）、ＣＰＵ１０３は、ＲＡＭ１０２のクリアや、所定の作業領域に対する初期設定などの初期化処理を行う（ステップＳ９）。
【０１１９】
続いて、ＣＰＵ１０３は、乱数回路設定処理を行う（ステップＳ１０）。この乱数回路設定処理では、乱数回路１７にランダムＲの値を更新させるための設定が行われる。
【０１２０】
図２６は、ステップＳ１０の乱数回路設定処理を示すフローチャートである。この乱数回路設定処理において、ＣＰＵ１０３は、まず、ユーザプログラム実行データエリアの１Ｆ９８ｈ番地の領域に記憶されているカウンタ初期値選択データを読み出し、この読み出したカウンタ初期値選択データに基づいて、カウンタ初期値として所定値「１」が選択されているか、或いはＩＤナンバを示す値が選択されているかを判別する（ステップＳ２１）。
【０１２１】
ステップＳ２１の処理にてカウンタ初期値として所定値「１」が選択されていると判別した場合には（ステップＳ２１；Ｙｅｓ）、カウンタ初期値設定データ「０００１ｈ」をカウンタ初期値設定レジスタ７３ａに書き込むことにより、所定値「１」をカウンタ初期値として乱数回路１７に設定する（ステップＳ２２）。一方、ＩＤナンバを示す値が選択されていると判定した場合には（ステップＳ２１；Ｎｏ）、ＩＤナンバの値を示すカウンタ初期値設定データをカウンタ初期値設定レジスタ７３ａに書き込むことにより、ＩＤナンバの値をカウンタ初期値として乱数回路１７に設定する（ステップＳ２３）。
【０１２２】
次に、ＣＰＵ１０３は、ユーザプログラム実行データエリアの１Ｆ９６ｈ番地の領域に記憶されている基準クロック信号選択データを読み出し、この読み出した基準クロック信号選択データに基づいて、基準クロック信号Ｓ０としてシステムクロック信号が選択されているか、或いは分周クロック信号が選択されているかを判別する（ステップＳ２４）。
【０１２３】
ステップＳ２４の処理にて基準クロック信号Ｓ０としてシステムクロック信号が選択されていると判別した場合には（ステップＳ２４；Ｙｅｓ）、基準クロック信号指定データ「０１ｂ」を基準クロック信号指定レジスタ７１ａに書き込むことにより、システムクロック信号が出力されるように設定する（ステップＳ２５）。一方、分周クロック信号が選択されていると判定した場合には（ステップＳ２４；Ｎｏ）、基準クロック信号指定データ「１０ｂ」を基準クロック信号指定レジスタ７１ａに書き込むことにより、分周クロック信号が出力されるように設定する（ステップＳ２６）。
【０１２４】
続いて、ＣＰＵ１０３は、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されているラッチ信号選択データを読み出し、この読み出したラッチ信号選択データに基づいて、ラッチ信号ＳＬとして始動入賞信号ＳＳが選択されているか、或いはカウント値取込信号が選択されているかを判別する（ステップＳ２７）。
【０１２５】
ステップＳ２７の処理にてラッチ信号ＳＬとして始動入賞信号ＳＳが選択されていると判別した場合には（ステップＳ２７；Ｙｅｓ）、ラッチ信号指定データ「０１ｂ」をラッチ信号指定レジスタ７８ａに書き込むことにより、始動入賞信号ＳＳが出力されるように設定する（ステップＳ２８）。一方、カウント値取込信号が選択されていると判定した場合には（ステップＳ２７；Ｎｏ）、ラッチ信号指定データ「１０ｂ」をラッチ信号指定レジスタ７８ａに書き込むことにより、カウント値取込信号が出力されるように設定する（ステップＳ２９）。
【０１２６】
なお、この実施の形態においては、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域には、ラッチ信号選択データ「０１ｈ」が記憶されているため、ラッチ信号指定レジスタ７８ａには、ラッチ信号指定データ「０１ｂ」が書き込まれる。
【０１２７】
その後、ＣＰＵ１０３は、動作開始データ「８０ｈ」を動作開始レジスタ８０ａに書き込んで、乱数回路１７の動作を開始させる（ステップＳ３０）。
【０１２８】
図２５に示すステップＳ１０の乱数回路設定処理に続いて、ＣＰＵ１０３は、ＣＴＣ１０５によるタイマ割込みのための設定を行う（ステップＳ１１）。具体的には、ＣＴＣ１０５に対して、ＣＴＣ１０５が備える複数のチャネルのうちの１つ（具体的には、第０チャネルから第３チャネルのうちの第３チャネル）に割込許可を与えてタイマモードで動作させるとともに、当該チャネルのカウント初期値を指定する。これにより、以後、所定時間（例えば２ミリ秒）ごとにＣＴＣ１０５から割込要求信号がＣＰＵ１０３へ送出され、ＣＰＵ１０３は、定期的にタイマ割込処理を実行することができる。
【０１２９】
その後、ＣＰＵ１０３は、ＣＴＣ１０５からの割込要求信号によるタイマ割込が発生したか否かを監視するためのループ処理に移行する。このループ処理では、割込禁止に設定した後（ステップＳ１２）、表示用乱数更新処理（ステップＳ１３）が実行され、表示用乱数更新処理が完了すると、割込許可に設定する（ステップＳ１４）。
【０１３０】
図２５に示す遊技制御メイン処理を実行したＣＰＵ１０３は、ＣＴＣ１０５からの割込要求信号を受信して割込要求を受け付けると、図２７に示す遊技制御割込処理の実行を開始する。
【０１３１】
遊技制御割込処理を開始すると、ＣＰＵ１０３は、所定の電源断処理を実行することにより、電源基板１０から供給される電力が低下したときなどに所定のデータ保護処理等を実行可能とする（ステップＳ３１）。続いて、所定のスイッチ処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力される検出信号の状態を判定する（ステップＳ３２）。スイッチ処理では、スイッチ回路１０７を介して始動入賞口スイッチ７０から入力される始動入賞信号ＳＳがオン状態となっているか否かを判別する。始動入賞信号ＳＳがオン状態である場合には、タイマ値を「１」加算して始動入賞口スイッチタイマメモリ１１４に格納する。一方、始動入賞信号ＳＳがオフ状態である場合には、タイマ値をクリアする。
【０１３２】
次に、ＣＰＵ１０３は、ランダムＲ２００などの判定用乱数を更新する判定用乱数更新処理（ステップＳ３３）と、所定の表示用乱数を更新する表示用乱数更新処理（ステップＳ３４）と、を順次実行する。
【０１３３】
続いて、ＣＰＵ１０３は、カウント値列変更処理を実行する（ステップＳ３５）。
【０１３４】
図２８は、ステップＳ３５のカウント値列変更処理を示すフローチャートである。このカウント値列変更処理において、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられているカウント値一巡フラグをチェックするなどして、カウント値Ｃがカウンタ最終値である「６５５３５」までカウントアップされたか否かを判別する（ステップＳ５１）。カウント値一巡フラグがオフ状態である場合には（ステップＳ５１；Ｎｏ）、カウント値Ｃが最終値までカウントアップされていないものと判別して、そのままカウント値列変更処理を終了する。
【０１３５】
一方、カウント値一巡フラグがオン状態にある場合には（ステップＳ５１；Ｙｅｓ）、カウント値Ｃがカウンタ最終値までカウントアップされ、一巡したものと判別して、ユーザプログラム実行データエリアの１Ｆ９９ｈ番地の領域に記憶されているカウント値列変更方式選択データを読み出す。ＣＰＵ１０３は、この読み出したカウント値列変更方式選択データに基づいて、カウント値列を変更するか否かや、カウント値列を変更する場合には、第１のカウント値変更方式に従って変更するか、或いは第２のカウント値変更方式に従って変更するかを判別する（ステップＳ５２，及びＳ５５）。
【０１３６】
第１のカウント値列変更方式選択データ「０１ｂ」が記憶されている場合（ステップＳ５２；Ｙｅｓ）、ＣＰＵ１０３は、ランダムカウンタ１１１よりランダムＲ２００を抽出し（ステップＳ５３）、抽出したランダムＲ２００の値に基づいて、カウント値列の順序を変更するか否かを判別する（ステップＳ５４）。
【０１３７】
ステップＳ５４の処理にてカウント値列の順序を変更するものと判別されたときには（ステップＳ５４；Ｙｅｓ）、ステップＳ５６の処理へと進む。一方、カウント値列の順序を変更しないものと判別されたときには（ステップＳ５４；Ｎｏ）、ステップＳ５７の処理へと進む。
【０１３８】
第２のカウント値列変更方式選択データ「１０ｂ」が記憶されている場合（ステップＳ５５；Ｙｅｓ）、カウント値列変更データ「０１ｈ」をカウント値列変更レジスタ７４ａに書き込んで、カウント値列の順序の変更を指示する（ステップＳ５６）。
【０１３９】
一方、ステップＳ５２，及びＳ５５の処理にてＮｏと判別された場合、ＣＰＵ１０３は、プログラム実行データエリアの１Ｆ９９ｈ番地の領域に記憶されているカウント値列変更方式選択データが「００ｂ」であると判別して、カウント値列の順序を変更することなく、そのままステップＳ５７の処理へと進む。
【０１４０】
その後、ＣＰＵ１０３は、カウント値一巡フラグをクリアしてオフ状態とし（ステップＳ５７）、カウント値列変更処理を終了する。
【０１４１】
こうして初期値変更処理が終了した後、ＣＰＵ１０３は、特別図柄プロセス処理を実行する（ステップＳ３６）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１４２】
また、ＣＰＵ１０３は、普通図柄プロセス処理を実行する（ステップＳ３７）。普通図柄プロセス処理では、普通図柄表示器４０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選択されて実行される。普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、特別図柄コマンド制御処理（ステップＳ３８）と、普通図柄コマンド制御処理（ステップＳ３９）と、を順次実行する。これにより、ＣＰＵ１０３は、主基板１１から表示制御基板１２に対して表示制御コマンドを送ることにより、可変表示装置４の表示制御や普通図柄表示器４０の点灯制御を指示する。
【０１４３】
続いて、ＣＰＵ１０３は、所定の情報出力処理を実行することにより、各種出力データをＩ／Ｏポート１０４に含まれる各出力ポートに出力する（ステップＳ４０）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率可変情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。
【０１４４】
また、ＣＰＵ１０３は、所定の賞球処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力された検出信号に基づく賞球数の設定などを行い、払出制御基板１５に対して払出制御コマンドを出力可能とする（ステップＳ４１）。さらに、ＣＰＵ１０３は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ４２）。
【０１４５】
図２９は、ステップＳ３６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１０１）。ステップＳ１０１の処理において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。
【０１４６】
そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１０１；Ｙｅｓ）、入賞処理を実行する（ステップＳ１０２）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１０３；Ｎｏ）、入賞処理をスキップする。
【０１４７】
図３０は、ステップＳ１０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ１２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。
【０１４８】
始動入賞記憶数が「４」であるときには（ステップＳ１２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ１２１；Ｎｏ）、乱数値記憶回路７９に出力制御信号ＳＣを送出して、乱数値記憶回路７９を読出可能（イネイブル）状態に制御する（ステップＳ１２２）。
【０１４９】
続いて、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し（ステップＳ１２３）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ１２４）、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して、乱数値記憶回路７９を読出不能（ディセイブル）状態に制御する（ステップＳ１２５）。そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ１２６）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ１２７）。
【０１５０】
続いて、ＣＰＵ１０３は、フラグメモリ１１３に格納されている特別図柄プロセスフラグの値に基づいて、図２９に示すステップＳ１１０〜Ｓ１１８の９個の処理のいずれかを選択する。以下に、ステップＳ１１０〜Ｓ１１８の各処理について説明する。
【０１５１】
ステップＳ１１０の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「０」のときに実行される処理である。この処理において、ＣＰＵ１０３は、特図保留メモリ１１０が記憶している保留記憶数が「０」であるか否かを判別する。ここで、特図保留メモリ１１０において、保留番号「１」に対応した乱数値Ｒ等の各種データが記憶されていない場合には、保留記憶数が「０」であると判別される。保留記憶数が「０」であれば、表示制御基板１２を介して可変表示装置４上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「０」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「１」に更新する。
【０１５２】
ステップＳ１１１の大当り判定処理は、特別図柄プロセスフラグの値が「１」のときに実行される処理である。この処理において、ＣＰＵ１０３は、図３１に示すように、まず、特図保留メモリ１１０から保留番号「１」に対応して格納されている乱数値Ｒを読み出す（ステップＳ１４１）。この際、保留記憶数を「１」減算し、且つ、特図保留メモリ１１０の第２〜第４エントリ（保留番号「２」〜「４」）に格納された乱数値Ｒを１エントリずつ上位にシフトする（ステップＳ１４２）。
【０１５３】
続いて、ＣＰＵ１０３は、確率向上状態（確変中）であるか否かを判別し（ステップＳ１４３）、確変中ではなければ（ステップＳ１４３；Ｎｏ）、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図２４（Ａ）に示すような通常時大当り判定用テーブル１２１を設定する（ステップＳ１４４）。これに対して、確変中であれば（ステップＳ１４３；Ｙｅｓ）、図２４（Ｂ）に示すような確変時大当り判定用テーブル１２２を設定する（ステップＳ１４５）。
【０１５４】
ＣＰＵ１０３は、ステップＳ１４１の処理にて読み出した乱数値Ｒに基づき、ステップＳ１４４又はＳ１４５にて設定した大当り判定用テーブル１２１又は１２２を用いて特図ゲームの表示結果を大当りとするか否かを判定する（ステップＳ１４６）。そして、大当りとすることに決定した場合には（ステップＳ１４６；Ｙｅｓ）、フラグメモリ１１３に設けられた大当り状態フラグをオン状態にセットし（ステップＳ１４７）、ハズレとすることに決定した場合には（ステップＳ１４６；Ｎｏ）、大当り状態フラグをクリアしてオフ状態とする（ステップＳ１４８）。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「２」に更新する（ステップＳ１４９）。
【０１５５】
図２９に示すステップＳ１１２の確定図柄決定処理は、特別図柄プロセスフラグの値が「２」のときに実行される処理である。この処理において、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置４による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「３」に更新する。
【０１５６】
ステップＳ１１３の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「３」のときに実行される処理である。この処理において、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップＳ１１２の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、ＣＰＵ１０３は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「４」に更新する。
【０１５７】
ステップＳ１１４の可変表示指令処理は、特別図柄プロセスフラグの値が「４」のときに実行される処理である。この処理において、ＣＰＵ１０３は、可変表示装置４において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップＳ１１２の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップＳ１１３の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板１２に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「５」に更新する。
【０１５８】
ステップＳ１１５の可変表示停止時処理は、特別図柄プロセスフラグの値が「５」のときに実行される処理である。この処理において、ＣＰＵ１０３は、主基板１１から表示制御基板１２に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板１２に対して送出可能に設定する。また、パチンコ遊技機１が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機１における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「６」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「０」に更新する。
【０１５９】
ステップＳ１１６の大入賞口開放前処理は、特別図柄プロセスフラグの値が「６」のときに実行される処理である。この処理において、ＣＰＵ１０３は、大入賞口としての特別可変入賞球装置７を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置７を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「７」に更新する。
【０１６０】
ステップＳ１１７の大入賞口開放中処理は、特別図柄プロセスフラグの値が「７」のときに実行される処理である。この処理において、ＣＰＵ１０３は、開成された特別可変入賞球装置７への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、１回の大当りについて、特別可変入賞球装置７の開成回数をカウントし、開成回数が例えば１６回に達していれば、特定遊技状態（大当り遊技状態）を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「８」に更新する。一方、開成回数が１６回に達していなければ、特別可変入賞球装置７を一旦閉成した後、所定時間が経過するのを待って再度開成する。
【０１６１】
ステップＳ１１８の大当り終了処理は、特別図柄プロセスフラグの値が「８」のときに実行される処理である。この処理において、ＣＰＵ１０３は、表示制御基板１２に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「０」に更新する。
【０１６２】
以上説明したように、この実施の形態によれば、カウンタ７３は、第１のセレクタ７１から入力される周期Ｔの基準クロック信号Ｓ０がローレベルからハイレベルに立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…においてカウント値Ｃを更新し、ラッチ信号出力回路７８は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、遅延回路７２が基準クロック信号Ｓ０をΔＴ（≠ｎＴ）だけ遅延させて生成した遅延クロック信号ＳＤに同期させ、タイミングＴ１１においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路７９に出力する。そして、乱数値記憶回路７９は、この更新されたカウント値Ｃを、ラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとして記憶する。
【０１６３】
このため、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができ、この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。
【０１６４】
また、ＣＰＵ１０３は、パチンコ遊技機１に電力が供給され、遊技制御メイン処理が開始された後、タイマ割込処理の実行を許可してループ処理に移行する前に、乱数回路設定処理を行うため、限られた割り込み処理時間（例えば２ミリ秒）の間で乱数発生のための処理を開始・終了する必要はなくなり、遊技制御用マイクロプロセッサ１００の処理負担の増加を防止することができる。さらに、乱数回路１７がＣＰＵ１０３とともに遊技制御用マイクロプロセッサ１００に内蔵されているため、主基板１１のスペースを確保することができ、また、不正基板の設置等の偽造を困難にすることができる。
【０１６５】
なお、好適には、乱数回路設定処理は、遊技状態復旧処理の実行後又はＲＡＭ１０２のクリアや所定の作業領域に対する初期設定などの初期化処理の実行後、タイマ割込処理の実行を許可してループ処理に移行する前に、実行されることが望ましい。
【０１６６】
また、ＣＰＵ１０３は、乱数回路１７が発生するランダムＲの値を用いて特図ゲームおける表示結果を大当りとするか否かを決定するため、ＲＯＭ１０１等に記憶するプログラムの容量を削減することができる。
【０１６７】
さらに、ランダムＲの値は、乱数回路１７にて更新されるので、ソフトウェアで更新するものに比べて、ＲＯＭ１０１等が記憶するプログラムの容量を少なくすることできる。
【０１６８】
また、乱数値記憶回路７９に記憶されているランダムＲの値を、乱数回路設定処理によりなされた設定に従って、更新させることができるため、パチンコ遊技機１毎に異なる設定を行うことで、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１６９】
より詳細には、ＣＰＵ１０３は、ユーザがパチンコ遊技機１毎に適宜選択したカウンタ初期値、基準クロック信号Ｓ０として用いるクロック信号を乱数回路１７に設定した後、乱数回路１７の動作を開始させる。これにより、乱数回路１７は、ＣＰＵ１０３により設定されたカウンタ初期値及び基準クロック信号Ｓ０として設定されたクロック信号に基づいて、乱数値記憶回路７９に格納されているランダムＲの値を更新するため、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１７０】
さらに、カウント値列の順序を変更させることにより、乱数値記憶回路７９に入力されるカウント値のランダム性が高まり、その結果、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１７１】
また、カウント値列変更回路７４が、ＣＰＵ１０３からのカウント値列の順序変更の要求を受け付けたことに応答して、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」が書き込まれたカウント値列変更レジスタ７４ａを初期化するので、カウント値列変更回路７４から乱数値記憶回路７９へと供給されるカウント値列が連続的に変更されるといった不具合を防止することができる。
【０１７２】
さらに、カウント値列変更レジスタ７４ａが初期化された後、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」をカウント値列変更レジスタ７４ａに再度書き込むことにより、変更したカウント値列の順序をさらに変更することができる。
【０１７３】
また、ＣＰＵ１０３は、リセットコントローラ１０９によりシステムリセットされるまで、クロック信号設定データが書き込まれた基準クロック信号指定レジスタ７１ａ，及びカウンタ初期値設定データが書き込まれたカウンタ初期値設定レジスタ７３ａを書込不能に制御して乱数回路１７に設定されたカウンタ初期値や、基準クロック信号Ｓ０として用いられるクロック信号を変更不能にする。これにより、悪質な遊技客がカウンタ初期値や、基準クロック信号Ｓ０を変更して乱数値記憶回路７９から読み出されるランダムＲの値と大当り判定値とが一致するタイミングを自在に設定し、大当りを頻発させるといった不正行為を防止することができる。
【０１７４】
さらに、ＣＰＵ１０３は、乱数回路１７にカウンタ初期値を設定し、クロック信号、及びラッチ信号を指定した後に、乱数回路１７を起動させるため、電力の供給開始後、カウンタ初期値や基準クロック信号Ｓ０として用いるクロック信号の設定を行う前に、この乱数回路１７から乱数が発生してしまうといった不具合を防止することができる。
【０１７５】
また、リセットコントローラ１０９によりシステムリセットされたときは、動作開始レジスタ８０ａに動作開始データ「８０ｈ」を書き込むことにより、乱数回路１７を再度起動させることができる。
【０１７６】
ＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことを検出すると、入賞処理を実行する。
【０１７７】
この入賞処理において、ＣＰＵ１０３は、乱数値記憶回路７９に出力制御信号ＳＣを送出して乱数値記憶回路７９を読出可能（イネイブル）状態に制御した後、乱数値記憶回路７９から乱数値Ｒを読み出す。そして、ＣＰＵ１０３は、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して乱数値記憶回路７９を読出不能（ディセイブル）状態に制御した後、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。
【０１７８】
このように、ＣＰＵ１０３が乱数値Ｒを読み出すときのみ、乱数値記憶回路７９を読出可能状態に制御することにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０３は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路７９から乱数値Ｒを読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。
【０１７９】
なお、乱数回路１７は、始動入賞口スイッチ７０から出力された始動入賞信号ＳＳをラッチ信号出力回路７８に直接入力するのではなく、一旦タイマ回路７６に入力して、始動入賞信号ＳＳの入力時間を計測し、計測した時間が予め設定された時間（３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に入力する。このため、パチンコ遊技機１は、ラッチ信号出力回路７８がノイズの影響等により誤って乱数値記憶回路７９にラッチ信号ＳＬを出力することを防止することができる。また、タイマ回路７６には、２回のタイマ割込処理の実行間「４ｍｓ」よりも短い「３ｍｓ」が設定されているため、ＣＰＵ１０３が乱数値記憶回路７９から読み出した乱数値Ｒが前回の入賞時に読み出した乱数値Ｒの値と同じ値となることを防止することができる。
【０１８０】
また、乱数値記憶回路７９は、ラッチ信号出力回路７８からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロコンピュータ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路７９に記憶されている乱数値Ｒが更新されているときに、ＣＰＵ１０３により乱数値記憶回路７９から乱数値Ｒが読み出されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの更新を確実且つ安定的に行うことができる。
【０１８１】
さらに、乱数値記憶回路７９は、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号出力回路７８から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ１００が乱数値記憶回路７９から乱数値Ｒを読み出しているときに、乱数値記憶回路７９に記憶されている乱数値Ｒが更新されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。
【０１８２】
なお、本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１８３】
上記実施の形態において、始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号ＳＳを主基板１１と乱数回路１７とに出力し、そして、乱数回路１７は、タイマ回路７６において、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に出力していた。
【０１８４】
しかしながら、本発明は、これに限定されず、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ出力してもよい。この場合、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域には、ラッチ信号選択データ「０２ｈ」が記憶されており、ラッチ信号指定レジスタ７８ａには、ラッチ信号指定データ「１０ｂ」が書き込まれる。そして、主基板１１に搭載されているＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたことに基づいて、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込む。
【０１８５】
このような変形例１に係る遊技機について、以下図面を参照して説明する。図３２は、この変形例１に係る乱数回路１７の動作（作用）を説明するためのタイミングチャートである。
【０１８６】
図３２（Ａ）に示すように、第１のセレクタ７１は、例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…においてローレベルからハイレベルに立ち上がる基準クロック信号Ｓ０を遅延回路７２とカウンタ７３とに出力する。
【０１８７】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０をΔＴ（≠ｎＴ：ｎは整数）（この実施の形態ではΔＴ＝１／２Ｔ）だけ遅延させて、図３２（Ｂ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…においてローレベルからハイレベルに立ち上がる周期Ｔの遅延クロック信号ＳＤを生成してラッチ信号出力回路７８のクロック端子ＣＫへと出力する。
【０１８８】
そして、カウンタ７３は、図３２（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路７８は、入力端子Ｄから入力される図３２（Ｄ）に示すカウント値取込信号を、遅延回路７２からクロック端子ＣＫへと入力される遅延クロック信号ＳＤの立ち上がりエッヂに同期させて、図３２（Ｅ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【０１８９】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶することにより、図３２（Ｆ）に示すように、記憶する乱数値Ｒを更新する。
【０１９０】
このようにして、乱数回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。
【０１９１】
また、この変形例において、図２２に示すフラグメモリ１１３には、上述したフラグに加えて、乱数値読出フラグが設けられている。この乱数値読出フラグは、カウント値取込データ「０１ｈ」がカウント値取込レジスタ７５ａに書き込まれたときにオン状態にセットされ、乱数値記憶回路７９から乱数値Ｒが読み出されるとクリアされてオフ状態となる。
【０１９２】
図３３は、この変形例において、ステップＳ３６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた乱数値読出フラグがオンとなっているか否かを判別する（ステップＳ２０１）。
【０１９３】
乱数値読出フラグがオフであるときには（ステップＳ２０１；Ｎｏ）、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ２０２）。ステップＳ２０２の処理において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。
【０１９４】
そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ２０２；Ｙｅｓ）、入賞処理を実行する（ステップＳ２０３）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ２０２；Ｎｏ）、入賞処理をスキップする。
【０１９５】
図３４は、ステップＳ２０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ２２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。
【０１９６】
始動入賞記憶数が「４」であるときには（ステップＳ２２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ２２１；Ｎｏ）、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込んで、カウント値取込回路７５からカウント値取込信号を出力させる（ステップＳ２２２）。その後、ＣＰＵ１０３は、乱数値読出フラグをオン状態にセットする（ステップＳ２２３）。
【０１９７】
また、ステップＳ２０１の処理にて乱数値読出フラグがオンであるときには（ステップＳ２０１；Ｙｅｓ）、乱数値読出処理を実行する（ステップＳ２０４）。
【０１９８】
図３５は、ステップＳ２０４の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、ＣＰＵ１０３は、まず、乱数値記憶回路７９に出力制御信号ＳＣを送出して、乱数値記憶回路７９を読出可能（イネイブル）状態に制御する（ステップＳ２３１）。続いて、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し（ステップＳ２３２）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ２３３）、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して、乱数値記憶回路７９を読出不能（ディセイブル）状態に制御する（ステップＳ２３４）。
【０１９９】
そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ２３５）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ２３６）。この後、ＣＰＵ１０３は、乱数値読出フラグをクリアしてオフ状態とする（ステップＳ２３７）。
【０２００】
以上説明したように、この変形例１によれば、カウンタ７３は、第１のセレクタ７１から入力される周期Ｔの基準クロック信号Ｓ０がローレベルからハイレベルに立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。
【０２０１】
そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ送出する。主基板１１のＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別して、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５に書き込んで、カウント値取込回路７５からカウント値取込信号を送出させる。
【０２０２】
カウント値取込回路７５から出力されたカウント値取込信号は、ラッチ信号出力回路７８の入力端子Ｄへと入力される。ラッチ信号出力回路７８は、この入力端子Ｄに入力されるカウント値取込信号を、遅延回路７２が基準クロック信号Ｓ０をΔＴ（≠ｎＴ）だけ遅延させて生成した遅延クロック信号ＳＤに同期させ、タイミングＴ１１においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路７９に出力する。
【０２０３】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶する。
【０２０４】
この後、最初に行われるタイマ割込処理において、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。
【０２０５】
このようにして、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができ、この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。
【０２０６】
また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込むため、パチンコ遊技機１は、始動入賞口スイッチ７０から乱数回路１７へ始動入賞信号ＳＳを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。
【０２０７】
さらに、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別するため、パチンコ遊技機１は、ノイズの影響等により誤ってカウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれることを防止することができる。
【０２０８】
また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路７９から乱数値Ｒを読み出すため、この読み出した乱数値Ｒが前回読み出した乱数値Ｒと同じ値になることを防止することができる。
【０２０９】
また、基準クロック信号Ｓ０をカウンタ７３とラッチ信号出力回路７８のクロック端子Ｃとに入力し、カウント値Ｃの更新とラッチ信号ＳＬの出力とを同一タイミングで行った後、ラッチ信号ＳＬを遅延回路に入力して遅延させることにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。この変形例２に係る乱数回路について以下図面を参照して説明する。
【０２１０】
図３６は、変形例２に係る乱数回路２７の構成を示すブロック図である。なお、乱数回路２７において、上記実施の形態に係る乱数回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２１１】
乱数回路２７は、図３６に示すように、第１のセレクタ７１と、遅延回路７２と、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２１２】
ラッチ信号出力回路７８は、入力端子Ｄが第２のセレクタ７７の出力端子に、クロック端子ＣＫが第１のセレクタ７１の出力端子に接続されており、入力端子Ｄから入力される始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力端子Ｑから出力する。
【０２１３】
遅延回路７２は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬを、基準クロック信号Ｓ０の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延ラッチ信号ＳＡ生成する。遅延回路７２は、生成した遅延ラッチ信号ＳＡを乱数値記憶回路７９に出力する。
【０２１４】
図３７は、乱数回路２７の動作を説明するためのタイミングチャートである。
【０２１５】
第１のセレクタ７１は、図３７（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０をカウンタ７３とラッチ信号出力回路７８とに出力する。
【０２１６】
カウンタ７３は、図３７（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、入力端子Ｄから入力される図３７（Ｃ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、図３７（Ｄ）に示すように、タイミングＴ１２においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを遅延回路７２に出力する。
【０２１７】
遅延回路７２は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬをΔＴ（≠ｎＴ：ｎは整数）（この変形例２ではΔＴ＝１／２Ｔ）だけ遅延させて、図３７（Ｄ）に示すように、タイミングＴ１３においてローレベルからハイレベルに立ち上がる遅延ラッチ信号ＳＡを生成して乱数値記憶回路７９に出力する。
【０２１８】
そして、乱数値記憶回路７９は、図３７（Ｅ）に示すように、遅延回路７２から入力される遅延ラッチ信号ＳＡに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２１９】
これにより、乱数回路２７は、タイミングＴ１０，Ｔ１２，Ｔ１４において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１２，Ｔ１４とは異なるタイミングＴ１３において、遅延ラッチ信号ＳＡを出力することができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。
【０２２０】
また、上記実施の形態及び変形例１において、カウンタ７３に基準クロック信号Ｓ０を入力してカウント値Ｃを更新していた。しかしながら、本発明は、これに限定されず、カウンタ７３に入力するクロック信号は任意であり、例えば基準クロック信号Ｓ０を分周して生成した分周クロック信号ＳＢをカウンタ７３に入力してカウント値Ｃを更新してもよく、また、基準クロック信号Ｓ０と分周クロック信号ＳＢとを論理積演算することにより得られるクロック信号をカウンタ７３に入力してカウント値Ｃを更新してよい。この変形例に係る乱数回路について以下図面を参照して説明する。
【０２２１】
図３８は、変形例２に係る乱数回路３７の構成を示すブロック図である。なお、乱数回路３７において、上記実施の形態に係る乱数回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２２２】
乱数回路３７は、図３８に示すように、第１のセレクタ７１と、遅延回路７２と、ＡＮＤ回路７２ａと、分周回路７２ｂと、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２２３】
分周回路７２ｂは、第１のセレクタ７１から入力される基準クロック信号Ｓ０を分周して分周クロック信号ＳＢを生成し、生成した分周クロック信号ＳＢをＡＮＤ回路７２ａに出力する。
【０２２４】
ＡＮＤ回路７２ａは、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢとを論理積演算して論理積クロック信号Ｓ１を生成し、生成した論理積クロック信号Ｓ１を遅延回路７２とカウンタ７３とに出力する。
【０２２５】
遅延回路７２は、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１を、この論理積クロック信号Ｓ１の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延論理積クロック信号Ｓ２を生成する。遅延回路７２は、生成した遅延論理積クロック信号Ｓ２をラッチ信号出力回路７８に出力する。
【０２２６】
図３９は、乱数回路３７の動作を説明するためのタイミングチャートである。
【０２２７】
第１のセレクタ７１は、図３９（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとに出力する。
【０２２８】
分周回路７２ｂは、図３９（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０を２分周して、タイミングＴ１０，Ｔ１４，…においてローレベルからハイレベルに立ち上がる周期２Ｔの分周クロック信号ＳＢを生成してＡＮＤ回路７２ａに出力する。
【０２２９】
ＡＮＤ回路７２ａは、図３９（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢと論理積演算して、論理積クロック信号Ｓ１を生成して遅延回路７２とカウンタ７３とに出力する。
【０２３０】
遅延回路７２は、図３９（Ｄ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１を、１／２周期だけ遅延させて、遅延論理積クロック信号Ｓ２を生成してラッチ信号出力回路７８のクロック端子ＣＫに出力する。
【０２３１】
カウンタ７３は、図３９（Ｅ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、図３９（Ｇ）に示すように、入力端子Ｄから入力される図３９（Ｆ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、タイミングＴ１２においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを乱数値記憶回路７９に出力する。
【０２３２】
そして、乱数値記憶回路７９は、図３９（Ｈ）に示すように、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２３３】
これにより、乱数回路３７は、タイミングＴ１０，Ｔ１４，Ｔ１８において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１４，Ｔ１８とは異なるタイミングＴ１２において、ラッチ信号ＳＬを出力することができる。
【０２３４】
また、図４０は、変形例４に係る乱数回路４７の構成を示すブロック図である。なお、乱数回路４７において、上記実施の形態に係る乱数回路１７，上記変形例２に係る乱数回路２７及び変形例３に係る乱数回路３７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２３５】
乱数回路４７は、図４０に示すように、第１のセレクタ７１と、遅延回路７２と、ＡＮＤ回路７２ａと、分周回路７２ｂと、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２３６】
ラッチ信号出力回路７８は、入力端子Ｄが第２のセレクタ７７の出力端子に、クロック端子ＣＫがＡＮＤ回路７２ａの出力端子に接続されており、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力端子Ｑから出力する。
【０２３７】
図４１は、乱数回路４７の動作を説明するためのタイミングチャートである。
【０２３８】
第１のセレクタ７１は、図４１（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとに出力する。
【０２３９】
分周回路７２ｂは、図４１（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０を２分周して、タイミングＴ１０，Ｔ１４，…においてローレベルからハイレベルに立ち上がる周期２Ｔの分周クロック信号ＳＢを生成してＡＮＤ回路７２ａに出力する。
【０２４０】
ＡＮＤ回路７２ａは、図４１（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢと論理積演算して、論理積クロック信号Ｓ１を生成してカウンタ７３とラッチ信号出力回路７８とに出力する。
【０２４１】
カウンタ７３は、図４１（Ｄ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、図４１（Ｆ）に示すように、入力端子Ｄから入力される図４１（Ｅ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに同期させ、タイミングＴ１４においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを遅延回路７２に出力する。
【０２４２】
遅延回路７２は、図４１（Ｇ）に示すように、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬを１／２周期だけ遅延させて、タイミングＴ１６においてローレベルからハイレベルに立ち上がる遅延ラッチ信号ＳＡを生成して乱数値記憶回路７９に出力する。
【０２４３】
そして、乱数値記憶回路７９は、図４１（Ｈ）に示すように、遅延回路７２から入力される遅延ラッチ信号ＳＡに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２４４】
これにより、乱数回路４７は、タイミングＴ１０，Ｔ１４，Ｔ１８において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１４，Ｔ１８とは異なるタイミングＴ１６において、遅延ラッチ信号ＳＡを出力することができる。
【０２４５】
上記変形例２及び３に係る乱数回路３７及び４７は、上記実施の形態に係る乱数回路１７及び上記変形例１に係る乱数回路２７の場合に比べて、カウント値Ｃの更新タイミングとラッチタイミングとのずれを大きくすることができる。この結果、パチンコ遊技機１は、乱数値の取得をより確実且つ安定的に行うことができる。
【０２４６】
さらに、上記実施の形態及び変形例において、乱数回路１７，２７，３７及び４７は、同一周期のクロック信号をカウンタ７３とラッチ信号出力回路７８とにそれぞれ入力していたが、本発明は、これに限定されず、乱数回路１７，２７，３７及び４７は、カウンタ７３とラッチ信号出力回路７８とにそれぞれ異なる周期のクロック信号を入力してもよい。
【０２４７】
この場合、例えば乱数回路を図４２，図４３に示すような構成とし、周期Ｔの基準クロック信号Ｓ０をカウンタ７３に、この基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとで間引くことにより得られる周期２Ｔの論理積クロック信号Ｓ１又は遅延論理積クロック信号Ｓ２をラッチ信号出力回路７８に、それぞれ入力すればよい。
【０２４８】
このとき、乱数値記憶回路７９に記憶される乱数値Ｒは奇数若しくは偶数のいずれか一方のみとなるため、大当たり判定用デーブルには、これに合わせて奇数若しくは偶数のみからなる大当り判定値を格納しておく必要がある。
【０２４９】
また、上記実施の形態のように乱数回路１７と始動入賞口スイッチ７０とが接続されている構成では、始動入賞口スイッチ７０から乱数回路１７へと入力される始動入賞信号ＳＳを、ラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力する。一方、上記変形例のように乱数回路１７と始動入賞口スイッチ７０とが接続されていない構成では、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込んで、カウント値取込回路７５からカウント値取込信号を出力させ、このカウント値取込信号をラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力する。
【０２５０】
このように、パチンコ遊技機１の構成に応じて、ユーザは、始動入賞信号ＳＳをラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力するか、或いは、カウント値取込信号をラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力するかを選択することができる。このため、様々な構成の遊技機に対応することができる。
【０２５１】
また、上記の実施の形態において、乱数値記憶回路７９から読み出したランダムＲの値を、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数として用いるものとして説明した。しかしながら、本発明は、これに限定されず、この読み出したランダムＲの値を、何に用いるかは任意であり、ハズレ時にリーチするか否かを決定するリーチ判定用の乱数、特別図柄及び飾り図柄の可変表示に用いる可変表示パターンを決定するための表示用の乱数、大当り時における特別図柄の確定図柄を決定するための表示用の乱数、ハズレ時における特別図柄の確定図柄を決定するための表示用の乱数、大当りを生じさせる確率が向上している高確率状態（特別遊技状態）とするか否かを決定する確変判定用の乱数や、普通図柄表示器４０による普通図ゲームにおける表示結果を当りとするか否かを決定する普通図当り判定用の乱数などに用いてもよい。
【０２５２】
さらに、遊技制御用マイクロプロセッサ１００に乱数回路１７を複数内蔵して、複数あるうちの一の乱数回路１７から発生する乱数を、例えば特図ゲームの大当り判定に用い、その他の乱数回路１７から発生する乱数を、普通図ゲームの当り判定に用いてもよい。このようにすれば、上記実施の形態における遊技制御用マイクロプロセッサ１００以上に、その処理負担を低減することができる。
【０２５３】
逆に、ここに挙げた乱数の全てを乱数回路１７を用いて更新する必要はなく、一部の乱数を乱数回路１７を用いずに更新してもよい。例えば、これらの乱数のうちの一部を、遊技制御割込処理中に所定のプログラムを実行することによって、更新してもよく、また、リフレッシュレジスタを用いた乱数の更新方式を併用してもよい。さらに、乱数値記憶回路７９から読み出したランダムＲの値と、遊技制御割込処理中に所定のプログラムを実行することによって更新した乱数の値及び／又はリフレッシュレジスタを用いて更新した乱数の値と、を加算、減算、積算、乗算、除算するなど、演算して得られた値を、大当り、リーチ、可変パターン等の決定用の乱数として用いてもよい。
【０２５４】
上記の実施の形態において、ＣＰＵ１０３は、遊技制御メイン処理において、ステップＳ８による遊技状態復旧処理又はＳ９による初期化処理の後、ステップＳ１１によるＣＴＣ１０５によるタイマ割込みのための設定をする前に、乱数回路設定処理を実行していたが、本発明は、これに限定されず、電力供給が開始された後、ループ処理に移行する前であれば任意であり、例えば、ステップＳ１にて割込禁止に設定した直後に行ってもよく、ステップＳ２にて割込モードをモード２に設定した直後に行ってもよい。また、ステップＳ３にてスタックポインタにスタックポインタ指定アドレスを設定した直後、ステップＳ４にてＣＴＣ１０５などのレジスタ設定を行った直後や、ステップＳ１１にてタイマ割込みのための設定をした直後に行ってもよい。
【０２５５】
上記実施の形態において、乱数回路１７は、基準クロック信号Ｓ０をカウンタ７３に入力する共に、遅延回路７２に入力して遅延クロック信号ＳＤを生成し、この生成した遅延クロック信号ＳＤをラッチ信号出力回路７８のクロック端子Ｃに入力することにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせていた。しかしながら、本発明は、これに限定されず、乱数回路１７は、基準クロック信号Ｓ０をラッチ信号出力回路７８のクロック端子Ｃに入力し、遅延クロック信号ＳＤをカウンタ７３に入力してもよい。
【０２５６】
さらに、上記実施の形態において、カウンタ７３は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ７３に限定されず、疑似乱数発生回路であってもよい。また、カウンタ７３のカウント値ＣのビットデータＣ０〜Ｃ１５の出力端子と、乱数値記憶回路７９のカウント値ＣのビットデータＣ０〜Ｃ１５の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路７９に入力されるカウント値Ｃのランダム性を高めることができる。
【０２５７】
また、上記実施の形態において、乱数値記憶回路７９は、ＡＮＤ回路２０１，２０３やＯＲ回路２３０〜２４５などの論理回路を用いてラッチ信号ＳＬ及び出力制御信号ＳＣの受信制御，乱数値Ｒの出力制御などのイネイブル／ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路７９は、Ｉ／Ｏポート１０４やラッチ信号出力回路７８との間にＦＥＴ（Field Effect Transistor）などのスイッチング素子を設け、ラッチ信号ＳＬや出力制御信号ＳＣの入力に応答して、Ｉ／Ｏポート１０４やラッチ信号出力回路７８との経路を導通、遮断することにより、ラッチ信号ＳＬや出力制御信号ＳＣのイネイブル／ディセイブル制御を行ってもよい。
【０２５８】
さらに、上記実施の形態において、タイマ回路７６は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、第１のセレクタ７１からの基準クロック信号Ｓ０の入力に応答して、タイマ値をアップカウント又はダウンカウントして行き、タイマ値が所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定してラッチ信号出力回路７８に出力するものであった。しかしながら、本発明は、これに限定されず、タイマ回路７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に出力するものであれば任意である。
【０２５９】
また、上記実施の形態において、タイマ回路７６は、基準クロック信号Ｓ０を用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路７６は、基準クロック信号Ｓ０を分周したクロック信号や、第１のセレクタ７１とは異なるクロック信号出力回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路７６には、所定の時間として３ｍｓが設定されていたが、本発明は、これに限定されず、２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間であれば任意に設定可能である。
【０２６０】
さらに、上記実施の形態において、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、ＣＰＵ１０３は、３回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路７６には、３回のタイマ割込処理の実行時間である６ｍｓよりも短い時間を設定すればよい。
【０２６１】
また、上記実施の形態において、遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御するパチンコ遊技機であった。
【０２６２】
しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段（例えば始動玉検出器）の検出により、遊技者にとって不利な第２の状態から遊技者にとって有利な第１の状態となる始動動作（例えば開放動作）を行う可変入賞装置（例えば可変入賞球装置）を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段（例えば特定玉検出器）の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第１の状態に制御する特定遊技状態（例えば大当り遊技状態）を発生させるパチンコ遊技機であってもよい。
【０２６３】
また、本発明の遊技機は、特別領域（例えば特別装置作動領域）に設けられた特別検出手段（例えば特定球検出スイッチや特別領域スイッチ）で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域（例えば作動入賞口や始動入賞装置における始動口）に設けられた始動検出手段（例えば作動球検出スイッチや始動口スイッチ）により遊技球が検出されたことに基づいて、特別可変入賞装置（例えば大入賞口）を遊技者にとって不利な状態（例えば閉鎖状態）から遊技者にとって有利な状態（例えば開放状態）に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。
【０２６４】
さらに、本発明の遊技機は、図４４に示す、１ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置（例えば可変表示装置１００２）の表示結果が導出表示されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン（例えばスロットマシン１０００）であってもよい。図４４に示すスロットマシン１０００は、本発明の始動入賞信号出力手段として、遊技者によりスタートレバー１０１１が操作されたことに基づいて所定の始動信号を遊技制御用ＣＰＵ（例えば主基板）や乱数回路（例えば乱数回路）に出力する図示しないスタートスイッチを備えている。なお、図４４に示す液晶表示器１００１は、演出手段として機能するものである。
【０２６５】
また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うＣＲ式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、ＬＣＤ等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。
【０２６６】
さらに、図１，図２，及び図４４に示した装置構成、図３，図４，図２２，図３２，図３６，図３８，図４０，図４２，及び図４３に示すブロック構成、図５〜図７，図９，及び図１４に示したレジスタ構成、図６，図１０，及び図１８〜図２１に示すデータ構成、図８，図２４に示すテーブル構成、図１３，図１５，図３２，図３７，図３９，及び図４１に示すタイミングチャート構成、及び図２５〜図３１，及び図３３〜図３５に示すフローチャート構成は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。
【０２６７】
また、パチンコ遊技機１の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。
【０２６８】
そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。
【０２６９】
また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。
【図面の簡単な説明】
【０２７０】
【図１】本発明の実施の形態におけるパチンコ遊技機の正面図である。
【図２】本発明の実施の形態におけるパチンコ遊技機の背面図である。
【図３】主基板における回路構成等を示すブロック図である。
【図４】図３に示す乱数回路の構成例を示すブロック図である。
【図５】（Ａ）は、基準クロック信号指定レジスタの構成例を示す図であり、（Ｂ）は、基準クロック信号指定データの説明図である。
【図６】図４に示すカウンタ初期値設定レジスタの構成例を示す図である。
【図７】図４に示すカウント値列変更レジスタの構成例を示す図である。
【図８】ビットスクランブルパターン決定用テーブルの構成例を示す図である。
【図９】図４に示すカウント値取込レジスタの構成例を示す図である。
【図１０】ラッチ信号指定データの説明図である。
【図１１】図４に示す乱数値記憶回路の構成例を示す回路図である。
【図１２】乱数値記憶回路のＯＲ回路の出力端子とＩ／Ｏポートとの接続を説明するための図である。
【図１３】乱数値記憶回路の動作を説明するためのタイミングチャートである。
【図１４】図４に示す動作開始レジスタの構成例を示す図である。
【図１５】乱数回路の動作を説明するためのタイミングチャートである。
【図１６】遊技制御用マイクロプロセッサにおけるアドレスマップの一例を示す図である。
【図１７】ＲＯＭにおけるアドレスマップの一例を示す図である。
【図１８】基準クロック信号選択データの説明図である。
【図１９】ラッチ信号選択データの説明図である。
【図２０】カウンタ初期値選択データの説明図である。
【図２１】カウント値列変更方式選択データの説明図である。
【図２２】遊技制御用マイクロコンピュータの構成例を示すブロック図である。
【図２３】ランダムカウンタによりカウントされるカウンタ値列変更決定用乱数を示す図である。
【図２４】大当り判定用テーブルの構成例を示す図である。
【図２５】遊技制御メイン処理を示すフローチャートである。
【図２６】図２５における乱数回路設定処理を示すフローチャートである。
【図２７】遊技制御割込処理を示すフローチャートである。
【図２８】図２７におけるカウント値列変更処理を示すフローチャートである。
【図２９】特別図柄プロセス処理を示すフローチャートである。
【図３０】図２９における入賞処理の詳細を示すフローチャートである。
【図３１】図２９における大当り判定処理の詳細を示すフローチャートである。
【図３２】変形例１における乱数回路の動作を説明するためのタイミングチャートである。
【図３３】図２９に示す特別図柄プロセス処理の変形例を示すフローチャートである。
【図３４】図３３における入賞処理の詳細を示すフローチャートである。
【図３５】図３３における乱数値読出処理の詳細を示すフローチャートである。
【図３６】変形例２における乱数回路の構成を示すブロック図である。
【図３７】図３６に示す乱数回路の動作を説明するためのタイミングチャートである。
【図３８】変形例３における乱数回路の構成を示すブロック図である。
【図３９】図３８に示す乱数回路の動作を説明するためのタイミングチャートである。
【図４０】変形例４における乱数回路の構成を示すブロック図である。
【図４１】図４０に示す乱数回路の動作を説明するためのタイミングチャートである。
【図４２】変形例５における乱数回路の構成を示すブロック図である。
【図４３】変形例６における乱数回路の構成を示すブロック図である。
【図４４】スロットマシンの正面図である。
【符号の説明】
【０２７１】
１ … パチンコ遊技機
２ … 遊技盤
３ … 遊技機用枠
４ … 可変表示装置
６ … 普通可変入賞球装置
７ … 特別可変入賞球装置
８Ｌ，８Ｒ… スピーカ
９ … 遊技効果ランプ
１０ … 電源基板
１１ … 主基板
１２ … 表示制御基板
１３ … 音声制御基板
１４ … ランプ制御基板
１５ … 払出制御基板
１６ … 情報端子基板
１７ … 乱数回路
２１，２２ … ソレノイド
２７，３７ … 乱数回路
４０ … 普通図柄表示器
４７,５７,６７ … 乱数回路
７０ … 始動入賞口スイッチ
７１ … 第１のセレクタ
７１ａ… 基準クロック信号指定レジスタ
７２ … 遅延回路
７２ａ… ＡＮＤ回路
７２ｂ… 分周回路
７３ … カウンタ
７３ａ… カウンタ初期値設定レジスタ
７４ … カウント値列変更回路
７４ａ… カウント値列変更レジスタ
７４ｂ… ビットスクランブルパターン選択回路
７４ｃ… ビットスクランブル回路
７４ｄ… ビットスクランブルパターン決定用テーブル
７５ … カウント値取込回路
７５ａ… カウント値取込レジスタ
７６ … タイマ回路
７７ … 第２のセレクタ
７７ａ… ラッチ信号指定レジスタ
７８ … ラッチ信号出力回路
７９ … 乱数値記憶回路
８０ … 動作開始回路
８０ａ… 動作開始レジスタ
１００ … 遊技制御用マイクロプロセッサ
１０１ … ＲＯＭ
１０２ … ＲＡＭ
１０３ … ＣＰＵ
１０４ … Ｉ／Ｏポート
１０５ … ＣＴＣ
１０６ … クロック回路
１０７ … スイッチ回路
１０８ … ソレノイド回路
１０９ … リセットコントローラ
１１０ … 特図保留メモリ
１１１ … ランダムカウンタ
１１２ … 大当り判定用テーブルメモリ
１１３ … フラグメモリ
１１４ … 始動入賞口スイッチタイマメモリ
１２１ … 通常時大当り判定用テーブル
１２２ … 確変時大当り判定用テーブル
２０１，２０３ … ＡＮＤ回路
２０２，２０４ … ＮＯＴ回路
２１０〜２２５ … フィリップフロップ回路
２３０〜２４５ … ＯＲ回路
１０００ … スロットマシン
１００１ … 液晶表示器
１００２ … 可変表示装置
１０１１ … スタートレバー
【技術分野】
【０００１】
本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。
【背景技術】
【０００２】
パチンコ遊技機等の遊技機においては、液晶表示装置（以下、ＬＣＤ：Liquid Crystal Display）等の表示装置上に所定の識別情報（以下、表示図柄）を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。
【０００３】
可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの（以下、特図ゲーム）がある。特図ゲームは、始動入賞口を通過する遊技球の検出（可変表示の始動条件が成立したこと）に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。
【０００４】
現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数（大当り判定用乱数）を、マイクロプロセッサが所定のアプリケーションプログラムを実行することにより生成するものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８２４５７号公報
【０００５】
しかしながら、特許文献１に開示されている技術では、プログラムによって乱数を発生させるので、マイクロプロセッサにおける処理負担が大きい。特に、遊技制御のためのタイマ割込処理の実行中に乱数の更新処理を行っているため、遊技制御用と同様のプログラム開発が必要であり、また、限られた割込処理時間の間で乱数発生のための処理を開始・終了しなければならず、マイクロプロセッサの処理負担が増大するといった問題があった。
【０００６】
かかる問題点を解消するものとして、乱数回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている（例えば、特許文献２参照）。
【特許文献２】特開平７−１２４２９６号公報（第３−４頁、第１図）。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を安定的に行うことができないおそれがあった。
【０００８】
この発明は上記実状に鑑みてなされたものであり、マイクロプロセッサにおける処理負担の低減を図ると共に、安定した乱数値の取得を可能とする遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願の請求項１に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、前記遊技機に電力を供給する電力供給手段（例えば電源基板１０）と、乱数（例えばランダムＲなど）を発生する乱数回路（例えば乱数回路１７）と遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ（例えば主基板１１に搭載された遊技制御用マイクロプロセッサ１００）と、前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段（例えば始動入賞口スイッチ７０）と、を備え、前記乱数回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えばクロック回路１０６，第１のセレクタ７１や外部の発振回路など）と、前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号ＳＤ）を生成して出力する遅延手段（例えば遅延回路７２）と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）と前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミング（例えば遅延クロック信号ＳＤがローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）のうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段（例えばカウンタ７３）と、前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号（例えばラッチ信号ＳＬ）として出力するラッチ信号出力手段（例えばラッチ信号出力回路７８）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路７９）と、を含み、前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に（例えばＣＰＵ１０３がステップＳ１１の処理を実行する前に）、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段（例えばＣＰＵ１０３がステップＳ１０の処理を実行する部分）と、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ１０２の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、を含む、ことを特徴とする。
【００１０】
上記目的を達成するため、本願の請求項２に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、前記遊技機に電力を供給する電力供給手段（例えば電源基板１０）と、乱数（例えばランダムＲなど）を発生する乱数回路（例えば乱数回路１７）と遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）とを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサ（例えば主基板１１に搭載された遊技制御用マイクロプロセッサ１００）と、前記実行条件の成立に基づいて、始動信号を前記遊技制御用ＣＰＵに出力する始動信号出力手段（例えば始動入賞口スイッチ７０）と、を備え、前記遊技制御用ＣＰＵは、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号（例えばカウント値取込信号）を出力するトリガ信号出力手段（例えばＣＰＵ１０３がステップＳ２２２の処理を実行する部分）と、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２０３の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、を含み、前記乱数回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えばクロック回路１０６，第１のセレクタ７１や外部の発振回路など）と、前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号ＳＤ）を生成して出力する遅延手段（例えば遅延回路７２）と、前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）と前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミング（例えば遅延クロック信号ＳＤがローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）のうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段（例えばカウンタ７３）と、前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記トリガ信号出力手段により出力されたトリガ信号をラッチ信号（例えばラッチ信号ＳＬ）として出力するラッチ信号出力手段（例えばラッチ信号出力回路７８）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路７９）と、を含み、前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し（例えばＣＰＵ１０３がステップＳ２０４の乱数値読出処理を実行し）、その後、前記開始条件の条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し（例えばＣＰＵ１０３がステップＳ１１１の大当り判定処理を実行し）、前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に（例えばＣＰＵ１０３がステップＳ１１の処理を実行する前に）、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段（例えばＣＰＵ１０３がステップＳ１０の乱数回路設定処理を実行する部分）を含む、ことを特徴とする。
【００１１】
請求項３に記載の遊技機において、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、第３の及び第４のクロック信号（例えばシステムクロック信号及び分周クロック信号）のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段（例えばＣＰＵ１０３がステップＳ２４の処理を実行する部分）と、該基準クロック信号選択手段によって選択された信号を指定する信号指定データ（例えば基準クロック信号指定データ）を前記乱数回路に設定する信号指定データ設定手段（例えばＣＰＵ１０３がステップＳ２５，Ｓ２６の処理を実行する部分）を含み、前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタ（例えば第１のセレクタ７１）を含み、前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する。
【００１２】
請求項４に記載の遊技機において、前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値（例えば「６５５３５」）まで循環的に更新し、前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値（例えば「１」）と、前記遊技制御用マイクロプロセッサに固有の識別番号（例えばＩＤナンバ）が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段（例えばＣＰＵ１０３がステップＳ２２、Ｓ２３の処理を実行する部分）を含む。
【００１３】
請求項５に記載の遊技機において、前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段（例えばＣＰＵ１０３がステップＳ５６の処理を実行する部分）を含み、前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段（例えばカウント値列変更回路７４）を含む。
【００１４】
請求項６に記載の遊技機において、前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、前記遊技制御手段は、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる。
【発明の効果】
【００１５】
本願の請求項１乃至６記載の発明は、以下に示す効果を有する。
【００１６】
請求項１に記載の構成によれば、前記乱数回路は前記遊技制御用ＣＰＵと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。また、前記乱数回路から発生する乱数を用いて可変表示における表示結果を特定表示結果とするか否かを決定するので、前記遊技制御用ＣＰＵにおける処理負担を低減することができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新し、該第１のタイミングと該第２のタイミングとのうちで前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、始動信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。
【００１７】
請求項２に記載の構成によれば、前記乱数回路は前記遊技制御用ＣＰＵと共に前記遊技制御用マイクロプロセッサに内蔵されていることから、基板スペースを確保することができる。また、前記乱数回路を前記遊技制御用マイクロプロセッサに内蔵させたことで、不正基板の設置等によって前記乱数回路で生成された乱数値を示す数値データを外部から書き換えることが困難になり、偽造の防止を図ることができる。さらに、前記遊技制御用マイクロプロセッサは、前記乱数回路設定手段によりなされた設定に従って、前記乱数値記憶手段に記憶されている乱数値の更新動作を制御することができるため、例えば遊技機毎に異なる設定を行うことにより、該乱数値記憶手段から読み出されて可変表示における表示結果を特定表示結果とするか否かの決定等に用いられる乱数のランダム性を高めることができる。加えて、前記乱数回路は、前記基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新し、該第１のタイミングと該第２のタイミングとのうちで前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このようにして、前記乱数回路は、前記数値データの更新タイミングと該数値データのラッチタイミングとを確実に異ならせることができる。この結果、前記表示結果決定手段は、前記乱数値の取得を安定的に行うことができる。また、かかる構成によれば、ラッチ用始動信号が入力されたことに基づいて、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記トリガ出力手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にトリガ信号を出力するため、該始動信号出力手段から前記乱数回路へと該始動信号を供給するための経路を設ける必要が無く、この結果、遊技機のハードウェア構成を簡素化することができる。
【００１８】
請求項３に記載の構成によれば、前記第３のクロック信号と前記第４のクロック信号とのうちのいずれか一方のクロック信号を前記基準クロック信号として出力するため、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００１９】
請求項４に記載の構成によれば、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定することにより、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００２０】
請求項５に記載の構成によれば、前記数値データ列変更手段によって数値データ列の変更を要求されたときに、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更することができる。このため、前記数値データ列の変更を要求するタイミングにランダム性を持たせることによって、前記乱数値記憶手段から読み出され、可変表示における表示結果を特定表示結果とする否かを決定するのに用いられる乱数のランダム性を高めることができる。
【００２１】
請求項６に記載の構成によれば、前記乱数回路を前記遊技制御用マイクロプロセッサに複数内蔵させ、該複数の乱数回路から発生する乱数を遊技に関する種々の決定に用いることで、前記遊技制御用ＣＰＵの処理負担をさらに低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄（リーチ図柄という）が大当り図柄の一部を構成しているときに未だ導出表示していない図柄（リーチ可変図柄という）については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態（例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる（例えば「７」）が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態）、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態（例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態）である。
【００２３】
本実施例における遊技機は、ＬＣＤ等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ（ＣＲ：Card Reader）式のパチンコ遊技機や、ＬＣＤを搭載したスロットマシン等の遊技機である。
【００２４】
図１は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機（遊技機）１は、大別して、遊技盤面を構成する遊技盤（ゲージ盤）２と、遊技盤２を支持固定する遊技機用枠（台枠）３と、から構成されている。遊技盤２にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置４が設けられている。この可変表示装置４の下側には、普通可変入賞球装置（始動入賞口）６が配置されている。普通可変入賞球装置６の下側には、特別可変入賞球装置（大入賞口）７が配置されている。また、可変入賞球装置７の右側には、普通図柄表示器４０が設けられている。
【００２５】
可変表示装置４は、複数の表示領域において識別情報としての図柄を可変表示するＬＣＤ（Liquid Crystal Display）モジュール等を備えて構成され、例えば、普通可変入賞球装置６に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される３つの表示図柄（特別図柄）の可変表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置４には、普通可変入賞球装置６に入った有効入賞球数すなわち始動記憶数を表示する４つの始動記憶表示エリアが設けられていてもよい。
【００２６】
この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は、大当り遊技状態となる。ここで、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は大当り遊技状態の終了に続いて特別遊技状態（確率向上状態）となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置６の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。
【００２７】
普通図柄表示器４０は、発光ダイオード（ＬＥＤ）等を備えて構成され、遊技領域に設けられた所定の通過ゲートを遊技球が通過することを実行条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置６を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。
【００２８】
普通可変入賞球装置６は、ソレノイド２１（図３）によって垂直（通常開放）位置と傾動（拡大開放）位置との間で可動制御される一対の可動翼片を有するチューリップ型役物（普通電動役物）を備えて構成される。普通可変入賞球装置６への遊技球の入賞に基づく特別図柄の可変表示は、所定回数（本実施形態では、４回）まで後述する特図保留メモリ１１０（図２２）に記憶される。
【００２９】
特別可変入賞球装置７は、ソレノイド２２（図３）によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置６への遊技球の入賞に基づいて可変表示装置４による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド２２によって入賞領域を所定期間（例えば、２９秒）あるいは所定個数（例えば、１０個）の入賞球が発生するまで開成（開成サイクル）する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高１６回繰り返すことができるようになっている。特別可変入賞球装置７に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板１１と払出制御基板１５（図２）とにより、所定数の賞球の払い出しが行われる。
【００３０】
また、遊技盤２の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機１には、点灯又は点滅する遊技効果ランプ９や効果音を発生するスピーカ８Ｌ、８Ｒが設けられている。
【００３１】
図２は、パチンコ遊技機１の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機１は、主として、電力供給手段として機能する電源基板１０と、主基板１１と、表示制御基板１２と、音声制御基板１３と、ランプ制御基板１４と、払出制御基板１５と、情報端子基板１６と、を備え、それぞれ適所に配設されている。なお、表示制御基板１２、音声制御基板１３及びランプ制御基板１４は、それぞれ独立した基板として、例えば、パチンコ遊技機１の裏面において、１つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板１２、音声制御基板１３及びランプ制御基板１４を、まとめて１つの基板として構成してもよい。
【００３２】
電源基板１０は、パチンコ遊技機１内の各回路に所定の電力を供給するものである。
【００３３】
主基板１１は、メイン側の制御基板であり、パチンコ遊技機１における遊技の進行を制御するための各種回路が搭載されている。主基板１１は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板１２と音声制御基板１３とランプ制御基板１４と払出制御基板１５となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。
【００３４】
主基板１１から表示制御基板１２へ送信される制御コマンドは表示制御コマンドである。図３は、主基板１１における回路構成、及び主基板１１から表示制御基板１２に送信される表示制御コマンドの信号線等を示すブロック図である。
【００３５】
また、主基板１１には、始動入賞口スイッチ７０からの配線が接続されている。また、主基板１１には、大入賞口である特別可変入賞球装置７や、その他の入賞口への遊技球の入賞等を検出するための各種スイッチからの配線も接続されている。さらに、主基板１１には、普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開成・閉成制御を行うためのソレノイド２１、２２への配線が接続されている。
【００３６】
主基板１１は、遊技制御用マイクロプロセッサ１００、スイッチ回路１０７、ソレノイド回路１０８などを搭載して構成される。遊技制御用マイクロプロセッサ１００は、例えば１チップマイクロプロセッサであり、ゲーム制御用のプログラム等を記憶するＲＯＭ（Read Only Memory）１０１，ワークメモリとして使用されるＲＡＭ（Random Access Memory）１０２、制御動作を行うＣＰＵ（Central Processing Unit）１０３，Ｉ／Ｏ（Input/Output）ポート１０４，ＣＰＵに割込要求信号を送出するＣＴＣ（Counter Timer Circuit）１０５，クロック回路１０６，乱数回路１７，及びリセットコントローラ１０９を内蔵している。
【００３７】
クロック回路１０６は、システムクロック信号を生成してＣＰＵ１０３や乱数回路１７などに対して送出すると共に、このシステムクロック信号を分周して生成した分周クロック信号を各回路に対して送出する。リセットコントローラ１０９は、ローレベルの信号が一定期間入力されたとき、ＣＰＵ１０３及び乱数回路１７等に対して所定の初期化信号を送出して、遊技制御用マイクロプロセッサ１００をシステムリセットする。
【００３８】
図４は、乱数回路１７の構成例を示すブロック図である。図４に示すように、乱数回路１７は、第１のセレクタ７１と、遅延回路７２と、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。乱数回路１７は、例えば、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数であるランダムＲを発生する。
【００３９】
第１のセレクタ７１は、クロック回路１０６から出力されるシステムクロック信号と分周クロック信号とのうちから基準クロック信号Ｓ０として選択された信号を指定する基準クロック信号指定データを格納する基準クロック信号指定レジスタ（ＲＴＳ）７１ａを備えている。なお、第１のセレクタ７１に入力される分周クロック信号は、システムクロック信号を分周して生成されたものであってもよいし、システムクロック信号以外のクロック信号、例えば外部の発振回路からのクロック信号、を分周して生成されたものであってもよい。
【００４０】
図５（Ａ）は、基準クロック信号指定レジスタ７１ａの構成例を示す図である。図５（Ａ）に示すように、基準クロック信号指定レジスタ７１ａは、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。基準クロック信号指定レジスタ７１ａは、ビット０〜ビット１が書込可能及び読出可能に、ビット２〜ビット７が書込不能及び読出不能に構成されている。したがって、基準クロック信号指定レジスタ７１ａのビット２〜ビット７に値を書き込んでも、その値は無効であり、ビット２〜ビット７から読み出した値は全て「０（＝００００００ｂ）」となる。
【００４１】
図５（Ｂ）は、基準クロック信号指定レジスタ７１ａに書き込まれる基準クロック信号指定データの一例の説明図である。図５（Ｂ）に示すように、基準クロック信号指定データは、２ビットのデータから構成され、「０１ｂ」は、システムクロック信号を指定するデータであり、「１０ｂ」は、分周クロック信号を指定するデータである。
【００４２】
このため、基準クロック信号指定レジスタ７１ａに基準クロック信号指定データ「０１ｂ」が書き込まれた場合、図４に示す第１のセレクタ７１は、システムクロック信号を基準クロック信号Ｓ０として遅延回路７２とカウンタ７３とに供給し、一方、「１０ｂ」が書き込まれた場合には、基準クロック信号Ｓ０として分周クロック信号を遅延回路７２とカウンタ７３とに供給する。なお、基準クロック信号指定レジスタ７１ａに基準クロック信号指定データ「００ｂ」又は「１１ｂ」が書き込まれた場合には、乱数回路１７は起動不能となる。
【００４３】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０を、この基準クロック信号Ｓ０の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延クロック信号ＳＤを生成する。遅延回路７２は、生成した遅延クロック信号ＳＤをラッチ信号出力回路７８に出力する。
【００４４】
カウンタ７３は、カウント値Ｃの初期値を指定するカウンタ初期値設定データを格納するカウンタ初期値設定レジスタ（ＲＳＶ）７３ａを格納する。カウンタ７３は、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、出力するカウント値Ｃを、カウンタ初期値設定レジスタ７３ａに設定されたカウンタ初期値から、所定のカウンタ最終値まで循環的に更新する。
【００４５】
この実施の形態において、カウンタ７３は、１６ビットのバイナリカウンタであり、基準クロック信号Ｓ０の立ち上がりエッジが入力される毎に、カウント値Ｃを、カウンタ初期値設定レジスタ７３に設定されたカウンタ初期値から、カウンタ最終値である「６５５３５」まで１ずつカウントアップして行く。そして、カウント値Ｃを「６５５３５」までカウントアップすると、カウンタ初期値に戻して、再び「６５５３５」までカウントアップして行く。
【００４６】
また、カウント値Ｃがカウンタ最終値「６５５３５」まで更新されたとき、カウンタ７３は、カウント値が一巡したことを通知するカウント値一巡通知信号をＣＰＵ１０３に対して送出する。
【００４７】
図６は、カウンタ初期値設定レジスタ７３ａの構成例を示す図である。図６に示すように、カウンタ初期値設定レジスタ７３ａは、読出及び書込可能な１６ビットレジスタであり、その初期値は、「１（＝０００１ｈ）」に設定されている。この実施の形態において、カウンタ初期値設定レジスタ７３ａには、所定値（例えば「１」）又は遊技制御用マイクロプロセッサ１００固有のＩＤナンバの値を示すカウンタ初期値設定データが設定される。
【００４８】
カウント値列変更回路７４は、カウントカウント値の更新順である順列の変更を要求するカウント値順列変更データ「０１ｈ」を格納するカウント値列変更レジスタ（ＲＳＣ）７４ａと、ビットスクランブルパターン選択回路７４ｂと、ビットスクランブル回路７４ｃと、から構成されている。カウント値列変更回路７４は、カウンタ７３から出力されたカウント値Ｃのビットの入れ替えや転置を行うことによって、カウンタ７３から乱数値記憶回路７９へと供給されるカウント値列の順序を変更する。
【００４９】
図７は、カウント値列変更レジスタ７４ａの構成例を示す図である。図７に示すように、カウント値列変更レジスタ７４ａは、読出可能な８ビットレジスタであり、その初期値は、「０（＝００ｈ）」に設定されている。また、カウント値列変更レジスタ７４ａは、ビット０のみが書込可能及び書込可能に構成され、したがって、ビット１〜ビット７に値を書き込んでも、その値は無効であり、ビット１〜ビット７から読み出した値は全て「０（＝０００００００ｂ）」となる。
【００５０】
なお、カウント値列変更回路７４がカウント値列の順番の変更を受け付けたことに応答して、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」が書き込まれたカウント値列変更レジスタ７４ａを初期化して格納されている値を初期値である「０（＝００ｈ）」に戻す。
【００５１】
図４に示すビットスクランブルパターン選択回路７４ｂは、カウント値Ｃのビットの入れ替えパターンを複数格納するビットスクランブルパターン決定用テーブル７４ｄを備え、カウント値列変更レジスタ７４ａにカウント値列変更データ「０１ｈ」が書き込まれたことに応答して、所定の補助乱数の値などに基づいて、ビットスクランブルパターン決定用テーブル７４ｄのうちからビットスクランブルパターンを選択決定する。
【００５２】
図８は、ビットスクランブルパターン決定用テーブルの構成例を示す図である。図８に示すように、ビットスクランブルパターン決定用テーブル７４ｄには、ビットスクランブルパターン選択回路７４ｂへと入力される所定の補助乱数の値と、ビットスクランブルパターンと、が対応付けて格納されている。
【００５３】
この実施の形態においては、カウント値Ｃのデータ長が１６ビットであることに対応して、ビットスクランブルパターン決定用テーブル７４ｄには、元の配置も含めて６５５３６通りのビットスクランブルパターンが格納される。
【００５４】
図４に示すビットスクランブル回路７４ｃは、ビットスクランブルパターン選択回路７４ｂによって選択決定されたビットスクランブルパターンに従って、カウント値Ｃのビットの配置・転換を行い、このビットの配置・転換を行ったカウント値Ｃを乱数値記憶回路７９に対して出力する。
【００５５】
このようにして、カウント値列変更回路７４は、カウンタ７３から乱数値記憶回路７９へと供給されるカウント値列の順序を変更する。
【００５６】
図４に示すカウント値取込回路７５は、乱数値記憶回路７９へのカウント値の取込を要求するカウント値取込データ「０１ｈ」を格納するカウント値取込レジスタ（ＲＬＴ）７５ａを備える。カウント値取込回路７５は、カウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれたことに応答して、カウント値取込信号を出力する。
【００５７】
図９は、カウント値取込レジスタ７５ａの構成例を示す図である。図９に示すように、カウント値取込レジスタ７５ａは、読出不能な８ビットレジスタであり、ビット０のみが書込可能に構成され、ビット１〜ビット７に値を書き込んでも、その値は無効である。
【００５８】
図４に示すタイマ回路７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳを第２のセレクタ７７に対して出力する。
【００５９】
この実施の形態において、タイマ回路７６は、例えばアップカウンタ又はダウンカウンタによって構成され、ハイレベルの信号が入力されたことに応答して、起動する。タイマ回路７６は、入力がハイレベルとなっている間、第１のセレクタ７１から基準クロック信号Ｓ０が入力される毎に、所定のタイマ値をアップカウント又はダウンカウントして行く。そして、アップカウント又はダウンカウントしたタイマ値が、３ｍｓに対応する値となったとき、タイマ回路７６は、入力された信号を始動入賞信号ＳＳであると判定して、始動入賞信号ＳＳを第２のセレクタ７７に対して出力する。
【００６０】
第２のセレクタ７７は、タイマ回路７６から入力される始動入賞信号ＳＳとカウント値取込回路７５ら入力されるカウント値取込信号とのうちからラッチ信号として用いるものとして選択された信号を指定するラッチ信号指定データを格納するラッチ信号指定レジスタ（ＲＴＳ）７７ａを備えている。なお、このラッチ信号指定レジスタ（ＲＴＳ）７７ａの構成は、図５（Ａ）に示す基準クロック信号指定レジスタ７１ａの構成と同一である。
【００６１】
図１０は、ラッチ信号指定レジスタ７７ａに書き込まれるラッチ信号指定データの一例の説明図である。図１０に示すように、ラッチ信号指定データは、基準クロック信号指定データと同様、２ビットのデータから構成され、「０１ｂ」は、始動入賞信号ＳＳを指定するデータであり、「１０ｂ」は、カウント値取込信号を指定するデータである。
【００６２】
このため、ラッチ信号指定レジスタ７７ａにラッチ信号指定データ「０１ｂ」が書き込まれた場合、図４に示す第２のセレクタ７７は、始動入賞信号ＳＳをラッチ信号出力回路７８に対して出力し、一方、「１０ｂ」が書き込まれた場合には、カウント値取込信号をラッチ信号出力回路７８に対して出力する。なお、ラッチ信号指定レジスタ７７ａにラッチ信号指定データ「００ｂ」又は「１１ｂ」が書き込まれた場合には、乱数回路１７は起動不能となる。
【００６３】
なお、この実施の形態においては、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳをラッチ信号ＳＬとして用いるため、ラッチ信号指定レジスタ７７ａには、「０１ｂ」が設定される。
【００６４】
ラッチ信号出力回路７８は、Ｄ型フィリップフロップ回路などによって構成されている。ラッチ信号出力回路７８の入力端子Ｄは、第２のセレクタ７７の出力端子に接続され、クロック端子ＣＫは、遅延回路７２に接続されている。また、ラッチ信号出力回路７８の出力端子Ｑは、乱数値記憶回路７９に接続されている。
【００６５】
ラッチ信号出力回路７８は、入力端子Ｄから入力される始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッヂに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【００６６】
乱数値記憶回路７９は、１６ビットレジスタであり、後述するステップＳ１０２の入賞処理において読み出される乱数値Ｒを記憶する。乱数値記憶回路７９は、ラッチ信号出力回路７８の出力端子Ｑから入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、カウンタ７３から入力されるカウント値Ｃを、乱数値Ｒとしてラッチして記憶することにより、乱数回路１７に始動入賞信号ＳＳが入力される毎に、又はカウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれる毎に、記憶する乱数値Ｒを順次更新する。
【００６７】
図１１は、乱数値記憶回路７９の構成例を示す回路図である。乱数値記憶回路７９は、図７に示すように、２個のＡＮＤ回路２０１，２０３と、２個のＮＯＴ回路２０２，２０４と、１６個のフィリップフロップ回路２１０〜２２５と、１６個のＯＲ回路２３０〜２４５と、から構成されている。
【００６８】
ＡＮＤ回路２０１の入力端子は、ラッチ信号出力回路７８の出力端子ＱとＮＯＴ回路２０４の出力端子とに接続され、出力端子は、ＮＯＴ回路２０２の入力端子とフィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５とに接続されている。ＮＯＴ回路２０２の入力端子は、ＡＮＤ回路２０１の出力端子に接続され、出力端子は、ＡＮＤ回路２０３の一方の入力端子に接続されている。
【００６９】
ＡＮＤ回路２０３の入力端子は、ＮＯＴ回路２０２の出力端子と遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４とに接続され、出力端子は、ＮＯＴ回路２０４の入力端子に接続されている。ＮＯＴ回路２０４の入力端子は、ＡＮＤ回路２０３の出力端子に接続され、出力端子は、ＡＮＤ回路２０１の一方の入力端子とＯＲ回路２３０〜２４５の各々の一方の入力端子とに接続されている。
【００７０】
フィリップフロップ回路２１０〜２２５の入力端子Ｄ０〜Ｄ１５は、カウンタ７３の出力端子に接続されている。フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５は、ＡＮＤ回路２０１の出力端子に接続され、出力端子Ｑ０〜Ｑ１５は、ＯＲ回路２３０〜２４５の各々の他方の入力端子に接続されている。
【００７１】
ＯＲ回路２３０〜２４５の入力端子は、ＮＯＴ回路２０４の出力端子とフィリップフロップ回路２１０〜２２５の出力端子の各々とに接続され、出力端子は、遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４に接続されている。
【００７２】
図１２は、ＯＲ回路２３０〜２４５の出力端子と遊技制御用マイクロプロセッサ１００のＩ／Ｏポート１０４との接続の詳細を説明するための図である。この実施の形態において、ＯＲ回路２３０〜２４５の出力端子と、Ｉ／Ｏポート１０４に含まれる大当り判定用乱数の入力ポートの各ビットと、は、図１２に示すように、入れ替えて接続されている。これにより、遊技制御用マイクロプロセッサ１００に入力される乱数のランダム性を高めることができる。
【００７３】
上記構成を備える乱数値記憶回路７９の動作を図１３に示すタイミングチャートを参照して説明する。
【００７４】
遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣ（ハイレベルの信号）が入力されていない場合に（ＡＮＤ回路２０３の一方の入力がローレベルの場合に）、ラッチ信号出力回路７８の出力端子Ｑから入力されるラッチ信号ＳＬがローレベルからハイレベルに立ち上がるタイミング（図１３に示す例では、タイミングＴ１，Ｔ２，Ｔ７）に、ＡＮＤ回路２０１の入力は、共にハイレベルとなり、その出力端子から出力される信号ＳＲは、ハイレベルとなる。そして、ＡＮＤ回路２０１から出力された信号ＳＲは、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される。
【００７５】
フィリップフロップ回路２１０〜２２５は、クロック端子ＣＫ０〜ＣＫ１５から入力される信号ＳＲの立ち上がりエッヂに応答して、カウンタ７３から入力端子Ｄ０〜Ｄ１５を介して入力されるカウント値ＣのビットデータＣ０〜Ｃ１５を乱数値のビットデータＲ０〜Ｒ１５としてラッチして格納し、格納した乱数値ＲのビットデータＲ０〜Ｒ１５を出力端子Ｑ０〜Ｑ１５から出力する。
【００７６】
出力制御信号ＳＣが入力されていない場合（図１３に示す例では、タイミングＴ３までの期間、タイミングＴ６以降の期間）、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その出力端子から出力される信号ＳＧは、ローレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。
【００７７】
このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値が「０」であるか「１」であるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベル（「１」）となる。これにより、乱数値記憶回路７９から出力される値は、常に「６３５５３５（＝ＦＦＦＦｈ）」となるため、乱数値記憶回路７９から乱数値Ｒを読み出すことはできなくなる。即ち、出力制御信号ＳＣが入力されていない場合、乱数値記憶回路７９は、読出不能（ディセイブル）状態となる。
【００７８】
そして、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬがローレベルのときに、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力されると（図１３に示す例では、タイミングＴ４からタイミングＴ６までの期間）、ＡＮＤ回路２０３の入力が共にハイレベルとなるため、その出力端子から出力される信号ＳＧは、ハイレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ローレベルの信号が入力される。
【００７９】
このようにＯＲ回路２３０〜２４５の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、ＯＲ回路２３０〜２４５の他方の入力端子に入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値は、ＯＲ回路２３０〜２４５の出力端子からそのまま（ビットデータＲ０〜Ｒ１５の値が「１」のときは「１」が、「０」のときは「０」が、）出力される。これにより、乱数値記憶回路７９からの乱数値Ｒの読出が可能となる。即ち、出力制御信号ＳＣが入力されている場合、乱数値記憶回路７９は、読出可能（イネイブル）状態となる。
【００８０】
但し、遊技制御用マイクロプロセッサ１００から出力制御信号ＳＣが入力される前に、ラッチ信号出力回路７８からラッチ信号ＳＬが入力されている場合、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その後、ラッチ信号ＳＬが入力されている状態のままの状態で、出力制御信号ＳＣが入力されても（図１３に示す例では、タイミングＴ３からタイミングＴ４の期間）、その出力端子から出力される信号ＳＧは、ローレベルのままとなる。そして、信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。
【００８１】
このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベルとなり、出力制御信号ＳＣが入力されているにも関わらず、乱数値記憶回路７９から乱数値Ｒを読み出すことができない状態のままとなる。即ち、ラッチ信号ＳＬが入力されているとき、乱数値記憶回路７９は、出力制御信号ＳＣに対して受信不能状態となる。
【００８２】
また、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬがハイレベルになる前に、遊技用マイクロコンピュータ１００から出力制御信号ＳＣが入力されている場合、ＡＮＤ回路２０１の一方の入力がローレベルとなるため、その後、出力制御信号ＳＣが入力されているままの状態で、入力されるラッチ信号ＳＬがハイレベルになっても（図１３に示す例では、タイミングＴ５）、その出力端子から出力される信号ＳＲは、ローレベルのままとなる。このため、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される信号ＳＲは、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路２１０〜２２５に格納されている乱数値ＲのビットデータＲ０〜Ｒ１５は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬが立ち上がっても、更新されない。即ち、出力制御信号ＳＣが入力されているとき、乱数値記憶回路７９は、ラッチ信号ＳＬに対して受信不能状態となる。
【００８３】
図４に示す動作開始回路８０は、乱数回路１７の起動を要求する動作開始データ「８０ｈ」を格納する動作開始レジスタ（ＲＳＴ）８０ａを備える。動作開始回路８０は、動作開始レジスタ８０ａに動作開始データ「８０ｈ」が書き込まれたことに応答して、所定の動作開始信号を出力し、カウンタ７３をオンして、カウンタ７３によるカウント値の更新動作を開始させる。
【００８４】
図１４は、動作開始レジスタ８０ａの構成例を示すブロック図である。図１４に示すように、動作開始レジスタ８０ａは、８ビットレジスタであり、その初期値は、「００ｈ」に設定されている。動作開始レジスタ８０ａは、ビット７のみが読出可能及び読出可能に構成され、ビット０〜ビット６に値を書き込んでも、その値は無効であり、ビット０〜ビット６から読み出した値は全て「０（＝００００ｂ）」となる。
【００８５】
図１５は、上記構成を備える乱数回路１７の動作（作用）を説明するためのタイミングチャートである。
【００８６】
図１５（Ａ）に示すように、第１のセレクタ７１は、例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…においてローレベルからハイレベルに立ち上がる基準クロック信号Ｓ０を遅延回路７２とカウンタ７３とに出力する。
【００８７】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０をΔＴ（≠ｎＴ：ｎは整数）（この実施の形態ではΔＴ＝１／２Ｔ）だけ遅延させて、図１５（Ｂ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…においてローレベルからハイレベルに立ち上がる周期Ｔの遅延クロック信号ＳＤを生成してラッチ信号出力回路７８のクロック端子ＣＫへと出力する。
【００８８】
そして、カウンタ７３は、図１５（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路７８は、入力端子Ｄから入力される図１５（Ｄ）に示す始動入賞信号ＳＳを、遅延回路７２からクロック端子ＣＫへと入力される遅延クロック信号ＳＤの立ち上がりエッヂに同期させて、図１５（Ｅ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【００８９】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶することにより、図１５（Ｆ）に示すように、記憶する乱数値Ｒを更新する。
【００９０】
このようにして、乱数回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。
【００９１】
図１６は、図３に示す遊技制御用マイクロプロセッサ１００におけるアドレスマップの一例を示す図である。図１６に示すように、００００ｈ番地〜１ＦＦＦｈ番地の領域は、ＲＯＭ１０１に割り当てられ、７Ｅ００ｈ番地〜７ＦＦＦｈ番地の領域は、ＲＡＭ１０２に割り当てられ、ＦＤ００ｈ番地〜ＦＥ００ｈ番地の領域は、カウンタ初期値設定レジスタ７３ａ等の内蔵レジスタに割り当てられている。
【００９２】
ＲＯＭ１０１における００００ｈ番地〜１Ｆ７Ｆｈ番地の領域のユーザプログラムエリアには、ユーザにより予め作成されたプログラム（ユーザプログラム）が記憶され、１Ｆ８０ｈ番地〜１ＦＦＦｈ番地の領域のユーザプログラム管理エリアには、ＣＰＵ１０３がユーザプログラムを実行するために必要となるデータ（ユーザプログラム実行データ）が記憶されている。また、ＲＡＭ１０２における７Ｅ００ｈ番地〜７ＥＦＦｈ番地の領域は、使用されておらず、７ＥＦＦｈ番地〜７ＦＦＦｈ番地は、ワークエリアとして使用されている。
【００９３】
図１７は、図１６に示すユーザプログラム管理エリアにおけるアドレスマップの一例を示す図である。図１７に示すように、１Ｆ９６ｈ番地の領域には、システムクロック信号と分周クロック信号とのうちからユーザが基準クロック信号Ｓ０として選択した出力信号を示す基準クロック信号選択データが記憶され、１Ｆ９７ｈ番地の領域には、始動入賞信号ＳＳとカウント値取込信号とのうちからユーザが選択した出力信号を示すラッチ信号選択データが記憶されている。
【００９４】
また、１Ｆ９８ｈ番地の領域には、所定値（例えば「１」）と遊技制御用マイクロプロセッサ１００に固有のＩＤナンバが示す値とのうちからユーザがカウント初期値として選択した値を示すカウンタ初期値選択データが記憶され、１Ｆ９９ｈ番地の領域には、カウンタ値列を変更する方式である第１及び第２のカウント値列変更選択方式のうちからユーザが選択したカウント値列変更方式を示すカウント値列変更方式選択データが記憶されている。
【００９５】
図１８は、基準クロック信号選択データの一例の説明図である。図１８に示すように、基準クロック選択データは、８ビットのデータから構成され、「０１ｈ」は、基準クロック信号Ｓ０としてシステムクロック信号が選択されたことを示すデータであり、「０２ｈ」は、基準クロック信号として分周クロック信号が選択されたことを示すデータである。
【００９６】
図１９は、ラッチ信号選択データの一例の説明図である。図１９に示すように、ラッチ信号選択データは、８ビットのデータから構成され、「０１ｈ」は、ラッチ信号として始動入賞信号ＳＳが選択されたことを示すデータであり、「０２ｈ」は、ラッチ信号としてカウント値取込信号が選択されたことを示すデータである。なお、この実施の形態においては、始動入賞信号ＳＳを示すデータである「０１ｈ」が選択されている。
【００９７】
図２０は、カウンタ初期値選択データの一例の説明図である。図２０に示すように、初期値選択データは、８ビットのデータから構成され、「００ｈ」は、カウンタ初期値として所定値「１」が選択されたことを示すデータであり、「０１ｈ」は、カウンタ初期値としてＩＤナンバの値が選択されたことを示すデータである。
【００９８】
図２１は、カウント値列変更方式選択データの一例の説明図である。図２１に示すように、カウント値列変更方式選択データは、８ビットのデータから構成され、「００ｈ」は、カウント値列を変更しないことを示すデータであり、「０１ｈ」は、第１のカウント値列変更方式が選択されたことを示すデータであり、「０２ｈ」は、第２のカウント値列変更方式が選択されたことを示すデータである。
【００９９】
また、図３に示す遊技制御用マイクロプロセッサ１００は、図２２に示すように、特図保留メモリ１１０と、ランダムカウンタ１１１と、大当り判定用テーブルメモリ１１２と、フラグメモリ１１３と、始動入賞口スイッチタイマメモリ１１４と、を備えている。
【０１００】
特図保留メモリ１１０は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件（開始条件）が成立していない保留状態を記憶するためのメモリである。特図保留メモリ１１０は、４つのエントリを備え、各エントリには、普通可変入賞球装置６への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路７９から読み出した乱数値Ｒとが対応付けて格納される。主基板１１から表示制御基板１２へ特別図柄確定コマンドが送出されて特別図柄の可変表示が１回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第２位以下の登録情報が１位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置６に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路７９から読み出された乱数値Ｒが最上位の空エントリに登録される。
【０１０１】
ランダムカウンタ１１１は、遊技制御に用いられる判定用乱数や表示用乱数のカウントを行うものである。図２３は、ランダムカウンタ１１１によりカウントされる乱数を示す説明図である。ランダムカウンタ１１１は、図２３に示すように、ランダムＲ２００のカウントを行う。ランダムＲ２００は、カウント値列の順番の変更を行うか否かを決定するための判定用乱数であり、「０」〜「１５３０」の範囲の値をとる。
【０１０２】
大当り判定用テーブルメモリ１１２は、ＣＰＵ１０３が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ１１２は、図２４（Ａ）に示す通常時大当り判定用テーブル１２１と、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２と、を格納する。
【０１０３】
図２４（Ａ）に示す通常時大当り判定用テーブル１２１と、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２と、は、可変表示装置４による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル１２１及び１２２では、乱数値Ｒと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル１２２では、通常時大当り判定用テーブル１２１に比べてより多くの乱数値Ｒが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル１２２を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。
【０１０４】
この実施の形態において、図２４（Ａ）に示す通常時大当り判定用テーブル１２１には、乱数回路１７から発生する大当り判定用乱数Ｒ「０〜６５５３５」のうち「２００１〜２１８４」が「大当り」の表示結果と対応付けられている。一方、図２４（Ｂ）に示す確変時大当り判定用テーブル１２２には、乱数回路１７から発生する大当り判定用乱数Ｒ「０〜６５５３５」のうち「２００１〜３１０４」が「大当り」の表示結果と対応付けられている。
【０１０５】
図２２に示すフラグメモリ１１３は、パチンコ遊技機１において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ１１３には、特別図柄プロセスフラグ、普通図柄プロセスフラグ、大当り状態フラグ、入力状態フラグ、カウント値一巡通知フラグ、乱数値読出フラグ、及びタイマ割込フラグなどが設けられている。
【０１０６】
特別図柄プロセスフラグは、後述する特別図柄プロセス処理（図２９）において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器４０の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置４による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。
【０１０７】
入力状態フラグは、Ｉ／Ｏポート１０４に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。カウント値一巡フラグは、乱数回路１７からカウント値一巡通知信号が入力されたことに応答してオン状態にセットされ、カウント値列変更処理が実行されたときにクリアされてオフ状態となる。
乱数値読出フラグは、カウント値取込データ「０１ｈ」がカウント値取込レジスタ７５ａに書き込まれたときにオン状態にセットされ、乱数値記憶回路７９から乱数値Ｒが読み出されるとクリアされてオフ状態となる。
【０１０８】
タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。
【０１０９】
始動入賞口スイッチタイマメモリ１１４は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳに応じて加算あるいはクリアされるタイマ値を記憶するためのものである。
【０１１０】
図３に示すスイッチ回路１０７は、始動入賞口スイッチ７０からの始動入賞信号ＳＳを取り込んで、遊技制御用マイクロコンピュータ１００に伝達する。ソレノイド回路１０８は、遊技制御用マイクロコンピュータ１００からの指令に従って各ソレノイド２１、２２を駆動する。ソレノイド２１は、リンク機構を介して普通可変入賞球装置６の可動翼片に連結されている。ソレノイド２２は、リンク機構を介して特別可変入賞球装置７の開閉板に連結されている。
【０１１１】
始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号（ハイレベルの信号）ＳＳを、スイッチ回路１０７を介してＣＰＵ１０３と乱数回路１７に対して出力する。
【０１１２】
表示制御基板１２は、主基板１１から受信した制御コマンドに従って演出制御を行うためのものである。具体的には、表示制御基板１２は、可変表示装置４の表示制御や、遊技効果ランプ９及び普通図柄表示器４０の点灯制御を行う。
【０１１３】
音声制御基板１３、ランプ制御基板１４は、主基板１１から送信される制御コマンドに基づいて、音声出力制御、ランプ出力制御を、それぞれ主基板１１とは独立して実行するサブ側の制御基板である。払出制御基板１５は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板１６は、各種の遊技関連情報を外部に出力するためのものである。
【０１１４】
次に、本実施の形態におけるパチンコ遊技機１の動作（作用）を説明する。図２５は、主基板１１に搭載された遊技制御用マイクロプロセッサ１００が実行する遊技制御メイン処理を示すフローチャートである。主基板１１では、電源基板１０からの電力が供給されると、遊技制御用マイクロプロセッサ１００が起動し、ＣＰＵ１０３が、まず、図２５のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、まず、ＣＰＵ１０３は、割込禁止に設定し（ステップＳ１）、続いて、割込モードをモード２に設定する（ステップＳ２）。
【０１１５】
この後、ＣＰＵ１０３は、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。そして、遊技制御用マイクロプロセッサ１００の内蔵デバイスであるＣＴＣ１０５などのレジスタ設定を行う（ステップＳ４）。例えば、ＣＴＣ１０５に対して、割込ベクタを設定する。
【０１１６】
ステップＳ４の処理に続いて、ＣＰＵ１０３は、例えばＲＡＭ１０２に設けられたバックアップフラグ領域をチェックするなどして（ステップＳ５）、前回の電源断時にＲＡＭ１０２の全部又は一部について所定のデータ保護処理によるバックアップがなされたか否かを判別する（ステップＳ６）。パチンコ遊技機１では、不測の電源断が生じたときに、ＲＡＭ１０２に記憶されたデータの全部又は一部を保護するためのデータ保護処理が行われる。このようなデータ保護処理が行われていた場合には、バックアップありと判別される。
【０１１７】
ステップＳ６の処理にてバックアップありと判別したとき（ステップＳ６；Ｙｅｓ）、ＣＰＵ１０３は、バックアップデータのチェックとしてパリティチェックを行い、チェック結果が正常であるか否かを判別する（ステップＳ７）。チェック結果が正常であれば（ステップＳ７；Ｙｅｓ）、主基板１１の内部状態とサブ側の各制御基板（表示制御基板１２、音声制御基板１３、ランプ制御基板１４、及び払出制御基板１５）の制御状態を電源断時の状態に戻すための遊技状態復旧処理を実行する（ステップＳ８）。その後、ステップＳ１０の処理へと進む。
【０１１８】
ステップＳ７の処理にてバックアップなしと判別したときや（ステップＳ６；Ｎｏ）、ステップＳ７の処理にてチェック結果が正常ではなかったとき（ステップＳ７；Ｎｏ）、ＣＰＵ１０３は、ＲＡＭ１０２のクリアや、所定の作業領域に対する初期設定などの初期化処理を行う（ステップＳ９）。
【０１１９】
続いて、ＣＰＵ１０３は、乱数回路設定処理を行う（ステップＳ１０）。この乱数回路設定処理では、乱数回路１７にランダムＲの値を更新させるための設定が行われる。
【０１２０】
図２６は、ステップＳ１０の乱数回路設定処理を示すフローチャートである。この乱数回路設定処理において、ＣＰＵ１０３は、まず、ユーザプログラム実行データエリアの１Ｆ９８ｈ番地の領域に記憶されているカウンタ初期値選択データを読み出し、この読み出したカウンタ初期値選択データに基づいて、カウンタ初期値として所定値「１」が選択されているか、或いはＩＤナンバを示す値が選択されているかを判別する（ステップＳ２１）。
【０１２１】
ステップＳ２１の処理にてカウンタ初期値として所定値「１」が選択されていると判別した場合には（ステップＳ２１；Ｙｅｓ）、カウンタ初期値設定データ「０００１ｈ」をカウンタ初期値設定レジスタ７３ａに書き込むことにより、所定値「１」をカウンタ初期値として乱数回路１７に設定する（ステップＳ２２）。一方、ＩＤナンバを示す値が選択されていると判定した場合には（ステップＳ２１；Ｎｏ）、ＩＤナンバの値を示すカウンタ初期値設定データをカウンタ初期値設定レジスタ７３ａに書き込むことにより、ＩＤナンバの値をカウンタ初期値として乱数回路１７に設定する（ステップＳ２３）。
【０１２２】
次に、ＣＰＵ１０３は、ユーザプログラム実行データエリアの１Ｆ９６ｈ番地の領域に記憶されている基準クロック信号選択データを読み出し、この読み出した基準クロック信号選択データに基づいて、基準クロック信号Ｓ０としてシステムクロック信号が選択されているか、或いは分周クロック信号が選択されているかを判別する（ステップＳ２４）。
【０１２３】
ステップＳ２４の処理にて基準クロック信号Ｓ０としてシステムクロック信号が選択されていると判別した場合には（ステップＳ２４；Ｙｅｓ）、基準クロック信号指定データ「０１ｂ」を基準クロック信号指定レジスタ７１ａに書き込むことにより、システムクロック信号が出力されるように設定する（ステップＳ２５）。一方、分周クロック信号が選択されていると判定した場合には（ステップＳ２４；Ｎｏ）、基準クロック信号指定データ「１０ｂ」を基準クロック信号指定レジスタ７１ａに書き込むことにより、分周クロック信号が出力されるように設定する（ステップＳ２６）。
【０１２４】
続いて、ＣＰＵ１０３は、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域に記憶されているラッチ信号選択データを読み出し、この読み出したラッチ信号選択データに基づいて、ラッチ信号ＳＬとして始動入賞信号ＳＳが選択されているか、或いはカウント値取込信号が選択されているかを判別する（ステップＳ２７）。
【０１２５】
ステップＳ２７の処理にてラッチ信号ＳＬとして始動入賞信号ＳＳが選択されていると判別した場合には（ステップＳ２７；Ｙｅｓ）、ラッチ信号指定データ「０１ｂ」をラッチ信号指定レジスタ７８ａに書き込むことにより、始動入賞信号ＳＳが出力されるように設定する（ステップＳ２８）。一方、カウント値取込信号が選択されていると判定した場合には（ステップＳ２７；Ｎｏ）、ラッチ信号指定データ「１０ｂ」をラッチ信号指定レジスタ７８ａに書き込むことにより、カウント値取込信号が出力されるように設定する（ステップＳ２９）。
【０１２６】
なお、この実施の形態においては、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域には、ラッチ信号選択データ「０１ｈ」が記憶されているため、ラッチ信号指定レジスタ７８ａには、ラッチ信号指定データ「０１ｂ」が書き込まれる。
【０１２７】
その後、ＣＰＵ１０３は、動作開始データ「８０ｈ」を動作開始レジスタ８０ａに書き込んで、乱数回路１７の動作を開始させる（ステップＳ３０）。
【０１２８】
図２５に示すステップＳ１０の乱数回路設定処理に続いて、ＣＰＵ１０３は、ＣＴＣ１０５によるタイマ割込みのための設定を行う（ステップＳ１１）。具体的には、ＣＴＣ１０５に対して、ＣＴＣ１０５が備える複数のチャネルのうちの１つ（具体的には、第０チャネルから第３チャネルのうちの第３チャネル）に割込許可を与えてタイマモードで動作させるとともに、当該チャネルのカウント初期値を指定する。これにより、以後、所定時間（例えば２ミリ秒）ごとにＣＴＣ１０５から割込要求信号がＣＰＵ１０３へ送出され、ＣＰＵ１０３は、定期的にタイマ割込処理を実行することができる。
【０１２９】
その後、ＣＰＵ１０３は、ＣＴＣ１０５からの割込要求信号によるタイマ割込が発生したか否かを監視するためのループ処理に移行する。このループ処理では、割込禁止に設定した後（ステップＳ１２）、表示用乱数更新処理（ステップＳ１３）が実行され、表示用乱数更新処理が完了すると、割込許可に設定する（ステップＳ１４）。
【０１３０】
図２５に示す遊技制御メイン処理を実行したＣＰＵ１０３は、ＣＴＣ１０５からの割込要求信号を受信して割込要求を受け付けると、図２７に示す遊技制御割込処理の実行を開始する。
【０１３１】
遊技制御割込処理を開始すると、ＣＰＵ１０３は、所定の電源断処理を実行することにより、電源基板１０から供給される電力が低下したときなどに所定のデータ保護処理等を実行可能とする（ステップＳ３１）。続いて、所定のスイッチ処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力される検出信号の状態を判定する（ステップＳ３２）。スイッチ処理では、スイッチ回路１０７を介して始動入賞口スイッチ７０から入力される始動入賞信号ＳＳがオン状態となっているか否かを判別する。始動入賞信号ＳＳがオン状態である場合には、タイマ値を「１」加算して始動入賞口スイッチタイマメモリ１１４に格納する。一方、始動入賞信号ＳＳがオフ状態である場合には、タイマ値をクリアする。
【０１３２】
次に、ＣＰＵ１０３は、ランダムＲ２００などの判定用乱数を更新する判定用乱数更新処理（ステップＳ３３）と、所定の表示用乱数を更新する表示用乱数更新処理（ステップＳ３４）と、を順次実行する。
【０１３３】
続いて、ＣＰＵ１０３は、カウント値列変更処理を実行する（ステップＳ３５）。
【０１３４】
図２８は、ステップＳ３５のカウント値列変更処理を示すフローチャートである。このカウント値列変更処理において、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられているカウント値一巡フラグをチェックするなどして、カウント値Ｃがカウンタ最終値である「６５５３５」までカウントアップされたか否かを判別する（ステップＳ５１）。カウント値一巡フラグがオフ状態である場合には（ステップＳ５１；Ｎｏ）、カウント値Ｃが最終値までカウントアップされていないものと判別して、そのままカウント値列変更処理を終了する。
【０１３５】
一方、カウント値一巡フラグがオン状態にある場合には（ステップＳ５１；Ｙｅｓ）、カウント値Ｃがカウンタ最終値までカウントアップされ、一巡したものと判別して、ユーザプログラム実行データエリアの１Ｆ９９ｈ番地の領域に記憶されているカウント値列変更方式選択データを読み出す。ＣＰＵ１０３は、この読み出したカウント値列変更方式選択データに基づいて、カウント値列を変更するか否かや、カウント値列を変更する場合には、第１のカウント値変更方式に従って変更するか、或いは第２のカウント値変更方式に従って変更するかを判別する（ステップＳ５２，及びＳ５５）。
【０１３６】
第１のカウント値列変更方式選択データ「０１ｂ」が記憶されている場合（ステップＳ５２；Ｙｅｓ）、ＣＰＵ１０３は、ランダムカウンタ１１１よりランダムＲ２００を抽出し（ステップＳ５３）、抽出したランダムＲ２００の値に基づいて、カウント値列の順序を変更するか否かを判別する（ステップＳ５４）。
【０１３７】
ステップＳ５４の処理にてカウント値列の順序を変更するものと判別されたときには（ステップＳ５４；Ｙｅｓ）、ステップＳ５６の処理へと進む。一方、カウント値列の順序を変更しないものと判別されたときには（ステップＳ５４；Ｎｏ）、ステップＳ５７の処理へと進む。
【０１３８】
第２のカウント値列変更方式選択データ「１０ｂ」が記憶されている場合（ステップＳ５５；Ｙｅｓ）、カウント値列変更データ「０１ｈ」をカウント値列変更レジスタ７４ａに書き込んで、カウント値列の順序の変更を指示する（ステップＳ５６）。
【０１３９】
一方、ステップＳ５２，及びＳ５５の処理にてＮｏと判別された場合、ＣＰＵ１０３は、プログラム実行データエリアの１Ｆ９９ｈ番地の領域に記憶されているカウント値列変更方式選択データが「００ｂ」であると判別して、カウント値列の順序を変更することなく、そのままステップＳ５７の処理へと進む。
【０１４０】
その後、ＣＰＵ１０３は、カウント値一巡フラグをクリアしてオフ状態とし（ステップＳ５７）、カウント値列変更処理を終了する。
【０１４１】
こうして初期値変更処理が終了した後、ＣＰＵ１０３は、特別図柄プロセス処理を実行する（ステップＳ３６）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１４２】
また、ＣＰＵ１０３は、普通図柄プロセス処理を実行する（ステップＳ３７）。普通図柄プロセス処理では、普通図柄表示器４０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選択されて実行される。普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。さらに、特別図柄コマンド制御処理（ステップＳ３８）と、普通図柄コマンド制御処理（ステップＳ３９）と、を順次実行する。これにより、ＣＰＵ１０３は、主基板１１から表示制御基板１２に対して表示制御コマンドを送ることにより、可変表示装置４の表示制御や普通図柄表示器４０の点灯制御を指示する。
【０１４３】
続いて、ＣＰＵ１０３は、所定の情報出力処理を実行することにより、各種出力データをＩ／Ｏポート１０４に含まれる各出力ポートに出力する（ステップＳ４０）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率可変情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。
【０１４４】
また、ＣＰＵ１０３は、所定の賞球処理を実行することにより、始動入賞口スイッチ７０等の各入賞口スイッチから入力された検出信号に基づく賞球数の設定などを行い、払出制御基板１５に対して払出制御コマンドを出力可能とする（ステップＳ４１）。さらに、ＣＰＵ１０３は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ４２）。
【０１４５】
図２９は、ステップＳ３６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１０１）。ステップＳ１０１の処理において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。
【０１４６】
そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１０１；Ｙｅｓ）、入賞処理を実行する（ステップＳ１０２）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１０３；Ｎｏ）、入賞処理をスキップする。
【０１４７】
図３０は、ステップＳ１０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ１２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。
【０１４８】
始動入賞記憶数が「４」であるときには（ステップＳ１２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ１２１；Ｎｏ）、乱数値記憶回路７９に出力制御信号ＳＣを送出して、乱数値記憶回路７９を読出可能（イネイブル）状態に制御する（ステップＳ１２２）。
【０１４９】
続いて、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し（ステップＳ１２３）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ１２４）、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して、乱数値記憶回路７９を読出不能（ディセイブル）状態に制御する（ステップＳ１２５）。そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ１２６）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ１２７）。
【０１５０】
続いて、ＣＰＵ１０３は、フラグメモリ１１３に格納されている特別図柄プロセスフラグの値に基づいて、図２９に示すステップＳ１１０〜Ｓ１１８の９個の処理のいずれかを選択する。以下に、ステップＳ１１０〜Ｓ１１８の各処理について説明する。
【０１５１】
ステップＳ１１０の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「０」のときに実行される処理である。この処理において、ＣＰＵ１０３は、特図保留メモリ１１０が記憶している保留記憶数が「０」であるか否かを判別する。ここで、特図保留メモリ１１０において、保留番号「１」に対応した乱数値Ｒ等の各種データが記憶されていない場合には、保留記憶数が「０」であると判別される。保留記憶数が「０」であれば、表示制御基板１２を介して可変表示装置４上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「０」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「１」に更新する。
【０１５２】
ステップＳ１１１の大当り判定処理は、特別図柄プロセスフラグの値が「１」のときに実行される処理である。この処理において、ＣＰＵ１０３は、図３１に示すように、まず、特図保留メモリ１１０から保留番号「１」に対応して格納されている乱数値Ｒを読み出す（ステップＳ１４１）。この際、保留記憶数を「１」減算し、且つ、特図保留メモリ１１０の第２〜第４エントリ（保留番号「２」〜「４」）に格納された乱数値Ｒを１エントリずつ上位にシフトする（ステップＳ１４２）。
【０１５３】
続いて、ＣＰＵ１０３は、確率向上状態（確変中）であるか否かを判別し（ステップＳ１４３）、確変中ではなければ（ステップＳ１４３；Ｎｏ）、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図２４（Ａ）に示すような通常時大当り判定用テーブル１２１を設定する（ステップＳ１４４）。これに対して、確変中であれば（ステップＳ１４３；Ｙｅｓ）、図２４（Ｂ）に示すような確変時大当り判定用テーブル１２２を設定する（ステップＳ１４５）。
【０１５４】
ＣＰＵ１０３は、ステップＳ１４１の処理にて読み出した乱数値Ｒに基づき、ステップＳ１４４又はＳ１４５にて設定した大当り判定用テーブル１２１又は１２２を用いて特図ゲームの表示結果を大当りとするか否かを判定する（ステップＳ１４６）。そして、大当りとすることに決定した場合には（ステップＳ１４６；Ｙｅｓ）、フラグメモリ１１３に設けられた大当り状態フラグをオン状態にセットし（ステップＳ１４７）、ハズレとすることに決定した場合には（ステップＳ１４６；Ｎｏ）、大当り状態フラグをクリアしてオフ状態とする（ステップＳ１４８）。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「２」に更新する（ステップＳ１４９）。
【０１５５】
図２９に示すステップＳ１１２の確定図柄決定処理は、特別図柄プロセスフラグの値が「２」のときに実行される処理である。この処理において、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置４による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「３」に更新する。
【０１５６】
ステップＳ１１３の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「３」のときに実行される処理である。この処理において、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップＳ１１２の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、ＣＰＵ１０３は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「４」に更新する。
【０１５７】
ステップＳ１１４の可変表示指令処理は、特別図柄プロセスフラグの値が「４」のときに実行される処理である。この処理において、ＣＰＵ１０３は、可変表示装置４において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップＳ１１２の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップＳ１１３の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板１２に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「５」に更新する。
【０１５８】
ステップＳ１１５の可変表示停止時処理は、特別図柄プロセスフラグの値が「５」のときに実行される処理である。この処理において、ＣＰＵ１０３は、主基板１１から表示制御基板１２に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板１２に対して送出可能に設定する。また、パチンコ遊技機１が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機１における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「６」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「０」に更新する。
【０１５９】
ステップＳ１１６の大入賞口開放前処理は、特別図柄プロセスフラグの値が「６」のときに実行される処理である。この処理において、ＣＰＵ１０３は、大入賞口としての特別可変入賞球装置７を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置７を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「７」に更新する。
【０１６０】
ステップＳ１１７の大入賞口開放中処理は、特別図柄プロセスフラグの値が「７」のときに実行される処理である。この処理において、ＣＰＵ１０３は、開成された特別可変入賞球装置７への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、１回の大当りについて、特別可変入賞球装置７の開成回数をカウントし、開成回数が例えば１６回に達していれば、特定遊技状態（大当り遊技状態）を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「８」に更新する。一方、開成回数が１６回に達していなければ、特別可変入賞球装置７を一旦閉成した後、所定時間が経過するのを待って再度開成する。
【０１６１】
ステップＳ１１８の大当り終了処理は、特別図柄プロセスフラグの値が「８」のときに実行される処理である。この処理において、ＣＰＵ１０３は、表示制御基板１２に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「０」に更新する。
【０１６２】
以上説明したように、この実施の形態によれば、カウンタ７３は、第１のセレクタ７１から入力される周期Ｔの基準クロック信号Ｓ０がローレベルからハイレベルに立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…においてカウント値Ｃを更新し、ラッチ信号出力回路７８は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、遅延回路７２が基準クロック信号Ｓ０をΔＴ（≠ｎＴ）だけ遅延させて生成した遅延クロック信号ＳＤに同期させ、タイミングＴ１１においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路７９に出力する。そして、乱数値記憶回路７９は、この更新されたカウント値Ｃを、ラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとして記憶する。
【０１６３】
このため、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができ、この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。
【０１６４】
また、ＣＰＵ１０３は、パチンコ遊技機１に電力が供給され、遊技制御メイン処理が開始された後、タイマ割込処理の実行を許可してループ処理に移行する前に、乱数回路設定処理を行うため、限られた割り込み処理時間（例えば２ミリ秒）の間で乱数発生のための処理を開始・終了する必要はなくなり、遊技制御用マイクロプロセッサ１００の処理負担の増加を防止することができる。さらに、乱数回路１７がＣＰＵ１０３とともに遊技制御用マイクロプロセッサ１００に内蔵されているため、主基板１１のスペースを確保することができ、また、不正基板の設置等の偽造を困難にすることができる。
【０１６５】
なお、好適には、乱数回路設定処理は、遊技状態復旧処理の実行後又はＲＡＭ１０２のクリアや所定の作業領域に対する初期設定などの初期化処理の実行後、タイマ割込処理の実行を許可してループ処理に移行する前に、実行されることが望ましい。
【０１６６】
また、ＣＰＵ１０３は、乱数回路１７が発生するランダムＲの値を用いて特図ゲームおける表示結果を大当りとするか否かを決定するため、ＲＯＭ１０１等に記憶するプログラムの容量を削減することができる。
【０１６７】
さらに、ランダムＲの値は、乱数回路１７にて更新されるので、ソフトウェアで更新するものに比べて、ＲＯＭ１０１等が記憶するプログラムの容量を少なくすることできる。
【０１６８】
また、乱数値記憶回路７９に記憶されているランダムＲの値を、乱数回路設定処理によりなされた設定に従って、更新させることができるため、パチンコ遊技機１毎に異なる設定を行うことで、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１６９】
より詳細には、ＣＰＵ１０３は、ユーザがパチンコ遊技機１毎に適宜選択したカウンタ初期値、基準クロック信号Ｓ０として用いるクロック信号を乱数回路１７に設定した後、乱数回路１７の動作を開始させる。これにより、乱数回路１７は、ＣＰＵ１０３により設定されたカウンタ初期値及び基準クロック信号Ｓ０として設定されたクロック信号に基づいて、乱数値記憶回路７９に格納されているランダムＲの値を更新するため、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１７０】
さらに、カウント値列の順序を変更させることにより、乱数値記憶回路７９に入力されるカウント値のランダム性が高まり、その結果、乱数値記憶回路７９から読み出され、特図ゲームおける表示結果を大当りとするか否かを判定するのに用いられる乱数値のランダム性を高めることができる。
【０１７１】
また、カウント値列変更回路７４が、ＣＰＵ１０３からのカウント値列の順序変更の要求を受け付けたことに応答して、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」が書き込まれたカウント値列変更レジスタ７４ａを初期化するので、カウント値列変更回路７４から乱数値記憶回路７９へと供給されるカウント値列が連続的に変更されるといった不具合を防止することができる。
【０１７２】
さらに、カウント値列変更レジスタ７４ａが初期化された後、ＣＰＵ１０３は、カウント値列変更データ「０１ｈ」をカウント値列変更レジスタ７４ａに再度書き込むことにより、変更したカウント値列の順序をさらに変更することができる。
【０１７３】
また、ＣＰＵ１０３は、リセットコントローラ１０９によりシステムリセットされるまで、クロック信号設定データが書き込まれた基準クロック信号指定レジスタ７１ａ，及びカウンタ初期値設定データが書き込まれたカウンタ初期値設定レジスタ７３ａを書込不能に制御して乱数回路１７に設定されたカウンタ初期値や、基準クロック信号Ｓ０として用いられるクロック信号を変更不能にする。これにより、悪質な遊技客がカウンタ初期値や、基準クロック信号Ｓ０を変更して乱数値記憶回路７９から読み出されるランダムＲの値と大当り判定値とが一致するタイミングを自在に設定し、大当りを頻発させるといった不正行為を防止することができる。
【０１７４】
さらに、ＣＰＵ１０３は、乱数回路１７にカウンタ初期値を設定し、クロック信号、及びラッチ信号を指定した後に、乱数回路１７を起動させるため、電力の供給開始後、カウンタ初期値や基準クロック信号Ｓ０として用いるクロック信号の設定を行う前に、この乱数回路１７から乱数が発生してしまうといった不具合を防止することができる。
【０１７５】
また、リセットコントローラ１０９によりシステムリセットされたときは、動作開始レジスタ８０ａに動作開始データ「８０ｈ」を書き込むことにより、乱数回路１７を再度起動させることができる。
【０１７６】
ＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことを検出すると、入賞処理を実行する。
【０１７７】
この入賞処理において、ＣＰＵ１０３は、乱数値記憶回路７９に出力制御信号ＳＣを送出して乱数値記憶回路７９を読出可能（イネイブル）状態に制御した後、乱数値記憶回路７９から乱数値Ｒを読み出す。そして、ＣＰＵ１０３は、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して乱数値記憶回路７９を読出不能（ディセイブル）状態に制御した後、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。
【０１７８】
このように、ＣＰＵ１０３が乱数値Ｒを読み出すときのみ、乱数値記憶回路７９を読出可能状態に制御することにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０３は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路７９から乱数値Ｒを読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。
【０１７９】
なお、乱数回路１７は、始動入賞口スイッチ７０から出力された始動入賞信号ＳＳをラッチ信号出力回路７８に直接入力するのではなく、一旦タイマ回路７６に入力して、始動入賞信号ＳＳの入力時間を計測し、計測した時間が予め設定された時間（３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に入力する。このため、パチンコ遊技機１は、ラッチ信号出力回路７８がノイズの影響等により誤って乱数値記憶回路７９にラッチ信号ＳＬを出力することを防止することができる。また、タイマ回路７６には、２回のタイマ割込処理の実行間「４ｍｓ」よりも短い「３ｍｓ」が設定されているため、ＣＰＵ１０３が乱数値記憶回路７９から読み出した乱数値Ｒが前回の入賞時に読み出した乱数値Ｒの値と同じ値となることを防止することができる。
【０１８０】
また、乱数値記憶回路７９は、ラッチ信号出力回路７８からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロコンピュータ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路７９に記憶されている乱数値Ｒが更新されているときに、ＣＰＵ１０３により乱数値記憶回路７９から乱数値Ｒが読み出されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの更新を確実且つ安定的に行うことができる。
【０１８１】
さらに、乱数値記憶回路７９は、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号出力回路７８から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ１００が乱数値記憶回路７９から乱数値Ｒを読み出しているときに、乱数値記憶回路７９に記憶されている乱数値Ｒが更新されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。
【０１８２】
なお、本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１８３】
上記実施の形態において、始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号ＳＳを主基板１１と乱数回路１７とに出力し、そして、乱数回路１７は、タイマ回路７６において、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に出力していた。
【０１８４】
しかしながら、本発明は、これに限定されず、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ出力してもよい。この場合、ユーザプログラム実行データエリアの１Ｆ９７ｈ番地の領域には、ラッチ信号選択データ「０２ｈ」が記憶されており、ラッチ信号指定レジスタ７８ａには、ラッチ信号指定データ「１０ｂ」が書き込まれる。そして、主基板１１に搭載されているＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたことに基づいて、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込む。
【０１８５】
このような変形例１に係る遊技機について、以下図面を参照して説明する。図３２は、この変形例１に係る乱数回路１７の動作（作用）を説明するためのタイミングチャートである。
【０１８６】
図３２（Ａ）に示すように、第１のセレクタ７１は、例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…においてローレベルからハイレベルに立ち上がる基準クロック信号Ｓ０を遅延回路７２とカウンタ７３とに出力する。
【０１８７】
遅延回路７２は、第１のセレクタ７１から入力される基準クロック信号Ｓ０をΔＴ（≠ｎＴ：ｎは整数）（この実施の形態ではΔＴ＝１／２Ｔ）だけ遅延させて、図３２（Ｂ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…においてローレベルからハイレベルに立ち上がる周期Ｔの遅延クロック信号ＳＤを生成してラッチ信号出力回路７８のクロック端子ＣＫへと出力する。
【０１８８】
そして、カウンタ７３は、図３２（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路７８は、入力端子Ｄから入力される図３２（Ｄ）に示すカウント値取込信号を、遅延回路７２からクロック端子ＣＫへと入力される遅延クロック信号ＳＤの立ち上がりエッヂに同期させて、図３２（Ｅ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。
【０１８９】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶することにより、図３２（Ｆ）に示すように、記憶する乱数値Ｒを更新する。
【０１９０】
このようにして、乱数回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。
【０１９１】
また、この変形例において、図２２に示すフラグメモリ１１３には、上述したフラグに加えて、乱数値読出フラグが設けられている。この乱数値読出フラグは、カウント値取込データ「０１ｈ」がカウント値取込レジスタ７５ａに書き込まれたときにオン状態にセットされ、乱数値記憶回路７９から乱数値Ｒが読み出されるとクリアされてオフ状態となる。
【０１９２】
図３３は、この変形例において、ステップＳ３６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた乱数値読出フラグがオンとなっているか否かを判別する（ステップＳ２０１）。
【０１９３】
乱数値読出フラグがオフであるときには（ステップＳ２０１；Ｎｏ）、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ２０２）。ステップＳ２０２の処理において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１４に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。
【０１９４】
そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ２０２；Ｙｅｓ）、入賞処理を実行する（ステップＳ２０３）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ２０２；Ｎｏ）、入賞処理をスキップする。
【０１９５】
図３４は、ステップＳ２０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ２２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。
【０１９６】
始動入賞記憶数が「４」であるときには（ステップＳ２２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ２２１；Ｎｏ）、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込んで、カウント値取込回路７５からカウント値取込信号を出力させる（ステップＳ２２２）。その後、ＣＰＵ１０３は、乱数値読出フラグをオン状態にセットする（ステップＳ２２３）。
【０１９７】
また、ステップＳ２０１の処理にて乱数値読出フラグがオンであるときには（ステップＳ２０１；Ｙｅｓ）、乱数値読出処理を実行する（ステップＳ２０４）。
【０１９８】
図３５は、ステップＳ２０４の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、ＣＰＵ１０３は、まず、乱数値記憶回路７９に出力制御信号ＳＣを送出して、乱数値記憶回路７９を読出可能（イネイブル）状態に制御する（ステップＳ２３１）。続いて、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し（ステップＳ２３２）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ２３３）、乱数値記憶回路７９への出力制御信号ＳＣの送出を停止して、乱数値記憶回路７９を読出不能（ディセイブル）状態に制御する（ステップＳ２３４）。
【０１９９】
そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ２３５）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ２３６）。この後、ＣＰＵ１０３は、乱数値読出フラグをクリアしてオフ状態とする（ステップＳ２３７）。
【０２００】
以上説明したように、この変形例１によれば、カウンタ７３は、第１のセレクタ７１から入力される周期Ｔの基準クロック信号Ｓ０がローレベルからハイレベルに立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。
【０２０１】
そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ送出する。主基板１１のＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別して、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５に書き込んで、カウント値取込回路７５からカウント値取込信号を送出させる。
【０２０２】
カウント値取込回路７５から出力されたカウント値取込信号は、ラッチ信号出力回路７８の入力端子Ｄへと入力される。ラッチ信号出力回路７８は、この入力端子Ｄに入力されるカウント値取込信号を、遅延回路７２が基準クロック信号Ｓ０をΔＴ（≠ｎＴ）だけ遅延させて生成した遅延クロック信号ＳＤに同期させ、タイミングＴ１１においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬとして乱数値記憶回路７９に出力する。
【０２０３】
乱数値記憶回路７９は、カウンタ７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路７８の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッヂに応答して、乱数値Ｒとしてラッチして記憶する。
【０２０４】
この後、最初に行われるタイマ割込処理において、ＣＰＵ１０３は、乱数値記憶回路７９から乱数値Ｒを読み出し、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。
【０２０５】
このようにして、乱数回路１７は、カウンタ７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路７８によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができ、この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。
【０２０６】
また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込むため、パチンコ遊技機１は、始動入賞口スイッチ７０から乱数回路１７へ始動入賞信号ＳＳを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。
【０２０７】
さらに、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別するため、パチンコ遊技機１は、ノイズの影響等により誤ってカウント値取込レジスタ７５ａにカウント値取込データ「０１ｈ」が書き込まれることを防止することができる。
【０２０８】
また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路７９から乱数値Ｒを読み出すため、この読み出した乱数値Ｒが前回読み出した乱数値Ｒと同じ値になることを防止することができる。
【０２０９】
また、基準クロック信号Ｓ０をカウンタ７３とラッチ信号出力回路７８のクロック端子Ｃとに入力し、カウント値Ｃの更新とラッチ信号ＳＬの出力とを同一タイミングで行った後、ラッチ信号ＳＬを遅延回路に入力して遅延させることにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせてもよい。この変形例２に係る乱数回路について以下図面を参照して説明する。
【０２１０】
図３６は、変形例２に係る乱数回路２７の構成を示すブロック図である。なお、乱数回路２７において、上記実施の形態に係る乱数回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２１１】
乱数回路２７は、図３６に示すように、第１のセレクタ７１と、遅延回路７２と、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２１２】
ラッチ信号出力回路７８は、入力端子Ｄが第２のセレクタ７７の出力端子に、クロック端子ＣＫが第１のセレクタ７１の出力端子に接続されており、入力端子Ｄから入力される始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力端子Ｑから出力する。
【０２１３】
遅延回路７２は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬを、基準クロック信号Ｓ０の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延ラッチ信号ＳＡ生成する。遅延回路７２は、生成した遅延ラッチ信号ＳＡを乱数値記憶回路７９に出力する。
【０２１４】
図３７は、乱数回路２７の動作を説明するためのタイミングチャートである。
【０２１５】
第１のセレクタ７１は、図３７（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０をカウンタ７３とラッチ信号出力回路７８とに出力する。
【０２１６】
カウンタ７３は、図３７（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、入力端子Ｄから入力される図３７（Ｃ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、図３７（Ｄ）に示すように、タイミングＴ１２においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを遅延回路７２に出力する。
【０２１７】
遅延回路７２は、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬをΔＴ（≠ｎＴ：ｎは整数）（この変形例２ではΔＴ＝１／２Ｔ）だけ遅延させて、図３７（Ｄ）に示すように、タイミングＴ１３においてローレベルからハイレベルに立ち上がる遅延ラッチ信号ＳＡを生成して乱数値記憶回路７９に出力する。
【０２１８】
そして、乱数値記憶回路７９は、図３７（Ｅ）に示すように、遅延回路７２から入力される遅延ラッチ信号ＳＡに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２１９】
これにより、乱数回路２７は、タイミングＴ１０，Ｔ１２，Ｔ１４において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１２，Ｔ１４とは異なるタイミングＴ１３において、遅延ラッチ信号ＳＡを出力することができる。この結果、パチンコ遊技機１は、乱数値の取得を確実且つ安定的に行うことができる。
【０２２０】
また、上記実施の形態及び変形例１において、カウンタ７３に基準クロック信号Ｓ０を入力してカウント値Ｃを更新していた。しかしながら、本発明は、これに限定されず、カウンタ７３に入力するクロック信号は任意であり、例えば基準クロック信号Ｓ０を分周して生成した分周クロック信号ＳＢをカウンタ７３に入力してカウント値Ｃを更新してもよく、また、基準クロック信号Ｓ０と分周クロック信号ＳＢとを論理積演算することにより得られるクロック信号をカウンタ７３に入力してカウント値Ｃを更新してよい。この変形例に係る乱数回路について以下図面を参照して説明する。
【０２２１】
図３８は、変形例２に係る乱数回路３７の構成を示すブロック図である。なお、乱数回路３７において、上記実施の形態に係る乱数回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２２２】
乱数回路３７は、図３８に示すように、第１のセレクタ７１と、遅延回路７２と、ＡＮＤ回路７２ａと、分周回路７２ｂと、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２２３】
分周回路７２ｂは、第１のセレクタ７１から入力される基準クロック信号Ｓ０を分周して分周クロック信号ＳＢを生成し、生成した分周クロック信号ＳＢをＡＮＤ回路７２ａに出力する。
【０２２４】
ＡＮＤ回路７２ａは、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢとを論理積演算して論理積クロック信号Ｓ１を生成し、生成した論理積クロック信号Ｓ１を遅延回路７２とカウンタ７３とに出力する。
【０２２５】
遅延回路７２は、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１を、この論理積クロック信号Ｓ１の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延論理積クロック信号Ｓ２を生成する。遅延回路７２は、生成した遅延論理積クロック信号Ｓ２をラッチ信号出力回路７８に出力する。
【０２２６】
図３９は、乱数回路３７の動作を説明するためのタイミングチャートである。
【０２２７】
第１のセレクタ７１は、図３９（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとに出力する。
【０２２８】
分周回路７２ｂは、図３９（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０を２分周して、タイミングＴ１０，Ｔ１４，…においてローレベルからハイレベルに立ち上がる周期２Ｔの分周クロック信号ＳＢを生成してＡＮＤ回路７２ａに出力する。
【０２２９】
ＡＮＤ回路７２ａは、図３９（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢと論理積演算して、論理積クロック信号Ｓ１を生成して遅延回路７２とカウンタ７３とに出力する。
【０２３０】
遅延回路７２は、図３９（Ｄ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１を、１／２周期だけ遅延させて、遅延論理積クロック信号Ｓ２を生成してラッチ信号出力回路７８のクロック端子ＣＫに出力する。
【０２３１】
カウンタ７３は、図３９（Ｅ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、図３９（Ｇ）に示すように、入力端子Ｄから入力される図３９（Ｆ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッヂに同期させ、タイミングＴ１２においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを乱数値記憶回路７９に出力する。
【０２３２】
そして、乱数値記憶回路７９は、図３９（Ｈ）に示すように、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２３３】
これにより、乱数回路３７は、タイミングＴ１０，Ｔ１４，Ｔ１８において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１４，Ｔ１８とは異なるタイミングＴ１２において、ラッチ信号ＳＬを出力することができる。
【０２３４】
また、図４０は、変形例４に係る乱数回路４７の構成を示すブロック図である。なお、乱数回路４７において、上記実施の形態に係る乱数回路１７，上記変形例２に係る乱数回路２７及び変形例３に係る乱数回路３７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
【０２３５】
乱数回路４７は、図４０に示すように、第１のセレクタ７１と、遅延回路７２と、ＡＮＤ回路７２ａと、分周回路７２ｂと、カウンタ７３と、カウント値列変更回路７４と、カウント値取込回路７５と、タイマ回路７６と、第２のセレクタ７７と、ラッチ信号出力回路７８と、乱数値記憶回路７９と、動作開始回路８０と、から構成されている。
【０２３６】
ラッチ信号出力回路７８は、入力端子Ｄが第２のセレクタ７７の出力端子に、クロック端子ＣＫがＡＮＤ回路７２ａの出力端子に接続されており、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに同期させ、ラッチ信号ＳＬとして出力端子Ｑから出力する。
【０２３７】
図４１は、乱数回路４７の動作を説明するためのタイミングチャートである。
【０２３８】
第１のセレクタ７１は、図４１（Ａ）に示すように、タイミングＴ１０，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周期Ｔの基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとに出力する。
【０２３９】
分周回路７２ｂは、図４１（Ｂ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０を２分周して、タイミングＴ１０，Ｔ１４，…においてローレベルからハイレベルに立ち上がる周期２Ｔの分周クロック信号ＳＢを生成してＡＮＤ回路７２ａに出力する。
【０２４０】
ＡＮＤ回路７２ａは、図４１（Ｃ）に示すように、第１のセレクタ７１から入力される基準クロック信号Ｓ０と分周回路７２ｂから入力される分周クロック信号ＳＢと論理積演算して、論理積クロック信号Ｓ１を生成してカウンタ７３とラッチ信号出力回路７８とに出力する。
【０２４１】
カウンタ７３は、図４１（Ｄ）に示すように、ＡＮＤ回路７２ａから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに入力される毎に、カウント値Ｃを更新して乱数値記憶回路７９に出力する。また、ラッチ信号出力回路７８は、図４１（Ｆ）に示すように、入力端子Ｄから入力される図４１（Ｅ）に示す始動入賞信号ＳＳ又はカウント値取込信号を、クロック端子ＣＫから入力される論理積クロック信号Ｓ１の立ち上がりエッヂに同期させ、タイミングＴ１４においてローレベルからハイレベルに立ち上がるラッチ信号ＳＬを遅延回路７２に出力する。
【０２４２】
遅延回路７２は、図４１（Ｇ）に示すように、ラッチ信号出力回路７８から入力されるラッチ信号ＳＬを１／２周期だけ遅延させて、タイミングＴ１６においてローレベルからハイレベルに立ち上がる遅延ラッチ信号ＳＡを生成して乱数値記憶回路７９に出力する。
【０２４３】
そして、乱数値記憶回路７９は、図４１（Ｈ）に示すように、遅延回路７２から入力される遅延ラッチ信号ＳＡに応答して、カウンタ７３から入力されるカウント値Ｃを乱数値Ｒとして記憶する。
【０２４４】
これにより、乱数回路４７は、タイミングＴ１０，Ｔ１４，Ｔ１８において、カウント値Ｃを更新し、タイミングＴ１０，Ｔ１４，Ｔ１８とは異なるタイミングＴ１６において、遅延ラッチ信号ＳＡを出力することができる。
【０２４５】
上記変形例２及び３に係る乱数回路３７及び４７は、上記実施の形態に係る乱数回路１７及び上記変形例１に係る乱数回路２７の場合に比べて、カウント値Ｃの更新タイミングとラッチタイミングとのずれを大きくすることができる。この結果、パチンコ遊技機１は、乱数値の取得をより確実且つ安定的に行うことができる。
【０２４６】
さらに、上記実施の形態及び変形例において、乱数回路１７，２７，３７及び４７は、同一周期のクロック信号をカウンタ７３とラッチ信号出力回路７８とにそれぞれ入力していたが、本発明は、これに限定されず、乱数回路１７，２７，３７及び４７は、カウンタ７３とラッチ信号出力回路７８とにそれぞれ異なる周期のクロック信号を入力してもよい。
【０２４７】
この場合、例えば乱数回路を図４２，図４３に示すような構成とし、周期Ｔの基準クロック信号Ｓ０をカウンタ７３に、この基準クロック信号Ｓ０を分周回路７２ｂとＡＮＤ回路７２ａとで間引くことにより得られる周期２Ｔの論理積クロック信号Ｓ１又は遅延論理積クロック信号Ｓ２をラッチ信号出力回路７８に、それぞれ入力すればよい。
【０２４８】
このとき、乱数値記憶回路７９に記憶される乱数値Ｒは奇数若しくは偶数のいずれか一方のみとなるため、大当たり判定用デーブルには、これに合わせて奇数若しくは偶数のみからなる大当り判定値を格納しておく必要がある。
【０２４９】
また、上記実施の形態のように乱数回路１７と始動入賞口スイッチ７０とが接続されている構成では、始動入賞口スイッチ７０から乱数回路１７へと入力される始動入賞信号ＳＳを、ラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力する。一方、上記変形例のように乱数回路１７と始動入賞口スイッチ７０とが接続されていない構成では、カウント値取込データ「０１ｈ」をカウント値取込レジスタ７５ａに書き込んで、カウント値取込回路７５からカウント値取込信号を出力させ、このカウント値取込信号をラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力する。
【０２５０】
このように、パチンコ遊技機１の構成に応じて、ユーザは、始動入賞信号ＳＳをラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力するか、或いは、カウント値取込信号をラッチ用クロック信号Ｓ２に同期させてラッチ信号ＳＬを出力するかを選択することができる。このため、様々な構成の遊技機に対応することができる。
【０２５１】
また、上記の実施の形態において、乱数値記憶回路７９から読み出したランダムＲの値を、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数として用いるものとして説明した。しかしながら、本発明は、これに限定されず、この読み出したランダムＲの値を、何に用いるかは任意であり、ハズレ時にリーチするか否かを決定するリーチ判定用の乱数、特別図柄及び飾り図柄の可変表示に用いる可変表示パターンを決定するための表示用の乱数、大当り時における特別図柄の確定図柄を決定するための表示用の乱数、ハズレ時における特別図柄の確定図柄を決定するための表示用の乱数、大当りを生じさせる確率が向上している高確率状態（特別遊技状態）とするか否かを決定する確変判定用の乱数や、普通図柄表示器４０による普通図ゲームにおける表示結果を当りとするか否かを決定する普通図当り判定用の乱数などに用いてもよい。
【０２５２】
さらに、遊技制御用マイクロプロセッサ１００に乱数回路１７を複数内蔵して、複数あるうちの一の乱数回路１７から発生する乱数を、例えば特図ゲームの大当り判定に用い、その他の乱数回路１７から発生する乱数を、普通図ゲームの当り判定に用いてもよい。このようにすれば、上記実施の形態における遊技制御用マイクロプロセッサ１００以上に、その処理負担を低減することができる。
【０２５３】
逆に、ここに挙げた乱数の全てを乱数回路１７を用いて更新する必要はなく、一部の乱数を乱数回路１７を用いずに更新してもよい。例えば、これらの乱数のうちの一部を、遊技制御割込処理中に所定のプログラムを実行することによって、更新してもよく、また、リフレッシュレジスタを用いた乱数の更新方式を併用してもよい。さらに、乱数値記憶回路７９から読み出したランダムＲの値と、遊技制御割込処理中に所定のプログラムを実行することによって更新した乱数の値及び／又はリフレッシュレジスタを用いて更新した乱数の値と、を加算、減算、積算、乗算、除算するなど、演算して得られた値を、大当り、リーチ、可変パターン等の決定用の乱数として用いてもよい。
【０２５４】
上記の実施の形態において、ＣＰＵ１０３は、遊技制御メイン処理において、ステップＳ８による遊技状態復旧処理又はＳ９による初期化処理の後、ステップＳ１１によるＣＴＣ１０５によるタイマ割込みのための設定をする前に、乱数回路設定処理を実行していたが、本発明は、これに限定されず、電力供給が開始された後、ループ処理に移行する前であれば任意であり、例えば、ステップＳ１にて割込禁止に設定した直後に行ってもよく、ステップＳ２にて割込モードをモード２に設定した直後に行ってもよい。また、ステップＳ３にてスタックポインタにスタックポインタ指定アドレスを設定した直後、ステップＳ４にてＣＴＣ１０５などのレジスタ設定を行った直後や、ステップＳ１１にてタイマ割込みのための設定をした直後に行ってもよい。
【０２５５】
上記実施の形態において、乱数回路１７は、基準クロック信号Ｓ０をカウンタ７３に入力する共に、遅延回路７２に入力して遅延クロック信号ＳＤを生成し、この生成した遅延クロック信号ＳＤをラッチ信号出力回路７８のクロック端子Ｃに入力することにより、カウント値Ｃの更新タイミングとラッチタイミングとを異ならせていた。しかしながら、本発明は、これに限定されず、乱数回路１７は、基準クロック信号Ｓ０をラッチ信号出力回路７８のクロック端子Ｃに入力し、遅延クロック信号ＳＤをカウンタ７３に入力してもよい。
【０２５６】
さらに、上記実施の形態において、カウンタ７３は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ７３に限定されず、疑似乱数発生回路であってもよい。また、カウンタ７３のカウント値ＣのビットデータＣ０〜Ｃ１５の出力端子と、乱数値記憶回路７９のカウント値ＣのビットデータＣ０〜Ｃ１５の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路７９に入力されるカウント値Ｃのランダム性を高めることができる。
【０２５７】
また、上記実施の形態において、乱数値記憶回路７９は、ＡＮＤ回路２０１，２０３やＯＲ回路２３０〜２４５などの論理回路を用いてラッチ信号ＳＬ及び出力制御信号ＳＣの受信制御，乱数値Ｒの出力制御などのイネイブル／ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路７９は、Ｉ／Ｏポート１０４やラッチ信号出力回路７８との間にＦＥＴ（Field Effect Transistor）などのスイッチング素子を設け、ラッチ信号ＳＬや出力制御信号ＳＣの入力に応答して、Ｉ／Ｏポート１０４やラッチ信号出力回路７８との経路を導通、遮断することにより、ラッチ信号ＳＬや出力制御信号ＳＣのイネイブル／ディセイブル制御を行ってもよい。
【０２５８】
さらに、上記実施の形態において、タイマ回路７６は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、第１のセレクタ７１からの基準クロック信号Ｓ０の入力に応答して、タイマ値をアップカウント又はダウンカウントして行き、タイマ値が所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定してラッチ信号出力回路７８に出力するものであった。しかしながら、本発明は、これに限定されず、タイマ回路７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号ＳＳをラッチ信号出力回路７８に出力するものであれば任意である。
【０２５９】
また、上記実施の形態において、タイマ回路７６は、基準クロック信号Ｓ０を用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路７６は、基準クロック信号Ｓ０を分周したクロック信号や、第１のセレクタ７１とは異なるクロック信号出力回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路７６には、所定の時間として３ｍｓが設定されていたが、本発明は、これに限定されず、２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間であれば任意に設定可能である。
【０２６０】
さらに、上記実施の形態において、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、ＣＰＵ１０３は、３回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路７６には、３回のタイマ割込処理の実行時間である６ｍｓよりも短い時間を設定すればよい。
【０２６１】
また、上記実施の形態において、遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御するパチンコ遊技機であった。
【０２６２】
しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段（例えば始動玉検出器）の検出により、遊技者にとって不利な第２の状態から遊技者にとって有利な第１の状態となる始動動作（例えば開放動作）を行う可変入賞装置（例えば可変入賞球装置）を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段（例えば特定玉検出器）の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第１の状態に制御する特定遊技状態（例えば大当り遊技状態）を発生させるパチンコ遊技機であってもよい。
【０２６３】
また、本発明の遊技機は、特別領域（例えば特別装置作動領域）に設けられた特別検出手段（例えば特定球検出スイッチや特別領域スイッチ）で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域（例えば作動入賞口や始動入賞装置における始動口）に設けられた始動検出手段（例えば作動球検出スイッチや始動口スイッチ）により遊技球が検出されたことに基づいて、特別可変入賞装置（例えば大入賞口）を遊技者にとって不利な状態（例えば閉鎖状態）から遊技者にとって有利な状態（例えば開放状態）に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。
【０２６４】
さらに、本発明の遊技機は、図４４に示す、１ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置（例えば可変表示装置１００２）の表示結果が導出表示されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン（例えばスロットマシン１０００）であってもよい。図４４に示すスロットマシン１０００は、本発明の始動入賞信号出力手段として、遊技者によりスタートレバー１０１１が操作されたことに基づいて所定の始動信号を遊技制御用ＣＰＵ（例えば主基板）や乱数回路（例えば乱数回路）に出力する図示しないスタートスイッチを備えている。なお、図４４に示す液晶表示器１００１は、演出手段として機能するものである。
【０２６５】
また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うＣＲ式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、ＬＣＤ等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。
【０２６６】
さらに、図１，図２，及び図４４に示した装置構成、図３，図４，図２２，図３２，図３６，図３８，図４０，図４２，及び図４３に示すブロック構成、図５〜図７，図９，及び図１４に示したレジスタ構成、図６，図１０，及び図１８〜図２１に示すデータ構成、図８，図２４に示すテーブル構成、図１３，図１５，図３２，図３７，図３９，及び図４１に示すタイミングチャート構成、及び図２５〜図３１，及び図３３〜図３５に示すフローチャート構成は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。
【０２６７】
また、パチンコ遊技機１の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。
【０２６８】
そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。
【０２６９】
また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。
【図面の簡単な説明】
【０２７０】
【図１】本発明の実施の形態におけるパチンコ遊技機の正面図である。
【図２】本発明の実施の形態におけるパチンコ遊技機の背面図である。
【図３】主基板における回路構成等を示すブロック図である。
【図４】図３に示す乱数回路の構成例を示すブロック図である。
【図５】（Ａ）は、基準クロック信号指定レジスタの構成例を示す図であり、（Ｂ）は、基準クロック信号指定データの説明図である。
【図６】図４に示すカウンタ初期値設定レジスタの構成例を示す図である。
【図７】図４に示すカウント値列変更レジスタの構成例を示す図である。
【図８】ビットスクランブルパターン決定用テーブルの構成例を示す図である。
【図９】図４に示すカウント値取込レジスタの構成例を示す図である。
【図１０】ラッチ信号指定データの説明図である。
【図１１】図４に示す乱数値記憶回路の構成例を示す回路図である。
【図１２】乱数値記憶回路のＯＲ回路の出力端子とＩ／Ｏポートとの接続を説明するための図である。
【図１３】乱数値記憶回路の動作を説明するためのタイミングチャートである。
【図１４】図４に示す動作開始レジスタの構成例を示す図である。
【図１５】乱数回路の動作を説明するためのタイミングチャートである。
【図１６】遊技制御用マイクロプロセッサにおけるアドレスマップの一例を示す図である。
【図１７】ＲＯＭにおけるアドレスマップの一例を示す図である。
【図１８】基準クロック信号選択データの説明図である。
【図１９】ラッチ信号選択データの説明図である。
【図２０】カウンタ初期値選択データの説明図である。
【図２１】カウント値列変更方式選択データの説明図である。
【図２２】遊技制御用マイクロコンピュータの構成例を示すブロック図である。
【図２３】ランダムカウンタによりカウントされるカウンタ値列変更決定用乱数を示す図である。
【図２４】大当り判定用テーブルの構成例を示す図である。
【図２５】遊技制御メイン処理を示すフローチャートである。
【図２６】図２５における乱数回路設定処理を示すフローチャートである。
【図２７】遊技制御割込処理を示すフローチャートである。
【図２８】図２７におけるカウント値列変更処理を示すフローチャートである。
【図２９】特別図柄プロセス処理を示すフローチャートである。
【図３０】図２９における入賞処理の詳細を示すフローチャートである。
【図３１】図２９における大当り判定処理の詳細を示すフローチャートである。
【図３２】変形例１における乱数回路の動作を説明するためのタイミングチャートである。
【図３３】図２９に示す特別図柄プロセス処理の変形例を示すフローチャートである。
【図３４】図３３における入賞処理の詳細を示すフローチャートである。
【図３５】図３３における乱数値読出処理の詳細を示すフローチャートである。
【図３６】変形例２における乱数回路の構成を示すブロック図である。
【図３７】図３６に示す乱数回路の動作を説明するためのタイミングチャートである。
【図３８】変形例３における乱数回路の構成を示すブロック図である。
【図３９】図３８に示す乱数回路の動作を説明するためのタイミングチャートである。
【図４０】変形例４における乱数回路の構成を示すブロック図である。
【図４１】図４０に示す乱数回路の動作を説明するためのタイミングチャートである。
【図４２】変形例５における乱数回路の構成を示すブロック図である。
【図４３】変形例６における乱数回路の構成を示すブロック図である。
【図４４】スロットマシンの正面図である。
【符号の説明】
【０２７１】
１ … パチンコ遊技機
２ … 遊技盤
３ … 遊技機用枠
４ … 可変表示装置
６ … 普通可変入賞球装置
７ … 特別可変入賞球装置
８Ｌ，８Ｒ… スピーカ
９ … 遊技効果ランプ
１０ … 電源基板
１１ … 主基板
１２ … 表示制御基板
１３ … 音声制御基板
１４ … ランプ制御基板
１５ … 払出制御基板
１６ … 情報端子基板
１７ … 乱数回路
２１，２２ … ソレノイド
２７，３７ … 乱数回路
４０ … 普通図柄表示器
４７,５７,６７ … 乱数回路
７０ … 始動入賞口スイッチ
７１ … 第１のセレクタ
７１ａ… 基準クロック信号指定レジスタ
７２ … 遅延回路
７２ａ… ＡＮＤ回路
７２ｂ… 分周回路
７３ … カウンタ
７３ａ… カウンタ初期値設定レジスタ
７４ … カウント値列変更回路
７４ａ… カウント値列変更レジスタ
７４ｂ… ビットスクランブルパターン選択回路
７４ｃ… ビットスクランブル回路
７４ｄ… ビットスクランブルパターン決定用テーブル
７５ … カウント値取込回路
７５ａ… カウント値取込レジスタ
７６ … タイマ回路
７７ … 第２のセレクタ
７７ａ… ラッチ信号指定レジスタ
７８ … ラッチ信号出力回路
７９ … 乱数値記憶回路
８０ … 動作開始回路
８０ａ… 動作開始レジスタ
１００ … 遊技制御用マイクロプロセッサ
１０１ … ＲＯＭ
１０２ … ＲＡＭ
１０３ … ＣＰＵ
１０４ … Ｉ／Ｏポート
１０５ … ＣＴＣ
１０６ … クロック回路
１０７ … スイッチ回路
１０８ … ソレノイド回路
１０９ … リセットコントローラ
１１０ … 特図保留メモリ
１１１ … ランダムカウンタ
１１２ … 大当り判定用テーブルメモリ
１１３ … フラグメモリ
１１４ … 始動入賞口スイッチタイマメモリ
１２１ … 通常時大当り判定用テーブル
１２２ … 確変時大当り判定用テーブル
２０１，２０３ … ＡＮＤ回路
２０２，２０４ … ＮＯＴ回路
２１０〜２２５ … フィリップフロップ回路
２３０〜２４５ … ＯＲ回路
１０００ … スロットマシン
１００１ … 液晶表示器
１００２ … 可変表示装置
１０１１ … スタートレバー
【特許請求の範囲】
【請求項１】
可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用ＣＰＵとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段と、
を備え、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力する遅延手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記遊技制御用ＣＰＵは、
前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段と、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含む、
ことを特徴とする遊技機。
【請求項２】
可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用ＣＰＵとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記遊技制御用ＣＰＵ出力する始動信号出力手段と、
を備え、
前記遊技制御用ＣＰＵは、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号を出力するトリガ信号出力手段と、
前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含み、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力する遅延手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記トリガ信号出力手段により出力されたトリガ信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し、
前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段を含む、
ことを特徴とする遊技機。
【請求項３】
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、第３の及び第４のクロック信号のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段と、
該基準クロック信号選択手段によって選択された信号を指定する信号指定データを前記乱数回路に設定する信号指定データ設定手段を含み、
前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタを含み、
前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する、
ことを特徴とする請求項１又は２に記載の遊技機。
【請求項４】
前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値まで循環的に更新し、
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段を含む、
ことを特徴とする請求項１，２，又は３に記載の遊技機。
【請求項５】
前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段を含み、
前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段を含む、
ことを特徴とする請求項１乃至４のいずれか１項に記載の遊技機。
【請求項６】
前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、
前記遊技制御用ＣＰＵは、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる、
ことを特徴とする請求項１乃至５のいずれか１項に記載の遊技機。
【請求項１】
可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用ＣＰＵとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記乱数回路と前記遊技制御手段とに出力する始動信号出力手段と、
を備え、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力する遅延手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記遊技制御用ＣＰＵは、
前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段と、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含む、
ことを特徴とする遊技機。
【請求項２】
可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態に制御する遊技機であって、
前記遊技機に電力を供給する電力供給手段と、
乱数を発生する乱数回路と遊技の進行を制御する遊技制御用ＣＰＵとを内蔵し、前記電力供給手段から供給される電力を用いて動作する遊技制御用マイクロプロセッサと、
前記実行条件の成立に基づいて、始動信号を前記遊技制御用ＣＰＵ出力する始動信号出力手段と、
を備え、
前記遊技制御用ＣＰＵは、
前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数回路に所定のトリガ信号を出力するトリガ信号出力手段と、
前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含み、
前記乱数回路は、
所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
前記基準クロック信号出力手段から入力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力する遅延手段と、
前記基準クロック信号出力手段から入力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記遅延手段から入力される遅延クロック信号が該所定の周期毎に該所定の態様で変化する第２のタイミングのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
前記第１のタイミングと前記第２のタイミングとのうちで前記数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記トリガ信号出力手段により出力されたトリガ信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記表示結果決定手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、その後、前記開始条件が成立したことに基づいて、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定し、
前記遊技制御用ＣＰＵは、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、前記乱数回路に前記乱数を発生させるための設定を行う乱数回路設定手段を含む、
ことを特徴とする遊技機。
【請求項３】
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の前に、第３の及び第４のクロック信号のうちのいずれか一方を前記基準クロック信号として選択する基準クロック信号選択手段と、
該基準クロック信号選択手段によって選択された信号を指定する信号指定データを前記乱数回路に設定する信号指定データ設定手段を含み、
前記乱数回路は、前記信号指定データ設定手段によって前記信号指定データを設定されるセレクタを含み、
前記セレクタは、前記信号指定データ設定手段により設定された信号指定データが示す信号を前記基準クロック信号として出力する、
ことを特徴とする請求項１又は２に記載の遊技機。
【請求項４】
前記数値データ更新手段は、前記数値データを所定の初期値から所定の最終値まで循環的に更新し、
前記乱数回路設定手段は、前記電力供給手段による電力の供給開始後、定期的に実行する割込処理の設定前に、所定値と、前記遊技制御用マイクロプロセッサに固有の識別番号が示す値と、のうちから選択された値を前記所定の初期値として前記数値データ更新手段に設定する初期値設定手段を含む、
ことを特徴とする請求項１，２，又は３に記載の遊技機。
【請求項５】
前記数値データ更新手段から前記乱数値記憶手段へと供給する数値データの更新順である順列の変更を要求する数値データ列変更手段を含み、
前記乱数回路は、前記数値データ列変更手段によって数値データ列の変更を要求されたとき、該数値データ列の変更を要求されないときとは異なる更新順の順列に変更する数値順列変更手段を含む、
ことを特徴とする請求項１乃至４のいずれか１項に記載の遊技機。
【請求項６】
前記遊技制御用マイクロプロセッサは、前記乱数回路を複数内蔵し、
前記遊技制御用ＣＰＵは、前記遊技制御用マイクロプロセッサに内蔵されている複数の乱数回路のうちのいずれか一つの乱数回路から発生する乱数を前記表示結果決定手段による前記表示結果の決定に用いると共に、その他の乱数回路から発生する乱数を該表示結果の決定とは異なる決定に用いる、
ことを特徴とする請求項１乃至５のいずれか１項に記載の遊技機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２００６−２５８８０（Ｐ２００６−２５８８０Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０５１５８（Ｐ２００４−２０５１５８）
【出願日】平成１６年７月１２日（２００４．７．１２）
【出願人】（０００１４４１５３）株式会社三共 (5,148)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月１２日（２００４．７．１２）
【出願人】（０００１４４１５３）株式会社三共 (5,148)
【Ｆターム（参考）】
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