電子装置
【課題】１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンのアドレスバスのプルアップ抵抗による消費電力を低減する。
【解決手段】リセット信号がラッチ７に入力されると、そのローレベル出力によりトランジスタＴＲ0〜ＴＲ20がオンするので、バス２及びラインＬiはプルアップ抵抗ＲA0乃至ＲA20によりプルアップされる。アドレスデコーダ５で生成されたＣＳ信号がラッチ７に入力されると、ラッチ７のハイレベル出力によりトランジスタＴＲ0〜ＴＲ20がオフするので、バス２及びラインＬiは電源から切り離される。ＣＳ信号生成後はプルアップ抵抗ＲA0乃至ＲA20の電流は０になる。
【解決手段】リセット信号がラッチ７に入力されると、そのローレベル出力によりトランジスタＴＲ0〜ＴＲ20がオンするので、バス２及びラインＬiはプルアップ抵抗ＲA0乃至ＲA20によりプルアップされる。アドレスデコーダ５で生成されたＣＳ信号がラッチ７に入力されると、ラッチ７のハイレベル出力によりトランジスタＴＲ0〜ＴＲ20がオフするので、バス２及びラインＬiは電源から切り離される。ＣＳ信号生成後はプルアップ抵抗ＲA0乃至ＲA20の電流は０になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルチップマイクロコンピュータ（以下、１チップマイコンという）にＣＭＯＳメモリを接続した電子装置に関し、詳細には、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスになったときのアドレスバスの電位を固定するために設けられているプルアップ抵抗又はプルダウン抵抗による消費電力を低減できる電子装置に関する。
【背景技術】
【０００２】
１チップマイコンは、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ（入出力装置）を１チップ化してあるので、応用装置を安価に製造できること、実装面積を小さくできることなどの特徴がある。また、１チップマイコンにおいては、例えば内部のメモリの容量が不十分な場合に外部にメモリを接続することが行われている（特許文献１参照）。
【０００３】
このような１チップマイコンの外部にメモリを接続する構成として、文献に記載されたものではないが、図３に示すように、１チップマイコンにＲＯＭを接続した電子装置がある。この電子装置は、１チップマイコン１及びＲＯＭ３を備えており、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19とＲＯＭ３のアドレス入力端子AD0〜AD19とがアドレスバス２により接続されている。また、１チップマイコン１で生成されたアドレスをデコードしてＣＳ（チップセレクト）信号を生成し、ＲＯＭ３のＣＳ端子に供給するアドレスデコーダ５を備えている。アドレスデコーダ５のＣＥ（チップ・イネーブル）端子には、１チップマイコン１で生成されたＡＳ（アドレス・ストローブ）がＡＳ端子からラインＬiを介して入力される。
【０００４】
さらに、アドレスバス２の個々のラインはプルアップ抵抗ＲA0乃至ＲA19を介して電源に接続されている。また、１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiもプルアップ抵抗ＲA20を介して電源に接続されている。これらのプルアップ抵抗ＲA0乃至ＲA20は、１チップマイコン１がリセット信号の入力によりリセットされ、その全アドレス出力端子及びＡＳ端子がハイインピーダンスとなったとき、アドレスバス２の電位及びラインＬiの電位を固定するために設けられたものである。これにより、アドレスバス２及びラインＬiがハイインピーダンスとなり、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止している。
【０００５】
しかしながら、図３に示す構成の場合、１チップマイコン１のリセットが完了し、アドレス出力端子Ａ0〜Ａ19のレベルがアドレスに対応してハイ又はローのレベルになると、電源からプルアップ抵抗ＲA0乃至ＲA19を通り、ローレベルの端子に電流が流れるため、プルアップ抵抗にて電力が消費され続けることになり、無駄な電力が消費される。同様にＡＳのレベルがローになると、電源からプルアップ抵抗ＲA20を通り、ＡＳ端子に電流が流れるため、無駄な電力が消費される。
【０００６】
【特許文献１】特開平５−１２４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような問題点を解決するためになされたもので、その目的は、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、１チップマイコンのアドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられたプルアップ抵抗又はプルダウン抵抗による消費電力を低減することである。
【課題を解決するための手段】
【０００８】
請求項１の発明は、１チップマイコンと、該１チップマイコンに接続されたＣＭＯＳメモリと、前記１チップマイコンのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置である。
請求項２の発明は、請求項１記載の電子装置において、前記制御手段は、前記１チップマイコンに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする。
請求項３の発明は、請求項２記載の電子装置において、前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路はアドレスバスとグランドとの間に接続されていることを特徴とする。
請求項４の発明は、請求項２記載の電子装置において、 前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路はアドレスバスと電源との間に接続されていることを特徴とする。
【０００９】
（作用）
本発明によれば、１チップマイコンのアドレスバスがハイインピーダンスのときは、スイッチング素子がオンになることで、アドレスバスが抵抗を介して電源又はグランドに接続されるため、アドレスバスの電位が固定され、１チップマイコンのアドレスバスがハイインピーダでないときは、スイッチング素子がオフになることで、アドレスバスと電源又はグランドとは電気的に遮断される。
また、１チップマイコンのリセットが解除され、アドレス信号のレベルが全て“ロー”になるタイミングより、スイッチング素子がオフになりアドレスバスとグランドとが電気的に遮断されるタイミングが遅れても、アドレスバスの電位とグランドの電位とが等しいため、アドレスバスから抵抗及びスイッチング素子の直列回路を通ってグランドに流れる電流はゼロである。同様に、アドレス信号のレベルが全て“ハイ”になるタイミングより、スイッチング素子がオフになりアドレスバスと電源とが電気的に遮断されるタイミングが遅れても、アドレスバスの電位と電源電位とが等しいため、電源から抵抗及びスイッチング素子の直列回路を通ってアドレスバスに流れる電流はゼロである。
【発明の効果】
【００１０】
本発明によれば、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられた抵抗による消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について説明する。
図１は本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。この図において、図３と同一又は対応する構成要素には図３と同じ符号を付した。
【００１２】
本実施形態の電子装置では、プルアップ抵抗ＲA0乃至ＲA20の各々と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続した。詳細には、スイッチングトランジスタＴＲ0乃至ＴＲ20のエミッタを電源に接続し、コレクタをプルアップ抵抗ＲA0乃至ＲA20に接続した。つまり、アドレスバス２の個々のラインと電源との間、及び１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiと電源との間に、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の直列回路が接続されている。
【００１３】
また、スイッチングトランジスタＴＲ0乃至ＴＲ20のベースに抵抗ＲB0乃至ＲB20を接続し、ラッチ７の出力をそれらの抵抗を介してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給することにより、スイッチングトランジスタＴＲ0乃至ＴＲ20をオン／オフ制御するように構成した。
【００１４】
ラッチ７には、外部で生成される１チップマイコン１のリセット信号と、アドレスデコーダ５で生成されるＲＯＭ３のＣＳ信号とが入力される。そして、リセット信号が入力されたときにローレベルを保持し、リセット信号が入力された後にＲＯＭ３のＣＳ信号が入力されたときにハイレベルを保持し、それらの保持レベルを抵抗ＲB0乃至ＲB20を介してトランジスタＴＲ0乃至ＴＲ20のベースに供給する。
【００１５】
以上の構成以外は図３に示す従来装置と同じである。次に、図２に示すタイミングチャートを参照しながら、本実施形態の電子装置において、１チップマイコン１がリセットされてから、ＲＯＭ３にアクセスするまでの動作を説明する。ここで、１チップマイコン１のＣＰＵのリセットベクタ、即ちリセットが解除されたときにＣＰＵが最初にアクセスするＲＯＭ３のアドレスは “ＦＦＦＦｈ”である。
【００１６】
まずユーザによるリセット指示の操作などにより１チップマイコン１及びラッチ７にリセット信号が入力される。１チップマイコン１はリセット信号の入力によりリセットされると、そのアドレス出力端子Ａ0〜Ａ19はハイインピーダンスとなる。ラッチ７はリセット信号が入力されたときに“ロー”レベルとなり、そのレベルを保持してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給するので、スイッチングトランジスタＴＲ0乃至ＴＲ20はオンになる。従って、図１におけるトランジスタと抵抗からなる回路は図３における抵抗からなる回路と等価となるから、アドレスバス２の各ライン、及びラインＬiの電位は固定される。これにより、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止することができる。
【００１７】
リセットの後、時刻ｔ0にてリセットが解除されると、１チップマイコン１はリセットベクタであるＲＯＭ３の “ＦＦＦＦｈ”のアドレスにアクセスする。従って、アドレス出力端子Ａ0〜Ａ19からアドレスバス２の各ラインに出力されるアドレス信号のレベルは、時刻ｔ1に全て電源電位と同じ“ハイ”となる。また、ＡＳ端子から出力されるＡＳのレベルは時刻ｔ2に“ロー”に変化する。
【００１８】
このとき、時刻ｔ2は時刻ｔ1よりアドレス有効期間だけ遅れる。アドレスデコーダ５はＡＳが“ロー”のときにＲＯＭ３のＣＳ信号を生成するので、ＣＳ信号が“ハイ”レベルに立ち上がるタイミング及びラッチ７の出力が“ハイ”レベルに立ち上がるタイミングも時刻ｔ2となる。スイッチングトランジスタＴＲ0乃至ＴＲ20は、ラッチ７の出力が“ハイ”レベルのときにオフとなるので、時刻ｔ２になるまではオンになっている。
【００１９】
従って、時刻ｔ1からｔ2までの期間は、スイッチングトランジスタＴＲ0乃至ＴＲ19はオンであるため、アドレスバス２の各ラインと電源とは電気的に接続されている。しかし、アドレスバス２の各ラインのレベルは電源電位と同じ“ハイ”であるから、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。
【００２０】
時刻ｔ2以降はスイッチングトランジスタＴＲ0乃至ＴＲ20はオフになる。その後、時刻ｔ3になると、ＲＯＭ３内のプログラムを読み出すため、所定のアドレスにアクセスする。このとき、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19から出力されるアドレス信号のレベルは、１チップマイコン１がアクセスするＲＯＭ３のアドレスに応じて“ハイ”又は“ロー”のレベルに変化するため、アドレスバス２と電源との間には電位差が発生する。しかしながら、既にスイッチングトランジスタＴＲ0乃至ＴＲ19はオフになっており、電源とアドレスバス２とは電気的に遮断されているので、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。
【００２１】
なお、ラインＬiについては、ＡＳのレベルが“ハイ”になるタイミングが時刻ｔ2であり、スイッチングトランジスタＴＲ20がオフになるタイミングと同じであるから、時刻ｔ2より前の期間は問題にならない。
【００２２】
このように、本実施形態によれば、１チップマイコン１のリセットが解除され、スイッチングトランジスタＴＲ0乃至ＴＲ20がオフになった後には、プルアップ抵抗ＲA0乃至ＲA20に流れる電流はゼロになるため、１チップマイコン１のリセットが解除された後にもプルアップ抵抗ＲA0乃至ＲA20に電流が流れ続ける従来装置と比べると、プルアップ抵抗による無駄な消費電力を低減することができる
【００２３】
また、本実施形態によれば、１チップマイコン１のリセットベクタが “ＦＦＦＦｈ”に設定されており、アドレスバス２にプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路が接続されているので、アドレス信号のレベルが全て“ハイ”であるにもかかわらず、スイッチングトランジスタＴＲ0乃至ＴＲ19がオンである期間（図２の時刻ｔ1からｔ2まで）においても、プルアップ抵抗ＲA0乃至ＲA19に流れる電流をゼロにすることができる。
【００２４】
なお、本発明は下記（１）〜（４）のような変形が可能である。
（１）図１では、プルアップ抵抗ＲA0乃至ＲA20と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続したが、プルアップ抵抗ＲA0乃至ＲA20とアドレスバス２及びラインＬiとの間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続する。つまり、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の接続順序を反対にする。
【００２５】
（２）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とし、かつプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合、図２の時刻ｔ1からｔ2に対応する期間は、アドレスバス２のレベルは全て“ロー”となり、グランドのレベルと等しいから、図１の装置と同様、プルダウン抵抗に流れる電流はゼロである。
【００２６】
（３）図１において、１チップマイコン１のリセットベクタの“ＦＦＦＦｈ”は変えずに、プルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルダウン抵抗の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。
【００２７】
（４）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とする。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルアップ抵抗ＲA0乃至ＲA19の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。
【図２】本発明の実施形態の電子装置において、１チップマイコンがリセットされてからＲＯＭにアクセスするまでの動作を示すタイミングチャートである。
【図３】従来の電子装置の構成のブロック及び回路構成を示す図である。
【符号の説明】
【００２９】
１・・・１チップマイコン、２・・・アドレスバス、３・・・ＲＯＭ、５・・・アドレスデコーダ、７・・・ラッチ、ＲA0〜ＲA20・・・プルアップ抵抗、ＴＲ0〜ＴＲ20・・・スイッチングトランジスタ。
【技術分野】
【０００１】
本発明は、シングルチップマイクロコンピュータ（以下、１チップマイコンという）にＣＭＯＳメモリを接続した電子装置に関し、詳細には、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスになったときのアドレスバスの電位を固定するために設けられているプルアップ抵抗又はプルダウン抵抗による消費電力を低減できる電子装置に関する。
【背景技術】
【０００２】
１チップマイコンは、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ（入出力装置）を１チップ化してあるので、応用装置を安価に製造できること、実装面積を小さくできることなどの特徴がある。また、１チップマイコンにおいては、例えば内部のメモリの容量が不十分な場合に外部にメモリを接続することが行われている（特許文献１参照）。
【０００３】
このような１チップマイコンの外部にメモリを接続する構成として、文献に記載されたものではないが、図３に示すように、１チップマイコンにＲＯＭを接続した電子装置がある。この電子装置は、１チップマイコン１及びＲＯＭ３を備えており、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19とＲＯＭ３のアドレス入力端子AD0〜AD19とがアドレスバス２により接続されている。また、１チップマイコン１で生成されたアドレスをデコードしてＣＳ（チップセレクト）信号を生成し、ＲＯＭ３のＣＳ端子に供給するアドレスデコーダ５を備えている。アドレスデコーダ５のＣＥ（チップ・イネーブル）端子には、１チップマイコン１で生成されたＡＳ（アドレス・ストローブ）がＡＳ端子からラインＬiを介して入力される。
【０００４】
さらに、アドレスバス２の個々のラインはプルアップ抵抗ＲA0乃至ＲA19を介して電源に接続されている。また、１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiもプルアップ抵抗ＲA20を介して電源に接続されている。これらのプルアップ抵抗ＲA0乃至ＲA20は、１チップマイコン１がリセット信号の入力によりリセットされ、その全アドレス出力端子及びＡＳ端子がハイインピーダンスとなったとき、アドレスバス２の電位及びラインＬiの電位を固定するために設けられたものである。これにより、アドレスバス２及びラインＬiがハイインピーダンスとなり、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止している。
【０００５】
しかしながら、図３に示す構成の場合、１チップマイコン１のリセットが完了し、アドレス出力端子Ａ0〜Ａ19のレベルがアドレスに対応してハイ又はローのレベルになると、電源からプルアップ抵抗ＲA0乃至ＲA19を通り、ローレベルの端子に電流が流れるため、プルアップ抵抗にて電力が消費され続けることになり、無駄な電力が消費される。同様にＡＳのレベルがローになると、電源からプルアップ抵抗ＲA20を通り、ＡＳ端子に電流が流れるため、無駄な電力が消費される。
【０００６】
【特許文献１】特開平５−１２４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような問題点を解決するためになされたもので、その目的は、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、１チップマイコンのアドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられたプルアップ抵抗又はプルダウン抵抗による消費電力を低減することである。
【課題を解決するための手段】
【０００８】
請求項１の発明は、１チップマイコンと、該１チップマイコンに接続されたＣＭＯＳメモリと、前記１チップマイコンのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置である。
請求項２の発明は、請求項１記載の電子装置において、前記制御手段は、前記１チップマイコンに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする。
請求項３の発明は、請求項２記載の電子装置において、前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路はアドレスバスとグランドとの間に接続されていることを特徴とする。
請求項４の発明は、請求項２記載の電子装置において、 前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路はアドレスバスと電源との間に接続されていることを特徴とする。
【０００９】
（作用）
本発明によれば、１チップマイコンのアドレスバスがハイインピーダンスのときは、スイッチング素子がオンになることで、アドレスバスが抵抗を介して電源又はグランドに接続されるため、アドレスバスの電位が固定され、１チップマイコンのアドレスバスがハイインピーダでないときは、スイッチング素子がオフになることで、アドレスバスと電源又はグランドとは電気的に遮断される。
また、１チップマイコンのリセットが解除され、アドレス信号のレベルが全て“ロー”になるタイミングより、スイッチング素子がオフになりアドレスバスとグランドとが電気的に遮断されるタイミングが遅れても、アドレスバスの電位とグランドの電位とが等しいため、アドレスバスから抵抗及びスイッチング素子の直列回路を通ってグランドに流れる電流はゼロである。同様に、アドレス信号のレベルが全て“ハイ”になるタイミングより、スイッチング素子がオフになりアドレスバスと電源とが電気的に遮断されるタイミングが遅れても、アドレスバスの電位と電源電位とが等しいため、電源から抵抗及びスイッチング素子の直列回路を通ってアドレスバスに流れる電流はゼロである。
【発明の効果】
【００１０】
本発明によれば、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられた抵抗による消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態について説明する。
図１は本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。この図において、図３と同一又は対応する構成要素には図３と同じ符号を付した。
【００１２】
本実施形態の電子装置では、プルアップ抵抗ＲA0乃至ＲA20の各々と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続した。詳細には、スイッチングトランジスタＴＲ0乃至ＴＲ20のエミッタを電源に接続し、コレクタをプルアップ抵抗ＲA0乃至ＲA20に接続した。つまり、アドレスバス２の個々のラインと電源との間、及び１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiと電源との間に、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の直列回路が接続されている。
【００１３】
また、スイッチングトランジスタＴＲ0乃至ＴＲ20のベースに抵抗ＲB0乃至ＲB20を接続し、ラッチ７の出力をそれらの抵抗を介してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給することにより、スイッチングトランジスタＴＲ0乃至ＴＲ20をオン／オフ制御するように構成した。
【００１４】
ラッチ７には、外部で生成される１チップマイコン１のリセット信号と、アドレスデコーダ５で生成されるＲＯＭ３のＣＳ信号とが入力される。そして、リセット信号が入力されたときにローレベルを保持し、リセット信号が入力された後にＲＯＭ３のＣＳ信号が入力されたときにハイレベルを保持し、それらの保持レベルを抵抗ＲB0乃至ＲB20を介してトランジスタＴＲ0乃至ＴＲ20のベースに供給する。
【００１５】
以上の構成以外は図３に示す従来装置と同じである。次に、図２に示すタイミングチャートを参照しながら、本実施形態の電子装置において、１チップマイコン１がリセットされてから、ＲＯＭ３にアクセスするまでの動作を説明する。ここで、１チップマイコン１のＣＰＵのリセットベクタ、即ちリセットが解除されたときにＣＰＵが最初にアクセスするＲＯＭ３のアドレスは “ＦＦＦＦｈ”である。
【００１６】
まずユーザによるリセット指示の操作などにより１チップマイコン１及びラッチ７にリセット信号が入力される。１チップマイコン１はリセット信号の入力によりリセットされると、そのアドレス出力端子Ａ0〜Ａ19はハイインピーダンスとなる。ラッチ７はリセット信号が入力されたときに“ロー”レベルとなり、そのレベルを保持してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給するので、スイッチングトランジスタＴＲ0乃至ＴＲ20はオンになる。従って、図１におけるトランジスタと抵抗からなる回路は図３における抵抗からなる回路と等価となるから、アドレスバス２の各ライン、及びラインＬiの電位は固定される。これにより、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止することができる。
【００１７】
リセットの後、時刻ｔ0にてリセットが解除されると、１チップマイコン１はリセットベクタであるＲＯＭ３の “ＦＦＦＦｈ”のアドレスにアクセスする。従って、アドレス出力端子Ａ0〜Ａ19からアドレスバス２の各ラインに出力されるアドレス信号のレベルは、時刻ｔ1に全て電源電位と同じ“ハイ”となる。また、ＡＳ端子から出力されるＡＳのレベルは時刻ｔ2に“ロー”に変化する。
【００１８】
このとき、時刻ｔ2は時刻ｔ1よりアドレス有効期間だけ遅れる。アドレスデコーダ５はＡＳが“ロー”のときにＲＯＭ３のＣＳ信号を生成するので、ＣＳ信号が“ハイ”レベルに立ち上がるタイミング及びラッチ７の出力が“ハイ”レベルに立ち上がるタイミングも時刻ｔ2となる。スイッチングトランジスタＴＲ0乃至ＴＲ20は、ラッチ７の出力が“ハイ”レベルのときにオフとなるので、時刻ｔ２になるまではオンになっている。
【００１９】
従って、時刻ｔ1からｔ2までの期間は、スイッチングトランジスタＴＲ0乃至ＴＲ19はオンであるため、アドレスバス２の各ラインと電源とは電気的に接続されている。しかし、アドレスバス２の各ラインのレベルは電源電位と同じ“ハイ”であるから、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。
【００２０】
時刻ｔ2以降はスイッチングトランジスタＴＲ0乃至ＴＲ20はオフになる。その後、時刻ｔ3になると、ＲＯＭ３内のプログラムを読み出すため、所定のアドレスにアクセスする。このとき、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19から出力されるアドレス信号のレベルは、１チップマイコン１がアクセスするＲＯＭ３のアドレスに応じて“ハイ”又は“ロー”のレベルに変化するため、アドレスバス２と電源との間には電位差が発生する。しかしながら、既にスイッチングトランジスタＴＲ0乃至ＴＲ19はオフになっており、電源とアドレスバス２とは電気的に遮断されているので、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。
【００２１】
なお、ラインＬiについては、ＡＳのレベルが“ハイ”になるタイミングが時刻ｔ2であり、スイッチングトランジスタＴＲ20がオフになるタイミングと同じであるから、時刻ｔ2より前の期間は問題にならない。
【００２２】
このように、本実施形態によれば、１チップマイコン１のリセットが解除され、スイッチングトランジスタＴＲ0乃至ＴＲ20がオフになった後には、プルアップ抵抗ＲA0乃至ＲA20に流れる電流はゼロになるため、１チップマイコン１のリセットが解除された後にもプルアップ抵抗ＲA0乃至ＲA20に電流が流れ続ける従来装置と比べると、プルアップ抵抗による無駄な消費電力を低減することができる
【００２３】
また、本実施形態によれば、１チップマイコン１のリセットベクタが “ＦＦＦＦｈ”に設定されており、アドレスバス２にプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路が接続されているので、アドレス信号のレベルが全て“ハイ”であるにもかかわらず、スイッチングトランジスタＴＲ0乃至ＴＲ19がオンである期間（図２の時刻ｔ1からｔ2まで）においても、プルアップ抵抗ＲA0乃至ＲA19に流れる電流をゼロにすることができる。
【００２４】
なお、本発明は下記（１）〜（４）のような変形が可能である。
（１）図１では、プルアップ抵抗ＲA0乃至ＲA20と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続したが、プルアップ抵抗ＲA0乃至ＲA20とアドレスバス２及びラインＬiとの間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続する。つまり、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の接続順序を反対にする。
【００２５】
（２）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とし、かつプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合、図２の時刻ｔ1からｔ2に対応する期間は、アドレスバス２のレベルは全て“ロー”となり、グランドのレベルと等しいから、図１の装置と同様、プルダウン抵抗に流れる電流はゼロである。
【００２６】
（３）図１において、１チップマイコン１のリセットベクタの“ＦＦＦＦｈ”は変えずに、プルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルダウン抵抗の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。
【００２７】
（４）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とする。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルアップ抵抗ＲA0乃至ＲA19の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。
【図２】本発明の実施形態の電子装置において、１チップマイコンがリセットされてからＲＯＭにアクセスするまでの動作を示すタイミングチャートである。
【図３】従来の電子装置の構成のブロック及び回路構成を示す図である。
【符号の説明】
【００２９】
１・・・１チップマイコン、２・・・アドレスバス、３・・・ＲＯＭ、５・・・アドレスデコーダ、７・・・ラッチ、ＲA0〜ＲA20・・・プルアップ抵抗、ＴＲ0〜ＴＲ20・・・スイッチングトランジスタ。
【特許請求の範囲】
【請求項１】
シングルチップマイクロコンピュータと、該シングルチップマイクロコンピュータに接続されたＣＭＯＳメモリと、前記シングルチップマイクロコンピュータのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記制御手段は、前記シングルチップマイクロコンピュータに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータは、リセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路は前記アドレスバスとグランドとの間に接続されていることを特徴とする電子装置。
【請求項４】
請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路は前記アドレスバスと電源との間に接続されていることを特徴とする電子装置。
【請求項１】
シングルチップマイクロコンピュータと、該シングルチップマイクロコンピュータに接続されたＣＭＯＳメモリと、前記シングルチップマイクロコンピュータのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記制御手段は、前記シングルチップマイクロコンピュータに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータは、リセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路は前記アドレスバスとグランドとの間に接続されていることを特徴とする電子装置。
【請求項４】
請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路は前記アドレスバスと電源との間に接続されていることを特徴とする電子装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００８−８３９９８（Ｐ２００８−８３９９８Ａ）
【公開日】平成２０年４月１０日（２００８．４．１０）
【国際特許分類】
【出願番号】特願２００６−２６３１４４（Ｐ２００６−２６３１４４）
【出願日】平成１８年９月２７日（２００６．９．２７）
【出願人】（３０４０２０４９８）サクサ株式会社 (678)
【Ｆターム（参考）】
【公開日】平成２０年４月１０日（２００８．４．１０）
【国際特許分類】
【出願日】平成１８年９月２７日（２００６．９．２７）
【出願人】（３０４０２０４９８）サクサ株式会社 (678)
【Ｆターム（参考）】
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