電子装置
【課題】ドライバから出力される送信デジタル信号を信号配線を介してレシーバに伝送する伝送回路を有する電子装置に関し、信号伝送の高速化を図る。
【解決手段】配線基板２０に形成する電源配線２７及び接地配線２８をカップリング係数を大とする等長平行配線からなるペア配線構造とし、ＣＭＯＳ差動ドライバ３０に供給すべき相補信号エネルギーに対して電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路として機能させる。
【解決手段】配線基板２０に形成する電源配線２７及び接地配線２８をカップリング係数を大とする等長平行配線からなるペア配線構造とし、ＣＭＯＳ差動ドライバ３０に供給すべき相補信号エネルギーに対して電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路として機能させる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ドライバから出力される送信デジタル信号を信号配線を介してレシーバに伝送する伝送回路を有する電子装置に関する。
【０００２】
【従来の技術】図４８は従来の電子装置の一例を示す回路図である。図４８中、１、２は信号配線、３は送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２に出力するＣＭＯＳ差動ドライバである。
【０００３】また、４は信号配線１、２を伝送されてくる相補送信デジタル信号ＣＳ、／ＣＳを受信して送信デジタル信号ＴＳに対応した受信デジタル信号ＲＳを出力するＣＭＯＳ差動レシーバである。
【０００４】また、ＣＭＯＳ差動ドライバ３において、５は送信デジタル信号ＴＳと同相の正相送信デジタル信号ＣＳを出力するＣＭＯＳドライバであり、６はプルアップ素子をなすｎＭＯＳトランジスタ、７はプルダウン素子をなすｐＭＯＳトランジスタである。
【０００５】また、８は送信デジタル信号ＴＳと逆相化してなる逆相送信デジタル信号／ＣＳを出力するＣＭＯＳインバータであり、９はプルアップ素子をなすｐＭＯＳトランジスタ、１０はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００６】また、ＣＭＯＳ差動レシーバ４において、１１は信号配線１を伝送されてくる正相送信デジタル信号ＣＳを受信するＣＭＯＳドライバであり、１２はプルアップ素子をなすｎＭＯＳトランジスタ、１３はプルダウン素子をなすｐＭＯＳトランジスタである。
【０００７】また、１４は信号配線２を伝送されてくる逆相送信デジタル信号／ＣＳを受信するＣＭＯＳインバータであり、１５はプルアップ素子をなすｐＭＯＳトランジスタ、１６はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００８】このように構成された電子装置においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、ＣＭＯＳドライバ５においては、ｎＭＯＳトランジスタ６がＯＦＦからＯＮ、ｐＭＯＳトランジスタ７がＯＮからＯＦＦとなり、ＣＭＯＳインバータ８においては、ｐＭＯＳトランジスタ９がＯＮからＯＦＦ、ｎＭＯＳトランジスタ１０がＯＦＦからＯＮとなる。
【０００９】この結果、ＣＭＯＳドライバ１１の入力端をＬレベルからＨレベルに遷移させるための電荷がＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＨレベルからＬレベルに遷移させるための電荷が信号配線２からＣＭＯＳインバータ８を介して接地に引き抜かれる。
【００１０】この現象は、ＣＭＯＳドライバ１１の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳインバータ８から信号配線２に供給されると見ることができる。
【００１１】そして、ＣＭＯＳドライバ１１の入力端がＬレベルからＨレベル、ＣＭＯＳインバータ１４の入力端がＨレベルからＬレベルになると、ＣＭＯＳドライバ１１においては、ｎＭＯＳトランジスタ１２がＯＦＦからＯＮ、ｐＭＯＳトランジスタ１３がＯＮからＯＦＦとなり、ＣＭＯＳインバータ１４においては、ｐＭＯＳトランジスタ１５がＯＦＦからＯＮ、ｎＭＯＳトランジスタ１６がＯＮからＯＦＦとなる。
【００１２】この結果、ＣＭＯＳドライバ１１及びＣＭＯＳインバータ１４の出力は、共にＬレベルからＨレベルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信デジタル信号ＲＳはＬレベルからＨレベルとなり、ＣＭＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信したことになる。
【００１３】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、ＣＭＯＳドライバ５においては、ｎＭＯＳトランジスタ６がＯＮからＯＦＦ、ｐＭＯＳトランジスタ７がＯＦＦからＯＮとなり、ＣＭＯＳインバータ８においては、ｐＭＯＳトランジスタ９がＯＦＦからＯＮ、ｎＭＯＳトランジスタ１０がＯＮからＯＦＦとなる。
【００１４】この結果、ＣＭＯＳドライバ１１の入力端をＨレベルからＬレベルに遷移させるための電荷が信号配線１からＣＭＯＳドライバ５を介して接地に引き抜かれると共に、ＣＭＯＳインバータ１４の入力端をＬレベルからＨレベルに遷移させるための電荷がＣＭＯＳインバータ８から信号配線２に供給される。
【００１５】この現象は、ＣＭＯＳドライバ１１の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳインバータ８から信号配線２に供給されると見ることができる。
【００１６】そして、ＣＭＯＳドライバ１１の入力端がＨレベルからＬレベル、ＣＭＯＳインバータ１４の入力端がＬレベルからＨレベルになると、ＣＭＯＳドライバ１１においては、ｎＭＯＳトランジスタ１２がＯＮからＯＦＦ、ｐＭＯＳトランジスタ１３がＯＦＦからＯＮとなり、ＣＭＯＳインバータ１４においては、ｐＭＯＳトランジスタ１５がＯＮからＯＦＦ、ｎＭＯＳトランジスタ１６がＯＦＦからＯＮとなる。
【００１７】この結果、ＣＭＯＳドライバ１１及びＣＭＯＳインバータ１４の出力は、共にＨレベルからＬレベルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信デジタル信号ＲＳはＨレベルからＬレベルとなり、ＣＭＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信したことになる。
【００１８】このように、図４８に示す従来の電子装置は、送信デジタル信号ＴＳが遷移した場合、ＣＭＯＳ差動ドライバ３から相補信号エネルギーを信号配線１、２に供給することにより、送信デジタル信号ＴＳを相補信号化してなる相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２を介してＣＭＯＳ差動レシーバ４に伝送するというものである。
【００１９】
【発明が解決しようとする課題】図４８に示す従来の電子装置において、信号配線１、２をカップリング係数が１に近い等長平行配線とする場合には、信号配線１、２を電磁界がほぼ閉じている伝送線路とし、相補送信デジタル信号ＣＳ、／ＣＳをＴＥＭ（ＴransversedＥlectromagnetic Ｍode）伝送に近いモードで伝送し、信号伝送の高速化を図ることができる。
【００２０】しかし、ＣＭＯＳ差動ドライバ３からＣＭＯＳ差動レシーバ４に対して相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２を介して伝送する場合、ＣＭＯＳ差動ドライバ３から信号配線１、２に供給される相補信号エネルギーは電源配線から供給されるものであるから、信号伝送の更なる高速化を図るためには、電源配線からＣＭＯＳ差動ドライバ３に対する相補信号エネルギーの供給の高速化を図る必要があるが、この点に関しては、従来、何ら提案されていない。
【００２１】本発明は、かかる点に鑑み、ドライバから出力される送信デジタル信号を信号配線を介してレシーバに伝送する伝送回路を有する電子装置であって、信号伝送の更なる高速化を図ることができるようにした電子装置を提供することを第１の目的とする。
【００２２】また、本発明は、ＣＰＵと複数のメモリとを備えた電子装置であって、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができるようにした電子装置を提供することを第２の目的とする。本発明の他の目的は、本発明の説明の記載から明瞭になる。
【００２３】
【課題を解決するための手段】本発明中、第１の発明の電子装置は、等長平行配線とされた第１、第２の信号配線からなる１対以上の信号配線ペアを有する配線基板に、前記１対以上の信号配線ペアの第１、第２の信号配線に送信デジタル信号を相補信号化してなる相補送信デジタル信号を出力する１個以上の差動ドライバを有する集積回路チップを搭載してなる電子装置において、前記配線基板は、前記１個以上の差動ドライバに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有しているというものである。
【００２４】本発明中、第１の発明においては、送信デジタル信号が遷移すると、信号配線ペアに接続された差動レシーバの入力端のレベルを遷移させる相補信号エネルギーが差動ドライバから信号配線ペアに供給され、この場合、信号配線ペアに供給される相補信号エネルギーは、第１、第２の電源配線を介して差動ドライバに供給される。
【００２５】ここに、本発明中、第１の発明によれば、差動ドライバに第１、第２の電源電圧を供給する第１、第２の電源配線は、等長平行配線とされているので、これら第１、第２の電源配線は、差動ドライバに供給すべき相補信号エネルギーに対して、電磁界がほぼ閉じた伝送線路として機能する。
【００２６】したがって、差動ドライバに供給すべき相補信号エネルギーを、減衰させることなく、差動ドライバに高速に供給することができ、差動ドライバから出力される相補送信デジタル信号の伝送の高速化を図ることができる。
【００２７】本発明中、第２の発明の電子装置は、第１の発明において、信号配線ペアの特性インピーダンスをＺ０、信号配線ペアの数をｎ、電源配線ペアの特性インピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ又はＺ０／ｎに可能な限り近い値とされているというものである。
【００２８】本発明中、第２の発明によれば、電源配線ペアは、特性インピーダンス上、信号配線ペアと整合又は整合に近い状態とされるので、この点からも、第１、第２の電源配線を介して差動ドライバに供給すべき相補信号エネルギーを減衰させないで高速に供給することができ、相補送信デジタル信号の伝送の高速化を図ることができる。
【００２９】本発明中、第３の発明の電子装置は、第１又は第２の発明において、電源配線ペア及び１対以上の信号配線ペア、又は、２対以上の信号配線ペアが配線基板の同一面に平行に形成されている場合において、各配線ペアを構成する第１、第２の配線との幅方向の中心間距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ＞２ａとされているというものである。
【００３０】本発明中、第３の発明によれば、各配線ペアを構成する第１、第２の信号間のカップリング係数を１に近づけることができるので、各配線ペアは、各配線ペアに供給される相補信号エネルギーに対して良好な伝送線路として機能する。
【００３１】本発明中、第４の発明の電子装置は、第１又は第２の発明において、電源配線ペア及び１対以上の信号配線ペア、又は、２対以上の信号配線ペアを構成する第１、第２の配線が配線基板を挟んで形成されている場合において、配線基板の厚みをｔ、第１、第２の配線の幅をｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とされているというものである。
【００３２】本発明中、第４の発明によれば、各配線ペアを構成する第１、第２の信号間のカップリング係数を１に近づけることができるので、各配線ペアは、各配線ペアに供給される相補信号エネルギーに対して良好な伝送線路として機能する。
【００３３】本発明中、第５の発明の電子装置は、第１、第２、第３又は第４の発明において、前記差動ドライバは、オン抵抗を信号配線ペアの特性インピーダンスと同一とされているというものである。
【００３４】本発明中、第５の発明によれば、信号配線ペアを伝送される相補信号エネルギーが信号配線ペアに接続されている差動レシーバで反射され、信号配線ペアを逆走してくる場合であっても、逆走相補信号エネルギーが再反射することを避けることができ、この点からしても、相補送信デジタル信号の伝送の高速化を図ることができる。
【００３５】本発明中、第６の発明の電子装置は、第１、第２、第３、第４又は第５の発明において、信号配線ペアを構成する第１、第２の信号配線の終端間に終端抵抗が接続されているというものである。
【００３６】本発明中、第６の発明によれば、信号配線ペアの終端での反射を避けることができるので、信号配線ペアの途中に、高入力インピーダンスの差動レシーバを有する集積回路チップを接続することができ、信号配線ペアを使用して１方向の高速信号伝送を行うことができる。
【００３７】本発明中、第７の発明の電子装置は、第６の発明において、前記差動ドライバはスリーステート差動ドライバであり、前記集積回路チップは、第１、第２の信号入力端子を信号配線ペアを構成する第１、第２の信号配線に接続された高入力インピーダンスの差動レシーバを有しているというものである。
【００３８】本発明中、第７の発明によれば、信号配線ペアの途中に、高入力インピーダンスの差動レシーバ及びスリーステート差動ドライバを有する集積回路チップを接続することができ、信号配線ペアを使用して双方向の高速信号伝送を行うことができる。
【００３９】本発明中、第８の発明の電子装置は、第１、第２、第３、第４、第５、第６又は第７の発明において、前記集積回路チップは、１個以上の差動ドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続しているというものである。
【００４０】本発明中、第８の発明によれば、第１、第２の電源配線を介して差動ドライバに相補信号エネルギーが供給される前に、第１のコンデンサから差動ドライバに対して相補信号エネルギーを供給することができるので、この点からしても、相補送信デジタル信号の伝送の高速化を図ることができる。
【００４１】本発明中、第９の発明の電子装置は、第８の発明において、第１のコンデンサは、電源用パッドの下層に形成されているというものである。
【００４２】本発明中、第９の発明によれば、第８の発明と同様の作用を得ることができると共に、集積回路チップのチップ面を有効に使用することができる。
【００４３】本発明中、第１０の発明の電子装置は、第８又は第９の発明において、前記集積回路チップの近傍の電源配線ペアを構成する第１、第２の電源配線間に第２のコンデンサを接続しているというものである。
【００４４】本発明中、第１０の発明によれば、第２のコンデンサから第１のコンデンサに相補信号エネルギーを供給することができるので、第８又は第９の発明と同様の作用を得ることができると共に、第１のコンデンサの小容量化を図ることができる。
【００４５】本発明中、第１１の発明の電子装置は、第１０の発明において、第２のコンデンサは、第１のコンデンサから信号配線ペアの長さの１０分の１以下の距離にある第１、第２の電源配線に接続され、容量を第１のコンデンサの５倍以上とされているというものである。
【００４６】本発明中、第１１の発明によれば、第２のコンデンサを設けず、第１のコンデンサのみを設ける場合に比較して、第１のコンデンサの容量を１０分の１程度にすることができる。
【００４７】本発明中、第１２の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０又は第１１の発明において、前記集積回路チップは、１個以上の差動ドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線を等長平行配線とされているというものである。
【００４８】本発明中、第１２の発明によれば、集積回路チップ内の第１、第２の電源配線を電磁界がほぼ閉じた伝送線路として機能させることができるので、相補信号エネルギーの差動ドライバに対する供給を高速化することができ、この点からも、相補送信デジタル信号の伝送の高速化を図ることができる。
【００４９】本発明中、第１３の発明の電子装置は、１本以上の信号配線を有する配線基板に、前記１本以上の信号配線に非差動送信デジタル信号を出力する１個以上のドライバを有する集積回路チップを搭載してなる電子装置において、前記集積回路チップは、前記１個以上のドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続しているというものである。
【００５０】本発明中、第１３の発明によれば、第１、第２の電源配線を介して差動ドライバに相補信号エネルギーが供給される前に、第１のコンデンサから差動ドライバに対して相補信号エネルギーを供給することができるので、送信デジタル信号の伝送の高速化を図ることができる。
【００５１】本発明中、第１４の発明の電子装置は、第１３の発明において、第１のコンデンサは、電源用パッドの下層に形成されているというものである。
【００５２】本発明中、第１４の発明によれば、第１３の発明と同様の作用を得ることができると共に、集積回路チップのチップ面を有効に使用することができる。
【００５３】本発明中、第１５の発明の電子装置は、第１３又は第１４の発明において、前記集積回路チップの近傍の第１、第２の電源配線間に第２のコンデンサを接続しているというものである。
【００５４】本発明中、第１５の発明によれば、第２のコンデンサから第１のコンデンサに相補信号エネルギーを供給することができるので、第１３又は第１４の発明と同様の作用を得ることができると共に、第１のコンデンサの小容量化を図ることができる。
【００５５】本発明中、第１６の発明の電子装置は、第１５の発明において、第２のコンデンサは、第１のコンデンサから信号配線の長さの１０分の１以下の距離にある第１、第２の電源配線に接続され、容量を第１のコンデンサの５倍以上とされているというものである。
【００５６】本発明中、第１６の発明によれば、第２のコンデンサを設けず、第１のコンデンサのみを設ける場合に比較して、第１のコンデンサの容量を１０分の１程度にすることができる。
【００５７】本発明中、第１７の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明において、差動ドライバ又はドライバの出力側に送信デジタル信号の第３高調波以上をカットするローパスフィルタが挿入されているというものである。
【００５８】本発明中、第１７の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明と同様の作用を得ることができると共に、送信デジタル信号として波形の良好な信号を伝送することができる。
【００５９】本発明中、第１８の発明の電子装置は、第１７の発明において、電源配線に前記ローパスフィルタの特性と同一特性のローパスフィルタを挿入させているというものである。
【００６０】本発明中、第１８の発明によれば、第１７の発明と同様の作用を得ることができると共に、送信デジタル信号として第１７の発明以上に波形の良好な信号を伝送することができる。
【００６１】本発明中、第１９の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明において、前記信号配線に平行して結合器からなる受信部を備えているというものである。
【００６２】本発明中、第１９の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明と同様の作用を得ることができると共に、信号配線を伝送されてくる高速送信デジタル信号の受信を容易に行うことができる。
【００６３】本発明中、第２０の発明の電子装置は、第１面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定部分で第１面と対向する第２面に折り返して第２面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する配線基板に、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号配線に接続してＣＰＵ搭載領域に搭載されていると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されているというものである。
【００６４】本発明中、第２０の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６５】本発明中、第２１の発明の電子装置は、対向する第１、第２の配線基板を有し、第１の配線基板の第２の配線基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で第２の配線基板の第１の配線基板との対向面に折り返して第２の配線基板の第１の配線基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群からなる１対の配線基板を有し、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号端子に接続してＣＰＵ搭載領域に搭載されていると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されているというものである。
【００６６】本発明中、第２１の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の配線基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６７】本発明中、第２２の発明の電子装置は、対向する第１、第２の半導体基板を有し、第１の半導体基板の第２の半導体基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で第２の半導体基板の第１の半導体基板との対向面に折り返して第２の半導体基板の第１の半導体基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する１対の半導体基板を有し、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号端子に接続させてＣＰＵ形成領域に形成されると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続させて形成されているというものである。
【００６８】本発明中、第２２の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の半導体基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６９】本発明中、第２３の発明の電子装置は、第２０、第２１又は第２２の発明において、第１、第２、第３及び第４の信号配線群の信号配線は、相補送信デジタル信号を伝送する信号配線ペアを構成しているというものである。
【００７０】本発明中、第２３の発明によれば、信号配線ペアを電磁界がほぼ閉じた伝送線路として機能させることができ、この点からも、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００７１】本発明中、第２４の発明の電子装置は、第２３の発明において、ＣＰＵ及びメモリに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有しているというものである。
【００７２】本発明中、第２４の発明によれば、ＣＰＵ及びメモリに第１、第２の電源電圧を供給する第１、第２の電源配線は等長平行配線とされているので、これら第１、第２の電源配線は、ＣＰＵ及びメモリに供給すべき相補信号エネルギーに対して電磁界がほぼ閉じた伝送線路として機能する。
【００７３】したがって、第１、第２の電源配線を介してＣＰＵ及びメモリに供給すべき相補信号エネルギーを、減衰させることなく、ＣＰＵ及びメモリに高速に供給することができ、ＣＰＵ及びメモリとの間での相補送信デジタル信号の伝送の高速化を図ることができる。
【００７４】
【発明の実施の形態】以下、図１〜図４７を参照して、本発明の第１実施形態〜第２７実施形態について説明する。
【００７５】第１実施形態・・図１〜図３図１は本発明の第１実施形態の概念図であり、本発明の第１実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在せず、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【００７６】図１中、２０は配線基板、２１は配線基板２０に形成されたカップリング係数を大とする等長平行配線とされた信号配線２２、２３からなる信号配線ペアである。
【００７７】また、２４は配線基板２０に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、２５は配線基板２０に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【００７８】また、２６は配線基板２０に形成されたカップリング係数を大とする等長平行配線からなる電源配線２７及び接地配線２８からなる電源・接地配線ペアであり、この電源・接地配線ペア２６は、その特性インピーダンスを信号配線ペア２１の特性インピーダンスと同一とされている。
【００７９】また、２９は配線基板２０に搭載された集積回路チップ（以下、ＩＣチップという）であり、このＩＣチップ２９は、その電源電圧入力端子２９Ａを電源配線２７に接続され、その接地電圧入力端子２９Ｂを接地配線２８に接続され、その信号出力端子２９Ｃ、２９Ｄをそれぞれ信号配線２２、２３の一端に接続されている。
【００８０】また、ＩＣチップ２９において、３０は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子２９Ｃ、２９Ｄを介して信号配線２２、２３に出力するＣＭＯＳ差動ドライバである。
【００８１】また、ＣＭＯＳ差動ドライバ３０において、３１は図４８に示すＣＭＯＳドライバ５と同一構成のＣＭＯＳドライバ、３２は図４８に示すＣＭＯＳインバータ８と同一構成のＣＭＯＳインバータである。
【００８２】また、３３は配線基板２０に搭載されたＩＣチップであり、ＩＣチップ３３は、その信号入力端子３３Ａ、３３Ｂをそれぞれ信号配線２２、２３の他端に接続されている。
【００８３】また、ＩＣチップ３３において、３４は信号配線２２、２３を伝送されてくる相補送信デジタル信号ＣＳ、／ＣＳを受信して送信デジタル信号ＴＳに対応する受信デジタル信号ＲＳを内部回路（図示せず）に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動ドライバ３４は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【００８４】なお、信号配線ペア２１の特性インピーダンスは、２０〜１００［Ω］の間で自由に設定することができるが、ＣＭＯＳ差動レシーバ３４のゲートがＣＭＯＳゲート（ＣＭＯＳドライバ及びＣＭＯＳインバータ）であるため、信号配線ペア２１を伝送されてきた相補送信デジタル信号ＣＳ、／ＣＳが反射し、反射された相補送信デジタル信号ＣＳ、／ＣＳは、信号配線ペア２１を逆走し、ＣＭＯＳ差動ドライバ３０に達してしまう。
【００８５】そこで、ＣＭＯＳ差動ドライバ３０のオン抵抗を信号配線ペア２１の特性インピーダンスに整合させ、信号配線ペア２１を逆走してくる反射相補送信デジタル信号ＣＳ、／ＣＳを吸収するように構成することが好適であり、このように構成する場合には、信号配線ペア２１を逆走してくる反射相補送信デジタル信号ＣＳ、／ＣＳがＣＭＯＳ差動ドライバ３０側で再度反射することなく、順走相補送信デジタル信号ＣＳ、／ＣＳをいかなるタイミングでも乱すことはなくなる。
【００８６】図２は信号配線ペア２１及び電源・接地配線ペア２６の第１構成例を示す概略的断面図であり、この第１構成例では、これら信号配線ペア２１及び電源・接地配線ペア２６がコプレーナ配線構造となるように、配線基板２０を構成する絶縁基板３５の同一面に、信号配線２２、２３と、電源配線２７と、接地配線２８とが平行に形成されており、信号配線ペア２１及び電源・接地配線ペア２６の周辺には、ペア配線構造ではない、いわゆるベタの電源配線や接地配線は形成されていない。
【００８７】ここに、信号配線２２と信号配線２３の幅方向の中心間距離、及び、電源配線２７と接地配線２８の幅方向の中心間距離を共にａとし、信号配線ペア２１と電源・接地配線ペア２６との間隔をｂとすると、ｂ＞２ａとする場合には、信号配線２２と信号配線２３との間のカップリング係数、及び、電源配線２７と接地配線２８との間のカップリング係数を共に１に近くすることができ、信号配線ペア２１及び電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とすることができる。
【００８８】図３は信号配線ペア２１及び電源・接地配線ペア２６の第２構成例を示す概略的断面図であり、この第２構成例では、これら信号配線ペア２１及び電源・接地配線ペア２６がスタック配線構造となるように、絶縁基板３５を挟んで、信号配線２２と信号配線２３とが対向し、電源配線２７と接地配線２８とが対向するように形成されており、信号配線ペア２１及び電源・接地配線ペア２６の周辺には、ペア配線構造ではない、いわゆるベタの電源配線、接地配線は形成されていない。
【００８９】ここに、絶縁基板３５の厚みをｔ、信号配線２２、２３、電源配線２７及び接地配線２８の配線幅を共にｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とする場合には、信号配線２２と信号配線２３との間のカップリング係数、及び、電源配線２７と接地配線２８との間のカップリング係数を共に１に近くすることができ、信号配線ペア２１及び電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とすることができる。
【００９０】なお、電源・接地配線ぺア２６は、信号配線ペア２１と等長、かつ、平行である必要はなく、自由な方向に形成することができる。
【００９１】このように構成された本発明の第１実施形態においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ３４の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳドライバ３１から信号配線２２に供給され、信号配線２２上をＣＭＯＳ差動レシーバ３４の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ３４の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳインバータ３２から信号配線２３に供給され、信号配線２３上をＣＭＯＳ差動レシーバ３４の逆相入力端子に向かって伝送される。
【００９２】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ３４の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳドライバ３１から信号配線２２に供給され、信号配線２２上をＣＭＯＳ差動ドライバ３４の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ３４の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳインバータ３２から信号配線２３に供給され、信号配線２３上をＣＭＯＳ差動レシーバ３４の逆相入力端子に向かって伝送される。
【００９３】このように、本発明の第１実施形態においては、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線２２、２３上をＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４に向かって伝送されるが、信号配線２２、２３は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線２２、２３を電磁界がほぼ閉じた伝送線路とし、信号配線２２、２３上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【００９４】また、電源配線２７及び接地配線２８も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア２６が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４に伝送するに必要な電源電圧入力端子２４及び接地電圧入力端子２５からＣＭＯＳ差動ドライバ３０への相補信号エネルギーの伝送を相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで行うことができる。
【００９５】しかも、電源・接地配線ペア２６の特性インピーダンスは、信号配線ペア２１の特性インピーダンスと同一とされ、電源・接地配線ペア２６は、特性インピーダンス上、信号配線ペア２１と整合するように構成されているので、信号配線ペア２１で消費される相補信号エネルギーと、電源電圧入力端子２４及び接地電圧入力端子２５からＣＭＯＳ差動ドライバ３０に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【００９６】したがって、本発明の第１実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４への信号配線ペア２１を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【００９７】なお、ＩＣチップ２９内のＣＭＯＳ差動ドライバ３０に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このようにする場合には、ＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４への信号配線ペア２１を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【００９８】また、本発明の第１実施形態によれば、ＩＣチップ３３は、レシーバとして差動レシーバ３４を設けているが、差動レシーバ３４は、同相ノイズ及び信号配線２２、２３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【００９９】第２実施形態・・図４〜図６図４は本発明の第２実施形態の概念図であり、本発明の第２実施形態は、２対の信号配線ペアを有し、これら２対の信号配線ペアに分岐が存在せず、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１００】図４中、３６は配線基板、３７は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた信号配線３８、３９からなる信号配線ペア、４０は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた信号配線４１、４２からなる信号配線ペアである。なお、信号配線ペア３７、４０は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１０１】また、４３は配線基板３６に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、４４は配線基板３６に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、４５は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた電源配線４６及び接地配線４７からなる電源・接地配線ペアである。
【０１０２】また、信号配線ペア３７、４０の特性インピーダンスをＺ０、電源・接地配線ペア４５の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０１０３】また、４８は配線基板３６に搭載されたＩＣチップであり、ＩＣチップ４８は、その電源電圧入力端子４８Ａを電源配線４６に接続され、その接地電圧入力端子４８Ｂを接地配線４７に接続され、その信号出力端子４８Ｃ、４８Ｄ、４８Ｅ、４８Ｆをそれぞれ信号配線３８、３９、４１、４２の一端に接続されている。
【０１０４】また、ＩＣチップ４８において、４９は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子４８Ｃ、４８Ｄを介して信号配線３８、３９に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ４９は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１０５】また、５０は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子４８Ｅ、４８Ｆを介して信号配線４１、４２に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ５０は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１０６】また、５１は配線基板３６に搭載されたＩＣチップであり、ＩＣチップ５１は、その信号入力端子５１Ａ、５１Ｂ、５１Ｃ、５１Ｄをそれぞれ信号配線３８、３９、４１、４２の他端に接続されている。
【０１０７】また、ＩＣチップ５１において、５２は信号配線３８、３９を伝送されてくる相補送信デジタル信号ＣＳ１、／ＣＳ１を受信して送信デジタル信号ＴＳ１に対応する受信デジタル信号ＲＳ１を内部回路（図示せず）に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動レシーバ５２は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【０１０８】また、５３は信号配線４１、４２を伝送されてくる相補送信デジタル信号ＣＳ２、／ＣＳ２を受信して送信デジタル信号ＴＳ２に対応する受信デジタル信号ＲＳ２を内部回路に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動レシーバ５３は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【０１０９】なお、信号配線ペア３７、４０の特性インピーダンスは、２０〜１００［Ω］の間で自由に設定することができるが、ＣＭＯＳ差動レシーバ５２、５３のゲートがＣＭＯＳゲート（ＣＭＯＳドライバ及びＣＭＯＳインバータ）であるため、信号配線ペア３７、４０をそれぞれ伝送されてきた相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２が反射し、反射された相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２は、それぞれ、信号配線ペア３７、４０を逆走し、ＣＭＯＳ差動ドライバ４９、５０に達してしまう。
【０１１０】そこで、ＣＭＯＳ差動ドライバ４９、５０のオン抵抗をそれぞれ信号配線ペア３７、４０の特性インピーダンスに整合させ、信号配線ペア３７、４０をそれぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、／ＣＳ１及び反射相補送信デジタル信号ＣＳ２、／ＣＳ２を吸収するように構成することが好適であり、このように構成する場合には、信号配線ペア３７、４０をそれぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、／ＣＳ１及び反射相補デジタル信号ＣＳ２、／ＣＳ２がＣＭＯＳ差動ドライバ４９、５０側で再度反射することなく、順走相補送信デジタル信号ＣＳ１、／ＣＳ１及び順走相補送信デジタル信号ＣＳ２、／ＣＳ２をいかなるタイミングでも乱すことはなくなる。
【０１１１】図５は信号配線ペア３７、４０及び電源・接地配線ペア４５の第１構成例を示す概略的断面図であり、この第１構成例では、これら信号配線ペア３７、４０及び電源・接地配線ペア４５がコプレーナ配線構造となるように、配線基板３６を構成する絶縁基板５４の同一面に、信号配線３８、３９、４１、４２と、電源配線４６と、接地配線４７とが平行に形成されており、信号配線ペア３７、４０及び電源・接地配線ペア４５の周辺には、ペア配線構造ではない、いわゆるベタの電源配線や接地配線は形成されていない。
【０１１２】ここに、信号配線３８と信号配線３９の幅方向の中心間距離及び信号配線４１と信号配線４２の幅方向の中心間距離をａ、電源配線４６と接地配線４７の幅方向の中心間距離をａ’、信号配線ペア３７と信号配線ペア４０との間隔をｂ、信号配線ペア３７と電源・接地配線ペア４５との間隔をｂ’とすると、ｂ＞２ａ、ｂ’＞２ａ’とする場合には、信号配線３８と信号配線３９との間のカップリング係数、信号配線４１と信号配線４２との間のカップリング係数、及び、電源配線４６と接地配線４７との間のカップリング係数を共に１に近くすることができ、信号配線ペア３７、４０及び電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とすることができる。
【０１１３】図６は信号配線ペア３７、４０及び電源・接地配線ペア４５の第２構成例を示す概略的断面図であり、この第２構成例では、これら信号配線ペア３７、４０及び電源・接地配線ペア４５がスタック配線構造となるように、絶縁基板５４を挟んで、信号配線３８と信号配線３９とが対向し、信号配線４１と信号配線４２とが対向し、電源配線４６と接地配線４７とが対向するように形成されており、信号配線ペア３７、４０及び電源・接地配線ペア４５の周辺には、ペア配線構造ではない、いわゆるベタの電源配線、接地配線は形成されていない。
【０１１４】ここに、絶縁基板５４の厚みをｔ、信号配線３８、３９、４１、４２の配線幅をｃ、電源配線４６及び接地配線４７の配線幅をｃ’、信号配線ペア３７と信号配線ペア３８との間隔をｓ、信号配線ペア３７と電源・接地配線ペア４５との間隔をｃ’とすると、ｓ／（ｔ＋ｃ）＞２、ｓ’／（ｔ＋ｃ’）＞２とする場合には、信号配線３８と信号配線３９との間のカップリング係数、信号配線４１と信号配線４２との間のカップリング係数、及び、電源配線４６と接地配線４７との間のカップリング係数をそれぞれ１に近くすることができ、信号配線ペア３７、４０及び電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とすることができる。
【０１１５】なお、電源・接地配線ぺア４５は、信号配線ペア３７、４０と等長、かつ、平行である必要はなく、自由な方向に形成することができる。
【０１１６】このように構成された本発明の第２実施形態においては、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ５２の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ４９の正相出力端子から信号配線３８に供給され、信号配線３８上をＣＭＯＳ差動レシーバ５２の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５２の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ４９の逆相出力端子から信号配線３９に供給され、信号配線３９上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１７】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ５３の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ５０の正相出力端子から信号配線４１に供給され、信号配線４１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相出力端子から信号配線４２に供給され、信号配線４２上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１８】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ５２の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ４９の正相出力端子から信号配線３８に供給され、信号配線３８上をＣＭＯＳ差動レシーバ５２の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５２の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ４９の逆相出力端子から信号配線３９に供給され、信号配線３９上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１９】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ５３の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ５０の正相出力端子から信号配線４１に供給され、信号配線４１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相出力端子から信号配線４２に供給され、信号配線４２上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１２０】このように、本発明の第２実施形態においては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線３８、３９及び信号配線４１、４２上をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３に向かって伝送されるが、信号配線３８、３９及び信号配線４１、４２はカップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線３８、３９及び信号配線４１、４２を電磁界がほぼ閉じた伝送線路とし、信号配線３８、３９及び信号配線４１、４２上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１２１】また、電源配線４６及び接地配線４７も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア４５が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３に伝送するに必要な電源電圧入力端子４３及び接地電圧入力端子４４からＣＭＯＳ差動ドライバ４９及びＣＭＯＳ差動ドライバ５０への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１２２】しかも、本発明の第２実施形態においては、信号配線ペア３７、４０の特性インピーダンスをＺ０、電源・接地配線ペア４５の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア４５は、特性インピーダンス上、信号配線ペア３７、４０と整合するように構成されているので、信号配線ペア３７、４０で消費される相補信号エネルギーと、電源電圧入力端子４３及び接地電圧入力端子４４から電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１２３】したがって、本発明の第２実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形変形が実質的になくなり、ＣＭＯＳ差動ドライバ４９及びＣＭＯＳ差動ドライバ５０からそれぞれＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３への信号配線ペア３７及び信号配線ペア４０を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０１２４】なお、ＩＣチップ４８内のＣＭＯＳ差動ドライバ４９、５０に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ４９、５０からＣＭＯＳ差動レシーバ５２、５３への信号配線ペア３７、４０を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０１２５】また、本発明の第２実施形態によれば、ＩＣチップ５１は、レシーバとして差動レシーバ５２、５３を設けているが、差動レシーバ５２は、同相ノイズ及び信号配線３８、３９のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、差動レシーバ５３は、同相ノイズ及び信号配線４１、４２のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１２６】第３実施形態・・図７図７は本発明の第３実施形態の概念図であり、本発明の第３実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在し、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１２７】図７中、５５は配線基板、５６は配線基板５５に形成されたカップリング係数を大とする等長平行配線とされた信号配線５７、５８からなる信号配線ペア、５９は信号配線５７、５８を終端する終端抵抗である。
【０１２８】また、６０は配線基板５５に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、６１は配線基板５５に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【０１２９】また、６２は配線基板５５に形成されたカップリング係数を大とする等長平行配線とされた電源配線６３及び接地配線６４からなる電源・接地配線ペアであり、電源・接地配線ペア６２の特性インピーダンスは、信号配線ペア５６の特性インピーダンスと同一とされている。
【０１３０】なお、信号配線ペア５６及び電源・接地配線ペア６２は、図２に示す場合と同様にコプレーナ配線構造としても良いし、図３に示す場合と同様にスタック配線構造としても良い。
【０１３１】また、６５は配線基板５５に搭載されたＩＣチップであり、ＩＣチップ６５は、その電源電圧入力端子６５Ａを電源配線６３に接続され、その接地電圧入力端子６５Ｂを接地配線６４に接続され、その信号出力端子６５Ｃ、６５Ｄをそれぞれ信号配線５７、５８の一端に接続されている。
【０１３２】また、ＩＣチップ６５において、６６は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子６５Ｃ、６５Ｄを介して信号配線５７、５８に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ６６は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１３３】また、６７−１、６７−ｍは配線基板５５に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ６７−１、６７−ｍは、その信号入力端子６７−１Ａ、６７−ｍＡを信号配線５７に接続され、その信号入力端子６７−１Ｂ、６７−ｍＢを信号配線５８に接続されている。
【０１３４】また、ＩＣチップ６７−１、６７−ｍにおいて、６８−１、６８−ｍは信号配線５７、５８を伝送されてくる相補信号ＣＳ、／ＣＳを受信する差動レシーバをなすオペアンプである。
【０１３５】なお、オペアンプ６８−１は、その正相入力端子を信号入力端子６７−１Ａに接続され、その逆相入力端子を信号入力端子６７−１Ｂに接続され、オペアンプ６８−ｍは、その正相入力端子を信号入力端子６７−ｍＡに接続され、その逆相入力端子を信号入力端子６７−ｍＢに接続されている。
【０１３６】このように構成された本発明の第３実施形態においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、オペアンプ６８−１、６８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ６６の正相出力端子から信号配線５７に供給され、信号配線５７上をオペアンプ６８−１、６８−ｍに向かって伝送されると共に、オペアンプ６８−１、６８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の逆相出力端子から信号配線５８に供給され、信号配線５８上をオペアンプ６８−１、６８−ｍの逆相入力端子に向かって伝送される。
【０１３７】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、オペアンプ６８−１、６８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の正相出力端子から信号配線５７に供給され、信号配線５７上をオペアンプ６８−１、６８−ｍの正相入力端子に向かって伝送されると共に、オペアンプ６８−１、６８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の逆相出力端子から信号配線５８に供給され、信号配線５８上をオペアンプ６８−１、６８−ｍの逆相入力端子に向かって伝送される。
【０１３８】なお、オペアンプ６８−１、６８−ｍの入力インピーダンスは、通常、信号配線ペア５６の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア５６を伝送されてくる相補信号エネルギーはオペアンプ６８−１、６８−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗５９に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に正しい相補送信デジタル信号ＣＳ、／ＣＳがオペアンプ６８−１、６８−ｍを通過することになる。
【０１３９】このように、本発明の第３実施形態においては、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線５７、５８上をオペアンプ６８−１、６８−ｍに向かって伝送されるが、信号配線５７、５８は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線５７、５８を電磁界がほぼ閉じた伝送線路とし、信号配線５７、５８上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１４０】また、電源配線６３及び接地配線６４も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア６２を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア６２が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをオペアンプ６８−１、６８−ｍに伝送するに必要な電源電圧入力端子６０及び接地電圧入力端子６１からＣＭＯＳ差動ドライバ６６への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１４１】しかも、電源・接地配線ペア６２の特性インピーダンスは、信号配線ペア５６の特性インピーダンスと同一とされ、電源・接地配線ペア６２は、特性インピーダンス上、信号配線ペア５６と整合するように構成されているので、この点からも、電源電圧入力端子６０及び接地電圧入力端子６１から電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に供給される相補信号エネルギーの損失を小さくすることができる。
【０１４２】したがって、本発明の第３実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ６６からオペアンプ６８−１、６８−ｍへの信号配線ペア５６を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【０１４３】なお、ＩＣチップ６５内のＣＭＯＳ差動ドライバ６６に電源電圧及び接地電圧を供給する電源配線及び接地配線も平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ６６からオペアンプ６８−１、６８−ｍへの信号配線ペア５６を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【０１４４】また、本発明の第３実施形態によれば、ＩＣチップ６７−１、６７−ｍは、差動レシーバとしてオペアンプ６８−１、６８−ｍを設けているが、オペアンプ６８−１、６８−ｍは、同相ノイズ及び信号配線５７、５８のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１４５】第４実施形態・・図８〜図１０図８は本発明の第４実施形態の概念図であり、本発明の第４実施形態は、２対の信号配線ペアを有し、これら２対の信号配線ペアに分岐が存在し、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１４６】図８中、７０は配線基板、７１は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた信号配線７２、７３からなる信号配線ペア、７５は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた信号配線７６、７７からなる信号配線ペアである。なお、信号配線ペア７１、７５は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１４７】また、７９は配線基板７０に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、８０は配線基板７０に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、８１は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた電源配線８２及び接地配線８３からなる電源・接地配線ペアである。
【０１４８】また、信号配線ペア７１、７５の特性インピーダンスをＺ０、電源・接地配線ペア８１の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０１４９】また、信号配線ペア７１、７５及び電源・接地配線ペア８１は、図５に示す場合と同様にコプレーナ配線構造としても良いし、図６に示す場合と同様にスタック配線構造としても良い。
【０１５０】また、８４は配線基板７０に搭載されたＩＣチップであり、ＩＣチップ８４は、その電源電圧入力端子８４Ａを電源配線８２に接続され、その接地電圧入力端子８４Ｂを接地配線８３に接続され、その信号出力端子８４Ｃ、８４Ｄ、８４Ｅ、８４Ｆをそれぞれ信号配線７２、７３、７６、７７に接続されている。
【０１５１】また、ＩＣチップ８４において、８５は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子８４Ｃ、８４Ｄを介して信号配線７２、７３に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ８５は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１５２】また、８６は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子８４Ｅ、８４Ｆを介して信号配線７６、７７に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ８６は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１５３】また、８７−１、８７−ｍは配線基板７０に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ８７−１、８７−ｍは、その信号入力端子８７−１Ａ、８７−ｍＡを信号配線７２に接続され、その信号入力端子８７−１Ｂ、８７−ｍＢを信号配線７３に接続され、その信号出力端子８７−１Ｃ、８７−ｍＣを信号配線７６に接続され、その信号出力端子８７−１Ｄ、８７−ｍＤを信号配線７７に接続されている。
【０１５４】また、ＩＣチップ８７−１、８７−ｍにおいて、８８−１、８８−ｍは信号配線７２、７３を伝送されてくる相補送信デジタル信号ＣＳ１、／ＣＳ１を受信する差動レシーバをなすオペアンプ、８９−１、８９−ｍは信号配線７６、７７を伝送されてくる相補送信デジタル信号ＣＳ２、／ＣＳ２を受信する差動レシーバをなすオペアンプである。
【０１５５】なお、オペアンプ８８−１は、その正相入力端子を信号入力端子８７−１Ａに接続され、その逆相入力端子を信号入力端子８７−１Ｂに接続されており、オペアンプ８８−ｍは、その正相入力端子を信号入力端子８７−ｍＡに接続され、その逆相入力端子を信号入力端子８７−ｍＢに接続されている。
【０１５６】図９は信号配線ペア７１、７５を図５に示すと同様にコプレーナ配線構造とした場合のＩＣチップ搭載領域の構成例を示す概略的平面図であり、図９中、９１−１Ａ、９１−１Ｂ、９１−１Ｃ、９１−１ＤはそれぞれＩＣチップ８７−１の信号入力端子８７−１Ａ、８７−１Ｂ、８７−１Ｃ、８７−１Ｄを接続すべきパッド、９１−ｍＡ、９１−ｍＢ、９１−ｍＣ、９１−ｍＤはそれぞれＩＣチップ８７−ｍの信号入力端子８７−ｍＡ、８７−ｍＢ、８７−ｍＣ、８７−ｍＤを接続すべきパッドである。
【０１５７】図１０は信号配線ペア７１、７５を図６に示すと同様にスタック配線構造とした場合のＩＣチップ搭載領域の一部分の構成例を示す概略的斜視図であり、配線基板７０を構成する絶縁基板は、図示を省略している。
【０１５８】図１０中、９３は信号配線７３から導出されている導電層、９４は配線基板７０（図示せず）の導電層９３の形成領域に設けられたコンタクトホールに形成された導電層、９５は絶縁基板の表面に形成され、導電層９４に接続された導電層であり、この例では、導電層９５がＩＣチップ８７−１の信号入力端子８７−１Ａを接続すべきパッド、信号配線７２の導電層９５に隣接する部分９６がＩＣチップ８７−１の信号入力端子８７−１Ｂを接続すべきパッドとされる。
【０１５９】このように構成された本発明の第４実施形態においては、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、オペアンプ８８−１、８８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８５の正相出力端子から信号配線７２に供給され、信号配線７２上をオペアンプ８８−１、８８−ｍに向かって伝送されると共に、オペアンプ８８−１、８８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８５の逆相出力端子から信号配線７３に供給され、信号配線７３上をオペアンプ８８−１、８８−ｍの逆相入力端子に向かって伝送される。
【０１６０】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、オペアンプ８９−１、８９−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８６の正相出力端子から信号配線７６に供給され、信号配線７６上をオペアンプ８９−１、８９−ｍに向かって伝送されると共に、オペアンプ８９−１、８９−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出力端子から信号配線７７に供給され、信号配線７７上をオペアンプ８９−１、８９−ｍの逆相入力端子に向かって伝送される。
【０１６１】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、オペアンプ８８−１、８８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８５の正相出力端子から信号配線７２に供給され、信号配線７２上をオペアンプ８８−１、８８−ｍに向かって伝送されると共に、オペアンプ８８−１、８８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８５の逆相出力端子から信号配線７３に供給され、信号配線７３上をオペアンプ８８−１、８８−ｍの逆相入力端子に向かって伝送される。
【０１６２】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、オペアンプ８９−１、８９−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８６の正相出力端子から信号配線７６に供給され、信号配線７６上をオペアンプ８９−１、８９−ｍに向かって伝送されると共に、オペアンプ８９−１、８９−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出力端子から信号配線７７に供給され、信号配線７７上をオペアンプ８９−１、８９−ｍの逆相入力端子に向かって伝送される。
【０１６３】なお、オペアンプ８８−１、８８−ｍ、８９−１、８９−ｍの入力インピーダンスは、通常、信号配線ペア７１、７５の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア７１、７５を伝送されてくる相補信号エネルギーはオペアンプ８８−１、８８−ｍ、８９−１、８９−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗７４、７８に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に正しい相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２がそれぞれオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍを通過することになる。
【０１６４】このように、本発明の第４実施形態においては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線７２、７３及び信号配線７６、７７上をオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍに向かって伝送されるが、信号配線７２、７３及び信号配線７６、７７は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線７２、７３及び信号配線７６、７７を電磁界がほぼ閉じた伝送線路とし、信号配線７２、７３及び信号配線７６、７７上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１６５】また、電源配線８２及び接地配線８３も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア８１を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア８１が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−１ｍに伝送するに必要な電源電圧入力端子７９及び接地電圧入力端子８０からＣＭＯＳ差動ドライバ８５、８６への電源・接地配線ペア８１を介しての相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１６６】しかも、本発明の第４実施形態においては、信号配線ペア７１、７５の特性インピーダンスをＺ０、電源・接地配線ペア８１の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア８１は、特性インピーダンス上、信号配線ペア７１、７５と整合するように構成されているので、信号配線ペア７１、７５で消費される相補信号エネルギーと、電源電圧入力端子７９及び接地電圧入力端子８０からＣＭＯＳ差動ドライバ８５、８６に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１６７】したがって、本発明の第４実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差動ドライバ８６からそれぞれオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍへの信号配線ペア７１及び信号配線ペア７５を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０１６８】なお、ＩＣチップ８４内のＣＭＯＳ差動ドライバ８５、８６に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差動ドライバ８６からオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍへの信号配線ペア７１及び信号配線ペア７５を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０１６９】また、本発明の第４実施形態によれば、ＩＣチップ８７−１、８７−ｍは、差動レシーバとしてオペアンプ８８−１、８９−１、８８−ｍ、８９−ｍを設けているが、オペアンプ８８−１、８８−ｍは、同相ノイズ及び信号配線７２、７３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、オペアンプ８９−１、８９−ｍは、同相ノイズ及び信号配線７６、７７のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１７０】第５実施形態・・図１１〜図１３図１１は本発明の第５実施形態の概念図であり、本発明の第５実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在し、かつ、双方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１７１】図１１中、９８は配線基板、９９は配線基板９８に形成されたカップリング係数を大とする等長平行配線とされた信号配線１００、１０１からなる信号配線ペア、１０２は信号配線１００、１０１を終端する終端抵抗である。
【０１７２】また、１０３は配線基板９８に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、１０４は配線基板９８に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【０１７３】また、１０５は配線基板９８に形成されたカップリング係数を大とする等長平行配線とされた電源配線１０６及び接地配線１０７からなる電源・接地配線ペアであり、電源・接地配線ペア１０５の特性インピーダンスは、信号配線ペア９９の特性インピーダンスと同一とされている。
【０１７４】なお、信号配線ペア９９及び電源・接地配線ペア１０５は、図２に示すと同様にコプレーナ配線構造としても良いし、図３に示すと同様にスタック配線構造としても良い。
【０１７５】また、１０８は配線基板９８に搭載されたＩＣチップであり、このＩＣチップ１０８は、その電源電圧入力端子１０８Ａを電源配線１０６に接続され、その接地電圧入力端子１０８Ｂを接地配線１０７に接続され、その信号出力端子１０８Ｃ、１０８Ｄをそれぞれ信号配線１００、１０１に接続されている。
【０１７６】また、ＩＣチップ１０８において、１０９は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子１０８Ｃ、１０８Ｄを介して信号配線１００、１０１に出力するスリーステイトＣＭＯＳ差動ドライバである。
【０１７７】図１２はスリーステイトＣＭＯＳ差動ドライバ１０９の構成を示す回路図である。図１２中、１１１は図４８に示すＣＭＯＳドライバ５と同一構成のＣＭＯＳドライバ、１１２は図４８に示すＣＭＯＳインバータ８と同一構成のＣＭＯＳインバータである。
【０１７８】また、１１３、１１４はドライバ・イネーブル信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ドライバ・イネーブル信号ＤＥは、スリーステイトＣＭＯＳ差動ドライバ１０９を活性状態とする場合にはＨレベル、スリーステイトＣＭＯＳ差動ドライバ１０９を非活性状態とする場合にはＬレベルとされる。
【０１７９】また、図１１において、１１６は差動レシーバをなすオペアンプ、１１７は信号配線１００、１０１に接続されたＩＣチップ１０８内の信号配線を終端する終端抵抗部であり、オペアンプ１１６の正相入力端子及び終端抵抗部１１７の一端１１７Ａは、信号入力端子１０８Ｃに接続され、オペアンプ１１６の逆相入力端子及び終端抵抗部１１７の他端１１７Ｂは、信号入力端子１０８Ｄに接続されている。
【０１８０】図１３は終端抵抗部１１７の構成を示す回路図である。図１３中、１１９はドライバ・イネーブル信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１２０は終端抵抗である。
【０１８１】また、図１１において、１２２−１、１２２−ｍは配線基板９８に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ１２２−１、１２２−ｍは、その信号入力端子１２２−１Ａ、１２２−ｍＡを信号配線１００に接続され、その信号入力端子１２２−１Ｂ、１２２−ｍＢを信号配線１０１に接続されている。
【０１８２】また、ＩＣチップ１２２−１において、１２３−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１２２−１Ａに接続され、その逆相入力端子を信号入力端子１２２−１Ｂに接続されている。
【０１８３】また、１２４−１はスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１２２−１Ａに接続され、その逆相出力端子を信号入力端子１２２−１Ｂに接続されている。
【０１８４】また、ＩＣチップ１２２−ｍにおいて、１２３−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１２２−ｍＡに接続され、その逆相入力端子を信号入力端子１２２−ｍＢに接続されている。
【０１８５】また、１２４−ｍはスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１２２−ｍＡに接続され、その逆相出力端子を信号入力端子１２２−ｍＢに接続されている。
【０１８６】このように構成された本発明の第５実施形態においては、ＩＣチップ１０８から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、オペアンプ１２３−１、１２３−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の正相出力端子から信号配線１００に供給され、信号配線１００上をオペアンプ１２３−１、１２３−ｍに向かって伝送されると共に、オペアンプ１２３−１、１２３−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の逆相出力端子から信号配線１０１に供給され、信号配線１０１上をオペアンプ１２３−１、１２３−ｍの逆相入力端子に向かって伝送される。
【０１８７】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、オペアンプ１２３−１、１２３−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の正相出力端子から信号配線１００に供給され、信号配線１００上をオペアンプ１２３−１、１２３−ｍに向かって伝送されると共に、オペアンプ１２３−１、１２３−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の逆相出力端子から信号配線１０１に供給され、信号配線１０１上をオペアンプ１２３−１、１２３−ｍの逆相入力端子に向かって伝送される。
【０１８８】なお、オペアンプ１２３−１、１２３−ｍの入力インピーダンスは、通常、信号配線ペア９９の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア９９を伝送されてくる相補信号エネルギーはオペアンプ１２３−１、１２３−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗１０２に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に良好な波形の相補送信デジタル信号ＣＳ、／ＣＳがオペアンプ１２３−１、１２３−ｍを通過することになる。
【０１８９】また、ＩＣチップ１０８から発信されるリードイネーブル信号ＲＥが活性状態で、ＩＣチップ１０８のオペアンプ１１６が受信状態になると、ＩＣチップ１２２−１のスリーステイトＣＭＯＳ差動ドライバ１２４−１又はＩＣチップ１２２−ｍのスリーステイトＣＭＯＳ差動ドライバ１２４−ｍから相補送信デジタル信号が信号配線ペア９９に出力され、信号配線ペア９９を左右に伝送されることになるが、右方向に伝送される相補送信デジタル信号は、終端抵抗１０２で吸収され、左方向に伝送される相補送信デジタル信号は、ＩＣチップ１０８内の終端抵抗部１１７の終端抵抗１２０で吸収されるので、相補送信デジタル信号に反射が起こることはなく、オペアンプ１１６は、常に良好な波形の相補送信デジタル信号を受信することができる。
【０１９０】なお、スリーステイトＣＭＯＳ差動ドライバ１０９、１２４−１、１２４−ｍのオン抵抗は、信号配線ペア９９の特性インピーダンスの１／２以下の抵抗であることが好ましい。
【０１９１】このように、本発明の第５実施形態においては、ＩＣチップ１０８から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線１００、１０１上をオペアンプ１２３−１、１２３−ｍに向かって伝送されるが、信号配線１００、１０１は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線１００、１０１を電磁界がほぼ閉じた伝送線路とし、信号配線１００、１０１上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１９２】また、電源配線１０６及び接地配線１０７も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア１０５を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア１０５が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをオペアンプ１２３−１、１２３−ｍに伝送するに必要な、電源電圧入力端子１０３及び接地電圧入力端子１０４から電源・接地配線ペア１０５を介してのスリーステイトＣＭＯＳ差動ドライバ１０９への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１９３】しかも、電源・接地配線ペア１０５の特性インピーダンスは、信号配線ペア９９の特性インピーダンスと同一とされ、電源・接地配線ペア１０５は、特性インピーダンス上、信号配線ペア９９と整合するように構成されているので、信号配線ペア９９で消費される相補信号エネルギーと、電源電圧入力端子１０３及び接地電圧入力端子１０４からスリーステイトＣＭＯＳ差動ドライバ１０９に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１９４】したがって、本発明の第５実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、スリーステイトＣＭＯＳ差動ドライバ１０９からオペアンプ１２３−１、１２３−ｍへの信号配線ペア９９を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【０１９５】なお、ＩＣチップ１０８内のスリーステイトＣＭＯＳ差動ドライバ１０９に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、スリーステイトＣＭＯＳ差動ドライバ１０９からオペアンプ１２３−１、１２３−ｍへの信号配線ペア９９を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【０１９６】また、本発明の第５実施形態によれば、ＩＣチップ１２２−１、１２２−ｍは、差動レシーバとしてオペアンプ１２３−１、１２３−ｍを設けているが、オペアンプ１２３−１、１２３−ｍは、同相ノイズ及び信号配線１００、１０１のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１９７】第６実施形態・・図１４図１４は本発明の第６実施形態の概念図であり、本発明の第６実施形態は、２組の信号配線ペアを有し、これら２組の信号配線ペアに分岐が存在し、かつ、双方向の信号伝送を行う伝送回路が構成されている場合を例にしている。
【０１９８】図１４中、１２６は配線基板、１２７は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた信号配線１２８、１２９からなる信号配線ペア、１３１は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた信号配線１３２、１３３からなる信号配線ペアである。なお、信号配線ペア１２７、１３１は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１９９】また、１３５は配線基板１２６に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、１３６は配線基板１２６に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、１３７は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた電源配線１３８及び接地配線１３９からなる電源・接地配線ペアである。
【０２００】また、信号配線ペア１２７、１３１の特性インピーダンスをＺ０、電源・接地配線ペア１３７の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０２０１】また、信号配線ペア１２７、１３１及び電源・接地配線ペア１３７は、図２に示すと同様にコプレーナ配線構造としても良いし、図３に示すと同様にスタック配線構造としても良い。
【０２０２】また、１４０は配線基板１２６に搭載されたＩＣチップであり、このＩＣチップ１４０は、その電源電圧入力端子１４０Ａを電源配線１３８に接続され、その接地電圧入力端子１４０Ｂを接地配線１３９に接続され、その信号出力端子１４０Ｃ、１４０Ｄ、１４０Ｅ、１４０Ｆをそれぞれ信号配線１２８、１２９、１３２、１３３に接続されている。
【０２０３】また、ＩＣチップ１４０において、１４１は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子１４０Ｃ、１４０Ｄを介して信号配線１２８、１２９に出力する、図１１に示すスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバである。
【０２０４】また、１４２は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子１４０Ｅ、１４０Ｆを介して信号配線１３２、１３３に出力する、図１１に示すスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバである。
【０２０５】また、１４３は差動レシーバをなすオペアンプ、１４４は図１１に示す終端抵抗部１１７と同様に構成された信号配線１２８、１２９に接続されたＩＣチップ１４０内の信号配線を終端する終端抵抗部であり、オペアンプ１４３の正相入力端子及び終端抵抗部１４４の一端１４４Ａは、信号入力端子１４０Ｃに接続され、オペアンプ１４３の逆相入力端子及び終端抵抗部１４４の他端１４４Ｂは、信号入力端子１４０Ｄに接続されている。
【０２０６】また、１４５は差動レシーバをなすオペアンプ、１４６は図１１に示す終端抵抗部１１７と同様に構成された信号配線１３２、１３３に接続されたＩＣチップ１４０内の信号配線を終端する終端抵抗部であり、オペアンプ１４５の正相入力端子及び終端抵抗部１４６の一端１４６Ａは、信号入力端子１４０Ｅに接続され、オペアンプ１４５の逆相入力端子及び終端抵抗部１４６の他端１４６Ｂは、信号入力端子１４０Ｆに接続されている。
【０２０７】また、１４７−１、１４７−ｍは配線基板１２６に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ１４７−１、１４７−ｍは、その信号入力端子１４７−１Ａ、１４７−ｍＡを信号配線１２８に接続され、その信号入力端子１４７−１Ｂ、１４７−ｍＢを信号配線１２９に接続されている。
【０２０８】また、ＩＣチップ１４７−１において、１４８−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−１Ａに接続され、その逆相入力端子を信号入力端子１４７−１Ｂに接続されている。
【０２０９】また、１４９−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−１Ｃに接続され、その逆相入力端子を信号入力端子１４７−１Ｄに接続されている。
【０２１０】また、１５０−１はスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−１Ａに接続され、その逆相出力端子を信号入力端子１４７−１Ｂに接続されている。
【０２１１】また、１５１−１はスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−１Ｃに接続され、その逆相出力端子を信号入力端子１４７−１Ｄに接続されている。
【０２１２】また、ＩＣチップ１４７−ｍにおいて、１４８−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−ｍＡに接続され、その逆相入力端子を信号入力端子１４７−ｍＢに接続されている。
【０２１３】また、１４９−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−ｍＣに接続され、その逆相入力端子を信号入力端子１４７−ｍＤに接続されている。
【０２１４】また、１５０−ｍはスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−ｍＡに接続され、その逆相出力端子を信号入力端子１４７−ｍＢに接続されている。
【０２１５】また、１５１−ｍはスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−ｍＣに接続され、その逆相出力端子を信号入力端子１４７−ｍＤに接続されている。
【０２１６】このように構成された本発明の第６実施形態においては、ＩＣチップ１４０から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、オペアンプ１４８−１、１４８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の正相出力端子から信号配線１２８に供給され、信号配線１２８上をオペアンプ１４８−１、１４８−ｍに向かって伝送されると共に、オペアンプ１４８−１、１４８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の逆相出力端子から信号配線１２９に供給され、信号配線１２９上をオペアンプ１４８−１、１４８−ｍの逆相入力端子に向かって伝送される。
【０２１７】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、オペアンプ１４９−１、１４９−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の正相出力端子から信号配線１３２に供給され、信号配線１３２上をオペアンプ１４９−１、１４９−ｍに向かって伝送されると共に、オペアンプ１４９−１、１４９−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力端子から信号配線１３３に供給され、信号配線１３３上をオペアンプ１４９−１、１４９−ｍの逆相入力端子に向かって伝送される。
【０２１８】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、オペアンプ１４８−１、１４８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の正相出力端子から信号配線１２８に供給され、信号配線１２８上をオペアンプ１４８−１、１４８−ｍに向かって伝送されると共に、オペアンプ１４８−１、１４８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の逆相出力端子から信号配線１２９に供給され、信号配線１２９上をオペアンプ１４８−１、１４８−ｍの逆相入力端子に向かって伝送される。
【０２１９】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、オペアンプ１４９−１、１４９−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の正相出力端子から信号配線１３２に供給され、信号配線１３２上をオペアンプ１４９−１、１４９−ｍに向かって伝送されると共に、オペアンプ１４９−１、１４９−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力端子から信号配線１３３に供給され、信号配線１３３上をオペアンプ１４９−１、１４９−ｍの逆相入力端子に向かって伝送される。
【０２２０】なお、オペアンプ１４８−１、１４８−ｍ、１４９−１、１４９−ｍの入力インピーダンスは、通常、信号配線ペア１２７、１３１の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア１２７、１３１を伝送されてくる相補信号エネルギーはオペアンプ１４８−１、１４８−ｍ、１４９−１、１４９−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗１３０、１３４に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に良好な波形の相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２がそれぞれオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍを通過することになる。
【０２２１】また、ＩＣチップ１４０から発信されるリードイネーブル信号ＲＥが活性状態で、ＩＣチップ１４０のオペアンプ１４３、１４５が受信状態になると、ＩＣチップ１４７−１のスリーステイトＣＭＯＳ差動ドライバ１５０−１、１５１−１又はＩＣチップ１４７−ｍのスリーステイトＣＭＯＳ差動ドライバ１５０−ｍ、１５１−ｍから相補送信デジタル信号が信号配線ペア１２７、１３１に出力され、信号配線ペア１２７、１３１を左右に伝送されることになるが、右方向に伝送される相補送信デジタル信号は、終端抵抗１３０、１３４で吸収され、左方向に伝送される相補送信デジタル信号は、ＩＣチップ１４０内の終端抵抗部１４４、１４６の抵抗で吸収されるので、相補送信デジタル信号に反射が起こることはなく、オペアンプ１４３、１４５は、常に良好な波形の相補送信デジタル信号を受信することができる。
【０２２２】なお、スリーステイトＣＭＯＳ差動ドライバ１４１、１４２、１５０−１、１５１−１、１５０−ｍ、１５１−ｍのオン抵抗は、信号配線ペア１２７、１３１の特性インピーダンスの１／２以下の抵抗であることが好ましい。
【０２２３】このように、本発明の第６実施形態においては、ＩＣチップ１４０から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線１２８、１２９及び信号配線１３２、１３３上をオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍに向かって伝送されるが、信号配線１２８、１２９及び信号配線１３２、１３３は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線１２８、１２９及び信号配線１３２、１３３を電磁界がほぼ閉じた伝送線路とし、信号配線１２８、１２９及び信号配線１３２、１３３上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０２２４】また、電源配線１３８及び接地配線１３９も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア１３７を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア１３７が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍに伝送するに必要な、電源電圧入力端子１３５及び接地電圧入力端子１３６から電源・接地配線ペア１３７を介してのスリーステイトＣＭＯＳ差動ドライバ１４１、１４２への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０２２５】しかも、本発明の第６実施形態においては、信号配線ペア１２７、１３１の特性インピーダンスをＺ０、電源・接地配線ペア１３７の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア１３７は、特性インピーダンス上、信号配線ペア１２７、１３１に整合するように構成されているので、信号配線ペア１２７、１３１で消費される相補信号エネルギーと、電源電圧入力端子１３５及び接地電圧入力端子１３６からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０２２６】したがって、本発明の第６実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形の変形を実質的になくなり、スリーステイトＣＭＯＳ差動ドライバ１４１及びスリーステイトＣＭＯＳ差動ドライバ１４２からオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍへの信号配線ペア１２７及び信号配線ペア１３１を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０２２７】なお、ＩＣチップ１４０内のスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、スリーステイトＣＭＯＳ差動ドライバ１４１及びスリーステイトＣＭＯＳ差動ドライバ１４２からオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍへの信号配線ペア１２７及び信号配線ペア１３１を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０２２８】また、本発明の第６実施形態によれば、ＩＣチップ１４７−１、１４７−ｍは、差動レシーバとしてオペアンプ１４８−１、１４９−１、１４８−ｍ、１４９−ｍを設けているが、オペアンプ１４８−１、１４８−ｍは、同相ノイズ及び信号配線１２８、１２９のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、オペアンプ１４９−１、１４９−ｍは、同相ノイズ及び信号配線１３２、１３３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０２２９】第７実施形態・・図１５、図１６図１５は本発明の第７実施形態の概念図であり、本発明の第７実施形態は、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にコンデンサ１５３を接続し、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０２３０】ここに、例えば、ＣＭＯＳ差動ドライバ３０の正相出力端子に出力される正相送信デジタル信号ＣＳの立ち上がり時間が信号配線２２の全体をＨレベルにするための信号エネルギーを供給する時間（信号配線２２の伝送遅延時間）よりも遅い場合には、信号配線２２に対する正の信号エネルギーの供給と、ＣＭＯＳ差動レシーバ３４に対する信号エネルギーの供給は平行して行われ、ＣＭＯＳ差動レシーバ３４に信号配線２２の存在を意識させることは、ほぼ無い。
【０２３１】これに対して、ＣＭＯＳ差動ドライバ３０の正相出力端子に出力される正相送信デジタル信号ＣＳの立ち上がり時間が信号配線２２の全体をＨレベルにするための信号エネルギーを供給する時間よりも早い場合には、正相送信デジタル信号ＣＳがＣＭＯＳ差動レシーバ３４に伝送される前に、ＣＭＯＳ差動ドライバ３０から出力される正相送信デジタル信号ＣＳをＨレベルにしなければ、正相送信デジタル信号ＣＳの伝送の高速化を図ることができない。
【０２３２】当然、反対に、正相送信デジタル信号ＣＳをＬレベルに遷移させる場合には、高エネルギー状態の信号配線２２のエネルギーを高速に逃がす操作が正相送信デジタル信号ＣＳの伝送の高速化を図るために必要となる。
【０２３３】ここに、良いレシーバとは、微弱な信号エネルギーでも、それを充分関知して、自身の状態を遷移させるものであり、信号立ち上がり時間が信号配線の遅延よりも遅いときは、小さな信号エネルギーの供給で足り、ドライバビリティの小さなドライバ（消費電力の小さなドライバ）が使用できた。
【０２３４】ところが、信号配線の遅延時間よりに信号の立ち上がり時間が短い高速の信号が出力されることが通常となった現在、レシーバの特性よりも、まず、信号配線への信号エネルギーの供給をどのようにするのかがドライバの設計において重要となってきた。
【０２３５】良いレシーバの特性を見ると、信号の電気エネルギーを消費しない、即ち、入力抵抗の高いものであり、これを、例えば、１ＫΩであるとすると、これに対して、信号配線の特性インピーダンスは２５〜２００Ωである。したがって、信号配線は、レシーバより１桁から２桁ものエネルギーを消費するものとなる。
【０２３６】ここに、例えば、信号配線の長さを３０ｃｍ、信号の伝播速度を２×１０8ｍ／ｓとすると、信号配線の伝搬に要する時間は、１.５ｎｓとなり、レシーバがこの信号配線の中間に存在したとしても、この１.５ｎｓの間は、信号配線に信号エネルギーを供給する時間となり、ドライバは、この間、信号エネルギーを供給し続けなければならない。即ち、ドライバのドライバビリティとして、信号配線の特性インピーダンスを負荷と見なした能力がなければならない。
【０２３７】ここに、図１６はＩＣチップ内の電源配線の電源電圧と、ＣＭＯＳ差動ドライバ３０から出力される正相送信デジタル信号ＣＳとの関係を示すタイムチャートであり、図１６（Ａ）はコンデンサ１５３が存在しない場合、図１６（Ｂ）はコンデンサ１５３が存在する場合を示しており、実線Ｐ１は電源電圧、実線Ｐ２は正相送信デジタル信号ＣＳを示している。
【０２３８】即ち、差動ドライバ３０は、基本的にはスイッチ回路であり、そのドライバビリティの源泉は電源・接地配線ペア２６となるが、電源・接地配線ペア２６の特性インピーダンスＺ１が信号配線ペア２１の特性インピーダンスＺ０よりも大きく、かつ、コンデンサ１５３が存在していないと、図１６（Ａ）に示すように、電源電圧の降下が起き、正相送信デジタル信号ＣＳの立ち上がりは、なだらかになる。
【０２３９】これに対して、本発明の第７実施形態においては、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にはコンデンサ１５３が接続されているので、電源・接地配線ペア２６の特性インピーダンスＺ１が信号配線ペア２１の特性インピーダンスＺ０よりも大きい場合であっても、コンデンサ１５３の電荷が信号配線２２に供給され、図１６（Ｂ）に示すように、差動ドライバ３０から出力される正相送信デジタル信号ＣＳは、立ち上がり波形の急峻なものとなる。
【０２４０】ここに、ＣＭＯＳ差動ドライバ３０から信号配線２２に信号エネルギーが供給される時間、即ち、信号配線２２の遅延時間をｔpd［ｓ］とし、その間に信号配線２２に流れる電流をＩ［Ａ］とすると、その間に信号配線２２に供給される電荷量Ｑ［Ｃ］は、Ｑ＝Ｉｔ［Ｃ］となる。そこで、送信デジタル信号ＣＳの振幅（電圧）をＶ［Ｖ］とすると、この電荷量を蓄えるに必要なコンデンサの容量Ｃ［Ｆ］は、Ｃ＝Ｑ／Ｖとなる。
【０２４１】たとえば、ＣＭＯＳ差動ドライバ３０のオン抵抗を５０Ω、信号配線ペア２１の特性インピーダンスを５０Ω、信号の振幅を０.１Ｖ、信号配線２２の遅延時間ｔpdを１.５ｎｓとすると、Ｉ＝１ｍＡ、Ｑ＝１.５ｐＣ、Ｃ＝１５ｐＦとなる。
【０２４２】ここに、信号配線ペア２１をスタック配線構造とした場合において、真空誘電率をε0、絶縁基板の誘電率をεr、信号配線２２、２３間への印加電圧をＶ、信号配線２２の面積をＡ、信号配線２２、２３間の距離をｄとすると、Ｑ＝ε0εrＶＡ／ｄが成立する。そこで、ε0＝８.８５×１０-12［Ｆ／ｍ］、εr＝３、Ｑ＝１.５ｐＣとすると、Ａ／ｄ＝０.５６４ｍとなる。また、ｄ＝２０ｎｍとすると、Ａ＝１.１３×１０-8ｍ2となり、寸法に直すと、Ａ＝０.１１ｍｍ×０.１１ｍｍとなる。
【０２４３】この寸法は、とても、ＩＣチップ２９のアクティブ領域内には埋め込めないが、電源電圧入力端子２９Ａをなすボンディングパッド及び接地電圧入力端子２９Ｂをなすボンディングパッドの下方に形成することができる。
【０２４４】このように、本発明の第７実施形態によれば、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にコンデンサ１５３を接続しているので、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア２６を介してＣＭＯＳ差動ドライバ３０に相補信号エネルギーが供給される前に、コンデンサ１５３からＣＭＯＳ差動ドライバ３０に相補信号エネルギーを供給することができ、図１に示す本発明の第１実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２４５】なお、本発明の第７実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２４６】第８実施形態・・図１７図１７は本発明の第８実施形態の概念図であり、本発明の第８実施形態は、ＩＣチップ４８内に設けられているＣＭＯＳ差動ドライバ４９、５０用の電源配線と接地配線との間にコンデンサ１５４を接続し、その他については、図４に示す本発明の第２実施形態と同様に構成したものである。
【０２４７】本発明の第８実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーが供給される前に、コンデンサ１５４からＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーを供給することができ、図４に示す本発明の第２実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２４８】なお、本発明の第８実施形態は、特に、Ｚ１（電源・接地配線ペア４５の特性インピーダンス）＞Ｚ０（信号配線ペア３７、４０の特性インピーダンス）／２の場合に有効である。
【０２４９】第９実施形態・・図１８図１８は本発明の第９実施形態の概念図であり、本発明の第９実施形態は、ＩＣチップ６５内に設けられているＣＭＯＳ差動ドライバ６６用の電源配線と接地配線との間にコンデンサ１５５を接続し、その他については、図７に示す本発明の第３実施形態と同様に構成したものである。
【０２５０】本発明の第９実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に相補信号エネルギーが供給される前に、コンデンサ１５５からＣＭＯＳ差動ドライバ６６に相補信号エネルギーを供給することができ、図７に示す本発明の第３実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２５１】なお、本発明の第９実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２５２】第１０実施形態・・図１９図１９は本発明の第１０実施形態の概念図であり、本発明の第１０実施形態は、ＩＣチップ８４内に設けられているＣＭＯＳ差動ドライバ８５、８６用の電源配線と接地配線との間にコンデンサ１５６を接続し、その他については、図８に示す本発明の第４実施形態と同様に構成したものである。
【０２５３】本発明の第１０実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーが供給される前に、コンデンサ１５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーを供給することができ、図８に示す本発明の第４実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２５４】なお、本発明の第１０実施形態は、特に、Ｚ１（電源・接地配線ペア８１の特性インピーダンス）＞Ｚ０（信号配線ペア７１、７５の特性インピーダンス）／２の場合に有効である。
【０２５５】第１１実施形態・・図２０図２０は本発明の第１１実施形態の概念図であり、本発明の第１１実施形態は、ＩＣチップ１０８内に設けられているスリーステイトＣＭＯＳ差動ドライバ１０９用の電源配線と接地配線との間にコンデンサ１５７を接続し、その他については、図１１に示す本発明の第５実施形態と同様に構成したものである。
【０２５６】本発明の第１１実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア１０５を介してスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーが供給される前に、コンデンサ１５７からスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーを供給することができ、図１１に示す本発明の第５実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２５７】なお、本発明の第１１実施形態は、特に、Ｚ１（電源・接地配線ペア１０５の特性インピーダンス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）の場合に有効である。
【０２５８】第１２実施形態・・図２１図２１は本発明の第１２実施形態の概念図であり、本発明の第１２実施形態は、ＩＣチップ１４０内に設けられているスリーステイトＣＭＯＳ差動ドライバ１４１、１４２用の電源配線と接地配線との間にコンデンサ１５８を接続し、その他については、図１４に示す本発明の第６実施形態と同様に構成したものである。
【０２５９】本発明の第１２実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア１３７を介してスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーが供給される前に、コンデンサ１５８からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーを供給することができ、図１４に示す本発明の第６実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２６０】なお、本発明の第１２実施形態は、特に、なお、本発明の第９実施形態は、特に、Ｚ１（電源・接地配線ペア１３７の特性インピーダンス）＞Ｚ０（信号配線ペア１２７、１３１の特性インピーダンス）／２の場合に有効である。
【０２６１】なお、第７実施形態〜第１２実施形態に示すように、ＩＣチップ内の電源配線と接地配線との間にコンデンサを接続することは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号の伝送の高速化を図ることができる。
【０２６２】第１３実施形態・・図２２、図２３図２２は本発明の第１３実施形態の概念図であり、本発明の第１３実施形態は、ＩＣチップ２９の近傍の電源配線２７と接地配線２８との間にコンデンサ１５９を接続し、その他については、図１５に示す本発明の第７実施形態と同様に構成したものである。
【０２６３】図２３は本発明の第１３実施形態を説明するためのタイムチャートであり、図２３（Ａ）はＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在しない場合の電源電流（破線Ｙ１）及び電圧降下が存在する場合の電源電流（実線Ｙ２）を示している。
【０２６４】また、図２３（Ｂ）はＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在しない場合の電源電圧（破線Ｙ３）、ＩＣチップ２９内にコンデンサ１５３がない場合においてＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在する場合の電源電圧（実線Ｙ４）、コンデンサ１５３の容量を１５ｐＦとした場合に、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合のコンデンサ１５３の電圧変化（実線Ｙ５）、コンデンサ１５３の容量を１.５ｐＦとした場合に、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合のコンデンサ１５３の電圧変化（実線Ｙ６）を示している。
【０２６５】但し、本発明の第７実施形態で例を挙げたように、信号配線２２の遅延時間は１.５ｎｓ、電源電流Ｉは１ｍＡ、送信デジタル信号ＣＳの振幅は０.１Ｖとし、送信デジタル信号ＴＳの立ち上がり時間ｔrは０.１ｎｓとしている。
【０２６６】ここに、たとえば、送信デジタル信号ＴＳがＬレベルからＨレベルへの遷移を開始し、０.１ｎｓ後にＨレベルとなると、コンデンサ１５３が存在しない場合には、ＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在する場合、電源電圧の電圧降下は０.０５Ｖとなるが、コンデンサ１５３が存在すれば、この電源電圧の電圧降下が０.０５Ｖとならないようにすることができる。
【０２６７】即ち、例えば、コンデンサ１５３の容量を１５ｐＦとした場合において、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合、送信デジタル信号ＴＳがＬレベルからＨレベルに変化を開始した後、１.５ｎｓが経過したとしても、電源電圧（コンデンサ１５３の電圧）は、０.０８１Ｖに降下するにすぎない。
【０２６８】これに対して、コンデンサ１５３の容量を１.５ｐＦとした場合において、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合、送信デジタル信号ＴＳがＬレベルからＨレベルに変化を開始した後、１.５ｎｓが経過した場合には、電源電圧（コンデンサ１５３の電圧）は、０.０１３Ｖに降下してしまうが、送信デジタル信号ＴＳがＨレベルとなった後、０.１ｎｓ程度の間であれば、電源電圧（コンデンサ１５３の電圧）の降下を０.０６Ｖ程度に抑えることができる。
【０２６９】そこで、ＩＣチップ２９の近傍の電源配線２７と接地配線２８との間に容量をコンデンサ１５３の容量よりも大きくするコンデンサ１５９を接続すれば、コンデンサ１５３の容量を小さくすることができ、しかも、相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。本発明の第１３実施形態は、これを実現したものであり、パッドが微細化した場合においても、パッドの下方にコンデンサ１５３を形成することができる。
【０２７０】例えば、信号配線２２、２３の遅延時間の１／１０以下で応答できる距離の電源配線２７と接地配線２８との間にコンデンサ１５３の容量の５倍以上の容量を有するコンデンサ１５９を接続する場合には、コンデンサ１５３の容量を本発明の第７実施形態の場合の容量（１５ｐＦ）の１／１０である１.５ｐＦにしても、相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２７１】このように、本発明の第１３実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア２６を介してＣＭＯＳ差動ドライバ３０に相補信号エネルギーが供給される前に、コンデンサ１５３からＣＭＯＳ差動ドライバ３０に相補信号エネルギーを供給することができると共に、コンデンサ１５９からコンデンサ１５３に相補信号エネルギーを供給することができるので、図１５に示す本発明の第７実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５３の小容量化を図ることができ、ＩＣチップ２９の微細化に対応することができる。
【０２７２】なお、本発明の第１３実施形態は、特に、Ｚ１（電源・接地配線ペア２６の特性インピーダンス）＞Ｚ０（信号配線ペア２１の特性インピーダンス）の場合に有効である。
【０２７３】第１４実施形態・・図２４図２４は本発明の第１４実施形態の概念図であり、本発明の第１４実施形態は、ＩＣチップ４８の近傍の電源配線４６と接地配線４７との間にコンデンサ１６０を接続し、その他については、図１７に示す本発明の第８実施形態と同様に構成したものである。
【０２７４】本発明の第１４実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーが供給される前に、コンデンサ１５４からＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーを供給することができると共に、コンデンサ１６０からコンデンサ１５４に相補信号エネルギーを供給することができるので、図１７に示す本発明の第８実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５４の小容量化を図ることができ、ＩＣチップ４８の微細化に対応することができる。
【０２７５】なお、本発明の第１４実施形態は、特に、Ｚ１（電源・接地配線ペア４５の特性インピーダンス）＞Ｚ０（信号配線ペア３７、４０の特性インピーダンス）／２の場合に有効である。
【０２７６】第１５実施形態・・図２５図２５は本発明の第１５実施形態の概念図であり、本発明の第１５実施形態は、ＩＣチップ６５の近傍の電源配線６３と接地配線６４との間にコンデンサ１６１を接続し、その他については、図１８に示す本発明の第９実施形態と同様に構成したものである。
【０２７７】本発明の第１５実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に相補信号エネルギーが供給される前に、コンデンサ１５５からＣＭＯＳ差動ドライバ６６に相補信号エネルギーを供給することができると共に、コンデンサ１６１からコンデンサ１５５に相補信号エネルギーを供給することができるので、図１８に示す本発明の第９実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５５の小容量化を図ることができ、ＩＣチップ６５の微細化に対応することができる。
【０２７８】なお、本発明の第１５実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２７９】第１６実施形態・・図２６図２６は本発明の第１６実施形態の概念図であり、本発明の第１６実施形態は、ＩＣチップ８４の近傍の電源配線８２と接地配線８３との間にコンデンサ１６２を接続し、その他については、図１９に示す本発明の第１０実施形態と同様に構成したものである。
【０２８０】本発明の第１６実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーが供給される前に、コンデンサ１５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーを供給することができると共に、コンデンサ１６２からコンデンサ１５６に相補信号エネルギーを供給することができるので、図１９に示す本発明の第１０実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５６の小容量化を図ることができ、ＩＣチップ８４の微細化に対応することができる。
【０２８１】なお、本発明の第１６実施形態は、特に、Ｚ１（電源・接地配線ペア８１の特性インピーダンス）＞Ｚ０（信号配線ペア７１、７５の特性インピーダンス）／２の場合に有効である。
【０２８２】第１７実施形態・・図２７図２７は本発明の第１７実施形態の概念図であり、本発明の第１７実施形態は、ＩＣチップ１０８の近傍の電源配線１０６と接地配線１０７との間にコンデンサ１６３を接続し、その他については、図２０に示す本発明の第１１実施形態と同様に構成したものである。
【０２８３】本発明の第１７実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア１０５を介してスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーが供給される前に、コンデンサ１５７からスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーを供給することができると共に、コンデンサ１６３からコンデンサ１５７に相補信号エネルギーを供給することができるので、図２０に示す本発明の第１１実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５７の小容量化を図ることができ、ＩＣチップ１０８の微細化に対応することができる。
【０２８４】なお、本発明の第１７実施形態は、特に、Ｚ１（電源・接地配線ペア１０５の特性インピーダンス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）の場合に有効である。
【０２８５】第１８実施形態・・図２８図２８は本発明の第１８実施形態の概念図であり、本発明の第１８実施形態は、ＩＣチップ１４０の近傍の電源配線１３８と接地配線１３９との間にコンデンサ１６４を接続し、その他については、図２１に示す本発明の第１２実施形態と同様に構成したものである。
【０２８６】本発明の第１８実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア１３７を介してスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーが供給される前に、コンデンサ１５８からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーを供給することができると共に、コンデンサ１６４からコンデンサ１５８に相補信号エネルギーを供給することができるので、図２１に示す本発明の第１２実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５８の小容量化を図ることができ、ＩＣチップ１４０の微細化に対応することができる。
【０２８７】なお、本発明の第１８実施形態は、特に、Ｚ１（電源・接地配線ペア１３７の特性インピーダンス）＞Ｚ０（信号配線ペア１２７、１３１の特性インピーダンス）／２の場合に有効である。
【０２８８】また、第１３実施形態〜第１８実施形態に示すように、ＩＣチップ内の電源配線と接地配線との間にコンデンサを接続すると共に、ＩＣチップの近傍の電源配線と接地配線との間にコンデンサを接続することは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号の伝送の高速化を図ることができる。
【０２８９】また、第１実施形態〜第１８実施形態において、相補送信デジタル信号を出力する差動ドライバの出力端側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入する場合には、送信デジタル信号として波形の良好なデジタル信号を伝送させることができる。
【０２９０】また、相補送信デジタル信号を出力する差動ドライバの出力端側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入すると共に、差動ドライバの電源電圧入力端子側及び接地電圧入力端子側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入する場合には、送信デジタル信号として更に波形の良好なデジタル信号を伝送させることができる。
【０２９１】また、送信デジタル信号の第３高調波以上をカットするローパスフィルタは、送信デジタル信号の基本周波数成分を通過域とするバンドパスフィルタと、直流成分を通過域とするローパスフィルタとを並列接続して構成しても良い。
【０２９２】また、このようなローパスフィルタは、ＩＣチップの内部に作成しても良いし、配線とＩＣチップとの間に接続させるようにしても良い。
【０２９３】また、このようなローパスフィルタを設けることは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号として波形の良好なデジタル信号を伝送させることができる。
【０２９４】第１９実施形態・・図２９〜図３３図２９及び図３０はそれぞれ本発明の第１９実施形態の概略的平面図及び概略的下面図であり、図２９及び図３０において、１６６は配線基板、１６７は配線基板１６６の表面、１６８は配線基板１６６の裏面、１６９〜１７２はスルーホール群である。
【０２９５】また、図３１及び図３２はそれぞれ配線基板１６６の表面１６７及び裏面１６８に形成されている配線の一部分を示す概略的平面図及び概略的下面図であり、図３１において、１７３は配線基板１６６の表面１６７の中央部に設定された矩形のＣＰＵ搭載領域であり、図３２において、１７４は配線基板１６６の裏面１６８の中央部に設定された矩形の終端抵抗形成領域である。
【０２９６】また、図３１、図３２において、１７５はＣＰＵ搭載領域１７３の辺１７３Ａの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ａに向けて延び、スルーホール群１６９を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線ペアからなる信号配線群である。
【０２９７】また、１７６はＣＰＵ搭載領域１７３の辺１７３Ｂの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｂに向けて延び、スルーホール群１７０を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線ペアからなる信号配線群である。
【０２９８】また、１７７はＣＰＵ搭載領域１７３の辺１７３Ｃの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｃに向けて延び、スルーホール群１７１を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線からなる信号配線群である。
【０２９９】また、１７８はＣＰＵ搭載領域１７３の辺１７３Ｄの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｄに向けて延び、スルーホール群１７２を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線からなる信号配線群である。
【０３００】また、図３１において、１７９、１８０はＣＰＵ用の電源・接地配線ペア、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８はメモリ用の電源・接地配線ペア、図３２において、１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２はメモリ用の電源・接地配線ペア、２１３、２１４は入出力チップ用の電源・接地配線ペアである。
【０３０１】また、図２９において、２１６は配線基板１６６の表面１６７のＣＰＵ搭載領域１７３に搭載されたＣＰＵであり、ＣＰＵ２１６は、データ入出力端子、アドレス出力端子、コントロール信号出力端子、クロック入力端子、クロック出力端子を信号配線群１７５〜１７８の信号配線に接続され、電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１７９、１８０を構成する電源配線及び、接地配線に接続されている。
【０３０２】また、図２９及び図３０において、２１７〜２２４、２２５〜２３２、２３３〜２４０、２４１〜２４８は配線基板１６６の表面１６７及び裏面１６８に搭載された同一品種のメモリである。
【０３０３】ここに、メモリ２１７〜２２４は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７５の信号配線に接続されている。また、これらメモリ２１７〜２２４は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１８１〜１８８を構成する電源配線及び接地配線に接続されている。
【０３０４】また、メモリ２２５〜２３２は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７６の信号配線に接続されている。また、これらメモリ２２５〜２３２は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１８９〜１９６を構成する電源配線及び接地配線に接続されている。
【０３０５】また、メモリ２３３〜２４０は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７７の信号配線に接続されている。また、これらメモリ２３３〜２４０は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１９７〜２０４を構成する電源配線及び接地配線に接続されている。
【０３０６】また、メモリ２４１〜２４８は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７８の信号配線に接続されている。また、これらメモリ２４１〜２４８は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア２０５〜２１２を構成する電源配線及び接地配線に接続されている。
【０３０７】また、メモリ２１７、２２５、２３３、２４１は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３０８】また、メモリ２１８、２２６、２３４、２４２は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３０９】また、メモリ２１９、２２７、２３５、２４３は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１０】また、メモリ２２０、２２８、２３６、２４４は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１１】また、メモリ２２１、２２９、２３７、２４５は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１２】また、メモリ２２２、２３０、２３８、２４６は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１３】また、メモリ２２３、２３１、２３９、２４７は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１４】また、メモリ２２４、２３２、２４０、２４８は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１５】また、図３３は終端抵抗形成領域１７４を示す概略的平面図であり、図３３中、２５０は信号配線群１７５の信号配線ペアを終端する終端抵抗群、２５１は信号配線群１７６の信号配線ペアを終端する終端抵抗群、２５２は信号配線群１７７の信号配線ペアを終端する終端抵抗群、２５３は信号配線群１７８の信号配線ペアを終端する終端抵抗群である。
【０３１６】また、図３０において、２５５は入出力チップ、２５６はクロック・ジェネレータ、２５７はＰＣＩポート、２５８は画像音声ポート、２５９は信号圧縮伸長チップ、２６０は通信ポートである。
【０３１７】このように構成された本発明の第１９実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を構成する必要がある場合において、信号配線を最も短く形成することができる。
【０３１８】また、信号配線群１７５、１７６、１７７、１７８を構成する信号配線は、相補送信デジタル信号を伝送する等長平行配線とされた信号配線ペアを構成しているので、信号配線を電磁界がほぼ閉じた伝送線路として機能させることができ、ＣＰＵ２１６と、ＣＰＵ２１６にアクセスされるメモリとの間の信号伝送に必要な相補信号エネルギーの伝送の高速化を図ることができる。
【０３１９】また、ＣＰＵ２１６及びメモリ２１７〜２４８に電源・接地配線ペア１７９、１８０、１８１〜２１２のそれぞれは、電源配線及び接地配線を等長平行配線とされているので、ＣＰＵ２１６及びメモリ２１７〜２４８に供給すべき相補信号エネルギーに対して電磁界がほぼ閉じた伝送線路として機能させることができ、ＣＰＵ２１６及びメモリ２１７〜２４８に対する相補信号エネルギーの供給の高速化を図ることができる。
【０３２０】したがって、本発明の第１９実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３２１】第２０実施形態・・図３４図３４は本発明の第２０実施形態の要部を示す概略的断面図であり、本発明の第２０実施形態は、配線基板１６６の裏面１６８に終端抵抗形成領域１７４を設けずに、終端抵抗を形成してなる終端抵抗チップ２６２を配線基板１６６の裏面１６８の中央部に搭載し、この終端抵抗チップ２６２上に入出力チップ２５５を搭載するようにし、その他については、図２９及び図３０に示す本発明の第１９実施形態と同様に構成したものである。なお、図３４中、２６３〜２６６は半田バンプである。
【０３２２】本発明の第２０実施形態によれば、図２９及び図３０に示す本発明の第１９実施形態と同様に、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３２３】第２１実施形態・・図３５、図３６図３５及び図３６はそれぞれ本発明の第２１実施形態の概略的平面図及び概略的下面図であり、本発明の第２１実施形態は、電源・接地配線ペアの構成を本発明の第１９実施形態と異なる構成とし、その他については、本発明の第１９実施形態と同様に構成したものである。
【０３２４】本発明の第２１実施形態においては、配線基板１６６の表面１６７側に設けられる電源・接地配線ペア１７９、１８１〜１８４、１８９〜１９２は、電源・接地配線ペア２６８から分岐するように構成され、電源・接地配線ペア１８０、１９７〜２００、２０５〜２０８は、電源・接地配線ペア２６９から分岐するように構成されている。
【０３２５】これら電源・接地配線ペア２６８、１７９、１８１〜１８４、１８９〜１９２及び電源・接地配線ペア２６９、１８０、１９７〜２００、２０５〜２０８は、スタック配線構造とされている。
【０３２６】また、配線基板１６６の裏面１６８側に設けられる電源・接地配線ペア２１３、１８５〜１８８、１９３〜１９６は、電源・接地配線ペア２７０から分岐するように構成され、電源・接地配線ペア２１４、２０１〜２０４、２０９〜２１２は、電源・接地配線ペア２７１から分岐するように構成されている。
【０３２７】これら電源・接地配線ペア２７０、２１３、１８５〜１８８、１９３〜１９６及び電源・接地配線ペア２７１、２１４、２０１〜２０４、２０９〜２１２は、スタック配線構造とされている。
【０３２８】なお、これら電源・接地配線ペア２６８、１７９、１８１〜１８４、１８９〜１９２、電源・接地配線ペア２６９、１８０、１９７〜２００、２０５〜２０８、電源・接地配線ペア２７０、２１３、１８５〜１８８、１９３〜１９６及び電源・接地配線ペア２７１、２１４、２０１〜２０４、２０９〜２１２は、それぞれ、分岐点において特性インピーダンスが整合するように構成されている。
【０３２９】本発明の第２１実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３３０】第２２実施形態・・図３７図３７は本発明の第２２実施形態の概略的断面図であり、図３７中、２７３、２７４は配線基板であり、配線基板２７３は、配線基板２７４との対向面２７５を素子搭載面、配線基板２７４は、配線基板２７３との対向面２７６を素子搭載面とされている。
【０３３１】本発明の第２２実施形態においては、配線基板２７３の素子搭載面２７５側は、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側と同様の構成とされ、配線基板２７４の素子搭載面２７６は、図３０に示す本発明の第１９実施形態の配線基板１６６の裏面１６８側と同様に構成されている。
【０３３２】即ち、配線基板２７３の素子搭載面２７５には、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１７９、１８０、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８が本発明の第１９実施形態の場合と同様に形成されている。
【０３３３】また、配線基板２７３の素子搭載面２７５には、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側に搭載されているＣＰＵ２１６及びメモリ２１７〜２２０、２２５〜２２８、２３３〜２３６、２４１〜２４４が本発明の第１９実施形態の場合と同様に搭載されている。
【０３３４】また、配線基板２７４の素子搭載面２７６には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２、２１３、２１４が本発明の第１９実施形態の場合と同様に形成されている。
【０３３５】また、配線基板２７４の素子搭載面２７６には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に搭載されているメモリ２２１〜２２４、２２９〜２３２、２３７〜２４０、２４５〜２４８及び入出力チップ２５５が本発明の第１９実施形態の場合と同様に搭載されている。
【０３３６】そして、配線基板２７３と配線基板２７４とは、素子搭載面２７５と素子搭載面２７６とを対向させて半田バンプにより接続されており、配線基板２７４の周辺部には、外部との接続を図る電極が形成されている。なお、２７７、２７８は半田バンプの一部を示している。
【０３３７】本発明の第２２実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の配線基板２７３、２７４を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３３８】なお、配線基板２７３の素子搭載面２７５側を図３５に示す本発明の第２１実施形態の配線基板１６６の表面１６７側と同様に構成し、配線基板２７４の素子搭載面２７６を図３６に示す本発明の第２１実施形態の配線基板１６６側の裏面１６８側と同様に構成しても良い。
【０３３９】第２３実施形態・・図３８、図３９図３８は本発明の第２３実施形態の概略的平面図、図３９は図３８のＸ１−Ｘ１線に沿った概略的断面図である。図３７中、２８０、２８１は半導体基板であり、半導体基板２８０は、半導体基板２８１との対向面２８２を素子形成面、半導体基板２８１は、半導体基板２８０との対向面２８３を素子形成面とされている。
【０３４０】本発明の第２３実施形態においては、半導体基板２８０の素子形成面２８２側は、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側と同様の構成がウエハプロセスで形成され、半導体基板２８１の素子形成面２８３は、図３０に示す本発明の第１９実施形態の配線基板１６６の裏面１６８側と同様の構成がウエハプロセスで形成されている。
【０３４１】即ち、半導体基板２８０の素子形成面２８２には、図２９に示す第１９実施形態の配線基板１６６の表面１６７側に搭載されているＣＰＵ２１６及びメモリ２１７〜２２０、２２５〜２２８、２３３〜２３６、２４１〜２４４が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４２】また、半導体基板２８０の素子形成面２８２には、図２９に示す第１９実施形態の配線基板１６６の表面１６７側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１７９、１８０、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４３】また、半導体基板２８１の素子形成面２８３には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に搭載されているメモリ２２１〜２２４、２２９〜２３２、２３７〜２４０、２４５〜２４８及び入出力チップ２５５が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４４】また、半導体基板２８１の素子形成面２８３には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２、２１３、２１４が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４５】そして、半導体基板２８０と半導体基板２８１とは、素子形成面２８２と素子形成面２８３とを対向させて半田バンプにより接続されており、半導体基板２８１の周辺部には、外部との接続を図る電極群２８４が形成されている。なお、２８５、２８６は半田バンプの一部を示している。
【０３４６】本発明の第２３実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の半導体基板２８０、２８１を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３４７】なお、半導体基板２８０の素子形成面２８２側を図３５に示す本発明の第２１実施形態の配線基板１６６の表面１６７側と同様の構成をウエハプロセスで形成し、半導体基板２８１の素子形成面２８３を図３６に示す本発明の第２１実施形態の配線基板１６６の裏面１６８側と同様の構成をウエハプロセスで形成するようにしても良い。
【０３４８】第２４実施形態・・図４０、図４１図４０は本発明の第２４実施形態の要部を示す概略的平面図、図４１は図４０のＸ２−Ｘ２線に沿った概略的断面図であり、図４０、図４１において、２８８は絶縁基板、２８９は等長平行配線とされたカップリング係数を大とする信号配線２９０、２９１からなる相補送信デジタル信号を１方向に伝送する信号配線ペアである。
【０３４９】また、２９２は信号配線２９０を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器２９３及び信号配線２９１を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器２９４からなる方向性結合器ペアである。
【０３５０】また、方向性結合器２９３において、２９５は信号配線２９０と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線２９０を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３５１】また、２９６、２９７は配線部２９５の両端部に信号配線２９０の電磁界との干渉を避けるために信号配線２９０と直交する方向に形成された配線部であり、配線部２９７の先端部２９８は、配線部２９５で受信した正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３５２】また、方向性結合器２９４は、方向性結合器２９３が有する配線部２９５、２９６、２９７と対向する配線部を有していると共に、配線部２９７に対向する配線部の先端から右側に僅かに延長された配線部２９９を有している。
【０３５３】そして、スルーホール３００を介して配線部２９９に接続された逆相送信デジタル信号取り出し電極３０１が正相送信デジタル信号取り出し電極２９８と同一面に設けられている。
【０３５４】なお、方向性結合器２９３の配線部２９６の先端及び方向性結合器２９４の配線部２９６に対向する配線部の先端は、開放でも良いが、それぞれ、終端抵抗で終端することが好適である。
【０３５５】このように構成された本発明の第２４実施形態においては、信号配線２９０を伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器２９３の配線部２９５で受信し、正相送信デジタル信号取り出し電極２９８から取り出すことができると共に、信号配線２９１を伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器２９３の配線部２９５と対向する方向性結合器２９４の配線部で受信し、逆相送信デジタル信号取り出し電極３０１から取り出すことができる。
【０３５６】したがって、本発明の第２４実施形態によれば、差動レシーバの正相入力端子及び逆相入力端子をそれぞれ正相送信デジタル信号取り出し電極２９８及び逆相送信デジタル信号取り出し電極３０１に接続することにより、信号配線ペア２８９を１方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３５７】第２５実施形態・・図４２、図４３図４２は本発明の第２５実施形態の要部を示す概略的平面図、図４３は図４２のＸ３−Ｘ３線に沿った概略的断面図であり、図４２、図４３において、３０２は絶縁基板、３０３は等長平行配線とされたカップリング係数を大とする信号配線３０４、３０５からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３５８】また、３０６は信号配線３０４を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３０７及び信号配線３０５を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３０８からなる方向性結合器ペアである。
【０３５９】また、方向性結合器３０７において、３０９は信号配線３０４と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３０４を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部、３１０、３１１は配線部３０９の両端部に信号配線３０４の電磁界との干渉を避けるために信号配線３０４と直交する方向に形成された配線部である。
【０３６０】そして、配線部３１０の先端部３１２は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされ、配線部３１１の先端部３１３は、右方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３６１】また、方向性結合器３０８は、方向性結合器３０７が有する配線部３０９、３１０、３１１と対向する配線部を有すると共に、配線部３１０に対向する配線部の先端から左側に僅かに延長された配線部３１４及び配線部３１１に対向する配線部から右側に僅かに延長された配線部３１５を有している。
【０３６２】そして、スルーホール３１６を介して配線部３１４に接続された逆相送信デジタル信号取り出し電極３１７が正相送信デジタル信号取り出し電極３１２と同一面に設けられていると共に、スルーホール３１８を介して配線部３１５に接続された逆相送信デジタル信号取り出し電極３１９が正相送信デジタル信号取り出し電極３１３と同一面に設けられている。なお、図示は省略するが、方向性結合器３０７、３０８には受端終端抵抗が接続されている。
【０３６３】このように構成された本発明の第２５実施形態によれば、信号配線３０４を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９で受信し、正相送信デジタル信号取り出し電極３１２から取り出すことができると共に、信号配線３０５を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９と対向する方向性結合器３０８の配線部で受信し、逆相送信デジタル信号取り出し電極３１７から取り出すことができる。
【０３６４】また、信号配線３０４を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９で受信し、正相送信デジタル信号取り出し電極３１３から取り出すことができると共に、信号配線３０５を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９と対向する方向性結合器３０８の配線部で受信し、逆相送信デジタル信号取り出し電極３１９から取り出すことができる。
【０３６５】したがって、本発明の第２５実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３１２、３１３に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３１７、３１９に接続することにより、信号配線ペア３０３を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３６６】第２６実施形態・・図４４、図４５図４４は本発明の第２６実施形態の要部を示す概略的平面図、図４５は図４４のＸ４−Ｘ４線に沿った概略的断面図であり、図４４、図４５において、３２０は絶縁基板、３２１は等長平行配線とされたカップリング係数を大とする信号配線３２２、３２３からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３６７】また、３２４は信号配線３２２を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３２５及び信号配線３２３を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３２６からなる方向性結合器ペアである。
【０３６８】また、方向性結合器３２５において、３２７は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３２２を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３６９】また、３２８、３２９は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／１２とし、信号配線３２２を伝送されてくる正相送信デジタル信号の第２高調波を受信する配線部である。
【０３７０】また、３３０、３３１は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／２０とし、信号配線３２２を左方向に伝送されてくる正相送信デジタル信号の第３高調波を受信する配線部である。
【０３７１】また、３３２、３３３は配線部３２７の両端部に信号配線３２２の電磁界との干渉を避けるために信号配線３２２と直交する方向に形成された配線部であり、配線部３３２の先端部３３４は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされていると共に、配線部３３３の先端部３３５は、右方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３７２】また、方向性結合器３２６は、方向性結合器３２５が有する配線部３２７、３２８、３２９、３３０、３３１、３３２、３３３と対向する配線部を有すると共に、配線部３３２に対向する配線部の先端から左側に僅かに延長された配線部３３６及び配線部３３３に対向する配線部から右側に僅かに延長された配線部３３７を有している。
【０３７３】そして、スルーホール３３８を介して配線部３３６に接続された逆相送信デジタル信号取り出し電極３３９が正相送信デジタル信号取り出し電極３３４と同一面に設けられていると共に、スルーホール３４０を介して配線部３３７に接続された逆相送信デジタル信号取り出し電極３４１が正相送信デジタル信号取り出し電極３３５と同一面に設けられている。なお、図示は省略するが、方向性結合器３２５、３２６には受端終端抵抗が接続されている。
【０３７４】このように構成された本発明の第２６実施形態においては、信号配線３２２を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３２５の配線部３２７、３２８、３３０で受信し、正相送信デジタル信号取り出し電極３３４から取り出すことができると共に、信号配線３２３を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３２５の配線部３２７、３２８、３３０と対向する方向性結合器３２６の配線部で受信し、逆相送信デジタル信号取り出し電極３３９から取り出すことができる。
【０３７５】また、信号配線３２２を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３２５の配線部３２７、３２９、３３１で受信し、正相送信デジタル信号取り出し電極３３５から取り出すことができると共に、信号配線３２３を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３２５の配線部３２７、３２９、３３１と対向する方向性結合器３２６の配線部で受信し、逆相送信デジタル信号取り出し電極３４１から取り出すことができる。
【０３７６】したがって、本発明の第２６実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３３４、３３５に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３３９、３４１に接続することにより、信号配線ペア３２１を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３７７】第２７実施形態・・図４６、図４７図４６は本発明の第２７実施形態の要部を示す概略的平面図、図４７は図４６のＸ５−Ｘ５線に沿った概略的断面図であり、図４６、図４７において、３４３は絶縁基板、３４４は等長平行配線とされたカップリング係数を大とする信号配線３４５、３４６からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３７８】また、３４７は信号配線３４５を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３４８及び信号配線３４６を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３４９からなる方向性結合器ペアである。
【０３７９】また、方向性結合器３４８において、３５０は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３４５を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３８０】また、３５１、３５２は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／１２とし、信号配線３４５を伝送されてくる正相送信デジタル信号の第２高調波を受信する配線部である。
【０３８１】また、３５３、３５４は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／２０とし、信号配線３４５を伝送されてくる正相送信デジタル信号の第３高調波を受信する配線部である。なお、本発明の第２７実施形態においては、配線部３５０、３５１、３５２、３５３、３５４は一体として構成されている。
【０３８２】また、３５５、３５６は配線部３５０の両端部に信号配線３４５の電磁界との干渉を避けるために信号配線３４５と直交する方向に形成された配線部であり、配線部３５５の先端部３５７は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされていると共に、配線部３５６の先端部３５８は、右方向に伝送されてくる正相送信デジタル信号取り出し電極とされている。
【０３８３】また、方向性結合器３４９は、方向性結合器３４８が有する配線部３５０、３５１、３５２、３５３、３５４、３５５、３５６と対向する配線部を有していると共に、配線部３５５に対向する配線部の先端から左側に僅かに延長された配線部３５９及び配線部３５６に対向する配線部から右側に僅かに延長された配線部３６０を有している。
【０３８４】そして、スルーホール３６１を介して配線部３５９に接続された逆相送信デジタル信号取り出し電極３６２が正相送信デジタル信号取り出し電極３５７と同一面に設けられていると共に、スルーホール３６３を介して配線部３６０に接続された逆相送信デジタル信号取り出し電極３６４が正相送信デジタル信号取り出し電極３５８と同一面に設けられている。なお、図示は省略するが、方向性結合器３４８、３４９には受端終端抵抗が接続されている。
【０３８５】このように構成された本発明の第２７実施形態においては、信号配線３４５を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３４８の配線部３５０、３５１、３５３で受信し、正相送信デジタル信号取り出し電極３５７から取り出すことができると共に、信号配線３４６を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３４８の配線部３５０、３５１、３５３と対向する方向性結合器３４９の配線部で受信し、逆相送信デジタル信号取り出し電極３６２から取り出すことができる。
【０３８６】また、信号配線３４５を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３４８の配線部３５０、３５２、３５４で受信し、正相送信デジタル信号取り出し電極３５８から取り出すことができると共に、信号配線３４６を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３４８の配線部３５０、３５２、３５４と対向する方向性結合器３４９の配線部で受信し、逆相送信デジタル信号取り出し電極３６４から取り出すことができる。
【０３８７】したがって、本発明の第２７実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３５７、３５８に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３６２、３６４に接続することにより、信号配線ペア３４４を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３８８】
【発明の効果】以上のように、本発明中、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１又は第１２の発明によれば、差動ドライバから出力される相補送信デジタル信号を信号配線ペアを使用して伝送する伝送回路を有する電子装置に関し、信号伝送の高速化を図ることができる。
【０３８９】また、本発明中、第１３、第１４、第１５又は第１６の発明によれば、ドライバから出力される非差動送信デジタル信号を信号配線を使用して伝送する伝送回路を有する電子装置に関し、信号伝送の高速化を図ることができる。
【０３９０】また、本発明中、第１７又は第１８の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明と同様の効果を得ることができると共に、送信デジタル信号として波形の良好な信号を伝送することができる。
【０３９１】また、本発明中、第１９の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明と同様の効果を得ることができると共に、信号配線を伝送させてくる高速送信デジタル信号の受信を容易に行うことができる。
【０３９２】また、本発明中、第２０、第２１、第２２、第２３又は第２４の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置に関し、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の概念図である。
【図２】本発明の第１実施形態が備える信号配線ペア及び電源・接地配線ペアの第１構成例を示す概略的断面図である。
【図３】本発明の第１実施形態が備える信号配線ペア及び電源・接地配線ペアの第２構成例を示す概略的断面図である。
【図４】本発明の第２実施形態の概念図である。
【図５】本発明の第２実施形態が備える信号配線ペア及び電源・接地配線ペアの第１構成例を示す概略的断面図である。
【図６】本発明の第２実施形態が備える信号配線ペア及び電源・接地配線ペアの第２構成例を示す概略的断面図である。
【図７】本発明の第３実施形態の概念図である。
【図８】本発明の第４実施形態の概念図である。
【図９】本発明の第４実施形態が備える信号配線ペアをコプレーナ配線構造とした場合のＩＣチップ搭載領域の構成例を示す概略的平面図である。
【図１０】本発明の第４実施形態が備える信号配線ペアをスタック配線構造とした場合のＩＣチップ搭載領域の一部分の構成例を示す概略的斜視図である。
【図１１】本発明の第５実施形態の概念図である。
【図１２】本発明の第５実施形態が備えるスリーステイトＣＭＯＳ差動ドライバの構成を示す回路図である。
【図１３】本発明の第５実施形態が備える終端抵抗部の構成を示す回路図である。
【図１４】本発明の第６実施形態の概念図である。
【図１５】本発明の第７実施形態の概念図である。
【図１６】本発明の第７実施形態の動作を説明するための波形図である。
【図１７】本発明の第８実施形態の概念図である。
【図１８】本発明の第９実施形態の概念図である。
【図１９】本発明の第１０実施形態の概念図である。
【図２０】本発明の第１１実施形態の概念図である。
【図２１】本発明の第１２実施形態の概念図である。
【図２２】本発明の第１３実施形態の概念図である。
【図２３】本発明の第１３実施形態の動作を説明するためのタイムチャートである。
【図２４】本発明の第１４実施形態の概念図である。
【図２５】本発明の第１５実施形態の概念図である。
【図２６】本発明の第１６実施形態の概念図である。
【図２７】本発明の第１７実施形態の概念図である。
【図２８】本発明の第１８実施形態の概念図である。
【図２９】本発明の第１９実施形態の概略的平面図である。
【図３０】本発明の第１９実施形態の概略的下面図である。
【図３１】本発明の第１９実施形態が備える配線基板に形成されている配線の一部分を示す概略的平面図である。
【図３２】本発明の第１９実施形態が備える配線基板に形成されている配線の一部分を示す概略的下面図である。
【図３３】本発明の第１９実施形態が備える配線基板に設けられている終端抵抗形成領域を示す概略的下面図である。
【図３４】本発明の第２０実施形態の要部を示す概略的断面図である。
【図３５】本発明の第２１実施形態の概略的平面図である。
【図３６】本発明の第２１実施形態の概略的下面図である。
【図３７】本発明の第２２実施形態の概略的断面図である。
【図３８】本発明の第２３実施形態の概略的平面図である。
【図３９】図３８のＸ１−Ｘ１線に沿った概略的断面図である。
【図４０】本発明の第２４実施形態の要部を示す概略的平面図である。
【図４１】図４０のＸ２−Ｘ２線に沿った概略的断面図である。
【図４２】本発明の第２５実施形態の要部を示す概略的平面図である。
【図４３】図４２のＸ３−Ｘ３線に沿った概略的断面図である。
【図４４】本発明の第２６実施形態の要部を示す概略的平面図である。
【図４５】図４４のＸ４−Ｘ４線に沿った概略的断面図である。
【図４６】本発明の第２７実施形態の要部を示す概略的平面図である。
【図４７】図４６のＸ５−Ｘ５線に沿った概略的断面図である。
【図４８】従来の電子装置の一例を示す回路図である。
【符号の説明】
ＴＳ 送信デジタル信号
ＣＳ、／ＣＳ 相補送信デジタル信号
ＲＳ 受信デジタル信号
【０００１】
【発明の属する技術分野】本発明は、ドライバから出力される送信デジタル信号を信号配線を介してレシーバに伝送する伝送回路を有する電子装置に関する。
【０００２】
【従来の技術】図４８は従来の電子装置の一例を示す回路図である。図４８中、１、２は信号配線、３は送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２に出力するＣＭＯＳ差動ドライバである。
【０００３】また、４は信号配線１、２を伝送されてくる相補送信デジタル信号ＣＳ、／ＣＳを受信して送信デジタル信号ＴＳに対応した受信デジタル信号ＲＳを出力するＣＭＯＳ差動レシーバである。
【０００４】また、ＣＭＯＳ差動ドライバ３において、５は送信デジタル信号ＴＳと同相の正相送信デジタル信号ＣＳを出力するＣＭＯＳドライバであり、６はプルアップ素子をなすｎＭＯＳトランジスタ、７はプルダウン素子をなすｐＭＯＳトランジスタである。
【０００５】また、８は送信デジタル信号ＴＳと逆相化してなる逆相送信デジタル信号／ＣＳを出力するＣＭＯＳインバータであり、９はプルアップ素子をなすｐＭＯＳトランジスタ、１０はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００６】また、ＣＭＯＳ差動レシーバ４において、１１は信号配線１を伝送されてくる正相送信デジタル信号ＣＳを受信するＣＭＯＳドライバであり、１２はプルアップ素子をなすｎＭＯＳトランジスタ、１３はプルダウン素子をなすｐＭＯＳトランジスタである。
【０００７】また、１４は信号配線２を伝送されてくる逆相送信デジタル信号／ＣＳを受信するＣＭＯＳインバータであり、１５はプルアップ素子をなすｐＭＯＳトランジスタ、１６はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００８】このように構成された電子装置においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、ＣＭＯＳドライバ５においては、ｎＭＯＳトランジスタ６がＯＦＦからＯＮ、ｐＭＯＳトランジスタ７がＯＮからＯＦＦとなり、ＣＭＯＳインバータ８においては、ｐＭＯＳトランジスタ９がＯＮからＯＦＦ、ｎＭＯＳトランジスタ１０がＯＦＦからＯＮとなる。
【０００９】この結果、ＣＭＯＳドライバ１１の入力端をＬレベルからＨレベルに遷移させるための電荷がＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＨレベルからＬレベルに遷移させるための電荷が信号配線２からＣＭＯＳインバータ８を介して接地に引き抜かれる。
【００１０】この現象は、ＣＭＯＳドライバ１１の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳインバータ８から信号配線２に供給されると見ることができる。
【００１１】そして、ＣＭＯＳドライバ１１の入力端がＬレベルからＨレベル、ＣＭＯＳインバータ１４の入力端がＨレベルからＬレベルになると、ＣＭＯＳドライバ１１においては、ｎＭＯＳトランジスタ１２がＯＦＦからＯＮ、ｐＭＯＳトランジスタ１３がＯＮからＯＦＦとなり、ＣＭＯＳインバータ１４においては、ｐＭＯＳトランジスタ１５がＯＦＦからＯＮ、ｎＭＯＳトランジスタ１６がＯＮからＯＦＦとなる。
【００１２】この結果、ＣＭＯＳドライバ１１及びＣＭＯＳインバータ１４の出力は、共にＬレベルからＨレベルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信デジタル信号ＲＳはＬレベルからＨレベルとなり、ＣＭＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信したことになる。
【００１３】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、ＣＭＯＳドライバ５においては、ｎＭＯＳトランジスタ６がＯＮからＯＦＦ、ｐＭＯＳトランジスタ７がＯＦＦからＯＮとなり、ＣＭＯＳインバータ８においては、ｐＭＯＳトランジスタ９がＯＦＦからＯＮ、ｎＭＯＳトランジスタ１０がＯＮからＯＦＦとなる。
【００１４】この結果、ＣＭＯＳドライバ１１の入力端をＨレベルからＬレベルに遷移させるための電荷が信号配線１からＣＭＯＳドライバ５を介して接地に引き抜かれると共に、ＣＭＯＳインバータ１４の入力端をＬレベルからＨレベルに遷移させるための電荷がＣＭＯＳインバータ８から信号配線２に供給される。
【００１５】この現象は、ＣＭＯＳドライバ１１の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳドライバ５から信号配線１に供給されると共に、ＣＭＯＳインバータ１４の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳインバータ８から信号配線２に供給されると見ることができる。
【００１６】そして、ＣＭＯＳドライバ１１の入力端がＨレベルからＬレベル、ＣＭＯＳインバータ１４の入力端がＬレベルからＨレベルになると、ＣＭＯＳドライバ１１においては、ｎＭＯＳトランジスタ１２がＯＮからＯＦＦ、ｐＭＯＳトランジスタ１３がＯＦＦからＯＮとなり、ＣＭＯＳインバータ１４においては、ｐＭＯＳトランジスタ１５がＯＮからＯＦＦ、ｎＭＯＳトランジスタ１６がＯＦＦからＯＮとなる。
【００１７】この結果、ＣＭＯＳドライバ１１及びＣＭＯＳインバータ１４の出力は、共にＨレベルからＬレベルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信デジタル信号ＲＳはＨレベルからＬレベルとなり、ＣＭＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信したことになる。
【００１８】このように、図４８に示す従来の電子装置は、送信デジタル信号ＴＳが遷移した場合、ＣＭＯＳ差動ドライバ３から相補信号エネルギーを信号配線１、２に供給することにより、送信デジタル信号ＴＳを相補信号化してなる相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２を介してＣＭＯＳ差動レシーバ４に伝送するというものである。
【００１９】
【発明が解決しようとする課題】図４８に示す従来の電子装置において、信号配線１、２をカップリング係数が１に近い等長平行配線とする場合には、信号配線１、２を電磁界がほぼ閉じている伝送線路とし、相補送信デジタル信号ＣＳ、／ＣＳをＴＥＭ（ＴransversedＥlectromagnetic Ｍode）伝送に近いモードで伝送し、信号伝送の高速化を図ることができる。
【００２０】しかし、ＣＭＯＳ差動ドライバ３からＣＭＯＳ差動レシーバ４に対して相補送信デジタル信号ＣＳ、／ＣＳを信号配線１、２を介して伝送する場合、ＣＭＯＳ差動ドライバ３から信号配線１、２に供給される相補信号エネルギーは電源配線から供給されるものであるから、信号伝送の更なる高速化を図るためには、電源配線からＣＭＯＳ差動ドライバ３に対する相補信号エネルギーの供給の高速化を図る必要があるが、この点に関しては、従来、何ら提案されていない。
【００２１】本発明は、かかる点に鑑み、ドライバから出力される送信デジタル信号を信号配線を介してレシーバに伝送する伝送回路を有する電子装置であって、信号伝送の更なる高速化を図ることができるようにした電子装置を提供することを第１の目的とする。
【００２２】また、本発明は、ＣＰＵと複数のメモリとを備えた電子装置であって、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができるようにした電子装置を提供することを第２の目的とする。本発明の他の目的は、本発明の説明の記載から明瞭になる。
【００２３】
【課題を解決するための手段】本発明中、第１の発明の電子装置は、等長平行配線とされた第１、第２の信号配線からなる１対以上の信号配線ペアを有する配線基板に、前記１対以上の信号配線ペアの第１、第２の信号配線に送信デジタル信号を相補信号化してなる相補送信デジタル信号を出力する１個以上の差動ドライバを有する集積回路チップを搭載してなる電子装置において、前記配線基板は、前記１個以上の差動ドライバに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有しているというものである。
【００２４】本発明中、第１の発明においては、送信デジタル信号が遷移すると、信号配線ペアに接続された差動レシーバの入力端のレベルを遷移させる相補信号エネルギーが差動ドライバから信号配線ペアに供給され、この場合、信号配線ペアに供給される相補信号エネルギーは、第１、第２の電源配線を介して差動ドライバに供給される。
【００２５】ここに、本発明中、第１の発明によれば、差動ドライバに第１、第２の電源電圧を供給する第１、第２の電源配線は、等長平行配線とされているので、これら第１、第２の電源配線は、差動ドライバに供給すべき相補信号エネルギーに対して、電磁界がほぼ閉じた伝送線路として機能する。
【００２６】したがって、差動ドライバに供給すべき相補信号エネルギーを、減衰させることなく、差動ドライバに高速に供給することができ、差動ドライバから出力される相補送信デジタル信号の伝送の高速化を図ることができる。
【００２７】本発明中、第２の発明の電子装置は、第１の発明において、信号配線ペアの特性インピーダンスをＺ０、信号配線ペアの数をｎ、電源配線ペアの特性インピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ又はＺ０／ｎに可能な限り近い値とされているというものである。
【００２８】本発明中、第２の発明によれば、電源配線ペアは、特性インピーダンス上、信号配線ペアと整合又は整合に近い状態とされるので、この点からも、第１、第２の電源配線を介して差動ドライバに供給すべき相補信号エネルギーを減衰させないで高速に供給することができ、相補送信デジタル信号の伝送の高速化を図ることができる。
【００２９】本発明中、第３の発明の電子装置は、第１又は第２の発明において、電源配線ペア及び１対以上の信号配線ペア、又は、２対以上の信号配線ペアが配線基板の同一面に平行に形成されている場合において、各配線ペアを構成する第１、第２の配線との幅方向の中心間距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ＞２ａとされているというものである。
【００３０】本発明中、第３の発明によれば、各配線ペアを構成する第１、第２の信号間のカップリング係数を１に近づけることができるので、各配線ペアは、各配線ペアに供給される相補信号エネルギーに対して良好な伝送線路として機能する。
【００３１】本発明中、第４の発明の電子装置は、第１又は第２の発明において、電源配線ペア及び１対以上の信号配線ペア、又は、２対以上の信号配線ペアを構成する第１、第２の配線が配線基板を挟んで形成されている場合において、配線基板の厚みをｔ、第１、第２の配線の幅をｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とされているというものである。
【００３２】本発明中、第４の発明によれば、各配線ペアを構成する第１、第２の信号間のカップリング係数を１に近づけることができるので、各配線ペアは、各配線ペアに供給される相補信号エネルギーに対して良好な伝送線路として機能する。
【００３３】本発明中、第５の発明の電子装置は、第１、第２、第３又は第４の発明において、前記差動ドライバは、オン抵抗を信号配線ペアの特性インピーダンスと同一とされているというものである。
【００３４】本発明中、第５の発明によれば、信号配線ペアを伝送される相補信号エネルギーが信号配線ペアに接続されている差動レシーバで反射され、信号配線ペアを逆走してくる場合であっても、逆走相補信号エネルギーが再反射することを避けることができ、この点からしても、相補送信デジタル信号の伝送の高速化を図ることができる。
【００３５】本発明中、第６の発明の電子装置は、第１、第２、第３、第４又は第５の発明において、信号配線ペアを構成する第１、第２の信号配線の終端間に終端抵抗が接続されているというものである。
【００３６】本発明中、第６の発明によれば、信号配線ペアの終端での反射を避けることができるので、信号配線ペアの途中に、高入力インピーダンスの差動レシーバを有する集積回路チップを接続することができ、信号配線ペアを使用して１方向の高速信号伝送を行うことができる。
【００３７】本発明中、第７の発明の電子装置は、第６の発明において、前記差動ドライバはスリーステート差動ドライバであり、前記集積回路チップは、第１、第２の信号入力端子を信号配線ペアを構成する第１、第２の信号配線に接続された高入力インピーダンスの差動レシーバを有しているというものである。
【００３８】本発明中、第７の発明によれば、信号配線ペアの途中に、高入力インピーダンスの差動レシーバ及びスリーステート差動ドライバを有する集積回路チップを接続することができ、信号配線ペアを使用して双方向の高速信号伝送を行うことができる。
【００３９】本発明中、第８の発明の電子装置は、第１、第２、第３、第４、第５、第６又は第７の発明において、前記集積回路チップは、１個以上の差動ドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続しているというものである。
【００４０】本発明中、第８の発明によれば、第１、第２の電源配線を介して差動ドライバに相補信号エネルギーが供給される前に、第１のコンデンサから差動ドライバに対して相補信号エネルギーを供給することができるので、この点からしても、相補送信デジタル信号の伝送の高速化を図ることができる。
【００４１】本発明中、第９の発明の電子装置は、第８の発明において、第１のコンデンサは、電源用パッドの下層に形成されているというものである。
【００４２】本発明中、第９の発明によれば、第８の発明と同様の作用を得ることができると共に、集積回路チップのチップ面を有効に使用することができる。
【００４３】本発明中、第１０の発明の電子装置は、第８又は第９の発明において、前記集積回路チップの近傍の電源配線ペアを構成する第１、第２の電源配線間に第２のコンデンサを接続しているというものである。
【００４４】本発明中、第１０の発明によれば、第２のコンデンサから第１のコンデンサに相補信号エネルギーを供給することができるので、第８又は第９の発明と同様の作用を得ることができると共に、第１のコンデンサの小容量化を図ることができる。
【００４５】本発明中、第１１の発明の電子装置は、第１０の発明において、第２のコンデンサは、第１のコンデンサから信号配線ペアの長さの１０分の１以下の距離にある第１、第２の電源配線に接続され、容量を第１のコンデンサの５倍以上とされているというものである。
【００４６】本発明中、第１１の発明によれば、第２のコンデンサを設けず、第１のコンデンサのみを設ける場合に比較して、第１のコンデンサの容量を１０分の１程度にすることができる。
【００４７】本発明中、第１２の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０又は第１１の発明において、前記集積回路チップは、１個以上の差動ドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線を等長平行配線とされているというものである。
【００４８】本発明中、第１２の発明によれば、集積回路チップ内の第１、第２の電源配線を電磁界がほぼ閉じた伝送線路として機能させることができるので、相補信号エネルギーの差動ドライバに対する供給を高速化することができ、この点からも、相補送信デジタル信号の伝送の高速化を図ることができる。
【００４９】本発明中、第１３の発明の電子装置は、１本以上の信号配線を有する配線基板に、前記１本以上の信号配線に非差動送信デジタル信号を出力する１個以上のドライバを有する集積回路チップを搭載してなる電子装置において、前記集積回路チップは、前記１個以上のドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続しているというものである。
【００５０】本発明中、第１３の発明によれば、第１、第２の電源配線を介して差動ドライバに相補信号エネルギーが供給される前に、第１のコンデンサから差動ドライバに対して相補信号エネルギーを供給することができるので、送信デジタル信号の伝送の高速化を図ることができる。
【００５１】本発明中、第１４の発明の電子装置は、第１３の発明において、第１のコンデンサは、電源用パッドの下層に形成されているというものである。
【００５２】本発明中、第１４の発明によれば、第１３の発明と同様の作用を得ることができると共に、集積回路チップのチップ面を有効に使用することができる。
【００５３】本発明中、第１５の発明の電子装置は、第１３又は第１４の発明において、前記集積回路チップの近傍の第１、第２の電源配線間に第２のコンデンサを接続しているというものである。
【００５４】本発明中、第１５の発明によれば、第２のコンデンサから第１のコンデンサに相補信号エネルギーを供給することができるので、第１３又は第１４の発明と同様の作用を得ることができると共に、第１のコンデンサの小容量化を図ることができる。
【００５５】本発明中、第１６の発明の電子装置は、第１５の発明において、第２のコンデンサは、第１のコンデンサから信号配線の長さの１０分の１以下の距離にある第１、第２の電源配線に接続され、容量を第１のコンデンサの５倍以上とされているというものである。
【００５６】本発明中、第１６の発明によれば、第２のコンデンサを設けず、第１のコンデンサのみを設ける場合に比較して、第１のコンデンサの容量を１０分の１程度にすることができる。
【００５７】本発明中、第１７の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明において、差動ドライバ又はドライバの出力側に送信デジタル信号の第３高調波以上をカットするローパスフィルタが挿入されているというものである。
【００５８】本発明中、第１７の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明と同様の作用を得ることができると共に、送信デジタル信号として波形の良好な信号を伝送することができる。
【００５９】本発明中、第１８の発明の電子装置は、第１７の発明において、電源配線に前記ローパスフィルタの特性と同一特性のローパスフィルタを挿入させているというものである。
【００６０】本発明中、第１８の発明によれば、第１７の発明と同様の作用を得ることができると共に、送信デジタル信号として第１７の発明以上に波形の良好な信号を伝送することができる。
【００６１】本発明中、第１９の発明の電子装置は、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明において、前記信号配線に平行して結合器からなる受信部を備えているというものである。
【００６２】本発明中、第１９の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明と同様の作用を得ることができると共に、信号配線を伝送されてくる高速送信デジタル信号の受信を容易に行うことができる。
【００６３】本発明中、第２０の発明の電子装置は、第１面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定部分で第１面と対向する第２面に折り返して第２面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する配線基板に、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号配線に接続してＣＰＵ搭載領域に搭載されていると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されているというものである。
【００６４】本発明中、第２０の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６５】本発明中、第２１の発明の電子装置は、対向する第１、第２の配線基板を有し、第１の配線基板の第２の配線基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で第２の配線基板の第１の配線基板との対向面に折り返して第２の配線基板の第１の配線基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群からなる１対の配線基板を有し、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号端子に接続してＣＰＵ搭載領域に搭載されていると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されているというものである。
【００６６】本発明中、第２１の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の配線基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６７】本発明中、第２２の発明の電子装置は、対向する第１、第２の半導体基板を有し、第１の半導体基板の第２の半導体基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で第２の半導体基板の第１の半導体基板との対向面に折り返して第２の半導体基板の第１の半導体基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する１対の半導体基板を有し、ＣＰＵがその信号端子を第１、第２、第３及び第４の信号配線群の信号端子に接続させてＣＰＵ形成領域に形成されると共に、第１、第２、第３及び第４の信号配線群のＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続させて形成されているというものである。
【００６８】本発明中、第２２の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の半導体基板を使用して構成する場合に、信号配線を最も短く形成することができ、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００６９】本発明中、第２３の発明の電子装置は、第２０、第２１又は第２２の発明において、第１、第２、第３及び第４の信号配線群の信号配線は、相補送信デジタル信号を伝送する信号配線ペアを構成しているというものである。
【００７０】本発明中、第２３の発明によれば、信号配線ペアを電磁界がほぼ閉じた伝送線路として機能させることができ、この点からも、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【００７１】本発明中、第２４の発明の電子装置は、第２３の発明において、ＣＰＵ及びメモリに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有しているというものである。
【００７２】本発明中、第２４の発明によれば、ＣＰＵ及びメモリに第１、第２の電源電圧を供給する第１、第２の電源配線は等長平行配線とされているので、これら第１、第２の電源配線は、ＣＰＵ及びメモリに供給すべき相補信号エネルギーに対して電磁界がほぼ閉じた伝送線路として機能する。
【００７３】したがって、第１、第２の電源配線を介してＣＰＵ及びメモリに供給すべき相補信号エネルギーを、減衰させることなく、ＣＰＵ及びメモリに高速に供給することができ、ＣＰＵ及びメモリとの間での相補送信デジタル信号の伝送の高速化を図ることができる。
【００７４】
【発明の実施の形態】以下、図１〜図４７を参照して、本発明の第１実施形態〜第２７実施形態について説明する。
【００７５】第１実施形態・・図１〜図３図１は本発明の第１実施形態の概念図であり、本発明の第１実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在せず、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【００７６】図１中、２０は配線基板、２１は配線基板２０に形成されたカップリング係数を大とする等長平行配線とされた信号配線２２、２３からなる信号配線ペアである。
【００７７】また、２４は配線基板２０に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、２５は配線基板２０に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【００７８】また、２６は配線基板２０に形成されたカップリング係数を大とする等長平行配線からなる電源配線２７及び接地配線２８からなる電源・接地配線ペアであり、この電源・接地配線ペア２６は、その特性インピーダンスを信号配線ペア２１の特性インピーダンスと同一とされている。
【００７９】また、２９は配線基板２０に搭載された集積回路チップ（以下、ＩＣチップという）であり、このＩＣチップ２９は、その電源電圧入力端子２９Ａを電源配線２７に接続され、その接地電圧入力端子２９Ｂを接地配線２８に接続され、その信号出力端子２９Ｃ、２９Ｄをそれぞれ信号配線２２、２３の一端に接続されている。
【００８０】また、ＩＣチップ２９において、３０は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子２９Ｃ、２９Ｄを介して信号配線２２、２３に出力するＣＭＯＳ差動ドライバである。
【００８１】また、ＣＭＯＳ差動ドライバ３０において、３１は図４８に示すＣＭＯＳドライバ５と同一構成のＣＭＯＳドライバ、３２は図４８に示すＣＭＯＳインバータ８と同一構成のＣＭＯＳインバータである。
【００８２】また、３３は配線基板２０に搭載されたＩＣチップであり、ＩＣチップ３３は、その信号入力端子３３Ａ、３３Ｂをそれぞれ信号配線２２、２３の他端に接続されている。
【００８３】また、ＩＣチップ３３において、３４は信号配線２２、２３を伝送されてくる相補送信デジタル信号ＣＳ、／ＣＳを受信して送信デジタル信号ＴＳに対応する受信デジタル信号ＲＳを内部回路（図示せず）に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動ドライバ３４は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【００８４】なお、信号配線ペア２１の特性インピーダンスは、２０〜１００［Ω］の間で自由に設定することができるが、ＣＭＯＳ差動レシーバ３４のゲートがＣＭＯＳゲート（ＣＭＯＳドライバ及びＣＭＯＳインバータ）であるため、信号配線ペア２１を伝送されてきた相補送信デジタル信号ＣＳ、／ＣＳが反射し、反射された相補送信デジタル信号ＣＳ、／ＣＳは、信号配線ペア２１を逆走し、ＣＭＯＳ差動ドライバ３０に達してしまう。
【００８５】そこで、ＣＭＯＳ差動ドライバ３０のオン抵抗を信号配線ペア２１の特性インピーダンスに整合させ、信号配線ペア２１を逆走してくる反射相補送信デジタル信号ＣＳ、／ＣＳを吸収するように構成することが好適であり、このように構成する場合には、信号配線ペア２１を逆走してくる反射相補送信デジタル信号ＣＳ、／ＣＳがＣＭＯＳ差動ドライバ３０側で再度反射することなく、順走相補送信デジタル信号ＣＳ、／ＣＳをいかなるタイミングでも乱すことはなくなる。
【００８６】図２は信号配線ペア２１及び電源・接地配線ペア２６の第１構成例を示す概略的断面図であり、この第１構成例では、これら信号配線ペア２１及び電源・接地配線ペア２６がコプレーナ配線構造となるように、配線基板２０を構成する絶縁基板３５の同一面に、信号配線２２、２３と、電源配線２７と、接地配線２８とが平行に形成されており、信号配線ペア２１及び電源・接地配線ペア２６の周辺には、ペア配線構造ではない、いわゆるベタの電源配線や接地配線は形成されていない。
【００８７】ここに、信号配線２２と信号配線２３の幅方向の中心間距離、及び、電源配線２７と接地配線２８の幅方向の中心間距離を共にａとし、信号配線ペア２１と電源・接地配線ペア２６との間隔をｂとすると、ｂ＞２ａとする場合には、信号配線２２と信号配線２３との間のカップリング係数、及び、電源配線２７と接地配線２８との間のカップリング係数を共に１に近くすることができ、信号配線ペア２１及び電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とすることができる。
【００８８】図３は信号配線ペア２１及び電源・接地配線ペア２６の第２構成例を示す概略的断面図であり、この第２構成例では、これら信号配線ペア２１及び電源・接地配線ペア２６がスタック配線構造となるように、絶縁基板３５を挟んで、信号配線２２と信号配線２３とが対向し、電源配線２７と接地配線２８とが対向するように形成されており、信号配線ペア２１及び電源・接地配線ペア２６の周辺には、ペア配線構造ではない、いわゆるベタの電源配線、接地配線は形成されていない。
【００８９】ここに、絶縁基板３５の厚みをｔ、信号配線２２、２３、電源配線２７及び接地配線２８の配線幅を共にｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とする場合には、信号配線２２と信号配線２３との間のカップリング係数、及び、電源配線２７と接地配線２８との間のカップリング係数を共に１に近くすることができ、信号配線ペア２１及び電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とすることができる。
【００９０】なお、電源・接地配線ぺア２６は、信号配線ペア２１と等長、かつ、平行である必要はなく、自由な方向に形成することができる。
【００９１】このように構成された本発明の第１実施形態においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ３４の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳドライバ３１から信号配線２２に供給され、信号配線２２上をＣＭＯＳ差動レシーバ３４の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ３４の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳインバータ３２から信号配線２３に供給され、信号配線２３上をＣＭＯＳ差動レシーバ３４の逆相入力端子に向かって伝送される。
【００９２】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ３４の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳドライバ３１から信号配線２２に供給され、信号配線２２上をＣＭＯＳ差動ドライバ３４の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ３４の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳインバータ３２から信号配線２３に供給され、信号配線２３上をＣＭＯＳ差動レシーバ３４の逆相入力端子に向かって伝送される。
【００９３】このように、本発明の第１実施形態においては、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線２２、２３上をＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４に向かって伝送されるが、信号配線２２、２３は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線２２、２３を電磁界がほぼ閉じた伝送線路とし、信号配線２２、２３上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【００９４】また、電源配線２７及び接地配線２８も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア２６を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア２６が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４に伝送するに必要な電源電圧入力端子２４及び接地電圧入力端子２５からＣＭＯＳ差動ドライバ３０への相補信号エネルギーの伝送を相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで行うことができる。
【００９５】しかも、電源・接地配線ペア２６の特性インピーダンスは、信号配線ペア２１の特性インピーダンスと同一とされ、電源・接地配線ペア２６は、特性インピーダンス上、信号配線ペア２１と整合するように構成されているので、信号配線ペア２１で消費される相補信号エネルギーと、電源電圧入力端子２４及び接地電圧入力端子２５からＣＭＯＳ差動ドライバ３０に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【００９６】したがって、本発明の第１実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４への信号配線ペア２１を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【００９７】なお、ＩＣチップ２９内のＣＭＯＳ差動ドライバ３０に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このようにする場合には、ＣＭＯＳ差動ドライバ３０からＣＭＯＳ差動レシーバ３４への信号配線ペア２１を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【００９８】また、本発明の第１実施形態によれば、ＩＣチップ３３は、レシーバとして差動レシーバ３４を設けているが、差動レシーバ３４は、同相ノイズ及び信号配線２２、２３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【００９９】第２実施形態・・図４〜図６図４は本発明の第２実施形態の概念図であり、本発明の第２実施形態は、２対の信号配線ペアを有し、これら２対の信号配線ペアに分岐が存在せず、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１００】図４中、３６は配線基板、３７は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた信号配線３８、３９からなる信号配線ペア、４０は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた信号配線４１、４２からなる信号配線ペアである。なお、信号配線ペア３７、４０は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１０１】また、４３は配線基板３６に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、４４は配線基板３６に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、４５は配線基板３６に形成されたカップリング係数を大とする等長平行配線とされた電源配線４６及び接地配線４７からなる電源・接地配線ペアである。
【０１０２】また、信号配線ペア３７、４０の特性インピーダンスをＺ０、電源・接地配線ペア４５の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０１０３】また、４８は配線基板３６に搭載されたＩＣチップであり、ＩＣチップ４８は、その電源電圧入力端子４８Ａを電源配線４６に接続され、その接地電圧入力端子４８Ｂを接地配線４７に接続され、その信号出力端子４８Ｃ、４８Ｄ、４８Ｅ、４８Ｆをそれぞれ信号配線３８、３９、４１、４２の一端に接続されている。
【０１０４】また、ＩＣチップ４８において、４９は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子４８Ｃ、４８Ｄを介して信号配線３８、３９に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ４９は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１０５】また、５０は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子４８Ｅ、４８Ｆを介して信号配線４１、４２に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ５０は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１０６】また、５１は配線基板３６に搭載されたＩＣチップであり、ＩＣチップ５１は、その信号入力端子５１Ａ、５１Ｂ、５１Ｃ、５１Ｄをそれぞれ信号配線３８、３９、４１、４２の他端に接続されている。
【０１０７】また、ＩＣチップ５１において、５２は信号配線３８、３９を伝送されてくる相補送信デジタル信号ＣＳ１、／ＣＳ１を受信して送信デジタル信号ＴＳ１に対応する受信デジタル信号ＲＳ１を内部回路（図示せず）に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動レシーバ５２は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【０１０８】また、５３は信号配線４１、４２を伝送されてくる相補送信デジタル信号ＣＳ２、／ＣＳ２を受信して送信デジタル信号ＴＳ２に対応する受信デジタル信号ＲＳ２を内部回路に対して出力するＣＭＯＳ差動レシーバであり、このＣＭＯＳ差動レシーバ５３は、図４８に示すＣＭＯＳ差動レシーバ４と同一構成とされている。
【０１０９】なお、信号配線ペア３７、４０の特性インピーダンスは、２０〜１００［Ω］の間で自由に設定することができるが、ＣＭＯＳ差動レシーバ５２、５３のゲートがＣＭＯＳゲート（ＣＭＯＳドライバ及びＣＭＯＳインバータ）であるため、信号配線ペア３７、４０をそれぞれ伝送されてきた相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２が反射し、反射された相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２は、それぞれ、信号配線ペア３７、４０を逆走し、ＣＭＯＳ差動ドライバ４９、５０に達してしまう。
【０１１０】そこで、ＣＭＯＳ差動ドライバ４９、５０のオン抵抗をそれぞれ信号配線ペア３７、４０の特性インピーダンスに整合させ、信号配線ペア３７、４０をそれぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、／ＣＳ１及び反射相補送信デジタル信号ＣＳ２、／ＣＳ２を吸収するように構成することが好適であり、このように構成する場合には、信号配線ペア３７、４０をそれぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、／ＣＳ１及び反射相補デジタル信号ＣＳ２、／ＣＳ２がＣＭＯＳ差動ドライバ４９、５０側で再度反射することなく、順走相補送信デジタル信号ＣＳ１、／ＣＳ１及び順走相補送信デジタル信号ＣＳ２、／ＣＳ２をいかなるタイミングでも乱すことはなくなる。
【０１１１】図５は信号配線ペア３７、４０及び電源・接地配線ペア４５の第１構成例を示す概略的断面図であり、この第１構成例では、これら信号配線ペア３７、４０及び電源・接地配線ペア４５がコプレーナ配線構造となるように、配線基板３６を構成する絶縁基板５４の同一面に、信号配線３８、３９、４１、４２と、電源配線４６と、接地配線４７とが平行に形成されており、信号配線ペア３７、４０及び電源・接地配線ペア４５の周辺には、ペア配線構造ではない、いわゆるベタの電源配線や接地配線は形成されていない。
【０１１２】ここに、信号配線３８と信号配線３９の幅方向の中心間距離及び信号配線４１と信号配線４２の幅方向の中心間距離をａ、電源配線４６と接地配線４７の幅方向の中心間距離をａ’、信号配線ペア３７と信号配線ペア４０との間隔をｂ、信号配線ペア３７と電源・接地配線ペア４５との間隔をｂ’とすると、ｂ＞２ａ、ｂ’＞２ａ’とする場合には、信号配線３８と信号配線３９との間のカップリング係数、信号配線４１と信号配線４２との間のカップリング係数、及び、電源配線４６と接地配線４７との間のカップリング係数を共に１に近くすることができ、信号配線ペア３７、４０及び電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とすることができる。
【０１１３】図６は信号配線ペア３７、４０及び電源・接地配線ペア４５の第２構成例を示す概略的断面図であり、この第２構成例では、これら信号配線ペア３７、４０及び電源・接地配線ペア４５がスタック配線構造となるように、絶縁基板５４を挟んで、信号配線３８と信号配線３９とが対向し、信号配線４１と信号配線４２とが対向し、電源配線４６と接地配線４７とが対向するように形成されており、信号配線ペア３７、４０及び電源・接地配線ペア４５の周辺には、ペア配線構造ではない、いわゆるベタの電源配線、接地配線は形成されていない。
【０１１４】ここに、絶縁基板５４の厚みをｔ、信号配線３８、３９、４１、４２の配線幅をｃ、電源配線４６及び接地配線４７の配線幅をｃ’、信号配線ペア３７と信号配線ペア３８との間隔をｓ、信号配線ペア３７と電源・接地配線ペア４５との間隔をｃ’とすると、ｓ／（ｔ＋ｃ）＞２、ｓ’／（ｔ＋ｃ’）＞２とする場合には、信号配線３８と信号配線３９との間のカップリング係数、信号配線４１と信号配線４２との間のカップリング係数、及び、電源配線４６と接地配線４７との間のカップリング係数をそれぞれ１に近くすることができ、信号配線ペア３７、４０及び電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とすることができる。
【０１１５】なお、電源・接地配線ぺア４５は、信号配線ペア３７、４０と等長、かつ、平行である必要はなく、自由な方向に形成することができる。
【０１１６】このように構成された本発明の第２実施形態においては、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ５２の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ４９の正相出力端子から信号配線３８に供給され、信号配線３８上をＣＭＯＳ差動レシーバ５２の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５２の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ４９の逆相出力端子から信号配線３９に供給され、信号配線３９上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１７】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、ＣＭＯＳ差動レシーバ５３の正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ５０の正相出力端子から信号配線４１に供給され、信号配線４１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相出力端子から信号配線４２に供給され、信号配線４２上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１８】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ５２の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ４９の正相出力端子から信号配線３８に供給され、信号配線３８上をＣＭＯＳ差動レシーバ５２の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５２の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ４９の逆相出力端子から信号配線３９に供給され、信号配線３９上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１１９】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシーバ５３の正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ５０の正相出力端子から信号配線４１に供給され、信号配線４１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相出力端子から信号配線４２に供給され、信号配線４２上をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送される。
【０１２０】このように、本発明の第２実施形態においては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線３８、３９及び信号配線４１、４２上をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３に向かって伝送されるが、信号配線３８、３９及び信号配線４１、４２はカップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線３８、３９及び信号配線４１、４２を電磁界がほぼ閉じた伝送線路とし、信号配線３８、３９及び信号配線４１、４２上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１２１】また、電源配線４６及び接地配線４７も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア４５を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア４５が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３に伝送するに必要な電源電圧入力端子４３及び接地電圧入力端子４４からＣＭＯＳ差動ドライバ４９及びＣＭＯＳ差動ドライバ５０への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１２２】しかも、本発明の第２実施形態においては、信号配線ペア３７、４０の特性インピーダンスをＺ０、電源・接地配線ペア４５の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア４５は、特性インピーダンス上、信号配線ペア３７、４０と整合するように構成されているので、信号配線ペア３７、４０で消費される相補信号エネルギーと、電源電圧入力端子４３及び接地電圧入力端子４４から電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１２３】したがって、本発明の第２実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形変形が実質的になくなり、ＣＭＯＳ差動ドライバ４９及びＣＭＯＳ差動ドライバ５０からそれぞれＣＭＯＳ差動レシーバ５２及びＣＭＯＳ差動レシーバ５３への信号配線ペア３７及び信号配線ペア４０を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０１２４】なお、ＩＣチップ４８内のＣＭＯＳ差動ドライバ４９、５０に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ４９、５０からＣＭＯＳ差動レシーバ５２、５３への信号配線ペア３７、４０を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０１２５】また、本発明の第２実施形態によれば、ＩＣチップ５１は、レシーバとして差動レシーバ５２、５３を設けているが、差動レシーバ５２は、同相ノイズ及び信号配線３８、３９のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、差動レシーバ５３は、同相ノイズ及び信号配線４１、４２のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１２６】第３実施形態・・図７図７は本発明の第３実施形態の概念図であり、本発明の第３実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在し、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１２７】図７中、５５は配線基板、５６は配線基板５５に形成されたカップリング係数を大とする等長平行配線とされた信号配線５７、５８からなる信号配線ペア、５９は信号配線５７、５８を終端する終端抵抗である。
【０１２８】また、６０は配線基板５５に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、６１は配線基板５５に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【０１２９】また、６２は配線基板５５に形成されたカップリング係数を大とする等長平行配線とされた電源配線６３及び接地配線６４からなる電源・接地配線ペアであり、電源・接地配線ペア６２の特性インピーダンスは、信号配線ペア５６の特性インピーダンスと同一とされている。
【０１３０】なお、信号配線ペア５６及び電源・接地配線ペア６２は、図２に示す場合と同様にコプレーナ配線構造としても良いし、図３に示す場合と同様にスタック配線構造としても良い。
【０１３１】また、６５は配線基板５５に搭載されたＩＣチップであり、ＩＣチップ６５は、その電源電圧入力端子６５Ａを電源配線６３に接続され、その接地電圧入力端子６５Ｂを接地配線６４に接続され、その信号出力端子６５Ｃ、６５Ｄをそれぞれ信号配線５７、５８の一端に接続されている。
【０１３２】また、ＩＣチップ６５において、６６は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子６５Ｃ、６５Ｄを介して信号配線５７、５８に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ６６は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１３３】また、６７−１、６７−ｍは配線基板５５に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ６７−１、６７−ｍは、その信号入力端子６７−１Ａ、６７−ｍＡを信号配線５７に接続され、その信号入力端子６７−１Ｂ、６７−ｍＢを信号配線５８に接続されている。
【０１３４】また、ＩＣチップ６７−１、６７−ｍにおいて、６８−１、６８−ｍは信号配線５７、５８を伝送されてくる相補信号ＣＳ、／ＣＳを受信する差動レシーバをなすオペアンプである。
【０１３５】なお、オペアンプ６８−１は、その正相入力端子を信号入力端子６７−１Ａに接続され、その逆相入力端子を信号入力端子６７−１Ｂに接続され、オペアンプ６８−ｍは、その正相入力端子を信号入力端子６７−ｍＡに接続され、その逆相入力端子を信号入力端子６７−ｍＢに接続されている。
【０１３６】このように構成された本発明の第３実施形態においては、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、オペアンプ６８−１、６８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ６６の正相出力端子から信号配線５７に供給され、信号配線５７上をオペアンプ６８−１、６８−ｍに向かって伝送されると共に、オペアンプ６８−１、６８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の逆相出力端子から信号配線５８に供給され、信号配線５８上をオペアンプ６８−１、６８−ｍの逆相入力端子に向かって伝送される。
【０１３７】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、オペアンプ６８−１、６８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の正相出力端子から信号配線５７に供給され、信号配線５７上をオペアンプ６８−１、６８−ｍの正相入力端子に向かって伝送されると共に、オペアンプ６８−１、６８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ６６の逆相出力端子から信号配線５８に供給され、信号配線５８上をオペアンプ６８−１、６８−ｍの逆相入力端子に向かって伝送される。
【０１３８】なお、オペアンプ６８−１、６８−ｍの入力インピーダンスは、通常、信号配線ペア５６の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア５６を伝送されてくる相補信号エネルギーはオペアンプ６８−１、６８−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗５９に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に正しい相補送信デジタル信号ＣＳ、／ＣＳがオペアンプ６８−１、６８−ｍを通過することになる。
【０１３９】このように、本発明の第３実施形態においては、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線５７、５８上をオペアンプ６８−１、６８−ｍに向かって伝送されるが、信号配線５７、５８は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線５７、５８を電磁界がほぼ閉じた伝送線路とし、信号配線５７、５８上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１４０】また、電源配線６３及び接地配線６４も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア６２を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア６２が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをオペアンプ６８−１、６８−ｍに伝送するに必要な電源電圧入力端子６０及び接地電圧入力端子６１からＣＭＯＳ差動ドライバ６６への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１４１】しかも、電源・接地配線ペア６２の特性インピーダンスは、信号配線ペア５６の特性インピーダンスと同一とされ、電源・接地配線ペア６２は、特性インピーダンス上、信号配線ペア５６と整合するように構成されているので、この点からも、電源電圧入力端子６０及び接地電圧入力端子６１から電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に供給される相補信号エネルギーの損失を小さくすることができる。
【０１４２】したがって、本発明の第３実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ６６からオペアンプ６８−１、６８−ｍへの信号配線ペア５６を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【０１４３】なお、ＩＣチップ６５内のＣＭＯＳ差動ドライバ６６に電源電圧及び接地電圧を供給する電源配線及び接地配線も平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ６６からオペアンプ６８−１、６８−ｍへの信号配線ペア５６を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【０１４４】また、本発明の第３実施形態によれば、ＩＣチップ６７−１、６７−ｍは、差動レシーバとしてオペアンプ６８−１、６８−ｍを設けているが、オペアンプ６８−１、６８−ｍは、同相ノイズ及び信号配線５７、５８のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１４５】第４実施形態・・図８〜図１０図８は本発明の第４実施形態の概念図であり、本発明の第４実施形態は、２対の信号配線ペアを有し、これら２対の信号配線ペアに分岐が存在し、かつ、１方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１４６】図８中、７０は配線基板、７１は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた信号配線７２、７３からなる信号配線ペア、７５は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた信号配線７６、７７からなる信号配線ペアである。なお、信号配線ペア７１、７５は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１４７】また、７９は配線基板７０に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、８０は配線基板７０に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、８１は配線基板７０に形成されたカップリング係数を大とする等長平行配線とされた電源配線８２及び接地配線８３からなる電源・接地配線ペアである。
【０１４８】また、信号配線ペア７１、７５の特性インピーダンスをＺ０、電源・接地配線ペア８１の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０１４９】また、信号配線ペア７１、７５及び電源・接地配線ペア８１は、図５に示す場合と同様にコプレーナ配線構造としても良いし、図６に示す場合と同様にスタック配線構造としても良い。
【０１５０】また、８４は配線基板７０に搭載されたＩＣチップであり、ＩＣチップ８４は、その電源電圧入力端子８４Ａを電源配線８２に接続され、その接地電圧入力端子８４Ｂを接地配線８３に接続され、その信号出力端子８４Ｃ、８４Ｄ、８４Ｅ、８４Ｆをそれぞれ信号配線７２、７３、７６、７７に接続されている。
【０１５１】また、ＩＣチップ８４において、８５は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子８４Ｃ、８４Ｄを介して信号配線７２、７３に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ８５は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１５２】また、８６は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子８４Ｅ、８４Ｆを介して信号配線７６、７７に出力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動ドライバ８６は、図４８に示すＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１５３】また、８７−１、８７−ｍは配線基板７０に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ８７−１、８７−ｍは、その信号入力端子８７−１Ａ、８７−ｍＡを信号配線７２に接続され、その信号入力端子８７−１Ｂ、８７−ｍＢを信号配線７３に接続され、その信号出力端子８７−１Ｃ、８７−ｍＣを信号配線７６に接続され、その信号出力端子８７−１Ｄ、８７−ｍＤを信号配線７７に接続されている。
【０１５４】また、ＩＣチップ８７−１、８７−ｍにおいて、８８−１、８８−ｍは信号配線７２、７３を伝送されてくる相補送信デジタル信号ＣＳ１、／ＣＳ１を受信する差動レシーバをなすオペアンプ、８９−１、８９−ｍは信号配線７６、７７を伝送されてくる相補送信デジタル信号ＣＳ２、／ＣＳ２を受信する差動レシーバをなすオペアンプである。
【０１５５】なお、オペアンプ８８−１は、その正相入力端子を信号入力端子８７−１Ａに接続され、その逆相入力端子を信号入力端子８７−１Ｂに接続されており、オペアンプ８８−ｍは、その正相入力端子を信号入力端子８７−ｍＡに接続され、その逆相入力端子を信号入力端子８７−ｍＢに接続されている。
【０１５６】図９は信号配線ペア７１、７５を図５に示すと同様にコプレーナ配線構造とした場合のＩＣチップ搭載領域の構成例を示す概略的平面図であり、図９中、９１−１Ａ、９１−１Ｂ、９１−１Ｃ、９１−１ＤはそれぞれＩＣチップ８７−１の信号入力端子８７−１Ａ、８７−１Ｂ、８７−１Ｃ、８７−１Ｄを接続すべきパッド、９１−ｍＡ、９１−ｍＢ、９１−ｍＣ、９１−ｍＤはそれぞれＩＣチップ８７−ｍの信号入力端子８７−ｍＡ、８７−ｍＢ、８７−ｍＣ、８７−ｍＤを接続すべきパッドである。
【０１５７】図１０は信号配線ペア７１、７５を図６に示すと同様にスタック配線構造とした場合のＩＣチップ搭載領域の一部分の構成例を示す概略的斜視図であり、配線基板７０を構成する絶縁基板は、図示を省略している。
【０１５８】図１０中、９３は信号配線７３から導出されている導電層、９４は配線基板７０（図示せず）の導電層９３の形成領域に設けられたコンタクトホールに形成された導電層、９５は絶縁基板の表面に形成され、導電層９４に接続された導電層であり、この例では、導電層９５がＩＣチップ８７−１の信号入力端子８７−１Ａを接続すべきパッド、信号配線７２の導電層９５に隣接する部分９６がＩＣチップ８７−１の信号入力端子８７−１Ｂを接続すべきパッドとされる。
【０１５９】このように構成された本発明の第４実施形態においては、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、オペアンプ８８−１、８８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８５の正相出力端子から信号配線７２に供給され、信号配線７２上をオペアンプ８８−１、８８−ｍに向かって伝送されると共に、オペアンプ８８−１、８８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８５の逆相出力端子から信号配線７３に供給され、信号配線７３上をオペアンプ８８−１、８８−ｍの逆相入力端子に向かって伝送される。
【０１６０】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、オペアンプ８９−１、８９−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８６の正相出力端子から信号配線７６に供給され、信号配線７６上をオペアンプ８９−１、８９−ｍに向かって伝送されると共に、オペアンプ８９−１、８９−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出力端子から信号配線７７に供給され、信号配線７７上をオペアンプ８９−１、８９−ｍの逆相入力端子に向かって伝送される。
【０１６１】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、オペアンプ８８−１、８８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８５の正相出力端子から信号配線７２に供給され、信号配線７２上をオペアンプ８８−１、８８−ｍに向かって伝送されると共に、オペアンプ８８−１、８８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８５の逆相出力端子から信号配線７３に供給され、信号配線７３上をオペアンプ８８−１、８８−ｍの逆相入力端子に向かって伝送される。
【０１６２】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、オペアンプ８９−１、８９−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがＣＭＯＳ差動ドライバ８６の正相出力端子から信号配線７６に供給され、信号配線７６上をオペアンプ８９−１、８９−ｍに向かって伝送されると共に、オペアンプ８９−１、８９−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出力端子から信号配線７７に供給され、信号配線７７上をオペアンプ８９−１、８９−ｍの逆相入力端子に向かって伝送される。
【０１６３】なお、オペアンプ８８−１、８８−ｍ、８９−１、８９−ｍの入力インピーダンスは、通常、信号配線ペア７１、７５の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア７１、７５を伝送されてくる相補信号エネルギーはオペアンプ８８−１、８８−ｍ、８９−１、８９−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗７４、７８に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に正しい相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２がそれぞれオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍを通過することになる。
【０１６４】このように、本発明の第４実施形態においては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線７２、７３及び信号配線７６、７７上をオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍに向かって伝送されるが、信号配線７２、７３及び信号配線７６、７７は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線７２、７３及び信号配線７６、７７を電磁界がほぼ閉じた伝送線路とし、信号配線７２、７３及び信号配線７６、７７上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１６５】また、電源配線８２及び接地配線８３も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア８１を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア８１が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−１ｍに伝送するに必要な電源電圧入力端子７９及び接地電圧入力端子８０からＣＭＯＳ差動ドライバ８５、８６への電源・接地配線ペア８１を介しての相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１６６】しかも、本発明の第４実施形態においては、信号配線ペア７１、７５の特性インピーダンスをＺ０、電源・接地配線ペア８１の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア８１は、特性インピーダンス上、信号配線ペア７１、７５と整合するように構成されているので、信号配線ペア７１、７５で消費される相補信号エネルギーと、電源電圧入力端子７９及び接地電圧入力端子８０からＣＭＯＳ差動ドライバ８５、８６に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１６７】したがって、本発明の第４実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形の変形が実質的になくなり、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差動ドライバ８６からそれぞれオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍへの信号配線ペア７１及び信号配線ペア７５を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０１６８】なお、ＩＣチップ８４内のＣＭＯＳ差動ドライバ８５、８６に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差動ドライバ８６からオペアンプ８８−１、８８−ｍ及びオペアンプ８９−１、８９−ｍへの信号配線ペア７１及び信号配線ペア７５を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０１６９】また、本発明の第４実施形態によれば、ＩＣチップ８７−１、８７−ｍは、差動レシーバとしてオペアンプ８８−１、８９−１、８８−ｍ、８９−ｍを設けているが、オペアンプ８８−１、８８−ｍは、同相ノイズ及び信号配線７２、７３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、オペアンプ８９−１、８９−ｍは、同相ノイズ及び信号配線７６、７７のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１７０】第５実施形態・・図１１〜図１３図１１は本発明の第５実施形態の概念図であり、本発明の第５実施形態は、１対の信号配線ペアを有し、この１対の信号配線ペアに分岐が存在し、かつ、双方向の信号伝送を行う伝送回路が構成されている場合を例にするものである。
【０１７１】図１１中、９８は配線基板、９９は配線基板９８に形成されたカップリング係数を大とする等長平行配線とされた信号配線１００、１０１からなる信号配線ペア、１０２は信号配線１００、１０１を終端する終端抵抗である。
【０１７２】また、１０３は配線基板９８に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、１０４は配線基板９８に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子である。
【０１７３】また、１０５は配線基板９８に形成されたカップリング係数を大とする等長平行配線とされた電源配線１０６及び接地配線１０７からなる電源・接地配線ペアであり、電源・接地配線ペア１０５の特性インピーダンスは、信号配線ペア９９の特性インピーダンスと同一とされている。
【０１７４】なお、信号配線ペア９９及び電源・接地配線ペア１０５は、図２に示すと同様にコプレーナ配線構造としても良いし、図３に示すと同様にスタック配線構造としても良い。
【０１７５】また、１０８は配線基板９８に搭載されたＩＣチップであり、このＩＣチップ１０８は、その電源電圧入力端子１０８Ａを電源配線１０６に接続され、その接地電圧入力端子１０８Ｂを接地配線１０７に接続され、その信号出力端子１０８Ｃ、１０８Ｄをそれぞれ信号配線１００、１０１に接続されている。
【０１７６】また、ＩＣチップ１０８において、１０９は内部回路（図示せず）から与えられる送信デジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出力端子１０８Ｃ、１０８Ｄを介して信号配線１００、１０１に出力するスリーステイトＣＭＯＳ差動ドライバである。
【０１７７】図１２はスリーステイトＣＭＯＳ差動ドライバ１０９の構成を示す回路図である。図１２中、１１１は図４８に示すＣＭＯＳドライバ５と同一構成のＣＭＯＳドライバ、１１２は図４８に示すＣＭＯＳインバータ８と同一構成のＣＭＯＳインバータである。
【０１７８】また、１１３、１１４はドライバ・イネーブル信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ドライバ・イネーブル信号ＤＥは、スリーステイトＣＭＯＳ差動ドライバ１０９を活性状態とする場合にはＨレベル、スリーステイトＣＭＯＳ差動ドライバ１０９を非活性状態とする場合にはＬレベルとされる。
【０１７９】また、図１１において、１１６は差動レシーバをなすオペアンプ、１１７は信号配線１００、１０１に接続されたＩＣチップ１０８内の信号配線を終端する終端抵抗部であり、オペアンプ１１６の正相入力端子及び終端抵抗部１１７の一端１１７Ａは、信号入力端子１０８Ｃに接続され、オペアンプ１１６の逆相入力端子及び終端抵抗部１１７の他端１１７Ｂは、信号入力端子１０８Ｄに接続されている。
【０１８０】図１３は終端抵抗部１１７の構成を示す回路図である。図１３中、１１９はドライバ・イネーブル信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１２０は終端抵抗である。
【０１８１】また、図１１において、１２２−１、１２２−ｍは配線基板９８に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ１２２−１、１２２−ｍは、その信号入力端子１２２−１Ａ、１２２−ｍＡを信号配線１００に接続され、その信号入力端子１２２−１Ｂ、１２２−ｍＢを信号配線１０１に接続されている。
【０１８２】また、ＩＣチップ１２２−１において、１２３−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１２２−１Ａに接続され、その逆相入力端子を信号入力端子１２２−１Ｂに接続されている。
【０１８３】また、１２４−１はスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１２２−１Ａに接続され、その逆相出力端子を信号入力端子１２２−１Ｂに接続されている。
【０１８４】また、ＩＣチップ１２２−ｍにおいて、１２３−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１２２−ｍＡに接続され、その逆相入力端子を信号入力端子１２２−ｍＢに接続されている。
【０１８５】また、１２４−ｍはスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１２２−ｍＡに接続され、その逆相出力端子を信号入力端子１２２−ｍＢに接続されている。
【０１８６】このように構成された本発明の第５実施形態においては、ＩＣチップ１０８から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳがＬレベルからＨレベルに遷移すると、オペアンプ１２３−１、１２３−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の正相出力端子から信号配線１００に供給され、信号配線１００上をオペアンプ１２３−１、１２３−ｍに向かって伝送されると共に、オペアンプ１２３−１、１２３−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の逆相出力端子から信号配線１０１に供給され、信号配線１０１上をオペアンプ１２３−１、１２３−ｍの逆相入力端子に向かって伝送される。
【０１８７】これに対して、送信デジタル信号ＴＳがＨレベルからＬレベルに遷移すると、オペアンプ１２３−１、１２３−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の正相出力端子から信号配線１００に供給され、信号配線１００上をオペアンプ１２３−１、１２３−ｍに向かって伝送されると共に、オペアンプ１２３−１、１２３−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１０９の逆相出力端子から信号配線１０１に供給され、信号配線１０１上をオペアンプ１２３−１、１２３−ｍの逆相入力端子に向かって伝送される。
【０１８８】なお、オペアンプ１２３−１、１２３−ｍの入力インピーダンスは、通常、信号配線ペア９９の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア９９を伝送されてくる相補信号エネルギーはオペアンプ１２３−１、１２３−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗１０２に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に良好な波形の相補送信デジタル信号ＣＳ、／ＣＳがオペアンプ１２３−１、１２３−ｍを通過することになる。
【０１８９】また、ＩＣチップ１０８から発信されるリードイネーブル信号ＲＥが活性状態で、ＩＣチップ１０８のオペアンプ１１６が受信状態になると、ＩＣチップ１２２−１のスリーステイトＣＭＯＳ差動ドライバ１２４−１又はＩＣチップ１２２−ｍのスリーステイトＣＭＯＳ差動ドライバ１２４−ｍから相補送信デジタル信号が信号配線ペア９９に出力され、信号配線ペア９９を左右に伝送されることになるが、右方向に伝送される相補送信デジタル信号は、終端抵抗１０２で吸収され、左方向に伝送される相補送信デジタル信号は、ＩＣチップ１０８内の終端抵抗部１１７の終端抵抗１２０で吸収されるので、相補送信デジタル信号に反射が起こることはなく、オペアンプ１１６は、常に良好な波形の相補送信デジタル信号を受信することができる。
【０１９０】なお、スリーステイトＣＭＯＳ差動ドライバ１０９、１２４−１、１２４−ｍのオン抵抗は、信号配線ペア９９の特性インピーダンスの１／２以下の抵抗であることが好ましい。
【０１９１】このように、本発明の第５実施形態においては、ＩＣチップ１０８から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳが遷移すると、相補信号エネルギーが信号配線１００、１０１上をオペアンプ１２３−１、１２３−ｍに向かって伝送されるが、信号配線１００、１０１は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線１００、１０１を電磁界がほぼ閉じた伝送線路とし、信号配線１００、１０１上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０１９２】また、電源配線１０６及び接地配線１０７も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア１０５を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア１０５が長い場合であっても、相補送信デジタル信号ＣＳ、／ＣＳをオペアンプ１２３−１、１２３−ｍに伝送するに必要な、電源電圧入力端子１０３及び接地電圧入力端子１０４から電源・接地配線ペア１０５を介してのスリーステイトＣＭＯＳ差動ドライバ１０９への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０１９３】しかも、電源・接地配線ペア１０５の特性インピーダンスは、信号配線ペア９９の特性インピーダンスと同一とされ、電源・接地配線ペア１０５は、特性インピーダンス上、信号配線ペア９９と整合するように構成されているので、信号配線ペア９９で消費される相補信号エネルギーと、電源電圧入力端子１０３及び接地電圧入力端子１０４からスリーステイトＣＭＯＳ差動ドライバ１０９に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０１９４】したがって、本発明の第５実施形態によれば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が実質的になくなり、スリーステイトＣＭＯＳ差動ドライバ１０９からオペアンプ１２３−１、１２３−ｍへの信号配線ペア９９を介しての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速度での伝送を行うことができる。
【０１９５】なお、ＩＣチップ１０８内のスリーステイトＣＭＯＳ差動ドライバ１０９に電源電圧及び接地電圧を供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、スリーステイトＣＭＯＳ差動ドライバ１０９からオペアンプ１２３−１、１２３−ｍへの信号配線ペア９９を介しての相補送信デジタル信号ＣＳ、／ＣＳの伝送の更なる高速化を図ることができる。
【０１９６】また、本発明の第５実施形態によれば、ＩＣチップ１２２−１、１２２−ｍは、差動レシーバとしてオペアンプ１２３−１、１２３−ｍを設けているが、オペアンプ１２３−１、１２３−ｍは、同相ノイズ及び信号配線１００、１０１のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０１９７】第６実施形態・・図１４図１４は本発明の第６実施形態の概念図であり、本発明の第６実施形態は、２組の信号配線ペアを有し、これら２組の信号配線ペアに分岐が存在し、かつ、双方向の信号伝送を行う伝送回路が構成されている場合を例にしている。
【０１９８】図１４中、１２６は配線基板、１２７は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた信号配線１２８、１２９からなる信号配線ペア、１３１は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた信号配線１３２、１３３からなる信号配線ペアである。なお、信号配線ペア１２７、１３１は、カップリング係数及び特性インピーダンスをそれぞれ同一とされ、等長、かつ、平行とされている。
【０１９９】また、１３５は配線基板１２６に形成された正の電源電圧ＶＤＤを入力するための電源電圧入力端子、１３６は配線基板１２６に形成された接地電圧ＶＳＳを入力するための接地電圧入力端子、１３７は配線基板１２６に形成されたカップリング係数を大とする等長平行配線とされた電源配線１３８及び接地配線１３９からなる電源・接地配線ペアである。
【０２００】また、信号配線ペア１２７、１３１の特性インピーダンスをＺ０、電源・接地配線ペア１３７の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０／２とできない場合には、可能な限りこれに近い値とすることが好適である。
【０２０１】また、信号配線ペア１２７、１３１及び電源・接地配線ペア１３７は、図２に示すと同様にコプレーナ配線構造としても良いし、図３に示すと同様にスタック配線構造としても良い。
【０２０２】また、１４０は配線基板１２６に搭載されたＩＣチップであり、このＩＣチップ１４０は、その電源電圧入力端子１４０Ａを電源配線１３８に接続され、その接地電圧入力端子１４０Ｂを接地配線１３９に接続され、その信号出力端子１４０Ｃ、１４０Ｄ、１４０Ｅ、１４０Ｆをそれぞれ信号配線１２８、１２９、１３２、１３３に接続されている。
【０２０３】また、ＩＣチップ１４０において、１４１は内部回路（図示せず）から与えられる送信デジタル信号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１を信号出力端子１４０Ｃ、１４０Ｄを介して信号配線１２８、１２９に出力する、図１１に示すスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバである。
【０２０４】また、１４２は内部回路から与えられる送信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／ＣＳ２に相補信号化し、これら相補送信デジタル信号ＣＳ２、／ＣＳ２を信号出力端子１４０Ｅ、１４０Ｆを介して信号配線１３２、１３３に出力する、図１１に示すスリーステイトＣＭＯＳ差動ドライバ１０９と同様に構成されたスリーステイトＣＭＯＳ差動ドライバである。
【０２０５】また、１４３は差動レシーバをなすオペアンプ、１４４は図１１に示す終端抵抗部１１７と同様に構成された信号配線１２８、１２９に接続されたＩＣチップ１４０内の信号配線を終端する終端抵抗部であり、オペアンプ１４３の正相入力端子及び終端抵抗部１４４の一端１４４Ａは、信号入力端子１４０Ｃに接続され、オペアンプ１４３の逆相入力端子及び終端抵抗部１４４の他端１４４Ｂは、信号入力端子１４０Ｄに接続されている。
【０２０６】また、１４５は差動レシーバをなすオペアンプ、１４６は図１１に示す終端抵抗部１１７と同様に構成された信号配線１３２、１３３に接続されたＩＣチップ１４０内の信号配線を終端する終端抵抗部であり、オペアンプ１４５の正相入力端子及び終端抵抗部１４６の一端１４６Ａは、信号入力端子１４０Ｅに接続され、オペアンプ１４５の逆相入力端子及び終端抵抗部１４６の他端１４６Ｂは、信号入力端子１４０Ｆに接続されている。
【０２０７】また、１４７−１、１４７−ｍは配線基板１２６に搭載された同種又は異種のＩＣチップであり、これらＩＣチップ１４７−１、１４７−ｍは、その信号入力端子１４７−１Ａ、１４７−ｍＡを信号配線１２８に接続され、その信号入力端子１４７−１Ｂ、１４７−ｍＢを信号配線１２９に接続されている。
【０２０８】また、ＩＣチップ１４７−１において、１４８−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−１Ａに接続され、その逆相入力端子を信号入力端子１４７−１Ｂに接続されている。
【０２０９】また、１４９−１は差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−１Ｃに接続され、その逆相入力端子を信号入力端子１４７−１Ｄに接続されている。
【０２１０】また、１５０−１はスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−１Ａに接続され、その逆相出力端子を信号入力端子１４７−１Ｂに接続されている。
【０２１１】また、１５１−１はスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−１Ｃに接続され、その逆相出力端子を信号入力端子１４７−１Ｄに接続されている。
【０２１２】また、ＩＣチップ１４７−ｍにおいて、１４８−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−ｍＡに接続され、その逆相入力端子を信号入力端子１４７−ｍＢに接続されている。
【０２１３】また、１４９−ｍは差動レシーバをなすオペアンプであり、その正相入力端子を信号入力端子１４７−ｍＣに接続され、その逆相入力端子を信号入力端子１４７−ｍＤに接続されている。
【０２１４】また、１５０−ｍはスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−ｍＡに接続され、その逆相出力端子を信号入力端子１４７−ｍＢに接続されている。
【０２１５】また、１５１−ｍはスリーステイトＣＭＯＳ差動ドライバ１４１と同様に構成されたスリーステイトＣＭＯＳ差動ドライバであり、その正相出力端子を信号入力端子１４７−ｍＣに接続され、その逆相出力端子を信号入力端子１４７−ｍＤに接続されている。
【０２１６】このように構成された本発明の第６実施形態においては、ＩＣチップ１４０から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳ１がＬレベルからＨレベルに遷移すると、オペアンプ１４８−１、１４８−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の正相出力端子から信号配線１２８に供給され、信号配線１２８上をオペアンプ１４８−１、１４８−ｍに向かって伝送されると共に、オペアンプ１４８−１、１４８−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の逆相出力端子から信号配線１２９に供給され、信号配線１２９上をオペアンプ１４８−１、１４８−ｍの逆相入力端子に向かって伝送される。
【０２１７】また、送信デジタル信号ＴＳ２がＬレベルからＨレベルに遷移すると、オペアンプ１４９−１、１４９−ｍの正相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の正相出力端子から信号配線１３２に供給され、信号配線１３２上をオペアンプ１４９−１、１４９−ｍに向かって伝送されると共に、オペアンプ１４９−１、１４９−ｍの逆相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力端子から信号配線１３３に供給され、信号配線１３３上をオペアンプ１４９−１、１４９−ｍの逆相入力端子に向かって伝送される。
【０２１８】これに対して、送信デジタル信号ＴＳ１がＨレベルからＬレベルに遷移すると、オペアンプ１４８−１、１４８−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の正相出力端子から信号配線１２８に供給され、信号配線１２８上をオペアンプ１４８−１、１４８−ｍに向かって伝送されると共に、オペアンプ１４８−１、１４８−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１の逆相出力端子から信号配線１２９に供給され、信号配線１２９上をオペアンプ１４８−１、１４８−ｍの逆相入力端子に向かって伝送される。
【０２１９】また、送信デジタル信号ＴＳ２がＨレベルからＬレベルに遷移すると、オペアンプ１４９−１、１４９−ｍの正相入力端子をＨレベルからＬレベルに遷移させるための負の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の正相出力端子から信号配線１３２に供給され、信号配線１３２上をオペアンプ１４９−１、１４９−ｍに向かって伝送されると共に、オペアンプ１４９−１、１４９−ｍの逆相入力端子をＬレベルからＨレベルに遷移させるための正の信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力端子から信号配線１３３に供給され、信号配線１３３上をオペアンプ１４９−１、１４９−ｍの逆相入力端子に向かって伝送される。
【０２２０】なお、オペアンプ１４８−１、１４８−ｍ、１４９−１、１４９−ｍの入力インピーダンスは、通常、信号配線ペア１２７、１３１の特性インピーダンス（２０〜１００Ω）の１０００倍以上のハイインピーダンスとなっているので、信号配線ペア１２７、１３１を伝送されてくる相補信号エネルギーはオペアンプ１４８−１、１４８−ｍ、１４９−１、１４９−ｍでは殆ど吸収されず、そのままのエネルギー状態で終端抵抗１３０、１３４に到達し、ここで全エネルギーが熱となって消費される。したがって、相補信号エネルギーの反射は起こらないため、常に良好な波形の相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２がそれぞれオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍを通過することになる。
【０２２１】また、ＩＣチップ１４０から発信されるリードイネーブル信号ＲＥが活性状態で、ＩＣチップ１４０のオペアンプ１４３、１４５が受信状態になると、ＩＣチップ１４７−１のスリーステイトＣＭＯＳ差動ドライバ１５０−１、１５１−１又はＩＣチップ１４７−ｍのスリーステイトＣＭＯＳ差動ドライバ１５０−ｍ、１５１−ｍから相補送信デジタル信号が信号配線ペア１２７、１３１に出力され、信号配線ペア１２７、１３１を左右に伝送されることになるが、右方向に伝送される相補送信デジタル信号は、終端抵抗１３０、１３４で吸収され、左方向に伝送される相補送信デジタル信号は、ＩＣチップ１４０内の終端抵抗部１４４、１４６の抵抗で吸収されるので、相補送信デジタル信号に反射が起こることはなく、オペアンプ１４３、１４５は、常に良好な波形の相補送信デジタル信号を受信することができる。
【０２２２】なお、スリーステイトＣＭＯＳ差動ドライバ１４１、１４２、１５０−１、１５１−１、１５０−ｍ、１５１−ｍのオン抵抗は、信号配線ペア１２７、１３１の特性インピーダンスの１／２以下の抵抗であることが好ましい。
【０２２３】このように、本発明の第６実施形態においては、ＩＣチップ１４０から発信されるライトイネーブル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、相補信号エネルギーが信号配線１２８、１２９及び信号配線１３２、１３３上をオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍに向かって伝送されるが、信号配線１２８、１２９及び信号配線１３２、１３３は、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、信号配線１２８、１２９及び信号配線１３２、１３３を電磁界がほぼ閉じた伝送線路とし、信号配線１２８、１２９及び信号配線１３２、１３３上を伝送される相補信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送することができる。
【０２２４】また、電源配線１３８及び接地配線１３９も、カップリング係数を大とする等長平行配線からなるペア配線構造とされているので、電源・接地配線ペア１３７を電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地配線ペア１３７が長い場合であっても、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２をオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍに伝送するに必要な、電源電圧入力端子１３５及び接地電圧入力端子１３６から電源・接地配線ペア１３７を介してのスリーステイトＣＭＯＳ差動ドライバ１４１、１４２への相補信号エネルギーの伝送をＴＥＭ伝送に近いモードで行うことができる。
【０２２５】しかも、本発明の第６実施形態においては、信号配線ペア１２７、１３１の特性インピーダンスをＺ０、電源・接地配線ペア１３７の特性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペア１３７は、特性インピーダンス上、信号配線ペア１２７、１３１に整合するように構成されているので、信号配線ペア１２７、１３１で消費される相補信号エネルギーと、電源電圧入力端子１３５及び接地電圧入力端子１３６からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に供給される相補信号エネルギーが整合し、その損失を小さくすることができる。
【０２２６】したがって、本発明の第６実施形態によれば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の波形の変形を実質的になくなり、スリーステイトＣＭＯＳ差動ドライバ１４１及びスリーステイトＣＭＯＳ差動ドライバ１４２からオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍへの信号配線ペア１２７及び信号配線ペア１３１を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の光の速度に近い速度での伝送を行うことができる。
【０２２７】なお、ＩＣチップ１４０内のスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に電源電圧ＶＤＤ及び接地電圧ＶＳＳを供給する電源配線及び接地配線も等長平行配線からなるペア配線構造とすることが好適であり、このように構成する場合には、スリーステイトＣＭＯＳ差動ドライバ１４１及びスリーステイトＣＭＯＳ差動ドライバ１４２からオペアンプ１４８−１、１４８−ｍ及びオペアンプ１４９−１、１４９−ｍへの信号配線ペア１２７及び信号配線ペア１３１を介しての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図ることができる。
【０２２８】また、本発明の第６実施形態によれば、ＩＣチップ１４７−１、１４７−ｍは、差動レシーバとしてオペアンプ１４８−１、１４９−１、１４８−ｍ、１４９−ｍを設けているが、オペアンプ１４８−１、１４８−ｍは、同相ノイズ及び信号配線１２８、１２９のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、オペアンプ１４９−１、１４９−ｍは、同相ノイズ及び信号配線１３２、１３３のどちらか一方に乗ったノイズに対しては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系をノイズマージンが大きい伝送系とすることができる。したがって、信号電圧を低く下げることができる。例えば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げることが可能である。これにより、立ち上がり及び立ち下がり勾配を低くでき、高周波信号の伝送を図ることができると共に、省電力を達成することができる。
【０２２９】第７実施形態・・図１５、図１６図１５は本発明の第７実施形態の概念図であり、本発明の第７実施形態は、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にコンデンサ１５３を接続し、その他については、図１に示す本発明の第１実施形態と同様に構成したものである。
【０２３０】ここに、例えば、ＣＭＯＳ差動ドライバ３０の正相出力端子に出力される正相送信デジタル信号ＣＳの立ち上がり時間が信号配線２２の全体をＨレベルにするための信号エネルギーを供給する時間（信号配線２２の伝送遅延時間）よりも遅い場合には、信号配線２２に対する正の信号エネルギーの供給と、ＣＭＯＳ差動レシーバ３４に対する信号エネルギーの供給は平行して行われ、ＣＭＯＳ差動レシーバ３４に信号配線２２の存在を意識させることは、ほぼ無い。
【０２３１】これに対して、ＣＭＯＳ差動ドライバ３０の正相出力端子に出力される正相送信デジタル信号ＣＳの立ち上がり時間が信号配線２２の全体をＨレベルにするための信号エネルギーを供給する時間よりも早い場合には、正相送信デジタル信号ＣＳがＣＭＯＳ差動レシーバ３４に伝送される前に、ＣＭＯＳ差動ドライバ３０から出力される正相送信デジタル信号ＣＳをＨレベルにしなければ、正相送信デジタル信号ＣＳの伝送の高速化を図ることができない。
【０２３２】当然、反対に、正相送信デジタル信号ＣＳをＬレベルに遷移させる場合には、高エネルギー状態の信号配線２２のエネルギーを高速に逃がす操作が正相送信デジタル信号ＣＳの伝送の高速化を図るために必要となる。
【０２３３】ここに、良いレシーバとは、微弱な信号エネルギーでも、それを充分関知して、自身の状態を遷移させるものであり、信号立ち上がり時間が信号配線の遅延よりも遅いときは、小さな信号エネルギーの供給で足り、ドライバビリティの小さなドライバ（消費電力の小さなドライバ）が使用できた。
【０２３４】ところが、信号配線の遅延時間よりに信号の立ち上がり時間が短い高速の信号が出力されることが通常となった現在、レシーバの特性よりも、まず、信号配線への信号エネルギーの供給をどのようにするのかがドライバの設計において重要となってきた。
【０２３５】良いレシーバの特性を見ると、信号の電気エネルギーを消費しない、即ち、入力抵抗の高いものであり、これを、例えば、１ＫΩであるとすると、これに対して、信号配線の特性インピーダンスは２５〜２００Ωである。したがって、信号配線は、レシーバより１桁から２桁ものエネルギーを消費するものとなる。
【０２３６】ここに、例えば、信号配線の長さを３０ｃｍ、信号の伝播速度を２×１０8ｍ／ｓとすると、信号配線の伝搬に要する時間は、１.５ｎｓとなり、レシーバがこの信号配線の中間に存在したとしても、この１.５ｎｓの間は、信号配線に信号エネルギーを供給する時間となり、ドライバは、この間、信号エネルギーを供給し続けなければならない。即ち、ドライバのドライバビリティとして、信号配線の特性インピーダンスを負荷と見なした能力がなければならない。
【０２３７】ここに、図１６はＩＣチップ内の電源配線の電源電圧と、ＣＭＯＳ差動ドライバ３０から出力される正相送信デジタル信号ＣＳとの関係を示すタイムチャートであり、図１６（Ａ）はコンデンサ１５３が存在しない場合、図１６（Ｂ）はコンデンサ１５３が存在する場合を示しており、実線Ｐ１は電源電圧、実線Ｐ２は正相送信デジタル信号ＣＳを示している。
【０２３８】即ち、差動ドライバ３０は、基本的にはスイッチ回路であり、そのドライバビリティの源泉は電源・接地配線ペア２６となるが、電源・接地配線ペア２６の特性インピーダンスＺ１が信号配線ペア２１の特性インピーダンスＺ０よりも大きく、かつ、コンデンサ１５３が存在していないと、図１６（Ａ）に示すように、電源電圧の降下が起き、正相送信デジタル信号ＣＳの立ち上がりは、なだらかになる。
【０２３９】これに対して、本発明の第７実施形態においては、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にはコンデンサ１５３が接続されているので、電源・接地配線ペア２６の特性インピーダンスＺ１が信号配線ペア２１の特性インピーダンスＺ０よりも大きい場合であっても、コンデンサ１５３の電荷が信号配線２２に供給され、図１６（Ｂ）に示すように、差動ドライバ３０から出力される正相送信デジタル信号ＣＳは、立ち上がり波形の急峻なものとなる。
【０２４０】ここに、ＣＭＯＳ差動ドライバ３０から信号配線２２に信号エネルギーが供給される時間、即ち、信号配線２２の遅延時間をｔpd［ｓ］とし、その間に信号配線２２に流れる電流をＩ［Ａ］とすると、その間に信号配線２２に供給される電荷量Ｑ［Ｃ］は、Ｑ＝Ｉｔ［Ｃ］となる。そこで、送信デジタル信号ＣＳの振幅（電圧）をＶ［Ｖ］とすると、この電荷量を蓄えるに必要なコンデンサの容量Ｃ［Ｆ］は、Ｃ＝Ｑ／Ｖとなる。
【０２４１】たとえば、ＣＭＯＳ差動ドライバ３０のオン抵抗を５０Ω、信号配線ペア２１の特性インピーダンスを５０Ω、信号の振幅を０.１Ｖ、信号配線２２の遅延時間ｔpdを１.５ｎｓとすると、Ｉ＝１ｍＡ、Ｑ＝１.５ｐＣ、Ｃ＝１５ｐＦとなる。
【０２４２】ここに、信号配線ペア２１をスタック配線構造とした場合において、真空誘電率をε0、絶縁基板の誘電率をεr、信号配線２２、２３間への印加電圧をＶ、信号配線２２の面積をＡ、信号配線２２、２３間の距離をｄとすると、Ｑ＝ε0εrＶＡ／ｄが成立する。そこで、ε0＝８.８５×１０-12［Ｆ／ｍ］、εr＝３、Ｑ＝１.５ｐＣとすると、Ａ／ｄ＝０.５６４ｍとなる。また、ｄ＝２０ｎｍとすると、Ａ＝１.１３×１０-8ｍ2となり、寸法に直すと、Ａ＝０.１１ｍｍ×０.１１ｍｍとなる。
【０２４３】この寸法は、とても、ＩＣチップ２９のアクティブ領域内には埋め込めないが、電源電圧入力端子２９Ａをなすボンディングパッド及び接地電圧入力端子２９Ｂをなすボンディングパッドの下方に形成することができる。
【０２４４】このように、本発明の第７実施形態によれば、ＩＣチップ２９内に設けられているＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との間にコンデンサ１５３を接続しているので、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア２６を介してＣＭＯＳ差動ドライバ３０に相補信号エネルギーが供給される前に、コンデンサ１５３からＣＭＯＳ差動ドライバ３０に相補信号エネルギーを供給することができ、図１に示す本発明の第１実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２４５】なお、本発明の第７実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２４６】第８実施形態・・図１７図１７は本発明の第８実施形態の概念図であり、本発明の第８実施形態は、ＩＣチップ４８内に設けられているＣＭＯＳ差動ドライバ４９、５０用の電源配線と接地配線との間にコンデンサ１５４を接続し、その他については、図４に示す本発明の第２実施形態と同様に構成したものである。
【０２４７】本発明の第８実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーが供給される前に、コンデンサ１５４からＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーを供給することができ、図４に示す本発明の第２実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２４８】なお、本発明の第８実施形態は、特に、Ｚ１（電源・接地配線ペア４５の特性インピーダンス）＞Ｚ０（信号配線ペア３７、４０の特性インピーダンス）／２の場合に有効である。
【０２４９】第９実施形態・・図１８図１８は本発明の第９実施形態の概念図であり、本発明の第９実施形態は、ＩＣチップ６５内に設けられているＣＭＯＳ差動ドライバ６６用の電源配線と接地配線との間にコンデンサ１５５を接続し、その他については、図７に示す本発明の第３実施形態と同様に構成したものである。
【０２５０】本発明の第９実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に相補信号エネルギーが供給される前に、コンデンサ１５５からＣＭＯＳ差動ドライバ６６に相補信号エネルギーを供給することができ、図７に示す本発明の第３実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２５１】なお、本発明の第９実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２５２】第１０実施形態・・図１９図１９は本発明の第１０実施形態の概念図であり、本発明の第１０実施形態は、ＩＣチップ８４内に設けられているＣＭＯＳ差動ドライバ８５、８６用の電源配線と接地配線との間にコンデンサ１５６を接続し、その他については、図８に示す本発明の第４実施形態と同様に構成したものである。
【０２５３】本発明の第１０実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーが供給される前に、コンデンサ１５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーを供給することができ、図８に示す本発明の第４実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２５４】なお、本発明の第１０実施形態は、特に、Ｚ１（電源・接地配線ペア８１の特性インピーダンス）＞Ｚ０（信号配線ペア７１、７５の特性インピーダンス）／２の場合に有効である。
【０２５５】第１１実施形態・・図２０図２０は本発明の第１１実施形態の概念図であり、本発明の第１１実施形態は、ＩＣチップ１０８内に設けられているスリーステイトＣＭＯＳ差動ドライバ１０９用の電源配線と接地配線との間にコンデンサ１５７を接続し、その他については、図１１に示す本発明の第５実施形態と同様に構成したものである。
【０２５６】本発明の第１１実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア１０５を介してスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーが供給される前に、コンデンサ１５７からスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーを供給することができ、図１１に示す本発明の第５実施形態以上に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２５７】なお、本発明の第１１実施形態は、特に、Ｚ１（電源・接地配線ペア１０５の特性インピーダンス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）の場合に有効である。
【０２５８】第１２実施形態・・図２１図２１は本発明の第１２実施形態の概念図であり、本発明の第１２実施形態は、ＩＣチップ１４０内に設けられているスリーステイトＣＭＯＳ差動ドライバ１４１、１４２用の電源配線と接地配線との間にコンデンサ１５８を接続し、その他については、図１４に示す本発明の第６実施形態と同様に構成したものである。
【０２５９】本発明の第１２実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア１３７を介してスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーが供給される前に、コンデンサ１５８からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーを供給することができ、図１４に示す本発明の第６実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができる。
【０２６０】なお、本発明の第１２実施形態は、特に、なお、本発明の第９実施形態は、特に、Ｚ１（電源・接地配線ペア１３７の特性インピーダンス）＞Ｚ０（信号配線ペア１２７、１３１の特性インピーダンス）／２の場合に有効である。
【０２６１】なお、第７実施形態〜第１２実施形態に示すように、ＩＣチップ内の電源配線と接地配線との間にコンデンサを接続することは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号の伝送の高速化を図ることができる。
【０２６２】第１３実施形態・・図２２、図２３図２２は本発明の第１３実施形態の概念図であり、本発明の第１３実施形態は、ＩＣチップ２９の近傍の電源配線２７と接地配線２８との間にコンデンサ１５９を接続し、その他については、図１５に示す本発明の第７実施形態と同様に構成したものである。
【０２６３】図２３は本発明の第１３実施形態を説明するためのタイムチャートであり、図２３（Ａ）はＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在しない場合の電源電流（破線Ｙ１）及び電圧降下が存在する場合の電源電流（実線Ｙ２）を示している。
【０２６４】また、図２３（Ｂ）はＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在しない場合の電源電圧（破線Ｙ３）、ＩＣチップ２９内にコンデンサ１５３がない場合においてＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在する場合の電源電圧（実線Ｙ４）、コンデンサ１５３の容量を１５ｐＦとした場合に、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合のコンデンサ１５３の電圧変化（実線Ｙ５）、コンデンサ１５３の容量を１.５ｐＦとした場合に、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合のコンデンサ１５３の電圧変化（実線Ｙ６）を示している。
【０２６５】但し、本発明の第７実施形態で例を挙げたように、信号配線２２の遅延時間は１.５ｎｓ、電源電流Ｉは１ｍＡ、送信デジタル信号ＣＳの振幅は０.１Ｖとし、送信デジタル信号ＴＳの立ち上がり時間ｔrは０.１ｎｓとしている。
【０２６６】ここに、たとえば、送信デジタル信号ＴＳがＬレベルからＨレベルへの遷移を開始し、０.１ｎｓ後にＨレベルとなると、コンデンサ１５３が存在しない場合には、ＩＣチップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線にインダクタンスによる電圧降下が存在する場合、電源電圧の電圧降下は０.０５Ｖとなるが、コンデンサ１５３が存在すれば、この電源電圧の電圧降下が０.０５Ｖとならないようにすることができる。
【０２６７】即ち、例えば、コンデンサ１５３の容量を１５ｐＦとした場合において、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合、送信デジタル信号ＴＳがＬレベルからＨレベルに変化を開始した後、１.５ｎｓが経過したとしても、電源電圧（コンデンサ１５３の電圧）は、０.０８１Ｖに降下するにすぎない。
【０２６８】これに対して、コンデンサ１５３の容量を１.５ｐＦとした場合において、信号配線２２にコンデンサ１５３のみから電源電圧を供給した場合、送信デジタル信号ＴＳがＬレベルからＨレベルに変化を開始した後、１.５ｎｓが経過した場合には、電源電圧（コンデンサ１５３の電圧）は、０.０１３Ｖに降下してしまうが、送信デジタル信号ＴＳがＨレベルとなった後、０.１ｎｓ程度の間であれば、電源電圧（コンデンサ１５３の電圧）の降下を０.０６Ｖ程度に抑えることができる。
【０２６９】そこで、ＩＣチップ２９の近傍の電源配線２７と接地配線２８との間に容量をコンデンサ１５３の容量よりも大きくするコンデンサ１５９を接続すれば、コンデンサ１５３の容量を小さくすることができ、しかも、相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。本発明の第１３実施形態は、これを実現したものであり、パッドが微細化した場合においても、パッドの下方にコンデンサ１５３を形成することができる。
【０２７０】例えば、信号配線２２、２３の遅延時間の１／１０以下で応答できる距離の電源配線２７と接地配線２８との間にコンデンサ１５３の容量の５倍以上の容量を有するコンデンサ１５９を接続する場合には、コンデンサ１５３の容量を本発明の第７実施形態の場合の容量（１５ｐＦ）の１／１０である１.５ｐＦにしても、相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２７１】このように、本発明の第１３実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア２６を介してＣＭＯＳ差動ドライバ３０に相補信号エネルギーが供給される前に、コンデンサ１５３からＣＭＯＳ差動ドライバ３０に相補信号エネルギーを供給することができると共に、コンデンサ１５９からコンデンサ１５３に相補信号エネルギーを供給することができるので、図１５に示す本発明の第７実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５３の小容量化を図ることができ、ＩＣチップ２９の微細化に対応することができる。
【０２７２】なお、本発明の第１３実施形態は、特に、Ｚ１（電源・接地配線ペア２６の特性インピーダンス）＞Ｚ０（信号配線ペア２１の特性インピーダンス）の場合に有効である。
【０２７３】第１４実施形態・・図２４図２４は本発明の第１４実施形態の概念図であり、本発明の第１４実施形態は、ＩＣチップ４８の近傍の電源配線４６と接地配線４７との間にコンデンサ１６０を接続し、その他については、図１７に示す本発明の第８実施形態と同様に構成したものである。
【０２７４】本発明の第１４実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーが供給される前に、コンデンサ１５４からＣＭＯＳ差動ドライバ４９、５０に相補信号エネルギーを供給することができると共に、コンデンサ１６０からコンデンサ１５４に相補信号エネルギーを供給することができるので、図１７に示す本発明の第８実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５４の小容量化を図ることができ、ＩＣチップ４８の微細化に対応することができる。
【０２７５】なお、本発明の第１４実施形態は、特に、Ｚ１（電源・接地配線ペア４５の特性インピーダンス）＞Ｚ０（信号配線ペア３７、４０の特性インピーダンス）／２の場合に有効である。
【０２７６】第１５実施形態・・図２５図２５は本発明の第１５実施形態の概念図であり、本発明の第１５実施形態は、ＩＣチップ６５の近傍の電源配線６３と接地配線６４との間にコンデンサ１６１を接続し、その他については、図１８に示す本発明の第９実施形態と同様に構成したものである。
【０２７７】本発明の第１５実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア６２を介してＣＭＯＳ差動ドライバ６６に相補信号エネルギーが供給される前に、コンデンサ１５５からＣＭＯＳ差動ドライバ６６に相補信号エネルギーを供給することができると共に、コンデンサ１６１からコンデンサ１５５に相補信号エネルギーを供給することができるので、図１８に示す本発明の第９実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５５の小容量化を図ることができ、ＩＣチップ６５の微細化に対応することができる。
【０２７８】なお、本発明の第１５実施形態は、特に、Ｚ１（電源・接地配線ペア６２の特性インピーダンス）＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場合に有効である。
【０２７９】第１６実施形態・・図２６図２６は本発明の第１６実施形態の概念図であり、本発明の第１６実施形態は、ＩＣチップ８４の近傍の電源配線８２と接地配線８３との間にコンデンサ１６２を接続し、その他については、図１９に示す本発明の第１０実施形態と同様に構成したものである。
【０２８０】本発明の第１６実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーが供給される前に、コンデンサ１５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エネルギーを供給することができると共に、コンデンサ１６２からコンデンサ１５６に相補信号エネルギーを供給することができるので、図１９に示す本発明の第１０実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５６の小容量化を図ることができ、ＩＣチップ８４の微細化に対応することができる。
【０２８１】なお、本発明の第１６実施形態は、特に、Ｚ１（電源・接地配線ペア８１の特性インピーダンス）＞Ｚ０（信号配線ペア７１、７５の特性インピーダンス）／２の場合に有効である。
【０２８２】第１７実施形態・・図２７図２７は本発明の第１７実施形態の概念図であり、本発明の第１７実施形態は、ＩＣチップ１０８の近傍の電源配線１０６と接地配線１０７との間にコンデンサ１６３を接続し、その他については、図２０に示す本発明の第１１実施形態と同様に構成したものである。
【０２８３】本発明の第１７実施形態によれば、送信デジタル信号ＴＳが遷移した場合、電源・接地配線ペア１０５を介してスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーが供給される前に、コンデンサ１５７からスリーステイトＣＭＯＳ差動ドライバ１０９に相補信号エネルギーを供給することができると共に、コンデンサ１６３からコンデンサ１５７に相補信号エネルギーを供給することができるので、図２０に示す本発明の第１１実施形態と同様に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることができると共に、コンデンサ１５７の小容量化を図ることができ、ＩＣチップ１０８の微細化に対応することができる。
【０２８４】なお、本発明の第１７実施形態は、特に、Ｚ１（電源・接地配線ペア１０５の特性インピーダンス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）の場合に有効である。
【０２８５】第１８実施形態・・図２８図２８は本発明の第１８実施形態の概念図であり、本発明の第１８実施形態は、ＩＣチップ１４０の近傍の電源配線１３８と接地配線１３９との間にコンデンサ１６４を接続し、その他については、図２１に示す本発明の第１２実施形態と同様に構成したものである。
【０２８６】本発明の第１８実施形態によれば、送信デジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配線ペア１３７を介してスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーが供給される前に、コンデンサ１５８からスリーステイトＣＭＯＳ差動ドライバ１４１、１４２に相補信号エネルギーを供給することができると共に、コンデンサ１６４からコンデンサ１５８に相補信号エネルギーを供給することができるので、図２１に示す本発明の第１２実施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図ることができると共に、コンデンサ１５８の小容量化を図ることができ、ＩＣチップ１４０の微細化に対応することができる。
【０２８７】なお、本発明の第１８実施形態は、特に、Ｚ１（電源・接地配線ペア１３７の特性インピーダンス）＞Ｚ０（信号配線ペア１２７、１３１の特性インピーダンス）／２の場合に有効である。
【０２８８】また、第１３実施形態〜第１８実施形態に示すように、ＩＣチップ内の電源配線と接地配線との間にコンデンサを接続すると共に、ＩＣチップの近傍の電源配線と接地配線との間にコンデンサを接続することは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号の伝送の高速化を図ることができる。
【０２８９】また、第１実施形態〜第１８実施形態において、相補送信デジタル信号を出力する差動ドライバの出力端側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入する場合には、送信デジタル信号として波形の良好なデジタル信号を伝送させることができる。
【０２９０】また、相補送信デジタル信号を出力する差動ドライバの出力端側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入すると共に、差動ドライバの電源電圧入力端子側及び接地電圧入力端子側に送信デジタル信号の第３高調波以上をカットするローパスフィルタを挿入する場合には、送信デジタル信号として更に波形の良好なデジタル信号を伝送させることができる。
【０２９１】また、送信デジタル信号の第３高調波以上をカットするローパスフィルタは、送信デジタル信号の基本周波数成分を通過域とするバンドパスフィルタと、直流成分を通過域とするローパスフィルタとを並列接続して構成しても良い。
【０２９２】また、このようなローパスフィルタは、ＩＣチップの内部に作成しても良いし、配線とＩＣチップとの間に接続させるようにしても良い。
【０２９３】また、このようなローパスフィルタを設けることは、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置にも適用することができ、そのようにする場合には、非差動送信デジタル信号を出力するドライバを備えるＩＣチップを搭載している電子装置において、非差動送信デジタル信号として波形の良好なデジタル信号を伝送させることができる。
【０２９４】第１９実施形態・・図２９〜図３３図２９及び図３０はそれぞれ本発明の第１９実施形態の概略的平面図及び概略的下面図であり、図２９及び図３０において、１６６は配線基板、１６７は配線基板１６６の表面、１６８は配線基板１６６の裏面、１６９〜１７２はスルーホール群である。
【０２９５】また、図３１及び図３２はそれぞれ配線基板１６６の表面１６７及び裏面１６８に形成されている配線の一部分を示す概略的平面図及び概略的下面図であり、図３１において、１７３は配線基板１６６の表面１６７の中央部に設定された矩形のＣＰＵ搭載領域であり、図３２において、１７４は配線基板１６６の裏面１６８の中央部に設定された矩形の終端抵抗形成領域である。
【０２９６】また、図３１、図３２において、１７５はＣＰＵ搭載領域１７３の辺１７３Ａの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ａに向けて延び、スルーホール群１６９を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線ペアからなる信号配線群である。
【０２９７】また、１７６はＣＰＵ搭載領域１７３の辺１７３Ｂの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｂに向けて延び、スルーホール群１７０を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線ペアからなる信号配線群である。
【０２９８】また、１７７はＣＰＵ搭載領域１７３の辺１７３Ｃの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｃに向けて延び、スルーホール群１７１を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線からなる信号配線群である。
【０２９９】また、１７８はＣＰＵ搭載領域１７３の辺１７３Ｄの近傍から配線基板１６６の表面１６７側を配線基板１６６の辺１６６Ｄに向けて延び、スルーホール群１７２を介して配線基板１６６の裏面１６８側に折り返し、配線基板１６６の裏面１６８側を終端抵抗形成領域１７４に向けて延びるデータ線、アドレス信号線、コントロール信号線及びクロック信号線をなす等長平行配線とされた送信デジタル信号を相補信号化してなる相補送信デジタル信号を伝送する信号配線からなる信号配線群である。
【０３００】また、図３１において、１７９、１８０はＣＰＵ用の電源・接地配線ペア、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８はメモリ用の電源・接地配線ペア、図３２において、１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２はメモリ用の電源・接地配線ペア、２１３、２１４は入出力チップ用の電源・接地配線ペアである。
【０３０１】また、図２９において、２１６は配線基板１６６の表面１６７のＣＰＵ搭載領域１７３に搭載されたＣＰＵであり、ＣＰＵ２１６は、データ入出力端子、アドレス出力端子、コントロール信号出力端子、クロック入力端子、クロック出力端子を信号配線群１７５〜１７８の信号配線に接続され、電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１７９、１８０を構成する電源配線及び、接地配線に接続されている。
【０３０２】また、図２９及び図３０において、２１７〜２２４、２２５〜２３２、２３３〜２４０、２４１〜２４８は配線基板１６６の表面１６７及び裏面１６８に搭載された同一品種のメモリである。
【０３０３】ここに、メモリ２１７〜２２４は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７５の信号配線に接続されている。また、これらメモリ２１７〜２２４は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１８１〜１８８を構成する電源配線及び接地配線に接続されている。
【０３０４】また、メモリ２２５〜２３２は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７６の信号配線に接続されている。また、これらメモリ２２５〜２３２は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１８９〜１９６を構成する電源配線及び接地配線に接続されている。
【０３０５】また、メモリ２３３〜２４０は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７７の信号配線に接続されている。また、これらメモリ２３３〜２４０は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア１９７〜２０４を構成する電源配線及び接地配線に接続されている。
【０３０６】また、メモリ２４１〜２４８は、共に、データ入出力端子、アドレス入力端子、コントロール信号入力端子、クロック入力端子を信号配線群１７８の信号配線に接続されている。また、これらメモリ２４１〜２４８は、それぞれ、その電源電圧入力端子及び接地電圧入力端子を電源・接地配線ペア２０５〜２１２を構成する電源配線及び接地配線に接続されている。
【０３０７】また、メモリ２１７、２２５、２３３、２４１は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３０８】また、メモリ２１８、２２６、２３４、２４２は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３０９】また、メモリ２１９、２２７、２３５、２４３は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１０】また、メモリ２２０、２２８、２３６、２４４は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１１】また、メモリ２２１、２２９、２３７、２４５は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１２】また、メモリ２２２、２３０、２３８、２４６は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１３】また、メモリ２２３、２３１、２３９、２４７は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１４】また、メモリ２２４、２３２、２４０、２４８は、それぞれ、信号配線群１７５、１７６、１７７、１７８のＣＰＵ２１６の信号端子接続端から同一距離に接続されている。
【０３１５】また、図３３は終端抵抗形成領域１７４を示す概略的平面図であり、図３３中、２５０は信号配線群１７５の信号配線ペアを終端する終端抵抗群、２５１は信号配線群１７６の信号配線ペアを終端する終端抵抗群、２５２は信号配線群１７７の信号配線ペアを終端する終端抵抗群、２５３は信号配線群１７８の信号配線ペアを終端する終端抵抗群である。
【０３１６】また、図３０において、２５５は入出力チップ、２５６はクロック・ジェネレータ、２５７はＰＣＩポート、２５８は画像音声ポート、２５９は信号圧縮伸長チップ、２６０は通信ポートである。
【０３１７】このように構成された本発明の第１９実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を構成する必要がある場合において、信号配線を最も短く形成することができる。
【０３１８】また、信号配線群１７５、１７６、１７７、１７８を構成する信号配線は、相補送信デジタル信号を伝送する等長平行配線とされた信号配線ペアを構成しているので、信号配線を電磁界がほぼ閉じた伝送線路として機能させることができ、ＣＰＵ２１６と、ＣＰＵ２１６にアクセスされるメモリとの間の信号伝送に必要な相補信号エネルギーの伝送の高速化を図ることができる。
【０３１９】また、ＣＰＵ２１６及びメモリ２１７〜２４８に電源・接地配線ペア１７９、１８０、１８１〜２１２のそれぞれは、電源配線及び接地配線を等長平行配線とされているので、ＣＰＵ２１６及びメモリ２１７〜２４８に供給すべき相補信号エネルギーに対して電磁界がほぼ閉じた伝送線路として機能させることができ、ＣＰＵ２１６及びメモリ２１７〜２４８に対する相補信号エネルギーの供給の高速化を図ることができる。
【０３２０】したがって、本発明の第１９実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３２１】第２０実施形態・・図３４図３４は本発明の第２０実施形態の要部を示す概略的断面図であり、本発明の第２０実施形態は、配線基板１６６の裏面１６８に終端抵抗形成領域１７４を設けずに、終端抵抗を形成してなる終端抵抗チップ２６２を配線基板１６６の裏面１６８の中央部に搭載し、この終端抵抗チップ２６２上に入出力チップ２５５を搭載するようにし、その他については、図２９及び図３０に示す本発明の第１９実施形態と同様に構成したものである。なお、図３４中、２６３〜２６６は半田バンプである。
【０３２２】本発明の第２０実施形態によれば、図２９及び図３０に示す本発明の第１９実施形態と同様に、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３２３】第２１実施形態・・図３５、図３６図３５及び図３６はそれぞれ本発明の第２１実施形態の概略的平面図及び概略的下面図であり、本発明の第２１実施形態は、電源・接地配線ペアの構成を本発明の第１９実施形態と異なる構成とし、その他については、本発明の第１９実施形態と同様に構成したものである。
【０３２４】本発明の第２１実施形態においては、配線基板１６６の表面１６７側に設けられる電源・接地配線ペア１７９、１８１〜１８４、１８９〜１９２は、電源・接地配線ペア２６８から分岐するように構成され、電源・接地配線ペア１８０、１９７〜２００、２０５〜２０８は、電源・接地配線ペア２６９から分岐するように構成されている。
【０３２５】これら電源・接地配線ペア２６８、１７９、１８１〜１８４、１８９〜１９２及び電源・接地配線ペア２６９、１８０、１９７〜２００、２０５〜２０８は、スタック配線構造とされている。
【０３２６】また、配線基板１６６の裏面１６８側に設けられる電源・接地配線ペア２１３、１８５〜１８８、１９３〜１９６は、電源・接地配線ペア２７０から分岐するように構成され、電源・接地配線ペア２１４、２０１〜２０４、２０９〜２１２は、電源・接地配線ペア２７１から分岐するように構成されている。
【０３２７】これら電源・接地配線ペア２７０、２１３、１８５〜１８８、１９３〜１９６及び電源・接地配線ペア２７１、２１４、２０１〜２０４、２０９〜２１２は、スタック配線構造とされている。
【０３２８】なお、これら電源・接地配線ペア２６８、１７９、１８１〜１８４、１８９〜１９２、電源・接地配線ペア２６９、１８０、１９７〜２００、２０５〜２０８、電源・接地配線ペア２７０、２１３、１８５〜１８８、１９３〜１９６及び電源・接地配線ペア２７１、２１４、２０１〜２０４、２０９〜２１２は、それぞれ、分岐点において特性インピーダンスが整合するように構成されている。
【０３２９】本発明の第２１実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１枚の配線基板１６６を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３３０】第２２実施形態・・図３７図３７は本発明の第２２実施形態の概略的断面図であり、図３７中、２７３、２７４は配線基板であり、配線基板２７３は、配線基板２７４との対向面２７５を素子搭載面、配線基板２７４は、配線基板２７３との対向面２７６を素子搭載面とされている。
【０３３１】本発明の第２２実施形態においては、配線基板２７３の素子搭載面２７５側は、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側と同様の構成とされ、配線基板２７４の素子搭載面２７６は、図３０に示す本発明の第１９実施形態の配線基板１６６の裏面１６８側と同様に構成されている。
【０３３２】即ち、配線基板２７３の素子搭載面２７５には、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１７９、１８０、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８が本発明の第１９実施形態の場合と同様に形成されている。
【０３３３】また、配線基板２７３の素子搭載面２７５には、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側に搭載されているＣＰＵ２１６及びメモリ２１７〜２２０、２２５〜２２８、２３３〜２３６、２４１〜２４４が本発明の第１９実施形態の場合と同様に搭載されている。
【０３３４】また、配線基板２７４の素子搭載面２７６には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２、２１３、２１４が本発明の第１９実施形態の場合と同様に形成されている。
【０３３５】また、配線基板２７４の素子搭載面２７６には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に搭載されているメモリ２２１〜２２４、２２９〜２３２、２３７〜２４０、２４５〜２４８及び入出力チップ２５５が本発明の第１９実施形態の場合と同様に搭載されている。
【０３３６】そして、配線基板２７３と配線基板２７４とは、素子搭載面２７５と素子搭載面２７６とを対向させて半田バンプにより接続されており、配線基板２７４の周辺部には、外部との接続を図る電極が形成されている。なお、２７７、２７８は半田バンプの一部を示している。
【０３３７】本発明の第２２実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の配線基板２７３、２７４を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３３８】なお、配線基板２７３の素子搭載面２７５側を図３５に示す本発明の第２１実施形態の配線基板１６６の表面１６７側と同様に構成し、配線基板２７４の素子搭載面２７６を図３６に示す本発明の第２１実施形態の配線基板１６６側の裏面１６８側と同様に構成しても良い。
【０３３９】第２３実施形態・・図３８、図３９図３８は本発明の第２３実施形態の概略的平面図、図３９は図３８のＸ１−Ｘ１線に沿った概略的断面図である。図３７中、２８０、２８１は半導体基板であり、半導体基板２８０は、半導体基板２８１との対向面２８２を素子形成面、半導体基板２８１は、半導体基板２８０との対向面２８３を素子形成面とされている。
【０３４０】本発明の第２３実施形態においては、半導体基板２８０の素子形成面２８２側は、図２９に示す本発明の第１９実施形態の配線基板１６６の表面１６７側と同様の構成がウエハプロセスで形成され、半導体基板２８１の素子形成面２８３は、図３０に示す本発明の第１９実施形態の配線基板１６６の裏面１６８側と同様の構成がウエハプロセスで形成されている。
【０３４１】即ち、半導体基板２８０の素子形成面２８２には、図２９に示す第１９実施形態の配線基板１６６の表面１６７側に搭載されているＣＰＵ２１６及びメモリ２１７〜２２０、２２５〜２２８、２３３〜２３６、２４１〜２４４が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４２】また、半導体基板２８０の素子形成面２８２には、図２９に示す第１９実施形態の配線基板１６６の表面１６７側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１７９、１８０、１８１〜１８４、１８９〜１９２、１９７〜２００、２０５〜２０８が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４３】また、半導体基板２８１の素子形成面２８３には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に搭載されているメモリ２２１〜２２４、２２９〜２３２、２３７〜２４０、２４５〜２４８及び入出力チップ２５５が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４４】また、半導体基板２８１の素子形成面２８３には、図３０に示す第１９実施形態の配線基板１６６の裏面１６８側に形成されている信号配線群１７５、１７６、１７７、１７８及び電源・接地配線ペア１８５〜１８８、１９３〜１９６、２０１〜２０４、２０９〜２１２、２１３、２１４が本発明の第１９実施形態の場合と同様の配置で形成されている。
【０３４５】そして、半導体基板２８０と半導体基板２８１とは、素子形成面２８２と素子形成面２８３とを対向させて半田バンプにより接続されており、半導体基板２８１の周辺部には、外部との接続を図る電極群２８４が形成されている。なお、２８５、２８６は半田バンプの一部を示している。
【０３４６】本発明の第２３実施形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２個のメモリ２１７〜２４８とを等長平行配線とされた信号配線で接続する必要がある電子装置を１対の半導体基板２８０、２８１を使用して構成する場合において、ＣＰＵ２１６とＣＰＵ２１６にアクセスされるメモリとの間の信号伝送の高速化を図ることができる。
【０３４７】なお、半導体基板２８０の素子形成面２８２側を図３５に示す本発明の第２１実施形態の配線基板１６６の表面１６７側と同様の構成をウエハプロセスで形成し、半導体基板２８１の素子形成面２８３を図３６に示す本発明の第２１実施形態の配線基板１６６の裏面１６８側と同様の構成をウエハプロセスで形成するようにしても良い。
【０３４８】第２４実施形態・・図４０、図４１図４０は本発明の第２４実施形態の要部を示す概略的平面図、図４１は図４０のＸ２−Ｘ２線に沿った概略的断面図であり、図４０、図４１において、２８８は絶縁基板、２８９は等長平行配線とされたカップリング係数を大とする信号配線２９０、２９１からなる相補送信デジタル信号を１方向に伝送する信号配線ペアである。
【０３４９】また、２９２は信号配線２９０を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器２９３及び信号配線２９１を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器２９４からなる方向性結合器ペアである。
【０３５０】また、方向性結合器２９３において、２９５は信号配線２９０と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線２９０を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３５１】また、２９６、２９７は配線部２９５の両端部に信号配線２９０の電磁界との干渉を避けるために信号配線２９０と直交する方向に形成された配線部であり、配線部２９７の先端部２９８は、配線部２９５で受信した正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３５２】また、方向性結合器２９４は、方向性結合器２９３が有する配線部２９５、２９６、２９７と対向する配線部を有していると共に、配線部２９７に対向する配線部の先端から右側に僅かに延長された配線部２９９を有している。
【０３５３】そして、スルーホール３００を介して配線部２９９に接続された逆相送信デジタル信号取り出し電極３０１が正相送信デジタル信号取り出し電極２９８と同一面に設けられている。
【０３５４】なお、方向性結合器２９３の配線部２９６の先端及び方向性結合器２９４の配線部２９６に対向する配線部の先端は、開放でも良いが、それぞれ、終端抵抗で終端することが好適である。
【０３５５】このように構成された本発明の第２４実施形態においては、信号配線２９０を伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器２９３の配線部２９５で受信し、正相送信デジタル信号取り出し電極２９８から取り出すことができると共に、信号配線２９１を伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器２９３の配線部２９５と対向する方向性結合器２９４の配線部で受信し、逆相送信デジタル信号取り出し電極３０１から取り出すことができる。
【０３５６】したがって、本発明の第２４実施形態によれば、差動レシーバの正相入力端子及び逆相入力端子をそれぞれ正相送信デジタル信号取り出し電極２９８及び逆相送信デジタル信号取り出し電極３０１に接続することにより、信号配線ペア２８９を１方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３５７】第２５実施形態・・図４２、図４３図４２は本発明の第２５実施形態の要部を示す概略的平面図、図４３は図４２のＸ３−Ｘ３線に沿った概略的断面図であり、図４２、図４３において、３０２は絶縁基板、３０３は等長平行配線とされたカップリング係数を大とする信号配線３０４、３０５からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３５８】また、３０６は信号配線３０４を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３０７及び信号配線３０５を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３０８からなる方向性結合器ペアである。
【０３５９】また、方向性結合器３０７において、３０９は信号配線３０４と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３０４を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部、３１０、３１１は配線部３０９の両端部に信号配線３０４の電磁界との干渉を避けるために信号配線３０４と直交する方向に形成された配線部である。
【０３６０】そして、配線部３１０の先端部３１２は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされ、配線部３１１の先端部３１３は、右方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３６１】また、方向性結合器３０８は、方向性結合器３０７が有する配線部３０９、３１０、３１１と対向する配線部を有すると共に、配線部３１０に対向する配線部の先端から左側に僅かに延長された配線部３１４及び配線部３１１に対向する配線部から右側に僅かに延長された配線部３１５を有している。
【０３６２】そして、スルーホール３１６を介して配線部３１４に接続された逆相送信デジタル信号取り出し電極３１７が正相送信デジタル信号取り出し電極３１２と同一面に設けられていると共に、スルーホール３１８を介して配線部３１５に接続された逆相送信デジタル信号取り出し電極３１９が正相送信デジタル信号取り出し電極３１３と同一面に設けられている。なお、図示は省略するが、方向性結合器３０７、３０８には受端終端抵抗が接続されている。
【０３６３】このように構成された本発明の第２５実施形態によれば、信号配線３０４を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９で受信し、正相送信デジタル信号取り出し電極３１２から取り出すことができると共に、信号配線３０５を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９と対向する方向性結合器３０８の配線部で受信し、逆相送信デジタル信号取り出し電極３１７から取り出すことができる。
【０３６４】また、信号配線３０４を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９で受信し、正相送信デジタル信号取り出し電極３１３から取り出すことができると共に、信号配線３０５を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分を方向性結合器３０７の配線部３０９と対向する方向性結合器３０８の配線部で受信し、逆相送信デジタル信号取り出し電極３１９から取り出すことができる。
【０３６５】したがって、本発明の第２５実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３１２、３１３に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３１７、３１９に接続することにより、信号配線ペア３０３を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３６６】第２６実施形態・・図４４、図４５図４４は本発明の第２６実施形態の要部を示す概略的平面図、図４５は図４４のＸ４−Ｘ４線に沿った概略的断面図であり、図４４、図４５において、３２０は絶縁基板、３２１は等長平行配線とされたカップリング係数を大とする信号配線３２２、３２３からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３６７】また、３２４は信号配線３２２を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３２５及び信号配線３２３を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３２６からなる方向性結合器ペアである。
【０３６８】また、方向性結合器３２５において、３２７は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３２２を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３６９】また、３２８、３２９は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／１２とし、信号配線３２２を伝送されてくる正相送信デジタル信号の第２高調波を受信する配線部である。
【０３７０】また、３３０、３３１は信号配線３２２と平行に形成され、長さを送信デジタル信号の基本周波数成分の波長λの１／２０とし、信号配線３２２を左方向に伝送されてくる正相送信デジタル信号の第３高調波を受信する配線部である。
【０３７１】また、３３２、３３３は配線部３２７の両端部に信号配線３２２の電磁界との干渉を避けるために信号配線３２２と直交する方向に形成された配線部であり、配線部３３２の先端部３３４は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされていると共に、配線部３３３の先端部３３５は、右方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされている。
【０３７２】また、方向性結合器３２６は、方向性結合器３２５が有する配線部３２７、３２８、３２９、３３０、３３１、３３２、３３３と対向する配線部を有すると共に、配線部３３２に対向する配線部の先端から左側に僅かに延長された配線部３３６及び配線部３３３に対向する配線部から右側に僅かに延長された配線部３３７を有している。
【０３７３】そして、スルーホール３３８を介して配線部３３６に接続された逆相送信デジタル信号取り出し電極３３９が正相送信デジタル信号取り出し電極３３４と同一面に設けられていると共に、スルーホール３４０を介して配線部３３７に接続された逆相送信デジタル信号取り出し電極３４１が正相送信デジタル信号取り出し電極３３５と同一面に設けられている。なお、図示は省略するが、方向性結合器３２５、３２６には受端終端抵抗が接続されている。
【０３７４】このように構成された本発明の第２６実施形態においては、信号配線３２２を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３２５の配線部３２７、３２８、３３０で受信し、正相送信デジタル信号取り出し電極３３４から取り出すことができると共に、信号配線３２３を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３２５の配線部３２７、３２８、３３０と対向する方向性結合器３２６の配線部で受信し、逆相送信デジタル信号取り出し電極３３９から取り出すことができる。
【０３７５】また、信号配線３２２を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３２５の配線部３２７、３２９、３３１で受信し、正相送信デジタル信号取り出し電極３３５から取り出すことができると共に、信号配線３２３を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３２５の配線部３２７、３２９、３３１と対向する方向性結合器３２６の配線部で受信し、逆相送信デジタル信号取り出し電極３４１から取り出すことができる。
【０３７６】したがって、本発明の第２６実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３３４、３３５に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３３９、３４１に接続することにより、信号配線ペア３２１を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３７７】第２７実施形態・・図４６、図４７図４６は本発明の第２７実施形態の要部を示す概略的平面図、図４７は図４６のＸ５−Ｘ５線に沿った概略的断面図であり、図４６、図４７において、３４３は絶縁基板、３４４は等長平行配線とされたカップリング係数を大とする信号配線３４５、３４６からなる相補送信デジタル信号を双方向に伝送する信号配線ペアである。
【０３７８】また、３４７は信号配線３４５を伝送されてくる正相送信デジタル信号を受信して取り出すための方向性結合器３４８及び信号配線３４６を伝送されてくる逆相送信デジタル信号を受信して取り出すための方向性結合器３４９からなる方向性結合器ペアである。
【０３７９】また、方向性結合器３４８において、３５０は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／４とし、信号配線３４５を伝送されてくる正相送信デジタル信号の基本周波数成分を受信する配線部である。
【０３８０】また、３５１、３５２は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／１２とし、信号配線３４５を伝送されてくる正相送信デジタル信号の第２高調波を受信する配線部である。
【０３８１】また、３５３、３５４は信号配線３４５と平行とされ、長さを送信デジタル信号の基本周波数成分の波長λの１／２０とし、信号配線３４５を伝送されてくる正相送信デジタル信号の第３高調波を受信する配線部である。なお、本発明の第２７実施形態においては、配線部３５０、３５１、３５２、３５３、３５４は一体として構成されている。
【０３８２】また、３５５、３５６は配線部３５０の両端部に信号配線３４５の電磁界との干渉を避けるために信号配線３４５と直交する方向に形成された配線部であり、配線部３５５の先端部３５７は、左方向に伝送されてくる正相送信デジタル信号を取り出すための正相送信デジタル信号取り出し電極とされていると共に、配線部３５６の先端部３５８は、右方向に伝送されてくる正相送信デジタル信号取り出し電極とされている。
【０３８３】また、方向性結合器３４９は、方向性結合器３４８が有する配線部３５０、３５１、３５２、３５３、３５４、３５５、３５６と対向する配線部を有していると共に、配線部３５５に対向する配線部の先端から左側に僅かに延長された配線部３５９及び配線部３５６に対向する配線部から右側に僅かに延長された配線部３６０を有している。
【０３８４】そして、スルーホール３６１を介して配線部３５９に接続された逆相送信デジタル信号取り出し電極３６２が正相送信デジタル信号取り出し電極３５７と同一面に設けられていると共に、スルーホール３６３を介して配線部３６０に接続された逆相送信デジタル信号取り出し電極３６４が正相送信デジタル信号取り出し電極３５８と同一面に設けられている。なお、図示は省略するが、方向性結合器３４８、３４９には受端終端抵抗が接続されている。
【０３８５】このように構成された本発明の第２７実施形態においては、信号配線３４５を左方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３４８の配線部３５０、３５１、３５３で受信し、正相送信デジタル信号取り出し電極３５７から取り出すことができると共に、信号配線３４６を左方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３４８の配線部３５０、３５１、３５３と対向する方向性結合器３４９の配線部で受信し、逆相送信デジタル信号取り出し電極３６２から取り出すことができる。
【０３８６】また、信号配線３４５を右方向に伝送されてくる正相送信デジタル信号の基本周波数成分、第２高調波、第３高調波をそれぞれ方向性結合器３４８の配線部３５０、３５２、３５４で受信し、正相送信デジタル信号取り出し電極３５８から取り出すことができると共に、信号配線３４６を右方向に伝送されてくる逆相送信デジタル信号の基本周波数成分、第２高調波、第３高調波を方向性結合器３４８の配線部３５０、３５２、３５４と対向する方向性結合器３４９の配線部で受信し、逆相送信デジタル信号取り出し電極３６４から取り出すことができる。
【０３８７】したがって、本発明の第２７実施形態によれば、差動レシーバの正相入力端子を正相送信デジタル信号取り出し電極３５７、３５８に接続すると共に、差動レシーバの逆相入力端子を逆相送信デジタル信号取り出し電極３６２、３６４に接続することにより、信号配線ペア３４４を双方向に伝送される高速相補送信デジタル信号、たとえば、１ＧＨz以上の高速相補送信デジタル信号の受信を容易に行うことができる。
【０３８８】
【発明の効果】以上のように、本発明中、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１又は第１２の発明によれば、差動ドライバから出力される相補送信デジタル信号を信号配線ペアを使用して伝送する伝送回路を有する電子装置に関し、信号伝送の高速化を図ることができる。
【０３８９】また、本発明中、第１３、第１４、第１５又は第１６の発明によれば、ドライバから出力される非差動送信デジタル信号を信号配線を使用して伝送する伝送回路を有する電子装置に関し、信号伝送の高速化を図ることができる。
【０３９０】また、本発明中、第１７又は第１８の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明と同様の効果を得ることができると共に、送信デジタル信号として波形の良好な信号を伝送することができる。
【０３９１】また、本発明中、第１９の発明によれば、第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２、第１３、第１４、第１５、第１６、第１７又は第１８の発明と同様の効果を得ることができると共に、信号配線を伝送させてくる高速送信デジタル信号の受信を容易に行うことができる。
【０３９２】また、本発明中、第２０、第２１、第２２、第２３又は第２４の発明によれば、ＣＰＵと、ＣＰＵによりアクセスされる多数のメモリとを等長平行配線とされた信号配線で接続する必要がある電子装置に関し、ＣＰＵとメモリとの間の信号伝送の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の概念図である。
【図２】本発明の第１実施形態が備える信号配線ペア及び電源・接地配線ペアの第１構成例を示す概略的断面図である。
【図３】本発明の第１実施形態が備える信号配線ペア及び電源・接地配線ペアの第２構成例を示す概略的断面図である。
【図４】本発明の第２実施形態の概念図である。
【図５】本発明の第２実施形態が備える信号配線ペア及び電源・接地配線ペアの第１構成例を示す概略的断面図である。
【図６】本発明の第２実施形態が備える信号配線ペア及び電源・接地配線ペアの第２構成例を示す概略的断面図である。
【図７】本発明の第３実施形態の概念図である。
【図８】本発明の第４実施形態の概念図である。
【図９】本発明の第４実施形態が備える信号配線ペアをコプレーナ配線構造とした場合のＩＣチップ搭載領域の構成例を示す概略的平面図である。
【図１０】本発明の第４実施形態が備える信号配線ペアをスタック配線構造とした場合のＩＣチップ搭載領域の一部分の構成例を示す概略的斜視図である。
【図１１】本発明の第５実施形態の概念図である。
【図１２】本発明の第５実施形態が備えるスリーステイトＣＭＯＳ差動ドライバの構成を示す回路図である。
【図１３】本発明の第５実施形態が備える終端抵抗部の構成を示す回路図である。
【図１４】本発明の第６実施形態の概念図である。
【図１５】本発明の第７実施形態の概念図である。
【図１６】本発明の第７実施形態の動作を説明するための波形図である。
【図１７】本発明の第８実施形態の概念図である。
【図１８】本発明の第９実施形態の概念図である。
【図１９】本発明の第１０実施形態の概念図である。
【図２０】本発明の第１１実施形態の概念図である。
【図２１】本発明の第１２実施形態の概念図である。
【図２２】本発明の第１３実施形態の概念図である。
【図２３】本発明の第１３実施形態の動作を説明するためのタイムチャートである。
【図２４】本発明の第１４実施形態の概念図である。
【図２５】本発明の第１５実施形態の概念図である。
【図２６】本発明の第１６実施形態の概念図である。
【図２７】本発明の第１７実施形態の概念図である。
【図２８】本発明の第１８実施形態の概念図である。
【図２９】本発明の第１９実施形態の概略的平面図である。
【図３０】本発明の第１９実施形態の概略的下面図である。
【図３１】本発明の第１９実施形態が備える配線基板に形成されている配線の一部分を示す概略的平面図である。
【図３２】本発明の第１９実施形態が備える配線基板に形成されている配線の一部分を示す概略的下面図である。
【図３３】本発明の第１９実施形態が備える配線基板に設けられている終端抵抗形成領域を示す概略的下面図である。
【図３４】本発明の第２０実施形態の要部を示す概略的断面図である。
【図３５】本発明の第２１実施形態の概略的平面図である。
【図３６】本発明の第２１実施形態の概略的下面図である。
【図３７】本発明の第２２実施形態の概略的断面図である。
【図３８】本発明の第２３実施形態の概略的平面図である。
【図３９】図３８のＸ１−Ｘ１線に沿った概略的断面図である。
【図４０】本発明の第２４実施形態の要部を示す概略的平面図である。
【図４１】図４０のＸ２−Ｘ２線に沿った概略的断面図である。
【図４２】本発明の第２５実施形態の要部を示す概略的平面図である。
【図４３】図４２のＸ３−Ｘ３線に沿った概略的断面図である。
【図４４】本発明の第２６実施形態の要部を示す概略的平面図である。
【図４５】図４４のＸ４−Ｘ４線に沿った概略的断面図である。
【図４６】本発明の第２７実施形態の要部を示す概略的平面図である。
【図４７】図４６のＸ５−Ｘ５線に沿った概略的断面図である。
【図４８】従来の電子装置の一例を示す回路図である。
【符号の説明】
ＴＳ 送信デジタル信号
ＣＳ、／ＣＳ 相補送信デジタル信号
ＲＳ 受信デジタル信号
【特許請求の範囲】
【請求項１】等長平行配線とされた第１、第２の信号配線からなる１対以上の信号配線ペアを有する配線基板に、前記１対以上の信号配線ペアの第１、第２の信号配線に送信デジタル信号を相補信号化してなる相補送信デジタル信号を出力する１個以上の差動ドライバを有する集積回路チップを搭載してなる電子装置において、前記配線基板は、前記１個以上の差動ドライバに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有していることを特徴とする電子装置。
【請求項２】前記信号配線ペアの特性インピーダンスをＺ０、前記信号配線ペアの数をｎ、前記電源配線ペアの特性インピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ又はＺ０／ｎに可能な限り近い値とされていることを特徴とする請求項１記載の電子装置。
【請求項３】前記電源配線ペア及び前記１対以上の信号配線ペア、又は、２対以上の信号配線ペアが前記配線基板の同一面に平行に形成されている場合において、各配線ペアを構成する第１、第２の配線との幅方向の中心間距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ＞２ａとされていることを特徴とする請求項１又は２記載の電子装置。
【請求項４】前記電源配線ペア及び前記１対以上の信号配線ペア、又は、２対以上の信号配線ペアを構成する第１、第２の配線が前記配線基板を挟んで形成されている場合において、前記配線基板の厚みをｔ、前記第１、第２の配線の幅をｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とされていることを特徴とする請求項１又は２記載の電子装置。
【請求項５】前記差動ドライバは、オン抵抗を前記信号配線ペアの特性インピーダンスと同一とされていることを特徴とする請求項１、２、３又は４記載の電子装置。
【請求項６】前記信号配線ペアを構成する第１、第２の信号配線の終端間に終端抵抗が接続されていることを特徴とする請求項１、２、３、４又は５記載の電子装置。
【請求項７】前記差動ドライバはスリーステート差動ドライバであり、前記集積回路チップは、第１、第２の信号入力端子を前記信号配線ペアを構成する第１、第２の信号配線に接続された高入力インピーダンスの差動レシーバを有していることを特徴とする請求項６記載の電子装置。
【請求項８】前記集積回路チップは、前記１個以上の差動ドライバに前記第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続していることを特徴とする請求項１、２、３、４、５、６又は７記載の電子装置。
【請求項９】前記第１のコンデンサは、電源用パッドの下層に形成されていることを特徴とする請求項８記載の電子装置。
【請求項１０】前記集積回路チップの近傍の前記電源配線ペアを構成する第１、第２の電源配線間に第２のコンデンサを接続していることを特徴とする請求項８又は９記載の電子装置。
【請求項１１】前記第２のコンデンサは、前記第１のコンデンサから前記信号配線ペアの長さの１０分の１以下の距離にある前記第１、第２の電源配線間に接続され、容量を前記第１のコンデンサの５倍以上とされていることを特徴とする請求項１０記載の電子装置。
【請求項１２】前記集積回路チップは、前記１個以上の差動ドライバに前記第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線を等長平行配線とされていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の電子装置。
【請求項１３】１本以上の信号配線を有する配線基板に、前記１本以上の信号配線に非差動送信デジタル信号を出力する１個以上のドライバを有する集積回路チップを搭載してなる電子装置において、前記集積回路チップは、前記１個以上のドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続していることを特徴とする電子装置。
【請求項１４】前記第１のコンデンサは、電源用パッドの下層に形成されていることを特徴とする請求項１３記載の電子装置。
【請求項１５】前記集積回路チップの近傍の前記第１、第２の電源配線間に第２のコンデンサを接続していることを特徴とする請求項１３又は１４記載の電子装置。
【請求項１６】前記第２のコンデンサは、前記第１のコンデンサから前記信号配線の長さの１０分の１以下の距離にある第１、第２の電源配線間に接続され、容量を前記第１のコンデンサの５倍以上とされていることを特徴とする請求項１５記載の電子装置。
【請求項１７】前記差動ドライバ又はドライバの出力側に送信デジタル信号の第３高調波以上をカットするローパスフィルタが挿入されていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５又は１６記載の電子装置。
【請求項１８】電源配線に前記ローパスフィルタの特性と同一特性のローパスフィルタを挿入させていることを特徴とする請求項１７記載の電子装置。
【請求項１９】前記信号配線に平行して結合器からなる受信部を備えていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７又は１８記載の電子装置。
【請求項２０】第１面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定部分で前記第１面と対向する第２面に折り返して前記第２面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する配線基板に、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号配線に接続して前記ＣＰＵ搭載領域に搭載されていると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されていることを特徴とする電子装置。
【請求項２１】対向する第１、第２の配線基板を有し、前記第１の配線基板の前記第２の配線基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で前記第２の配線基板の前記第１の配線基板との対向面に折り返して前記第２の配線基板の前記第１の配線基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群からなる１対の配線基板を有し、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号端子に接続して前記ＣＰＵ搭載領域に搭載されていると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されていることを特徴とする電子装置。
【請求項２２】対向する第１、第２の半導体基板を有し、前記第１の半導体基板の前記第２の半導体基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で前記第２の半導体基板の前記第１の半導体基板との対向面に折り返して前記第２の半導体基板の前記第１の半導体基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する１対の半導体基板を有し、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号端子に接続させて前記ＣＰＵ形成領域に形成されると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続させて形成されていることを特徴とする電子装置。
【請求項２３】前記第１、第２、第３及び第４の信号配線群の信号配線は、相補送信デジタル信号を伝送する信号配線ペアを構成していることを特徴とする請求項２０、２１又は２２記載の電子装置。
【請求項２４】前記ＣＰＵ及び前記メモリに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有していることを特徴とする請求項２３記載の電子装置。
【請求項１】等長平行配線とされた第１、第２の信号配線からなる１対以上の信号配線ペアを有する配線基板に、前記１対以上の信号配線ペアの第１、第２の信号配線に送信デジタル信号を相補信号化してなる相補送信デジタル信号を出力する１個以上の差動ドライバを有する集積回路チップを搭載してなる電子装置において、前記配線基板は、前記１個以上の差動ドライバに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有していることを特徴とする電子装置。
【請求項２】前記信号配線ペアの特性インピーダンスをＺ０、前記信号配線ペアの数をｎ、前記電源配線ペアの特性インピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ又はＺ０／ｎに可能な限り近い値とされていることを特徴とする請求項１記載の電子装置。
【請求項３】前記電源配線ペア及び前記１対以上の信号配線ペア、又は、２対以上の信号配線ペアが前記配線基板の同一面に平行に形成されている場合において、各配線ペアを構成する第１、第２の配線との幅方向の中心間距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ＞２ａとされていることを特徴とする請求項１又は２記載の電子装置。
【請求項４】前記電源配線ペア及び前記１対以上の信号配線ペア、又は、２対以上の信号配線ペアを構成する第１、第２の配線が前記配線基板を挟んで形成されている場合において、前記配線基板の厚みをｔ、前記第１、第２の配線の幅をｃ、隣接する配線ペアとの間隔をｓとすると、ｓ／（ｔ＋ｃ）＞２とされていることを特徴とする請求項１又は２記載の電子装置。
【請求項５】前記差動ドライバは、オン抵抗を前記信号配線ペアの特性インピーダンスと同一とされていることを特徴とする請求項１、２、３又は４記載の電子装置。
【請求項６】前記信号配線ペアを構成する第１、第２の信号配線の終端間に終端抵抗が接続されていることを特徴とする請求項１、２、３、４又は５記載の電子装置。
【請求項７】前記差動ドライバはスリーステート差動ドライバであり、前記集積回路チップは、第１、第２の信号入力端子を前記信号配線ペアを構成する第１、第２の信号配線に接続された高入力インピーダンスの差動レシーバを有していることを特徴とする請求項６記載の電子装置。
【請求項８】前記集積回路チップは、前記１個以上の差動ドライバに前記第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続していることを特徴とする請求項１、２、３、４、５、６又は７記載の電子装置。
【請求項９】前記第１のコンデンサは、電源用パッドの下層に形成されていることを特徴とする請求項８記載の電子装置。
【請求項１０】前記集積回路チップの近傍の前記電源配線ペアを構成する第１、第２の電源配線間に第２のコンデンサを接続していることを特徴とする請求項８又は９記載の電子装置。
【請求項１１】前記第２のコンデンサは、前記第１のコンデンサから前記信号配線ペアの長さの１０分の１以下の距離にある前記第１、第２の電源配線間に接続され、容量を前記第１のコンデンサの５倍以上とされていることを特徴とする請求項１０記載の電子装置。
【請求項１２】前記集積回路チップは、前記１個以上の差動ドライバに前記第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線を等長平行配線とされていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の電子装置。
【請求項１３】１本以上の信号配線を有する配線基板に、前記１本以上の信号配線に非差動送信デジタル信号を出力する１個以上のドライバを有する集積回路チップを搭載してなる電子装置において、前記集積回路チップは、前記１個以上のドライバに第１、第２の電源電圧を供給するチップ内の第１、第２の電源配線間に第１のコンデンサを接続していることを特徴とする電子装置。
【請求項１４】前記第１のコンデンサは、電源用パッドの下層に形成されていることを特徴とする請求項１３記載の電子装置。
【請求項１５】前記集積回路チップの近傍の前記第１、第２の電源配線間に第２のコンデンサを接続していることを特徴とする請求項１３又は１４記載の電子装置。
【請求項１６】前記第２のコンデンサは、前記第１のコンデンサから前記信号配線の長さの１０分の１以下の距離にある第１、第２の電源配線間に接続され、容量を前記第１のコンデンサの５倍以上とされていることを特徴とする請求項１５記載の電子装置。
【請求項１７】前記差動ドライバ又はドライバの出力側に送信デジタル信号の第３高調波以上をカットするローパスフィルタが挿入されていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５又は１６記載の電子装置。
【請求項１８】電源配線に前記ローパスフィルタの特性と同一特性のローパスフィルタを挿入させていることを特徴とする請求項１７記載の電子装置。
【請求項１９】前記信号配線に平行して結合器からなる受信部を備えていることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７又は１８記載の電子装置。
【請求項２０】第１面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定部分で前記第１面と対向する第２面に折り返して前記第２面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する配線基板に、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号配線に接続して前記ＣＰＵ搭載領域に搭載されていると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されていることを特徴とする電子装置。
【請求項２１】対向する第１、第２の配線基板を有し、前記第１の配線基板の前記第２の配線基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で前記第２の配線基板の前記第１の配線基板との対向面に折り返して前記第２の配線基板の前記第１の配線基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群からなる１対の配線基板を有し、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号端子に接続して前記ＣＰＵ搭載領域に搭載されていると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続して搭載されていることを特徴とする電子装置。
【請求項２２】対向する第１、第２の半導体基板を有し、前記第１の半導体基板の前記第２の半導体基板との対向面の中央部に設定されたＣＰＵ搭載領域の各辺から四方に延び、所定の部分で前記第２の半導体基板の前記第１の半導体基板との対向面に折り返して前記第２の半導体基板の前記第１の半導体基板との対向面を中央部に向けて延びる等長平行配線とされた同数の信号配線からなる第１、第２、第３及び第４の信号配線群を有する１対の半導体基板を有し、ＣＰＵがその信号端子を前記第１、第２、第３及び第４の信号配線群の信号端子に接続させて前記ＣＰＵ形成領域に形成されると共に、前記第１、第２、第３及び第４の信号配線群の前記ＣＰＵの信号端子接続箇所から同一距離部分に同一品種のメモリがそれぞれその信号端子を第１、第２、第３又は第４の信号配線群の信号配線に接続させて形成されていることを特徴とする電子装置。
【請求項２３】前記第１、第２、第３及び第４の信号配線群の信号配線は、相補送信デジタル信号を伝送する信号配線ペアを構成していることを特徴とする請求項２０、２１又は２２記載の電子装置。
【請求項２４】前記ＣＰＵ及び前記メモリに第１、第２の電源電圧を供給する等長平行配線とされた第１、第２の電源配線からなる電源配線ペアを有していることを特徴とする請求項２３記載の電子装置。
【図１】
【図２】
【図１０】
【図１２】
【図３９】
【図３】
【図４】
【図５】
【図１３】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１４】
【図１５】
【図１６】
【図１８】
【図２３】
【図３４】
【図１７】
【図１９】
【図２０】
【図３８】
【図２１】
【図２２】
【図２４】
【図４１】
【図４３】
【図２５】
【図２６】
【図２７】
【図４５】
【図４７】
【図２８】
【図２９】
【図３０】
【図３７】
【図３１】
【図３２】
【図３３】
【図３５】
【図３６】
【図４０】
【図４２】
【図４４】
【図４６】
【図４８】
【図２】
【図１０】
【図１２】
【図３９】
【図３】
【図４】
【図５】
【図１３】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１４】
【図１５】
【図１６】
【図１８】
【図２３】
【図３４】
【図１７】
【図１９】
【図２０】
【図３８】
【図２１】
【図２２】
【図２４】
【図４１】
【図４３】
【図２５】
【図２６】
【図２７】
【図４５】
【図４７】
【図２８】
【図２９】
【図３０】
【図３７】
【図３１】
【図３２】
【図３３】
【図３５】
【図３６】
【図４０】
【図４２】
【図４４】
【図４６】
【図４８】
【公開番号】特開平１１−２８４１２６
【公開日】平成１１年（１９９９）１０月１５日
【国際特許分類】
【出願番号】特願平１０−８７４５７
【出願日】平成１０年（１９９８）３月３１日
【出願人】（５９８０４２６３３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【公開日】平成１１年（１９９９）１０月１５日
【国際特許分類】
【出願日】平成１０年（１９９８）３月３１日
【出願人】（５９８０４２６３３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
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