電気光学装置及び電子機器
【課題】左右の額縁バランスの向上と額縁領域の縮小化を実現可能な液晶表示装置及び電子機器を提供する。
【解決手段】走査線１１２に対して所定の順番で選択電圧（走査信号Ｙ）を供給する走査線駆動回路２０Ａ，２０Ｂを、走査線１１２の両端側にそれぞれ配置する。そして、複数の走査線１１２を、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に、１本または複数本毎に交互に接続する。これにより、走査線駆動回路を表示パネルの両側にバランス良く配置することができると共に、片側の回路面積を縮小し狭額縁化を実現することができる。
【解決手段】走査線１１２に対して所定の順番で選択電圧（走査信号Ｙ）を供給する走査線駆動回路２０Ａ，２０Ｂを、走査線１１２の両端側にそれぞれ配置する。そして、複数の走査線１１２を、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に、１本または複数本毎に交互に接続する。これにより、走査線駆動回路を表示パネルの両側にバランス良く配置することができると共に、片側の回路面積を縮小し狭額縁化を実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、及び電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来、画像を表示する表示装置として、液晶表示装置などの電気光学装置が広く用いられている。液晶表示装置は、素子基板と、この素子基板に対向配置された対向基板と、素子基板と対向基板との間に設けられた液晶とを備える。
このような液晶表示装置として、電圧ＶＣＯＭＬおよび電圧ＶＣＯＭＨを交互に共通電極に供給する制御回路と、選択電圧を複数の走査線に順次供給する走査線駆動回路と、走査線が選択された際に、電圧ＶＣＯＭＬよりも電位の高い正極性の画像信号と、電圧ＶＣＯＭＨよりも電位の低い負極性の画像信号と、を交互に複数のデータ線に供給するデータ線駆動回路とを備えるというものが知られている（例えば、特許文献１参照）。
【０００３】
ここでは、共通電極を一水平ライン毎に分割し、共通電極毎に制御回路から電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨを供給する、所謂、共通電極分割駆動（ＣＯＭ分割駆動）を行っている。このＣＯＭ分割駆動を採用することにより、表示品位の低下を抑制することができる。
また、走査線駆動回路とデータ線駆動回路とが素子基板に配置されたものの一例として、特許文献２に記載の液晶表示装置がある。
【特許文献１】特開２００８−３３２４７号公報
【特許文献２】特開２００６−２７６７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年、上記のような液晶表示装置の電子機器への搭載を考慮して、電子機器の表示部の額縁領域を狭くすることが要求されている。
しかしながら、上記特許文献１に記載の液晶表示装置のようにＣＯＭ分割駆動方式を採用する場合、このＣＯＭ分割駆動ドライバは、クロストーク対策のために表示パネルの左右両側に配置するのが一般的であり、表示パネルの狭額化が困難である。
【０００５】
また、上記特許文献２に記載の液晶表示装置のように、走査線駆動回路は片側にのみ配置するのが一般的であり、表示パネルの左右額縁のバランスが悪い。さらに、ＣＯＭ分割駆動ドライバを搭載しない場合であっても、電子機器への搭載を考慮すると左右額縁の均等化が要望されるが、左右額縁の均等化を図ろうとすると額縁領域の大きくなってしまうと共に、走査線駆動回路を配置していない側のスペースが無駄になる。
そこで、本発明は、左右の額縁領域のバランス向上と額縁領域の縮小化を実現可能な電気光学装置及び電子機器を提供することを課題としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える電気光学装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路を備え、前記走査線駆動回路は、前記走査線の一端側に配置される第１の走査線駆動回路と、前記走査線の他端側に配置される第２の走査線駆動回路とで構成され、前記第１の走査線駆動回路は、一の前記走査線に前記選択電圧を供給し、前記第２の走査線駆動回路は、他の一の前記走査線に前記選択電圧を供給することを特徴としている。
【０００７】
このように、走査線駆動回路を走査線の両端側に配置することで、走査線駆動回路を表示パネルの両側に配置することができ、額縁領域のバランスを向上させることができる。また、片側のみに走査線駆動回路を配置した場合と比較して、一方の走査線駆動回路におけるドライバの数を削減し、回路面積を小さくすることができるので、結果として額縁領域の縮小化を図ることができる。
【０００８】
また、本発明に係る電気光学装置は、上記において、前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記複数の走査線のそれぞれに対応して設けられたシフトレジスタを備え、前記第１の走査線駆動回路に属する前記シフトレジスタと前記第２の走査線駆動回路に属するシフトレジスタとの間の信号の供給は、前記走査線を介して行われることを特徴としている。
これにより、走査線が断線している場合にスキャンが停止する構成とすることができ、走査線の断線チェックを行うことができる。
【０００９】
また、本発明に係る電気光学装置は、上記において、前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、１本毎に交互に接続されていることを特徴としている。
これにより、片側のみに走査線駆動回路を配置した場合と比較して、一方の走査線駆動回路におけるドライバの数を半分、すなわち回路面積を半分とすることができ、より効果的に額縁領域の縮小化を図ることができる。
また、走査線駆動回路のドライバを表示領域の両側にバランス良く配置することができ、無駄なスペースを無くした構成とすることができる。
【００１０】
さらに、本発明に係る電気光学装置は、上記において、前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、複数本毎に交互に接続されていることを特徴としている。
例えば、走査線駆動回路を、自身に接続された走査線に対応する複数段のフリップフロップを有するシフトレジスタを備えた構成とし、一方の走査線駆動回路に属するシフトレジスタの出力パルスを、他方の走査線駆動回路に属するフリップフロップに走査線を介して入力する場合、フリップフロップのセットタイミングやリセットタイミングに遅延が生じ、表示不良を起こす可能性がある。
【００１１】
したがって、上記のように隣接する複数の走査線を同一の走査線駆動回路に接続することで、この隣接した走査線に対応する複数のフリップフロップ間で、上記遅延が生じるのを防止することができ、表示不良の発生を抑制することができる。
また、本発明に係る電気光学装置は、上記において、前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、前記シフトレジスタは、前記走査線を介して、前段のシフトレジスタの前記リセット・セット型フリップフロップにリセット信号を供給することを特徴としている。
これにより、自段の出力パルスを前段のフリップフロップのリセット信号とすることができるので、当該前段のフリップフロップを適正なタイミングでリセット状態とすることができる。
【００１２】
さらに、本発明に係る電気光学装置は、上記において、前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、前記シフトレジスタは、前記走査線を介して、後段のシフトレジスタの前記リセット・セット型フリップフロップにセット信号を供給することを特徴としている。
これにより、自段の出力パルスを後段のフリップフロップのセット信号とすることができるので、当該後段のフリップフロップを適正なタイミングでセット状態とすることができる。
さらにまた、本発明に係る電気光学装置は、上記において、前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、互いにＨレベルの期間が重ならない位相を有する垂直クロック信号がそれぞれに入力されていることを特徴としている。
【００１３】
これにより、隣接するシフトレジスタから出力される出力パルスが重ならないようにすることができる。
また、本発明に係る電気光学装置は、上記において、前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、前記共通電極は複数に分割されており、前記走査線の両端側にそれぞれ配置され、第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を、前記共通電極の両側から当該共通電極に供給する制御回路を備えることを特徴としている。
【００１４】
具体的な制御例としては、制御回路により第１電圧を共通電極に供給した後に、選択電圧を走査線に供給し、さらに正極性の画像信号をデータ線に供給する。また、制御回路により第２電圧を共通電極に供給した後に、選択電圧を走査線に供給し、さらに負極性の画像信号をデータ線に供給する。
これにより、第１電圧と第２電圧とを１水平ライン毎に交互に共通電極に供給すると共に、これら共通電極の電圧に対して、正極性の画像信号と負極性の画像信号とを１水平ライン毎に交互に供給することができる。これにより、画素間のフリッカを相殺し、表示品位の低下をさらに抑制することができる。
さらに、本発明に係る電子機器は、上記の何れかの電気光学装置を備えることを特徴としている。
これにより、走査線駆動回路を表示領域の両側にバランス良く配置して、表示パネルの狭額縁化を実現した電子機器とすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、第１の実施形態における電気光学装置としての液晶表示装置１０の構成を示すブロック図である。
液晶表示装置１０は、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える。この液晶表示装置１０は、図１に示すように、表示領域１００を有しており、この表示領域１００の周囲に、走査線駆動回路２０Ａ，２０Ｂ、データ線駆動回路３０、共通電極駆動回路４０が配置されている。
液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。
【００１６】
液晶パネルが有する表示領域１００には、複数の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素電極１１８と、この画素電極１１８に対向して設けられた共通電極１０８と、蓄積容量１３０とを有する。
各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素電極１１８に接続されている。
【００１７】
また、共通電極１０８は、走査線１１２に対応して１水平ライン毎に分割されている。１水平ライン毎に分割された複数の共通電極１０８は、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなり、走査線１１２に沿って設けられている。そして、これら共通電極１０８には、共通電極駆動回路４０から電圧ＶＣＯＭＬ（第１電圧）と、この電圧ＶＣＯＭＬよりも電位の高い電圧ＶＣＯＭＨ（第２電圧）とが、コモン信号Ｚとして交互に供給されるようになっている。なお、共通電極１０８は、ＩＴＯ（Indium Tin Oxide）等の透明導電材料からなるため、抵抗を低減するために走査線１１２と同じ材料からなる共通電極配線を分割された複数の共通電極１０８毎に設け、接続してもよい。
【００１８】
画素容量１２０は、画素電極１１８と共通電極１０８とで誘電体の一種である液晶を挟持しており、画素電極１１８と共通電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
本実施形態では、画素電極１１８と共通電極１０８とは同一基板（素子基板）上に形成されており、液晶表示装置１０の液晶は横電界駆動方式のＦＦＳ（Fringe Field Switching）モードで動作するものとする。
走査線駆動回路２０Ａ，２０Ｂは、１フレームの期間にわたって選択電圧に相当する走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０を、それぞれ１、２、３、…、３２０行目の走査線１１２に供給するものである。すなわち、走査線駆動回路２０Ａ，２０Ｂは、走査線１１２を１、２、３、…、３２０行目という順番で選択すると共に、選択した走査線１１２に接続されたＴＦＴ１１６をすべてオン状態（導通状態）とする。
【００１９】
本実施形態では、この走査線駆動回路２０Ａ，２０Ｂを、表示領域１００の左右両側（走査線１１２の両端側）にそれぞれ配置し、走査線１１２を走査線駆動回路２０Ａと２０Ｂとに所定本数ずつ（ここでは１６０本ずつ）接続する。
また、データ線駆動回路３０は、走査線駆動回路３０により選択される走査線１１２に位置する画素１１０の表示階調に応じた電圧であるデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、１、２、３、…、２４０列目のデータ線１１４にそれぞれ供給するものである。
ここで、データ線駆動回路３０は、共通電極１０８の電圧よりも電位の高い正極性のデータ信号をデータ線１１４に供給して、この正極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む正極性書込と、共通電極１０８の電圧よりも電位の低い負極性のデータ信号をデータ線１１４に供給して、この負極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む負極性書込とを、１水平ライン毎に交互に行う。
【００２０】
共通電極駆動回路４０は、クロストーク対策のために表示領域１００の左右両側（共通電極１０８の両端側、且つ走査線駆動回路２０Ａ，２０Ｂの内側）に配置されている。この共通電極駆動回路４０は、各共通電極１０８にそれぞれ対応して設けられる単位制御回路Ｐ１〜Ｐ３２０を備え、各共通電極１０８にコモン信号Ｚ１〜Ｚ３２０として、電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨをそれぞれ供給する。
ここでは、ｎ行目の走査線１１２に走査信号Ｙｎが供給される前に、ｎ行目の共通電極１０８にコモン信号Ｚｎを供給するものとする。
【００２１】
以上のように構成された液晶表示装置１０の基本動作は次のようになる。
まず、共通電極駆動回路４０から共通電極１０８に、コモン信号Ｚとして電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択的に供給する。
具体的には、各共通電極１０８には、１フレーム期間毎に、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとが交互に供給される。例えば、ある１フレーム期間において、ｐ行目（ｐは、１≦ｐ≦３２０を満たす整数）の共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間では、共通電極１０８ｐに電圧ＶＣＯＭＨを供給する。
また、隣接する共通電極１０８には、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の共通電極１０８（ｐ−１）と（ｐ＋１）行目の共通電極１０８（ｐ＋１）とには、電圧ＶＣＯＭＨを供給する。
【００２２】
次に、走査線駆動回路２０Ａ，２０Ｂから３２０行の走査線１１２に走査信号Ｙ１〜Ｙ３２０を順次供給することで、各走査線１１２に接続された全てのＴＦＴ１１６を順次オン状態にして、各走査線１１２に係る全ての画素１１０を順次選択する。
次に、これら画素１１０の選択に同期して、共通電極１０８の電圧に応じて、データ線駆動回路３０からデータ線１１４に、正極性の画像信号と負極性の画像信号とを、１水平ライン毎に交互に供給する。
具体的には、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合には、正極性の画像信号をデータ線１１４に供給する。一方、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｐに電圧ＶＣＯＭＨを供給した場合には、負極性の画像信号をデータ線１１４に供給する。
【００２３】
すると、走査線駆動回路２０Ａ又は２０Ｂで選択した全ての画素１１０に、データ線駆動回路３０からデータ線１１４およびオン状態のＴＦＴ１１６を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極１１８に書き込まれる。これにより、画素電極１１８と共通電極１０８との間に電位差が生じて、駆動電圧が液晶に印加される。
このように、共通電極駆動回路４０により電圧ＶＣＯＭＬを共通電極１０８に供給した後に、走査線駆動回路２０Ａ又は２０Ｂにより走査信号Ｙを走査線１１２に供給し、その後データ線駆動回路３０により正極性の画像信号をデータ線１１４に供給する。また、共通電極駆動回路４０により電圧ＶＣＯＭＨを共通電極１０８に供給した後に、走査線駆動回路２０Ａ又は２０Ｂにより走査信号Ｙを走査線１１２に供給し、その後データ線駆動回路３０により負極性の画像信号をデータ線１１４に供給する。
【００２４】
これにより、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを１水平ライン毎に交互に共通電極１０８に供給すると共に、これら共通電極１０８の電圧に対して、正極性の画像信号と負極性の画像信号とを１水平ライン毎に交互に供給するので、画素間のフリッカを相殺し、表示品位の低下をさらに抑制することができる。
なお、図１において、走査線駆動回路２０Ａが第１の走査線駆動回路に対応し、走査線駆動回路２０Ｂが第２の走査線駆動回路に対応し、共通電極駆動回路４０が制御回路に対応している。
【００２５】
次に、走査線駆動回路２０Ａ，２０Ｂの構成について説明する。
走査線駆動回路２０Ａと２０Ｂとの選択電圧（走査信号）の出力端には、走査線１１２が１本ずつ交互に接続されている。具体的には、奇数行目の走査線１１２が走査線駆動回路２０Ａの選択電圧の出力端に接続され、偶数行目の走査線１１２が走査線駆動回路２０Ｂの選択電圧の出力端に接続された構成となっている。
そして、走査線駆動回路２０Ａ，２０Ｂは、自身の出力端に接続された複数の走査線１１２に走査信号Ｙをそれぞれ供給するための複数のドライバＧを備える。すなわち、奇数行目の走査線１１２に供給する走査信号を出力するドライバＧ１，Ｇ３，…，Ｇ３１９が走査線駆動回路２０Ａに属し、偶数行目の走査線１１２に供給する走査信号を出力するドライバＧ２，Ｇ４，…，Ｇ３２０が走査線駆動回路２０Ｂに属する。
ここで、ドライバＧは、走査線１１２に対応して設けられたシフトレジスタによって構成されており、シフトレジスタからの出力パルスを、対応する走査線１１２に走査信号Ｙとして供給するようになっている。
【００２６】
図２は、走査線駆動回路２０，２０Ｂの具体的構成を示す図である。なお、ここでは共通電極駆動回路４０の記載を省略している。
走査線駆動回路２０Ａ，２０Ｂには、垂直クロック信号ＣＫＶ１，ＣＫＶ２、スキャン方向切替信号ＵＤ、スタート信号ＳＴおよび初期化信号ＲＳＴが入力される。
ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。
また、スキャン方向切替信号ＵＤは、シフトパルスのシフト方向（スキャン方向）を指示するための信号であり、スタート信号ＳＴは、スキャン開始を指示するための信号である。
【００２７】
走査線駆動回路２０Ａ及び２０Ｂは、自身の出力端に接続された１６０本の走査線１１２に対応する１６０段のドライバＧと１つのダミー段とから構成される１６１段のシフトレジスタをそれぞれ有し、走査線駆動回路２０Ａのシフトレジスタには、垂直クロック信号ＣＫＶ２が入力され、走査線駆動回路２０Ｂのシフトレジスタには、垂直クロック信号ＣＫＶ１が入力される。
各段のシフトレジスタは、それぞれ出力スイッチ２１と、ｎ型トランジスタ２２と、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）２３と、インバータ２４，２５とから構成されている。
ＲＳ−ＦＦ２３は、セット信号Ｓが入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。
【００２８】
これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ２３に対応して設けられた出力スイッチ２１に入力される。また、出力信号／Ｑはｎ型トランジスタ２２にも入力される。
さらに、ＲＳ−ＦＦ２３は、リセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
すなわち、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ−１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ−１）が、（ｎ−１）行目の走査線１１２を介してセット信号Ｓとして入力される。さらに、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ＋１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ＋１）が、（ｎ＋１）行目の走査線１１２を介してリセット信号Ｒとして入力される。
このように、走査線駆動回路２０Ａに属するシフトレジスタと、走査線駆動回路２０Ｂに属するシフトレジスタとの間での信号の供給は、走査線１１２を介して行われる。
【００２９】
図３は、ＲＳ−ＦＦ２３の回路構成を示す図である。
このＲＳ−ＦＦ２３は、図３に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスタＴｒ９、及びインバータ２６，２７を備えた構成となっている。
ここで、インバータ２６及び２７でラッチ回路を構成している。インバータ２６とインバータ２７とは、互いが逆向きに接続されており（インバータ２６の入力端とインバータ２７の出力端とが接続されると共に、インバータ２６の出力端とインバータ２７の入力端とが接続されており）、各ノードＮ１，Ｎ２を相補的なレベルに保持するようになっている。
【００３０】
そして、ＲＳ−ＦＦ２３のラッチ回路のノードＮ１にトランジスタＴｒ１およびＴｒ３のドレインをそれぞれ接続すると共に、ラッチ回路のノードＮ２にトランジスタＴｒ２およびＴｒ４のドレインをそれぞれ接続し、これらトランジスタＴｒ１〜Ｔｒ４に直列にスキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８をそれぞれ接続する。
トランジスタＴｒ５〜Ｔｒ８のソースはそれぞれ負の電源電位に接続されており、これにより、トランジスタＴｒ１〜Ｔｒ４のソースがそれぞれスキャン方向切り替え用トランジスタを介して負の電源電位に接続された構成となっている。
【００３１】
トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、リセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートには、スキャン方向切替信号ＵＤの反転信号であるスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴが印加される。
ここで、スキャン方向切替信号ＵＤ，ＸＵＤは、シフトパルスのスキャン方向を正スキャン（図２の左→右）とする場合にＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとなり、シフトパルスのスキャン方向を逆スキャン（図２の右→左）とする場合にＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとなる信号である。
【００３２】
ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルであるとき、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオン状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオフ状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ２のみとなり、ラッチ回路のノードＮ２の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ３のみとなり、ラッチ回路のノードＮ１の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。
【００３３】
一方、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルであるときには、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオフ状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオン状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ１のみとなり、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでリセット信号Ｒ＝Ｈレベルの場合と同様の動作を行うことになる。
【００３４】
その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ４のみとなり、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでセット信号Ｓ＝Ｈレベルの場合と同様の動作を行うことになる。
【００３５】
このように、スキャン方向切替信号ＵＤ，ＸＵＤの電位を制御することで、ラッチ回路への入力の向きを切り替えることができ、シフトパルスのスキャン方向の制御が可能となる。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図３のセット端子がリセット端子となり、リセット端子がセット端子として機能することになる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートに入力されるリセット信号Ｒがセット信号Ｓとして機能し、トランジスタＴｒ１及びＴｒ２のゲートに入力されるセット信号Ｓがリセット信号Ｒとして機能することになる。
また、このＲＳ−ＦＦ２３は、ＲＳＴ＝ＨレベルとすることでトランジスタＴｒ９を導通状態とし、ラッチ回路のノードＮ１をＬレベルに固定することが可能な構成となっている。
【００３６】
このような構成により、ＲＳ−ＦＦ２３は、正スキャン時には、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
一方、逆スキャン時には、リセット端子に入力されるリセット信号Ｒがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、リセット信号Ｒが非アクティブになっても、その出力状態を保持し続け、セット端子に入力されるセット信号Ｓがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、セット信号Ｓが非アクティブになっても、次にリセット信号Ｒがアクティブになるまでその状態を保持し続ける。
【００３７】
出力スイッチ２１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ２４，２５を介して出力パルスＹとして出力される。即ち、出力スイッチ２１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＹが出力されることになる。
一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となって出力スイッチ２１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ２２が導通状態となるため、Ｌレベルとなる出力パルスＹが出力されることになる。
【００３８】
このようにして、走査線駆動回路２０Ａ，２０Ｂのシフトレジスタは、垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて（逆スキャン時には、表示領域１００の最下段の走査線１１２から最上段の走査線１１２に向けて）、出力パルス（走査信号）Ｙを順次出力する。
ここで、ダミー段のシフトレジスタの出力パルスＹｄｕｍｍｙが供給されるダミーの走査線には、ダミー画素が設けられているものとする。なお、ＲＳ−ＦＦ２３を図３に示す回路構成とする場合について説明したが、上述した動作を行うフリップフロップであれば、これに限定されるものではなく、ダミー段を必要としない構成とすることもできる。
ところで、一般的な液晶表示装置の構成として、図４に示すように、走査線駆動回路１０２０を表示領域１００の片側に配置するものが知られている。
【００３９】
図５は、図４の走査線駆動回路１０２０の具体的構成を示す図である。
走査線駆動回路１０２０は、３２０本の走査線１１２に対応する３２０段のドライバＧ１〜Ｇ３２０と２つのダミー段とから構成される３２２段のシフトレジスタを有し、垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段に垂直クロック信号ＣＫＶ２が入力され、偶数段に垂直クロック信号ＣＫＶ１が入力されるようになっている。
また、ＲＳ−ＦＦ１０２３は、前段のシフトレジスタの出力パルスがセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑを出力する。さらに、ＲＳ−ＦＦ１０２３は、次段のシフトレジスタの出力パルスがリセット信号Ｒとして入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
なお、ＲＳ−ＦＦ１０２３の構成は、図３に示すＲＳ−ＦＦ２３の構成と同一である。
【００４０】
図２と図５とを比較しても分かるように、本実施形態のように走査線駆動回路を表示領域１００の両側に配置し、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を１本ずつ交互に接続する構成とすることで、一方の走査線駆動回路２０Ａ（又は２０Ｂ）に属するドライバＧの数を、片側配置の走査線駆動回路１０２０の半分にすることができる。
また、図４の液晶表示装置にあっては、走査線駆動回路１０２０を片側配置しているので、左右の額縁領域の均等化を図ろうとすると、走査線駆動回路１０２０を配置していない側に無駄なスペースが存在してしまう。これに対して、本実施形態では、走査線駆動回路２０Ａ，２０Ｂを表示領域１００の両側にバランス良く配置することができるで、スペースの無駄がない。
【００４１】
このように、上記第１の実施形態では、走査線駆動回路を表示領域の両側にバランス良く配置することができると共に、一方の走査線駆動回路に属するドライバの数を、片側配置の走査線駆動回路の半分にして回路面積を縮小することができるので、表示パネルの狭額化を実現することができる。
また、一方の走査線駆動回路に属するフリップフロップに、他方の走査線駆動回路に属するシフトレジスタの出力パルスを入力する際、走査線を介して当該出力パルスを入力するので、走査線が断線していたらスキャンが停止する構成とすることができ、走査線の断線チェックを行うことができる。
さらに、共通電極を複数に分割し、共通電極毎に異なる電位の電圧を供給するＣＯＭ分割駆動を採用するので、画像の表示品位を向上させることができる。また、ＣＯＭ分割駆動用ドライバを配置することに起因して額縁領域が大きくなる場合であっても、走査線駆動回路を上記の構成とすることで、額縁領域の増大を抑制することができる。
【００４２】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を１本ずつ交互に接続しているのに対し、２本ずつ交互に接続するようにしたものである。
図６は、第２の実施形態における液晶表示装置１０の構成を示すブロック図である。
この第２の実施形態における液晶表示装置１０は、前述した第１の実施形態の液晶表示装置１０において、走査線駆動回路２０Ａ，２０Ｂの構成が異なる点を除いては図１の液晶表示装置１０と同様の構成を有する。したがって、ここでは構成の異なる部分を中心に説明する。
【００４３】
走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端には、走査線１１２が２本ずつ交互に接続されている。すなわち、１，２，５，６，…，３１７，３１８行目の走査線１１２に供給する走査信号を出力するドライバＧ１，Ｇ２，Ｇ５，Ｇ６，…，Ｇ３１７，Ｇ３１８が走査線駆動回路２０Ａに属し、３，４，７，８，…，３１９，３２０行目の走査線１１２に供給する走査信号を出力するドライバＧ３，Ｇ４，Ｇ７，Ｇ８，…，Ｇ３１９，Ｇ３２０が走査線駆動回路２０Ｂに属する。
【００４４】
図７は、第２の実施形態における走査線駆動回路２０Ａ，２０Ｂの具体的構成を示す図である。
この図７において、各シフトレジスタは、前述した第１の実施形態のシフトレジスタと同様の構成を有する。
また、前述した第１の実施形態と同様に、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ−１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ−１）がセット信号Ｓとして入力される。また、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ＋１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ＋１）がリセット信号Ｒとして入力される。
【００４５】
このとき、奇数行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３に入力されるセット信号Ｓは、対向配置された走査線駆動回路に属するシフトレジスタから走査線１１２を介して入力され、リセット信号Ｒは、隣接されたシフトレジスタから走査線１１２介さずに入力される。
また、偶数行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３に入力されるセット信号Ｓは、隣接されたシフトレジスタから走査線１１２を介さずに入力され、リセット信号Ｒは、対向配置された走査線駆動回路に属するシフトレジスタから走査線１１２を介して入力される。
【００４６】
ところで、シフトレジスタの出力パルスを、対向配置された走査線駆動回路に属するシフトレジスタのＲＳ−ＦＦ２３に走査線１１２を介して入力する場合、隣接されたシフトレジスタから走査線１１２を介さずに入力する場合と比較して、ＲＳ−ＦＦ２３への出力パルスの入力タイミングに遅延が生じる。このように出力パルスの入力タイミングにずれが生じると、ＲＳ−ＦＦ２３のセットタイミング及びリセットタイミングにずれが生じ、表示不良を発生させるおそれがある。
これに対して、本実施形態では、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に、走査線１１２を２本ずつ交互に接続するので、各ＲＳ−ＦＦ２３のセット信号Ｓ又はリセット信号Ｒを、隣接されたシフトレジスタから走査線１１２を介さずに入力することができる。
【００４７】
このように、隣接する２本の走査線を同一の走査線駆動回路の選択電圧の出力端に接続することで、この隣接した走査線に対応する２つのフリップフロップ間で、上記遅延が生じるのを防止することができ、表示不良の発生を抑制することができる。
なお、上記第２の実施形態においては、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を２本毎に交互に接続する場合について説明したが、３本以上とすることもできる。
また、上記各実施形態においては、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を一定の本数毎に交互に接続する場合について説明したが、異なる本数毎に交互に接続するようにしてもよい。
【００４８】
さらに、上記各実施形態においては、共通電極を複数に分割し、共通電極毎に第１電圧又は第２電圧を供給するＣＯＭ分割駆動を採用する場合について説明したが、ＣＯＭ分割駆動を行わない（共通電極を分割しない）構成としてもよい。
また、上記各実施形態においては、液晶の駆動方式としてＦＦＳ方式を採用する場合について説明したが、ＴＮ方式やＩＰＳ方式等を採用することもできる。
さらにまた、上記各実施形態においては、本発明を、液晶表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。
また、上記各実施形態の電気光学装置は、電子機器に搭載される表示装置として用いることができる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話機、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態における液晶表示装置の構成を示すブロック図ある。
【図２】第１の実施形態における走査線駆動回路の具体的構成を示す図である。
【図３】ＲＳ−ＦＦの回路構成を示す図である。
【図４】一般的な液晶表示装置の構成を示す図である。
【図５】図４の走査線駆動回路の具体的構成を示す図である。
【図６】第２の実施形態における液晶表示装置の構成を示すブロック図ある。
【図７】第２の実施形態における走査線駆動回路の具体的構成を示す図である。である。
【符号の説明】
【００５０】
１０…液晶表示装置、２０Ａ，２０Ｂ…走査線駆動回路、２１…出力スイッチ、２２…ｎ型トランジスタ、２３…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、２４，２５…インバータ、２６，２７…インバータ、３０…データ線駆動回路、４０…共通電極駆動回路、１００…表示領域、１０８…共通電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量、Ｐ…単位制御回路
【技術分野】
【０００１】
本発明は、電気光学装置、及び電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来、画像を表示する表示装置として、液晶表示装置などの電気光学装置が広く用いられている。液晶表示装置は、素子基板と、この素子基板に対向配置された対向基板と、素子基板と対向基板との間に設けられた液晶とを備える。
このような液晶表示装置として、電圧ＶＣＯＭＬおよび電圧ＶＣＯＭＨを交互に共通電極に供給する制御回路と、選択電圧を複数の走査線に順次供給する走査線駆動回路と、走査線が選択された際に、電圧ＶＣＯＭＬよりも電位の高い正極性の画像信号と、電圧ＶＣＯＭＨよりも電位の低い負極性の画像信号と、を交互に複数のデータ線に供給するデータ線駆動回路とを備えるというものが知られている（例えば、特許文献１参照）。
【０００３】
ここでは、共通電極を一水平ライン毎に分割し、共通電極毎に制御回路から電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨを供給する、所謂、共通電極分割駆動（ＣＯＭ分割駆動）を行っている。このＣＯＭ分割駆動を採用することにより、表示品位の低下を抑制することができる。
また、走査線駆動回路とデータ線駆動回路とが素子基板に配置されたものの一例として、特許文献２に記載の液晶表示装置がある。
【特許文献１】特開２００８−３３２４７号公報
【特許文献２】特開２００６−２７６７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年、上記のような液晶表示装置の電子機器への搭載を考慮して、電子機器の表示部の額縁領域を狭くすることが要求されている。
しかしながら、上記特許文献１に記載の液晶表示装置のようにＣＯＭ分割駆動方式を採用する場合、このＣＯＭ分割駆動ドライバは、クロストーク対策のために表示パネルの左右両側に配置するのが一般的であり、表示パネルの狭額化が困難である。
【０００５】
また、上記特許文献２に記載の液晶表示装置のように、走査線駆動回路は片側にのみ配置するのが一般的であり、表示パネルの左右額縁のバランスが悪い。さらに、ＣＯＭ分割駆動ドライバを搭載しない場合であっても、電子機器への搭載を考慮すると左右額縁の均等化が要望されるが、左右額縁の均等化を図ろうとすると額縁領域の大きくなってしまうと共に、走査線駆動回路を配置していない側のスペースが無駄になる。
そこで、本発明は、左右の額縁領域のバランス向上と額縁領域の縮小化を実現可能な電気光学装置及び電子機器を提供することを課題としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える電気光学装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路を備え、前記走査線駆動回路は、前記走査線の一端側に配置される第１の走査線駆動回路と、前記走査線の他端側に配置される第２の走査線駆動回路とで構成され、前記第１の走査線駆動回路は、一の前記走査線に前記選択電圧を供給し、前記第２の走査線駆動回路は、他の一の前記走査線に前記選択電圧を供給することを特徴としている。
【０００７】
このように、走査線駆動回路を走査線の両端側に配置することで、走査線駆動回路を表示パネルの両側に配置することができ、額縁領域のバランスを向上させることができる。また、片側のみに走査線駆動回路を配置した場合と比較して、一方の走査線駆動回路におけるドライバの数を削減し、回路面積を小さくすることができるので、結果として額縁領域の縮小化を図ることができる。
【０００８】
また、本発明に係る電気光学装置は、上記において、前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記複数の走査線のそれぞれに対応して設けられたシフトレジスタを備え、前記第１の走査線駆動回路に属する前記シフトレジスタと前記第２の走査線駆動回路に属するシフトレジスタとの間の信号の供給は、前記走査線を介して行われることを特徴としている。
これにより、走査線が断線している場合にスキャンが停止する構成とすることができ、走査線の断線チェックを行うことができる。
【０００９】
また、本発明に係る電気光学装置は、上記において、前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、１本毎に交互に接続されていることを特徴としている。
これにより、片側のみに走査線駆動回路を配置した場合と比較して、一方の走査線駆動回路におけるドライバの数を半分、すなわち回路面積を半分とすることができ、より効果的に額縁領域の縮小化を図ることができる。
また、走査線駆動回路のドライバを表示領域の両側にバランス良く配置することができ、無駄なスペースを無くした構成とすることができる。
【００１０】
さらに、本発明に係る電気光学装置は、上記において、前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、複数本毎に交互に接続されていることを特徴としている。
例えば、走査線駆動回路を、自身に接続された走査線に対応する複数段のフリップフロップを有するシフトレジスタを備えた構成とし、一方の走査線駆動回路に属するシフトレジスタの出力パルスを、他方の走査線駆動回路に属するフリップフロップに走査線を介して入力する場合、フリップフロップのセットタイミングやリセットタイミングに遅延が生じ、表示不良を起こす可能性がある。
【００１１】
したがって、上記のように隣接する複数の走査線を同一の走査線駆動回路に接続することで、この隣接した走査線に対応する複数のフリップフロップ間で、上記遅延が生じるのを防止することができ、表示不良の発生を抑制することができる。
また、本発明に係る電気光学装置は、上記において、前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、前記シフトレジスタは、前記走査線を介して、前段のシフトレジスタの前記リセット・セット型フリップフロップにリセット信号を供給することを特徴としている。
これにより、自段の出力パルスを前段のフリップフロップのリセット信号とすることができるので、当該前段のフリップフロップを適正なタイミングでリセット状態とすることができる。
【００１２】
さらに、本発明に係る電気光学装置は、上記において、前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、前記シフトレジスタは、前記走査線を介して、後段のシフトレジスタの前記リセット・セット型フリップフロップにセット信号を供給することを特徴としている。
これにより、自段の出力パルスを後段のフリップフロップのセット信号とすることができるので、当該後段のフリップフロップを適正なタイミングでセット状態とすることができる。
さらにまた、本発明に係る電気光学装置は、上記において、前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、互いにＨレベルの期間が重ならない位相を有する垂直クロック信号がそれぞれに入力されていることを特徴としている。
【００１３】
これにより、隣接するシフトレジスタから出力される出力パルスが重ならないようにすることができる。
また、本発明に係る電気光学装置は、上記において、前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、前記共通電極は複数に分割されており、前記走査線の両端側にそれぞれ配置され、第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を、前記共通電極の両側から当該共通電極に供給する制御回路を備えることを特徴としている。
【００１４】
具体的な制御例としては、制御回路により第１電圧を共通電極に供給した後に、選択電圧を走査線に供給し、さらに正極性の画像信号をデータ線に供給する。また、制御回路により第２電圧を共通電極に供給した後に、選択電圧を走査線に供給し、さらに負極性の画像信号をデータ線に供給する。
これにより、第１電圧と第２電圧とを１水平ライン毎に交互に共通電極に供給すると共に、これら共通電極の電圧に対して、正極性の画像信号と負極性の画像信号とを１水平ライン毎に交互に供給することができる。これにより、画素間のフリッカを相殺し、表示品位の低下をさらに抑制することができる。
さらに、本発明に係る電子機器は、上記の何れかの電気光学装置を備えることを特徴としている。
これにより、走査線駆動回路を表示領域の両側にバランス良く配置して、表示パネルの狭額縁化を実現した電子機器とすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、第１の実施形態における電気光学装置としての液晶表示装置１０の構成を示すブロック図である。
液晶表示装置１０は、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える。この液晶表示装置１０は、図１に示すように、表示領域１００を有しており、この表示領域１００の周囲に、走査線駆動回路２０Ａ，２０Ｂ、データ線駆動回路３０、共通電極駆動回路４０が配置されている。
液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。
【００１６】
液晶パネルが有する表示領域１００には、複数の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。
各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素電極１１８と、この画素電極１１８に対向して設けられた共通電極１０８と、蓄積容量１３０とを有する。
各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素電極１１８に接続されている。
【００１７】
また、共通電極１０８は、走査線１１２に対応して１水平ライン毎に分割されている。１水平ライン毎に分割された複数の共通電極１０８は、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなり、走査線１１２に沿って設けられている。そして、これら共通電極１０８には、共通電極駆動回路４０から電圧ＶＣＯＭＬ（第１電圧）と、この電圧ＶＣＯＭＬよりも電位の高い電圧ＶＣＯＭＨ（第２電圧）とが、コモン信号Ｚとして交互に供給されるようになっている。なお、共通電極１０８は、ＩＴＯ（Indium Tin Oxide）等の透明導電材料からなるため、抵抗を低減するために走査線１１２と同じ材料からなる共通電極配線を分割された複数の共通電極１０８毎に設け、接続してもよい。
【００１８】
画素容量１２０は、画素電極１１８と共通電極１０８とで誘電体の一種である液晶を挟持しており、画素電極１１８と共通電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。
本実施形態では、画素電極１１８と共通電極１０８とは同一基板（素子基板）上に形成されており、液晶表示装置１０の液晶は横電界駆動方式のＦＦＳ（Fringe Field Switching）モードで動作するものとする。
走査線駆動回路２０Ａ，２０Ｂは、１フレームの期間にわたって選択電圧に相当する走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０を、それぞれ１、２、３、…、３２０行目の走査線１１２に供給するものである。すなわち、走査線駆動回路２０Ａ，２０Ｂは、走査線１１２を１、２、３、…、３２０行目という順番で選択すると共に、選択した走査線１１２に接続されたＴＦＴ１１６をすべてオン状態（導通状態）とする。
【００１９】
本実施形態では、この走査線駆動回路２０Ａ，２０Ｂを、表示領域１００の左右両側（走査線１１２の両端側）にそれぞれ配置し、走査線１１２を走査線駆動回路２０Ａと２０Ｂとに所定本数ずつ（ここでは１６０本ずつ）接続する。
また、データ線駆動回路３０は、走査線駆動回路３０により選択される走査線１１２に位置する画素１１０の表示階調に応じた電圧であるデータ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０を、１、２、３、…、２４０列目のデータ線１１４にそれぞれ供給するものである。
ここで、データ線駆動回路３０は、共通電極１０８の電圧よりも電位の高い正極性のデータ信号をデータ線１１４に供給して、この正極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む正極性書込と、共通電極１０８の電圧よりも電位の低い負極性のデータ信号をデータ線１１４に供給して、この負極性のデータ信号に基づく画像電圧を画素電極１１８に書き込む負極性書込とを、１水平ライン毎に交互に行う。
【００２０】
共通電極駆動回路４０は、クロストーク対策のために表示領域１００の左右両側（共通電極１０８の両端側、且つ走査線駆動回路２０Ａ，２０Ｂの内側）に配置されている。この共通電極駆動回路４０は、各共通電極１０８にそれぞれ対応して設けられる単位制御回路Ｐ１〜Ｐ３２０を備え、各共通電極１０８にコモン信号Ｚ１〜Ｚ３２０として、電圧ＶＣＯＭＬ又は電圧ＶＣＯＭＨをそれぞれ供給する。
ここでは、ｎ行目の走査線１１２に走査信号Ｙｎが供給される前に、ｎ行目の共通電極１０８にコモン信号Ｚｎを供給するものとする。
【００２１】
以上のように構成された液晶表示装置１０の基本動作は次のようになる。
まず、共通電極駆動回路４０から共通電極１０８に、コモン信号Ｚとして電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを選択的に供給する。
具体的には、各共通電極１０８には、１フレーム期間毎に、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとが交互に供給される。例えば、ある１フレーム期間において、ｐ行目（ｐは、１≦ｐ≦３２０を満たす整数）の共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間では、共通電極１０８ｐに電圧ＶＣＯＭＨを供給する。
また、隣接する共通電極１０８には、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の共通電極１０８（ｐ−１）と（ｐ＋１）行目の共通電極１０８（ｐ＋１）とには、電圧ＶＣＯＭＨを供給する。
【００２２】
次に、走査線駆動回路２０Ａ，２０Ｂから３２０行の走査線１１２に走査信号Ｙ１〜Ｙ３２０を順次供給することで、各走査線１１２に接続された全てのＴＦＴ１１６を順次オン状態にして、各走査線１１２に係る全ての画素１１０を順次選択する。
次に、これら画素１１０の選択に同期して、共通電極１０８の電圧に応じて、データ線駆動回路３０からデータ線１１４に、正極性の画像信号と負極性の画像信号とを、１水平ライン毎に交互に供給する。
具体的には、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｐに電圧ＶＣＯＭＬを供給した場合には、正極性の画像信号をデータ線１１４に供給する。一方、３２０行の共通電極１０８のうち、選択した画素１１０に係る共通電極１０８ｐに電圧ＶＣＯＭＨを供給した場合には、負極性の画像信号をデータ線１１４に供給する。
【００２３】
すると、走査線駆動回路２０Ａ又は２０Ｂで選択した全ての画素１１０に、データ線駆動回路３０からデータ線１１４およびオン状態のＴＦＴ１１６を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極１１８に書き込まれる。これにより、画素電極１１８と共通電極１０８との間に電位差が生じて、駆動電圧が液晶に印加される。
このように、共通電極駆動回路４０により電圧ＶＣＯＭＬを共通電極１０８に供給した後に、走査線駆動回路２０Ａ又は２０Ｂにより走査信号Ｙを走査線１１２に供給し、その後データ線駆動回路３０により正極性の画像信号をデータ線１１４に供給する。また、共通電極駆動回路４０により電圧ＶＣＯＭＨを共通電極１０８に供給した後に、走査線駆動回路２０Ａ又は２０Ｂにより走査信号Ｙを走査線１１２に供給し、その後データ線駆動回路３０により負極性の画像信号をデータ線１１４に供給する。
【００２４】
これにより、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを１水平ライン毎に交互に共通電極１０８に供給すると共に、これら共通電極１０８の電圧に対して、正極性の画像信号と負極性の画像信号とを１水平ライン毎に交互に供給するので、画素間のフリッカを相殺し、表示品位の低下をさらに抑制することができる。
なお、図１において、走査線駆動回路２０Ａが第１の走査線駆動回路に対応し、走査線駆動回路２０Ｂが第２の走査線駆動回路に対応し、共通電極駆動回路４０が制御回路に対応している。
【００２５】
次に、走査線駆動回路２０Ａ，２０Ｂの構成について説明する。
走査線駆動回路２０Ａと２０Ｂとの選択電圧（走査信号）の出力端には、走査線１１２が１本ずつ交互に接続されている。具体的には、奇数行目の走査線１１２が走査線駆動回路２０Ａの選択電圧の出力端に接続され、偶数行目の走査線１１２が走査線駆動回路２０Ｂの選択電圧の出力端に接続された構成となっている。
そして、走査線駆動回路２０Ａ，２０Ｂは、自身の出力端に接続された複数の走査線１１２に走査信号Ｙをそれぞれ供給するための複数のドライバＧを備える。すなわち、奇数行目の走査線１１２に供給する走査信号を出力するドライバＧ１，Ｇ３，…，Ｇ３１９が走査線駆動回路２０Ａに属し、偶数行目の走査線１１２に供給する走査信号を出力するドライバＧ２，Ｇ４，…，Ｇ３２０が走査線駆動回路２０Ｂに属する。
ここで、ドライバＧは、走査線１１２に対応して設けられたシフトレジスタによって構成されており、シフトレジスタからの出力パルスを、対応する走査線１１２に走査信号Ｙとして供給するようになっている。
【００２６】
図２は、走査線駆動回路２０，２０Ｂの具体的構成を示す図である。なお、ここでは共通電極駆動回路４０の記載を省略している。
走査線駆動回路２０Ａ，２０Ｂには、垂直クロック信号ＣＫＶ１，ＣＫＶ２、スキャン方向切替信号ＵＤ、スタート信号ＳＴおよび初期化信号ＲＳＴが入力される。
ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。
また、スキャン方向切替信号ＵＤは、シフトパルスのシフト方向（スキャン方向）を指示するための信号であり、スタート信号ＳＴは、スキャン開始を指示するための信号である。
【００２７】
走査線駆動回路２０Ａ及び２０Ｂは、自身の出力端に接続された１６０本の走査線１１２に対応する１６０段のドライバＧと１つのダミー段とから構成される１６１段のシフトレジスタをそれぞれ有し、走査線駆動回路２０Ａのシフトレジスタには、垂直クロック信号ＣＫＶ２が入力され、走査線駆動回路２０Ｂのシフトレジスタには、垂直クロック信号ＣＫＶ１が入力される。
各段のシフトレジスタは、それぞれ出力スイッチ２１と、ｎ型トランジスタ２２と、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）２３と、インバータ２４，２５とから構成されている。
ＲＳ−ＦＦ２３は、セット信号Ｓが入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。
【００２８】
これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ２３に対応して設けられた出力スイッチ２１に入力される。また、出力信号／Ｑはｎ型トランジスタ２２にも入力される。
さらに、ＲＳ−ＦＦ２３は、リセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
すなわち、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ−１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ−１）が、（ｎ−１）行目の走査線１１２を介してセット信号Ｓとして入力される。さらに、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ＋１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ＋１）が、（ｎ＋１）行目の走査線１１２を介してリセット信号Ｒとして入力される。
このように、走査線駆動回路２０Ａに属するシフトレジスタと、走査線駆動回路２０Ｂに属するシフトレジスタとの間での信号の供給は、走査線１１２を介して行われる。
【００２９】
図３は、ＲＳ−ＦＦ２３の回路構成を示す図である。
このＲＳ−ＦＦ２３は、図３に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、出力ノード安定化用のｎ型トランジスタＴｒ９、及びインバータ２６，２７を備えた構成となっている。
ここで、インバータ２６及び２７でラッチ回路を構成している。インバータ２６とインバータ２７とは、互いが逆向きに接続されており（インバータ２６の入力端とインバータ２７の出力端とが接続されると共に、インバータ２６の出力端とインバータ２７の入力端とが接続されており）、各ノードＮ１，Ｎ２を相補的なレベルに保持するようになっている。
【００３０】
そして、ＲＳ−ＦＦ２３のラッチ回路のノードＮ１にトランジスタＴｒ１およびＴｒ３のドレインをそれぞれ接続すると共に、ラッチ回路のノードＮ２にトランジスタＴｒ２およびＴｒ４のドレインをそれぞれ接続し、これらトランジスタＴｒ１〜Ｔｒ４に直列にスキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８をそれぞれ接続する。
トランジスタＴｒ５〜Ｔｒ８のソースはそれぞれ負の電源電位に接続されており、これにより、トランジスタＴｒ１〜Ｔｒ４のソースがそれぞれスキャン方向切り替え用トランジスタを介して負の電源電位に接続された構成となっている。
【００３１】
トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、リセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートには、スキャン方向切替信号ＵＤの反転信号であるスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴが印加される。
ここで、スキャン方向切替信号ＵＤ，ＸＵＤは、シフトパルスのスキャン方向を正スキャン（図２の左→右）とする場合にＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとなり、シフトパルスのスキャン方向を逆スキャン（図２の右→左）とする場合にＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとなる信号である。
【００３２】
ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルであるとき、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオン状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオフ状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ２のみとなり、ラッチ回路のノードＮ２の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ３のみとなり、ラッチ回路のノードＮ１の電位がＬレベルとなることから、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。
【００３３】
一方、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルであるときには、スキャン方向切り替え用のトランジスタＴｒ５およびＴｒ６がオフ状態、スキャン方向切り替え用のトランジスタＴｒ７およびＴｒ８がオン状態となる。したがって、この状態でセット信号ＳがＨレベルとなると、トランジスタＴｒ１およびＴｒ２が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ１のみとなり、ＲＳ−ＦＦ３４からはＬレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでリセット信号Ｒ＝Ｈレベルの場合と同様の動作を行うことになる。
【００３４】
その後、リセット信号ＲがＨレベルとなると、トランジスタＴｒ３およびＴｒ４が導通状態となるが、負の電源電位が供給されるのはトランジスタＴｒ４のみとなり、ＲＳ−ＦＦ３４からはＨレベルとなる出力信号Ｑが出力される。つまり、このときＲＳ−ＦＦ３４は、上述したＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルでセット信号Ｓ＝Ｈレベルの場合と同様の動作を行うことになる。
【００３５】
このように、スキャン方向切替信号ＵＤ，ＸＵＤの電位を制御することで、ラッチ回路への入力の向きを切り替えることができ、シフトパルスのスキャン方向の制御が可能となる。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図３のセット端子がリセット端子となり、リセット端子がセット端子として機能することになる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートに入力されるリセット信号Ｒがセット信号Ｓとして機能し、トランジスタＴｒ１及びＴｒ２のゲートに入力されるセット信号Ｓがリセット信号Ｒとして機能することになる。
また、このＲＳ−ＦＦ２３は、ＲＳＴ＝ＨレベルとすることでトランジスタＴｒ９を導通状態とし、ラッチ回路のノードＮ１をＬレベルに固定することが可能な構成となっている。
【００３６】
このような構成により、ＲＳ−ＦＦ２３は、正スキャン時には、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。
一方、逆スキャン時には、リセット端子に入力されるリセット信号Ｒがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、リセット信号Ｒが非アクティブになっても、その出力状態を保持し続け、セット端子に入力されるセット信号Ｓがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、セット信号Ｓが非アクティブになっても、次にリセット信号Ｒがアクティブになるまでその状態を保持し続ける。
【００３７】
出力スイッチ２１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ２４，２５を介して出力パルスＹとして出力される。即ち、出力スイッチ２１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＹが出力されることになる。
一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となって出力スイッチ２１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ２２が導通状態となるため、Ｌレベルとなる出力パルスＹが出力されることになる。
【００３８】
このようにして、走査線駆動回路２０Ａ，２０Ｂのシフトレジスタは、垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて（逆スキャン時には、表示領域１００の最下段の走査線１１２から最上段の走査線１１２に向けて）、出力パルス（走査信号）Ｙを順次出力する。
ここで、ダミー段のシフトレジスタの出力パルスＹｄｕｍｍｙが供給されるダミーの走査線には、ダミー画素が設けられているものとする。なお、ＲＳ−ＦＦ２３を図３に示す回路構成とする場合について説明したが、上述した動作を行うフリップフロップであれば、これに限定されるものではなく、ダミー段を必要としない構成とすることもできる。
ところで、一般的な液晶表示装置の構成として、図４に示すように、走査線駆動回路１０２０を表示領域１００の片側に配置するものが知られている。
【００３９】
図５は、図４の走査線駆動回路１０２０の具体的構成を示す図である。
走査線駆動回路１０２０は、３２０本の走査線１１２に対応する３２０段のドライバＧ１〜Ｇ３２０と２つのダミー段とから構成される３２２段のシフトレジスタを有し、垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段に垂直クロック信号ＣＫＶ２が入力され、偶数段に垂直クロック信号ＣＫＶ１が入力されるようになっている。
また、ＲＳ−ＦＦ１０２３は、前段のシフトレジスタの出力パルスがセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑを出力する。さらに、ＲＳ−ＦＦ１０２３は、次段のシフトレジスタの出力パルスがリセット信号Ｒとして入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。
なお、ＲＳ−ＦＦ１０２３の構成は、図３に示すＲＳ−ＦＦ２３の構成と同一である。
【００４０】
図２と図５とを比較しても分かるように、本実施形態のように走査線駆動回路を表示領域１００の両側に配置し、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を１本ずつ交互に接続する構成とすることで、一方の走査線駆動回路２０Ａ（又は２０Ｂ）に属するドライバＧの数を、片側配置の走査線駆動回路１０２０の半分にすることができる。
また、図４の液晶表示装置にあっては、走査線駆動回路１０２０を片側配置しているので、左右の額縁領域の均等化を図ろうとすると、走査線駆動回路１０２０を配置していない側に無駄なスペースが存在してしまう。これに対して、本実施形態では、走査線駆動回路２０Ａ，２０Ｂを表示領域１００の両側にバランス良く配置することができるで、スペースの無駄がない。
【００４１】
このように、上記第１の実施形態では、走査線駆動回路を表示領域の両側にバランス良く配置することができると共に、一方の走査線駆動回路に属するドライバの数を、片側配置の走査線駆動回路の半分にして回路面積を縮小することができるので、表示パネルの狭額化を実現することができる。
また、一方の走査線駆動回路に属するフリップフロップに、他方の走査線駆動回路に属するシフトレジスタの出力パルスを入力する際、走査線を介して当該出力パルスを入力するので、走査線が断線していたらスキャンが停止する構成とすることができ、走査線の断線チェックを行うことができる。
さらに、共通電極を複数に分割し、共通電極毎に異なる電位の電圧を供給するＣＯＭ分割駆動を採用するので、画像の表示品位を向上させることができる。また、ＣＯＭ分割駆動用ドライバを配置することに起因して額縁領域が大きくなる場合であっても、走査線駆動回路を上記の構成とすることで、額縁領域の増大を抑制することができる。
【００４２】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を１本ずつ交互に接続しているのに対し、２本ずつ交互に接続するようにしたものである。
図６は、第２の実施形態における液晶表示装置１０の構成を示すブロック図である。
この第２の実施形態における液晶表示装置１０は、前述した第１の実施形態の液晶表示装置１０において、走査線駆動回路２０Ａ，２０Ｂの構成が異なる点を除いては図１の液晶表示装置１０と同様の構成を有する。したがって、ここでは構成の異なる部分を中心に説明する。
【００４３】
走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端には、走査線１１２が２本ずつ交互に接続されている。すなわち、１，２，５，６，…，３１７，３１８行目の走査線１１２に供給する走査信号を出力するドライバＧ１，Ｇ２，Ｇ５，Ｇ６，…，Ｇ３１７，Ｇ３１８が走査線駆動回路２０Ａに属し、３，４，７，８，…，３１９，３２０行目の走査線１１２に供給する走査信号を出力するドライバＧ３，Ｇ４，Ｇ７，Ｇ８，…，Ｇ３１９，Ｇ３２０が走査線駆動回路２０Ｂに属する。
【００４４】
図７は、第２の実施形態における走査線駆動回路２０Ａ，２０Ｂの具体的構成を示す図である。
この図７において、各シフトレジスタは、前述した第１の実施形態のシフトレジスタと同様の構成を有する。
また、前述した第１の実施形態と同様に、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ−１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ−１）がセット信号Ｓとして入力される。また、ｎ行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３には、（ｎ＋１）行目の走査線１１２に対応するシフトレジスタの出力パルスＹ（ｎ＋１）がリセット信号Ｒとして入力される。
【００４５】
このとき、奇数行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３に入力されるセット信号Ｓは、対向配置された走査線駆動回路に属するシフトレジスタから走査線１１２を介して入力され、リセット信号Ｒは、隣接されたシフトレジスタから走査線１１２介さずに入力される。
また、偶数行目の走査線１１２に対応するシフトレジスタのＲＳ−ＦＦ２３に入力されるセット信号Ｓは、隣接されたシフトレジスタから走査線１１２を介さずに入力され、リセット信号Ｒは、対向配置された走査線駆動回路に属するシフトレジスタから走査線１１２を介して入力される。
【００４６】
ところで、シフトレジスタの出力パルスを、対向配置された走査線駆動回路に属するシフトレジスタのＲＳ−ＦＦ２３に走査線１１２を介して入力する場合、隣接されたシフトレジスタから走査線１１２を介さずに入力する場合と比較して、ＲＳ−ＦＦ２３への出力パルスの入力タイミングに遅延が生じる。このように出力パルスの入力タイミングにずれが生じると、ＲＳ−ＦＦ２３のセットタイミング及びリセットタイミングにずれが生じ、表示不良を発生させるおそれがある。
これに対して、本実施形態では、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に、走査線１１２を２本ずつ交互に接続するので、各ＲＳ−ＦＦ２３のセット信号Ｓ又はリセット信号Ｒを、隣接されたシフトレジスタから走査線１１２を介さずに入力することができる。
【００４７】
このように、隣接する２本の走査線を同一の走査線駆動回路の選択電圧の出力端に接続することで、この隣接した走査線に対応する２つのフリップフロップ間で、上記遅延が生じるのを防止することができ、表示不良の発生を抑制することができる。
なお、上記第２の実施形態においては、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を２本毎に交互に接続する場合について説明したが、３本以上とすることもできる。
また、上記各実施形態においては、走査線駆動回路２０Ａと２０Ｂとの選択電圧の出力端に走査線１１２を一定の本数毎に交互に接続する場合について説明したが、異なる本数毎に交互に接続するようにしてもよい。
【００４８】
さらに、上記各実施形態においては、共通電極を複数に分割し、共通電極毎に第１電圧又は第２電圧を供給するＣＯＭ分割駆動を採用する場合について説明したが、ＣＯＭ分割駆動を行わない（共通電極を分割しない）構成としてもよい。
また、上記各実施形態においては、液晶の駆動方式としてＦＦＳ方式を採用する場合について説明したが、ＴＮ方式やＩＰＳ方式等を採用することもできる。
さらにまた、上記各実施形態においては、本発明を、液晶表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。
また、上記各実施形態の電気光学装置は、電子機器に搭載される表示装置として用いることができる。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話機、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態における液晶表示装置の構成を示すブロック図ある。
【図２】第１の実施形態における走査線駆動回路の具体的構成を示す図である。
【図３】ＲＳ−ＦＦの回路構成を示す図である。
【図４】一般的な液晶表示装置の構成を示す図である。
【図５】図４の走査線駆動回路の具体的構成を示す図である。
【図６】第２の実施形態における液晶表示装置の構成を示すブロック図ある。
【図７】第２の実施形態における走査線駆動回路の具体的構成を示す図である。である。
【符号の説明】
【００５０】
１０…液晶表示装置、２０Ａ，２０Ｂ…走査線駆動回路、２１…出力スイッチ、２２…ｎ型トランジスタ、２３…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、２４，２５…インバータ、２６，２７…インバータ、３０…データ線駆動回路、４０…共通電極駆動回路、１００…表示領域、１０８…共通電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量、Ｐ…単位制御回路
【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える電気光学装置であって、
前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路を備え、
前記走査線駆動回路は、前記走査線の一端側に配置される第１の走査線駆動回路と、前記走査線の他端側に配置される第２の走査線駆動回路とで構成され、
前記第１の走査線駆動回路は、一の前記走査線に前記選択電圧を供給し、
前記第２の走査線駆動回路は、他の一の前記走査線に前記選択電圧を供給することを特徴とする電気光学装置。
【請求項２】
前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記複数の走査線のそれぞれに対応して設けられたシフトレジスタを備え、
前記第１の走査線駆動回路に属する前記シフトレジスタと前記第２の走査線駆動回路に属するシフトレジスタとの間の信号の供給は、前記走査線を介して行われることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、１本毎に交互に接続されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、複数本毎に交互に接続されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項５】
前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、
前記シフトレジスタは、前記走査線を介して、前段のシフトレジスタの前記リセット・セット型フリップフロップにリセット信号を供給することを特徴とする請求項２に記載の電気光学装置。
【請求項６】
前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、
前記シフトレジスタは、前記走査線を介して、後段のシフトレジスタの前記リセット・セット型フリップフロップにセット信号を供給することを特徴とする請求項２に記載の電気光学装置。
【請求項７】
前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、互いにＨレベルの期間が重ならない位相を有する垂直クロック信号がそれぞれに入力されていることを特徴とする請求項１〜６の何れか１項に記載の電気光学装置。
【請求項８】
前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、
前記共通電極は複数に分割されており、
前記走査線の両端側にそれぞれ配置され、第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を、前記共通電極の両側から当該共通電極に供給する制御回路を備えることを特徴とする請求項１〜７の何れか１項に記載の電気光学装置。
【請求項９】
前記請求項１〜８の何れか１項に記載の電気光学装置を備える電子機器。
【請求項１】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える電気光学装置であって、
前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路を備え、
前記走査線駆動回路は、前記走査線の一端側に配置される第１の走査線駆動回路と、前記走査線の他端側に配置される第２の走査線駆動回路とで構成され、
前記第１の走査線駆動回路は、一の前記走査線に前記選択電圧を供給し、
前記第２の走査線駆動回路は、他の一の前記走査線に前記選択電圧を供給することを特徴とする電気光学装置。
【請求項２】
前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、前記複数の走査線のそれぞれに対応して設けられたシフトレジスタを備え、
前記第１の走査線駆動回路に属する前記シフトレジスタと前記第２の走査線駆動回路に属するシフトレジスタとの間の信号の供給は、前記走査線を介して行われることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、１本毎に交互に接続されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記複数の走査線は、前記第１の走査線駆動回路及び前記第２の走査線駆動回路の前記選択電圧の出力端に、複数本毎に交互に接続されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項５】
前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、
前記シフトレジスタは、前記走査線を介して、前段のシフトレジスタの前記リセット・セット型フリップフロップにリセット信号を供給することを特徴とする請求項２に記載の電気光学装置。
【請求項６】
前記シフトレジスタは、出力スイッチ及びリセット・セット型フリップフロップを含み、
前記シフトレジスタは、前記走査線を介して、後段のシフトレジスタの前記リセット・セット型フリップフロップにセット信号を供給することを特徴とする請求項２に記載の電気光学装置。
【請求項７】
前記第１の走査線駆動回路及び前記第２の走査線駆動回路は、互いにＨレベルの期間が重ならない位相を有する垂直クロック信号がそれぞれに入力されていることを特徴とする請求項１〜６の何れか１項に記載の電気光学装置。
【請求項８】
前記複数の画素は、液晶層を挟んで対向する一対の基板と、液晶層の液晶分子を駆動する共通電極及び画素電極と、で構成され、
前記共通電極は複数に分割されており、
前記走査線の両端側にそれぞれ配置され、第１電圧及び当該第１電圧よりも電位の高い第２電圧の何れか一方を、前記共通電極の両側から当該共通電極に供給する制御回路を備えることを特徴とする請求項１〜７の何れか１項に記載の電気光学装置。
【請求項９】
前記請求項１〜８の何れか１項に記載の電気光学装置を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−９１７６５（Ｐ２０１０−９１７６５Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００８−２６１３６６（Ｐ２００８−２６１３６６）
【出願日】平成２０年１０月８日（２００８．１０．８）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２０年１０月８日（２００８．１０．８）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
[ Back to top ]