駆動信号生成回路、及び駆動信号生成方法
【課題】駆動信号の波形形状の改善を図る。
【解決手段】駆動信号生成回路は、電流増幅回路と、チャージポンプ回路とを備える。チャージポンプ回路は、電流増幅回路の高圧側電源電圧端子に一端が接続され電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、コンデンサーの他端の電圧を調整する調整部とを有する。調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、容量性負荷の充電時に原駆動信号が所定電圧よりも高い電圧になるときに、ＮチャンネルのＦＥＴをオンにして、電流増幅回路の高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、容量性負荷の放電時に、ＰチャンネルのＦＥＴをオンにして、電流増幅回路の低圧側電源電圧端子の電圧を原駆動信号の電圧よりも低い電圧にし、容量性負荷の放電時に、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする。
【解決手段】駆動信号生成回路は、電流増幅回路と、チャージポンプ回路とを備える。チャージポンプ回路は、電流増幅回路の高圧側電源電圧端子に一端が接続され電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、コンデンサーの他端の電圧を調整する調整部とを有する。調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、容量性負荷の充電時に原駆動信号が所定電圧よりも高い電圧になるときに、ＮチャンネルのＦＥＴをオンにして、電流増幅回路の高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、容量性負荷の放電時に、ＰチャンネルのＦＥＴをオンにして、電流増幅回路の低圧側電源電圧端子の電圧を原駆動信号の電圧よりも低い電圧にし、容量性負荷の放電時に、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号生成回路、及び駆動信号生成方法に関する。
【背景技術】
【０００２】
インクを噴射して画像を印刷するインクジェットプリンターでは、圧電素子（例えばピエゾ素子）を用いてインクを噴射するものが知られている。圧電素子は、電気的にはコンデンサーのような容量性負荷となる。圧電素子はノズル毎に設けられており、各ノズルの圧電素子を動作させるためには十分な電流を供給する必要がある。このため、原駆動信号を電流増幅回路で増幅し、増幅された駆動信号をヘッドに供給している（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７２９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電流増幅回路では、電流増幅回路の高圧側電源電圧端子が電源に接続され、低圧側電源電圧端子が接地されている。このような電流増幅回路で原駆動信号の電流増幅を行う場合、充電用トランジスタにおける消費電力は、高圧側電源電圧と駆動信号との電圧差に電流を乗じた量になり、放電用トランジスタにおける消費電力は、低圧側電源電圧と駆動信号との電圧差に電流を乗じた量になるため、各トランジスタにおける消費電力は大きくなる。
【０００５】
そこで、本発明は、消費電力を低減する構成を提供することを目的とする。加えて、本発明では、消費電力を低減するためにチャージポンプ回路を採用した構成において駆動信号の波形形状の改善を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための主たる発明は、原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路であって、前記調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることを特徴とする駆動信号生成回路である。
【０００７】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【図面の簡単な説明】
【０００８】
【図１】プリンター１の全体構成のブロック図である。
【図２】図２Ａは、プリンター１の全体構成の概略図である。また、図２Ｂは、プリンター１の全体構成の横断面図である。
【図３】駆動信号ＣＯＭの説明図である。
【図４】第１参考例の駆動信号生成回路の構成の説明図である。
【図５】第１参考例の駆動信号生成回路の動作の説明図である。
【図６】第２参考例の駆動信号生成回路の構成の説明図である。
【図７】第２参考例の原駆動信号ＯＣＯＭ、制御信号及び各ポイントでの電圧の時間変化の説明図である。
【図８】本実施形態の概略説明図である。
【図９】本実施形態の駆動信号生成回路の説明図である。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。
【００１０】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路であって、前記調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることを特徴とする駆動信号生成回路が明らかとなる。
このような駆動信号生成回路によれば、駆動信号の波形形状を改善することができる。
【００１１】
かかる駆動信号生成回路であって、前記原駆動信号が最低電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることが望ましい。
このような駆動信号生成回路によれば、駆動信号の最低電圧をより低くすることができる。
【００１２】
かかる駆動信号生成回路であって、前記容量性負荷の放電時の電荷を蓄積する蓄電素子を更に備えることが望ましい。
このような駆動信号生成回路によれば、容量性負荷から放出された電荷を回生することができる。
【００１３】
かかる駆動信号生成回路であって、前記蓄電素子へ電荷を回生させた後に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることが望ましい。
このような駆動信号生成回路によれば、蓄電素子に十分な回生を行うことができる。
【００１４】
かかる駆動信号生成回路であって、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることをやめることが望ましい。
このような駆動信号生成回路によれば、ＮチャンネルのＦＥＴとＰチャンネルのＦＥＴとが、同時オンとなることを防止できる。
【００１５】
かかる駆動信号生成回路であって、前記ＰチャンネルのＦＥＴのゲート電圧を生成するゲート電圧生成回路を備えることが望ましい。
このような駆動信号生成回路によれば、ＰチャンネルのＦＥＴの動作を制御することができる。
【００１６】
かかる駆動信号生成回路であって、前記ゲート電圧生成回路は、負電圧を発生する負電圧発生部と、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くしないときには、前記原駆動信号に応じて変化する制御信号をＰチャンネルのＦＥＴのゲートに印加させ、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くするときには、前記負電圧発生部で発生した負電圧と前記制御信号の電圧との分圧を前記ＰチャンネルのＦＥＴのゲートに印加させる切替部と、を有することが望ましい。
このような駆動信号生成回路によれば、ＰチャンネルのＦＥＴのゲートに適宜のタイミングで負電圧を印加することができる。
【００１７】
また、原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成され、前記コンデンサーの前記他端の電圧を調整する調整部とを有し、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路による駆動信号生成方法であって、
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることと、を有することを特徴とする駆動信号生成方法が明らかとなる。
このような駆動信号生成方法によれば、駆動信号の波形形状を改善することができる。
【００１８】
以下の実施形態では、インクジェットプリンター（以下、プリンター１ともいう）を例に挙げて説明する。
【００１９】
＝＝＝プリンターの構成＝＝＝
＜インクジェットプリンターの構成について＞
図１は、プリンター１の全体構成のブロック図である。また、図２Ａは、プリンター１の全体構成の概略図である。また、図２Ｂは、プリンター１の全体構成の横断面図である。以下、プリンターの基本的な構成について説明する。
【００２０】
プリンター１は、搬送ユニット２０、キャリッジユニット３０、ヘッドユニット４０、検出器群５０、及びコントローラー６０を有する。外部装置であるコンピューター１１０から印刷データを受信したプリンター１は、コントローラー６０によって各ユニット（搬送ユニット２０、キャリッジユニット３０、ヘッドユニット４０）を制御する。コントローラー６０は、コンピューター１１０から受信した印刷データに基づいて、各ユニットを制御し、紙に画像を印刷する。プリンター１内の状況は検出器群５０によって監視されており、検出器群５０は、検出結果をコントローラー６０に出力する。コントローラー６０は、検出器群５０から出力された検出結果に基づいて、各ユニットを制御する。
【００２１】
搬送ユニット２０は、媒体（例えば、紙Ｓなど）を所定の方向（以下、搬送方向という）に搬送させるためのものである。この搬送ユニット２０は、給紙ローラー２１と、搬送モーター２２（ＰＦモータとも言う）と、搬送ローラー２３と、プラテン２４と、排紙ローラー２５とを有する。給紙ローラー２１は、紙挿入口に挿入された紙をプリンター内に給紙するためのローラーである。搬送ローラー２３は、給紙ローラー２１によって給紙された紙Ｓを印刷可能な領域まで搬送するローラーであり、搬送モーター２２によって駆動される。プラテン２４は、印刷中の紙Ｓを支持する。排紙ローラー２５は、紙Ｓをプリンターの外部に排出するローラーであり、印刷可能な領域に対して搬送方向下流側に設けられている。
【００２２】
キャリッジユニット３０は、ヘッドを所定の方向（以下、移動方向という）に移動（「走査」とも呼ばれる）させるためのものである。キャリッジユニット３０は、キャリッジ３１と、キャリッジモーター３２（ＣＲモーターとも言う）とを有する。キャリッジ３１は、移動方向に往復移動可能であり、キャリッジモーター３２によって駆動される。また、キャリッジ３１は、インクを収容するインクカートリッジを着脱可能に保持している。
【００２３】
ヘッドユニット４０は、紙にインクを吐出するためのものである。ヘッドユニット４０は、複数のノズルを有するヘッド４１を備える。このヘッド４１はキャリッジ３１に設けられているため、キャリッジ３１が移動方向に移動すると、ヘッド４１も移動方向に移動する。そして、ヘッド４１が移動方向に移動中にインクを断続的に吐出することによって、移動方向に沿ったドットライン（ラスタライン）が紙に形成される。ヘッド４１の各ノズルにはピエゾ素子が設けられており、ピエゾ素子が駆動信号ＣＯＭ（後述）で駆動されることによって、ノズルからインクが噴射する。
【００２４】
検出器群５０には、リニア式エンコーダー５１、ロータリー式エンコーダー５２、紙検出センサー５３、光学センサー５４等が含まれる。リニア式エンコーダー５１は、キャリッジ３１の移動方向の位置を検出する。ロータリー式エンコーダー５２は、搬送ローラー２３の回転量を検出する。紙検出センサー５３は、給紙中の紙の先端の位置を検出する。光学センサー５４は、キャリッジ３１に取付けられている発光部と受光部により、紙の有無を検出する。そして、光学センサー５４は、キャリッジ３１によって移動しながら紙の端部の位置を検出し、紙の幅を検出することができる。また、光学センサー５４は、状況に応じて、紙の先端（搬送方向下流側の端部であり、上端ともいう）・後端（搬送方向上流側の端部であり、下端ともいう）も検出できる。
【００２５】
コントローラー６０は、プリンターの制御を行うための制御ユニットである。コントローラー６０は、インターフェイス部６１と、ＣＰＵ６２と、メモリー６３と、ユニット制御回路６４と、駆動信号生成回路６５を有する。インターフェイス部６１は、外部装置であるコンピューター１１０とプリンター１との間でデータの送受信を行う。ＣＰＵ６２は、プリンター全体の制御を行うための演算処理装置である。メモリー６３は、ＣＰＵ６２のプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ等の記憶素子を有する。ＣＰＵ６２は、メモリー６３に格納されているプログラムに従って、ユニット制御回路６４を介して各ユニットを制御する。
【００２６】
また、駆動信号生成回路６５は、ヘッドユニット４０のピエゾ素子を駆動させるための駆動信号ＣＯＭを生成する。駆動信号生成回路６５で生成された駆動信号ＣＯＭは、フレキシブルケーブル７１を介してヘッドユニット４０のヘッド４１に伝送される。
なお、駆動信号生成回路６５の詳細については後述する。
【００２７】
図３は駆動信号ＣＯＭの説明図である。駆動信号生成回路６５で生成された駆動信号ＣＯＭはピエゾ素子に印加される。駆動信号ＣＯＭの電圧の上昇している期間にピエゾ素子が充電される。また、駆動信号ＣＯＭの電圧が下降している期間にピエゾ素子が放電される。図は、媒体上の１画素にドットを形成する期間の駆動信号ＣＯＭを示している。媒体に印刷を行う際には、各画素にドットを形成するごとに、図の駆動信号ＣＯＭが繰り返し生成される。そして、この駆動信号ＣＯＭの変化に応じてピエゾ素子の充電と放電が行なわれる。このように駆動信号ＣＯＭによってピエゾ素子が充放電され、ピエゾ素子が駆動信号ＣＯＭの電圧変化に応じて変位することによってインクチャンバーが膨張・収縮し、対応するノズルからインクが吐出される。
【００２８】
＜印刷手順について＞
コントローラー６０は、コンピューター１１０から印刷命令及び印刷データを受信すると、印刷データに含まれる各種コマンドの内容を解析し、各ユニットを用いて、以下の処理を行う。
【００２９】
まず、コントローラー６０は、給紙ローラー２１を回転させ、印刷すべき用紙Ｓを搬送ローラー２３の所まで送る。次に、コントローラー６０は、搬送モーター２２を駆動させることによって搬送ローラー２３を回転させる。搬送ローラー２３が所定の回転量にて回転すると、用紙Ｓは所定の搬送量にて搬送される。
【００３０】
用紙Ｓがヘッドユニット４０の下部まで搬送されると、コントローラー６０は、印刷命令に基づいてキャリッジモーター３２を回転させる。このキャリッジモーター３２の回転に応じて、キャリッジ３１が移動方向に移動する。また、キャリッジ３１が移動することによって、キャリッジ３１に設けられたヘッドユニット４０も同時に移動方向に移動する。そして、コントローラー６０は、ヘッドユニット４０が移動方向に移動している間に駆動信号生成回路６５に駆動信号ＣＯＭを生成させる。そして、駆動信号ＣＯＭによってピエゾ素子を駆動させることに基づいて、ヘッド４１から断続的にインク滴を噴射させる。このインク滴が、用紙Ｓにインク滴が着弾することによって、移動方向に複数のドットが並ぶドット列が形成される。なお、移動するヘッド４１からインクを噴射することによるドット形成動作のことをパスという。
【００３１】
また、コントローラー６０は、ヘッドユニット４０が往復移動する合間に搬送モーター２２を駆動させる。搬送モーター２２は、コントローラー６０からの指令された駆動量に応じて回転方向の駆動力を発生する。そして、搬送モーター２２は、この駆動力を用いて搬送ローラー２３を回転させる。搬送ローラー２３が所定の回転量にて回転すると、用紙Ｓは所定の搬送量にて搬送される。つまり、用紙Ｓの搬送量は、搬送ローラー２３の回転量に応じて定まることになる。このように、パスと搬送動作を交互に繰り返して行い、用紙Ｓの各画素にドットを形成していく。こうして用紙Ｓに画像が印刷される。
【００３２】
そして、最後に、コントローラー６０は、搬送ローラー２３と同期して回転する排紙ローラー２５によって印刷が終了した用紙Ｓを排紙する。
【００３３】
＝＝＝駆動信号生成回路について＝＝＝
＜第１参考例＞
図４は第１参考例の駆動信号生成回路６５の構成の説明図である。なお、ピエゾ素子は容量性負荷として機能するので、図ではピエゾ素子がコンデンサー（Ｃ１）として記載されている。また、プリンター１には、各ノズルに対してそれぞれピエゾ素子が設けられているが、図中ではピエゾ素子を示すコンデンサーを１個で省略記載している。
第１参考例の駆動信号生成回路６５は、Ｄ／Ａコンバータ（以下ＤＡＣともいう）６５１と電流増幅回路６５２を有している。
【００３４】
ＤＡＣ６５１には、ＣＰＵ６２から駆動信号データ（デジタルデータ）が入力される。ＤＡＣ６５１はこのデジタルデータをアナログ信号に変換し、駆動信号データに応じた原駆動信号ＯＣＯＭを出力する。なお、原駆動信号ＯＣＯＭの電圧変化は、図３の駆動信号ＣＯＭとほぼ同じである。
【００３５】
電流増幅回路６５２は、多数のピエゾ素子が支障なく動作できるように、十分な電流を供給するための回路である。電流増幅回路６５２は、入力される原駆動信号ＯＣＯＭの電圧変化に応じてピエゾ素子Ｃ１を充放電するための駆動信号ＣＯＭを出力する。電流増幅回路６５２は、充電側トランジスタＱ１と放電側トランジスタＱ２を有する。充電側トランジスタＱ１はＮＰＮ型のトランジスタであり、放電側トランジスタＱ２はＰＮＰ型のトランジスタである。すなわち、電流増幅回路６５２は、相補的に２個のトランジスタを接続したプッシュプル増幅回路である。
【００３６】
充電側トランジスタＱ１（ＮＰＮ型トランジスタ）のベースにはＤＡＣ６５１からの原駆動信号ＯＣＯＭが入力される。また、充電側トランジスタＱ１のコレクタは４２Ｖ電源と接続されており、充電側トランジスタＱ１のエミッタは放電側トランジスタＱ２のエミッタと接続されているとともに、ピエゾ素子Ｃ１への駆動信号ＣＯＭの出力信号線に接続されている。
【００３７】
放電側トランジスタＱ２（ＰＮＰ型トランジスタ）のベースにはＤＡＣ６５１からの原駆動信号ＯＣＯＭが入力される。また、放電側トランジスタＱ２のコレクタはグランド（ＧＮＤ）と接続されており、放電側トランジスタＱ２のエミッタは、充電側トランジスタＱ１のエミッタと接続されている。
【００３８】
次に第１参考例の駆動信号生成回路６５の動作について説明する。図５は、第１参考例の駆動信号生成回路６５の動作の説明図である。
【００３９】
（充電時）
ピエゾ素子Ｃ１の充電時には、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に高くなる。これにより、充電側トランジスタＱ１がオンとなって、図に示すように電流Ｉ１が流れてピエゾ素子Ｃ１が充電される。このときの、充電側トランジスタＱ１の発熱量（消費電力）は、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧と電流Ｉ１との積で表される。つまり、図５の左側斜線部（右上がり線のハッチング部分）と電流Ｉ１の積になる。
【００４０】
（ホールド時）
ホールド時には、原駆動信号ＯＣＯＭの電圧が変化しない。これにより、充電側トランジスタＱ１と放電側トランジスタＱ２は共にオフとなる。よって、電流が流れず駆動信号ＣＯＭは同じ電圧を維持する。
【００４１】
（放電時）
ピエゾ素子Ｃ１の放電時には、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に低くなる。これにより、放電側トランジスタＱ２がオンとなって、図に示すように電流Ｉ２が流れてピエゾ素子が放電される。このときの、放電側トランジスタＱ２の発熱量は、放電側トランジスタＱ２のコレクタ−エミッタ間の電圧と電流Ｉ２との積で表される。つまり、図５の右側斜線部（右下がり線のハッチング部分）と電流Ｉ２の積になる。
【００４２】
＜第２参考例＞
第１参考例では、斜線部の面積（コレクタ−エミッタ間の電圧差）が大きく、発熱量が大きい。これに対し、第２参考例では、コレクタ−エミッタ間の電圧差を小さくし、発熱量を低減させている。
また、第１参考例では、ピエゾ素子に充電された電荷が全てグランドに放電されてしまう。これに対し、第２参考例では、ピエゾ素子に充電された電荷の一部を放電時に回生している。
【００４３】
図６は、第２参考例の駆動信号生成回路６５の構成の説明図である。第２参考例の駆動信号生成回路６５は、ＤＡＣ６５１、電流増幅回路６５２、チャージポンプ回路６６、回生用のコンデンサーＣ３、及び、２１Ｖ電源Ｖ１を有している。電流増幅回路６５２の高圧側電源電圧端子は、チャージポンプ回路６６の高圧側出力端子と接続している（Ａ点）。また、電流増幅回路６５２の低圧側電源電圧端子は、チャージポンプ回路６６の低圧側出力端子と接続している（Ｂ点）。チャージポンプ回路６６の充電用端子は、２１Ｖ電源Ｖ１とコンデンサーＣ３と接続している（Ｃ点）。チャージポンプ回路６６の放電用端子は、ＧＮＤと接続している（Ｄ点）。
【００４４】
ＤＡＣ６５１は、第１参考例と同様の構成である。但し、第２参考例のＤＡＣ６５１は、原駆動信号ＯＣＯＭだけでなく、制御信号も出力する。なお、制御信号については後述する。
【００４５】
電流増幅回路６５２は、第１参考例と同様の構成である。但し、第２参考例では、充電側トランジスタＱ１のコレクタの接続先は、４２Ｖ電源ではなく、後述するチャージポンプ回路６６のコンデンサーＣ２の高圧側端子である。また、放電側トランジスタＱ２の接続先は、グランド（ＧＮＤ）ではなく、チャージポンプ回路６６のコンデンサーＣ２の低圧側端子である。
【００４６】
チャージポンプ回路６６は、コンデンサーＣ２、電圧調整部６６１、ダイオードＤ１及びダイオードＤ２を有している。チャージポンプ回路６６は、電流増幅回路６５２の高圧側電源電圧端子に原駆動信号ＯＣＯＭよりも高い電圧を印加するとともに（Ａ点）、電流増幅回路６５２の低圧側電源電圧端子に原駆動信号ＯＣＯＭよりも低い電圧を印加する（Ｂ点）。
【００４７】
コンデンサーＣ２は、チャージポンプ用のコンデンサーであり、コンデンサーＣ１（全てのピエゾ素子の容量の合計）よりも容量が大きい。コンデンサーＣ２の高圧側端子は、充電側トランジスタＱ１のコレクタと接続され、コンデンサーＣ２の低圧側端子は、放電側トランジスタＱ２のコレクタと接続されている。
【００４８】
電圧調整部６６１は、図中Ｂ点（コンデンサーＣ２の低圧側端子、すなわち、放電側トランジスタＱ２のコレクタ）の電圧を調整する。電圧調整部６６１は、ＤＡＣ６５１からの制御信号により動作が制御される。
【００４９】
第２参考例の電圧調整部６６１は、相補的に接続されたＮチャンネル型ＦＥＴ（Ｑ３）と、Ｐチャンネル型ＦＥＴ（Ｑ４）によるソースフォロア構成である。この構成により、電圧調整部６６１の出力電圧（Ｂ点電圧）が、入力電圧（制御信号の電圧）と同じになるように制御される。
【００５０】
Ｎチャンネル型ＦＥＴ（以下、Ｎ型ＦＥＴともいう）Ｑ３のゲートには、ＤＡＣ６５１からの制御信号が印加される。また、Ｎ型ＦＥＴＱ３のドレインは電源Ｖ１（２１Ｖ）に接続されており、Ｎ型ＦＥＴＱ３のソースは、Ｐチャンネル型ＦＥＴ（Ｑ４）のソースと接続されている。
【００５１】
Ｐチャンネル型ＦＥＴ（以下、Ｐ型ＦＥＴともいう）Ｑ４のゲートにはＤＡＣ６５１からの制御信号が印加される。Ｐ型ＦＥＴＱ４のドレインはグランド（ＧＮＤ）に接続されており、Ｐ型ＦＥＴＱ４のソースは、Ｎ型ＦＥＴＱ３のソースと接続されている。また、Ｎ型ＦＥＴＱ３のソース及びＰ型ＦＥＴＱ４のソースは、電流増幅回路６５２の放電側トランジスタＱ２のコレクタと、コンデンサーＣ２の低圧側端子に接続されている。
【００５２】
Ｂ点の電圧が制御信号の電圧よりも低くなる場合にはＮ型ＦＥＴＱ３がオンし、Ｂ点の電圧が制御信号の電圧よりも高くなる場合にはＰ型ＦＥＴＱ４がオンする。こうして、電圧調整部６６１は、制御信号と同じ電圧になるようにＢ点の電圧を調整する。
【００５３】
ダイオードＤ１は逆流防止用のダイオードであり、ダイオードＤ１のカソード側は電流増幅回路６５２の充電側トランジスタＱ１のコレクタ及びコンデンサーＣ２の高圧側端子と接続されており、アノード側は電源Ｖ１及びＮ型ＦＥＴＱ３のドレインと接続されている。
【００５４】
ダイオードＤ２は、回生用のダイオードであり、放電側トランジスタＱ２からコンデンサーＣ３へ電流が流れることを許容するためのものである。ダイオードＤ１のカソード側は、コンデンサーＣ３の高圧側端子と接続されており、アノード側は放電側トランジスタＱ２のコレクタと接続されている。
【００５５】
コンデンサーＣ３（蓄積素子に相当する）は、回生される電荷を蓄積するためのものである。ピエゾ素子Ｃ１の放電時に放電側トランジスタＱ２から放出された電荷がダイオードＤ２を介してコンデンサーＣ３に回生される。このコンデンサーＣ３の容量は、コンデンサーＣ１（全てのピエゾ素子の容量の合計）及びコンデンサーＣ２の容量よりも大きい。コンデンサーＣ３の低圧側端子はグランドに接続されており、高圧側端子は電源Ｖ１、ダイオードＤ１のアノード側、ダイオードＤ２のカソード側に接続されている。
【００５６】
電源Ｖ１は、２１Ｖの電源である。つまり、第２参考例の電源電圧は、第１参考例での電源電圧（４２Ｖ）よりも低い電圧である。
【００５７】
次に第２参考例の駆動信号生成回路６５の動作について説明する。
図７は、第２参考例の原駆動信号ＯＣＯＭ（駆動信号ＣＯＭ）、制御信号及び各ポイントでの電圧の時間変化の説明図である。
まず、時刻Ｔ０では、原駆動信号ＯＣＯＭに変化がなく、充電側トランジスタＱ１、放電側トランジスタＱ２は共にオフである。Ａ点電圧（コンデンサーＣ２の高圧側端子、電流増幅回路６５２の充電側トランジスタＱ１のコレクタ）は電源Ｖ１により２１Ｖになる。また、このとき制御信号はＧＮＤ電圧であり、これにより、Ｂ点電圧（コンデンサーＣ２の低圧側端子）は、ＧＮＤ電圧になる。よって、コンデンサーＣ２が２１Ｖで充電される。
【００５８】
時刻Ｔ１〜Ｔ２では、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電位が徐々に高くなる。原駆動信号ＯＣＯＭが高くなることによって、電流増幅回路６５２の充電側トランジスタＱ１がオンとなり、ピエゾ素子Ｃ１が充電される。このときの充電側トランジスタＱ１のコレクタ電圧は２１Ｖなので、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧差は、２１Ｖ−駆動信号ＣＯＭの電圧（図のＴ１〜Ｔ２のハッチング部分）となる。これは第１参考例の場合よりも小さい。すなわち、充電側トランジスタＱ１の発熱が第１参考例よりも小さくなる。
また、このとき、制御信号はＧＮＤ電圧である。つまり、図のＢ点の電圧がＧＮＤ電圧になっている。
【００５９】
時刻Ｔ２〜Ｔ３では、制御信号の電圧が、原駆動信号ＯＣＯＭの電圧変化と同じ傾きで、徐々に高くなる。制御信号の電圧が高くなることによって、電圧調整部６６１のＮ型ＦＥＴＱ３がオンになる。Ｎ型ＦＥＴＱ３がオンすることにより、電源Ｖ１（２１Ｖ）からＢ点に電流が流れ、Ｂ点電圧が制御信号と同じ電圧になる。また、時刻Ｔ２直前でコンデンサーＣ２が２１Ｖで充電されているため、Ａ点電圧が制御信号の電圧＋２１Ｖになる（図７参照）。また、原駆動信号ＯＣＯＭが高くなることによって、電流増幅回路６５２の充電側トランジスタＱ１がオンとなり、ピエゾ素子Ｃ１が充電される。このときの充電側トランジスタＱ１のコレクタ電圧は「制御信号＋２１Ｖ」なので、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧差は、「制御信号＋２１Ｖ−駆動信号ＣＯＭの電圧」となる（図のＴ２〜Ｔ３のハッチング部分）。これは第１参考例の場合よりも小さい。すなわち、充電側トランジスタＱ１の発熱が第１参考例よりも小さくなる。
【００６０】
時刻Ｔ３〜Ｔ４（ホールド時）では、原駆動信号ＯＣＯＭが一定になる。これにより充電側トランジスタＱ１が（及び放電側トランジスタＱ２も）オフとなり、ピエゾ素子Ｃ１には電流が流れず、駆動信号ＣＯＭは同じ電圧を維持する。また、このとき、制御信号も一定になる。これにより、Ｎ型ＦＥＴＱ３及びＰ型ＦＥＴＱ４はともにオフになる。
【００６１】
時刻Ｔ４〜Ｔ５では、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に低くなる。これにより、電流増幅回路６５２の放電側トランジスタＱ２がオンとなり、ピエゾ素子Ｃ１が放電される。また、このとき、制御信号が原駆動信号ＯＣＯＭの電圧と同じ傾きで徐々に低くなる。これにより、Ｐ型ＦＥＴＱ４がオンし、Ｂ点電圧を制御信号と同じにする。つまり、Ｂ点の電圧が原駆動信号ＯＣＯＭの電圧と同じ傾きで低くなる。また、コンデンサー２は２１Ｖで充電されているので、Ａ点の電圧もＢ点の電圧が低くなるのと同じ傾きで低くなる。なお、このときの放電側トランジスタＱ２のコレクタ−エミッタ間の電圧差は、「駆動信号ＣＯＭの電圧−Ｂ点電圧」となる（図のＴ４〜Ｔ５のハッチング部分）。これは第１参考例の場合よりも小さい。すなわち、放電側トランジスタＱ２の発熱が第１参考例よりも小さくなる。
【００６２】
なお、放電側トランジスタＱ２から放出される電荷は、Ｐ型ＦＥＴＱ４を介してＧＮＤに放出されるが、駆動信号が２１Ｖまでは、電荷の一部がダイオードＤ２を介してコンデンサーＣ３に移動する（回生）。
【００６３】
時刻Ｔ５〜Ｔ６においても、放電側トランジスタＱ２がオンとなり、ピエゾ素子Ｃ１が放電される。なお、ここでは、Ｂ点の電圧がＧＮＤ電圧になっているので、放電側トランジスタＱ２のコレクタ−エミッタ間の電圧差は、駆動信号ＣＯＭの電圧−ＧＮＤ（Ｔ５〜Ｔ６のハッチング部分）である。
以下、同じ動作を繰り返す。
【００６４】
＜本実施形態＞
上記の第２参考例では、説明の簡略化のため、Ｎ型ＦＥＴＱ３、Ｐ型ＦＥＴＱ４のゲートに印加される制御信号がＧＮＤ電圧のとき、Ｂ点電圧もＧＮＤ電圧として説明した。但し、実際には、閾値電圧（Ｖｔｈ）があるため、制御信号がＧＮＤ電圧であっても、Ｂ点電圧はＧＮＤ電圧にはならず、例えば約３Ｖになる。この結果、以下の２つの問題が生じる。
第１に、Ｂ点電圧が３Ｖ以下にならないため、駆動信号ＣＯＭの最低電圧を３Ｖ以下にすることができなくなる。
第２に、チャージポンプ用のコンデンサーＣ２の充電時に低圧側端子が約３Ｖになるため、コンデンサーＣ２の充電電圧が低くなる。この結果、Ａ点電圧を４２Ｖ（＝電源電圧×２）まで上げることができず、３９Ｖ（＝電源電圧×２−Ｖｔｈ）までしか上げられない。このため、駆動信号ＣＯＭの最高電圧を３９Ｖ以上にすることができなくなる。
そこで、本実施形態では駆動信号ＣＯＭの波形形状の改善を図っている。
【００６５】
図８は、本実施形態の概略説明図である。
本実施形態では、Ｐ型ＦＥＴＱ４のゲートにマイナス電位を印加することによって、Ｂ点電圧をＧＮＤ電圧にして、上記の問題を解消している。なお、ＤＡＣ６５１は、マイナス電位を出力できないため、本実施形態では、マイナス電位を生成するためのマイナス電圧発生部（負電圧発生部に相当する）が設けられている。
図８に示すように、Ｎ型ＦＥＴＱ９のドレインにはマイナス電圧発生部の出力のマイナス電圧が印加されている。また、Ｎ型ＦＥＴＱ９のソースは、抵抗Ｒ６を介してＰ型ＦＥＴＱ４のゲートと接続されている。なお、Ｎ型ＦＥＴＱ９は切替部に相当する。
Ｎ型ＦＥＴＱ９がオフの場合、制御信号が抵抗Ｒ１を介してＰ型ＦＥＴＱ４のゲートに印加される。
一方、Ｎ型ＦＥＴＱ９がオンの場合、制御信号の電圧と、マイナス電圧発生部からのマイナス電圧とが、抵抗Ｒ１と抵抗Ｒ６によって分圧されてＰ型ＦＥＴＱ４のゲートに印加される。
【００６６】
図９は、本実施形態の駆動信号生成回路６５の説明図である。
本実施形態の駆動信号生成回路６５は、第２参考例と同様に、ＤＡＣ６５１、電流増幅回路６５２、チャージポンプ回路６６、回生用のコンデンサーＣ３、及び、２１Ｖ電源Ｖ１を有すると共に、更にマイナス電位生成回路６７を有する。本実施形態と第２参考例とを比較すると、マイナス電位生成回路６７がある点や、電圧調整部６６１に入力される信号などが異なっている。そこで、第２参考例とは異なる点について説明する。
【００６７】
マイナス電位生成回路６７（ゲート電圧生成回路に相当する）は、Ｎ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ７、Ｎ型ＦＥＴＱ８、Ｎ型ＦＥＴＱ９、コンデンサーＣ４、ダイオードＤ５、抵抗Ｒ４、Ｒ５、Ｒ６を有している。なお、Ｎ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ７、Ｎ型ＦＥＴＱ８、コンデンサーＣ４、ダイオードＤ５、抵抗Ｒ４、Ｒ５はマイナス電圧発生部を構成している。
【００６８】
Ｎ型ＦＥＴＱ６とＰ型ＦＥＴＱ７は、相補的に接続されたソースフォロア構成である。
Ｎ型ＦＥＴＱ６のゲートは、Ｐ型ＦＥＴＱ７のゲート及びＮ型ＦＥＴＱ８のドレインと接続されている。また、Ｎ型ＦＥＴＱ６のドレインは、電源Ｖ１と接続され、Ｎ型ＦＥＴＱ６のソースは、Ｐ型ＦＥＴＱ７のソース及びコンデンサーＣ４の高圧側端子（図中上側の端子）と接続されている。
Ｐ型ＦＥＴＱ７のゲートは、Ｎ型ＦＥＴＱ６のゲート及びＮ型ＦＥＴＱ８のドレインと接続されている。また、Ｐ型ＦＥＴＱ７のソースは、Ｎ型ＦＥＴＱ６のソース及びコンデンサーＣ４の低圧側端子（図中上側の端子）と接続され、Ｐ型ＦＥＴＱ７のドレインはグランド（ＧＮＤ）と接続されている。
コンデンサーＣ４の高圧側端子は、Ｎ型ＦＥＴＱ６のソース及びＰ型ＦＥＴＱ７のソースと接続され、コンデンサーＣ４の低圧側端子は、Ｎ型ＦＥＴＱ９のソースと接続されている。
【００６９】
ダイオードＤ５は、逆流防止用のダイオードであり、アノード側はコンデンサーＣ４の低圧側端子と接続され、カソード側はＰ型ＦＥＴＱ７のドレインと接続されている。
抵抗Ｒ４の一端はＮ型ＦＥＴＱ６のゲートと接続され、他端はＮ型ＦＥＴＱ６のドレインと接続されている。
抵抗Ｒ５の一端はＮ型ＦＥＴＱ８のゲートと接続され、他端はＮ型ＦＥＴＱ８のソースと接続されている。
抵抗Ｒ６の一端はＮ型ＦＥＴＱ９のドレインと接続され、他端はＰ型ＦＥＴＱ４のゲートと接続されている。
【００７０】
Ｎ型ＦＥＴＱ８のソースはグランド（ＧＮＤ）と接続され、Ｎ型ＦＥＴＱ８のドレインは、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートと接続されている。また、Ｎ型ＦＥＴＱ８のゲートには、ＣＰＵ６２からＨレベル（例えば３Ｖ）又はＬレベル（例えば０Ｖ）の電圧が印加される。
Ｎ型ＦＥＴＱ９のゲートは、Ｎ型ＦＥＴＱ８のゲートと接続されている。つまり、Ｎ型ＦＥＴＱ９のゲートにも、ＣＰＵ６２からＨレベル（例えば３Ｖ）又はＬレベル（例えば０Ｖ）の電圧が印加される。また、Ｎ型ＦＥＴＱ９のソースは、コンデンサーＣ４の低圧側端子と接続され、Ｎ型ＦＥＴＱ９のドレインは、抵抗Ｒ６を介してＰ型ＦＥＴＱ４のゲートと接続されている。
【００７１】
次にマイナス電位生成回路６７の動作について説明する。
ＣＰＵ６２によって、Ｎ型ＦＥＴＱ８のゲート電圧が制御される（オン／オフが制御される）。Ｎ型ＦＥＴＱ８のオン／オフのタイミングについては後述する。
【００７２】
Ｎ型ＦＥＴＱ８がオフのとき（ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに０Ｖが印加されたとき）、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートには電源Ｖ１から２１Ｖが印加される。よって、Ｎ型ＦＥＴＱ６及びＰ型ＦＥＴＱ７のソース電圧が２１Ｖになる（Ｎ型ＦＥＴＱ６がオン、Ｐ型ＦＥＴＱ７がオフ）。つまり、コンデンサーＣ４が２１Ｖで充電され、コンデンサーＣ４の高圧側端子（図中上側端子）が２１Ｖ、低圧側端子（図中下側端子）がＧＮＤ電圧になる。なお、このときＮ型ＦＥＴＱ９のゲートにも０Ｖが印加され、Ｎ型ＦＥＴＱ９のソースがＧＮＤ電圧になる。よってＮ型ＦＥＴＱ９はオフとなる。
【００７３】
一方、Ｎ型ＦＥＴＱ８がオンのとき（ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに３Ｖが印加されたとき）、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートにＧＮＤ電圧が印加される。よって、Ｎ型ＦＥＴＱ６及びＰ型ＦＥＴＱ７のソース電圧がＧＮＤ電圧になる（Ｎ型ＦＥＴＱ６がオフ、Ｐ型ＦＥＴＱ７がオン）。これにより、コンデンサーＣ４の高圧側端子（図中上側端子）がＧＮＤ電圧、低圧側端子（図中下側端子）が−２１Ｖになる。このとき、Ｎ型ＦＥＴＱ９のゲートにも３Ｖが印加されるので、Ｎ型ＦＥＴＱ９のゲート-ソース間電圧（ＶＧＳ）が約−２４Ｖになり、Ｎ型ＦＥＴＱ９がオンする。よって、Ｐ型ＦＥＴＱ４のゲートに、制御信号の電圧と、マイナス電位生成回路６７からの−２１Ｖの分圧が印加される。これによりＰ形ＦＥＴＱ４がオンとなり、Ｂ点電圧がＧＮＤ電圧になる。
【００７４】
次に、Ｐ形ＦＥＴＱ４のゲートにマイナス電位を印加するタイミング（言い換えると、ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに３Ｖを印加するタイミング）について説明する。
【００７５】
まず、ピエゾ素子Ｃ１の放電時のコンデンサーＣ３への電荷の回生の終了後であることが望ましい。これは、コンデンサーＣ３への回生終了前にＰ形ＦＥＴＱ４のゲートにマイナス電位を印加すると、Ｐ形ＦＥＴＱ４からＧＮＤに放出される電荷が増えるため、コンデンサーＣ３への十分な回生ができないからである。なお、本実施形態の場合、前述したように、ピエゾ素子Ｃ１の放電時に、コンデンサーＣ３に電荷が回生されるのは、駆動信号ＣＯＭの電圧が２１Ｖになる時刻Ｔａまでである。よって、図７において、時刻Ｔａよりも後であることが望ましい。
【００７６】
次に、ピエゾ素子Ｃ１の放電時に、駆動信号ＣＯＭが最低電圧になる前であることが望ましい。より詳しくは、駆動信号ＣＯＭの電位が、３Ｖ（Ｐ形ＦＥＴＱ４のＶｔｈ）に達する前であることが望ましい。これは、３Ｖ以下の駆動信号ＣＯＭを生成する際に、放電側トランジスタＱ２のコレクタ電圧を３Ｖ以下にする必要があるためである。よって、図７において、時刻Ｔ６よりも前であることが望ましい。
なお、Ｐ形ＦＥＴＱ４のゲートに印加したマイナス電位を解除するタイミングは、遅くとも次の駆動信号ＣＯＭの生成時にＮ型ＦＥＴＱ３をオンにする前（図７の時刻Ｔ２の前）である。
このため、本実施形態では、時刻Ｔａの後から時刻Ｔ６までの間、Ｐ形ＦＥＴＱ４のゲートにマイナス電圧を印加するようにしている。すなわち、ＣＰＵ６２は、時刻Ｔａの後から時刻Ｔ６までの期間にＮ型ＦＥＴＱ８（Ｎ型ＦＥＴＱ９）のゲートに３Ｖを印加し、それ以外の期間は０Ｖを印加する。
【００７７】
以上説明した本実施形態の駆動信号生成回路６５は、電流増幅回路６５２と、チャージポンプ回路６６とを備えている。
【００７８】
電流増幅回路６５２は、原駆動信号ＯＣＯＭが入力され、原駆動信号ＯＣＯＭとほぼ同じ電圧変化の駆動信号ＣＯＭを出力することによって、容量性負荷であるピエゾ素子Ｃ１を充放電する。
【００７９】
チャージポンプ回路６６のコンデンサーＣ２は、電流増幅回路６５２の高圧側電源電圧端子（充電側トランジスタＱ１のコレクタ）に高圧側端子が接続され、電流増幅回路６５２の低圧側電源電圧端子（放電側トランジスタＱ２のコレクタ）に低圧側端子が接続されている。また、チャージポンプ回路６６の電圧調整部６６１は、Ｎ型ＦＥＴＱ３とＰ型ＦＥＴＱ４とのソースフォロアで構成されており、コンデンサーＣ２の低圧側端子の電圧（Ｂ点電圧）を調整する。そして、チャージポンプ回路６６は、電流増幅回路６５２の高圧側電源電圧端子に原駆動信号ＯＣＯＭよりも高い電圧を印加するとともに（Ａ点）、電流増幅回路６５２の低圧側電源電圧端子に原駆動信号ＯＣＯＭよりも低い電圧を印加する（Ｂ点）。
このような構成の駆動信号生成回路６５において、本実施形態では、ピエゾ素子Ｃ１の充電時に原駆動信号ＯＣＯＭが２１Ｖよりも高い電圧になるときに、Ｎ型ＦＥＴＱ３をオンにして、２１Ｖに充電されたコンデンサーＣ２の低圧側端子の電圧を上げて、電流増幅回路６５２の高圧側電源電圧端子の電圧を２１Ｖよりも高い電圧にしている。
【００８０】
また、ピエゾ素子Ｃ１の放電時に、Ｐ型ＦＥＴＱ４をオンにして、電流増幅回路６５２の低圧側電源電圧端子の電圧を原駆動信号ＯＣＯＭの電圧よりも低い電圧にしている。
さらに、ピエゾ素子Ｃ１の放電時に、マイナス電位生成回路６７で生成されるマイナス電圧によって、Ｐ型ＦＥＴＱ４のゲート電圧を、Ｐ型ＦＥＴＱ４のドレイン電圧よりも低い電圧になるようにしている。これにより、ピエゾ素子Ｃ１の放電時にコンデンサーＣ２の低圧側端子（Ｂ点）をＧＮＤ電圧にすることができ、駆動信号ＣＯＭの最低電圧を３Ｖ以下にすることができる。
【００８１】
また、コンデンサーＣ２の低圧側端子（Ｂ点）をＧＮＤ電圧にできるため、コンデンサーＣ２を電源電圧（２１Ｖ）と同じ電圧に充電できる。この結果、Ａ点電圧を４２Ｖ（＝電源電圧×２）まで上げることができ、駆動信号ＣＯＭの最高電圧を高くすることができる。
このように、本実施形態では駆動信号ＣＯＭの波形形状の改善を図ることができる。
【００８２】
＝＝＝その他の実施形態＝＝＝
一実施形態としてのプリンター等を説明したが、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。
【００８３】
＜プリンターについて＞
前述の実施形態のプリンターは、ヘッドが移動方向に移動するドット形成動作（パス）と、用紙を搬送方向に搬送する搬送動作とを交互に繰り返すプリンター（いわゆるシリアルプリンター）であった。しかし、プリンターの種類は、これに限られるものではない。例えば、ヘッドを固定して、ヘッドと対向させて用紙を搬送させながらヘッドからインクを吐出させて印刷を行うプリンター（いわゆるラインプリンター）であっても良い。
【００８４】
＜液体噴射装置について＞
前述の実施形態では、液体噴射装置の一例としてインクジェットプリンターが説明されている。但し、液体噴射装置はインクジェットプリンターに限られるものではなく、インク以外の液体（液体以外にも、機能材料の粒子が分散されている液状体、ジェルのような液状体も含む）や液体以外の流体（流体として噴射できる固体、例えば粉体）を噴射する流体噴射装置にも適用可能である。例えば、液晶ディスプレイ、ＥＬディスプレイ及び面発光ディスプレイの製造などに用いられる液状の色剤や電極材などを噴射する噴射装置や、バイオチップ製造に用いられる液状の生体有機物を噴射する噴射装置に、前述の実施形態を適用しても良い。
【００８５】
＜インクについて＞
前述の実施形態は、プリンターの実施形態だったので、インクをノズルから噴射しているが、このインクは水性でも良いし、油性でも良い。また、ノズルから噴射する流体は、インクに限られるものではない。例えば、金属材料、有機材料（特に高分子材料）、磁性材料、導電性材料、配線材料、成膜材料、電子インク、加工液、遺伝子溶液などを含む液体（水も含む）をノズルから噴射しても良い。
【００８６】
＜ピエゾ素子について＞
前述の実施形態では、ピエゾ素子を用いてインクを吐出していた。しかし、駆動される素子が容量性負荷の機能があれば、ピエゾ素子に限られず、他の圧電素子でも良い。
【００８７】
＜ＤＡＣについて＞
前述の実施形態では、原駆動信号ＯＣＯＭや制御信号を、ＤＡＣ（Ｄ／Ａコンバーター）を用いて生成したが、これに限られない。デジタルデータからアナログ信号に変換することなく、直接アナログ信号として原駆動信号ＯＣＯＭや制御信号を出力しても良い。
【００８８】
＜マイナス電位生成回路について＞
マイナス電位生成回路６７は、ピエゾ素子Ｃ１の放電時の所定のタイミングで、Ｐ型ＦＥＴＱ４のゲート電圧がＢ点の電圧（Ｐ型ＦＥＴＱ４のドレイン電圧）よりも低くなるようにできればよく、本実施形態の構成には限られない。
例えば、原駆動信号ＯＣＯＭ（駆動信号ＣＯＭ）の波形をマイナス側に所定量オフセットさせるような構成にしてもよい。そして、前述の実施形態と同じ期間に、オフセットした信号をＰ型ＦＥＴＱ４のゲートに印加するようにしてもよい。
【００８９】
＜コンデンサーＣ３について＞
本実施形態では、コンデンサーＣ３によって、ピエゾ素子Ｃ１の放電時の電荷を回生していたが、コンデンサーＣ３を用いなくてもよい（回生しなくてもよい）。また、この場合、ピエゾ素子Ｃ１の放電時に、駆動信号ＣＯＭが２１Ｖ以上においてＰ型ＦＥＴＱ４のゲートにマイナス電位生成回路６７の出力を印加するようにしてもよい。
【符号の説明】
【００９０】
１ プリンター、
２０ 搬送ユニット、２１ 給紙ローラー、２２ 搬送モーター（ＰＦモーター）、
２３ 搬送ローラー、２４ プラテン、２５ 排紙ローラー、
３０ キャリッジユニット、３１ キャリッジ、
３２ キャリッジモーター（ＣＲモーター）、
４０ ヘッドユニット、４１ ヘッド、４２ データ受信部、４３ 駆動信号生成部、
５０ センサー群、５１ リニア式エンコーダー、５２ ロータリー式エンコーダー、
５３ 紙検出センサー、５４ 光学センサー、
６０ コントローラー、６１ インターフェイス部、６２ ＣＰＵ、
６３ メモリー、６４ ユニット制御回路、
６５ 駆動信号生成部、６５１ ＤＡＣ、６５２ 電流増幅回路、
６６ チャージポンプ回路、６７ マイナス電位生成回路、
Ｑ１ 充電用トランジスタ、Ｑ２ 放電用トランジスタ、
Ｑ３ Ｎ型ＦＥＴ、Ｑ４ Ｐ型ＦＥＴ、Ｑ６ Ｎ型ＦＥＴ、
Ｑ７ Ｐ型ＦＥＴ、Ｑ８ Ｎ型ＦＥＴ、Ｑ９ Ｎ型ＦＥＴ、
Ｃ１ ピエゾ素子、Ｃ２〜Ｃ４ コンデンサー、Ｖ１ ２１Ｖ電源
【技術分野】
【０００１】
本発明は、駆動信号生成回路、及び駆動信号生成方法に関する。
【背景技術】
【０００２】
インクを噴射して画像を印刷するインクジェットプリンターでは、圧電素子（例えばピエゾ素子）を用いてインクを噴射するものが知られている。圧電素子は、電気的にはコンデンサーのような容量性負荷となる。圧電素子はノズル毎に設けられており、各ノズルの圧電素子を動作させるためには十分な電流を供給する必要がある。このため、原駆動信号を電流増幅回路で増幅し、増幅された駆動信号をヘッドに供給している（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７２９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電流増幅回路では、電流増幅回路の高圧側電源電圧端子が電源に接続され、低圧側電源電圧端子が接地されている。このような電流増幅回路で原駆動信号の電流増幅を行う場合、充電用トランジスタにおける消費電力は、高圧側電源電圧と駆動信号との電圧差に電流を乗じた量になり、放電用トランジスタにおける消費電力は、低圧側電源電圧と駆動信号との電圧差に電流を乗じた量になるため、各トランジスタにおける消費電力は大きくなる。
【０００５】
そこで、本発明は、消費電力を低減する構成を提供することを目的とする。加えて、本発明では、消費電力を低減するためにチャージポンプ回路を採用した構成において駆動信号の波形形状の改善を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための主たる発明は、原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路であって、前記調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることを特徴とする駆動信号生成回路である。
【０００７】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【図面の簡単な説明】
【０００８】
【図１】プリンター１の全体構成のブロック図である。
【図２】図２Ａは、プリンター１の全体構成の概略図である。また、図２Ｂは、プリンター１の全体構成の横断面図である。
【図３】駆動信号ＣＯＭの説明図である。
【図４】第１参考例の駆動信号生成回路の構成の説明図である。
【図５】第１参考例の駆動信号生成回路の動作の説明図である。
【図６】第２参考例の駆動信号生成回路の構成の説明図である。
【図７】第２参考例の原駆動信号ＯＣＯＭ、制御信号及び各ポイントでの電圧の時間変化の説明図である。
【図８】本実施形態の概略説明図である。
【図９】本実施形態の駆動信号生成回路の説明図である。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。
【００１０】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路であって、前記調整部は、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることを特徴とする駆動信号生成回路が明らかとなる。
このような駆動信号生成回路によれば、駆動信号の波形形状を改善することができる。
【００１１】
かかる駆動信号生成回路であって、前記原駆動信号が最低電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることが望ましい。
このような駆動信号生成回路によれば、駆動信号の最低電圧をより低くすることができる。
【００１２】
かかる駆動信号生成回路であって、前記容量性負荷の放電時の電荷を蓄積する蓄電素子を更に備えることが望ましい。
このような駆動信号生成回路によれば、容量性負荷から放出された電荷を回生することができる。
【００１３】
かかる駆動信号生成回路であって、前記蓄電素子へ電荷を回生させた後に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることが望ましい。
このような駆動信号生成回路によれば、蓄電素子に十分な回生を行うことができる。
【００１４】
かかる駆動信号生成回路であって、前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることをやめることが望ましい。
このような駆動信号生成回路によれば、ＮチャンネルのＦＥＴとＰチャンネルのＦＥＴとが、同時オンとなることを防止できる。
【００１５】
かかる駆動信号生成回路であって、前記ＰチャンネルのＦＥＴのゲート電圧を生成するゲート電圧生成回路を備えることが望ましい。
このような駆動信号生成回路によれば、ＰチャンネルのＦＥＴの動作を制御することができる。
【００１６】
かかる駆動信号生成回路であって、前記ゲート電圧生成回路は、負電圧を発生する負電圧発生部と、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くしないときには、前記原駆動信号に応じて変化する制御信号をＰチャンネルのＦＥＴのゲートに印加させ、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くするときには、前記負電圧発生部で発生した負電圧と前記制御信号の電圧との分圧を前記ＰチャンネルのＦＥＴのゲートに印加させる切替部と、を有することが望ましい。
このような駆動信号生成回路によれば、ＰチャンネルのＦＥＴのゲートに適宜のタイミングで負電圧を印加することができる。
【００１７】
また、原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成され、前記コンデンサーの前記他端の電圧を調整する調整部とを有し、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、を備えた駆動信号生成回路による駆動信号生成方法であって、
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることと、を有することを特徴とする駆動信号生成方法が明らかとなる。
このような駆動信号生成方法によれば、駆動信号の波形形状を改善することができる。
【００１８】
以下の実施形態では、インクジェットプリンター（以下、プリンター１ともいう）を例に挙げて説明する。
【００１９】
＝＝＝プリンターの構成＝＝＝
＜インクジェットプリンターの構成について＞
図１は、プリンター１の全体構成のブロック図である。また、図２Ａは、プリンター１の全体構成の概略図である。また、図２Ｂは、プリンター１の全体構成の横断面図である。以下、プリンターの基本的な構成について説明する。
【００２０】
プリンター１は、搬送ユニット２０、キャリッジユニット３０、ヘッドユニット４０、検出器群５０、及びコントローラー６０を有する。外部装置であるコンピューター１１０から印刷データを受信したプリンター１は、コントローラー６０によって各ユニット（搬送ユニット２０、キャリッジユニット３０、ヘッドユニット４０）を制御する。コントローラー６０は、コンピューター１１０から受信した印刷データに基づいて、各ユニットを制御し、紙に画像を印刷する。プリンター１内の状況は検出器群５０によって監視されており、検出器群５０は、検出結果をコントローラー６０に出力する。コントローラー６０は、検出器群５０から出力された検出結果に基づいて、各ユニットを制御する。
【００２１】
搬送ユニット２０は、媒体（例えば、紙Ｓなど）を所定の方向（以下、搬送方向という）に搬送させるためのものである。この搬送ユニット２０は、給紙ローラー２１と、搬送モーター２２（ＰＦモータとも言う）と、搬送ローラー２３と、プラテン２４と、排紙ローラー２５とを有する。給紙ローラー２１は、紙挿入口に挿入された紙をプリンター内に給紙するためのローラーである。搬送ローラー２３は、給紙ローラー２１によって給紙された紙Ｓを印刷可能な領域まで搬送するローラーであり、搬送モーター２２によって駆動される。プラテン２４は、印刷中の紙Ｓを支持する。排紙ローラー２５は、紙Ｓをプリンターの外部に排出するローラーであり、印刷可能な領域に対して搬送方向下流側に設けられている。
【００２２】
キャリッジユニット３０は、ヘッドを所定の方向（以下、移動方向という）に移動（「走査」とも呼ばれる）させるためのものである。キャリッジユニット３０は、キャリッジ３１と、キャリッジモーター３２（ＣＲモーターとも言う）とを有する。キャリッジ３１は、移動方向に往復移動可能であり、キャリッジモーター３２によって駆動される。また、キャリッジ３１は、インクを収容するインクカートリッジを着脱可能に保持している。
【００２３】
ヘッドユニット４０は、紙にインクを吐出するためのものである。ヘッドユニット４０は、複数のノズルを有するヘッド４１を備える。このヘッド４１はキャリッジ３１に設けられているため、キャリッジ３１が移動方向に移動すると、ヘッド４１も移動方向に移動する。そして、ヘッド４１が移動方向に移動中にインクを断続的に吐出することによって、移動方向に沿ったドットライン（ラスタライン）が紙に形成される。ヘッド４１の各ノズルにはピエゾ素子が設けられており、ピエゾ素子が駆動信号ＣＯＭ（後述）で駆動されることによって、ノズルからインクが噴射する。
【００２４】
検出器群５０には、リニア式エンコーダー５１、ロータリー式エンコーダー５２、紙検出センサー５３、光学センサー５４等が含まれる。リニア式エンコーダー５１は、キャリッジ３１の移動方向の位置を検出する。ロータリー式エンコーダー５２は、搬送ローラー２３の回転量を検出する。紙検出センサー５３は、給紙中の紙の先端の位置を検出する。光学センサー５４は、キャリッジ３１に取付けられている発光部と受光部により、紙の有無を検出する。そして、光学センサー５４は、キャリッジ３１によって移動しながら紙の端部の位置を検出し、紙の幅を検出することができる。また、光学センサー５４は、状況に応じて、紙の先端（搬送方向下流側の端部であり、上端ともいう）・後端（搬送方向上流側の端部であり、下端ともいう）も検出できる。
【００２５】
コントローラー６０は、プリンターの制御を行うための制御ユニットである。コントローラー６０は、インターフェイス部６１と、ＣＰＵ６２と、メモリー６３と、ユニット制御回路６４と、駆動信号生成回路６５を有する。インターフェイス部６１は、外部装置であるコンピューター１１０とプリンター１との間でデータの送受信を行う。ＣＰＵ６２は、プリンター全体の制御を行うための演算処理装置である。メモリー６３は、ＣＰＵ６２のプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ等の記憶素子を有する。ＣＰＵ６２は、メモリー６３に格納されているプログラムに従って、ユニット制御回路６４を介して各ユニットを制御する。
【００２６】
また、駆動信号生成回路６５は、ヘッドユニット４０のピエゾ素子を駆動させるための駆動信号ＣＯＭを生成する。駆動信号生成回路６５で生成された駆動信号ＣＯＭは、フレキシブルケーブル７１を介してヘッドユニット４０のヘッド４１に伝送される。
なお、駆動信号生成回路６５の詳細については後述する。
【００２７】
図３は駆動信号ＣＯＭの説明図である。駆動信号生成回路６５で生成された駆動信号ＣＯＭはピエゾ素子に印加される。駆動信号ＣＯＭの電圧の上昇している期間にピエゾ素子が充電される。また、駆動信号ＣＯＭの電圧が下降している期間にピエゾ素子が放電される。図は、媒体上の１画素にドットを形成する期間の駆動信号ＣＯＭを示している。媒体に印刷を行う際には、各画素にドットを形成するごとに、図の駆動信号ＣＯＭが繰り返し生成される。そして、この駆動信号ＣＯＭの変化に応じてピエゾ素子の充電と放電が行なわれる。このように駆動信号ＣＯＭによってピエゾ素子が充放電され、ピエゾ素子が駆動信号ＣＯＭの電圧変化に応じて変位することによってインクチャンバーが膨張・収縮し、対応するノズルからインクが吐出される。
【００２８】
＜印刷手順について＞
コントローラー６０は、コンピューター１１０から印刷命令及び印刷データを受信すると、印刷データに含まれる各種コマンドの内容を解析し、各ユニットを用いて、以下の処理を行う。
【００２９】
まず、コントローラー６０は、給紙ローラー２１を回転させ、印刷すべき用紙Ｓを搬送ローラー２３の所まで送る。次に、コントローラー６０は、搬送モーター２２を駆動させることによって搬送ローラー２３を回転させる。搬送ローラー２３が所定の回転量にて回転すると、用紙Ｓは所定の搬送量にて搬送される。
【００３０】
用紙Ｓがヘッドユニット４０の下部まで搬送されると、コントローラー６０は、印刷命令に基づいてキャリッジモーター３２を回転させる。このキャリッジモーター３２の回転に応じて、キャリッジ３１が移動方向に移動する。また、キャリッジ３１が移動することによって、キャリッジ３１に設けられたヘッドユニット４０も同時に移動方向に移動する。そして、コントローラー６０は、ヘッドユニット４０が移動方向に移動している間に駆動信号生成回路６５に駆動信号ＣＯＭを生成させる。そして、駆動信号ＣＯＭによってピエゾ素子を駆動させることに基づいて、ヘッド４１から断続的にインク滴を噴射させる。このインク滴が、用紙Ｓにインク滴が着弾することによって、移動方向に複数のドットが並ぶドット列が形成される。なお、移動するヘッド４１からインクを噴射することによるドット形成動作のことをパスという。
【００３１】
また、コントローラー６０は、ヘッドユニット４０が往復移動する合間に搬送モーター２２を駆動させる。搬送モーター２２は、コントローラー６０からの指令された駆動量に応じて回転方向の駆動力を発生する。そして、搬送モーター２２は、この駆動力を用いて搬送ローラー２３を回転させる。搬送ローラー２３が所定の回転量にて回転すると、用紙Ｓは所定の搬送量にて搬送される。つまり、用紙Ｓの搬送量は、搬送ローラー２３の回転量に応じて定まることになる。このように、パスと搬送動作を交互に繰り返して行い、用紙Ｓの各画素にドットを形成していく。こうして用紙Ｓに画像が印刷される。
【００３２】
そして、最後に、コントローラー６０は、搬送ローラー２３と同期して回転する排紙ローラー２５によって印刷が終了した用紙Ｓを排紙する。
【００３３】
＝＝＝駆動信号生成回路について＝＝＝
＜第１参考例＞
図４は第１参考例の駆動信号生成回路６５の構成の説明図である。なお、ピエゾ素子は容量性負荷として機能するので、図ではピエゾ素子がコンデンサー（Ｃ１）として記載されている。また、プリンター１には、各ノズルに対してそれぞれピエゾ素子が設けられているが、図中ではピエゾ素子を示すコンデンサーを１個で省略記載している。
第１参考例の駆動信号生成回路６５は、Ｄ／Ａコンバータ（以下ＤＡＣともいう）６５１と電流増幅回路６５２を有している。
【００３４】
ＤＡＣ６５１には、ＣＰＵ６２から駆動信号データ（デジタルデータ）が入力される。ＤＡＣ６５１はこのデジタルデータをアナログ信号に変換し、駆動信号データに応じた原駆動信号ＯＣＯＭを出力する。なお、原駆動信号ＯＣＯＭの電圧変化は、図３の駆動信号ＣＯＭとほぼ同じである。
【００３５】
電流増幅回路６５２は、多数のピエゾ素子が支障なく動作できるように、十分な電流を供給するための回路である。電流増幅回路６５２は、入力される原駆動信号ＯＣＯＭの電圧変化に応じてピエゾ素子Ｃ１を充放電するための駆動信号ＣＯＭを出力する。電流増幅回路６５２は、充電側トランジスタＱ１と放電側トランジスタＱ２を有する。充電側トランジスタＱ１はＮＰＮ型のトランジスタであり、放電側トランジスタＱ２はＰＮＰ型のトランジスタである。すなわち、電流増幅回路６５２は、相補的に２個のトランジスタを接続したプッシュプル増幅回路である。
【００３６】
充電側トランジスタＱ１（ＮＰＮ型トランジスタ）のベースにはＤＡＣ６５１からの原駆動信号ＯＣＯＭが入力される。また、充電側トランジスタＱ１のコレクタは４２Ｖ電源と接続されており、充電側トランジスタＱ１のエミッタは放電側トランジスタＱ２のエミッタと接続されているとともに、ピエゾ素子Ｃ１への駆動信号ＣＯＭの出力信号線に接続されている。
【００３７】
放電側トランジスタＱ２（ＰＮＰ型トランジスタ）のベースにはＤＡＣ６５１からの原駆動信号ＯＣＯＭが入力される。また、放電側トランジスタＱ２のコレクタはグランド（ＧＮＤ）と接続されており、放電側トランジスタＱ２のエミッタは、充電側トランジスタＱ１のエミッタと接続されている。
【００３８】
次に第１参考例の駆動信号生成回路６５の動作について説明する。図５は、第１参考例の駆動信号生成回路６５の動作の説明図である。
【００３９】
（充電時）
ピエゾ素子Ｃ１の充電時には、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に高くなる。これにより、充電側トランジスタＱ１がオンとなって、図に示すように電流Ｉ１が流れてピエゾ素子Ｃ１が充電される。このときの、充電側トランジスタＱ１の発熱量（消費電力）は、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧と電流Ｉ１との積で表される。つまり、図５の左側斜線部（右上がり線のハッチング部分）と電流Ｉ１の積になる。
【００４０】
（ホールド時）
ホールド時には、原駆動信号ＯＣＯＭの電圧が変化しない。これにより、充電側トランジスタＱ１と放電側トランジスタＱ２は共にオフとなる。よって、電流が流れず駆動信号ＣＯＭは同じ電圧を維持する。
【００４１】
（放電時）
ピエゾ素子Ｃ１の放電時には、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に低くなる。これにより、放電側トランジスタＱ２がオンとなって、図に示すように電流Ｉ２が流れてピエゾ素子が放電される。このときの、放電側トランジスタＱ２の発熱量は、放電側トランジスタＱ２のコレクタ−エミッタ間の電圧と電流Ｉ２との積で表される。つまり、図５の右側斜線部（右下がり線のハッチング部分）と電流Ｉ２の積になる。
【００４２】
＜第２参考例＞
第１参考例では、斜線部の面積（コレクタ−エミッタ間の電圧差）が大きく、発熱量が大きい。これに対し、第２参考例では、コレクタ−エミッタ間の電圧差を小さくし、発熱量を低減させている。
また、第１参考例では、ピエゾ素子に充電された電荷が全てグランドに放電されてしまう。これに対し、第２参考例では、ピエゾ素子に充電された電荷の一部を放電時に回生している。
【００４３】
図６は、第２参考例の駆動信号生成回路６５の構成の説明図である。第２参考例の駆動信号生成回路６５は、ＤＡＣ６５１、電流増幅回路６５２、チャージポンプ回路６６、回生用のコンデンサーＣ３、及び、２１Ｖ電源Ｖ１を有している。電流増幅回路６５２の高圧側電源電圧端子は、チャージポンプ回路６６の高圧側出力端子と接続している（Ａ点）。また、電流増幅回路６５２の低圧側電源電圧端子は、チャージポンプ回路６６の低圧側出力端子と接続している（Ｂ点）。チャージポンプ回路６６の充電用端子は、２１Ｖ電源Ｖ１とコンデンサーＣ３と接続している（Ｃ点）。チャージポンプ回路６６の放電用端子は、ＧＮＤと接続している（Ｄ点）。
【００４４】
ＤＡＣ６５１は、第１参考例と同様の構成である。但し、第２参考例のＤＡＣ６５１は、原駆動信号ＯＣＯＭだけでなく、制御信号も出力する。なお、制御信号については後述する。
【００４５】
電流増幅回路６５２は、第１参考例と同様の構成である。但し、第２参考例では、充電側トランジスタＱ１のコレクタの接続先は、４２Ｖ電源ではなく、後述するチャージポンプ回路６６のコンデンサーＣ２の高圧側端子である。また、放電側トランジスタＱ２の接続先は、グランド（ＧＮＤ）ではなく、チャージポンプ回路６６のコンデンサーＣ２の低圧側端子である。
【００４６】
チャージポンプ回路６６は、コンデンサーＣ２、電圧調整部６６１、ダイオードＤ１及びダイオードＤ２を有している。チャージポンプ回路６６は、電流増幅回路６５２の高圧側電源電圧端子に原駆動信号ＯＣＯＭよりも高い電圧を印加するとともに（Ａ点）、電流増幅回路６５２の低圧側電源電圧端子に原駆動信号ＯＣＯＭよりも低い電圧を印加する（Ｂ点）。
【００４７】
コンデンサーＣ２は、チャージポンプ用のコンデンサーであり、コンデンサーＣ１（全てのピエゾ素子の容量の合計）よりも容量が大きい。コンデンサーＣ２の高圧側端子は、充電側トランジスタＱ１のコレクタと接続され、コンデンサーＣ２の低圧側端子は、放電側トランジスタＱ２のコレクタと接続されている。
【００４８】
電圧調整部６６１は、図中Ｂ点（コンデンサーＣ２の低圧側端子、すなわち、放電側トランジスタＱ２のコレクタ）の電圧を調整する。電圧調整部６６１は、ＤＡＣ６５１からの制御信号により動作が制御される。
【００４９】
第２参考例の電圧調整部６６１は、相補的に接続されたＮチャンネル型ＦＥＴ（Ｑ３）と、Ｐチャンネル型ＦＥＴ（Ｑ４）によるソースフォロア構成である。この構成により、電圧調整部６６１の出力電圧（Ｂ点電圧）が、入力電圧（制御信号の電圧）と同じになるように制御される。
【００５０】
Ｎチャンネル型ＦＥＴ（以下、Ｎ型ＦＥＴともいう）Ｑ３のゲートには、ＤＡＣ６５１からの制御信号が印加される。また、Ｎ型ＦＥＴＱ３のドレインは電源Ｖ１（２１Ｖ）に接続されており、Ｎ型ＦＥＴＱ３のソースは、Ｐチャンネル型ＦＥＴ（Ｑ４）のソースと接続されている。
【００５１】
Ｐチャンネル型ＦＥＴ（以下、Ｐ型ＦＥＴともいう）Ｑ４のゲートにはＤＡＣ６５１からの制御信号が印加される。Ｐ型ＦＥＴＱ４のドレインはグランド（ＧＮＤ）に接続されており、Ｐ型ＦＥＴＱ４のソースは、Ｎ型ＦＥＴＱ３のソースと接続されている。また、Ｎ型ＦＥＴＱ３のソース及びＰ型ＦＥＴＱ４のソースは、電流増幅回路６５２の放電側トランジスタＱ２のコレクタと、コンデンサーＣ２の低圧側端子に接続されている。
【００５２】
Ｂ点の電圧が制御信号の電圧よりも低くなる場合にはＮ型ＦＥＴＱ３がオンし、Ｂ点の電圧が制御信号の電圧よりも高くなる場合にはＰ型ＦＥＴＱ４がオンする。こうして、電圧調整部６６１は、制御信号と同じ電圧になるようにＢ点の電圧を調整する。
【００５３】
ダイオードＤ１は逆流防止用のダイオードであり、ダイオードＤ１のカソード側は電流増幅回路６５２の充電側トランジスタＱ１のコレクタ及びコンデンサーＣ２の高圧側端子と接続されており、アノード側は電源Ｖ１及びＮ型ＦＥＴＱ３のドレインと接続されている。
【００５４】
ダイオードＤ２は、回生用のダイオードであり、放電側トランジスタＱ２からコンデンサーＣ３へ電流が流れることを許容するためのものである。ダイオードＤ１のカソード側は、コンデンサーＣ３の高圧側端子と接続されており、アノード側は放電側トランジスタＱ２のコレクタと接続されている。
【００５５】
コンデンサーＣ３（蓄積素子に相当する）は、回生される電荷を蓄積するためのものである。ピエゾ素子Ｃ１の放電時に放電側トランジスタＱ２から放出された電荷がダイオードＤ２を介してコンデンサーＣ３に回生される。このコンデンサーＣ３の容量は、コンデンサーＣ１（全てのピエゾ素子の容量の合計）及びコンデンサーＣ２の容量よりも大きい。コンデンサーＣ３の低圧側端子はグランドに接続されており、高圧側端子は電源Ｖ１、ダイオードＤ１のアノード側、ダイオードＤ２のカソード側に接続されている。
【００５６】
電源Ｖ１は、２１Ｖの電源である。つまり、第２参考例の電源電圧は、第１参考例での電源電圧（４２Ｖ）よりも低い電圧である。
【００５７】
次に第２参考例の駆動信号生成回路６５の動作について説明する。
図７は、第２参考例の原駆動信号ＯＣＯＭ（駆動信号ＣＯＭ）、制御信号及び各ポイントでの電圧の時間変化の説明図である。
まず、時刻Ｔ０では、原駆動信号ＯＣＯＭに変化がなく、充電側トランジスタＱ１、放電側トランジスタＱ２は共にオフである。Ａ点電圧（コンデンサーＣ２の高圧側端子、電流増幅回路６５２の充電側トランジスタＱ１のコレクタ）は電源Ｖ１により２１Ｖになる。また、このとき制御信号はＧＮＤ電圧であり、これにより、Ｂ点電圧（コンデンサーＣ２の低圧側端子）は、ＧＮＤ電圧になる。よって、コンデンサーＣ２が２１Ｖで充電される。
【００５８】
時刻Ｔ１〜Ｔ２では、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電位が徐々に高くなる。原駆動信号ＯＣＯＭが高くなることによって、電流増幅回路６５２の充電側トランジスタＱ１がオンとなり、ピエゾ素子Ｃ１が充電される。このときの充電側トランジスタＱ１のコレクタ電圧は２１Ｖなので、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧差は、２１Ｖ−駆動信号ＣＯＭの電圧（図のＴ１〜Ｔ２のハッチング部分）となる。これは第１参考例の場合よりも小さい。すなわち、充電側トランジスタＱ１の発熱が第１参考例よりも小さくなる。
また、このとき、制御信号はＧＮＤ電圧である。つまり、図のＢ点の電圧がＧＮＤ電圧になっている。
【００５９】
時刻Ｔ２〜Ｔ３では、制御信号の電圧が、原駆動信号ＯＣＯＭの電圧変化と同じ傾きで、徐々に高くなる。制御信号の電圧が高くなることによって、電圧調整部６６１のＮ型ＦＥＴＱ３がオンになる。Ｎ型ＦＥＴＱ３がオンすることにより、電源Ｖ１（２１Ｖ）からＢ点に電流が流れ、Ｂ点電圧が制御信号と同じ電圧になる。また、時刻Ｔ２直前でコンデンサーＣ２が２１Ｖで充電されているため、Ａ点電圧が制御信号の電圧＋２１Ｖになる（図７参照）。また、原駆動信号ＯＣＯＭが高くなることによって、電流増幅回路６５２の充電側トランジスタＱ１がオンとなり、ピエゾ素子Ｃ１が充電される。このときの充電側トランジスタＱ１のコレクタ電圧は「制御信号＋２１Ｖ」なので、充電側トランジスタＱ１のコレクタ−エミッタ間の電圧差は、「制御信号＋２１Ｖ−駆動信号ＣＯＭの電圧」となる（図のＴ２〜Ｔ３のハッチング部分）。これは第１参考例の場合よりも小さい。すなわち、充電側トランジスタＱ１の発熱が第１参考例よりも小さくなる。
【００６０】
時刻Ｔ３〜Ｔ４（ホールド時）では、原駆動信号ＯＣＯＭが一定になる。これにより充電側トランジスタＱ１が（及び放電側トランジスタＱ２も）オフとなり、ピエゾ素子Ｃ１には電流が流れず、駆動信号ＣＯＭは同じ電圧を維持する。また、このとき、制御信号も一定になる。これにより、Ｎ型ＦＥＴＱ３及びＰ型ＦＥＴＱ４はともにオフになる。
【００６１】
時刻Ｔ４〜Ｔ５では、ＤＡＣ６５１からの原駆動信号ＯＣＯＭの電圧が徐々に低くなる。これにより、電流増幅回路６５２の放電側トランジスタＱ２がオンとなり、ピエゾ素子Ｃ１が放電される。また、このとき、制御信号が原駆動信号ＯＣＯＭの電圧と同じ傾きで徐々に低くなる。これにより、Ｐ型ＦＥＴＱ４がオンし、Ｂ点電圧を制御信号と同じにする。つまり、Ｂ点の電圧が原駆動信号ＯＣＯＭの電圧と同じ傾きで低くなる。また、コンデンサー２は２１Ｖで充電されているので、Ａ点の電圧もＢ点の電圧が低くなるのと同じ傾きで低くなる。なお、このときの放電側トランジスタＱ２のコレクタ−エミッタ間の電圧差は、「駆動信号ＣＯＭの電圧−Ｂ点電圧」となる（図のＴ４〜Ｔ５のハッチング部分）。これは第１参考例の場合よりも小さい。すなわち、放電側トランジスタＱ２の発熱が第１参考例よりも小さくなる。
【００６２】
なお、放電側トランジスタＱ２から放出される電荷は、Ｐ型ＦＥＴＱ４を介してＧＮＤに放出されるが、駆動信号が２１Ｖまでは、電荷の一部がダイオードＤ２を介してコンデンサーＣ３に移動する（回生）。
【００６３】
時刻Ｔ５〜Ｔ６においても、放電側トランジスタＱ２がオンとなり、ピエゾ素子Ｃ１が放電される。なお、ここでは、Ｂ点の電圧がＧＮＤ電圧になっているので、放電側トランジスタＱ２のコレクタ−エミッタ間の電圧差は、駆動信号ＣＯＭの電圧−ＧＮＤ（Ｔ５〜Ｔ６のハッチング部分）である。
以下、同じ動作を繰り返す。
【００６４】
＜本実施形態＞
上記の第２参考例では、説明の簡略化のため、Ｎ型ＦＥＴＱ３、Ｐ型ＦＥＴＱ４のゲートに印加される制御信号がＧＮＤ電圧のとき、Ｂ点電圧もＧＮＤ電圧として説明した。但し、実際には、閾値電圧（Ｖｔｈ）があるため、制御信号がＧＮＤ電圧であっても、Ｂ点電圧はＧＮＤ電圧にはならず、例えば約３Ｖになる。この結果、以下の２つの問題が生じる。
第１に、Ｂ点電圧が３Ｖ以下にならないため、駆動信号ＣＯＭの最低電圧を３Ｖ以下にすることができなくなる。
第２に、チャージポンプ用のコンデンサーＣ２の充電時に低圧側端子が約３Ｖになるため、コンデンサーＣ２の充電電圧が低くなる。この結果、Ａ点電圧を４２Ｖ（＝電源電圧×２）まで上げることができず、３９Ｖ（＝電源電圧×２−Ｖｔｈ）までしか上げられない。このため、駆動信号ＣＯＭの最高電圧を３９Ｖ以上にすることができなくなる。
そこで、本実施形態では駆動信号ＣＯＭの波形形状の改善を図っている。
【００６５】
図８は、本実施形態の概略説明図である。
本実施形態では、Ｐ型ＦＥＴＱ４のゲートにマイナス電位を印加することによって、Ｂ点電圧をＧＮＤ電圧にして、上記の問題を解消している。なお、ＤＡＣ６５１は、マイナス電位を出力できないため、本実施形態では、マイナス電位を生成するためのマイナス電圧発生部（負電圧発生部に相当する）が設けられている。
図８に示すように、Ｎ型ＦＥＴＱ９のドレインにはマイナス電圧発生部の出力のマイナス電圧が印加されている。また、Ｎ型ＦＥＴＱ９のソースは、抵抗Ｒ６を介してＰ型ＦＥＴＱ４のゲートと接続されている。なお、Ｎ型ＦＥＴＱ９は切替部に相当する。
Ｎ型ＦＥＴＱ９がオフの場合、制御信号が抵抗Ｒ１を介してＰ型ＦＥＴＱ４のゲートに印加される。
一方、Ｎ型ＦＥＴＱ９がオンの場合、制御信号の電圧と、マイナス電圧発生部からのマイナス電圧とが、抵抗Ｒ１と抵抗Ｒ６によって分圧されてＰ型ＦＥＴＱ４のゲートに印加される。
【００６６】
図９は、本実施形態の駆動信号生成回路６５の説明図である。
本実施形態の駆動信号生成回路６５は、第２参考例と同様に、ＤＡＣ６５１、電流増幅回路６５２、チャージポンプ回路６６、回生用のコンデンサーＣ３、及び、２１Ｖ電源Ｖ１を有すると共に、更にマイナス電位生成回路６７を有する。本実施形態と第２参考例とを比較すると、マイナス電位生成回路６７がある点や、電圧調整部６６１に入力される信号などが異なっている。そこで、第２参考例とは異なる点について説明する。
【００６７】
マイナス電位生成回路６７（ゲート電圧生成回路に相当する）は、Ｎ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ７、Ｎ型ＦＥＴＱ８、Ｎ型ＦＥＴＱ９、コンデンサーＣ４、ダイオードＤ５、抵抗Ｒ４、Ｒ５、Ｒ６を有している。なお、Ｎ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ７、Ｎ型ＦＥＴＱ８、コンデンサーＣ４、ダイオードＤ５、抵抗Ｒ４、Ｒ５はマイナス電圧発生部を構成している。
【００６８】
Ｎ型ＦＥＴＱ６とＰ型ＦＥＴＱ７は、相補的に接続されたソースフォロア構成である。
Ｎ型ＦＥＴＱ６のゲートは、Ｐ型ＦＥＴＱ７のゲート及びＮ型ＦＥＴＱ８のドレインと接続されている。また、Ｎ型ＦＥＴＱ６のドレインは、電源Ｖ１と接続され、Ｎ型ＦＥＴＱ６のソースは、Ｐ型ＦＥＴＱ７のソース及びコンデンサーＣ４の高圧側端子（図中上側の端子）と接続されている。
Ｐ型ＦＥＴＱ７のゲートは、Ｎ型ＦＥＴＱ６のゲート及びＮ型ＦＥＴＱ８のドレインと接続されている。また、Ｐ型ＦＥＴＱ７のソースは、Ｎ型ＦＥＴＱ６のソース及びコンデンサーＣ４の低圧側端子（図中上側の端子）と接続され、Ｐ型ＦＥＴＱ７のドレインはグランド（ＧＮＤ）と接続されている。
コンデンサーＣ４の高圧側端子は、Ｎ型ＦＥＴＱ６のソース及びＰ型ＦＥＴＱ７のソースと接続され、コンデンサーＣ４の低圧側端子は、Ｎ型ＦＥＴＱ９のソースと接続されている。
【００６９】
ダイオードＤ５は、逆流防止用のダイオードであり、アノード側はコンデンサーＣ４の低圧側端子と接続され、カソード側はＰ型ＦＥＴＱ７のドレインと接続されている。
抵抗Ｒ４の一端はＮ型ＦＥＴＱ６のゲートと接続され、他端はＮ型ＦＥＴＱ６のドレインと接続されている。
抵抗Ｒ５の一端はＮ型ＦＥＴＱ８のゲートと接続され、他端はＮ型ＦＥＴＱ８のソースと接続されている。
抵抗Ｒ６の一端はＮ型ＦＥＴＱ９のドレインと接続され、他端はＰ型ＦＥＴＱ４のゲートと接続されている。
【００７０】
Ｎ型ＦＥＴＱ８のソースはグランド（ＧＮＤ）と接続され、Ｎ型ＦＥＴＱ８のドレインは、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートと接続されている。また、Ｎ型ＦＥＴＱ８のゲートには、ＣＰＵ６２からＨレベル（例えば３Ｖ）又はＬレベル（例えば０Ｖ）の電圧が印加される。
Ｎ型ＦＥＴＱ９のゲートは、Ｎ型ＦＥＴＱ８のゲートと接続されている。つまり、Ｎ型ＦＥＴＱ９のゲートにも、ＣＰＵ６２からＨレベル（例えば３Ｖ）又はＬレベル（例えば０Ｖ）の電圧が印加される。また、Ｎ型ＦＥＴＱ９のソースは、コンデンサーＣ４の低圧側端子と接続され、Ｎ型ＦＥＴＱ９のドレインは、抵抗Ｒ６を介してＰ型ＦＥＴＱ４のゲートと接続されている。
【００７１】
次にマイナス電位生成回路６７の動作について説明する。
ＣＰＵ６２によって、Ｎ型ＦＥＴＱ８のゲート電圧が制御される（オン／オフが制御される）。Ｎ型ＦＥＴＱ８のオン／オフのタイミングについては後述する。
【００７２】
Ｎ型ＦＥＴＱ８がオフのとき（ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに０Ｖが印加されたとき）、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートには電源Ｖ１から２１Ｖが印加される。よって、Ｎ型ＦＥＴＱ６及びＰ型ＦＥＴＱ７のソース電圧が２１Ｖになる（Ｎ型ＦＥＴＱ６がオン、Ｐ型ＦＥＴＱ７がオフ）。つまり、コンデンサーＣ４が２１Ｖで充電され、コンデンサーＣ４の高圧側端子（図中上側端子）が２１Ｖ、低圧側端子（図中下側端子）がＧＮＤ電圧になる。なお、このときＮ型ＦＥＴＱ９のゲートにも０Ｖが印加され、Ｎ型ＦＥＴＱ９のソースがＧＮＤ電圧になる。よってＮ型ＦＥＴＱ９はオフとなる。
【００７３】
一方、Ｎ型ＦＥＴＱ８がオンのとき（ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに３Ｖが印加されたとき）、Ｎ型ＦＥＴＱ６のゲート及びＰ型ＦＥＴＱ７のゲートにＧＮＤ電圧が印加される。よって、Ｎ型ＦＥＴＱ６及びＰ型ＦＥＴＱ７のソース電圧がＧＮＤ電圧になる（Ｎ型ＦＥＴＱ６がオフ、Ｐ型ＦＥＴＱ７がオン）。これにより、コンデンサーＣ４の高圧側端子（図中上側端子）がＧＮＤ電圧、低圧側端子（図中下側端子）が−２１Ｖになる。このとき、Ｎ型ＦＥＴＱ９のゲートにも３Ｖが印加されるので、Ｎ型ＦＥＴＱ９のゲート-ソース間電圧（ＶＧＳ）が約−２４Ｖになり、Ｎ型ＦＥＴＱ９がオンする。よって、Ｐ型ＦＥＴＱ４のゲートに、制御信号の電圧と、マイナス電位生成回路６７からの−２１Ｖの分圧が印加される。これによりＰ形ＦＥＴＱ４がオンとなり、Ｂ点電圧がＧＮＤ電圧になる。
【００７４】
次に、Ｐ形ＦＥＴＱ４のゲートにマイナス電位を印加するタイミング（言い換えると、ＣＰＵ６２からＮ型ＦＥＴＱ８のゲートに３Ｖを印加するタイミング）について説明する。
【００７５】
まず、ピエゾ素子Ｃ１の放電時のコンデンサーＣ３への電荷の回生の終了後であることが望ましい。これは、コンデンサーＣ３への回生終了前にＰ形ＦＥＴＱ４のゲートにマイナス電位を印加すると、Ｐ形ＦＥＴＱ４からＧＮＤに放出される電荷が増えるため、コンデンサーＣ３への十分な回生ができないからである。なお、本実施形態の場合、前述したように、ピエゾ素子Ｃ１の放電時に、コンデンサーＣ３に電荷が回生されるのは、駆動信号ＣＯＭの電圧が２１Ｖになる時刻Ｔａまでである。よって、図７において、時刻Ｔａよりも後であることが望ましい。
【００７６】
次に、ピエゾ素子Ｃ１の放電時に、駆動信号ＣＯＭが最低電圧になる前であることが望ましい。より詳しくは、駆動信号ＣＯＭの電位が、３Ｖ（Ｐ形ＦＥＴＱ４のＶｔｈ）に達する前であることが望ましい。これは、３Ｖ以下の駆動信号ＣＯＭを生成する際に、放電側トランジスタＱ２のコレクタ電圧を３Ｖ以下にする必要があるためである。よって、図７において、時刻Ｔ６よりも前であることが望ましい。
なお、Ｐ形ＦＥＴＱ４のゲートに印加したマイナス電位を解除するタイミングは、遅くとも次の駆動信号ＣＯＭの生成時にＮ型ＦＥＴＱ３をオンにする前（図７の時刻Ｔ２の前）である。
このため、本実施形態では、時刻Ｔａの後から時刻Ｔ６までの間、Ｐ形ＦＥＴＱ４のゲートにマイナス電圧を印加するようにしている。すなわち、ＣＰＵ６２は、時刻Ｔａの後から時刻Ｔ６までの期間にＮ型ＦＥＴＱ８（Ｎ型ＦＥＴＱ９）のゲートに３Ｖを印加し、それ以外の期間は０Ｖを印加する。
【００７７】
以上説明した本実施形態の駆動信号生成回路６５は、電流増幅回路６５２と、チャージポンプ回路６６とを備えている。
【００７８】
電流増幅回路６５２は、原駆動信号ＯＣＯＭが入力され、原駆動信号ＯＣＯＭとほぼ同じ電圧変化の駆動信号ＣＯＭを出力することによって、容量性負荷であるピエゾ素子Ｃ１を充放電する。
【００７９】
チャージポンプ回路６６のコンデンサーＣ２は、電流増幅回路６５２の高圧側電源電圧端子（充電側トランジスタＱ１のコレクタ）に高圧側端子が接続され、電流増幅回路６５２の低圧側電源電圧端子（放電側トランジスタＱ２のコレクタ）に低圧側端子が接続されている。また、チャージポンプ回路６６の電圧調整部６６１は、Ｎ型ＦＥＴＱ３とＰ型ＦＥＴＱ４とのソースフォロアで構成されており、コンデンサーＣ２の低圧側端子の電圧（Ｂ点電圧）を調整する。そして、チャージポンプ回路６６は、電流増幅回路６５２の高圧側電源電圧端子に原駆動信号ＯＣＯＭよりも高い電圧を印加するとともに（Ａ点）、電流増幅回路６５２の低圧側電源電圧端子に原駆動信号ＯＣＯＭよりも低い電圧を印加する（Ｂ点）。
このような構成の駆動信号生成回路６５において、本実施形態では、ピエゾ素子Ｃ１の充電時に原駆動信号ＯＣＯＭが２１Ｖよりも高い電圧になるときに、Ｎ型ＦＥＴＱ３をオンにして、２１Ｖに充電されたコンデンサーＣ２の低圧側端子の電圧を上げて、電流増幅回路６５２の高圧側電源電圧端子の電圧を２１Ｖよりも高い電圧にしている。
【００８０】
また、ピエゾ素子Ｃ１の放電時に、Ｐ型ＦＥＴＱ４をオンにして、電流増幅回路６５２の低圧側電源電圧端子の電圧を原駆動信号ＯＣＯＭの電圧よりも低い電圧にしている。
さらに、ピエゾ素子Ｃ１の放電時に、マイナス電位生成回路６７で生成されるマイナス電圧によって、Ｐ型ＦＥＴＱ４のゲート電圧を、Ｐ型ＦＥＴＱ４のドレイン電圧よりも低い電圧になるようにしている。これにより、ピエゾ素子Ｃ１の放電時にコンデンサーＣ２の低圧側端子（Ｂ点）をＧＮＤ電圧にすることができ、駆動信号ＣＯＭの最低電圧を３Ｖ以下にすることができる。
【００８１】
また、コンデンサーＣ２の低圧側端子（Ｂ点）をＧＮＤ電圧にできるため、コンデンサーＣ２を電源電圧（２１Ｖ）と同じ電圧に充電できる。この結果、Ａ点電圧を４２Ｖ（＝電源電圧×２）まで上げることができ、駆動信号ＣＯＭの最高電圧を高くすることができる。
このように、本実施形態では駆動信号ＣＯＭの波形形状の改善を図ることができる。
【００８２】
＝＝＝その他の実施形態＝＝＝
一実施形態としてのプリンター等を説明したが、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。
【００８３】
＜プリンターについて＞
前述の実施形態のプリンターは、ヘッドが移動方向に移動するドット形成動作（パス）と、用紙を搬送方向に搬送する搬送動作とを交互に繰り返すプリンター（いわゆるシリアルプリンター）であった。しかし、プリンターの種類は、これに限られるものではない。例えば、ヘッドを固定して、ヘッドと対向させて用紙を搬送させながらヘッドからインクを吐出させて印刷を行うプリンター（いわゆるラインプリンター）であっても良い。
【００８４】
＜液体噴射装置について＞
前述の実施形態では、液体噴射装置の一例としてインクジェットプリンターが説明されている。但し、液体噴射装置はインクジェットプリンターに限られるものではなく、インク以外の液体（液体以外にも、機能材料の粒子が分散されている液状体、ジェルのような液状体も含む）や液体以外の流体（流体として噴射できる固体、例えば粉体）を噴射する流体噴射装置にも適用可能である。例えば、液晶ディスプレイ、ＥＬディスプレイ及び面発光ディスプレイの製造などに用いられる液状の色剤や電極材などを噴射する噴射装置や、バイオチップ製造に用いられる液状の生体有機物を噴射する噴射装置に、前述の実施形態を適用しても良い。
【００８５】
＜インクについて＞
前述の実施形態は、プリンターの実施形態だったので、インクをノズルから噴射しているが、このインクは水性でも良いし、油性でも良い。また、ノズルから噴射する流体は、インクに限られるものではない。例えば、金属材料、有機材料（特に高分子材料）、磁性材料、導電性材料、配線材料、成膜材料、電子インク、加工液、遺伝子溶液などを含む液体（水も含む）をノズルから噴射しても良い。
【００８６】
＜ピエゾ素子について＞
前述の実施形態では、ピエゾ素子を用いてインクを吐出していた。しかし、駆動される素子が容量性負荷の機能があれば、ピエゾ素子に限られず、他の圧電素子でも良い。
【００８７】
＜ＤＡＣについて＞
前述の実施形態では、原駆動信号ＯＣＯＭや制御信号を、ＤＡＣ（Ｄ／Ａコンバーター）を用いて生成したが、これに限られない。デジタルデータからアナログ信号に変換することなく、直接アナログ信号として原駆動信号ＯＣＯＭや制御信号を出力しても良い。
【００８８】
＜マイナス電位生成回路について＞
マイナス電位生成回路６７は、ピエゾ素子Ｃ１の放電時の所定のタイミングで、Ｐ型ＦＥＴＱ４のゲート電圧がＢ点の電圧（Ｐ型ＦＥＴＱ４のドレイン電圧）よりも低くなるようにできればよく、本実施形態の構成には限られない。
例えば、原駆動信号ＯＣＯＭ（駆動信号ＣＯＭ）の波形をマイナス側に所定量オフセットさせるような構成にしてもよい。そして、前述の実施形態と同じ期間に、オフセットした信号をＰ型ＦＥＴＱ４のゲートに印加するようにしてもよい。
【００８９】
＜コンデンサーＣ３について＞
本実施形態では、コンデンサーＣ３によって、ピエゾ素子Ｃ１の放電時の電荷を回生していたが、コンデンサーＣ３を用いなくてもよい（回生しなくてもよい）。また、この場合、ピエゾ素子Ｃ１の放電時に、駆動信号ＣＯＭが２１Ｖ以上においてＰ型ＦＥＴＱ４のゲートにマイナス電位生成回路６７の出力を印加するようにしてもよい。
【符号の説明】
【００９０】
１ プリンター、
２０ 搬送ユニット、２１ 給紙ローラー、２２ 搬送モーター（ＰＦモーター）、
２３ 搬送ローラー、２４ プラテン、２５ 排紙ローラー、
３０ キャリッジユニット、３１ キャリッジ、
３２ キャリッジモーター（ＣＲモーター）、
４０ ヘッドユニット、４１ ヘッド、４２ データ受信部、４３ 駆動信号生成部、
５０ センサー群、５１ リニア式エンコーダー、５２ ロータリー式エンコーダー、
５３ 紙検出センサー、５４ 光学センサー、
６０ コントローラー、６１ インターフェイス部、６２ ＣＰＵ、
６３ メモリー、６４ ユニット制御回路、
６５ 駆動信号生成部、６５１ ＤＡＣ、６５２ 電流増幅回路、
６６ チャージポンプ回路、６７ マイナス電位生成回路、
Ｑ１ 充電用トランジスタ、Ｑ２ 放電用トランジスタ、
Ｑ３ Ｎ型ＦＥＴ、Ｑ４ Ｐ型ＦＥＴ、Ｑ６ Ｎ型ＦＥＴ、
Ｑ７ Ｐ型ＦＥＴ、Ｑ８ Ｎ型ＦＥＴ、Ｑ９ Ｎ型ＦＥＴ、
Ｃ１ ピエゾ素子、Ｃ２〜Ｃ４ コンデンサー、Ｖ１ ２１Ｖ電源
【特許請求の範囲】
【請求項１】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備えた駆動信号生成回路であって、
前記調整部は、
ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項２】
請求項１に記載の駆動信号生成回路であって、
前記原駆動信号が最低電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項３】
請求項１又は２に記載の駆動信号生成回路であって、
前記容量性負荷の放電時の電荷を蓄積する蓄電素子を更に備える
ことを特徴とする駆動信号生成回路。
【請求項４】
請求項３に記載の駆動信号生成回路であって、
前記蓄電素子へ電荷を回生させた後に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項５】
請求項１〜４の何れかに記載の駆動信号生成回路であって、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることをやめる
ことを特徴とする駆動信号生成回路。
【請求項６】
請求項１〜５の何れかに記載の駆動信号生成回路であって、
前記ＰチャンネルのＦＥＴのゲート電圧を生成するゲート電圧生成回路を備える
ことを特徴とする駆動信号生成回路。
【請求項７】
請求項６に記載の駆動信号生成回路であって、
前記ゲート電圧生成回路は、
負電圧を発生する負電圧発生部と、
ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くしないときには、前記原駆動信号に応じて変化する制御信号をＰチャンネルのＦＥＴのゲートに印加させ、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くするときには、前記負電圧発生部で発生した負電圧と前記制御信号の電圧との分圧を前記ＰチャンネルのＦＥＴのゲートに印加させる切替部と、
を有する、ことを特徴とする駆動信号生成回路。
【請求項８】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成され、前記コンデンサーの前記他端の電圧を調整する調整部とを有し、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備えた駆動信号生成回路による駆動信号生成方法であって、
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることと、
を有することを特徴とする駆動信号生成方法。
【請求項１】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、前記コンデンサーの前記他端の電圧を調整する調整部とを有するチャージポンプ回路であって、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、前記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備えた駆動信号生成回路であって、
前記調整部は、
ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成されており、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にし、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項２】
請求項１に記載の駆動信号生成回路であって、
前記原駆動信号が最低電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項３】
請求項１又は２に記載の駆動信号生成回路であって、
前記容量性負荷の放電時の電荷を蓄積する蓄電素子を更に備える
ことを特徴とする駆動信号生成回路。
【請求項４】
請求項３に記載の駆動信号生成回路であって、
前記蓄電素子へ電荷を回生させた後に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くする
ことを特徴とする駆動信号生成回路。
【請求項５】
請求項１〜４の何れかに記載の駆動信号生成回路であって、
前記容量性負荷の充電時に前記原駆動信号が所定電圧よりも高い電圧になる前に、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることをやめる
ことを特徴とする駆動信号生成回路。
【請求項６】
請求項１〜５の何れかに記載の駆動信号生成回路であって、
前記ＰチャンネルのＦＥＴのゲート電圧を生成するゲート電圧生成回路を備える
ことを特徴とする駆動信号生成回路。
【請求項７】
請求項６に記載の駆動信号生成回路であって、
前記ゲート電圧生成回路は、
負電圧を発生する負電圧発生部と、
ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くしないときには、前記原駆動信号に応じて変化する制御信号をＰチャンネルのＦＥＴのゲートに印加させ、ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くするときには、前記負電圧発生部で発生した負電圧と前記制御信号の電圧との分圧を前記ＰチャンネルのＦＥＴのゲートに印加させる切替部と、
を有する、ことを特徴とする駆動信号生成回路。
【請求項８】
原駆動信号が入力され、前記原駆動信号の電圧変化に応じて容量性負荷を充放電する電流増幅回路と、
前記電流増幅回路の高圧側電源電圧端子に一端が接続され前記電流増幅回路の低圧側電源電圧端子に他端が接続されたコンデンサーと、ＮチャンネルのＦＥＴ及びＰチャンネルのＦＥＴのソースフォロアで構成され、前記コンデンサーの前記他端の電圧を調整する調整部とを有し、前記電流増幅回路の前記高圧側電源電圧端子に前記原駆動信号よりも高い電圧を印加し、記電流増幅回路の前記低圧側電源電圧端子に前記原駆動信号よりも低い電圧を印加するチャージポンプ回路と、
を備えた駆動信号生成回路による駆動信号生成方法であって、
前記容量性負荷の充電時に、前記原駆動信号が所定電圧よりも高い電圧になるときに、前記ＮチャンネルのＦＥＴをオンにして、充電された前記コンデンサーの前記他端の電圧を上げて、前記電流増幅回路の前記高圧側電源電圧端子の電圧を前記所定電圧よりも高い電圧にすることと、
前記容量性負荷の放電時に、前記ＰチャンネルのＦＥＴをオンにして、前記電流増幅回路の前記低圧側電源電圧端子の電圧を前記原駆動信号の電圧よりも低い電圧にし、且つ、前記容量性負荷の放電時の所定のタイミングで、前記ＰチャンネルのＦＥＴのゲート電圧をドレイン電圧よりも低くすることと、
を有することを特徴とする駆動信号生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２５３７７２（Ｐ２０１０−２５３７７２Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０５５０６（Ｐ２００９−１０５５０６）
【出願日】平成２１年４月２３日（２００９．４．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２３日（２００９．４．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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