高速シリアル信号の伝送方法および変調、復調器
【課題】Inter Symbol Interferenceを防止するために、入力データパターンに依存せず、同じ論理信号が続かないようにする高速シリアル信号の伝送方法および変調、復調器を提供する。
【解決手段】変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。入力信号が“０”の場合に挿入されたダミー信号としての“１”が連続する時間は入力信号“１”に対する出力信号中で“１”が連続する時間よりも常に短い。変調器出力信号のデューティ比の長時間平均が通信規格に合うようにダミー信号を挿入する。受信側の入力初段では挿入されたダミー信号をアナログ素子によって取り除き、RZあるいはNRZ形式のオリジナルな信号を再現する。
【解決手段】変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。入力信号が“０”の場合に挿入されたダミー信号としての“１”が連続する時間は入力信号“１”に対する出力信号中で“１”が連続する時間よりも常に短い。変調器出力信号のデューティ比の長時間平均が通信規格に合うようにダミー信号を挿入する。受信側の入力初段では挿入されたダミー信号をアナログ素子によって取り除き、RZあるいはNRZ形式のオリジナルな信号を再現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ伝送系におけるデータ変調・復調方法および装置に係わり、特に、任意のデューティー比を持つデータを転送する技術に関する。
【背景技術】
【０００２】
高速シリアルデータ転送においては転送されるデジタルデータ列中でHレベル（“１”）やLレベル（“０”）が長く続くことを避けるような変調・復調方式が用いられる。周波数分散の大きい伝送線路では、Inter Symbol Interferenceと呼ばれる、“１”や“０”が長く続いた後短い変化があると十分にレベルが下がりきらず、あるいは上がりきらず送信データと論理的に等しいデータが必ずしも転送されないという現象が発生するためである
（非特許文献１参照）。
その問題を回避するために、長時間同じ論理レベルが連続することを避け、かつ転送されるデータのデューティー比が５０％付近になることを保証する変調方式が適用される。現在の高速シリアル通信でたとえば8B/10B変換と呼ばれる変調方式が多用されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】志田晟、「高速ディジタル・データ伝送入門」、トランジスタ技術、２００４年 ３月号
【非特許文献２】Franaszek et al., US Patent Number; 4,486,739、 “BYTE ORIENTED DC BALANCED (0,4) 8B/10B PARTITIONED BLOCK TRANSMISSION CODE”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の非特許文献１に示される従来技術は、変調された信号を受信側でデコードすることが前提となっている。しかしながら、既存のデコーダは変換規則が複雑で回路規模が大きいため実装することが不可能なケースが多数存在する。
このような状況を改善するために、任意のパターンを持つ１ビットデータ列を“１”や“０”が長時間連続することなく、かつデューティー比が５０％近くに保つ通信手段が求められている。
具体的には、受信側にジョセフソン素子を備えた超伝導回路を設け、その超伝導回路を設けた装置が従来の符号化装置が利用できないケースに当てはまる。
【０００５】
超伝導回路で８Ｂ/１０Ｂ変換や６４Ｂ/６６Ｂ変換用の復調回路を構成することは事実上不可能であるが、超伝導回路を用いて任意波形生成装置を作製する場合、超伝導回路に任意のデータパターン（デューティー比が５０％を大きく下回り、送信側の規格の許容範囲外の信号）を送信し、超伝導回路で処理する必要がある。我々が構成した超伝導デバイスをベースとした任意波形生成装置を図１に模式的に示す。
図１は、パルス駆動型ジョセフソン任意波形生成装置の模式図である。
任意波形生成装置は、４channelＰＰＧ（４チャンネルＰＰＧ）（４つの独立した１ビットの電圧パルス列の出力口を持つ装置であり、４つの出力は同期している）、「４：１MUX ｗｉｔｈ Ｅ／Ｏ」（４チャンネルの電圧パルス列入力口と１チャンネルの光パルス列を出力口を持つ装置であり、４つの入力信号が順番に入力信号の４倍のクロック周波数で出力される）、ＦｉｂｅｒＡｍｐ．（光パルスの強度を増幅する装置）、Ａｔｔ．（光パルスの強度を減衰させる装置）、４Ｋ冷凍機は、ＰＤと、ＪＪＡから構成されている。
【０００６】
４channelＰＰＧ（４チャンネルＰＰＧ）は、
「４：１MUX ｗｉｔｈ Ｅ／Ｏ」は、４つの独立した入力ポートに入った電圧パルス列を４倍のクロック周波数で光パルスとして出力するための装置であり、
「ＦｉｂｅｒＡｍｐ．、Ａｔｔ．」は、光パルスの強度の増幅と減衰を組み合わせて任意の強度の光パルスを得るための装置であり、
４Ｋ冷凍機のＰＤは、光パルス列を電流パルス列に変換する装置であり、
４Ｋ冷凍機のＪＪＡは、ジョセフソン接合が直列に接続された素子であり、
デジタイザは、ジョセフソン接合の出力電圧波形を測定するための装置であり、
コンピュータは、４：１MUX ｗｉｔｈ Ｅ／Ｏから出力すべきパルスパターンを生成してＰＰＧにその光パルスパターンを発生するのに必要なデータパターンを書き込み、Ａｔｔ．を調節して光パルスの強度を制御し、ＪＪＡで発生した電圧波形の測定したデータをデジタイザから読み取る装置である。
このような構成を有する任意波形生成装置は、全体として、ある種の携帯音楽プレーヤーと同じ原理によって任意形状の電圧波形を発生し、その出力電圧波形の振幅が量子力学的に厳密に定義された値になるように動作する。
【０００７】
図１の任意波形生成装置において、
送信側の装置でデューティー比が２５％の光パルスパターンを発生し、受信側で光パルスを電流パルスに変換したものをジョセフソン接合に入力し、ジョセフソン接合素子の平均出力電圧を入力する光パルス信号の平均パワーの関数として観測したものが図２である。
入力するパルス波形の論理的パターンは図２中の１６進数表現の１６桁の数値として、平均デューティー比とともに示されている。
【０００８】
図２は、任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
図２は、送信データのデューティー比が３５％以下になると量子化ステップが消失し、送信データが正しく受信側（ジョセフソン接合）に届いていないことが分かる。このことは送信データが光パルス生成装置で正しく光パルスに変換されていないことを示している。
図２の縦軸はジョセフソン接合素子の平均出力電圧、横軸は光パルス信号の平均パワー
である。図２中の
「○」はデューティー比４８．４３７５％、
「●」はデューティー比４３．７５％、
「□」はデューティー比３７．５％、
「−」はデューティー比３１．２５％、
「---」はデューティー比３４．３７５％の特性を表す。
【０００９】
理論的には入力波形が超伝導回路で正しく処理された場合、光パワーの変化に対してジョセフソン接合の出力電圧が変化しない量子化電圧ステップが観測される。この量子化電圧ステップの大きさはジョセフソン接合の数と単位時間にジョセフソン接合アレーに入力されるパルスの個数にのみ依存した完全に計算可能な値である。
デューティー比が４８．４３７５％、４３．７５％、３７．５％の場合は量子化ステップが現れているが、３４．３７５％、３１．２５％の場合は量子化電圧ステップは観測できない。
【００１０】
この現象は、この実験で使用した光パルスパターン生成装置（図１中の「４：１ MUX with E/O」）がデューティー比３５％から６５％以内で使用することを前提とした製品であり、そもそもジョセフソン接合に入力される光パルスパターンが、ジョセフソン接合に送信すべきデータと論理的に全く異なってしまうからである。この光パルス生成装置が主に使用される光通信を含め、シリアルデータ伝送一般において送信されるデータのデューティー比は５０％付近で使用するというのが常識であり、デューティー比が５０％から大きく外れる可能性のある任意の信号に対してはデューティー比が確実に５０％付近になるような符号化方式を用いて変調する。
【００１１】
図２で量子化電圧ステップの崩壊を引き起こすデューティー比が３５％以下の信号に対して例えばイーサーネットでの通信に用いられている８Ｂ/１０Ｂ変換や６４Ｂ/６６Ｂ符号化方式を用いて送信される光パルスパターンのデューティー比が５０％付近になるように調整することは可能である。
ところが、受信側の超伝導回路に復調器を搭載することができない場合、当然意図した出力信号を得ることができない。図２で示した例はデューティー比が３０％程度までのテストデータを用いた実験であるが、本来我々が送信したいデータは典型的にはデューティー比がさらに小さい２５％の任意パルスパターンである。この２５％という値は数学的な正弦波をデルタ―シグマ変調と呼ばれる一種の粗密変調で１ビットのReturn-to-Zero形式のデータパターンに変換するとデューティー比は２５％になることに由来する。我々のグループではこのデータパターンと論理的に等しい電流パルス列をジョセフソン接合に入力し、ジョセフソン接合から入力電流パルス列と論理的に等価な量子化された電圧パルス列を発生し、この電圧パルス列にローパスフィルター（低域通過フィルター）を通すことによって量子化された正弦波電圧信号を発生することにより量子力学を基盤とした交流電圧標準を実現することを目指している。ジョセフソン接合から出力する波形を正弦波に限定せず、直流オフセット電圧を含めた任意電圧波形発生装置を実現する場合には最悪の場合、ジョセフソン接合に入力されるデータのデューティー比が０％になることもあり得る。
【００１２】
このため、送信側の装置を論理的に正しく動作させるための新しい符号化規則を開発する必要があり、さらに、受信側においては小さい規模の回路によって元の信号を正しく復号する仕組みを開発することが不可避である。
上の例は我々が直面した受信側の回路に超伝導回路を用いたケースであるが、受信側の回路の規模に制限がある室温で動作する一般の電子回路や光学装置用回路についても同様の問題が発生する可能性がある。
【００１３】
本発明の目的は、高速シリアルデータ転送時におけるInter Symbol Interferenceを防止するために、シリアルデータ転送時、入力信号（送信したい信号）のデータパターンに依存せず、同じ論理信号が続かないようにする高速シリアル信号の伝送方法および変調、復調器を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明では、所定のデータ変換規則に則って、変調器のクロック周波数を変調前の元のデータのクロック周波数の整数倍（データ変換規則に従った任意の整数（Ｎ）倍）の値に設定し、さらにビット長をＮ倍（任意の整数（Ｎ）倍）に符号拡張し（例えば、元データの１ビットに対して４（任意の整数（Ｎ）倍）ビットを割り当てる）、変調（符号拡張）前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させる。これにより任意のデータパターンに対して“０”あるいは“１”が例えば３ビット以上連続することを避けることができ、デューティー比（データパターン中に占める“１”の割合）を任意の値、例えば５０％近くに設定することが可能になる。
【００１５】
変調器は、符号拡散器、周波数整数倍器およびシリアライザー（マルチプレクサ）等から構成される。
変調器で用いられる符号拡散器は、入力処理時、入力される１ビットデータ列の１つのビットに対して整数倍（N個）のビットを所定の変換規則で割り当て符号拡張する装置として機能し、出力時、拡張されたNビットの符号が並列に出力される装置として機能する。
データ変換規則は、以下の（１）〜（４）の条件を１つ以上満たすようにする。
（１）符号拡張後のNビットのデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させる。
（２）符号拡張後のNビット中のデューテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるように調整する。
（３）元データ“０”に対して挿入するダミー信号としての“１”が連続する時間ｔ０は元データ“１”を拡散したデータ中で“１”が連続する時間ｔ１よりも短いものとする。
（４）出力データに含まれる連続する１の個数（パルスの面積）が２種類になるようにする。
【００１６】
復調器側では、アナログ素子あるいはデジタル回路を用いて変調器側で挿入したダミー信号を除去し、元のデータを再現する。
復調器は、符号拡張前の“０”と“１”に割り当てたNビットのデータパターンを記憶しておいて、変調器出力として入力されるNビットのデータパターンを、記憶しているNビットのデータパターンと比較し符号拡張前の“０”と“１”のいずれに相当するか判断する。
復調器に用いられる復調機能素子の仕様は、符号拡張前の元の０に対して挿入したダミー信号としての１に対しては０を出力し、符号拡張前の元の１を符号拡張したNビットのデータに含まれる連続する１に対しては１を出力し、入力０に対しては常に０を出力する。
【００１７】
復調機能素子は、例えば、ジョセフソン接合素子、シュミットトリガー回路があり、
このうち、ジョセフソン接合素子の場合、入力は入力電流パルス、出力は出力電流パルスとなる。
送信機（変調器を含む）および受信機（復調器を含む）を構成する回路素子の許容するデューティー比の範囲に応じて挿入するダミー信号のパターンを調節することにより、受信側の動作マージンを大きくすることが可能であり、それに伴い通信エラーの確率をさらに低下させることができる。
【００１８】
具体的には、上記目的を達成するために以下のような解決手段を採用する。
（１） 高速シリアル信号の伝送方法は、シリアルデータ転送系において転送されるデジタルデータ列入力信号を、その１ビットデータ列の１つのビットに対して３以上の任意の整数Ｎの倍数のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に形成し、前記Ｎビットの並列にされた符号を前記デジタルデータのクロック周波数のＮ倍のクロック周波数で順番に送信し、
受信側において、前記所定の変換規則に基づいた拡張前の０と１に割り当てたＮビットのデータパターンを記憶しておいて、
順番に受信したデータ列信号のＮビットのデータパターンを前記拡張前の０と１に、前記所定の変換規則に基づいて逆変換する。
【００１９】
（２） 前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようする。
（３） 変調器は、シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、前記シリアルデータ入力信号の１ビットデータ列の１つのビットに対して３以上の任意整数Ｎの倍率のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に出力する符号拡張器と、前記シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、このクロック周波数の３以上の任意の整数Ｎの倍数の周波数に変換されて出力されるクロック周波数の周波数整数倍器と、前記符号拡張器から並列に出力される信号を前記周波数整数倍器からのＮ倍のクロック周波数に基づいて順番にシリアルデータ出力信号として出力するシリアライザーとからなる。
【００２０】
（４） 前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにする。
（５） 前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにする。
（６） 前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにする。
（７） 復調器は、上記（１）乃至（６）のいずれか１項記載の変調器からのシリアルデータ出力信号を入力し、この入力信号から請求項３のデータ変換規則に基づいて拡張後の請求項３のダミー信号を除去するダミー信号除去装置を有する。
【００２１】
（８） 復調器は、前記入力信号を入力しクロック周波数を抽出するクロック抽出装置と、前記クロック抽出装置の出力信号から前記ダミー信号を除去する前記ダミー信号除去装置と、前記ダミー信号除去装置の出力を前記クロック抽出装置からのクロック周波数に基づいてＲＺ又はＮＲＺ変換するＲＺ/ＮＲＺ変換装置を備える。
（９） 復調器は、前記ダミー信号除去装置を、ジョセフソン接合素子とする。
（１０） 復調器は、前記ダミー信号除去装置を、シュミットトリガー回路とする。
（１１） 復調器は、前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにする。
（１２） 復調器は、前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにする。
（１３） 復調器は、前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにする。
【発明の効果】
【００２２】
無変調状態では光パルス発生装置が誤動作してしまうようなデューティー比が３５％以下の信号に対して、今回開発した変調方式を適用すると、図３に示すようにデューティー比が３５％以上の信号と同様に量子化ステップが明確に現れ、意図した信号が正しく転送されていることが分かる。
図３は、本発明の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
図３中の
「●」はデューティー比３１．２５％、
「○」はデューティー比２５．０％、
「−」はデューティー比２５．００％、
の特性を表す。
【００２３】
図３は、本発明のダミーコードを挿入した実施例の特性図で、図２で量子化ステップの崩壊が見られたデューティー比３１．２５％のデータにおいても広い量子化ステップが表れる。デューティー比２５％の規則信号および同じデューティー比を持つ正弦波をデルタ-シグマ変調して得られる１ビットデータ列についても同様に正しくデータが転送されていることが分かる。
特に図３中の「sine wave」で示されたケースにおいて、光パルスの先頭値に比例する光パワーの値を１４ｍＷに固定して出力信号にローパスフィルターをかけた信号を観測すると図４に示したとおり正弦波となっており、意図した信号が正しく伝送されたことがより直観的に認識できる。
【００２４】
図４は、図３の正弦波（Ａ線）において光パワーを１４ｍＷに固定した場合のジョセフソン接合の出力電圧（縦軸：Voltage）対ローパスフィルターにかけた信号の時間(横軸：time)変化特性図である。
図４の特性図は、正弦波が再現されており、データが正しく伝送されたことがわかる。
【００２５】
本発明の実施例は以下の特徴を有する。
（１）高速シリアル転送におけるデータ変換規則が既存の技術より単純であるため変調に必要な電子回路が単純化され、変換にかかる時間を短縮できる。
（２）変調されたデータの復調をアナログ素子で物理的に行う場合は復調のためのロジック回路が不要になる。デジタル回路で復調する場合もロジックが極めて単純化される。いずれの場合もデータの復調に伴う時間を短縮することが可能である。
（３）波形生成技術（Ｄ/Ａ変換）に応用した場合、装置の構造が大幅に単純化される。本発明のコーディング方法は変調器後の周波数が元の信号の４倍以上になる点が難点であるが、その問題はサンプリング周波数が４４．１ kHzのオーディオ信号のように元のクロック周波数が低い信号の場合にはデメリットにはならない。我々が実験で示したように、元の信号が１０Gbit/sまでは全く問題がなく動作する。
（４）デジタル波形の受信側が、たとえば超伝導回路のような、８Ｂ/１０Ｂ符号化あるいは６４Ｂ/６６Ｂ符号化の復調器を実装することが事実上不可能な回路で任意のパルスパターンをデコードできる。
【００２６】
本発明の変調器は、任意のデータパターンに対して“０”あるいは“１”が例えば３ビット以上連続することを避けることができ、デューティー比（データパターン中に占める“１”の割合）を任意の値、例えば５０％近くに設定することが可能になる。
本発明の復調器側では、アナログ素子あるいはデジタル回路を用いて変調器側で挿入したダミー信号を除去し、元のデータを再現する。
送信機（変調器を含む）および受信機（復調器）を構成する回路素子の許容するデューティー比の範囲に応じて挿入するダミー信号のパターンを調節することにより、受信側の動作マージンを大きくすることが可能であり、それに伴い通信エラーの確率をさらに低下させることができる。結果としてInter Symbol Interference現象などの高速シリアル通信における誤動作を回避することが可能になる。
【図面の簡単な説明】
【００２７】
【図１】従来のパルス駆動型ジョセフソン任意波形生成装置の模式図である。
【図２】従来の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
【図３】本発明の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
【図４】図３の正弦波（図中Ａ線）において光パワーを１４ｍＷに固定した場合のジョセフソン接合の出力電圧をローパスフィルターにかけた信号電圧の時間変化特性図である。正弦波が再現されており、データが正しく伝送されたことがわかる。
【図５】本発明の変調器の構成図である。外部から供給される周波数が「符号拡張器」のクロック周波数に等しい場合を示す。
【図６】本発明の他の変調器の構成図である。外部から供給される周波数が「シリアライザー」のクロック周波数に等しい場合を示す。
【図７】本発明の復調器の構成図である。ダミーコード除去装置をアナログ素子のみで構成し、Return-to-Zero形式の出力を得るための復調器の構造を示す。
【図８】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を外部から入力するタイプを示す。
【図９】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を外部発信機から供給するタイプである。
【図１０】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を変調器で変調されたデータから抽出するタイプである。
【図１１】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を変調器で変調されたデータから抽出するタイプである。
【図１２】本発明の変調器の実施例１の動作説明図である。変調器クロック４倍の場合（N=４、デューティー比５０％、マージン指数=２）の例である。
【図１３】本発明の変調器の実施例２の動作説明図である。変調器クロック８倍の場合（N=８、デューティー比５０％、マージン指数=４）の例である。
【図１４】本発明の変調器の実施例３の動作説明図である。変調器クロック８倍の場合（N=８、デューティー比３７．５％〜６２．５％、マージン指数=５）の例である。
【図１５】本発明の変調器の実施例４の動作説明図である。変調器クロック６倍の場合（N=６、デューティー比５０％、マージン指数=３）の例である。
【図１６】本発明の変調器の実施例５の動作説明図である。変調器クロック５倍の場合（N=５、デューティー比４０％〜６０％、マージン指数=３）の例である。
【図１７】本発明の変調器の実施例６の動作説明図である。ジョセフソン接合の電流−電圧特性を示す。横軸はジョセフソン接合に入力する電流パルスの平均電流値、縦軸は出力電圧パルスの平均電圧値。
【図１８】本発明の変調器および復調器の動作説明図である。データの変調および復調にともなう信号の変化を示す。
【図１９】本発明の高速シリアル信号の伝送システムの構成図を示す。
【図２０】符号拡張器の構成図を示す。
【図２１】シリアライザーの構成図を示す。
【図２２】周波数整数倍器の構成図を示す。
【図２３】ダミーコード除去装置の第１例の構成図を示す。
【図２４】ダミーコード除去装置の第２例の構成図を示す。
【図２５】ダミーコード除去装置の第３例の構成図を示す。
【図２６】ダミーコード除去装置の第４例の構成図を示す。
【図２７】ＤＥＭＵＸ（デマルチプレクサ）の構成例を示す。
【図２８】クロック抽出回路の構成図を示す。
【図２９】ＲＺ／ＮＲＺ変換回路の構成図を示す。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について以下に説明する。
本発明は変調器と復調器の組み合わせからなる高速シリアル信号伝送システムに関する。
伝送システム１は、基本的には、変調器と復調器を構成要素とし、実用上、例えば、図１９に示すような構成を有する。
図１９（ａ）は、復調器側でデータからクロック信号を抽出しない場合の伝送システム１の１例を示す。
図１９（ａ）では、基準周波数発生器（ＧＰＳ）からのクロックに基づいて、制御装置４の制御により変調器２で元の信号を符号拡散処理したデータをシリアル伝送する。復調器３は基準周波数発生器（ＧＰＳ）からのクロックに基づいてシリアル伝送信号から元の信号を復調する。
図１９（ｂ）は、復調器側でデータからクロック信号を抽出しない場合の例で、図１９（ａ）の制御装置に含まれるインターフェースと復調器に含まれるメモリを明示した構成である。
図１９（ｃ）は、復調器側でデータからクロック信号を抽出する場合の例を示す。
次１９（ａ）の例において、復調器３のクロックを受信データから抽出する例になる。
実際に変調器と復調器に供給されるクロック信号は必ずしも改訂版の図に示すように同じ装置から供給されるとは限らない。
また、変調器と復調器が光ファイバーで接続された遠隔地（たとえば１００ｋｍ離れた場所）に設置してあり、ＧＰＳ信号（電波）を別々の受信器で受けて、変調器と復調器にそれぞれ供給するという実装もあり得る。一方、送信器と受信器がともに同じ装置内に実装されるケースもあり得る。その場合は同一の器物から基準周波数が供給されることになる。この場合は必ずしもＧＰＳ信号は必要ではない。
【００２９】
変調器は図５あるいは図６に示すような、符号拡張器８、シリアライザー１０、周波数整数倍器９、周波数分周器１１からなる。
符号拡張器８の例を図２０に示す。図２０の例は、ハードウエアで実装する場合を示し、４倍の符号拡張器の一例である。図２０の符号拡張器８は、１の値を保持し、１の値をｄｏｕｔ１に出力するレジスタ２１ａ、０の値を保持し、０の値をｄｏｕｔ４に出力するレジスタ２１ｂ、入力ｄｉｎに入力した値Ｘを分岐路を介してそのままｄｏｕｔ２へ出力すると共にＮＯＴ（論理反転）回路２２で反転したＸバーをｄｏｕｔ３へ出力するように構成されている。
なお、符号拡張器の機能をソフトウエアで実装する場合、特に４倍の符号拡張器の場合には、以下の方法を用いた。
「din［I］:= x; // 入力信号xは０あるいは１、Ｉは整数
// 出力信号
ｄｏｕｔ1［I］:=1 ;
ｄｏｕｔ2［I］:=ｘ;
ｄｏｕｔ3［I］:=ｘバー ; // 論理反転
ｄｏｕｔ4［I］:=0 ;」
【００３０】
次に、シリアライザー（又はマルチプレクサという）１０の例を図２１に示す。
シリアライザーのクロック周波数は入力データのクロック周波数のＮ（Ｎは任意の整数）倍である。図２１の例ではＮ＝４となっている。図２１のシリアライザー１０はクロックが入るたびにスイッチが順次切り替わるように構成されている。
【００３１】
周波数整数倍器９の例を図２２に示す。周波数整数倍器９はＰＬＬ（Phase-Locked-Loop：位相同期）回路と同じ機能を備える。
図２２の周波数整数倍器９は、ＶＣＯ２３、分周器２４、カウンタ２５ｂおよび比較器２６を順に接続して並回路を形成し、比較器２６へ他のカウンタ２５ａを介して入力し、ＶＣＯ２３と分周器２４の接続点から出力するように構成する。
「周波数整数倍器」は「Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）」と同じ意味で使用しています。クロック抽出回路は「クロック・データ・リカバリ（ＣＤＲ）」などとも呼ばれる技術で同一の技術に対して他にもいくつか呼び名が存在するようです。
【００３２】
図５は本発明の変調器の構成図を示す。外部から供給される周波数が符号拡張器のクロック周波数に等しい場合を示す。
図５の変調器２ａにおいて、符号拡張器は８シリアルデータ入力を入力すると共にクロック周波数（ｆｃ）入力を入力し、４チャンネルパラレル出力を作成しシリアライザーへ出力する。周波数整数倍器９は、クロック周波数（ｆｃ）入力を入力し、そのクロック周波数（ｆｃ）のＮ（Ｎはデータ変換規則に基づく任意の整数）倍のクロック周波数Ｎｆｃを作成しシリアライザーへ入力する。シリアライザー１０は、クロック周波数Ｎｆｃに応じて、４チャンネルパラレル出力をシリアルデータ出力する。
この結果、シリアライザー１０のシリアルデータ出力信号は、符号拡張器８へ入力されたシリアルデータ入力信号をＮ分割した信号になっていて、図示しない復調器へ入力される。
【００３３】
図６は本発明の変調器の他の構成図を示す。外部から供給される周波数がシリアライザーのクロック周波数に等しい場合を示す。
図６の変調器２ｂは、符号拡張器８、周波数整数倍器９、周波数分周器１１，シリアライザー１０からなる。
図６の変調器２ｂにおいて、周波数分周器１１は周波数整数倍器９のクロック周波数Ｎｆｃを入力しクロック周波数ｆｃを作成し、このクロック周波数ｆｃを符号拡張器８へ入力すると共に変調器外へ出力する。
符号拡張器８はシリアルデータ入力を入力すると共にクロック周波数（ｆｃ）入力を入力し、４チャンネルパラレル出力を作成しシリアライザー１０へ出力する。
シリアライザー１０は、周波数整数倍器９のクロック周波数Ｎｆｃに応じて、４チャンネルパラレル出力をシリアルデータ出力する。
この結果、シリアライザー１０のシリアルデータ出力信号は、符号拡張器８へ入力されたシリアルデータ入力信号をＮ分割した信号になっていて、図示しない復調器へ入力される。
【００３４】
まず、変調器２ａ、２ｂの構造について述べる。
変調器２ａ、２ｂの符号拡張器８は、入力される１ビットデータ列の一つのビットに対して整数倍（Ｎ個）のビットを所定の変換規則で割り当てる装置である。
変換規則の実装方法については後ほど詳しく述べる。符号拡張器８からは拡張された（ここで、符号を拡張するとは１ビットの入力信号に対して入力信号の値に応じてＮ個のビット(b0,b1,b2,..,bn)を割り当てることを意味し、符号拡張器の後段に配置されるシリアライザーによって、入力信号のクロック周波数のＮ倍の周波数で順番に受信機側に向かって送信される。結果として、シリアライザーの出力の順序はb0,b1,b2,..,bnとなり、その後次の入力ビットに対して拡張されたビットが続くことになる。）Ｎビットの符号が並列に出力され、シリアライザー１０に転送される。シリアライザー１０では符号拡張器８から並列に出力される信号をＮ倍のクロック周波数で順番に出力する装置である。シリアライザー１０は、マルチプレクサと呼ばれることもあり、電子回路等でよく使用される一般的な装置で、マルチプレクサ(multiplexer)は、ふたつ以上の入力をひとつの信号として出力する機構である。電子工学においては、マルチプレクサまたはmuxは複数の電気信号をひとつの信号にする回路を意味する。シリアライザー１０からの物理的な出力信号は変調器の入力に合わせた物理量を選択する。受信側の復調器が電圧入力であれば電圧パルスを出力し、電流入力であれば電流パルスを出力し、光入力であれば光パルスを出力する。
変調器２ａ、２ｂの外部からシリアルデータ入力信号のクロック周波数と同じクロック信号が入力される場合、図５に示したように入力クロック信号のクロック周波数ｆｃは周波数整数倍器９でＮ倍の周波数に変換されてシリアライザー１０に入力される。
一方、変調器２ａ、２ｂの外部からシリアルデータ入力信号のＮ倍のクロック周波数Ｎｆｃが供給される場合には、そのままシリアライザーに入力され、分周器１１によって１/Ｎの周波数に変換され変調器外部に出力される。
【００３５】
符号拡張器の一般的な働きについて詳しく述べる。
送信したいオリジナルなデータのクロック周波数をF1とする。送信側の変調器２ではこの周波数をデータ変換規則に基づいてＮ倍（Ｎは３以上の整数）に設定する。
次に送信すべきデータ１ビットに対してＮビットのデータに符号拡張する。このとき符号拡張率はＮであるということにする。
たとえば、符号拡張率４（N=4）の場合は送信すべきデータ１ビットに対して４ビットのデータを割り当てる（元のデータが“０”の場合には“００００”、元のデータが“１”の場合は“１１１１”を割り当てる）。拡張後のＮビットのデータに、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させる。ダミー信号の挿入は、元のデータが“０”に対してはＮビットに拡張した信号列中にダミー信号として“１”を挿入し、元のデータ“１”をＮビットに拡張した信号列に対しては“０”を挿入する。いずれのケースにおいても、変調後のＮビット中のデューティー比が通信に用いる物理系あるいは通信規格の範囲内に収まるように調整する。また、元データ“０”に対して挿入するダミー信号としての“１”が連続する時間t0は元データ“１”を変調したデータ中で“１”が連続する時間t1よりも短いものとする。以下ではｔ1/t0を「マージン指数」と呼ぶこととする。Ｎ倍の長さに拡張したデータを元のデータのＮ倍のクロック周波数で受信側に送信する。
【００３６】
Ｎの決定に関してはデジタル回路で用いることを考慮すると４の倍数を選択することが最も自然である。一般に、Ｎが偶数の場合は任意の送信したいデータパターンに対してデューティー比を５０％にするための変調方式（ダミー信号の挿入方式）が必ず存在する。Ｎが奇数の場合、デューティー比は最悪のケース（Ｎ＝５の場合）で４０％から６０％の間の値となる。Ｎが奇数の場合、Ｎの増加とともにデューティー比の上限と下限は５０％に漸近させることが可能である（Ｎ＝７：４２．９％〜５７．１％、Ｎ＝９：４４．４％〜５５．６％）。Ｎ＝５以上の場合、データの送受信に関わる装置が物理的に許容するデューティー比あるいは通信規格が定めるデューティー比の範囲に適応する変換規則は上記以外にも複数存在する。
【００３７】
受信側の復調器では上で述べた変換の逆変換を行う。復調器をデジタル回路で実装する場合は変調前の“０”と“１”に割り当てたＮビットのデータパターンをレジスタに保存して“０”と“１”のいずれに相当するか判別する。復調器の初段を以下で述べるタイプのアナログ素子を用いると復調器を大幅に単純化することが可能である。そのアナログ素子が満たす仕様は変調前の元の“０”に対して挿入したダミー信号としての“１”に対しては“０”を出力し、変調前の元の“１”を変調したＮビットのデータに含まれる連続する“１”に対しては“１”を出力し、入力“０”に対しては常に“０”を出力する素子である。
【００３８】
変調器におけるデータ変換規則は出力データに含まれる連続する”１”の個数（パルスの面積）が２種類になるような変換規則に限定される。例えば“０”を“１０１０”に変換し、“１”を“１１００”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、２個の連続したパルス、の２通りの出力が得られる。したがってこの変換規則は適合である。一方、“０”を“０１０１”に変換し、“１”を“１１００”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、２個の連続したパルス、３個の連続したパルス、の３通りの出力が得られる。したがってこの変換規則は不適合である。同様に“０”を“０００１”に変換し、“１”を“１１１０”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、３個の連続したパルス、４個の連続したパルス、の３通りの出力が得られる。したがってこの変換規則も不適合である。
【００３９】
２種類の変換規則において、符号の拡張率、マージン指数、デューティー比最悪値（入力値がすべて“０”およびすべて“１”の場合の変調器の出力波形のデューティー比）、がすべて一致する場合、片方の変換規則の一部にビットシフト操作（変換ビット列を左右に循環的にずらす）、隣り合うビットの置換操作、ビット反転操作のいずれか、それらを繰り返した操作、あるいはそれらを組み合わせた操作を適用して２組の変換規則が一致する場合、元の２組の変換規則は本質的に等価な変換規則とみなす。例えば“０”を“００１０”に、“１”を“１１１０”に対応させる変換規則は“０”の変換規則において２ビット目と３ビット目を入れ替えると“０”を“０１００”に、“１”を“１１１０”に対応させる変換規則と一致する。２組の変換規則は符号の拡張率、マージン指数、デューティー比最悪値はいずれも等しい。したがって２組の変換規則は等価な変換規則とみなすことができる。別の例として、“０”を“０１０１”に、“１”を“００１１”に対応させる変換規則の両者にビット反転操作を加えるとそれぞれ“０”が“１０１０”に、“１”が“１１００”に対応させる変換規則になる。両者の符号の拡張率、マージン指数、デューティー比最悪値はいずれも等しい。したがってこの場合も２組の変換規則は等価な変換規則とみなすことができる。
符号拡張器における変換規則の実装について５つの例を挙げてさらに詳しく述べる。
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例１】
【００４０】
図１２は、本発明の変調器の実施例１の動作説明図である。変調器クロック４倍の場合（N=4、デューティー比５０％、マージン指数=２）の例である。
図１２に基づき、変調器側のクロック倍率（Ｎ）として最も自然なＮ＝４のケースについて変調器における変換規則について述べる。Ｎ＝４の場合、“０”を“１０１０”、“１”を“１１００”に対応させる変換規則を適用すると、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは２の２種類のみであり、したがってマージン指数は常に２である（図１２）。この変換規則の入出力関係を論理的に表すと、（出力の１ビット目）=（常に1）、（出力の２ビット目）=（入力データと同じ値）、（出力の３ビット目）=（入力データを論理的に反転した値）、（出力の４ビット目）=（常に0）、という簡単な規則になる。Ｎ＝４の場合、上記以外の変換規則では入力信号のパターンに依存して出力信号中の連続する”1”の数が一意に決まらない、あるいは出力パターンのデューティー比が５０％から大きく外れ、データが論理的に正しく伝送されない可能性が出現する。
【実施例２】
【００４１】
図１３は、本発明の変調器の実施例２の動作説明図である。変調器クロック8倍の場合（N=8、デューティー比５０％、マージン指数=4）の例である。図１３（ａ）は変調前の元のデータ、図１３（ｂ）は変調後のデータを示す。
図１３に示すように、変調器側のクロック倍率（Ｎ）としてＮ＝８を選択する場合、N=4の場合と比較してマージン指数を大きくすることができる。“０”に対して“１０１０１０１０”、“１”に対して“１１１１００００”を対応させる場合、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは４の２種類のみであり、したがってマージン指数は常に４である（図１３）。
【実施例３】
【００４２】
図１４は、本発明の変調器の実施例３の動作説明図である。変調器クロック８倍の場合（N=8、デューティー比３７．５％〜６２．５％、マージン指数=5）の例である。図１４（ａ）は変調前の元のデータ、図１４（ｂ）は変調後のデータを示す。
図１４では、変調器側のクロック倍率（Ｎ）としてＮ＝８を選択する場合、送受信にかかわる装置の許容するデューティー比が大きい場合（たとえば３５％〜６５％の範囲が許容される場合）、実施例２と比較してさらにマージン指数を大きくすることができる。“０”に対して“１０１０１０００”、“１”に対して“１１１１１０００”を対応させる場合、出力信号のデューティー比は３７．５％〜６２．５％であり、かつ出力データ中で“１”が連続する個数は１あるいは５の２種類のみであり、したがってマージン指数は常に５である（図１４）。この変調規則の場合、入力データが全て“１”の場合としてデューティー比は最悪値である６２．５％となる。
【実施例４】
【００４３】
図１５は、本発明の変調器の実施例４の動作説明図である。変調器クロック６倍の場合（N=６、デューティー比５０％、マージン指数=３）の例である。図１５（ａ）は変調前の元のデータ、図１５（ｂ）は変調後のデータを示す。
図１５では、変調器側のクロック倍率（Ｎ）として４の倍数でない値、例えばＮ＝６を選択することも可能である。この場合も実施例２、実施例３と同様に実施例１（Ｎ＝４）の場合と比較してマージン指数を大きくすることができる。“０”に対して“１０１０１０”、“１”に対して“１１１０００”を対応させる場合、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは３の２種類のみであり、したがってマージン指数は常に４である（図１５）。
【実施例５】
【００４４】
図１６は、本発明の変調器の実施例５の動作説明図である。変調器クロック５倍の場合（N=５、デューティー比４０％〜６０％、マージン指数=３）の例である。図１６（ａ）は変調前の元のデータ、図１６（ｂ）は変調後のデータを示す。
図１６では、変調器側のクロック倍率（Ｎ）として奇数、例えばＮ＝５を選択することも可能である。この場合も実施例２、実施例３と同様に実施例１（Ｎ＝４）の場合と比較してマージン指数を大きくすることができる。“０”に対して“０１０１０”、“１”に対して“１１１００”を対応させる場合、出力信号のデューティー比は常に４０％〜６０％であり、かつ出力データ中で“１”が連続する個数は１あるいは３の２種類のみであり、したがってマージン指数は常に3である（図１６）。
次に、受信器について述べる。受信機はデジタル回路、アナログ回路、アナログ・デジタル混合回路のいずれかで構成される回路で出力はデジタル信号である。復調器をデジタル回路で構成した場合、出力はReturn-to-Zero (RZ)形式とNon-Return-to-Zero (NRZ)形式のいずれの形式の出力も可能である（図８に対応）。変調器をアナログ回路のみで構成した場合、出力はＲＺ形式となる（図６に対応）。出力をＮＲＺ形式にしたい場合は後段にＲＺ／ＮＲＺ変換器を配置する（図８に対応）。ＲＺ／ＮＲＺ変換器は電子回路で一般によく使用される装置である。図７におけるダミーコード除去装置はアナログ回路であり、外部からの同期信号の入力は不要である。
【００４５】
ダミーコード除去装置の例は、図２３〜図２７に示す。図２３のダミーコード除去装置は、ジョセフソン接合素子で構成する。図２３（ａ）は、直列接続したジョセフソン素子列（図中、「Ｘ」印）に電流パルスを入力すると、電流パルスは高周波伝送線路を通りジョセフソン接合に入力され、各ジョセフソン素子に出力電圧を発生し、電圧読み取り端子へ出力電圧を出力する。ジョセフソン接合は出力電圧を稼ぐために複数の接合を直列に接続する。
図２３（ｂ）はジョセフソン接合素子の構造を示す。両側の超伝導電極Ｓ、Ｓで中央の常伝導体或いは絶縁体薄膜Ｘを常伝導金属で短絡したもの或いは絶縁体／常伝導金属／絶縁体からなる積層体Ｘを狭持するように構成する。
図２４のダミーコード除去装置１２ｂは、光ディテクタで実装する場合を示す。
図２４（ａ）は、ＭＳＭ型光ディテクタを用いるダミーコード除去装置１２ｂの例で、両側の金属電極Ｍ、Ｍで中央の絶縁体或いは半導体Ｓ（Semiconductor）を狭持するように構成する。両側の金属電極Ｍ、Ｍの間の絶縁体或いは半導体の間隔ｄは、このｄの増加とともに応答速度は低下する。絶縁体或いは半導体の部分に光を照射すると光電流が発生する。
図２４（ｂ）は、一般的な電子回路部品としてのフォトダイオードの例で、応答速度は電極間隔およびキャリアの移動度に依存する。
【００４６】
光ディテクタとして、一般的なフォトダイオードを例示したが、実際のところ、ＭＳＭタイプの光ディテクタのようにダイオードでない光ディテクタも存在する。この発明では応答速度が幅の狭いダミーパルスには応答せず、幅が広い実際に送りたい信号に対しては反応する応答速度を持つ光ディテクタならば何でも良い。
図２５には、一般的なシュミットトリガー回路素子で実装するダミーコード除去装置１２ｃの例を示す。
図２６には、デジタル回路で実装する例で、符号拡張率Ｎ＝４の場合のダミーコード除去装置１２ｄの例を示す。
図２６では、入力信号ｄｉｎをクロック信号（clock）に同期して４出力しそれぞれ４つのＸＯＲ（排他的論理和）回路２９へ入力する。一方、“１”に対する変速規則に従うレジスタ２１Ｃの４出力をそれぞれ前記４つのＸＯＲ（排他的論理和）回路２９へ入力する。前記４つのＸＯＲ（排他的論理和）回路２９はそれぞれの出力を次段の４つのＮＯＴ（論理否定）回路２２に直列に入力する。４つのＮＯＴ（論理否定）回路２２のそれぞれの出力は１つのＡＮＤ（論理積）回路３０へ入力する。この１つのＡＮＤ（論理積）回路３０の出力がｄｏｕｔとして出力される。
【００４７】
図２７には図２６中のＤＥＭＵＸの構成例を示す。
入力信号ｄｉｎは、クロック信号（clock）に同期してＤＥＭＵ（デマルチプレクサ）Ｘ２８のトグルスイッチ機構で順次切替接続され、ｄｏｕｔ１、ｄｏｕｔ２、ｄｏｕｔ３、ｄｏｕｔ４に順に出力する。
図２９には、ＲＺ／ＮＲＺ変換回路１３の構成例を示す。
図２９（ａ）は、超伝導デバイス、光ディテクタ出力、シュミットトリガー回路素子の信号を入力する場合の例を示す。ＲＺ／ＮＲＺ変換回路１３となるＤ−ＦＦ（Ｄ−フリップフロップ）回路３３に、常にhighとなる信号に基づいて、ＲＺ形式のデータ入力ｄｉｎを入力し、ＮＲＺ形式のデータ出力ｄｏｕｔを出力する。
図２９（ｂ）は、通常のロジック回路のＲＺ形式の信号を入力する場合の例を示す。
ＲＺ／ＮＲＺ変換回路１３となるＤ−ＦＦ（Ｄ−フリップフロップ）回路３３に、クロック信号に同期してエッジ検出するエッジ検出器３４の出力に基づいて、ＲＺ形式のデータ入力ｄｉｎを入力し、ＮＲＺ形式のデータ出力ｄｏｕｔを出力する。
なお、図２０以降の図示例に関しては実装の一例であり、それ以外の実装も可能であり、それらのコンポーネントに関しては一般的な市販品でも利用可能である。
【００４８】
図８、９では出力データを抽出するために変調器に外部からクロック周波数を供給する必要がある。送信されるデータでは“１”あるいは“０”が連続する個数を小さく制限することが可能であるため、データ自身からクロック周波数を抽出することも可能である。図１０は変調器から送信されてくる信号からクロックを読み取り、そのクロック信号でＲＺ/ＮＲＺ変換器を駆動する回路である。図１１はデータからクロックを読み取り、そのクロックを用いてデジタル回路でダミーコードを除去する回路である。
図２８には、クロック・データ・リカバリ回路を用いたクロック抽出回路１４の構成を示す。
図２８（ａ）は、ＰＬＬ（Phase-Locked-Loop：位相同期）回路３１でクロック抽出回路１４を構成した例になる。
図２８（ｂ）は、ＮＡＮＤ（否定論理積）回路３２の一方に入力信号ｄｉｎを入力し、ＮＡＮＤ（否定論理積）回路３２の出力を出力信号ｄｏｕｔとして出力すると共にＮＯＴ（論理否定）回路２２を介してＮＡＮＤ（否定論理積）回路３２の他方に入力するように構成する。
【００４９】
一方、復調器はダミーコード除去装置１２、ＲＺ/ＮＲＺ変換装置１３、クロック抽出装置１４を組み合わせて構成され、その組み合わせにより図７から図１１に示したようなバリエーションが存在する。
図７は、本発明の復調器の構成図である。ダミーコード除去装置をアナログ素子のみで構成し、Return-to-Zero形式の出力を得るための復調器の構造を示す。
図８は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を外部から入力するタイプを示す。
図９は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を外部発信機から供給するタイプである。
【００５０】
図１０は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を変調器で変調されたデータから抽出するタイプである。
図１１は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を変調器で変調されたデータから抽出するタイプである。
図７の復調器３ａは、例えば、ジョセフソン接合素子等の素子からなるダミーコード除去装置１２から構成され、変調器からのシリアルデータ入力信号を入力し、シリアルデータ出力信号（ＲＺ形式）を出力する。この復調器３ａはクロック周波数ｆｃやＮｆｃを必要としない。
【００５１】
図８の復調器３ｂは、ダミーコード除去装置１２とＲＺ／ＮＲＺ変換器１３を直列接続してなり、ダミーコード除去装置１２はシリアルデータ入力信号を入力してシリアルデータ出力信号（ＲＺ形式）を出力し、ＲＺ／ＮＲＺ変換器１３は前記シリアルデータ出力信号（ＲＺ形式）を入力しクロック周波数ｆｃ入力に基づいてシリアルデータ出力信号（ＮＲＺ形式）を出力する。
図９の復調器３ｃは、周波数整数倍器９とダミーコード除去装置１２からなり、ダミーコード除去装置１２は、変調器からのシリアルデータ出力信号を入力し、クロック周波数ｆｃを周波数整数倍器９でＮ倍したクロック周波数Ｎｆｃに基づいてダミーコードを除去し、シリアルデータ出力信号（ＮＲＺ形式）を出力する。
【００５２】
図１０の復調器３ｄは、クロック抽出装置１４と、ダミーコード除去装置１２と、ＲＺ／ＮＲＺ変換器１３を直列接続してなり、クロック抽出回路で変調器からのシリアルデータ出力信号から前記シリアルデータ出力信号の他にクロック周波数ｆｃを分離抽出する。ダミーコード除去装置１２は、クロック抽出回路１４の出力となる前記「変調器からのシリアルデータ出力信号」からダミーコードを除去したシリアルデータ出力（ＲＺ形式）信号を出力する。ＲＺ／ＮＲＺ変換器１３は、ダミーコード除去装置１２の出力となるシリアルデータ出力（ＲＺ形式）信号を、クロック抽出回路１４からのクロック周波数ｆｃで
ＲＺ／ＮＲＺ変換し、シリアルデータ出力信号（ＮＲＺ形式）を出力する。
図１１の復調器３ｅは、クロック抽出装置１４とダミーコード除去装置１２を直列接続してなり、クロック抽出装置１４により変調器からのシリアルデータ出力信号から前記シリアルデータ出力信号の他にクロック周波数ｆｃを分離抽出する。ダミーコード除去装置１２は、クロック抽出回路１４の出力となる前記「変調器からのシリアルデータ出力信号」からクロック抽出回路１４からのクロック周波数ｆｃでダミーコードを除去しシリアルデータ出力（ＮＲＺ形式）信号を出力する。
【００５３】
受信側の復調器をアナログ回路で実装する場合、デューティー比調整のために挿入したダミー信号の“１”に対しては“ゼロ”を出力し、元のデータの“１”に対応する、ダミー信号よりも長時間連続する“１”、に対しては“１”を出力する素子を初段で用いる。そのようなアナログ回路としては波形整形機能のある素子や、幅の狭いパルスには応答せず、幅の広いパルスには応答するような応答速度を持った素子を用いる。このアナログ素子の出力波形は変調器を通す前の送信すべきオリジナルなデータをRZに変換したものとなる。このRZ信号をNRZ信号に変換すれば完全に変調前のオリジナルな信号を得ることができる。
送信すべきオリジナルなデータが変調器で符号化され、復調器でもとの信号に戻されるまでの様子を符号拡張率４の場合についてまとめたのが図１８である。
図１８は、本発明の変調器および復調器の動作説明図である。データの変調および復調にともなう信号の変化を示す。
【００５４】
図１８（ａ）は元のデータ、図１８（ｂ）は変調後のデータ、図１８（ｃ）は複調後のデータ、図１８（ｄ）は複調後のデータ、図１８（ｅ）は元のデータを示す。
図１８(a)に示した元のデータ（１１０１０）は符号拡張器で図１８（ｂ）のような“１”あるいは“０”が３個以上連続しないデータに変換される。図１８（ｂ）の中でパルスの種類は、孤立した１個のパルス（ダミーパルス）と、２個のパルスが連続して面積が２つ分のパルスの２種類存在する。ダミーパルスは復調器で除去され図１８（ｃ）のような波形になる。この信号は図１８（ｄ）と等価であり、これは図１８（a）をRZ変換したものに等しい。復調器の後段の回路でＮＲＺ形式のデータが必要な場合には簡単な回路により図１８(e)のようなＮＲＺ形式のデータ（元のデータと完全に同一）を得ることができる。
【実施例６】
【００５５】
具体的にはジョセフソン接合と呼ばれる極低温で動作する超伝導デバイスで実装した。この受信素子はロジックデバイスでなくアナログデバイスである。ジョセフソン接合は一種のパルス整形器とみなすことができる。ジョセフソン接合に電流パルスを入力すると、入力電流パルスの時間積分の大きさに応じてジョセフソン接合の出力電圧パルスの積分の値は必ず(h/2e)の整数倍に厳密に整形されるという特徴がある（図１７）。
図１７は、本発明の変調器の実施例６の動作説明図である。ジョセフソン接合の電流−電圧特性を示す。横軸はジョセフソン接合に入力する電流パルスの平均電流値、縦軸は出力電圧パルスの平均電圧値。
ここで、hとeはそれぞれプランク定数および電荷素量である。入力電流パルスの振幅を調整して、図１７(b)のように孤立した電流パルスが１個入る場合は出力電圧パルスの面積がゼロになり、図１７(c)のように２倍の面積を持ったパルスが入力する場合（“１”が２つ連続することに相当）は出力電圧パルスの大きさが(h/2e)になるように調整することが可能である。図１７(a)のように入力がゼロの場合、当然出力はゼロである。この性質を利用すると、“１１００”というパルスパターンに対応した電流パルスに対しては積分値が(h/2e)の電圧パルスを出力し（これが変調前のパルスパターン中の“１”に対応する）、“１０１０”というパルスパターンに対応した電流パルスに対しては出力電圧の積分値がゼロ（変調前のパルスパターン中の“０”に対応）に対応させることができ。（このことは実験で確認した。結果は「発明が解決しようとする課題」の項に述べたとおりである）
【実施例７】
【００５６】
実施例６の例におけるジョセフソン接合の代わりに波形整形機能のある一般の半導体デバイスを利用することも可能である。波形整形機能のある半導体デバイスとしてはシュミットトリガー素子が挙げられる。シュミットトリガー素子はある閾値を超える入力値に対しては“１”を出力し、それ以下の入力値に対しては“０”を出力する論理デバイスであるが、ヒステリシスがあり応答速度がやや遅いため同期回路のコンポーネントとして用いられることはない。逆にこの性質を利用し、シリアルデータ転送においてパルス状のノイズを除去するのに利用されることがある。具体的にはチャッタリング防止などに利用されることがある。高速で伝送されるデータ中に意図的に混入された短パルスをシュミットトリガー素子のような波形整形機能があるデバイスで除去することによって、“１０１０”を“００００”という出力波形に変換することができる。一方、元のデータ中の“１”に対応する“１１００”がシュミットトリガー回路に入力されると出力は“１１００”となる。最後にＮＲＺ信号に変換すれば完全にもとのデータを再現できる。
【実施例８】
【００５７】
実施例６の例におけるジョセフソン接合の代わりに波形整形機能のある一般の光ディテクタで置き換えることも可能である。具体的には、幅の狭いダミーパルスを入力した場合は応答速度の遅さのため十分な出力電流パルスが得られず、ダミーパルスでないパルス幅の長い信号を入力した場合、パルス幅が十分長いために出力電流がある閾値を超えるような、光ディテクタ（フォトダイオード）を用いる。あるいは光ディテクタの応答速度に応じて、ダミーコードを挿入する際には光ディテクタが応答できないような幅が狭いダミーコードを送信したいオリジナルな信号に足し合わせてやれば良い。
【実施例９】
【００５８】
実施例６、７、８で得られる出力はいずれもReturn-to-Zero形式であるが、Non-Return-to-Zero形式のデータが必要な場合は、ダミーコード除去装置の後段にReturn-to-Zero形式の信号をNon-Return-to-Zero形式の信号に変換する装置（RZ/NRZ変換器）を配置すればよい。これにともない、復調器にはオリジナルの信号のクロック周波数と同じ周波数のクロック信号を入力するためのポートを設け、RZ/NRZ変換器にクロック周波数を供給する。
【実施例１０】
【００５９】
受信側の復調器をデジタル回路のみで実装する場合は、送信側から送られてきたデータをスタートビットから順番にＮビットごとレジスタに格納し、その値が変換規則の“０”と一致する場合は“０”を出力し、そうでない場合は“１”を出力する。復調器の出力は変調前のオリジナルなデータと論理的に同一であり、クロックレートも同じである。
【符号の説明】
【００６０】
１ 高速シリアル信号伝送システム
２ 変調器
３ 復調器
８ 符号拡張器
９ 周波数整数倍器
１０ シリアライザー
１１ 周波数分周器
１２ ダミーコード除去装置
１３ ＲＺ／ＮＲＺ変換器
１４ クロック抽出装置
２１ レジスタ
２２ ＮＯＴ（論理否定）回路
２３ ＶＣＯ（電圧制御発振器）
２４ 分周器
２５ カウンタ
２６ 比較器
２７ シュミットトリガー素子
２８ ＤＥＭＵＸ（デマルチプレクサ）
２９ ＸＯＲ（排他的論理和）回路
３０ ＡＮＤ（論理積）回路
３１ ＰＬＬ（Phase-Locked-Loop：位相同期）回路
３２ ＮＡＮＤ（否定論理積）回路
３３ Ｄ−ＦＦ（Ｄ−フリップフロップ）回路
３４ エッジ検出回路
【技術分野】
【０００１】
本発明は、シリアルデータ伝送系におけるデータ変調・復調方法および装置に係わり、特に、任意のデューティー比を持つデータを転送する技術に関する。
【背景技術】
【０００２】
高速シリアルデータ転送においては転送されるデジタルデータ列中でHレベル（“１”）やLレベル（“０”）が長く続くことを避けるような変調・復調方式が用いられる。周波数分散の大きい伝送線路では、Inter Symbol Interferenceと呼ばれる、“１”や“０”が長く続いた後短い変化があると十分にレベルが下がりきらず、あるいは上がりきらず送信データと論理的に等しいデータが必ずしも転送されないという現象が発生するためである
（非特許文献１参照）。
その問題を回避するために、長時間同じ論理レベルが連続することを避け、かつ転送されるデータのデューティー比が５０％付近になることを保証する変調方式が適用される。現在の高速シリアル通信でたとえば8B/10B変換と呼ばれる変調方式が多用されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】志田晟、「高速ディジタル・データ伝送入門」、トランジスタ技術、２００４年 ３月号
【非特許文献２】Franaszek et al., US Patent Number; 4,486,739、 “BYTE ORIENTED DC BALANCED (0,4) 8B/10B PARTITIONED BLOCK TRANSMISSION CODE”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の非特許文献１に示される従来技術は、変調された信号を受信側でデコードすることが前提となっている。しかしながら、既存のデコーダは変換規則が複雑で回路規模が大きいため実装することが不可能なケースが多数存在する。
このような状況を改善するために、任意のパターンを持つ１ビットデータ列を“１”や“０”が長時間連続することなく、かつデューティー比が５０％近くに保つ通信手段が求められている。
具体的には、受信側にジョセフソン素子を備えた超伝導回路を設け、その超伝導回路を設けた装置が従来の符号化装置が利用できないケースに当てはまる。
【０００５】
超伝導回路で８Ｂ/１０Ｂ変換や６４Ｂ/６６Ｂ変換用の復調回路を構成することは事実上不可能であるが、超伝導回路を用いて任意波形生成装置を作製する場合、超伝導回路に任意のデータパターン（デューティー比が５０％を大きく下回り、送信側の規格の許容範囲外の信号）を送信し、超伝導回路で処理する必要がある。我々が構成した超伝導デバイスをベースとした任意波形生成装置を図１に模式的に示す。
図１は、パルス駆動型ジョセフソン任意波形生成装置の模式図である。
任意波形生成装置は、４channelＰＰＧ（４チャンネルＰＰＧ）（４つの独立した１ビットの電圧パルス列の出力口を持つ装置であり、４つの出力は同期している）、「４：１MUX ｗｉｔｈ Ｅ／Ｏ」（４チャンネルの電圧パルス列入力口と１チャンネルの光パルス列を出力口を持つ装置であり、４つの入力信号が順番に入力信号の４倍のクロック周波数で出力される）、ＦｉｂｅｒＡｍｐ．（光パルスの強度を増幅する装置）、Ａｔｔ．（光パルスの強度を減衰させる装置）、４Ｋ冷凍機は、ＰＤと、ＪＪＡから構成されている。
【０００６】
４channelＰＰＧ（４チャンネルＰＰＧ）は、
「４：１MUX ｗｉｔｈ Ｅ／Ｏ」は、４つの独立した入力ポートに入った電圧パルス列を４倍のクロック周波数で光パルスとして出力するための装置であり、
「ＦｉｂｅｒＡｍｐ．、Ａｔｔ．」は、光パルスの強度の増幅と減衰を組み合わせて任意の強度の光パルスを得るための装置であり、
４Ｋ冷凍機のＰＤは、光パルス列を電流パルス列に変換する装置であり、
４Ｋ冷凍機のＪＪＡは、ジョセフソン接合が直列に接続された素子であり、
デジタイザは、ジョセフソン接合の出力電圧波形を測定するための装置であり、
コンピュータは、４：１MUX ｗｉｔｈ Ｅ／Ｏから出力すべきパルスパターンを生成してＰＰＧにその光パルスパターンを発生するのに必要なデータパターンを書き込み、Ａｔｔ．を調節して光パルスの強度を制御し、ＪＪＡで発生した電圧波形の測定したデータをデジタイザから読み取る装置である。
このような構成を有する任意波形生成装置は、全体として、ある種の携帯音楽プレーヤーと同じ原理によって任意形状の電圧波形を発生し、その出力電圧波形の振幅が量子力学的に厳密に定義された値になるように動作する。
【０００７】
図１の任意波形生成装置において、
送信側の装置でデューティー比が２５％の光パルスパターンを発生し、受信側で光パルスを電流パルスに変換したものをジョセフソン接合に入力し、ジョセフソン接合素子の平均出力電圧を入力する光パルス信号の平均パワーの関数として観測したものが図２である。
入力するパルス波形の論理的パターンは図２中の１６進数表現の１６桁の数値として、平均デューティー比とともに示されている。
【０００８】
図２は、任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
図２は、送信データのデューティー比が３５％以下になると量子化ステップが消失し、送信データが正しく受信側（ジョセフソン接合）に届いていないことが分かる。このことは送信データが光パルス生成装置で正しく光パルスに変換されていないことを示している。
図２の縦軸はジョセフソン接合素子の平均出力電圧、横軸は光パルス信号の平均パワー
である。図２中の
「○」はデューティー比４８．４３７５％、
「●」はデューティー比４３．７５％、
「□」はデューティー比３７．５％、
「−」はデューティー比３１．２５％、
「---」はデューティー比３４．３７５％の特性を表す。
【０００９】
理論的には入力波形が超伝導回路で正しく処理された場合、光パワーの変化に対してジョセフソン接合の出力電圧が変化しない量子化電圧ステップが観測される。この量子化電圧ステップの大きさはジョセフソン接合の数と単位時間にジョセフソン接合アレーに入力されるパルスの個数にのみ依存した完全に計算可能な値である。
デューティー比が４８．４３７５％、４３．７５％、３７．５％の場合は量子化ステップが現れているが、３４．３７５％、３１．２５％の場合は量子化電圧ステップは観測できない。
【００１０】
この現象は、この実験で使用した光パルスパターン生成装置（図１中の「４：１ MUX with E/O」）がデューティー比３５％から６５％以内で使用することを前提とした製品であり、そもそもジョセフソン接合に入力される光パルスパターンが、ジョセフソン接合に送信すべきデータと論理的に全く異なってしまうからである。この光パルス生成装置が主に使用される光通信を含め、シリアルデータ伝送一般において送信されるデータのデューティー比は５０％付近で使用するというのが常識であり、デューティー比が５０％から大きく外れる可能性のある任意の信号に対してはデューティー比が確実に５０％付近になるような符号化方式を用いて変調する。
【００１１】
図２で量子化電圧ステップの崩壊を引き起こすデューティー比が３５％以下の信号に対して例えばイーサーネットでの通信に用いられている８Ｂ/１０Ｂ変換や６４Ｂ/６６Ｂ符号化方式を用いて送信される光パルスパターンのデューティー比が５０％付近になるように調整することは可能である。
ところが、受信側の超伝導回路に復調器を搭載することができない場合、当然意図した出力信号を得ることができない。図２で示した例はデューティー比が３０％程度までのテストデータを用いた実験であるが、本来我々が送信したいデータは典型的にはデューティー比がさらに小さい２５％の任意パルスパターンである。この２５％という値は数学的な正弦波をデルタ―シグマ変調と呼ばれる一種の粗密変調で１ビットのReturn-to-Zero形式のデータパターンに変換するとデューティー比は２５％になることに由来する。我々のグループではこのデータパターンと論理的に等しい電流パルス列をジョセフソン接合に入力し、ジョセフソン接合から入力電流パルス列と論理的に等価な量子化された電圧パルス列を発生し、この電圧パルス列にローパスフィルター（低域通過フィルター）を通すことによって量子化された正弦波電圧信号を発生することにより量子力学を基盤とした交流電圧標準を実現することを目指している。ジョセフソン接合から出力する波形を正弦波に限定せず、直流オフセット電圧を含めた任意電圧波形発生装置を実現する場合には最悪の場合、ジョセフソン接合に入力されるデータのデューティー比が０％になることもあり得る。
【００１２】
このため、送信側の装置を論理的に正しく動作させるための新しい符号化規則を開発する必要があり、さらに、受信側においては小さい規模の回路によって元の信号を正しく復号する仕組みを開発することが不可避である。
上の例は我々が直面した受信側の回路に超伝導回路を用いたケースであるが、受信側の回路の規模に制限がある室温で動作する一般の電子回路や光学装置用回路についても同様の問題が発生する可能性がある。
【００１３】
本発明の目的は、高速シリアルデータ転送時におけるInter Symbol Interferenceを防止するために、シリアルデータ転送時、入力信号（送信したい信号）のデータパターンに依存せず、同じ論理信号が続かないようにする高速シリアル信号の伝送方法および変調、復調器を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明では、所定のデータ変換規則に則って、変調器のクロック周波数を変調前の元のデータのクロック周波数の整数倍（データ変換規則に従った任意の整数（Ｎ）倍）の値に設定し、さらにビット長をＮ倍（任意の整数（Ｎ）倍）に符号拡張し（例えば、元データの１ビットに対して４（任意の整数（Ｎ）倍）ビットを割り当てる）、変調（符号拡張）前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させる。これにより任意のデータパターンに対して“０”あるいは“１”が例えば３ビット以上連続することを避けることができ、デューティー比（データパターン中に占める“１”の割合）を任意の値、例えば５０％近くに設定することが可能になる。
【００１５】
変調器は、符号拡散器、周波数整数倍器およびシリアライザー（マルチプレクサ）等から構成される。
変調器で用いられる符号拡散器は、入力処理時、入力される１ビットデータ列の１つのビットに対して整数倍（N個）のビットを所定の変換規則で割り当て符号拡張する装置として機能し、出力時、拡張されたNビットの符号が並列に出力される装置として機能する。
データ変換規則は、以下の（１）〜（４）の条件を１つ以上満たすようにする。
（１）符号拡張後のNビットのデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させる。
（２）符号拡張後のNビット中のデューテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるように調整する。
（３）元データ“０”に対して挿入するダミー信号としての“１”が連続する時間ｔ０は元データ“１”を拡散したデータ中で“１”が連続する時間ｔ１よりも短いものとする。
（４）出力データに含まれる連続する１の個数（パルスの面積）が２種類になるようにする。
【００１６】
復調器側では、アナログ素子あるいはデジタル回路を用いて変調器側で挿入したダミー信号を除去し、元のデータを再現する。
復調器は、符号拡張前の“０”と“１”に割り当てたNビットのデータパターンを記憶しておいて、変調器出力として入力されるNビットのデータパターンを、記憶しているNビットのデータパターンと比較し符号拡張前の“０”と“１”のいずれに相当するか判断する。
復調器に用いられる復調機能素子の仕様は、符号拡張前の元の０に対して挿入したダミー信号としての１に対しては０を出力し、符号拡張前の元の１を符号拡張したNビットのデータに含まれる連続する１に対しては１を出力し、入力０に対しては常に０を出力する。
【００１７】
復調機能素子は、例えば、ジョセフソン接合素子、シュミットトリガー回路があり、
このうち、ジョセフソン接合素子の場合、入力は入力電流パルス、出力は出力電流パルスとなる。
送信機（変調器を含む）および受信機（復調器を含む）を構成する回路素子の許容するデューティー比の範囲に応じて挿入するダミー信号のパターンを調節することにより、受信側の動作マージンを大きくすることが可能であり、それに伴い通信エラーの確率をさらに低下させることができる。
【００１８】
具体的には、上記目的を達成するために以下のような解決手段を採用する。
（１） 高速シリアル信号の伝送方法は、シリアルデータ転送系において転送されるデジタルデータ列入力信号を、その１ビットデータ列の１つのビットに対して３以上の任意の整数Ｎの倍数のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に形成し、前記Ｎビットの並列にされた符号を前記デジタルデータのクロック周波数のＮ倍のクロック周波数で順番に送信し、
受信側において、前記所定の変換規則に基づいた拡張前の０と１に割り当てたＮビットのデータパターンを記憶しておいて、
順番に受信したデータ列信号のＮビットのデータパターンを前記拡張前の０と１に、前記所定の変換規則に基づいて逆変換する。
【００１９】
（２） 前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようする。
（３） 変調器は、シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、前記シリアルデータ入力信号の１ビットデータ列の１つのビットに対して３以上の任意整数Ｎの倍率のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に出力する符号拡張器と、前記シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、このクロック周波数の３以上の任意の整数Ｎの倍数の周波数に変換されて出力されるクロック周波数の周波数整数倍器と、前記符号拡張器から並列に出力される信号を前記周波数整数倍器からのＮ倍のクロック周波数に基づいて順番にシリアルデータ出力信号として出力するシリアライザーとからなる。
【００２０】
（４） 前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにする。
（５） 前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにする。
（６） 前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにする。
（７） 復調器は、上記（１）乃至（６）のいずれか１項記載の変調器からのシリアルデータ出力信号を入力し、この入力信号から請求項３のデータ変換規則に基づいて拡張後の請求項３のダミー信号を除去するダミー信号除去装置を有する。
【００２１】
（８） 復調器は、前記入力信号を入力しクロック周波数を抽出するクロック抽出装置と、前記クロック抽出装置の出力信号から前記ダミー信号を除去する前記ダミー信号除去装置と、前記ダミー信号除去装置の出力を前記クロック抽出装置からのクロック周波数に基づいてＲＺ又はＮＲＺ変換するＲＺ/ＮＲＺ変換装置を備える。
（９） 復調器は、前記ダミー信号除去装置を、ジョセフソン接合素子とする。
（１０） 復調器は、前記ダミー信号除去装置を、シュミットトリガー回路とする。
（１１） 復調器は、前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにする。
（１２） 復調器は、前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにする。
（１３） 復調器は、前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにする。
【発明の効果】
【００２２】
無変調状態では光パルス発生装置が誤動作してしまうようなデューティー比が３５％以下の信号に対して、今回開発した変調方式を適用すると、図３に示すようにデューティー比が３５％以上の信号と同様に量子化ステップが明確に現れ、意図した信号が正しく転送されていることが分かる。
図３は、本発明の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
図３中の
「●」はデューティー比３１．２５％、
「○」はデューティー比２５．０％、
「−」はデューティー比２５．００％、
の特性を表す。
【００２３】
図３は、本発明のダミーコードを挿入した実施例の特性図で、図２で量子化ステップの崩壊が見られたデューティー比３１．２５％のデータにおいても広い量子化ステップが表れる。デューティー比２５％の規則信号および同じデューティー比を持つ正弦波をデルタ-シグマ変調して得られる１ビットデータ列についても同様に正しくデータが転送されていることが分かる。
特に図３中の「sine wave」で示されたケースにおいて、光パルスの先頭値に比例する光パワーの値を１４ｍＷに固定して出力信号にローパスフィルターをかけた信号を観測すると図４に示したとおり正弦波となっており、意図した信号が正しく伝送されたことがより直観的に認識できる。
【００２４】
図４は、図３の正弦波（Ａ線）において光パワーを１４ｍＷに固定した場合のジョセフソン接合の出力電圧（縦軸：Voltage）対ローパスフィルターにかけた信号の時間(横軸：time)変化特性図である。
図４の特性図は、正弦波が再現されており、データが正しく伝送されたことがわかる。
【００２５】
本発明の実施例は以下の特徴を有する。
（１）高速シリアル転送におけるデータ変換規則が既存の技術より単純であるため変調に必要な電子回路が単純化され、変換にかかる時間を短縮できる。
（２）変調されたデータの復調をアナログ素子で物理的に行う場合は復調のためのロジック回路が不要になる。デジタル回路で復調する場合もロジックが極めて単純化される。いずれの場合もデータの復調に伴う時間を短縮することが可能である。
（３）波形生成技術（Ｄ/Ａ変換）に応用した場合、装置の構造が大幅に単純化される。本発明のコーディング方法は変調器後の周波数が元の信号の４倍以上になる点が難点であるが、その問題はサンプリング周波数が４４．１ kHzのオーディオ信号のように元のクロック周波数が低い信号の場合にはデメリットにはならない。我々が実験で示したように、元の信号が１０Gbit/sまでは全く問題がなく動作する。
（４）デジタル波形の受信側が、たとえば超伝導回路のような、８Ｂ/１０Ｂ符号化あるいは６４Ｂ/６６Ｂ符号化の復調器を実装することが事実上不可能な回路で任意のパルスパターンをデコードできる。
【００２６】
本発明の変調器は、任意のデータパターンに対して“０”あるいは“１”が例えば３ビット以上連続することを避けることができ、デューティー比（データパターン中に占める“１”の割合）を任意の値、例えば５０％近くに設定することが可能になる。
本発明の復調器側では、アナログ素子あるいはデジタル回路を用いて変調器側で挿入したダミー信号を除去し、元のデータを再現する。
送信機（変調器を含む）および受信機（復調器）を構成する回路素子の許容するデューティー比の範囲に応じて挿入するダミー信号のパターンを調節することにより、受信側の動作マージンを大きくすることが可能であり、それに伴い通信エラーの確率をさらに低下させることができる。結果としてInter Symbol Interference現象などの高速シリアル通信における誤動作を回避することが可能になる。
【図面の簡単な説明】
【００２７】
【図１】従来のパルス駆動型ジョセフソン任意波形生成装置の模式図である。
【図２】従来の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
【図３】本発明の任意波形生成装置における、入力する光パルス信号の平均パワー（Optical Power）対ジョセフソン接合素子の平均出力電圧（Voltage）特性図である。
【図４】図３の正弦波（図中Ａ線）において光パワーを１４ｍＷに固定した場合のジョセフソン接合の出力電圧をローパスフィルターにかけた信号電圧の時間変化特性図である。正弦波が再現されており、データが正しく伝送されたことがわかる。
【図５】本発明の変調器の構成図である。外部から供給される周波数が「符号拡張器」のクロック周波数に等しい場合を示す。
【図６】本発明の他の変調器の構成図である。外部から供給される周波数が「シリアライザー」のクロック周波数に等しい場合を示す。
【図７】本発明の復調器の構成図である。ダミーコード除去装置をアナログ素子のみで構成し、Return-to-Zero形式の出力を得るための復調器の構造を示す。
【図８】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を外部から入力するタイプを示す。
【図９】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を外部発信機から供給するタイプである。
【図１０】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を変調器で変調されたデータから抽出するタイプである。
【図１１】本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を変調器で変調されたデータから抽出するタイプである。
【図１２】本発明の変調器の実施例１の動作説明図である。変調器クロック４倍の場合（N=４、デューティー比５０％、マージン指数=２）の例である。
【図１３】本発明の変調器の実施例２の動作説明図である。変調器クロック８倍の場合（N=８、デューティー比５０％、マージン指数=４）の例である。
【図１４】本発明の変調器の実施例３の動作説明図である。変調器クロック８倍の場合（N=８、デューティー比３７．５％〜６２．５％、マージン指数=５）の例である。
【図１５】本発明の変調器の実施例４の動作説明図である。変調器クロック６倍の場合（N=６、デューティー比５０％、マージン指数=３）の例である。
【図１６】本発明の変調器の実施例５の動作説明図である。変調器クロック５倍の場合（N=５、デューティー比４０％〜６０％、マージン指数=３）の例である。
【図１７】本発明の変調器の実施例６の動作説明図である。ジョセフソン接合の電流−電圧特性を示す。横軸はジョセフソン接合に入力する電流パルスの平均電流値、縦軸は出力電圧パルスの平均電圧値。
【図１８】本発明の変調器および復調器の動作説明図である。データの変調および復調にともなう信号の変化を示す。
【図１９】本発明の高速シリアル信号の伝送システムの構成図を示す。
【図２０】符号拡張器の構成図を示す。
【図２１】シリアライザーの構成図を示す。
【図２２】周波数整数倍器の構成図を示す。
【図２３】ダミーコード除去装置の第１例の構成図を示す。
【図２４】ダミーコード除去装置の第２例の構成図を示す。
【図２５】ダミーコード除去装置の第３例の構成図を示す。
【図２６】ダミーコード除去装置の第４例の構成図を示す。
【図２７】ＤＥＭＵＸ（デマルチプレクサ）の構成例を示す。
【図２８】クロック抽出回路の構成図を示す。
【図２９】ＲＺ／ＮＲＺ変換回路の構成図を示す。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について以下に説明する。
本発明は変調器と復調器の組み合わせからなる高速シリアル信号伝送システムに関する。
伝送システム１は、基本的には、変調器と復調器を構成要素とし、実用上、例えば、図１９に示すような構成を有する。
図１９（ａ）は、復調器側でデータからクロック信号を抽出しない場合の伝送システム１の１例を示す。
図１９（ａ）では、基準周波数発生器（ＧＰＳ）からのクロックに基づいて、制御装置４の制御により変調器２で元の信号を符号拡散処理したデータをシリアル伝送する。復調器３は基準周波数発生器（ＧＰＳ）からのクロックに基づいてシリアル伝送信号から元の信号を復調する。
図１９（ｂ）は、復調器側でデータからクロック信号を抽出しない場合の例で、図１９（ａ）の制御装置に含まれるインターフェースと復調器に含まれるメモリを明示した構成である。
図１９（ｃ）は、復調器側でデータからクロック信号を抽出する場合の例を示す。
次１９（ａ）の例において、復調器３のクロックを受信データから抽出する例になる。
実際に変調器と復調器に供給されるクロック信号は必ずしも改訂版の図に示すように同じ装置から供給されるとは限らない。
また、変調器と復調器が光ファイバーで接続された遠隔地（たとえば１００ｋｍ離れた場所）に設置してあり、ＧＰＳ信号（電波）を別々の受信器で受けて、変調器と復調器にそれぞれ供給するという実装もあり得る。一方、送信器と受信器がともに同じ装置内に実装されるケースもあり得る。その場合は同一の器物から基準周波数が供給されることになる。この場合は必ずしもＧＰＳ信号は必要ではない。
【００２９】
変調器は図５あるいは図６に示すような、符号拡張器８、シリアライザー１０、周波数整数倍器９、周波数分周器１１からなる。
符号拡張器８の例を図２０に示す。図２０の例は、ハードウエアで実装する場合を示し、４倍の符号拡張器の一例である。図２０の符号拡張器８は、１の値を保持し、１の値をｄｏｕｔ１に出力するレジスタ２１ａ、０の値を保持し、０の値をｄｏｕｔ４に出力するレジスタ２１ｂ、入力ｄｉｎに入力した値Ｘを分岐路を介してそのままｄｏｕｔ２へ出力すると共にＮＯＴ（論理反転）回路２２で反転したＸバーをｄｏｕｔ３へ出力するように構成されている。
なお、符号拡張器の機能をソフトウエアで実装する場合、特に４倍の符号拡張器の場合には、以下の方法を用いた。
「din［I］:= x; // 入力信号xは０あるいは１、Ｉは整数
// 出力信号
ｄｏｕｔ1［I］:=1 ;
ｄｏｕｔ2［I］:=ｘ;
ｄｏｕｔ3［I］:=ｘバー ; // 論理反転
ｄｏｕｔ4［I］:=0 ;」
【００３０】
次に、シリアライザー（又はマルチプレクサという）１０の例を図２１に示す。
シリアライザーのクロック周波数は入力データのクロック周波数のＮ（Ｎは任意の整数）倍である。図２１の例ではＮ＝４となっている。図２１のシリアライザー１０はクロックが入るたびにスイッチが順次切り替わるように構成されている。
【００３１】
周波数整数倍器９の例を図２２に示す。周波数整数倍器９はＰＬＬ（Phase-Locked-Loop：位相同期）回路と同じ機能を備える。
図２２の周波数整数倍器９は、ＶＣＯ２３、分周器２４、カウンタ２５ｂおよび比較器２６を順に接続して並回路を形成し、比較器２６へ他のカウンタ２５ａを介して入力し、ＶＣＯ２３と分周器２４の接続点から出力するように構成する。
「周波数整数倍器」は「Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）」と同じ意味で使用しています。クロック抽出回路は「クロック・データ・リカバリ（ＣＤＲ）」などとも呼ばれる技術で同一の技術に対して他にもいくつか呼び名が存在するようです。
【００３２】
図５は本発明の変調器の構成図を示す。外部から供給される周波数が符号拡張器のクロック周波数に等しい場合を示す。
図５の変調器２ａにおいて、符号拡張器は８シリアルデータ入力を入力すると共にクロック周波数（ｆｃ）入力を入力し、４チャンネルパラレル出力を作成しシリアライザーへ出力する。周波数整数倍器９は、クロック周波数（ｆｃ）入力を入力し、そのクロック周波数（ｆｃ）のＮ（Ｎはデータ変換規則に基づく任意の整数）倍のクロック周波数Ｎｆｃを作成しシリアライザーへ入力する。シリアライザー１０は、クロック周波数Ｎｆｃに応じて、４チャンネルパラレル出力をシリアルデータ出力する。
この結果、シリアライザー１０のシリアルデータ出力信号は、符号拡張器８へ入力されたシリアルデータ入力信号をＮ分割した信号になっていて、図示しない復調器へ入力される。
【００３３】
図６は本発明の変調器の他の構成図を示す。外部から供給される周波数がシリアライザーのクロック周波数に等しい場合を示す。
図６の変調器２ｂは、符号拡張器８、周波数整数倍器９、周波数分周器１１，シリアライザー１０からなる。
図６の変調器２ｂにおいて、周波数分周器１１は周波数整数倍器９のクロック周波数Ｎｆｃを入力しクロック周波数ｆｃを作成し、このクロック周波数ｆｃを符号拡張器８へ入力すると共に変調器外へ出力する。
符号拡張器８はシリアルデータ入力を入力すると共にクロック周波数（ｆｃ）入力を入力し、４チャンネルパラレル出力を作成しシリアライザー１０へ出力する。
シリアライザー１０は、周波数整数倍器９のクロック周波数Ｎｆｃに応じて、４チャンネルパラレル出力をシリアルデータ出力する。
この結果、シリアライザー１０のシリアルデータ出力信号は、符号拡張器８へ入力されたシリアルデータ入力信号をＮ分割した信号になっていて、図示しない復調器へ入力される。
【００３４】
まず、変調器２ａ、２ｂの構造について述べる。
変調器２ａ、２ｂの符号拡張器８は、入力される１ビットデータ列の一つのビットに対して整数倍（Ｎ個）のビットを所定の変換規則で割り当てる装置である。
変換規則の実装方法については後ほど詳しく述べる。符号拡張器８からは拡張された（ここで、符号を拡張するとは１ビットの入力信号に対して入力信号の値に応じてＮ個のビット(b0,b1,b2,..,bn)を割り当てることを意味し、符号拡張器の後段に配置されるシリアライザーによって、入力信号のクロック周波数のＮ倍の周波数で順番に受信機側に向かって送信される。結果として、シリアライザーの出力の順序はb0,b1,b2,..,bnとなり、その後次の入力ビットに対して拡張されたビットが続くことになる。）Ｎビットの符号が並列に出力され、シリアライザー１０に転送される。シリアライザー１０では符号拡張器８から並列に出力される信号をＮ倍のクロック周波数で順番に出力する装置である。シリアライザー１０は、マルチプレクサと呼ばれることもあり、電子回路等でよく使用される一般的な装置で、マルチプレクサ(multiplexer)は、ふたつ以上の入力をひとつの信号として出力する機構である。電子工学においては、マルチプレクサまたはmuxは複数の電気信号をひとつの信号にする回路を意味する。シリアライザー１０からの物理的な出力信号は変調器の入力に合わせた物理量を選択する。受信側の復調器が電圧入力であれば電圧パルスを出力し、電流入力であれば電流パルスを出力し、光入力であれば光パルスを出力する。
変調器２ａ、２ｂの外部からシリアルデータ入力信号のクロック周波数と同じクロック信号が入力される場合、図５に示したように入力クロック信号のクロック周波数ｆｃは周波数整数倍器９でＮ倍の周波数に変換されてシリアライザー１０に入力される。
一方、変調器２ａ、２ｂの外部からシリアルデータ入力信号のＮ倍のクロック周波数Ｎｆｃが供給される場合には、そのままシリアライザーに入力され、分周器１１によって１/Ｎの周波数に変換され変調器外部に出力される。
【００３５】
符号拡張器の一般的な働きについて詳しく述べる。
送信したいオリジナルなデータのクロック周波数をF1とする。送信側の変調器２ではこの周波数をデータ変換規則に基づいてＮ倍（Ｎは３以上の整数）に設定する。
次に送信すべきデータ１ビットに対してＮビットのデータに符号拡張する。このとき符号拡張率はＮであるということにする。
たとえば、符号拡張率４（N=4）の場合は送信すべきデータ１ビットに対して４ビットのデータを割り当てる（元のデータが“０”の場合には“００００”、元のデータが“１”の場合は“１１１１”を割り当てる）。拡張後のＮビットのデータに、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させる。ダミー信号の挿入は、元のデータが“０”に対してはＮビットに拡張した信号列中にダミー信号として“１”を挿入し、元のデータ“１”をＮビットに拡張した信号列に対しては“０”を挿入する。いずれのケースにおいても、変調後のＮビット中のデューティー比が通信に用いる物理系あるいは通信規格の範囲内に収まるように調整する。また、元データ“０”に対して挿入するダミー信号としての“１”が連続する時間t0は元データ“１”を変調したデータ中で“１”が連続する時間t1よりも短いものとする。以下ではｔ1/t0を「マージン指数」と呼ぶこととする。Ｎ倍の長さに拡張したデータを元のデータのＮ倍のクロック周波数で受信側に送信する。
【００３６】
Ｎの決定に関してはデジタル回路で用いることを考慮すると４の倍数を選択することが最も自然である。一般に、Ｎが偶数の場合は任意の送信したいデータパターンに対してデューティー比を５０％にするための変調方式（ダミー信号の挿入方式）が必ず存在する。Ｎが奇数の場合、デューティー比は最悪のケース（Ｎ＝５の場合）で４０％から６０％の間の値となる。Ｎが奇数の場合、Ｎの増加とともにデューティー比の上限と下限は５０％に漸近させることが可能である（Ｎ＝７：４２．９％〜５７．１％、Ｎ＝９：４４．４％〜５５．６％）。Ｎ＝５以上の場合、データの送受信に関わる装置が物理的に許容するデューティー比あるいは通信規格が定めるデューティー比の範囲に適応する変換規則は上記以外にも複数存在する。
【００３７】
受信側の復調器では上で述べた変換の逆変換を行う。復調器をデジタル回路で実装する場合は変調前の“０”と“１”に割り当てたＮビットのデータパターンをレジスタに保存して“０”と“１”のいずれに相当するか判別する。復調器の初段を以下で述べるタイプのアナログ素子を用いると復調器を大幅に単純化することが可能である。そのアナログ素子が満たす仕様は変調前の元の“０”に対して挿入したダミー信号としての“１”に対しては“０”を出力し、変調前の元の“１”を変調したＮビットのデータに含まれる連続する“１”に対しては“１”を出力し、入力“０”に対しては常に“０”を出力する素子である。
【００３８】
変調器におけるデータ変換規則は出力データに含まれる連続する”１”の個数（パルスの面積）が２種類になるような変換規則に限定される。例えば“０”を“１０１０”に変換し、“１”を“１１００”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、２個の連続したパルス、の２通りの出力が得られる。したがってこの変換規則は適合である。一方、“０”を“０１０１”に変換し、“１”を“１１００”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、２個の連続したパルス、３個の連続したパルス、の３通りの出力が得られる。したがってこの変換規則は不適合である。同様に“０”を“０００１”に変換し、“１”を“１１１０”に対応させる変換規則を任意シリアルデータ列に適用した場合、変調器の出力パルスの波形では孤立した１個のパルス、３個の連続したパルス、４個の連続したパルス、の３通りの出力が得られる。したがってこの変換規則も不適合である。
【００３９】
２種類の変換規則において、符号の拡張率、マージン指数、デューティー比最悪値（入力値がすべて“０”およびすべて“１”の場合の変調器の出力波形のデューティー比）、がすべて一致する場合、片方の変換規則の一部にビットシフト操作（変換ビット列を左右に循環的にずらす）、隣り合うビットの置換操作、ビット反転操作のいずれか、それらを繰り返した操作、あるいはそれらを組み合わせた操作を適用して２組の変換規則が一致する場合、元の２組の変換規則は本質的に等価な変換規則とみなす。例えば“０”を“００１０”に、“１”を“１１１０”に対応させる変換規則は“０”の変換規則において２ビット目と３ビット目を入れ替えると“０”を“０１００”に、“１”を“１１１０”に対応させる変換規則と一致する。２組の変換規則は符号の拡張率、マージン指数、デューティー比最悪値はいずれも等しい。したがって２組の変換規則は等価な変換規則とみなすことができる。別の例として、“０”を“０１０１”に、“１”を“００１１”に対応させる変換規則の両者にビット反転操作を加えるとそれぞれ“０”が“１０１０”に、“１”が“１１００”に対応させる変換規則になる。両者の符号の拡張率、マージン指数、デューティー比最悪値はいずれも等しい。したがってこの場合も２組の変換規則は等価な変換規則とみなすことができる。
符号拡張器における変換規則の実装について５つの例を挙げてさらに詳しく述べる。
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例１】
【００４０】
図１２は、本発明の変調器の実施例１の動作説明図である。変調器クロック４倍の場合（N=4、デューティー比５０％、マージン指数=２）の例である。
図１２に基づき、変調器側のクロック倍率（Ｎ）として最も自然なＮ＝４のケースについて変調器における変換規則について述べる。Ｎ＝４の場合、“０”を“１０１０”、“１”を“１１００”に対応させる変換規則を適用すると、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは２の２種類のみであり、したがってマージン指数は常に２である（図１２）。この変換規則の入出力関係を論理的に表すと、（出力の１ビット目）=（常に1）、（出力の２ビット目）=（入力データと同じ値）、（出力の３ビット目）=（入力データを論理的に反転した値）、（出力の４ビット目）=（常に0）、という簡単な規則になる。Ｎ＝４の場合、上記以外の変換規則では入力信号のパターンに依存して出力信号中の連続する”1”の数が一意に決まらない、あるいは出力パターンのデューティー比が５０％から大きく外れ、データが論理的に正しく伝送されない可能性が出現する。
【実施例２】
【００４１】
図１３は、本発明の変調器の実施例２の動作説明図である。変調器クロック8倍の場合（N=8、デューティー比５０％、マージン指数=4）の例である。図１３（ａ）は変調前の元のデータ、図１３（ｂ）は変調後のデータを示す。
図１３に示すように、変調器側のクロック倍率（Ｎ）としてＮ＝８を選択する場合、N=4の場合と比較してマージン指数を大きくすることができる。“０”に対して“１０１０１０１０”、“１”に対して“１１１１００００”を対応させる場合、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは４の２種類のみであり、したがってマージン指数は常に４である（図１３）。
【実施例３】
【００４２】
図１４は、本発明の変調器の実施例３の動作説明図である。変調器クロック８倍の場合（N=8、デューティー比３７．５％〜６２．５％、マージン指数=5）の例である。図１４（ａ）は変調前の元のデータ、図１４（ｂ）は変調後のデータを示す。
図１４では、変調器側のクロック倍率（Ｎ）としてＮ＝８を選択する場合、送受信にかかわる装置の許容するデューティー比が大きい場合（たとえば３５％〜６５％の範囲が許容される場合）、実施例２と比較してさらにマージン指数を大きくすることができる。“０”に対して“１０１０１０００”、“１”に対して“１１１１１０００”を対応させる場合、出力信号のデューティー比は３７．５％〜６２．５％であり、かつ出力データ中で“１”が連続する個数は１あるいは５の２種類のみであり、したがってマージン指数は常に５である（図１４）。この変調規則の場合、入力データが全て“１”の場合としてデューティー比は最悪値である６２．５％となる。
【実施例４】
【００４３】
図１５は、本発明の変調器の実施例４の動作説明図である。変調器クロック６倍の場合（N=６、デューティー比５０％、マージン指数=３）の例である。図１５（ａ）は変調前の元のデータ、図１５（ｂ）は変調後のデータを示す。
図１５では、変調器側のクロック倍率（Ｎ）として４の倍数でない値、例えばＮ＝６を選択することも可能である。この場合も実施例２、実施例３と同様に実施例１（Ｎ＝４）の場合と比較してマージン指数を大きくすることができる。“０”に対して“１０１０１０”、“１”に対して“１１１０００”を対応させる場合、出力信号のデューティー比は常に５０％であり、かつ出力データ中で“１”が連続する個数は１あるいは３の２種類のみであり、したがってマージン指数は常に４である（図１５）。
【実施例５】
【００４４】
図１６は、本発明の変調器の実施例５の動作説明図である。変調器クロック５倍の場合（N=５、デューティー比４０％〜６０％、マージン指数=３）の例である。図１６（ａ）は変調前の元のデータ、図１６（ｂ）は変調後のデータを示す。
図１６では、変調器側のクロック倍率（Ｎ）として奇数、例えばＮ＝５を選択することも可能である。この場合も実施例２、実施例３と同様に実施例１（Ｎ＝４）の場合と比較してマージン指数を大きくすることができる。“０”に対して“０１０１０”、“１”に対して“１１１００”を対応させる場合、出力信号のデューティー比は常に４０％〜６０％であり、かつ出力データ中で“１”が連続する個数は１あるいは３の２種類のみであり、したがってマージン指数は常に3である（図１６）。
次に、受信器について述べる。受信機はデジタル回路、アナログ回路、アナログ・デジタル混合回路のいずれかで構成される回路で出力はデジタル信号である。復調器をデジタル回路で構成した場合、出力はReturn-to-Zero (RZ)形式とNon-Return-to-Zero (NRZ)形式のいずれの形式の出力も可能である（図８に対応）。変調器をアナログ回路のみで構成した場合、出力はＲＺ形式となる（図６に対応）。出力をＮＲＺ形式にしたい場合は後段にＲＺ／ＮＲＺ変換器を配置する（図８に対応）。ＲＺ／ＮＲＺ変換器は電子回路で一般によく使用される装置である。図７におけるダミーコード除去装置はアナログ回路であり、外部からの同期信号の入力は不要である。
【００４５】
ダミーコード除去装置の例は、図２３〜図２７に示す。図２３のダミーコード除去装置は、ジョセフソン接合素子で構成する。図２３（ａ）は、直列接続したジョセフソン素子列（図中、「Ｘ」印）に電流パルスを入力すると、電流パルスは高周波伝送線路を通りジョセフソン接合に入力され、各ジョセフソン素子に出力電圧を発生し、電圧読み取り端子へ出力電圧を出力する。ジョセフソン接合は出力電圧を稼ぐために複数の接合を直列に接続する。
図２３（ｂ）はジョセフソン接合素子の構造を示す。両側の超伝導電極Ｓ、Ｓで中央の常伝導体或いは絶縁体薄膜Ｘを常伝導金属で短絡したもの或いは絶縁体／常伝導金属／絶縁体からなる積層体Ｘを狭持するように構成する。
図２４のダミーコード除去装置１２ｂは、光ディテクタで実装する場合を示す。
図２４（ａ）は、ＭＳＭ型光ディテクタを用いるダミーコード除去装置１２ｂの例で、両側の金属電極Ｍ、Ｍで中央の絶縁体或いは半導体Ｓ（Semiconductor）を狭持するように構成する。両側の金属電極Ｍ、Ｍの間の絶縁体或いは半導体の間隔ｄは、このｄの増加とともに応答速度は低下する。絶縁体或いは半導体の部分に光を照射すると光電流が発生する。
図２４（ｂ）は、一般的な電子回路部品としてのフォトダイオードの例で、応答速度は電極間隔およびキャリアの移動度に依存する。
【００４６】
光ディテクタとして、一般的なフォトダイオードを例示したが、実際のところ、ＭＳＭタイプの光ディテクタのようにダイオードでない光ディテクタも存在する。この発明では応答速度が幅の狭いダミーパルスには応答せず、幅が広い実際に送りたい信号に対しては反応する応答速度を持つ光ディテクタならば何でも良い。
図２５には、一般的なシュミットトリガー回路素子で実装するダミーコード除去装置１２ｃの例を示す。
図２６には、デジタル回路で実装する例で、符号拡張率Ｎ＝４の場合のダミーコード除去装置１２ｄの例を示す。
図２６では、入力信号ｄｉｎをクロック信号（clock）に同期して４出力しそれぞれ４つのＸＯＲ（排他的論理和）回路２９へ入力する。一方、“１”に対する変速規則に従うレジスタ２１Ｃの４出力をそれぞれ前記４つのＸＯＲ（排他的論理和）回路２９へ入力する。前記４つのＸＯＲ（排他的論理和）回路２９はそれぞれの出力を次段の４つのＮＯＴ（論理否定）回路２２に直列に入力する。４つのＮＯＴ（論理否定）回路２２のそれぞれの出力は１つのＡＮＤ（論理積）回路３０へ入力する。この１つのＡＮＤ（論理積）回路３０の出力がｄｏｕｔとして出力される。
【００４７】
図２７には図２６中のＤＥＭＵＸの構成例を示す。
入力信号ｄｉｎは、クロック信号（clock）に同期してＤＥＭＵ（デマルチプレクサ）Ｘ２８のトグルスイッチ機構で順次切替接続され、ｄｏｕｔ１、ｄｏｕｔ２、ｄｏｕｔ３、ｄｏｕｔ４に順に出力する。
図２９には、ＲＺ／ＮＲＺ変換回路１３の構成例を示す。
図２９（ａ）は、超伝導デバイス、光ディテクタ出力、シュミットトリガー回路素子の信号を入力する場合の例を示す。ＲＺ／ＮＲＺ変換回路１３となるＤ−ＦＦ（Ｄ−フリップフロップ）回路３３に、常にhighとなる信号に基づいて、ＲＺ形式のデータ入力ｄｉｎを入力し、ＮＲＺ形式のデータ出力ｄｏｕｔを出力する。
図２９（ｂ）は、通常のロジック回路のＲＺ形式の信号を入力する場合の例を示す。
ＲＺ／ＮＲＺ変換回路１３となるＤ−ＦＦ（Ｄ−フリップフロップ）回路３３に、クロック信号に同期してエッジ検出するエッジ検出器３４の出力に基づいて、ＲＺ形式のデータ入力ｄｉｎを入力し、ＮＲＺ形式のデータ出力ｄｏｕｔを出力する。
なお、図２０以降の図示例に関しては実装の一例であり、それ以外の実装も可能であり、それらのコンポーネントに関しては一般的な市販品でも利用可能である。
【００４８】
図８、９では出力データを抽出するために変調器に外部からクロック周波数を供給する必要がある。送信されるデータでは“１”あるいは“０”が連続する個数を小さく制限することが可能であるため、データ自身からクロック周波数を抽出することも可能である。図１０は変調器から送信されてくる信号からクロックを読み取り、そのクロック信号でＲＺ/ＮＲＺ変換器を駆動する回路である。図１１はデータからクロックを読み取り、そのクロックを用いてデジタル回路でダミーコードを除去する回路である。
図２８には、クロック・データ・リカバリ回路を用いたクロック抽出回路１４の構成を示す。
図２８（ａ）は、ＰＬＬ（Phase-Locked-Loop：位相同期）回路３１でクロック抽出回路１４を構成した例になる。
図２８（ｂ）は、ＮＡＮＤ（否定論理積）回路３２の一方に入力信号ｄｉｎを入力し、ＮＡＮＤ（否定論理積）回路３２の出力を出力信号ｄｏｕｔとして出力すると共にＮＯＴ（論理否定）回路２２を介してＮＡＮＤ（否定論理積）回路３２の他方に入力するように構成する。
【００４９】
一方、復調器はダミーコード除去装置１２、ＲＺ/ＮＲＺ変換装置１３、クロック抽出装置１４を組み合わせて構成され、その組み合わせにより図７から図１１に示したようなバリエーションが存在する。
図７は、本発明の復調器の構成図である。ダミーコード除去装置をアナログ素子のみで構成し、Return-to-Zero形式の出力を得るための復調器の構造を示す。
図８は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を外部から入力するタイプを示す。
図９は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を外部発信機から供給するタイプである。
【００５０】
図１０は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をアナログ素子で実装し、Non-Return-to-Zero形式の出力を得るための回路。RZ/NRZ変換器のクロック周波数を変調器で変調されたデータから抽出するタイプである。
図１１は、本発明の他の復調器の構成図である。復調器のダミーコード除去装置をデジタル回路で実装し、Non-Return-to-Zero形式の出力を得るための回路を示す。ダミーコード除去装置のクロック周波数を変調器で変調されたデータから抽出するタイプである。
図７の復調器３ａは、例えば、ジョセフソン接合素子等の素子からなるダミーコード除去装置１２から構成され、変調器からのシリアルデータ入力信号を入力し、シリアルデータ出力信号（ＲＺ形式）を出力する。この復調器３ａはクロック周波数ｆｃやＮｆｃを必要としない。
【００５１】
図８の復調器３ｂは、ダミーコード除去装置１２とＲＺ／ＮＲＺ変換器１３を直列接続してなり、ダミーコード除去装置１２はシリアルデータ入力信号を入力してシリアルデータ出力信号（ＲＺ形式）を出力し、ＲＺ／ＮＲＺ変換器１３は前記シリアルデータ出力信号（ＲＺ形式）を入力しクロック周波数ｆｃ入力に基づいてシリアルデータ出力信号（ＮＲＺ形式）を出力する。
図９の復調器３ｃは、周波数整数倍器９とダミーコード除去装置１２からなり、ダミーコード除去装置１２は、変調器からのシリアルデータ出力信号を入力し、クロック周波数ｆｃを周波数整数倍器９でＮ倍したクロック周波数Ｎｆｃに基づいてダミーコードを除去し、シリアルデータ出力信号（ＮＲＺ形式）を出力する。
【００５２】
図１０の復調器３ｄは、クロック抽出装置１４と、ダミーコード除去装置１２と、ＲＺ／ＮＲＺ変換器１３を直列接続してなり、クロック抽出回路で変調器からのシリアルデータ出力信号から前記シリアルデータ出力信号の他にクロック周波数ｆｃを分離抽出する。ダミーコード除去装置１２は、クロック抽出回路１４の出力となる前記「変調器からのシリアルデータ出力信号」からダミーコードを除去したシリアルデータ出力（ＲＺ形式）信号を出力する。ＲＺ／ＮＲＺ変換器１３は、ダミーコード除去装置１２の出力となるシリアルデータ出力（ＲＺ形式）信号を、クロック抽出回路１４からのクロック周波数ｆｃで
ＲＺ／ＮＲＺ変換し、シリアルデータ出力信号（ＮＲＺ形式）を出力する。
図１１の復調器３ｅは、クロック抽出装置１４とダミーコード除去装置１２を直列接続してなり、クロック抽出装置１４により変調器からのシリアルデータ出力信号から前記シリアルデータ出力信号の他にクロック周波数ｆｃを分離抽出する。ダミーコード除去装置１２は、クロック抽出回路１４の出力となる前記「変調器からのシリアルデータ出力信号」からクロック抽出回路１４からのクロック周波数ｆｃでダミーコードを除去しシリアルデータ出力（ＮＲＺ形式）信号を出力する。
【００５３】
受信側の復調器をアナログ回路で実装する場合、デューティー比調整のために挿入したダミー信号の“１”に対しては“ゼロ”を出力し、元のデータの“１”に対応する、ダミー信号よりも長時間連続する“１”、に対しては“１”を出力する素子を初段で用いる。そのようなアナログ回路としては波形整形機能のある素子や、幅の狭いパルスには応答せず、幅の広いパルスには応答するような応答速度を持った素子を用いる。このアナログ素子の出力波形は変調器を通す前の送信すべきオリジナルなデータをRZに変換したものとなる。このRZ信号をNRZ信号に変換すれば完全に変調前のオリジナルな信号を得ることができる。
送信すべきオリジナルなデータが変調器で符号化され、復調器でもとの信号に戻されるまでの様子を符号拡張率４の場合についてまとめたのが図１８である。
図１８は、本発明の変調器および復調器の動作説明図である。データの変調および復調にともなう信号の変化を示す。
【００５４】
図１８（ａ）は元のデータ、図１８（ｂ）は変調後のデータ、図１８（ｃ）は複調後のデータ、図１８（ｄ）は複調後のデータ、図１８（ｅ）は元のデータを示す。
図１８(a)に示した元のデータ（１１０１０）は符号拡張器で図１８（ｂ）のような“１”あるいは“０”が３個以上連続しないデータに変換される。図１８（ｂ）の中でパルスの種類は、孤立した１個のパルス（ダミーパルス）と、２個のパルスが連続して面積が２つ分のパルスの２種類存在する。ダミーパルスは復調器で除去され図１８（ｃ）のような波形になる。この信号は図１８（ｄ）と等価であり、これは図１８（a）をRZ変換したものに等しい。復調器の後段の回路でＮＲＺ形式のデータが必要な場合には簡単な回路により図１８(e)のようなＮＲＺ形式のデータ（元のデータと完全に同一）を得ることができる。
【実施例６】
【００５５】
具体的にはジョセフソン接合と呼ばれる極低温で動作する超伝導デバイスで実装した。この受信素子はロジックデバイスでなくアナログデバイスである。ジョセフソン接合は一種のパルス整形器とみなすことができる。ジョセフソン接合に電流パルスを入力すると、入力電流パルスの時間積分の大きさに応じてジョセフソン接合の出力電圧パルスの積分の値は必ず(h/2e)の整数倍に厳密に整形されるという特徴がある（図１７）。
図１７は、本発明の変調器の実施例６の動作説明図である。ジョセフソン接合の電流−電圧特性を示す。横軸はジョセフソン接合に入力する電流パルスの平均電流値、縦軸は出力電圧パルスの平均電圧値。
ここで、hとeはそれぞれプランク定数および電荷素量である。入力電流パルスの振幅を調整して、図１７(b)のように孤立した電流パルスが１個入る場合は出力電圧パルスの面積がゼロになり、図１７(c)のように２倍の面積を持ったパルスが入力する場合（“１”が２つ連続することに相当）は出力電圧パルスの大きさが(h/2e)になるように調整することが可能である。図１７(a)のように入力がゼロの場合、当然出力はゼロである。この性質を利用すると、“１１００”というパルスパターンに対応した電流パルスに対しては積分値が(h/2e)の電圧パルスを出力し（これが変調前のパルスパターン中の“１”に対応する）、“１０１０”というパルスパターンに対応した電流パルスに対しては出力電圧の積分値がゼロ（変調前のパルスパターン中の“０”に対応）に対応させることができ。（このことは実験で確認した。結果は「発明が解決しようとする課題」の項に述べたとおりである）
【実施例７】
【００５６】
実施例６の例におけるジョセフソン接合の代わりに波形整形機能のある一般の半導体デバイスを利用することも可能である。波形整形機能のある半導体デバイスとしてはシュミットトリガー素子が挙げられる。シュミットトリガー素子はある閾値を超える入力値に対しては“１”を出力し、それ以下の入力値に対しては“０”を出力する論理デバイスであるが、ヒステリシスがあり応答速度がやや遅いため同期回路のコンポーネントとして用いられることはない。逆にこの性質を利用し、シリアルデータ転送においてパルス状のノイズを除去するのに利用されることがある。具体的にはチャッタリング防止などに利用されることがある。高速で伝送されるデータ中に意図的に混入された短パルスをシュミットトリガー素子のような波形整形機能があるデバイスで除去することによって、“１０１０”を“００００”という出力波形に変換することができる。一方、元のデータ中の“１”に対応する“１１００”がシュミットトリガー回路に入力されると出力は“１１００”となる。最後にＮＲＺ信号に変換すれば完全にもとのデータを再現できる。
【実施例８】
【００５７】
実施例６の例におけるジョセフソン接合の代わりに波形整形機能のある一般の光ディテクタで置き換えることも可能である。具体的には、幅の狭いダミーパルスを入力した場合は応答速度の遅さのため十分な出力電流パルスが得られず、ダミーパルスでないパルス幅の長い信号を入力した場合、パルス幅が十分長いために出力電流がある閾値を超えるような、光ディテクタ（フォトダイオード）を用いる。あるいは光ディテクタの応答速度に応じて、ダミーコードを挿入する際には光ディテクタが応答できないような幅が狭いダミーコードを送信したいオリジナルな信号に足し合わせてやれば良い。
【実施例９】
【００５８】
実施例６、７、８で得られる出力はいずれもReturn-to-Zero形式であるが、Non-Return-to-Zero形式のデータが必要な場合は、ダミーコード除去装置の後段にReturn-to-Zero形式の信号をNon-Return-to-Zero形式の信号に変換する装置（RZ/NRZ変換器）を配置すればよい。これにともない、復調器にはオリジナルの信号のクロック周波数と同じ周波数のクロック信号を入力するためのポートを設け、RZ/NRZ変換器にクロック周波数を供給する。
【実施例１０】
【００５９】
受信側の復調器をデジタル回路のみで実装する場合は、送信側から送られてきたデータをスタートビットから順番にＮビットごとレジスタに格納し、その値が変換規則の“０”と一致する場合は“０”を出力し、そうでない場合は“１”を出力する。復調器の出力は変調前のオリジナルなデータと論理的に同一であり、クロックレートも同じである。
【符号の説明】
【００６０】
１ 高速シリアル信号伝送システム
２ 変調器
３ 復調器
８ 符号拡張器
９ 周波数整数倍器
１０ シリアライザー
１１ 周波数分周器
１２ ダミーコード除去装置
１３ ＲＺ／ＮＲＺ変換器
１４ クロック抽出装置
２１ レジスタ
２２ ＮＯＴ（論理否定）回路
２３ ＶＣＯ（電圧制御発振器）
２４ 分周器
２５ カウンタ
２６ 比較器
２７ シュミットトリガー素子
２８ ＤＥＭＵＸ（デマルチプレクサ）
２９ ＸＯＲ（排他的論理和）回路
３０ ＡＮＤ（論理積）回路
３１ ＰＬＬ（Phase-Locked-Loop：位相同期）回路
３２ ＮＡＮＤ（否定論理積）回路
３３ Ｄ−ＦＦ（Ｄ−フリップフロップ）回路
３４ エッジ検出回路
【特許請求の範囲】
【請求項１】
シリアルデータ転送系において転送されるデジタルデータ列入力信号を、その１ビットデータ列の１つのビットに対して３以上の任意の整数Ｎの倍数のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に形成し、前記Ｎビットの並列にされた符号を前記デジタルデータのクロック周波数のＮ倍のクロック周波数で順番に送信し、受信側において、前記所定の変換規則に基づいた拡張前の０と１に割り当てたＮビットのデータパターンを記憶しておいて、順番に受信したデータ列信号のＮビットのデータパターンを前記拡張前の０と１に、前記所定の変換規則に基づいて逆変換するようにしたことを特徴とする高速シリアル信号の伝送方法。
【請求項２】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項１記載の高速シリアル信号の伝送方法。
【請求項３】
シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、前記シリアルデータ入力信号の１ビットデータ列の１つのビットに対して３以上の任意整数Ｎの倍率のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に出力する符号拡張器と、前記シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、このクロック周波数の３以上の任意の整数Ｎの倍数の周波数に変換されて出力されるクロック周波数の周波数整数倍器と、前記符号拡張器から並列に出力される信号を前記周波数整数倍器からのＮ倍のクロック周波数に基づいて順番にシリアルデータ出力信号として出力するシリアライザーとからなることを特徴とする変調器。
【請求項４】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項３記載の変調器。
【請求項５】
前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにしたことを特徴とする請求項３記載の変調器。
【請求項６】
前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにしたことを特徴とする請求項３記載の変調器。
【請求項７】
請求項１乃至６のいずれか１項記載の変調器からのシリアルデータ出力信号を入力し、この入力信号から請求項３のデータ変換規則に基づいて拡張後の請求項３のダミー信号を除去するダミー信号除去装置を有することを特徴とする復調器。
【請求項８】
前記入力信号を入力しクロック周波数を抽出するクロック抽出装置と、前記クロック抽出装置の出力信号から前記ダミー信号を除去する前記ダミー信号除去装置と、前記ダミー信号除去装置の出力を前記クロック抽出装置からのクロック周波数に基づいてＲＺ又はＮＲＺ変換するＲＺ/ＮＲＺ変換装置を備えることを特徴とする請求項７記載の復調器。
【請求項９】
前記ダミー信号除去装置を、ジョセフソン接合素子としたことを特徴とする請求項７記載の復調器。
【請求項１０】
前記ダミー信号除去装置を、シュミットトリガー回路としたことを特徴とする請求項７記載の復調器。
【請求項１１】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【請求項１２】
前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【請求項１３】
前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【請求項１】
シリアルデータ転送系において転送されるデジタルデータ列入力信号を、その１ビットデータ列の１つのビットに対して３以上の任意の整数Ｎの倍数のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に形成し、前記Ｎビットの並列にされた符号を前記デジタルデータのクロック周波数のＮ倍のクロック周波数で順番に送信し、受信側において、前記所定の変換規則に基づいた拡張前の０と１に割り当てたＮビットのデータパターンを記憶しておいて、順番に受信したデータ列信号のＮビットのデータパターンを前記拡張前の０と１に、前記所定の変換規則に基づいて逆変換するようにしたことを特徴とする高速シリアル信号の伝送方法。
【請求項２】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項１記載の高速シリアル信号の伝送方法。
【請求項３】
シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、前記シリアルデータ入力信号の１ビットデータ列の１つのビットに対して３以上の任意整数Ｎの倍率のビットを所定のデータ変換規則に従って拡張後のＮビットのデータに拡張前の０又は１に対して論理の異なるダミー信号を混合するように割り当て、前記割り当てられ拡張されたＮビットの符号を並列に出力する符号拡張器と、前記シリアルデータ入力信号のクロック周波数と同じクロック周波数が入力され、このクロック周波数の３以上の任意の整数Ｎの倍数の周波数に変換されて出力されるクロック周波数の周波数整数倍器と、前記符号拡張器から並列に出力される信号を前記周波数整数倍器からのＮ倍のクロック周波数に基づいて順番にシリアルデータ出力信号として出力するシリアライザーとからなることを特徴とする変調器。
【請求項４】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項３記載の変調器。
【請求項５】
前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにしたことを特徴とする請求項３記載の変調器。
【請求項６】
前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにしたことを特徴とする請求項３記載の変調器。
【請求項７】
請求項１乃至６のいずれか１項記載の変調器からのシリアルデータ出力信号を入力し、この入力信号から請求項３のデータ変換規則に基づいて拡張後の請求項３のダミー信号を除去するダミー信号除去装置を有することを特徴とする復調器。
【請求項８】
前記入力信号を入力しクロック周波数を抽出するクロック抽出装置と、前記クロック抽出装置の出力信号から前記ダミー信号を除去する前記ダミー信号除去装置と、前記ダミー信号除去装置の出力を前記クロック抽出装置からのクロック周波数に基づいてＲＺ又はＮＲＺ変換するＲＺ/ＮＲＺ変換装置を備えることを特徴とする請求項７記載の復調器。
【請求項９】
前記ダミー信号除去装置を、ジョセフソン接合素子としたことを特徴とする請求項７記載の復調器。
【請求項１０】
前記ダミー信号除去装置を、シュミットトリガー回路としたことを特徴とする請求項７記載の復調器。
【請求項１１】
前記データ変換規則を、拡張後のデータに含まれる連続する１の個数が２種類になるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【請求項１２】
前記データ変換規則を、拡張後のデータに、拡張前の０又は１に対して論理の異なるダミー信号を混入させるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【請求項１３】
前記データ変換規則を、拡張後のＮビット中のデユーテイ比が通信に用いる物理系或いは通信規格の範囲内に収まるようにしたことを特徴とする請求項７乃至１０のいずれか１項記載の復調器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−２８８１２２（Ｐ２０１０−２８８１２２Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４０９９６（Ｐ２００９−１４０９９６）
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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