２乗回路
【課題】温度変化によるゲイン変化を補正することができる２乗回路を提供する。
【解決手段】２乗回路３に対して、基準レベルＶ４を生成する基準レベル生成回路４と、基準レベルＶ４を入力する２乗回路５と、基準レベルＶ６−１、Ｖ６−２を生成する基準レベル生成回路６と、２乗回路５の出力レベルＶ５と基準レベルＶ６−１、Ｖ６−２とを比較する比較回路７と、比較回路７が出力する比較結果信号Ｃ１、Ｃ２を記憶する記憶回路８と、記憶回路８が出力するゲイン切換信号Ｇ１、Ｇ２を入力して２乗回路３のゲイン調整を行うゲイン調整回路９とで温度補償回路を構成し、温度変化による２乗回路３のゲイン変化を補正し、出力信号Ｓ９のレベル変化を補正する。
【解決手段】２乗回路３に対して、基準レベルＶ４を生成する基準レベル生成回路４と、基準レベルＶ４を入力する２乗回路５と、基準レベルＶ６−１、Ｖ６−２を生成する基準レベル生成回路６と、２乗回路５の出力レベルＶ５と基準レベルＶ６−１、Ｖ６−２とを比較する比較回路７と、比較回路７が出力する比較結果信号Ｃ１、Ｃ２を記憶する記憶回路８と、記憶回路８が出力するゲイン切換信号Ｇ１、Ｇ２を入力して２乗回路３のゲイン調整を行うゲイン調整回路９とで温度補償回路を構成し、温度変化による２乗回路３のゲイン変化を補正し、出力信号Ｓ９のレベル変化を補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２乗回路に関する。
【背景技術】
【０００２】
従来、２乗回路として、例えば、特許文献１に記載のものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１０６５０４号公報
【特許文献２】特開平１１−３０８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、温度変化によるゲイン変化を補正することができる２乗回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本出願で開示する２乗回路は、第１の２乗回路と、前記第１の２乗回路の温度補償を行う温度補償回路とを有し、前記温度補償回路は、前記第１の２乗回路と同一特性を有し、第１の基準レベルを入力する第２の２乗回路と、前記第２の２乗回路の出力電圧と第２の基準レベルとを比較する比較回路と、前記比較回路による比較結果に基づいて前記第１の２乗回路のゲインを調整するゲイン調整回路とを有するというものである。
【発明の効果】
【０００６】
前記第１の基準レベルを入力する前記第２の２乗回路の出力信号と前記第２の基準レベルとを前記比較回路で比較することにより、前記第２の２乗回路と同一特性の前記第１の２乗回路の温度変化によるゲイン変化を知ることができる。そして、前記ゲイン調整回路は、前記比較回路の比較結果に基づいて前記第１の２乗回路のゲインを調整するとしている。したがって、温度変化によるゲイン変化を補正することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える相補化回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える第１の２乗回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備える第１の２乗回路を構成する２乗演算部のＮＭＯＳトランジスタのゲート・ソース間電圧対ドレイン電流特性を示す図である。
【図５】本発明の第１実施形態が備える第１の基準レベル生成回路及び第２の２乗回路の構成を示す回路図である。
【図６】本発明の第１実施形態が備える第２の基準レベル生成回路、比較回路及び記憶回路の構成を示す回路図である。
【図７】本発明の第１実施形態が備えるゲイン調整回路の第１構成例を示す回路図である。
【図８】本発明の第１実施形態が備えるゲイン調整回路の第２構成例を示す回路図である。
【図９】本発明の第２実施形態を示す回路図である。
【図１０】本発明の第２実施形態が備える第１の２乗回路の構成を示す回路図である。
【図１１】本発明の第２実施形態が備える第１の基準レベル生成回路及び第２の２乗回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図１〜図１１を参照して、本発明の第１実施形態及び第２実施形態について説明する。本発明は、第１実施形態及び第２実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００９】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は入力端子、２は相補化回路、３は２乗回路（第１の２乗回路）、４は基準レベル生成回路（第１の基準レベル生成回路）、５は２乗回路（第２の２乗回路）、６は基準レベル生成回路（第２の基準レベル生成回路）、７は比較回路、８は記憶回路、９はゲイン調整回路、１０は出力端子である。
【００１０】
入力端子１は、２乗演算の対象である入力信号Ｓ１が与えられるものである。相補化回路２は、入力端子１に与えられる入力信号Ｓ１を入力して相補化し、入力信号Ｓ１と同相の信号Ｓ２と、入力信号Ｓ１と逆相の信号Ｓ２ｘとを出力するものである。２乗回路３は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを入力して２乗演算を行うものである。
【００１１】
基準レベル生成回路４は、第１の基準レベルである基準レベルＶ４を生成するものである。基準レベルＶ４は、ＮＭＯＳトランジスタの閾値電圧Ｖth_nと一定電圧Ｖfixとが合成された電圧（Ｖth_n＋Ｖfix）である。２乗回路５は、基準レベル生成回路４が出力する基準レベルＶ４を入力して２乗演算を行うものである。基準レベル生成回路６は、第２の基準レベルである基準レベルＶ６−１、Ｖ６−２を生成するものである。
【００１２】
比較回路７は、２乗回路５の出力レベルＶ５と基準レベルＶ６−１、Ｖ６−２とを比較し、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較結果信号Ｃ１と、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較結果信号Ｃ２とを出力するものである。記憶回路８は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ１、Ｃ２を取り込み、ゲイン切換信号Ｇ１、Ｇ２を出力するものである。
【００１３】
ゲイン調整回路９は、２乗回路３の出力信号Ｓ３と、記憶回路８が出力するゲイン切換信号Ｇ１、Ｇ２とを入力し、２乗回路３の出力信号Ｓ３に対するゲインを切り換えてゲイン調整を行い、２乗回路３の温度変化によるゲイン変化を補正するものである。出力端子１０は、ゲイン調整回路９の出力信号Ｓ９が与えられるものである。
【００１４】
図２は相補化回路２の構成を示す回路図である。図２中、１３は入力端子、１４はボルテージホロア回路、１５は反転増幅回路、１６、１７は出力端子である。入力端子１３は、入力信号Ｓ１が与えられるものであり、入力端子１に接続されている。ボルテージホロア回路１４は、入力端子１３に与えられる入力信号Ｓ１を入力し、入力信号Ｓ１と同相の信号Ｓ２を出力するものであり、オペアンプ１８で構成されている。オペアンプ１８は、非反転入力端子を入力端子１３に接続し、出力端子を反転入力端子に接続している。ボロテージホロア回路１４の出力信号Ｓ２は、出力端子１６及び反転増幅回路１５に与えられる。
【００１５】
反転増幅回路１５は、ボルテージホロア回路１４の出力信号Ｓ２を反転するものであり、オペアンプ１９と、抵抗値を同一とする抵抗２０、２１と、電圧源２２とで構成されている。抵抗２０は、オペアンプ１８の出力端子とオペアンプ１９の反転入力端子との間に接続されている。抵抗２１は、オペアンプ１９の反転入力端子と出力端子との間に接続されている。電圧源２２は、オペアンプ１９の非反転入力端子と接地との間に接続されている。反転増幅回路１５の出力信号Ｓ２ｘは、出力端子１７に与えられる。
【００１６】
図３は２乗回路３の構成を示す回路図である。図３中、２５、２６は入力端子、２７、２８はコンデンサ、２９は２乗演算部、３０はカレントミラー回路、３１は抵抗、３２はバイアス回路、３３、３４は抵抗、３５はコンデンサ、３６は出力端子である。入力端子２５は、相補化回路２の出力信号Ｓ２が与えられるものであり、相補化回路２の出力端子１６に接続されている。入力端子２６は、相補化回路２の出力信号Ｓ２ｘが与えられるものであり、相補化回路２の出力端子１７に接続されている。コンデンサ２７、２８は直流阻止用のものである。
【００１７】
２乗演算部２９は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを並列入力して２乗演算を行うものであり、３７、３８は同一特性のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３７は、ドレインをノード３９に接続し、ゲートをコンデンサ２７を介して入力端子２５に接続し、ソースを接地している。ＮＭＯＳトランジスタ３８は、ドレインをノード３９に接続し、ゲートをコンデンサ２８を介して入力端子２６に接続し、ソースを接地している。ＮＭＯＳトランジスタ３７のドレイン電流をＩd３７、ＮＭＯＳトランジスタ３８のドレイン電流をＩd３８、相補化回路２の出力信号Ｓ２の電圧値をＶ２とすると、Ｉd３７＋Ｉd３８＝ｋ・（Ｖ２）２となる。但し、ｋは係数であり、以下、同様である。
【００１８】
カレントミラー回路３０は、２乗演算部２９の出力電流（Ｉd３７＋Ｉd３８）と同一電流値の電流信号Ｉ３０を出力するものであり、４０は電源電圧ＶＤＤを供給するＶＤＤ電源線、４１、４２はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ４１は、ソースをＶＤＤ電源線４０に接続し、ゲートをドレインに接続し、ドレインをノード３９に接続している。ＰＭＯＳトランジスタ４２は、ソースをＶＤＤ電源線４０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続し、ドレインを抵抗３１を介して接地している。ＰＭＯＳトランジスタ４２のドレインと抵抗３１との接続点は、出力端子３６に接続されている。出力端子３６には、２乗回路３の出力信号Ｓ３が与えられる。本例では、抵抗３１は電流を電圧に変換する電流／電圧変換回路を構成している。
【００１９】
バイアス回路３２は、ＮＭＯＳトランジスタ３７、３８のゲートにバイアス電圧を供給するものであり、４３はＶＤＤ電源線、４４、４５は電流源、４６〜４８はＮＭＯＳトランジスタ、４９は出力ノードである。電流源４４は、ＶＤＤ電源線４３とノード５０との間に接続されている。ＮＭＯＳトランジスタ４６は、ゲートをドレインに接続し、ドレインをノード５０に接続している。ＮＭＯＳトランジスタ４７は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ４６のソースに接続し、ソースを接地している。ＮＭＯＳトランジスタ４８は、ドレインをＶＤＤ電源線４３に接続し、ゲートをノード５０に接続し、ソースを出力ノード４９に接続している。電流源４５は、ＮＭＯＳトランジスタ４８のソースと接地との間に接続されている。
【００２０】
抵抗３３は、バイアス回路３２の出力ノード４９とＮＭＯＳトランジスタ３７のゲートとの間に接続されている。抵抗３４は、バイアス回路３２の出力ノード４９とＮＭＯＳトランジスタ３８のゲートとの間に接続されている。コンデンサ３５は、バイアス回路３２の出力ノード４９と接地との間に接続されている。
【００２１】
ここで、ノード５０の電圧＝ＮＭＯＳトランジスタ４６の閾値電圧Ｖth_n＋ＮＭＯＳトランジスタ４７の閾値電圧Ｖth_n＝２×Ｖth_nとなり、出力ノード４９の電圧＝ノード５０の電圧（２×Ｖth_n）−ＮＭＯＳトランジスタ４８の閾値電圧Ｖth_n＝Ｖth_nとなる。この結果、ＮＭＯＳトランジスタ３７のゲートには、抵抗３３を介してバイアス電圧Ｖth_nが与えられ、ＮＭＯＳトランジスタ３８のゲートには、抵抗３４を介してバイアス電圧Ｖth_nが与えられる。
【００２２】
図４はＮＭＯＳトランジスタ３７のゲート・ソース間電圧Ｖgs対ドレイン電流Ｉd特性を示す図であり、横軸にゲート・ソース間電圧Ｖgs、縦軸にドレイン電流Ｉdを取っている。Ｐ１は常温時の特性、Ｐ２は低温時の特性、Ｐ３は高温時の特性を示している。ＮＭＯＳトランジスタ３７について、電子の移動度をμn、ゲート酸化膜の容量をＣox、ゲート幅をＷ、ゲート長をＬとすると、ドレイン電流Ｉdは以下のようになる。
【００２３】
【数１】
【００２４】
また、温度Ｔ［°Ｋ］における電子の移動度をμn（Ｔ）、常温時の温度をＴ０［°Ｋ］とすると、温度Ｔ［°Ｋ］における電子の移動度μn（Ｔ）は以下のようになる。
【００２５】
【数２】
【００２６】
即ち、温度が上昇すると、電子の移動度μnは減少し、ドレイン電流Ｉdは減少する。例えば、Ｔ０＝３００°Ｋとした場合において、温度が２７３°Ｋ（０℃）から３７３°Ｋ（１００℃）まで変化すると、電子の移動度μnは、μn（３００°Ｋ）×（２７３／３００）−１.５からμn（３００°Ｋ）×（３７３／３００）−１.５まで変化し、ドレイン電流Ｉdは、１.１５×Ｉd（３００°Ｋ）から０.７２×Ｉd（３００°Ｋ）まで変化する。ＮＭＯＳトランジスタ３８についても同様である。
【００２７】
図５は基準レベル生成回路４及び２乗回路５の構成を示す回路図である。基準レベル生成回路４において、５３はＶＤＤ電源線、５４、５５は電流源、５６〜５８はＮＭＯＳトランジスタ、５９は抵抗、６０はコンデンサ、６１は出力端子である。電流源５４は、ＶＤＤ電源線５３とノード６２との間に接続されている。ＮＭＯＳトランジスタ５６は、ゲートをドレインに接続し、ドレインをノード６２に接続している。ＮＭＯＳトランジスタ５７は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ５６のソースに接続し、ソースを抵抗５９を介して接地している。
【００２８】
ＮＭＯＳトランジスタ５８は、ドレインをＶＤＤ電源線５３に接続し、ゲートをノード６２に接続し、ソースを出力端子６１に接続している。電流源５５は、ＮＭＯＳトランジスタ５８のソースと接地との間に接続されている。コンデンサ６０は、出力端子６１と接地との間に接続されている。
【００２９】
ここで、電流源５４による電流をＩ５４、抵抗５９の抵抗値をＲ５９とすると、Ｉ５４×Ｒ５９＝Ｖfixとなるように抵抗５９の抵抗値Ｒ５９を決定する。このようにすると、ノード６２の電圧＝ＮＭＯＳトランジスタ５６の閾値電圧Ｖth_n＋ＮＭＯＳトランジスタ５７の閾値電圧Ｖth_n＋抵抗５９の両端間電圧Ｖfix＝（２×Ｖth_n＋Ｖfix）となる。この結果、出力端子６１に出力される基準レベルＶ４＝ノード６２の電圧（２×Ｖth_n＋Ｖfix）−ＮＭＯＳトランジスタ５８の閾値電圧Ｖth_n＝（Ｖth_n＋Ｖfix）となる。
【００３０】
２乗回路５において、６３は入力端子、６４は２乗演算部、６５はカレントミラー回路、６６は抵抗、６７は出力端子である。入力端子６３は、基準レベル生成回路４の出力端子６１に接続されている。２乗演算部６４は、基準レベルＶ４を入力して２乗演算を行うものであり、６８はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ６８は、２乗回路３の２乗演算部２９のＮＭＯＳトランジスタ３７、３８と同一特性のものであり、ドレインをノード６９に接続し、ゲートを入力端子６３に接続し、ソースを接地している。
【００３１】
本例の場合、基準レベル生成回路４が出力する基準レベルＶ４（＝Ｖth_n＋Ｖfix）のうち、電圧Ｖth_nがＮＭＯＳトランジスタ６８のバイアス電圧となり、ＮＭＯＳトランジスタ６８においては、電圧Ｖfixについて２乗演算が行われる。ＮＭＯＳトランジスタ６８のドレイン電流をＩd６８とすると、Ｉd６８＝ｋ・（Ｖfix）２となる。
【００３２】
カレントミラー回路６５は、ＮＭＯＳトランジスタ６８のドレイン電流Ｉd６８と同一電流値の電流Ｉ６５を出力するものであり、７０はＶＤＤ電源線、７１、７２はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７１は、ソースをＶＤＤ電源線７０に接続し、ゲートをドレインに接続し、ドレインをノード６９に接続している。ＰＭＯＳトランジスタ７２は、ソースをＶＤＤ電源線７０に接続し、ゲートをＰＭＯＳトランジスタ７１のゲートに接続し、ドレインを出力端子６７に接続している。抵抗６６は、ＰＭＯＳトランジスタ７２のドレインと接地との間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。
【００３３】
図６は基準レベル生成回路６、比較回路７及び記憶回路８の構成を示す回路図である。基準レベル生成回路６において、７５はＶＤＤ電源線、７６〜７８は抵抗、７９、８０は出力端子である。抵抗７６〜７８は、ＶＤＤ電源線７５と接地との間に直列接続されている。抵抗７７と抵抗７８との接続点は、出力端子７９に接続されている。出力端子７９には基準レベルＶ６−１が出力される。抵抗７６と抵抗７７との接続点は、出力端子８０に接続されている。出力端子８０には基準レベルＶ６−２が出力される。
【００３４】
比較回路７において、８１〜８３は入力端子、８４、８５はオペアンプ、８６、８７は出力端子である。入力端子８１は、２乗回路５の出力レベルＶ５が与えられるものであり、２乗回路５の出力端子６７に接続されている。入力端子８２は基準レベル生成回路６の出力端子７９に接続されている。入力端子８３は基準レベル生成回路６の出力端子８０に接続されている。
【００３５】
オペアンプ８４は、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較を行うものであり、非反転入力端子を入力端子８１に接続し、反転入力端子を入力端子８２に接続し、出力端子を出力端子８６に接続している。出力端子８６には、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較結果を示す比較結果信号Ｃ１が出力される。オペアンプ８４は、２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合には、比較結果信号Ｃ１＝Ｈレベルとし、２乗回路５の出力レベルＶ５＜基準レベルＶ６−１の場合には、比較結果信号Ｃ１＝Ｌレベルとするように構成される。
【００３６】
オペアンプ８５は、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較を行うものであり、非反転入力端子を入力端子８１に接続し、反転入力端子を入力端子８３に接続し、出力端子を出力端子８７に接続している。出力端子８７には、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較結果を示す比較結果信号Ｃ２が出力される。オペアンプ８５は、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合には、比較結果信号Ｃ２＝Ｈレベルとし、２乗回路５の出力レベルＶ５＜基準レベルＶ６−２の場合には、比較結果信号Ｃ２＝Ｌレベルとするように構成される。
【００３７】
したがって、比較回路７においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合、比較結果信号Ｃ１＝Ｈレベル、比較結果信号Ｃ２＝Ｈレベルとなる。基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、比較結果信号Ｃ１＝Ｈレベル、比較結果信号Ｃ２＝Ｌレベルとなる。基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、比較結果信号Ｃ１＝Ｌレベル、比較結果信号Ｃ２＝Ｌレベルとなる。
【００３８】
記憶回路８において、８８〜９０は入力端子、９１、９２はＤフリップフロップ、９３、９４は出力端子である。入力端子８８は比較回路７の出力端子８６に接続されている。入力端子８９は比較回路７の出力端子８７に接続されている。入力端子９０にはラッチ制御信号Ｌ１が与えられる。
【００３９】
Ｄフリップフロップ９１は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ１を取り込み、ゲイン切換信号Ｇ１を出力するものであり、データ入力端子Ｄを入力端子８８に接続し、クロック入力端子ＣＫを入力端子９０に接続し、正相出力端子Ｑを出力端子９３に接続している。出力端子９３には、ゲイン切換信号Ｇ１が出力される。
【００４０】
Ｄフリップフロップ９２は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ２を取り込み、ゲイン切換信号Ｇ２を出力するものであり、データ入力端子Ｄを入力端子８９に接続し、クロック入力端子ＣＫを入力端子９０に接続し、正相出力端子Ｑを出力端子９４に接続している。出力端子９４には、ゲイン切換信号Ｇ２が出力される。
【００４１】
図７はゲイン調整回路９の第１構成例を示す回路図である。ゲイン調整回路９の第１構成例において、９７〜９９は入力端子、１００、１０１は抵抗、１０２、１０３はＮＭＯＳトランジスタ、１０４は出力端子である。入力端子９７は、２乗回路３の出力信号Ｓ３が与えられるものであり、２乗回路３の出力端子３６に接続されている。入力端子９８は、ゲイン切換信号Ｇ１が与えられるものであり、記憶回路８の出力端子９３に接続されている。入力端子９９は、ゲイン切換信号Ｇ２が与えられるものであり、記憶回路８の出力端子９４に接続されている。
【００４２】
ＮＭＯＳトランジスタ１０２、１０３は、スイッチ素子をなすものである。ＮＭＯＳトランジスタ１０２は、ドレインを抵抗１００を介して入力端子９７に接続し、ゲートを入力端子９８に接続し、ソースを接地している。ＮＭＯＳトランジスタ１０３は、ドレインを抵抗１０１を介して入力端子９７に接続し、ゲートを入力端子９９に接続し、ソースを接地している。出力端子１０４は入力端子９７に接続されている。
【００４３】
抵抗３１の抵抗値をＲ３１、抵抗１００の抵抗値をＲ１００、抵抗１０１の抵抗値をＲ１０１とすると、ゲイン調整回路９の第１構成例においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２≧の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｈレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＮ、ＮＭＯＳトランジスタ１０３＝ＯＮとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）となる。
【００４４】
基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＮ、ＮＭＯＳトランジスタ１０３＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）となる。
【００４５】
基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、即ち、ゲイン切換信号Ｇ１＝Ｌレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＦＦ、ＮＭＯＳトランジスタ１０３＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１となる。
【００４６】
そこで、常温を含む一定の温度帯域では、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１となり、常温を含む一定の温度帯域よりも低温の一定の温度帯域では、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２となり、常温を含む一定の温度帯域よりも高温の一定の温度帯域では、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５となるように、回路定数を設定する。
【００４７】
このようにすると、常温を含む一定の温度帯域よりも低温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）となる。常温を含む一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）となる。常温を含む一定の温度帯域よりも高温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１となる。
【００４８】
ここで、常温を含む一定の温度帯域よりも低温の一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流Ｉ３０となる。これに対して、Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）＜Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）＜Ｒ３１とすることができる。したがって、温度変化による出力信号Ｓ９のレベル変化を補正することができ、一定の範囲で２乗回路３の温度補償を行うことができる。
【００４９】
図８はゲイン調整回路９の第２構成例を示す回路図である。ゲイン調整回路９の第２構成例において、１０７〜１０９は入力端子、１１０はＶＤＤ電源線、１１１〜１１４はＰＭＯＳトランジスタ、１１５は出力端子である。入力端子１０７は、２乗回路３の出力信号Ｓ３が与えられるものであり、２乗回路３の出力端子３６に接続されている。入力端子１０８は、ゲイン切換信号Ｇ１が与えられるものであり、記憶回路８の出力端子９３に接続されている。入力端子１０９は、ゲイン切換信号Ｇ２が与えられるものであり、記憶回路８の出力端子９４に接続されている。
【００５０】
ＰＭＯＳトランジスタ１１１、１１２は、２乗回路３のＰＭＯＳトランジスタ４１と共にカレントミラー回路を構成するものである。ＰＭＯＳトランジスタ１１１は、ソースをＶＤＤ電源線１１０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続している。ＰＭＯＳトランジスタ１１２は、ソースをＶＤＤ電源線１１０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続している。
【００５１】
ＰＭＯＳトランジスタ１１３、１１４は、スイッチ素子をなすものである。ＰＭＯＳトランジスタ１１３は、ソースをＰＭＯＳトランジスタ１１１のドレインに接続し、ゲートを入力端子１０８に接続し、ドレインを入力端子１０７に接続している。ＰＭＯＳトランジスタ１１４は、ソースをＰＭＯＳトランジスタ１１２のドレインに接続し、ゲートを入力端子１０９に接続し、ドレインを入力端子１０７に接続している。
【００５２】
ここで、ＰＭＯＳトランジスタ１１１のソース電流をＩs１１１、ＰＭＯＳトランジスタ１１２のソース電流をＩs１１２とすると、ゲイン調整回路９の第２構成例においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｈレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＦＦ、ＰＭＯＳトランジスタ１１４＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１となる。
【００５３】
また、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＦＦ、ＰＭＯＳトランジスタ１１４＝ＯＮとなり、出力信号Ｓ９のレベルは、（Ｉ３０＋Ｉs１１２）×Ｒ３１となる。
【００５４】
また、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、即ち、ゲイン切換信号Ｇ１＝Ｌレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＮ、ＰＭＯＳトランジスタ１１４＝ＯＮとなり、出力信号Ｓ９のレベルは、（Ｉ３０＋Ｉs１１１＋Ｉs１１２）×Ｒ３１となる。
【００５５】
そこで、ゲイン調整回路９を第２構成例のように構成する場合においても、前述のように、常温を含む一定の温度帯域では、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１となり、常温を含む一定の温度帯域よりも低温の一定の温度帯域では、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２となり、常温を含む一定の温度帯域よりも高温の一定の温度帯域では、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５となるように、回路定数を設定する。
【００５６】
このようにすると、常温を含む一定の温度帯域よりも低温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１となる。常温を含む一定の温度帯域での出力信号Ｓ９のレベル＝（Ｉ３０＋Ｉs１１２）×Ｒ３１となる。常温を含む一定の温度帯域よりも高温の一定の温度帯域での出力信号Ｓ９のレベル＝（Ｉ３０＋Ｉs１１１＋Ｉs１１２）×Ｒ３１となる。
【００５７】
ここで、常温を含む一定の温度帯域よりも低温の一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流Ｉ３０となる。これに対して、常温を含む一定の温度帯域よりも低温の一定の温度帯域でのＩ３０＜常温を含む一定の温度帯域での電流（Ｉ３０＋Ｉs１１２）＜常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流（Ｉ３０＋Ｉs１１１＋Ｉs１１２）とすることができる。したがって、温度変化による出力信号Ｓ９のレベル変化を補正することができ、一定の範囲で２乗回路３の温度補償を行うことができる。
【００５８】
以上のように、本発明の第１実施形態によれば、２乗回路３に対して、基準レベル生成回路４と、２乗回路５と、基準レベル生成回路６と、比較回路７と、記憶回路８と、ゲイン調整回路９とで温度補償回路を構成しているので、温度変化による出力信号Ｓ９のレベル変化を補正し、一定の範囲で２乗回路３の温度補償を行うことができる。
【００５９】
なお、本発明の第１実施形態においては、２乗回路５の出力レベルＶ５に対して、２個の基準レベルＶ６−１、Ｖ６−２を生成するようにした場合について説明したが、３個以上の基準レベルを設けるようにしても良く、このようにする場合には、温度変化による出力信号Ｓ９のレベル変化をより正確に補正することができ、より精度の高い温度補償を行うことができる。
【００６０】
（第２実施形態）
図９は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が有する２乗回路３（第１の２乗回路）、基準レベル生成回路４（第１の基準レベル生成回路）及び２乗回路５（第２の２乗回路）と回路構成の異なる２乗回路１１８（第１の２乗回路）、基準レベル生成回路１１９（第１の基準レベル生成回路）及び２乗回路１２０（第２の２乗回路）を有し、その他については、本発明の第１実施形態と同様に構成したものである。
【００６１】
図１０は２乗回路１１８の構成を示す回路図である。図１０中、１２３、１２４は入力端子、１２５、１２６はコンデンサ、１２７は２乗演算部、１２８はカレントミラー回路、１２９はＶＤＤ電源線、１３０は抵抗、１３１はバイアス回路、１３２、１３３は抵抗、１３４はコンデンサ、１３５は出力端子である。入力端子１２３は、相補化回路２の出力信号Ｓ２が与えられるものであり、相補化回路２の出力端子１６に接続されている。入力端子１２４は、相補化回路２の出力信号Ｓ２ｘが与えられるものであり、相補化回路２の出力端子１７に接続されている。コンデンサ１２５、１２６は直流阻止用のものである。
【００６２】
２乗演算部１２７は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを並列入力して２乗演算を行うものであり、１３６はＶＤＤ電源線、１３７、１３８は同一特性のＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３７は、ソースをＶＤＤ電源線１３６に接続し、ゲートをコンデンサ１２５を介して入力端子１２３に接続し、ドレインをノード１３９に接続している。ＰＭＯＳトランジスタ１３８は、ソースをＶＤＤ電源線１３６に接続し、ゲートをコンデンサ１２６を介して入力端子１２４に接続し、ドレインをノード１３９に接続している。ＰＭＯＳトランジスタ１３７のソース電流をＩs１３７、ＰＭＯＳトランジスタ１３８のソース電流をＩs１３８、相補化回路２の出力信号Ｓ２の電圧値をＶ２とすると、Ｉs１３７＋Ｉs１３８＝ｋ・（Ｖ２）２となる。
【００６３】
カレントミラー回路１２８は、２乗演算部１２７に流れる電流（Ｉs１３７＋Ｉs１３８）と同一電流値の電流信号Ｉ１２７を出力するものであり、１４０、１４１はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１４０は、ゲートをドレインに接続し、ドレインをノード１３９に接続し、ソースを接地している。ＮＭＯＳトランジスタ１４１は、ドレインを出力端子１３５に接続し、ゲートをＮＭＯＳトランジスタ１４０のゲートに接続し、ソースを接地している。抵抗１３０は、ＶＤＤ電源線１２９とＮＭＯＳトランジスタ１４１のドレインとの間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。出力端子１３５には、２乗回路１１８の出力信号Ｓ１１８が与えられる。本例では、ゲイン調整回路９は、２乗回路３の出力信号Ｓ３の代わりに、２乗回路１１８の出力信号Ｓ１１８が与えられる。
【００６４】
バイアス回路１３１は、ＰＭＯＳトランジスタ１３７、１３８のゲートにバイアス電圧を供給するものである。１４２はＶＤＤ電源線、１４３〜１４５はＰＭＯＳトランジスタ、１４６、１４７は電流源、１４８は出力ノードである。ＰＭＯＳトランジスタ１４３は、ソースをＶＤＤ電源線１４２に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ１４４は、ソースをＰＭＯＳトランジスタ１４３のドレインに接続し、ゲートをドレインに接続し、ドレインをノード１４９に接続している。電流源１４６は、ノード１４９と接地との間に接続されている。ＰＭＯＳトランジスタ１４５は、ソースを出力ノード１４８に接続し、ゲートをノード１４９に接続し、ドレインを接地している。電流源１４７は、ＶＤＤ電源線１４２とＰＭＯＳトランジスタ１４５のソースとの間に接続されている。
【００６５】
抵抗１３２は、バイアス回路１３１の出力ノード１４８とＮＭＯＳトランジスタ１３７のゲートとの間に接続されている。抵抗１３３は、バイアス回路１３１の出力ノード１４８とＮＭＯＳトランジスタ１３８のゲートとの間に接続されている。コンデンサ１３４は、バイアス回路１３１の出力ノード１４８と接地との間に接続されている。
【００６６】
ここで、ノード１４９の電圧＝電源電圧ＶＤＤ−ＰＭＯＳトランジスタ１４３の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜−ＰＭＯＳトランジスタ１４４の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−２×｜Ｖth_p｜）となり、出力ノード１４８の電圧＝ノード１４９の電圧（ＶＤＤ−２×｜Ｖth_p｜）＋ＰＭＯＳトランジスタ１４５の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−｜Ｖth_p｜）となる。したがって、ＰＭＯＳトランジスタ１３７のゲートには、抵抗１３２を介してバイアス電圧（ＶＤＤ−｜Ｖth_p｜）が与えられ、ＰＭＯＳトランジスタ１３８のゲートには、抵抗１３３を介してバイアス電圧（ＶＤＤ−｜Ｖth_p｜）が与えられる。
【００６７】
図１１は基準レベル生成回路１１９及び２乗回路１２０の構成を示す回路図である。基準レベル生成回路１１９において、１５２はＶＤＤ電源線、１５３は抵抗、１５４〜１５６はＰＭＯＳトランジスタ、１５７、１５８は電流源、１５９はコンデンサ、１６０は出力端子である。
【００６８】
ＰＭＯＳトランジスタ１５４は、ソースを抵抗１５３を介してＶＤＤ電源線１５２に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ１５５は、ソースをＰＭＯＳトランジスタ１５４のドレインに接続し、ゲートをドレインに接続し、ドレインをノード１６１に接続している。電流源１５７は、ノード１６１と接地との間に接続されている。ＰＭＯＳトランジスタ１５６は、ソースを出力端子１６０に接続し、ゲートをノード１６１に接続し、ドレインを接地している。電流源１５８は、ＶＤＤ電源線１５２とＰＭＯＳトランジスタ１５６のソースとの間に接続されている。コンデンサ１５９は、出力端子１６０と接地との間に接続されている。
【００６９】
ここで、電流源１５７による電流をＩ１５７、抵抗１５３の抵抗値をＲ１５３とすると、Ｉ１５７×Ｒ１５３＝Ｖfixとなるように抵抗１５３の抵抗値Ｒ１５３を決定する。このようにすると、ノード１６１の電圧＝電源電圧ＶＤＤ−抵抗１５３の両端間電圧Ｖfix−ＰＭＯＳトランジスタ１５４の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜−ＰＭＯＳトランジスタ１５５の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−Ｖfix−２×｜Ｖth_p｜）となる。したがって、出力端子１６０に出力される基準レベルＶ１１９＝ノード１６１の電圧（ＶＤＤ−Ｖfix−２×｜Ｖth_p｜）＋ＰＭＯＳトランジスタ１５６の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−Ｖfix−｜Ｖth_p｜）となる。
【００７０】
２乗回路１２０において、１６２は入力端子、１６３は２乗演算部、１６４はカレントミラー回路、１６５はＶＤＤ電源線、１６６は抵抗、１６７は出力端子である。入力端子１６２は、基準レベル生成回路１１９の出力端子１６０に接続されている。２乗演算部１６３は、基準レベルＶ１１９を入力して２乗演算を行うものであり、１６８はＶＤＤ電源線、１６９はＰＭＯＳトランジスタである。
【００７１】
ＰＭＯＳトランジスタ１６９は、２乗回路１１８の２乗演算部１２７のＰＭＯＳトランジスタ１３７、１３８と同一特性のものであり、ソースをＶＤＤ電源線１６８に接続し、ゲートを入力端子１６２に接続し、ドレインをノード１７０に接続している。本例の場合、基準レベル生成回路１１９が出力する基準レベルＶ１１９（＝ＶＤＤ−Ｖfix−｜Ｖth_p｜）のうち、電圧（ＶＤＤ−｜Ｖth_p｜）がＰＭＯＳトランジスタ１６９のバイアス電圧となり、ＰＭＯＳトランジスタ１６９においては、電圧Ｖfixについて２乗演算が行われる。ＰＭＯＳトランジスタ１６９のソース電流をＩs１６９とすると、Ｉs１６９＝ｋ・（Ｖfix）２となる。
【００７２】
カレントミラー回路１６４は、ＰＭＯＳトランジスタ１６９のソース電流Ｉs１６９と同一電流値の電流Ｉ１６４を出力するものである。１７１、１７２はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１７１は、ゲートをドレインに接続し、ドレインをノード１７０に接続し、ソースを接地している。ＮＭＯＳトランジスタ１７２は、ドレインを出力端子１６７に接続し、ゲートをＮＭＯＳトランジスタ１７１のゲートに接続し、ソースを接地している。抵抗１６６は、ＶＤＤ電源線１６５とＮＭＯＳトランジスタ１７２のドレインとの間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。本例では、比較回路７は、２乗回路５の出力レベルＶ５の代わりに、２乗回路１２０の出力レベルＶ１２０が与えられる。
【００７３】
以上のように、本発明の第２実施形態によれば、第１の２乗回路として、相補化回路２の出力信号Ｓ２、Ｓ２ｘを入力して２乗演算を行うＭＯＳトランジスタをＰＭＯＳトランジスタで構成してなる２乗回路１１８を設け、これに対応して、基準レベル生成回路１１９と、２乗回路１２０と、基準レベル生成回路６と、比較回路７と、記憶回路８と、ゲイン調整回路９とで温度補償回路を構成しているので、温度変化による出力信号Ｓ９のレベル変化を補正し、一定の範囲で２乗回路１１８の温度補償を行うことができる。
【００７４】
なお、本発明の第２実施形態においては、２乗回路１２０の出力レベルＶ１２０に対して、２個の基準レベルＶ６−１、Ｖ６−２を生成するようにした場合について説明したが、３個以上の基準レベルを設けるようにしても良く、このようにする場合には、温度変化による出力信号Ｓ９のレベル変化をより正確に補正することができ、より精度の高い温度補償を行うことができる。
【符号の説明】
【００７５】
１…入力端子
２…相補化回路
３…２乗回路（第１の２乗回路）
４…基準レベル生成回路（第１の基準レベル生成回路）
５…２乗回路（第２の２乗回路）
６…基準レベル生成回路（第２の基準レベル生成回路）
７…比較回路
８…記憶回路
９…ゲイン調整回路
１０…出力端子
１３…入力端子
１４…ボルテージホロア回路
１５…反転増幅回路
１６、１７…出力端子
１８、１９…オペアンプ
２０、２１…抵抗
２２…電圧源
２５、２６…入力端子
２７、２８…コンデンサ
２９…２乗演算部
３０…カレントミラー回路
３１…抵抗
３２…バイアス回路
３３、３４…抵抗
３５…コンデンサ
３６…出力端子
３７、３８…ＮＭＯＳトランジスタ
３９…ノード
４０…ＶＤＤ電源線
４１、４２…ＰＭＯＳトランジスタ
４３…ＶＤＤ電源線
４４、４５…電流源
４６〜４８…ＮＭＯＳトランジスタ
４９…出力ノード
５０…ノード
５３…ＶＤＤ電源線
５４、５５…電流源
５６〜５８…ＮＭＯＳトランジスタ
５９…抵抗
６０…コンデンサ
６１…出力端子
６２…ノード
６３…入力端子
６４…２乗演算部
６５…カレントミラー回路
６６…抵抗
６７…出力端子
６８…ＮＭＯＳトランジスタ
６９…ノード
７０…ＶＤＤ電源線
７１、７２…ＰＭＯＳトランジスタ
７５…ＶＤＤ電源線
７６〜７８…抵抗
７９、８０…出力端子
８１〜８３…入力端子
８４、８５…オペアンプ
８６、８７…出力端子
８８〜９０…入力端子
９１、９２…Ｄフリップフロップ
９３、９４…出力端子
９７〜９９…入力端子
１００、１０１…抵抗
１０２、１０３…ＮＭＯＳトランジスタ
１０４…出力端子
１０７〜１０９…入力端子
１１０…ＶＤＤ電源線
１１１〜１１４…ＰＭＯＳトランジスタ
１１５…出力端子
１１８…２乗回路
１１９…基準レベル生成回路（第１の基準レベル生成回路）
１２０…２乗回路（第２の２乗回路）
１２３、１２４…入力端子
１２５、１２６…コンデンサ
１２７…２乗演算部
１２８…カレントミラー回路
１２９…ＶＤＤ電源線
１３０…抵抗
１３１…バイアス回路
１３２、１３３…抵抗
１３４…コンデンサ
１３５…出力端子
１３６…ＶＤＤ電源線
１３７、１３８…ＰＭＯＳトランジスタ
１３９…ノード
１４０、１４１…ＮＭＯＳトランジスタ
１４２…ＶＤＤ電源線
１４３〜１４５…ＰＭＯＳトランジスタ
１４６、１４７…電流源
１４８…出力ノード
１４９…ノード
１５２…ＶＤＤ電源線
１５３…抵抗
１５４〜１５６…ＰＭＯＳトランジスタ
１５７、１５８…電流源
１５９…コンデンサ
１６０…出力端子
１６１…ノード
１６２…入力端子
１６３…２乗演算部
１６４…カレントミラー回路
１６５…ＶＤＤ電源線
１６６…抵抗
１６７…出力端子
１６８…ＶＤＤ電源線
１６９…ＰＭＯＳトランジスタ
１７０…ノード
１７１、１７２…ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、２乗回路に関する。
【背景技術】
【０００２】
従来、２乗回路として、例えば、特許文献１に記載のものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１０６５０４号公報
【特許文献２】特開平１１−３０８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、温度変化によるゲイン変化を補正することができる２乗回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本出願で開示する２乗回路は、第１の２乗回路と、前記第１の２乗回路の温度補償を行う温度補償回路とを有し、前記温度補償回路は、前記第１の２乗回路と同一特性を有し、第１の基準レベルを入力する第２の２乗回路と、前記第２の２乗回路の出力電圧と第２の基準レベルとを比較する比較回路と、前記比較回路による比較結果に基づいて前記第１の２乗回路のゲインを調整するゲイン調整回路とを有するというものである。
【発明の効果】
【０００６】
前記第１の基準レベルを入力する前記第２の２乗回路の出力信号と前記第２の基準レベルとを前記比較回路で比較することにより、前記第２の２乗回路と同一特性の前記第１の２乗回路の温度変化によるゲイン変化を知ることができる。そして、前記ゲイン調整回路は、前記比較回路の比較結果に基づいて前記第１の２乗回路のゲインを調整するとしている。したがって、温度変化によるゲイン変化を補正することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える相補化回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える第１の２乗回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備える第１の２乗回路を構成する２乗演算部のＮＭＯＳトランジスタのゲート・ソース間電圧対ドレイン電流特性を示す図である。
【図５】本発明の第１実施形態が備える第１の基準レベル生成回路及び第２の２乗回路の構成を示す回路図である。
【図６】本発明の第１実施形態が備える第２の基準レベル生成回路、比較回路及び記憶回路の構成を示す回路図である。
【図７】本発明の第１実施形態が備えるゲイン調整回路の第１構成例を示す回路図である。
【図８】本発明の第１実施形態が備えるゲイン調整回路の第２構成例を示す回路図である。
【図９】本発明の第２実施形態を示す回路図である。
【図１０】本発明の第２実施形態が備える第１の２乗回路の構成を示す回路図である。
【図１１】本発明の第２実施形態が備える第１の基準レベル生成回路及び第２の２乗回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図１〜図１１を参照して、本発明の第１実施形態及び第２実施形態について説明する。本発明は、第１実施形態及び第２実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００９】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は入力端子、２は相補化回路、３は２乗回路（第１の２乗回路）、４は基準レベル生成回路（第１の基準レベル生成回路）、５は２乗回路（第２の２乗回路）、６は基準レベル生成回路（第２の基準レベル生成回路）、７は比較回路、８は記憶回路、９はゲイン調整回路、１０は出力端子である。
【００１０】
入力端子１は、２乗演算の対象である入力信号Ｓ１が与えられるものである。相補化回路２は、入力端子１に与えられる入力信号Ｓ１を入力して相補化し、入力信号Ｓ１と同相の信号Ｓ２と、入力信号Ｓ１と逆相の信号Ｓ２ｘとを出力するものである。２乗回路３は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを入力して２乗演算を行うものである。
【００１１】
基準レベル生成回路４は、第１の基準レベルである基準レベルＶ４を生成するものである。基準レベルＶ４は、ＮＭＯＳトランジスタの閾値電圧Ｖth_nと一定電圧Ｖfixとが合成された電圧（Ｖth_n＋Ｖfix）である。２乗回路５は、基準レベル生成回路４が出力する基準レベルＶ４を入力して２乗演算を行うものである。基準レベル生成回路６は、第２の基準レベルである基準レベルＶ６−１、Ｖ６−２を生成するものである。
【００１２】
比較回路７は、２乗回路５の出力レベルＶ５と基準レベルＶ６−１、Ｖ６−２とを比較し、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較結果信号Ｃ１と、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較結果信号Ｃ２とを出力するものである。記憶回路８は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ１、Ｃ２を取り込み、ゲイン切換信号Ｇ１、Ｇ２を出力するものである。
【００１３】
ゲイン調整回路９は、２乗回路３の出力信号Ｓ３と、記憶回路８が出力するゲイン切換信号Ｇ１、Ｇ２とを入力し、２乗回路３の出力信号Ｓ３に対するゲインを切り換えてゲイン調整を行い、２乗回路３の温度変化によるゲイン変化を補正するものである。出力端子１０は、ゲイン調整回路９の出力信号Ｓ９が与えられるものである。
【００１４】
図２は相補化回路２の構成を示す回路図である。図２中、１３は入力端子、１４はボルテージホロア回路、１５は反転増幅回路、１６、１７は出力端子である。入力端子１３は、入力信号Ｓ１が与えられるものであり、入力端子１に接続されている。ボルテージホロア回路１４は、入力端子１３に与えられる入力信号Ｓ１を入力し、入力信号Ｓ１と同相の信号Ｓ２を出力するものであり、オペアンプ１８で構成されている。オペアンプ１８は、非反転入力端子を入力端子１３に接続し、出力端子を反転入力端子に接続している。ボロテージホロア回路１４の出力信号Ｓ２は、出力端子１６及び反転増幅回路１５に与えられる。
【００１５】
反転増幅回路１５は、ボルテージホロア回路１４の出力信号Ｓ２を反転するものであり、オペアンプ１９と、抵抗値を同一とする抵抗２０、２１と、電圧源２２とで構成されている。抵抗２０は、オペアンプ１８の出力端子とオペアンプ１９の反転入力端子との間に接続されている。抵抗２１は、オペアンプ１９の反転入力端子と出力端子との間に接続されている。電圧源２２は、オペアンプ１９の非反転入力端子と接地との間に接続されている。反転増幅回路１５の出力信号Ｓ２ｘは、出力端子１７に与えられる。
【００１６】
図３は２乗回路３の構成を示す回路図である。図３中、２５、２６は入力端子、２７、２８はコンデンサ、２９は２乗演算部、３０はカレントミラー回路、３１は抵抗、３２はバイアス回路、３３、３４は抵抗、３５はコンデンサ、３６は出力端子である。入力端子２５は、相補化回路２の出力信号Ｓ２が与えられるものであり、相補化回路２の出力端子１６に接続されている。入力端子２６は、相補化回路２の出力信号Ｓ２ｘが与えられるものであり、相補化回路２の出力端子１７に接続されている。コンデンサ２７、２８は直流阻止用のものである。
【００１７】
２乗演算部２９は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを並列入力して２乗演算を行うものであり、３７、３８は同一特性のＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３７は、ドレインをノード３９に接続し、ゲートをコンデンサ２７を介して入力端子２５に接続し、ソースを接地している。ＮＭＯＳトランジスタ３８は、ドレインをノード３９に接続し、ゲートをコンデンサ２８を介して入力端子２６に接続し、ソースを接地している。ＮＭＯＳトランジスタ３７のドレイン電流をＩd３７、ＮＭＯＳトランジスタ３８のドレイン電流をＩd３８、相補化回路２の出力信号Ｓ２の電圧値をＶ２とすると、Ｉd３７＋Ｉd３８＝ｋ・（Ｖ２）２となる。但し、ｋは係数であり、以下、同様である。
【００１８】
カレントミラー回路３０は、２乗演算部２９の出力電流（Ｉd３７＋Ｉd３８）と同一電流値の電流信号Ｉ３０を出力するものであり、４０は電源電圧ＶＤＤを供給するＶＤＤ電源線、４１、４２はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ４１は、ソースをＶＤＤ電源線４０に接続し、ゲートをドレインに接続し、ドレインをノード３９に接続している。ＰＭＯＳトランジスタ４２は、ソースをＶＤＤ電源線４０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続し、ドレインを抵抗３１を介して接地している。ＰＭＯＳトランジスタ４２のドレインと抵抗３１との接続点は、出力端子３６に接続されている。出力端子３６には、２乗回路３の出力信号Ｓ３が与えられる。本例では、抵抗３１は電流を電圧に変換する電流／電圧変換回路を構成している。
【００１９】
バイアス回路３２は、ＮＭＯＳトランジスタ３７、３８のゲートにバイアス電圧を供給するものであり、４３はＶＤＤ電源線、４４、４５は電流源、４６〜４８はＮＭＯＳトランジスタ、４９は出力ノードである。電流源４４は、ＶＤＤ電源線４３とノード５０との間に接続されている。ＮＭＯＳトランジスタ４６は、ゲートをドレインに接続し、ドレインをノード５０に接続している。ＮＭＯＳトランジスタ４７は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ４６のソースに接続し、ソースを接地している。ＮＭＯＳトランジスタ４８は、ドレインをＶＤＤ電源線４３に接続し、ゲートをノード５０に接続し、ソースを出力ノード４９に接続している。電流源４５は、ＮＭＯＳトランジスタ４８のソースと接地との間に接続されている。
【００２０】
抵抗３３は、バイアス回路３２の出力ノード４９とＮＭＯＳトランジスタ３７のゲートとの間に接続されている。抵抗３４は、バイアス回路３２の出力ノード４９とＮＭＯＳトランジスタ３８のゲートとの間に接続されている。コンデンサ３５は、バイアス回路３２の出力ノード４９と接地との間に接続されている。
【００２１】
ここで、ノード５０の電圧＝ＮＭＯＳトランジスタ４６の閾値電圧Ｖth_n＋ＮＭＯＳトランジスタ４７の閾値電圧Ｖth_n＝２×Ｖth_nとなり、出力ノード４９の電圧＝ノード５０の電圧（２×Ｖth_n）−ＮＭＯＳトランジスタ４８の閾値電圧Ｖth_n＝Ｖth_nとなる。この結果、ＮＭＯＳトランジスタ３７のゲートには、抵抗３３を介してバイアス電圧Ｖth_nが与えられ、ＮＭＯＳトランジスタ３８のゲートには、抵抗３４を介してバイアス電圧Ｖth_nが与えられる。
【００２２】
図４はＮＭＯＳトランジスタ３７のゲート・ソース間電圧Ｖgs対ドレイン電流Ｉd特性を示す図であり、横軸にゲート・ソース間電圧Ｖgs、縦軸にドレイン電流Ｉdを取っている。Ｐ１は常温時の特性、Ｐ２は低温時の特性、Ｐ３は高温時の特性を示している。ＮＭＯＳトランジスタ３７について、電子の移動度をμn、ゲート酸化膜の容量をＣox、ゲート幅をＷ、ゲート長をＬとすると、ドレイン電流Ｉdは以下のようになる。
【００２３】
【数１】
【００２４】
また、温度Ｔ［°Ｋ］における電子の移動度をμn（Ｔ）、常温時の温度をＴ０［°Ｋ］とすると、温度Ｔ［°Ｋ］における電子の移動度μn（Ｔ）は以下のようになる。
【００２５】
【数２】
【００２６】
即ち、温度が上昇すると、電子の移動度μnは減少し、ドレイン電流Ｉdは減少する。例えば、Ｔ０＝３００°Ｋとした場合において、温度が２７３°Ｋ（０℃）から３７３°Ｋ（１００℃）まで変化すると、電子の移動度μnは、μn（３００°Ｋ）×（２７３／３００）−１.５からμn（３００°Ｋ）×（３７３／３００）−１.５まで変化し、ドレイン電流Ｉdは、１.１５×Ｉd（３００°Ｋ）から０.７２×Ｉd（３００°Ｋ）まで変化する。ＮＭＯＳトランジスタ３８についても同様である。
【００２７】
図５は基準レベル生成回路４及び２乗回路５の構成を示す回路図である。基準レベル生成回路４において、５３はＶＤＤ電源線、５４、５５は電流源、５６〜５８はＮＭＯＳトランジスタ、５９は抵抗、６０はコンデンサ、６１は出力端子である。電流源５４は、ＶＤＤ電源線５３とノード６２との間に接続されている。ＮＭＯＳトランジスタ５６は、ゲートをドレインに接続し、ドレインをノード６２に接続している。ＮＭＯＳトランジスタ５７は、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ５６のソースに接続し、ソースを抵抗５９を介して接地している。
【００２８】
ＮＭＯＳトランジスタ５８は、ドレインをＶＤＤ電源線５３に接続し、ゲートをノード６２に接続し、ソースを出力端子６１に接続している。電流源５５は、ＮＭＯＳトランジスタ５８のソースと接地との間に接続されている。コンデンサ６０は、出力端子６１と接地との間に接続されている。
【００２９】
ここで、電流源５４による電流をＩ５４、抵抗５９の抵抗値をＲ５９とすると、Ｉ５４×Ｒ５９＝Ｖfixとなるように抵抗５９の抵抗値Ｒ５９を決定する。このようにすると、ノード６２の電圧＝ＮＭＯＳトランジスタ５６の閾値電圧Ｖth_n＋ＮＭＯＳトランジスタ５７の閾値電圧Ｖth_n＋抵抗５９の両端間電圧Ｖfix＝（２×Ｖth_n＋Ｖfix）となる。この結果、出力端子６１に出力される基準レベルＶ４＝ノード６２の電圧（２×Ｖth_n＋Ｖfix）−ＮＭＯＳトランジスタ５８の閾値電圧Ｖth_n＝（Ｖth_n＋Ｖfix）となる。
【００３０】
２乗回路５において、６３は入力端子、６４は２乗演算部、６５はカレントミラー回路、６６は抵抗、６７は出力端子である。入力端子６３は、基準レベル生成回路４の出力端子６１に接続されている。２乗演算部６４は、基準レベルＶ４を入力して２乗演算を行うものであり、６８はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ６８は、２乗回路３の２乗演算部２９のＮＭＯＳトランジスタ３７、３８と同一特性のものであり、ドレインをノード６９に接続し、ゲートを入力端子６３に接続し、ソースを接地している。
【００３１】
本例の場合、基準レベル生成回路４が出力する基準レベルＶ４（＝Ｖth_n＋Ｖfix）のうち、電圧Ｖth_nがＮＭＯＳトランジスタ６８のバイアス電圧となり、ＮＭＯＳトランジスタ６８においては、電圧Ｖfixについて２乗演算が行われる。ＮＭＯＳトランジスタ６８のドレイン電流をＩd６８とすると、Ｉd６８＝ｋ・（Ｖfix）２となる。
【００３２】
カレントミラー回路６５は、ＮＭＯＳトランジスタ６８のドレイン電流Ｉd６８と同一電流値の電流Ｉ６５を出力するものであり、７０はＶＤＤ電源線、７１、７２はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ７１は、ソースをＶＤＤ電源線７０に接続し、ゲートをドレインに接続し、ドレインをノード６９に接続している。ＰＭＯＳトランジスタ７２は、ソースをＶＤＤ電源線７０に接続し、ゲートをＰＭＯＳトランジスタ７１のゲートに接続し、ドレインを出力端子６７に接続している。抵抗６６は、ＰＭＯＳトランジスタ７２のドレインと接地との間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。
【００３３】
図６は基準レベル生成回路６、比較回路７及び記憶回路８の構成を示す回路図である。基準レベル生成回路６において、７５はＶＤＤ電源線、７６〜７８は抵抗、７９、８０は出力端子である。抵抗７６〜７８は、ＶＤＤ電源線７５と接地との間に直列接続されている。抵抗７７と抵抗７８との接続点は、出力端子７９に接続されている。出力端子７９には基準レベルＶ６−１が出力される。抵抗７６と抵抗７７との接続点は、出力端子８０に接続されている。出力端子８０には基準レベルＶ６−２が出力される。
【００３４】
比較回路７において、８１〜８３は入力端子、８４、８５はオペアンプ、８６、８７は出力端子である。入力端子８１は、２乗回路５の出力レベルＶ５が与えられるものであり、２乗回路５の出力端子６７に接続されている。入力端子８２は基準レベル生成回路６の出力端子７９に接続されている。入力端子８３は基準レベル生成回路６の出力端子８０に接続されている。
【００３５】
オペアンプ８４は、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較を行うものであり、非反転入力端子を入力端子８１に接続し、反転入力端子を入力端子８２に接続し、出力端子を出力端子８６に接続している。出力端子８６には、２乗回路５の出力レベルＶ５と基準レベルＶ６−１との比較結果を示す比較結果信号Ｃ１が出力される。オペアンプ８４は、２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合には、比較結果信号Ｃ１＝Ｈレベルとし、２乗回路５の出力レベルＶ５＜基準レベルＶ６−１の場合には、比較結果信号Ｃ１＝Ｌレベルとするように構成される。
【００３６】
オペアンプ８５は、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較を行うものであり、非反転入力端子を入力端子８１に接続し、反転入力端子を入力端子８３に接続し、出力端子を出力端子８７に接続している。出力端子８７には、２乗回路５の出力レベルＶ５と基準レベルＶ６−２との比較結果を示す比較結果信号Ｃ２が出力される。オペアンプ８５は、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合には、比較結果信号Ｃ２＝Ｈレベルとし、２乗回路５の出力レベルＶ５＜基準レベルＶ６−２の場合には、比較結果信号Ｃ２＝Ｌレベルとするように構成される。
【００３７】
したがって、比較回路７においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合、比較結果信号Ｃ１＝Ｈレベル、比較結果信号Ｃ２＝Ｈレベルとなる。基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、比較結果信号Ｃ１＝Ｈレベル、比較結果信号Ｃ２＝Ｌレベルとなる。基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、比較結果信号Ｃ１＝Ｌレベル、比較結果信号Ｃ２＝Ｌレベルとなる。
【００３８】
記憶回路８において、８８〜９０は入力端子、９１、９２はＤフリップフロップ、９３、９４は出力端子である。入力端子８８は比較回路７の出力端子８６に接続されている。入力端子８９は比較回路７の出力端子８７に接続されている。入力端子９０にはラッチ制御信号Ｌ１が与えられる。
【００３９】
Ｄフリップフロップ９１は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ１を取り込み、ゲイン切換信号Ｇ１を出力するものであり、データ入力端子Ｄを入力端子８８に接続し、クロック入力端子ＣＫを入力端子９０に接続し、正相出力端子Ｑを出力端子９３に接続している。出力端子９３には、ゲイン切換信号Ｇ１が出力される。
【００４０】
Ｄフリップフロップ９２は、ラッチ制御信号Ｌ１に同期して比較結果信号Ｃ２を取り込み、ゲイン切換信号Ｇ２を出力するものであり、データ入力端子Ｄを入力端子８９に接続し、クロック入力端子ＣＫを入力端子９０に接続し、正相出力端子Ｑを出力端子９４に接続している。出力端子９４には、ゲイン切換信号Ｇ２が出力される。
【００４１】
図７はゲイン調整回路９の第１構成例を示す回路図である。ゲイン調整回路９の第１構成例において、９７〜９９は入力端子、１００、１０１は抵抗、１０２、１０３はＮＭＯＳトランジスタ、１０４は出力端子である。入力端子９７は、２乗回路３の出力信号Ｓ３が与えられるものであり、２乗回路３の出力端子３６に接続されている。入力端子９８は、ゲイン切換信号Ｇ１が与えられるものであり、記憶回路８の出力端子９３に接続されている。入力端子９９は、ゲイン切換信号Ｇ２が与えられるものであり、記憶回路８の出力端子９４に接続されている。
【００４２】
ＮＭＯＳトランジスタ１０２、１０３は、スイッチ素子をなすものである。ＮＭＯＳトランジスタ１０２は、ドレインを抵抗１００を介して入力端子９７に接続し、ゲートを入力端子９８に接続し、ソースを接地している。ＮＭＯＳトランジスタ１０３は、ドレインを抵抗１０１を介して入力端子９７に接続し、ゲートを入力端子９９に接続し、ソースを接地している。出力端子１０４は入力端子９７に接続されている。
【００４３】
抵抗３１の抵抗値をＲ３１、抵抗１００の抵抗値をＲ１００、抵抗１０１の抵抗値をＲ１０１とすると、ゲイン調整回路９の第１構成例においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２≧の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｈレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＮ、ＮＭＯＳトランジスタ１０３＝ＯＮとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）となる。
【００４４】
基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＮ、ＮＭＯＳトランジスタ１０３＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）となる。
【００４５】
基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、即ち、ゲイン切換信号Ｇ１＝Ｌレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合には、ＮＭＯＳトランジスタ１０２＝ＯＦＦ、ＮＭＯＳトランジスタ１０３＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１となる。
【００４６】
そこで、常温を含む一定の温度帯域では、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１となり、常温を含む一定の温度帯域よりも低温の一定の温度帯域では、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２となり、常温を含む一定の温度帯域よりも高温の一定の温度帯域では、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５となるように、回路定数を設定する。
【００４７】
このようにすると、常温を含む一定の温度帯域よりも低温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）となる。常温を含む一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）となる。常温を含む一定の温度帯域よりも高温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１となる。
【００４８】
ここで、常温を含む一定の温度帯域よりも低温の一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流Ｉ３０となる。これに対して、Ｒ３１×Ｒ１００×Ｒ１０１／（Ｒ３１×Ｒ１００＋Ｒ１００×Ｒ１０１＋Ｒ１０１×Ｒ３１）＜Ｒ３１×Ｒ１００／（Ｒ３１＋Ｒ１００）＜Ｒ３１とすることができる。したがって、温度変化による出力信号Ｓ９のレベル変化を補正することができ、一定の範囲で２乗回路３の温度補償を行うことができる。
【００４９】
図８はゲイン調整回路９の第２構成例を示す回路図である。ゲイン調整回路９の第２構成例において、１０７〜１０９は入力端子、１１０はＶＤＤ電源線、１１１〜１１４はＰＭＯＳトランジスタ、１１５は出力端子である。入力端子１０７は、２乗回路３の出力信号Ｓ３が与えられるものであり、２乗回路３の出力端子３６に接続されている。入力端子１０８は、ゲイン切換信号Ｇ１が与えられるものであり、記憶回路８の出力端子９３に接続されている。入力端子１０９は、ゲイン切換信号Ｇ２が与えられるものであり、記憶回路８の出力端子９４に接続されている。
【００５０】
ＰＭＯＳトランジスタ１１１、１１２は、２乗回路３のＰＭＯＳトランジスタ４１と共にカレントミラー回路を構成するものである。ＰＭＯＳトランジスタ１１１は、ソースをＶＤＤ電源線１１０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続している。ＰＭＯＳトランジスタ１１２は、ソースをＶＤＤ電源線１１０に接続し、ゲートをＰＭＯＳトランジスタ４１のゲートに接続している。
【００５１】
ＰＭＯＳトランジスタ１１３、１１４は、スイッチ素子をなすものである。ＰＭＯＳトランジスタ１１３は、ソースをＰＭＯＳトランジスタ１１１のドレインに接続し、ゲートを入力端子１０８に接続し、ドレインを入力端子１０７に接続している。ＰＭＯＳトランジスタ１１４は、ソースをＰＭＯＳトランジスタ１１２のドレインに接続し、ゲートを入力端子１０９に接続し、ドレインを入力端子１０７に接続している。
【００５２】
ここで、ＰＭＯＳトランジスタ１１１のソース電流をＩs１１１、ＰＭＯＳトランジスタ１１２のソース電流をＩs１１２とすると、ゲイン調整回路９の第２構成例においては、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｈレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＦＦ、ＰＭＯＳトランジスタ１１４＝ＯＦＦとなり、出力信号Ｓ９のレベルは、Ｉ３０×Ｒ３１となる。
【００５３】
また、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１の場合、即ち、ゲイン切換信号Ｇ１＝Ｈレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＦＦ、ＰＭＯＳトランジスタ１１４＝ＯＮとなり、出力信号Ｓ９のレベルは、（Ｉ３０＋Ｉs１１２）×Ｒ３１となる。
【００５４】
また、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５の場合、即ち、ゲイン切換信号Ｇ１＝Ｌレベル、ゲイン切換信号Ｇ２＝Ｌレベルの場合、ＰＭＯＳトランジスタ１１３＝ＯＮ、ＰＭＯＳトランジスタ１１４＝ＯＮとなり、出力信号Ｓ９のレベルは、（Ｉ３０＋Ｉs１１１＋Ｉs１１２）×Ｒ３１となる。
【００５５】
そこで、ゲイン調整回路９を第２構成例のように構成する場合においても、前述のように、常温を含む一定の温度帯域では、基準レベルＶ６−２＞２乗回路５の出力レベルＶ５≧基準レベルＶ６−１となり、常温を含む一定の温度帯域よりも低温の一定の温度帯域では、２乗回路５の出力レベルＶ５≧基準レベルＶ６−２となり、常温を含む一定の温度帯域よりも高温の一定の温度帯域では、基準レベルＶ６−１＞２乗回路５の出力レベルＶ５となるように、回路定数を設定する。
【００５６】
このようにすると、常温を含む一定の温度帯域よりも低温の一定の温度帯域での出力信号Ｓ９のレベル＝Ｉ３０×Ｒ３１となる。常温を含む一定の温度帯域での出力信号Ｓ９のレベル＝（Ｉ３０＋Ｉs１１２）×Ｒ３１となる。常温を含む一定の温度帯域よりも高温の一定の温度帯域での出力信号Ｓ９のレベル＝（Ｉ３０＋Ｉs１１１＋Ｉs１１２）×Ｒ３１となる。
【００５７】
ここで、常温を含む一定の温度帯域よりも低温の一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域での電流Ｉ３０＞常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流Ｉ３０となる。これに対して、常温を含む一定の温度帯域よりも低温の一定の温度帯域でのＩ３０＜常温を含む一定の温度帯域での電流（Ｉ３０＋Ｉs１１２）＜常温を含む一定の温度帯域よりも高温の一定の温度帯域での電流（Ｉ３０＋Ｉs１１１＋Ｉs１１２）とすることができる。したがって、温度変化による出力信号Ｓ９のレベル変化を補正することができ、一定の範囲で２乗回路３の温度補償を行うことができる。
【００５８】
以上のように、本発明の第１実施形態によれば、２乗回路３に対して、基準レベル生成回路４と、２乗回路５と、基準レベル生成回路６と、比較回路７と、記憶回路８と、ゲイン調整回路９とで温度補償回路を構成しているので、温度変化による出力信号Ｓ９のレベル変化を補正し、一定の範囲で２乗回路３の温度補償を行うことができる。
【００５９】
なお、本発明の第１実施形態においては、２乗回路５の出力レベルＶ５に対して、２個の基準レベルＶ６−１、Ｖ６−２を生成するようにした場合について説明したが、３個以上の基準レベルを設けるようにしても良く、このようにする場合には、温度変化による出力信号Ｓ９のレベル変化をより正確に補正することができ、より精度の高い温度補償を行うことができる。
【００６０】
（第２実施形態）
図９は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が有する２乗回路３（第１の２乗回路）、基準レベル生成回路４（第１の基準レベル生成回路）及び２乗回路５（第２の２乗回路）と回路構成の異なる２乗回路１１８（第１の２乗回路）、基準レベル生成回路１１９（第１の基準レベル生成回路）及び２乗回路１２０（第２の２乗回路）を有し、その他については、本発明の第１実施形態と同様に構成したものである。
【００６１】
図１０は２乗回路１１８の構成を示す回路図である。図１０中、１２３、１２４は入力端子、１２５、１２６はコンデンサ、１２７は２乗演算部、１２８はカレントミラー回路、１２９はＶＤＤ電源線、１３０は抵抗、１３１はバイアス回路、１３２、１３３は抵抗、１３４はコンデンサ、１３５は出力端子である。入力端子１２３は、相補化回路２の出力信号Ｓ２が与えられるものであり、相補化回路２の出力端子１６に接続されている。入力端子１２４は、相補化回路２の出力信号Ｓ２ｘが与えられるものであり、相補化回路２の出力端子１７に接続されている。コンデンサ１２５、１２６は直流阻止用のものである。
【００６２】
２乗演算部１２７は、相補化回路２の出力信号Ｓ２、Ｓ２ｘを並列入力して２乗演算を行うものであり、１３６はＶＤＤ電源線、１３７、１３８は同一特性のＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１３７は、ソースをＶＤＤ電源線１３６に接続し、ゲートをコンデンサ１２５を介して入力端子１２３に接続し、ドレインをノード１３９に接続している。ＰＭＯＳトランジスタ１３８は、ソースをＶＤＤ電源線１３６に接続し、ゲートをコンデンサ１２６を介して入力端子１２４に接続し、ドレインをノード１３９に接続している。ＰＭＯＳトランジスタ１３７のソース電流をＩs１３７、ＰＭＯＳトランジスタ１３８のソース電流をＩs１３８、相補化回路２の出力信号Ｓ２の電圧値をＶ２とすると、Ｉs１３７＋Ｉs１３８＝ｋ・（Ｖ２）２となる。
【００６３】
カレントミラー回路１２８は、２乗演算部１２７に流れる電流（Ｉs１３７＋Ｉs１３８）と同一電流値の電流信号Ｉ１２７を出力するものであり、１４０、１４１はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１４０は、ゲートをドレインに接続し、ドレインをノード１３９に接続し、ソースを接地している。ＮＭＯＳトランジスタ１４１は、ドレインを出力端子１３５に接続し、ゲートをＮＭＯＳトランジスタ１４０のゲートに接続し、ソースを接地している。抵抗１３０は、ＶＤＤ電源線１２９とＮＭＯＳトランジスタ１４１のドレインとの間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。出力端子１３５には、２乗回路１１８の出力信号Ｓ１１８が与えられる。本例では、ゲイン調整回路９は、２乗回路３の出力信号Ｓ３の代わりに、２乗回路１１８の出力信号Ｓ１１８が与えられる。
【００６４】
バイアス回路１３１は、ＰＭＯＳトランジスタ１３７、１３８のゲートにバイアス電圧を供給するものである。１４２はＶＤＤ電源線、１４３〜１４５はＰＭＯＳトランジスタ、１４６、１４７は電流源、１４８は出力ノードである。ＰＭＯＳトランジスタ１４３は、ソースをＶＤＤ電源線１４２に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ１４４は、ソースをＰＭＯＳトランジスタ１４３のドレインに接続し、ゲートをドレインに接続し、ドレインをノード１４９に接続している。電流源１４６は、ノード１４９と接地との間に接続されている。ＰＭＯＳトランジスタ１４５は、ソースを出力ノード１４８に接続し、ゲートをノード１４９に接続し、ドレインを接地している。電流源１４７は、ＶＤＤ電源線１４２とＰＭＯＳトランジスタ１４５のソースとの間に接続されている。
【００６５】
抵抗１３２は、バイアス回路１３１の出力ノード１４８とＮＭＯＳトランジスタ１３７のゲートとの間に接続されている。抵抗１３３は、バイアス回路１３１の出力ノード１４８とＮＭＯＳトランジスタ１３８のゲートとの間に接続されている。コンデンサ１３４は、バイアス回路１３１の出力ノード１４８と接地との間に接続されている。
【００６６】
ここで、ノード１４９の電圧＝電源電圧ＶＤＤ−ＰＭＯＳトランジスタ１４３の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜−ＰＭＯＳトランジスタ１４４の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−２×｜Ｖth_p｜）となり、出力ノード１４８の電圧＝ノード１４９の電圧（ＶＤＤ−２×｜Ｖth_p｜）＋ＰＭＯＳトランジスタ１４５の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−｜Ｖth_p｜）となる。したがって、ＰＭＯＳトランジスタ１３７のゲートには、抵抗１３２を介してバイアス電圧（ＶＤＤ−｜Ｖth_p｜）が与えられ、ＰＭＯＳトランジスタ１３８のゲートには、抵抗１３３を介してバイアス電圧（ＶＤＤ−｜Ｖth_p｜）が与えられる。
【００６７】
図１１は基準レベル生成回路１１９及び２乗回路１２０の構成を示す回路図である。基準レベル生成回路１１９において、１５２はＶＤＤ電源線、１５３は抵抗、１５４〜１５６はＰＭＯＳトランジスタ、１５７、１５８は電流源、１５９はコンデンサ、１６０は出力端子である。
【００６８】
ＰＭＯＳトランジスタ１５４は、ソースを抵抗１５３を介してＶＤＤ電源線１５２に接続し、ゲートをドレインに接続している。ＰＭＯＳトランジスタ１５５は、ソースをＰＭＯＳトランジスタ１５４のドレインに接続し、ゲートをドレインに接続し、ドレインをノード１６１に接続している。電流源１５７は、ノード１６１と接地との間に接続されている。ＰＭＯＳトランジスタ１５６は、ソースを出力端子１６０に接続し、ゲートをノード１６１に接続し、ドレインを接地している。電流源１５８は、ＶＤＤ電源線１５２とＰＭＯＳトランジスタ１５６のソースとの間に接続されている。コンデンサ１５９は、出力端子１６０と接地との間に接続されている。
【００６９】
ここで、電流源１５７による電流をＩ１５７、抵抗１５３の抵抗値をＲ１５３とすると、Ｉ１５７×Ｒ１５３＝Ｖfixとなるように抵抗１５３の抵抗値Ｒ１５３を決定する。このようにすると、ノード１６１の電圧＝電源電圧ＶＤＤ−抵抗１５３の両端間電圧Ｖfix−ＰＭＯＳトランジスタ１５４の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜−ＰＭＯＳトランジスタ１５５の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−Ｖfix−２×｜Ｖth_p｜）となる。したがって、出力端子１６０に出力される基準レベルＶ１１９＝ノード１６１の電圧（ＶＤＤ−Ｖfix−２×｜Ｖth_p｜）＋ＰＭＯＳトランジスタ１５６の閾値電圧Ｖth_pの絶対値｜Ｖth_p｜＝（ＶＤＤ−Ｖfix−｜Ｖth_p｜）となる。
【００７０】
２乗回路１２０において、１６２は入力端子、１６３は２乗演算部、１６４はカレントミラー回路、１６５はＶＤＤ電源線、１６６は抵抗、１６７は出力端子である。入力端子１６２は、基準レベル生成回路１１９の出力端子１６０に接続されている。２乗演算部１６３は、基準レベルＶ１１９を入力して２乗演算を行うものであり、１６８はＶＤＤ電源線、１６９はＰＭＯＳトランジスタである。
【００７１】
ＰＭＯＳトランジスタ１６９は、２乗回路１１８の２乗演算部１２７のＰＭＯＳトランジスタ１３７、１３８と同一特性のものであり、ソースをＶＤＤ電源線１６８に接続し、ゲートを入力端子１６２に接続し、ドレインをノード１７０に接続している。本例の場合、基準レベル生成回路１１９が出力する基準レベルＶ１１９（＝ＶＤＤ−Ｖfix−｜Ｖth_p｜）のうち、電圧（ＶＤＤ−｜Ｖth_p｜）がＰＭＯＳトランジスタ１６９のバイアス電圧となり、ＰＭＯＳトランジスタ１６９においては、電圧Ｖfixについて２乗演算が行われる。ＰＭＯＳトランジスタ１６９のソース電流をＩs１６９とすると、Ｉs１６９＝ｋ・（Ｖfix）２となる。
【００７２】
カレントミラー回路１６４は、ＰＭＯＳトランジスタ１６９のソース電流Ｉs１６９と同一電流値の電流Ｉ１６４を出力するものである。１７１、１７２はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１７１は、ゲートをドレインに接続し、ドレインをノード１７０に接続し、ソースを接地している。ＮＭＯＳトランジスタ１７２は、ドレインを出力端子１６７に接続し、ゲートをＮＭＯＳトランジスタ１７１のゲートに接続し、ソースを接地している。抵抗１６６は、ＶＤＤ電源線１６５とＮＭＯＳトランジスタ１７２のドレインとの間に接続されており、電流を電圧に変換する電流／電圧変換回路を構成している。本例では、比較回路７は、２乗回路５の出力レベルＶ５の代わりに、２乗回路１２０の出力レベルＶ１２０が与えられる。
【００７３】
以上のように、本発明の第２実施形態によれば、第１の２乗回路として、相補化回路２の出力信号Ｓ２、Ｓ２ｘを入力して２乗演算を行うＭＯＳトランジスタをＰＭＯＳトランジスタで構成してなる２乗回路１１８を設け、これに対応して、基準レベル生成回路１１９と、２乗回路１２０と、基準レベル生成回路６と、比較回路７と、記憶回路８と、ゲイン調整回路９とで温度補償回路を構成しているので、温度変化による出力信号Ｓ９のレベル変化を補正し、一定の範囲で２乗回路１１８の温度補償を行うことができる。
【００７４】
なお、本発明の第２実施形態においては、２乗回路１２０の出力レベルＶ１２０に対して、２個の基準レベルＶ６−１、Ｖ６−２を生成するようにした場合について説明したが、３個以上の基準レベルを設けるようにしても良く、このようにする場合には、温度変化による出力信号Ｓ９のレベル変化をより正確に補正することができ、より精度の高い温度補償を行うことができる。
【符号の説明】
【００７５】
１…入力端子
２…相補化回路
３…２乗回路（第１の２乗回路）
４…基準レベル生成回路（第１の基準レベル生成回路）
５…２乗回路（第２の２乗回路）
６…基準レベル生成回路（第２の基準レベル生成回路）
７…比較回路
８…記憶回路
９…ゲイン調整回路
１０…出力端子
１３…入力端子
１４…ボルテージホロア回路
１５…反転増幅回路
１６、１７…出力端子
１８、１９…オペアンプ
２０、２１…抵抗
２２…電圧源
２５、２６…入力端子
２７、２８…コンデンサ
２９…２乗演算部
３０…カレントミラー回路
３１…抵抗
３２…バイアス回路
３３、３４…抵抗
３５…コンデンサ
３６…出力端子
３７、３８…ＮＭＯＳトランジスタ
３９…ノード
４０…ＶＤＤ電源線
４１、４２…ＰＭＯＳトランジスタ
４３…ＶＤＤ電源線
４４、４５…電流源
４６〜４８…ＮＭＯＳトランジスタ
４９…出力ノード
５０…ノード
５３…ＶＤＤ電源線
５４、５５…電流源
５６〜５８…ＮＭＯＳトランジスタ
５９…抵抗
６０…コンデンサ
６１…出力端子
６２…ノード
６３…入力端子
６４…２乗演算部
６５…カレントミラー回路
６６…抵抗
６７…出力端子
６８…ＮＭＯＳトランジスタ
６９…ノード
７０…ＶＤＤ電源線
７１、７２…ＰＭＯＳトランジスタ
７５…ＶＤＤ電源線
７６〜７８…抵抗
７９、８０…出力端子
８１〜８３…入力端子
８４、８５…オペアンプ
８６、８７…出力端子
８８〜９０…入力端子
９１、９２…Ｄフリップフロップ
９３、９４…出力端子
９７〜９９…入力端子
１００、１０１…抵抗
１０２、１０３…ＮＭＯＳトランジスタ
１０４…出力端子
１０７〜１０９…入力端子
１１０…ＶＤＤ電源線
１１１〜１１４…ＰＭＯＳトランジスタ
１１５…出力端子
１１８…２乗回路
１１９…基準レベル生成回路（第１の基準レベル生成回路）
１２０…２乗回路（第２の２乗回路）
１２３、１２４…入力端子
１２５、１２６…コンデンサ
１２７…２乗演算部
１２８…カレントミラー回路
１２９…ＶＤＤ電源線
１３０…抵抗
１３１…バイアス回路
１３２、１３３…抵抗
１３４…コンデンサ
１３５…出力端子
１３６…ＶＤＤ電源線
１３７、１３８…ＰＭＯＳトランジスタ
１３９…ノード
１４０、１４１…ＮＭＯＳトランジスタ
１４２…ＶＤＤ電源線
１４３〜１４５…ＰＭＯＳトランジスタ
１４６、１４７…電流源
１４８…出力ノード
１４９…ノード
１５２…ＶＤＤ電源線
１５３…抵抗
１５４〜１５６…ＰＭＯＳトランジスタ
１５７、１５８…電流源
１５９…コンデンサ
１６０…出力端子
１６１…ノード
１６２…入力端子
１６３…２乗演算部
１６４…カレントミラー回路
１６５…ＶＤＤ電源線
１６６…抵抗
１６７…出力端子
１６８…ＶＤＤ電源線
１６９…ＰＭＯＳトランジスタ
１７０…ノード
１７１、１７２…ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１の２乗回路と、
前記第１の２乗回路の温度補償を行う温度補償回路とを有し、
前記温度補償回路は、
前記第１の２乗回路と同一特性を有し、第１の基準レベルを入力する第２の２乗回路と、
前記第２の２乗回路の出力電圧と第２の基準レベルとを比較する比較回路と、
前記比較回路による比較結果に基づいて前記第１の２乗回路のゲインを調整するゲイン調整回路と、
を有することを特徴とする２乗回路。
【請求項２】
第１の信号を入力して相補化し、前記第１の信号と同相の第２の信号と、前記第１の信号と逆相の第３の信号とを出力する相補化回路を更に有し、
前記第１の２乗回路は、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２の信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３の信号を与えて２乗演算を行う２乗演算部と、
前記２乗演算部の出力電流を電圧に変換する電流／電圧変換部と
を有することを特徴とする請求項１に記載の２乗回路。
【請求項３】
前記比較回路による比較結果を記憶する記憶回路を更に有し、
前記比較回路による比較結果は、前記記憶回路を介して前記ゲイン調整回路に与えられること
を特徴とする請求項１又は２に記載の２乗回路。
【請求項１】
第１の２乗回路と、
前記第１の２乗回路の温度補償を行う温度補償回路とを有し、
前記温度補償回路は、
前記第１の２乗回路と同一特性を有し、第１の基準レベルを入力する第２の２乗回路と、
前記第２の２乗回路の出力電圧と第２の基準レベルとを比較する比較回路と、
前記比較回路による比較結果に基づいて前記第１の２乗回路のゲインを調整するゲイン調整回路と、
を有することを特徴とする２乗回路。
【請求項２】
第１の信号を入力して相補化し、前記第１の信号と同相の第２の信号と、前記第１の信号と逆相の第３の信号とを出力する相補化回路を更に有し、
前記第１の２乗回路は、
ドレイン及びソースがそれぞれ共通接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのゲートに前記第２の信号を与えると共に、前記第２の電界効果トランジスタのゲートに前記第３の信号を与えて２乗演算を行う２乗演算部と、
前記２乗演算部の出力電流を電圧に変換する電流／電圧変換部と
を有することを特徴とする請求項１に記載の２乗回路。
【請求項３】
前記比較回路による比較結果を記憶する記憶回路を更に有し、
前記比較回路による比較結果は、前記記憶回路を介して前記ゲイン調整回路に与えられること
を特徴とする請求項１又は２に記載の２乗回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１７６４３６（Ｐ２０１０−１７６４３６Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２００９−１８９１２（Ｐ２００９−１８９１２）
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
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