ＬＣＯＳ素子の駆動回路
【課題】ＬＣＯＳ素子を高速で駆動する駆動回路において、クロック信号と各画素に与える画素信号のタイミングとを同期させるようにすること。
【解決手段】ＬＣＯＳ素子の画素群単位で各画素に与える画像データをＤ／Ａ変換する複数のＤ／Ａ変換２１〜２４と、夫々のＤ／Ａ変換のタイミングとなるクロック信号を遅延させる遅延器２６〜２９を設ける。各Ｄ／Ａ変換器に与えるクロックの夫々遅延器を介して遅延させ、夫々異なる遅延時間とすることでＤ／Ａ変換器２１〜２４の出力の画素信号を同期させてＬＣＯＳ素子に印加する。これによってＬＣＯＳ素子を高速で駆動することができる。
【解決手段】ＬＣＯＳ素子の画素群単位で各画素に与える画像データをＤ／Ａ変換する複数のＤ／Ａ変換２１〜２４と、夫々のＤ／Ａ変換のタイミングとなるクロック信号を遅延させる遅延器２６〜２９を設ける。各Ｄ／Ａ変換器に与えるクロックの夫々遅延器を介して遅延させ、夫々異なる遅延時間とすることでＤ／Ａ変換器２１〜２４の出力の画素信号を同期させてＬＣＯＳ素子に印加する。これによってＬＣＯＳ素子を高速で駆動することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光通信分野などに用いられるＬＣＯＳ（Liquid Crystal On Silicon）の液晶素子の駆動回路に関するものである。
【背景技術】
【０００２】
光可変フィルタは光通信分野、分光分析分野に代表されるように、現在広く利用されている。特に光通信分野では近年の伝送容量需要に応えるべく、高伝送レート化、新規変調フォーマットが盛んに研究開発されており、光ネットワークも複雑化している。このような光ネットワークにおいては、光信号のうち所望の波長の光を変化させることができる光可変フィルタが用いられる。例えば特許文献１には波長選択素子として２次元の反射型ＬＣＯＳ（Liquid Crystal On Silicon）の液晶素子（以下、ＬＣＯＳ素子という）を用いた光可変フィルタ装置が示されている。
【０００３】
ＬＣＯＳ素子は特許文献２，３などで示されるように画像表示用として開発されたものである。そのためＬＣＯＳ素子には、画像表示用途のために専用のドライバ用ＩＣが市販されており、このような専用のドライバを用いると容易に画像を表示することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＵＳ２００６／００６７６１１Ａ１
【特許文献２】特許公開２００７−０７２４０３号公報
【特許文献３】特許公開２００８−６５２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
光通信分野では近年の伝送容量需要に応えるべく、伝送レートの高速化、新規変調フォーマットが盛んに研究開発されており、光ネットワークも複雑化している。光可変フィルタ装置においては、光周波数レベルでのフィルタの中心周波数の制御、及び各光信号の伝送レートや変調フォーマットに対し最適なパスバンドとなるように変化させる機能が求められている。しかしＬＣＯＳ素子をフィルタとして光通信用途に用いてフィルタ特性を高速で変化させる場合には、高速でＬＣＯＳ素子の複数の画素の光反射状態又は光透過状態を同時に変化させる必要がある。画像表示の場合よりも高速にＬＣＯＳ素子を駆動する駆動方法では、専用のドライバＩＣをそのまま使用することが難しいという欠点があった。
【０００６】
特に各画素に加える電圧を高分解能のＤ／Ａ変換器を用いてアナログ信号に変換して印加する場合に、Ｄ／Ａ変換器の分解能が例えば１２ビット以上と大きくなれば、既存の専用ドライバＩＣを用いることはできなくなる。このため新たにＤ／Ａ変換器を含んだ駆動回路を構成する必要がある。この場合にはＤ／Ａ変換器などの素子や信号ラインの長さのばらつきが大きいので、各画素に加える画素信号のタイミングが変化してしまう。そのためフィルタリングの変化速度が制限されてしまうという欠点があった。このように速度及び分解能のいずれの観点からも、市販の専用のドライバＩＣをそのまま使用することが難しいという欠点があった。
【０００７】
本発明はこのような従来の問題点に鑑みてなされたものであって、ＬＣＯＳ素子を高速でドライブすることができ、光通信用に適したＬＣＯＳ素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この課題を解決するために、本発明のＬＣＯＳ素子の駆動回路は、２次元に格子状に配列された画素を有するＬＣＯＳ素子に対し、複数の画素から成る画素群を単位とする各画素に電圧を印加して駆動するＬＣＯＳ素子の駆動回路であって、前記画素群の単位で複数の画素データを夫々Ｄ／Ａ変換する複数のＤ／Ａ変換器と、前記ＬＣＯＳ素子に加えるクロック信号を遅延させる第１の遅延器と、前記Ｄ／Ａ変換器に加えるクロック信号を夫々遅延させる第２の複数の遅延器と、を有し、前記ＬＣＯＳ素子に加えるクロック信号と前記Ｄ／Ａ変換器のＤ／Ａ変換出力とを同期させるように、前記第１，第２の遅延器の夫々の遅延時間を設定するようにしたものである。
【０００９】
ここで前記第１，第２の遅延器は、ＦＰＧＡに内蔵されているクロック位相調整器としてもよい。
【発明の効果】
【００１０】
このような特徴を有する本発明によれば、駆動回路を個別素子で個別のＤ／Ａ変換器を用いて構成し高速のクロックを用いてＬＣＯＳ素子を駆動する場合にも、クロック信号と画素信号とを同期させることができる。従って光通信用途などＬＣＯＳ素子を高速高分解能で駆動することができる。これによりＬＣＯＳ素子を用いて高速でパスバンド幅を変化させたり、パスバンドの中心周波数を変化させることができるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の実施の形態によるＬＣＯＳ素子とその駆動回路を示す回路図である。
【図２】図２はＬＣＯＳ素子の内部構成を示す図である。
【図３】図３は本発明の実施の形態による駆動回路の構成を示すブロック図である。
【図４】図４は駆動回路の比較例を示す回路図である。
【図５】図５は比較例の駆動回路のタイミングを示す図である。
【図６】図６は本実施の形態による駆動回路の動作とタイミング例を示す図である。
【図７】図７は本実施の形態による駆動回路を用いたＬＣＯＳ素子の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１２】
（第１の実施の形態）
図１は本発明の第１の実施の形態によるＬＣＯＳ素子とその駆動回路を示す図、図２はＬＣＯＳ素子の内部構成を示す図である。このＬＣＯＳ素子１０は光通信のための光フィルタとして用いられているものとする。図１に示すようにＬＣＯＳ素子１０は複数、ここでは４つの画素ＰＡｉｊ，ＰＢｉｊ，ＰＣｉｊ，ＰＤｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から成る画素群を単位として、ＰＡ１１からＰＤｍｍまで格子状に配列されている。ここで例えばｍは１０８０、ｎは４８０である。そして４画素から成る画素群は夫々画素毎に所望のフィルタ特性に合わせた電圧が印加されるが、４画素から成る画素群の各画素に同時に駆動する必要がある。このＬＣＯＳ素子１０にはクロック信号と水平同期信号Ｈsync，垂直同期信号Ｖsyncが入力される。ＬＣＯＳ素子１０には各画素群の単位でゲート信号Ｇ１〜Ｇｎを与えるゲートドライバ１１が設けられる。ゲートドライバ１１にはシフトパルスとしてクロック信号が入力され、リセットパルスとして水平同期信号Ｈsyncが入力される。更に垂直方向にはソースドライバ１２が設けられている。ソースドライバ１２にはシフトパルスとして水平同期信号Ｈsyncが入力され、リセット信号として垂直同期信号Ｖsyncが入力される。ソースドライバ１２はソース信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉを１組としてＡ１〜Ｄ１からＡｍ〜Ｄｍまでを順次出力するものである。ドライブユニット２０は各画素群の４画素に加える電圧レベルを示すデータＡ〜データＤが入力される。ドライブユニットは各データをＤ／Ａ変換してＬＣＯＳ素子１０に出力する駆動回路である。
【００１３】
次にＬＣＯＳ素子１０の内部構成について図２を用いて説明する。ＬＣＯＳ素子１０のゲートドライバ１１はｎビットシフトレジスタを有しており、クロック信号に基づいてゲート信号Ｇ１，Ｇ２・・・Ｇｎを順次出力し、これを繰り返すものである。ゲート信号Ｇ１はＰＡ１１〜ＰＤ１１からＰＡｍ１〜ＰＤｍ１の画素群に、次いでゲート信号Ｇ２はＰＡ２１〜ＰＤ２１からＰＡｍ２〜ＰＤｍ２の画素群に、というようにｎの画素群に順次出力される。ゲート信号Ｇ１が出力されるタイミングでソースドライバ１２より画素ＰＡ１１〜ＰＤ１１に対して画素信号Ａ１，Ｂ１，Ｃ１，Ｄ１が出力される。そして次のゲート信号Ｇ２が出力されるタイミングでソースドライバ１２より画素ＰＡ１２〜ＰＤ１２に対してＡ１，Ｂ１，Ｃ１，Ｄ１が同時に出力される。以降も同様に画素ＰＡ１ｎ〜ＰＤ１ｎまで出力される。次のラインの走査では同様のゲート信号Ｇ１，Ｇ２・・・が出力され、夫々のタイミングで画素信号Ａ２〜Ｄ２が出力される。各画素上でゲート信号ラインとソース信号ラインとの交点の丸印はスイッチング素子を示している。この交点の信号が一致するタイミングでスイッチング素子がオンとなり、その画素がオン状態となる。オン状態となったときに画素信号が画素の図示しない電極に印加される。印加された画素信号の電圧に応じてその画素の反射率又は透過率が決定される。
【００１４】
次にドライブユニット２０の構成について図３を用いて説明する。ドライブユニット２０はＤ／Ａ変換器２１〜２４と遅延器２５〜２９を有しており、４つのデジタル信号であるデータＡ，Ｂ，Ｃ，Ｄが夫々Ｄ／Ａ変換器２１〜２４に加わる。又ドライブユニット２０の入力端子３１にはマスタークロックとなるクロック信号が加えられている。マスタークロックは第１の遅延器２５を介してクロック信号として出力端子３２よりＬＣＯＳ素子１０に出力される。又マスタークロックは第２の遅延器２６，２７，２８，２９を介して夫々Ｄ／Ａ変換器２１〜２４にクロック信号として加えられる。Ｄ／Ａ変換器２１〜２４はこれらのクロック信号が与えられたタイミングでデジタルデータＡ，Ｂ，Ｃ，Ｄを夫々Ｄ／Ａ変換し、出力端子３３〜３６よりアナログの画素信号Ａ，Ｂ，Ｃ，ＤとしてＬＣＯＳ素子１０のソースドライバ１２に出力するものである。
【００１５】
遅延器２５〜２９は専用の遅延素子によって構成してもよく、ＦＰＧＡ（Field Programmable Gate Array）を用いてもよい。これらの遅延器２５〜２９はいずれも外部から遅延時間を夫々設定できるように構成されている。
【００１６】
図４はドライブユニットの比較例を示すブロック図である。このドライブユニット４０では４つのＤ／Ａ変換器４１〜４４を有している。入力端子４５にはマスタークロックが加えられ、出力端子４６よりそのまま出力される。Ｄ／Ａ変換器４１〜４４は夫々マスタークロック信号に基づいて４つのデジタルデータＡ，Ｂ，Ｃ，ＤをＤ／Ａ変換し、アナログ信号の画素信号Ａ，Ｂ，Ｃ，Ｄとして夫々出力端子４７〜５０より出力するものである。
【００１７】
まず比較例の動作について、図５のタイムチャートに基づいて説明する。図５（ａ）は入力端子４５に加えられるマスタークロック信号、図５（ｂ）〜（ｅ）は出力端子４７〜５０から出力されるアナログの画素信号Ａ〜Ｄを示している。図示のようにクロック信号の１周期に対応してＤ／Ａ変換されたアナログ信号が出力される。ここでクロック信号と出力端子４７〜５０からのアナログ画素信号とが完全に同期している場合には、クロック周波数が高くなっても問題とはならない。しかしながら実際の回路では配線長やインピーダンスの不整合、ＩＣ出力のばらつき等によってクロック信号とアナログ信号とのタイミングにずれが生じる。例えば図４に示すようにクロック信号の入力端子４５から各Ｄ／Ａ変換器４１〜４４のクロック入力端までのライン長は回路基板上で互いに相違している。従ってクロック周波数が高くなればこのサンプリングクロックが入力されるタイミングもラインの長さに対応してわずかに相違することとなる。従って図５に示すように徐々に画素信号を出力するタイミングは加えられたクロックに対してわずかにずれて出力されることとなる。
【００１８】
ＬＣＯＳ素子１０ではクロック信号の立上りのサンプリング期間Ｔで４つのアナログ画素信号Ａ〜ＤをサンプリングしてＬＣＯＳ素子の各画素に加えている。従って図５（ｅ）に示すように、この立上りのサンプリング期間Ｔの間画素信号のレベルが安定していなければ、予期していないレベルの信号が各画素に加えられることとなって誤動作の原因となる。
【００１９】
そこで本実施の形態の駆動回路では図３に示すように遅延器２５，２６〜２９を用いてクロック信号とアナログ出力とのタイミングを一致させるようにしている。このタイミングの調整は各遅延器２６〜２９に設定される遅延時間を出力クロックと画素信号Ａ〜Ｄのタイミングが一致するように設定する。例えば専用の遅延素子を用いる場合は夫々遅延時間を調整する。又ＦＰＧＡ（Field Programmable Gate Array）を用いる場合は内蔵されているクロック位相調整器にデータを書き込むことによって遅延時間を調整する。
【００２０】
このとき各遅延器の遅延時間を位相で示すものとすると、遅延器２５〜２９はマスタークロックに対して３６０°の範囲で位相が調整できるものを用いる。そして各遅延器２５〜２９はいずれも一旦１８０°の位相シフトに設定する。こうすれば図６（ａ）に示す入力されるマスタークロックに対して、図６（ｂ）に示す出力端子３２より出力されるクロック信号は位相が反転したものとなる。そしてこのクロック信号の立上りのサンプリング期間Ｔのタイミングで夫々のＤ／Ａ変換器２１〜２４より出力される画素信号が安定したレベルとなるように、例えば図６（ｄ）〜（ｆ）の破線の状態から実線の状態となるように遅延時間を調整して位相調整を行う。このようにしてあらかじめクロック信号と各アナログ出力との同期をとっておくことによって、タイミングを合わせてＬＣＯＳ素子の４画素から成る画素群に同時にクロック信号と同期した安定した所望の画素信号Ａ〜Ｄを加えることができる。尚遅延器２５は他の遅延器２６〜２９を調整した後にクロック信号の遅延時間を変化させるなど、全体を調整するために用いることができる。
【００２１】
図７はこのようにしてタイミングを調整した後のＬＣＯＳ素子に加えられるクロックとゲートパルス及び画素信号を示すタイムチャートである。図７（ａ）〜（ｃ）に示すクロック信号をシフトパルスとしてゲートドライバ１１よりゲート信号Ｇ１，Ｇ２・・・が出力される。このとき同時にソースドライバ１２より画素信号Ａ１〜Ｄ１が出力される。ゲート信号Ｇ１がＨレベルのタイミングでは画素信号Ａ１は画素ＰＡ１１に、画素信号Ｂ１は画素ＰＢ１１に、画素信号Ｃ１は画素ＰＣ１１に、画素信号Ｄ１は画素ＰＤ１１に加えるべき信号であり、これらの信号は時刻ｔ1に同時にサンプリングされて各画素に加えられる。ゲート信号Ｇ２がＨレベルのタイミングでは画素信号Ａ１は画素ＰＡ１２に、画素信号Ｂ１は画素ＰＢ１２に、画素信号Ｃ１は画素ＰＣ１２に、画素信号Ｄ１は画素ＰＤ１２に加えるべき信号であり、これらの信号は時刻ｔ2に同時にサンプリングされて各画素に加えられる。同様にゲート信号Ｇｎで画素信号が加えられ第１のアレイの終端部まで走査すると、次のアレイの出力がソースドライバ１２より画素信号Ａ２，Ｂ２，Ｃ２，Ｄ２として同様に加えられる。このようにして全画素の走査が行われるが、図７に示すようにクロックと画素信号とのタイミングが一致しているため、クロック速度を上昇させても電圧のばらつきを解消することができ、高分解能によってＬＣＯＳ素子をフィルタとして用いることができる。
【産業上の利用可能性】
【００２２】
以上詳細に説明したように本発明によれば、高速のクロックを用いてＬＣＯＳ素子を駆動する駆動回路を個別のＤ／Ａ変換器を用いて構成する場合にも、出力側のアナログ信号のタイミングを一致させることができる。従ってこの駆動回路を用いることによってＬＣＯＳ素子を光通信用途の高速用途に使用することができる。また本発明は光通信だけでなく、分光分析の分野に用いることができる。
【符号の説明】
【００２３】
１０ ＬＣＯＳ素子
１１ ゲートドライバ
１２ ソースドライバ
２０ ドライブユニット
２１，２２，２３，２４，４１，４２，４３，４４ Ｄ／Ａ変換器
２５，２６，２７，２８，２９ 遅延器
【技術分野】
【０００１】
本発明は光通信分野などに用いられるＬＣＯＳ（Liquid Crystal On Silicon）の液晶素子の駆動回路に関するものである。
【背景技術】
【０００２】
光可変フィルタは光通信分野、分光分析分野に代表されるように、現在広く利用されている。特に光通信分野では近年の伝送容量需要に応えるべく、高伝送レート化、新規変調フォーマットが盛んに研究開発されており、光ネットワークも複雑化している。このような光ネットワークにおいては、光信号のうち所望の波長の光を変化させることができる光可変フィルタが用いられる。例えば特許文献１には波長選択素子として２次元の反射型ＬＣＯＳ（Liquid Crystal On Silicon）の液晶素子（以下、ＬＣＯＳ素子という）を用いた光可変フィルタ装置が示されている。
【０００３】
ＬＣＯＳ素子は特許文献２，３などで示されるように画像表示用として開発されたものである。そのためＬＣＯＳ素子には、画像表示用途のために専用のドライバ用ＩＣが市販されており、このような専用のドライバを用いると容易に画像を表示することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＵＳ２００６／００６７６１１Ａ１
【特許文献２】特許公開２００７−０７２４０３号公報
【特許文献３】特許公開２００８−６５２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
光通信分野では近年の伝送容量需要に応えるべく、伝送レートの高速化、新規変調フォーマットが盛んに研究開発されており、光ネットワークも複雑化している。光可変フィルタ装置においては、光周波数レベルでのフィルタの中心周波数の制御、及び各光信号の伝送レートや変調フォーマットに対し最適なパスバンドとなるように変化させる機能が求められている。しかしＬＣＯＳ素子をフィルタとして光通信用途に用いてフィルタ特性を高速で変化させる場合には、高速でＬＣＯＳ素子の複数の画素の光反射状態又は光透過状態を同時に変化させる必要がある。画像表示の場合よりも高速にＬＣＯＳ素子を駆動する駆動方法では、専用のドライバＩＣをそのまま使用することが難しいという欠点があった。
【０００６】
特に各画素に加える電圧を高分解能のＤ／Ａ変換器を用いてアナログ信号に変換して印加する場合に、Ｄ／Ａ変換器の分解能が例えば１２ビット以上と大きくなれば、既存の専用ドライバＩＣを用いることはできなくなる。このため新たにＤ／Ａ変換器を含んだ駆動回路を構成する必要がある。この場合にはＤ／Ａ変換器などの素子や信号ラインの長さのばらつきが大きいので、各画素に加える画素信号のタイミングが変化してしまう。そのためフィルタリングの変化速度が制限されてしまうという欠点があった。このように速度及び分解能のいずれの観点からも、市販の専用のドライバＩＣをそのまま使用することが難しいという欠点があった。
【０００７】
本発明はこのような従来の問題点に鑑みてなされたものであって、ＬＣＯＳ素子を高速でドライブすることができ、光通信用に適したＬＣＯＳ素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この課題を解決するために、本発明のＬＣＯＳ素子の駆動回路は、２次元に格子状に配列された画素を有するＬＣＯＳ素子に対し、複数の画素から成る画素群を単位とする各画素に電圧を印加して駆動するＬＣＯＳ素子の駆動回路であって、前記画素群の単位で複数の画素データを夫々Ｄ／Ａ変換する複数のＤ／Ａ変換器と、前記ＬＣＯＳ素子に加えるクロック信号を遅延させる第１の遅延器と、前記Ｄ／Ａ変換器に加えるクロック信号を夫々遅延させる第２の複数の遅延器と、を有し、前記ＬＣＯＳ素子に加えるクロック信号と前記Ｄ／Ａ変換器のＤ／Ａ変換出力とを同期させるように、前記第１，第２の遅延器の夫々の遅延時間を設定するようにしたものである。
【０００９】
ここで前記第１，第２の遅延器は、ＦＰＧＡに内蔵されているクロック位相調整器としてもよい。
【発明の効果】
【００１０】
このような特徴を有する本発明によれば、駆動回路を個別素子で個別のＤ／Ａ変換器を用いて構成し高速のクロックを用いてＬＣＯＳ素子を駆動する場合にも、クロック信号と画素信号とを同期させることができる。従って光通信用途などＬＣＯＳ素子を高速高分解能で駆動することができる。これによりＬＣＯＳ素子を用いて高速でパスバンド幅を変化させたり、パスバンドの中心周波数を変化させることができるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の実施の形態によるＬＣＯＳ素子とその駆動回路を示す回路図である。
【図２】図２はＬＣＯＳ素子の内部構成を示す図である。
【図３】図３は本発明の実施の形態による駆動回路の構成を示すブロック図である。
【図４】図４は駆動回路の比較例を示す回路図である。
【図５】図５は比較例の駆動回路のタイミングを示す図である。
【図６】図６は本実施の形態による駆動回路の動作とタイミング例を示す図である。
【図７】図７は本実施の形態による駆動回路を用いたＬＣＯＳ素子の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１２】
（第１の実施の形態）
図１は本発明の第１の実施の形態によるＬＣＯＳ素子とその駆動回路を示す図、図２はＬＣＯＳ素子の内部構成を示す図である。このＬＣＯＳ素子１０は光通信のための光フィルタとして用いられているものとする。図１に示すようにＬＣＯＳ素子１０は複数、ここでは４つの画素ＰＡｉｊ，ＰＢｉｊ，ＰＣｉｊ，ＰＤｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から成る画素群を単位として、ＰＡ１１からＰＤｍｍまで格子状に配列されている。ここで例えばｍは１０８０、ｎは４８０である。そして４画素から成る画素群は夫々画素毎に所望のフィルタ特性に合わせた電圧が印加されるが、４画素から成る画素群の各画素に同時に駆動する必要がある。このＬＣＯＳ素子１０にはクロック信号と水平同期信号Ｈsync，垂直同期信号Ｖsyncが入力される。ＬＣＯＳ素子１０には各画素群の単位でゲート信号Ｇ１〜Ｇｎを与えるゲートドライバ１１が設けられる。ゲートドライバ１１にはシフトパルスとしてクロック信号が入力され、リセットパルスとして水平同期信号Ｈsyncが入力される。更に垂直方向にはソースドライバ１２が設けられている。ソースドライバ１２にはシフトパルスとして水平同期信号Ｈsyncが入力され、リセット信号として垂直同期信号Ｖsyncが入力される。ソースドライバ１２はソース信号Ａｉ，Ｂｉ，Ｃｉ，Ｄｉを１組としてＡ１〜Ｄ１からＡｍ〜Ｄｍまでを順次出力するものである。ドライブユニット２０は各画素群の４画素に加える電圧レベルを示すデータＡ〜データＤが入力される。ドライブユニットは各データをＤ／Ａ変換してＬＣＯＳ素子１０に出力する駆動回路である。
【００１３】
次にＬＣＯＳ素子１０の内部構成について図２を用いて説明する。ＬＣＯＳ素子１０のゲートドライバ１１はｎビットシフトレジスタを有しており、クロック信号に基づいてゲート信号Ｇ１，Ｇ２・・・Ｇｎを順次出力し、これを繰り返すものである。ゲート信号Ｇ１はＰＡ１１〜ＰＤ１１からＰＡｍ１〜ＰＤｍ１の画素群に、次いでゲート信号Ｇ２はＰＡ２１〜ＰＤ２１からＰＡｍ２〜ＰＤｍ２の画素群に、というようにｎの画素群に順次出力される。ゲート信号Ｇ１が出力されるタイミングでソースドライバ１２より画素ＰＡ１１〜ＰＤ１１に対して画素信号Ａ１，Ｂ１，Ｃ１，Ｄ１が出力される。そして次のゲート信号Ｇ２が出力されるタイミングでソースドライバ１２より画素ＰＡ１２〜ＰＤ１２に対してＡ１，Ｂ１，Ｃ１，Ｄ１が同時に出力される。以降も同様に画素ＰＡ１ｎ〜ＰＤ１ｎまで出力される。次のラインの走査では同様のゲート信号Ｇ１，Ｇ２・・・が出力され、夫々のタイミングで画素信号Ａ２〜Ｄ２が出力される。各画素上でゲート信号ラインとソース信号ラインとの交点の丸印はスイッチング素子を示している。この交点の信号が一致するタイミングでスイッチング素子がオンとなり、その画素がオン状態となる。オン状態となったときに画素信号が画素の図示しない電極に印加される。印加された画素信号の電圧に応じてその画素の反射率又は透過率が決定される。
【００１４】
次にドライブユニット２０の構成について図３を用いて説明する。ドライブユニット２０はＤ／Ａ変換器２１〜２４と遅延器２５〜２９を有しており、４つのデジタル信号であるデータＡ，Ｂ，Ｃ，Ｄが夫々Ｄ／Ａ変換器２１〜２４に加わる。又ドライブユニット２０の入力端子３１にはマスタークロックとなるクロック信号が加えられている。マスタークロックは第１の遅延器２５を介してクロック信号として出力端子３２よりＬＣＯＳ素子１０に出力される。又マスタークロックは第２の遅延器２６，２７，２８，２９を介して夫々Ｄ／Ａ変換器２１〜２４にクロック信号として加えられる。Ｄ／Ａ変換器２１〜２４はこれらのクロック信号が与えられたタイミングでデジタルデータＡ，Ｂ，Ｃ，Ｄを夫々Ｄ／Ａ変換し、出力端子３３〜３６よりアナログの画素信号Ａ，Ｂ，Ｃ，ＤとしてＬＣＯＳ素子１０のソースドライバ１２に出力するものである。
【００１５】
遅延器２５〜２９は専用の遅延素子によって構成してもよく、ＦＰＧＡ（Field Programmable Gate Array）を用いてもよい。これらの遅延器２５〜２９はいずれも外部から遅延時間を夫々設定できるように構成されている。
【００１６】
図４はドライブユニットの比較例を示すブロック図である。このドライブユニット４０では４つのＤ／Ａ変換器４１〜４４を有している。入力端子４５にはマスタークロックが加えられ、出力端子４６よりそのまま出力される。Ｄ／Ａ変換器４１〜４４は夫々マスタークロック信号に基づいて４つのデジタルデータＡ，Ｂ，Ｃ，ＤをＤ／Ａ変換し、アナログ信号の画素信号Ａ，Ｂ，Ｃ，Ｄとして夫々出力端子４７〜５０より出力するものである。
【００１７】
まず比較例の動作について、図５のタイムチャートに基づいて説明する。図５（ａ）は入力端子４５に加えられるマスタークロック信号、図５（ｂ）〜（ｅ）は出力端子４７〜５０から出力されるアナログの画素信号Ａ〜Ｄを示している。図示のようにクロック信号の１周期に対応してＤ／Ａ変換されたアナログ信号が出力される。ここでクロック信号と出力端子４７〜５０からのアナログ画素信号とが完全に同期している場合には、クロック周波数が高くなっても問題とはならない。しかしながら実際の回路では配線長やインピーダンスの不整合、ＩＣ出力のばらつき等によってクロック信号とアナログ信号とのタイミングにずれが生じる。例えば図４に示すようにクロック信号の入力端子４５から各Ｄ／Ａ変換器４１〜４４のクロック入力端までのライン長は回路基板上で互いに相違している。従ってクロック周波数が高くなればこのサンプリングクロックが入力されるタイミングもラインの長さに対応してわずかに相違することとなる。従って図５に示すように徐々に画素信号を出力するタイミングは加えられたクロックに対してわずかにずれて出力されることとなる。
【００１８】
ＬＣＯＳ素子１０ではクロック信号の立上りのサンプリング期間Ｔで４つのアナログ画素信号Ａ〜ＤをサンプリングしてＬＣＯＳ素子の各画素に加えている。従って図５（ｅ）に示すように、この立上りのサンプリング期間Ｔの間画素信号のレベルが安定していなければ、予期していないレベルの信号が各画素に加えられることとなって誤動作の原因となる。
【００１９】
そこで本実施の形態の駆動回路では図３に示すように遅延器２５，２６〜２９を用いてクロック信号とアナログ出力とのタイミングを一致させるようにしている。このタイミングの調整は各遅延器２６〜２９に設定される遅延時間を出力クロックと画素信号Ａ〜Ｄのタイミングが一致するように設定する。例えば専用の遅延素子を用いる場合は夫々遅延時間を調整する。又ＦＰＧＡ（Field Programmable Gate Array）を用いる場合は内蔵されているクロック位相調整器にデータを書き込むことによって遅延時間を調整する。
【００２０】
このとき各遅延器の遅延時間を位相で示すものとすると、遅延器２５〜２９はマスタークロックに対して３６０°の範囲で位相が調整できるものを用いる。そして各遅延器２５〜２９はいずれも一旦１８０°の位相シフトに設定する。こうすれば図６（ａ）に示す入力されるマスタークロックに対して、図６（ｂ）に示す出力端子３２より出力されるクロック信号は位相が反転したものとなる。そしてこのクロック信号の立上りのサンプリング期間Ｔのタイミングで夫々のＤ／Ａ変換器２１〜２４より出力される画素信号が安定したレベルとなるように、例えば図６（ｄ）〜（ｆ）の破線の状態から実線の状態となるように遅延時間を調整して位相調整を行う。このようにしてあらかじめクロック信号と各アナログ出力との同期をとっておくことによって、タイミングを合わせてＬＣＯＳ素子の４画素から成る画素群に同時にクロック信号と同期した安定した所望の画素信号Ａ〜Ｄを加えることができる。尚遅延器２５は他の遅延器２６〜２９を調整した後にクロック信号の遅延時間を変化させるなど、全体を調整するために用いることができる。
【００２１】
図７はこのようにしてタイミングを調整した後のＬＣＯＳ素子に加えられるクロックとゲートパルス及び画素信号を示すタイムチャートである。図７（ａ）〜（ｃ）に示すクロック信号をシフトパルスとしてゲートドライバ１１よりゲート信号Ｇ１，Ｇ２・・・が出力される。このとき同時にソースドライバ１２より画素信号Ａ１〜Ｄ１が出力される。ゲート信号Ｇ１がＨレベルのタイミングでは画素信号Ａ１は画素ＰＡ１１に、画素信号Ｂ１は画素ＰＢ１１に、画素信号Ｃ１は画素ＰＣ１１に、画素信号Ｄ１は画素ＰＤ１１に加えるべき信号であり、これらの信号は時刻ｔ1に同時にサンプリングされて各画素に加えられる。ゲート信号Ｇ２がＨレベルのタイミングでは画素信号Ａ１は画素ＰＡ１２に、画素信号Ｂ１は画素ＰＢ１２に、画素信号Ｃ１は画素ＰＣ１２に、画素信号Ｄ１は画素ＰＤ１２に加えるべき信号であり、これらの信号は時刻ｔ2に同時にサンプリングされて各画素に加えられる。同様にゲート信号Ｇｎで画素信号が加えられ第１のアレイの終端部まで走査すると、次のアレイの出力がソースドライバ１２より画素信号Ａ２，Ｂ２，Ｃ２，Ｄ２として同様に加えられる。このようにして全画素の走査が行われるが、図７に示すようにクロックと画素信号とのタイミングが一致しているため、クロック速度を上昇させても電圧のばらつきを解消することができ、高分解能によってＬＣＯＳ素子をフィルタとして用いることができる。
【産業上の利用可能性】
【００２２】
以上詳細に説明したように本発明によれば、高速のクロックを用いてＬＣＯＳ素子を駆動する駆動回路を個別のＤ／Ａ変換器を用いて構成する場合にも、出力側のアナログ信号のタイミングを一致させることができる。従ってこの駆動回路を用いることによってＬＣＯＳ素子を光通信用途の高速用途に使用することができる。また本発明は光通信だけでなく、分光分析の分野に用いることができる。
【符号の説明】
【００２３】
１０ ＬＣＯＳ素子
１１ ゲートドライバ
１２ ソースドライバ
２０ ドライブユニット
２１，２２，２３，２４，４１，４２，４３，４４ Ｄ／Ａ変換器
２５，２６，２７，２８，２９ 遅延器
【特許請求の範囲】
【請求項１】
２次元に格子状に配列された画素を有するＬＣＯＳ素子に対し、複数の画素から成る画素群を単位とする各画素に電圧を印加して駆動するＬＣＯＳ素子の駆動回路であって、
前記画素群の単位で複数の画素データを夫々Ｄ／Ａ変換する複数のＤ／Ａ変換器と、
前記ＬＣＯＳ素子に加えるクロック信号を遅延させる第１の遅延器と、
前記Ｄ／Ａ変換器に加えるクロック信号を夫々遅延させる第２の複数の遅延器と、を有し、
前記ＬＣＯＳ素子に加えるクロック信号と前記Ｄ／Ａ変換器のＤ／Ａ変換出力とを同期させるように、前記第１，第２の遅延器の夫々の遅延時間を設定するようにしたＬＣＯＳ素子の駆動回路。
【請求項２】
前記第１，第２の遅延器は、ＦＰＧＡに内蔵されているクロック位相調整器である請求項１記載のＬＣＯＳ素子の駆動回路。
【請求項１】
２次元に格子状に配列された画素を有するＬＣＯＳ素子に対し、複数の画素から成る画素群を単位とする各画素に電圧を印加して駆動するＬＣＯＳ素子の駆動回路であって、
前記画素群の単位で複数の画素データを夫々Ｄ／Ａ変換する複数のＤ／Ａ変換器と、
前記ＬＣＯＳ素子に加えるクロック信号を遅延させる第１の遅延器と、
前記Ｄ／Ａ変換器に加えるクロック信号を夫々遅延させる第２の複数の遅延器と、を有し、
前記ＬＣＯＳ素子に加えるクロック信号と前記Ｄ／Ａ変換器のＤ／Ａ変換出力とを同期させるように、前記第１，第２の遅延器の夫々の遅延時間を設定するようにしたＬＣＯＳ素子の駆動回路。
【請求項２】
前記第１，第２の遅延器は、ＦＰＧＡに内蔵されているクロック位相調整器である請求項１記載のＬＣＯＳ素子の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１３３０７０（Ｐ２０１２−１３３０７０Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８４１６９（Ｐ２０１０−２８４１６９）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（５９１１０２６９３）サンテック株式会社 (57)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（５９１１０２６９３）サンテック株式会社 (57)
【Ｆターム（参考）】
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