【課題】電荷をトラップするメモリセルを用いた不揮発性メモリであって、反転ビット線に基づくメモリデバイスの実用的な形態および動作方法を提供する。
【解決手段】電界によって引き起こされる反転層を用いて、ソースおよびドレインへの注入の代わりとする、電荷をトラップするメモリデバイス。メモリセルは２ビットを記憶するようになっており、ひとつのビットは電荷トラップ構造体の左側、もうひとつは右側にある。負のゲート電圧のファウラー−ノルトハイム（ＦＮ）トンネル効果を用いて、正の閾値電圧の消去状態が引き起こされ、これによって、正の電圧において電荷平衡状態が確立される。低電流ソース側ホット電子注入プログラム法が用いられる。 （もっと読む）

【課題】電荷トラッピング構造を有するメモリセルが、前記メモリセルの基板領域と、前記メモリセルのソース領域または前記メモリセルのドレーン領域のどちらか一方との間の電流を測定することによって、読み出される。
【解決手段】前記電荷トラッピング構造の他の部分が、関係のないデータを保存するとき、前記読出し動作は、前記電荷トラッピング構造の異なる部分の間の結合を低下させる。前記メモリセルの検出ウィンドウが、本読出し動作によって大幅に改善される。 （もっと読む）

【課題】電荷トラッピング構造を有する一列のメモリセルが、ワード線によって選択されたメモリセルの一部分を選択することによって読み出される。
【解決手段】前記メモリセルの一部分は、メモリセルの前記列のどちらかの端のパストランジスタの１つをオンにすることによって選択される。前記選択された部分の電荷蓄積状態が、両方のパストランジスタと結合されたビット線における電流を測定することによって判定される。 （もっと読む）

【課題】多重ゲートメモリセルは、半導体本体および前記半導体本体に連続的に配置された複数のゲートを有する。
【解決手段】前記半導体本体の電荷蓄積構造は、前記複数のゲート中のゲートの下方に電荷トラッピング位置を具備する。連続した最初のゲートおよび最後のゲートに近接する前記半導体本体に、ソースおよびドレーンバイアス電圧を伝導する回路、および、前記複数のゲートに、ゲートバイアス電圧を伝導する回路を有する。多重ゲートメモリセルは、いくつかの、またはすべての前記ゲートの間の電荷蓄積位置と共に、連続した前記複数のゲートの下方に、連続した多重ゲートチャネル領域を具備する。 （もっと読む）

【課題】容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供すること。
【解決手段】マルチゲートメモリセルアレイはセクタを含む。セクタは少なくとも１行のマルチゲートメモリセルを含む。マルチゲートメモリセルは、半導体本体と、この半導体本体に並列配設された複数ゲートとを備える。半導体本体の電荷保存構造は、複数ゲートの全ゲートあるいはその一部の各ゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲート近傍の半導体本体および複数ゲートへのワードライン・ビットラインソースおよびドレーンバイアス電圧が含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。選択されたセクタをビットラインに結合するため、セクタ選択ラインが含まれる。 （もっと読む）

【課題】容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供する。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 （もっと読む）

【課題】容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供すること。
【解決手段】マルチゲートメモリセルが、半導体本体と、この半導体本体に並列配置された複数ゲートとを備える。半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲート近傍の半導体本体にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。 （もっと読む）