ゲート当たりトラップ位置を２つ有する電荷をトラップする不揮発性メモリおよびその動作方法
【課題】容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供する。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の不揮発性メモリデバイスに関し、より詳細には新規なメモリセルおよびそのようなデバイスの動作方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよびフラッシュメモリとして知られている電荷蓄積構造体に基づいた電気的にプログラム可能および消去可能な不揮発性メモリ技術は、現代のさまざまな用途において用いられている。ＥＥＰＲＯＭおよびフラッシュメモリには、多くのメモリセル構造体が用いられている。電荷トラップ誘電体層に基づいたメモリセル構造体は、スケーラビリティ（scalability）を有し製造工程が簡略化されているため、集積回路の寸法が縮小するに従って、生じる関心が大きくなっている。電荷トラップ誘電体層に基づいたメモリセル構造体は、例えば業界名ＮＲＯＭ、ＳＯＮＯＳ、ＰＨＩＮＥＳで知られている構造体を含む。このようなメモリセル構造体は、窒化ケイ素等の電荷トラップ誘電体層内に電荷をトラップすることによってデータを記憶する。負の電荷がトラップされると、メモリセルの閾値電圧は上がる。電荷トラップ層から負の電荷を除去することによって、メモリセルの閾値電圧は下がる。
【０００３】
図１は、従来技術のＳＯＮＯＳ型の電荷をトラップするメモリセルの略図である。基板は、ソース端子１５およびドレイン端子１６の役割を果たすｎ＋ドープ領域と、端子１５と１６の間のｐドープチャネル領域１７とを含む。メモリセルの残りの部分は、基板上の底部誘電体１４、底部誘電体１４上の電荷トラップ材料１３、電荷トラップ材料１３上の頂部誘電体１２、および頂部誘電体１２上のゲート１１を含む、電荷トラップ構造体を含む。代表的な頂部誘電体としては、厚さが約５から１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、または、例えばＡｌ２Ｏ３を含む、その他同様の高誘電率材料がある。代表的な底部誘電体としては、厚さが約３から１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、またはその他同様の高誘電率材料がある。このタイプの電荷トラップ構造体の代表的な電荷トラップ材料としては、厚さが約３から９ナノメートルの窒化ケイ素、または、酸窒化ケイ素、Ａｌ２Ｏ３、ＨｆＯ２等の金属酸化物、およびその他を含む、その他同様の高誘電率材料がある。電荷トラップ材料は、電荷トラップ材料でできた不連続な１組のポケットまたは粒子であっても、図示のような連続層であってもよい。
【０００４】
メモリセルの端子１５、１６は、メモリセルの読み出し、プログラム、および消去に用いるバイアス機構におけるソースおよびドレインの役割を果たす。端子１５、１６を形成するドープ領域は、通常、半導体基板に注入されてチャネル領域１７と反対の導電型を有する導電端子を確立する不純物を備える。不純物を注入する手法の結果として注入不純物が半導体基板内に拡散し、それにより、リソグラフィによる縮小を用いて最小寸法として達成可能であれば直ちに（even as）、端子１５と１６との間のチャネルの長さを縮小する可能性が制限され得る。
【０００５】
図２Ａおよび図２Ｂは、メモリセルを高閾値状態にプログラムするための、基板から電荷トラップ構造体内へのファウラー−ノルトハイムトンネル効果を引き起こす、従来技術におけるバイアス機構のひとつを示す。図２Ａは、この従来技術の機構に従って図２Ｂに示す電子トンネル効果がもたらされる、ゲートバイアス電圧Ｖｇ、ソースバイアス電圧Ｖｓ、ドレインバイアス電圧Ｖｄ、および基板バイアス電圧Ｖｂを示す表である。
【０００６】
図３は、選択されたセルをプログラムするための図示のバイアス機構を有する、ＮＡＮＤ型アレイ構造体用に直列に配列された従来技術のＳＯＮＯＳ型のセルを示す。図３の直列のセルは、ｎ＋ドープ領域２０〜２６、選択ゲートＳＬＧ１、ＳＬＧ２、およびワード線ＷＬ１〜ＷＬ４を備える。ワード線ＷＬ１〜ＷＬ４の下で、ドープ領域２１と２２との間のチャネル領域３１、ドープ領域２２と２３との間のチャネル領域３２、ドープ領域２３と２４との間のチャネル領域３３、およびドープ領域２４と２５との間のチャネル領域３４の上に、それぞれ電荷蓄積構造体２７〜３０が設けられている。ドープ領域２０、２６は、それぞれビット線ＢＬ１、ＢＬ２またはビット線ＢＬ１、ＢＬ２の接点の役割を果たす。それぞれ選択ゲートＳＬＧ１、ＳＬＧ２、ドープ領域２０、２１、およびドープ領域２５、２６によって形成される選択トランジスタは、直列のメモリセルをビット線ＢＬ１、ＢＬ２に接続するよう、または直列のメモリセルをビット線ＢＬ１、ＢＬ２から隔離するよう、作用する。ＷＬ１におけるメモリセル等、この直列における選択されたメモリセルをプログラムするために、図示のようにバイアス機構が適用される。これにおいて、ＢＬ１は、アースする（選択されたセルをＦＮ注入によってプログラムするために）か電位Ｖｃｃを供給する（選択されたセルのプログラムを禁止するために）かのどちらかになるように結合される。選択ゲートＳＬＧ１は、ビット線ＢＬ１をドープ領域２１に接続するために、供給電位Ｖｃｃを受け取る。選択ゲートＳＬＧ２は、ビット線ＢＬ２をドープ領域２５から隔離するために、０Ｖすなわちアースを受け取る。選択されたセルのワード線、本例においてはＷＬ１、は約１８Ｖの高電圧を受け取り、基板はアースされる。選択されないセルのワード線は約１０Ｖの電圧を受け取る。これはそのそれぞれのチャネル領域において反転を引き起こすには十分であるが、かなりの電荷注入を引き起こすには不十分である。図３に示すように、それぞれのチャネル領域の間にドープ領域が形成される。
【０００７】
従来のメモリセルの大きさに対する制限のひとつは、半導体基板においてソース端子およびドレイン端子用の拡散線を用いることから生じる。拡散線を形成するのに用いる不純物の拡散が、注入が行われる位置をわずかに越えて広がり、拡散領域の大きさが増大する。この拡散によって、より小さい最小寸法へと縮小するのが困難になり、突抜け現象防止のための最小チャネル長等、セルの大きさに対する他の制限が生じる。
【０００８】
拡散線を用いることについての諸問題を克服する手法のひとつが、メモリセルにおいて電荷蓄積構造体に隣接する制御電極を用いて基板内に導電性反転領域を引き起こして（inducing）動的に確立された反転領域がソース端子およびドレイン端子の役割を果たすようにすることに基づいて開発されている。注入がないので、反転領域の寸法を、製造工程の最小フィーチャサイズに従ってより正確に制御することができる。Sasago他著「90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s,」IEDM, 2003, pages 823-826およびIshii他による米国特許出願公開第２００４／００８４７１４号を参照されたい。Sasago他のアシストゲート技法は、さまざまな形式のフローティングゲート型メモリデバイスに適用されるいわゆる「スプリットゲート」技術を拡張させたものと考えてもよい。スプリットゲート型デバイスに関する背景については、Changによる米国特許第５，４０８，１１５号を参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供することが望ましい。
【課題を解決するための手段】
【００１０】
マルチゲート型メモリセルに基づいた集積回路メモリデバイスを説明する。そのようなデバイスの一実施形態は、半導体本体と、半導体本体上に直列に配列された複数のゲートとを備える。半導体本体上の電荷蓄積構造体は、複数のゲートにおける１つよりも多くのゲートの下の電荷トラップ位置を含む。ソースおよびドレインのバイアス電圧をそれぞれ半導体本体の直列における第１のゲートおよび最後のゲートの近くの第１および第２の端子位置に伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲートの下の、第１の端子位置と第２の端子位置との間の、連続したマルチゲートのチャネル領域を含む。いくつかの実施形態において、所与のマルチゲート型メモリセルについて直列におけるすべてのゲートの下に電荷トラップ位置が含まれ、そのすべてのゲートがデータ記憶用の制御ゲートとして用いられる。他の実施形態において、直列におけるゲートのすべてがデータ記憶用の制御ゲートとして用いられるわけではない。一例において、１つおきのゲートがデータ記憶用の制御ゲートに用いられ、直列における他のゲートは、メモリセルにおける蓄積位置同士の間の隔離を改善するのに用いられる。
【００１１】
マルチゲート型メモリセル上の（on）実施形態において、直列における複数のゲートにおける、１つよりも多くの、またはすべてのゲートの下の２つの位置にデータが記憶され、それによって制御ゲート当たり２つの蓄積位置がデータ記憶に用いられる。
【００１２】
実施形態において、ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料を備え、ゲートのバイアス電圧を伝える回路は、ワード線として配列された導電性材料を備える。例えば半導体本体には、直列における第１のゲートに隣接する端子位置と直列における最後のゲートに隣接する端子位置とを提供する第１および第２のドープ領域が含まれる。ドープ領域は、半導体本体と反対の導電型を有し、ソース端子およびドレイン端子の役割を果たす。他の実施形態において、第１および第２の端子位置は、マルチゲート型メモリセルにおける蓄積位置へのアクセス中に基板に引き起こされる反転領域によって提供される。いくつかの実施形態において、第１および第２の端子位置のうちの少なくとも１つの役割を果たすドープ領域または反転領域をビット線に選択的に接続する、選択トランジスタ等のデバイスが含まれる。
【００１３】
マルチゲート型メモリセルを含む集積回路デバイスは、ソースおよびドレインのバイアス電圧を伝える回路およびゲートのバイアス電圧を伝える回路を制御するコントローラを用いて実施することができ、それによりメモリセルの動作用のバイアス機構が確立される。一例において、このコントローラが提供するバイアス機構は、高閾値状態を確立するための、セル上の直列における選択されたゲートの下の電荷トラップ位置内への電子注入トンネル効果を引き起こす、プログラムバイアス機構を含む。プログラム中、チャネル領域において反転を引き起こして電子トンネル効果をサポートするのに十分な、選択されたゲートのバイアス電圧が、直列におけるもうひとつの制御ゲートまたは他のすべての制御ゲートに印加される。電子注入によるプログラムを含む例における、コントローラによって提供されるバイアス機構は、消去されている電荷蓄積位置内への電子放出または正孔注入を引き起こして低閾値状態を確立する、消去バイアス機構を含む。
【００１４】
制御ゲート当たり２つの蓄積位置を利用する実施形態を含む、マルチゲート型メモリセルを含む集積回路の実施形態において、コントローラはソースおよびドレインのバイアス電圧を伝える回路およびゲートのバイアス電圧を伝える回路を制御して、直列における複数のゲートのうちの１つよりも多くのそれぞれのゲートの下の電荷トラップ位置にデータを記憶するためのバイアス機構を確立する。一例において、コントローラによって提供されるバイアス機構は、低閾値状態を確立するための、セル上の直列における選択されたゲートの下の２つの電荷蓄積位置のうちの選択された１つにおける電荷トラップ位置内へのホット正孔注入トンネル効果を引き起こす、プログラムバイアス機構を含む。選択された制御ゲートの下の選択された電荷蓄積位置のプログラム中、チャネル領域において反転を引き起こして正孔トンネル効果（hole tunneling）をサポートするのに十分なバイアス電圧が、直列におけるもうひとつのゲートまたは他のすべてのゲートに印加される。正孔注入によるプログラムを含む例における、コントローラによって提供されるバイアス機構は、消去されている電荷蓄積位置内への電子注入を引き起こして高閾値状態を確立する、消去バイアス機構を含む。制御ゲート当たり２つの蓄積位置を利用する実施形態を含む、マルチゲート型メモリセルを含む集積回路の実施形態において、コントローラは、マルチゲート型メモリセルにおける直列における選択されたゲートの下の蓄積位置は消去するが直列におけるもうひとつのゲートの下の蓄積位置は消去しないことを含む消去手続きに従って、いくつかの実施形態においてはホット正孔消去を含む消去のためのバイアス機構を適用する。
【００１５】
いくつかの例において、コントローラによって提供されるバイアス機構は、その下で選択された制御ゲートが読出し電圧を受け取り、他の蓄積位置の上の制御ゲートがマルチゲートのチャネル領域において反転を引き起こす電圧を受け取って選択されたメモリ位置の読出しをサポートする、読出しバイアス機構を含む。
【００１６】
集積回路メモリデバイスを動作する方法もまた説明する。方法において、デバイスは上述のマルチゲート型メモリセルを備え、方法は通常オンチップコントローラによって制御される。方法は、選択されたゲートの下の位置においてデータを読み出すためのバイアス機構と、選択されたゲートの下の位置においてデータをプログラムするためのバイアス機構と、デバイスにおけるデータを消去するためのバイアス機構とを適用することを含む。方法の実施形態において、プログラムするためのバイアス機構は、
半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することを含み、ゲートバイアス状態は、直列における選択されたゲートの上の、選択されたゲートの下の電荷トラップ位置内への電子注入電流を引き起こして高閾値状態を確立するのに十分な、基板バイアス状態を基準とするプログラム電圧と、直列における他のゲートの上の、上記他のゲートの下の電荷蓄積位置内にかなりの電子注入を行うことなく上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こすのに十分な、反転電圧とを含む。
【００１７】
本方法の実施形態において、消去するためのバイアス機構は、半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、直列におけるゲートの下の電荷トラップ位置から電子注出または正孔注入を引き起こして、それによって、低閾値状態を確立するのに十分な電圧を含む。
【００１８】
別の例において、消去するためのバイアス機構は、
半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートの下の１つまたは複数の選択された位置を消去するためにゲートバイアス状態を適用することを含み、ゲートバイアス状態は、直列における選択されたゲートの下の電荷トラップ位置への正孔注入を引き起こすのに十分な電圧と、直列における他のゲートの上の、上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こして選択されたゲートにおいて低閾値状態を確立するのに十分な、反転電圧とを含む。
【００１９】
方法の実施形態による消去手続きは、
直列における複数のゲートにおける消去すべき１組のゲートを識別することであって、該１組のゲートは１つよりも多くの部材を有する、識別し、
１組のゲートにおける第１の選択されたゲートを消去するために上記ゲートバイアス状態を適用することであって、それによって、ソース側とドレイン側の一方または両方のバンド間トンネル効果によって引き起こされるホット正孔注入を、第１の選択されたゲートの下の電荷蓄積位置に引き起こし、および
１組のゲートにおける次の選択されたゲートを消去するために上記ゲートバイアス状態を適用することであって、それによって、ソース側とドレイン側の一方または両方のバンド間トンネル効果によって引き起こされるホット正孔注入を、次の選択されたゲートの下の電荷蓄積位置に引き起こすこと、および、１組におけるすべてのゲートに上記消去するためのゲートバイアス状態を適用するまで繰り返すこと
を含む。
【００２０】
本方法の実施形態において、高閾値状態および低閾値状態によって表されるデータを特定するために読み出すためのバイアス機構は、半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、直列における選択されたゲートの上の、基板バイアス状態を基準とする、低閾値状態用の閾値電圧よりも高い読出し電圧と、直列における他のゲートの上の、上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こすのに十分な、高閾値状態よりも高い反転電圧とを含む。
【００２１】
本明細書において説明するマルチゲート型メモリセルは、少なくとも１つの行になったマルチゲート型メモリセルの複数のゲートに接続された複数のワード線と、複数のワード線に直交して配列され、複数の列のうちの１つまたは複数の列におけるマルチゲート型メモリセルに接続するよう配列された、複数のビット線と、少なくとも１つの行におけるそれぞれのマルチゲート型メモリセルを、選択ゲート制御信号に応答して複数のビット線における対応するビット線に接続するよう配列された、複数の選択ゲートと、少なくとも１つの行における複数の選択ゲートに接続されて選択ゲート制御信号を供給する、選択線とを含むアレイになるよう配列されている。さらに、複数のビット線、複数のワード線、および選択線をコントローラが制御して、ソースおよびドレインのバイアス電圧をアレイにおけるマルチゲート型メモリセルに伝え、ゲートのバイアス電圧を少なくとも１つの行におけるマルチゲート型メモリセルにおける複数のゲートに伝え、選択ゲート制御信号を供給する。
【００２２】
いくつかの実施形態において、本明細書において説明するマルチゲート型メモリセルおよびマルチゲート型メモリセルのアレイは、
第１の導電型を有する半導体本体を設けること、
半導体本体上に電荷蓄積構造体を形成すること、
電荷蓄積構造体の上に第１のゲート導体層を堆積させること、
第１のゲート導体層をパターニングし、それによって、電荷蓄積構造体の上に第１の複数のゲートを画定する、パターニングすることであって、第１の複数のゲートは、半導体本体における第１の端子位置と第２の端子位置との間の、連続したマルチゲートのチャネル領域の上に、互いに間隔を置いて直列に配列される、パターニングすること
第１の複数のゲートの少なくとも側壁の上に材料の隔離層を形成すること、および
第１の複数のゲート同士の間の空間を含み（including in）隔離層によって第１の複数のゲートから隔離される第２のゲート導体層を隔離層の上に堆積させ、それによって、半導体本体の上に第２の複数のゲートを画定する、堆積させることであって、第１の複数のゲートと第２の複数のゲートとは、半導体本体における第１の端子位置と第２の端子位置との間の連続したマルチゲートのチャネル領域の上に直列に配列され、それによって、マルチゲート型メモリセルを形成する、堆積させること
を含む方法に従って製造される。
【００２３】
本明細書において説明するマルチゲート型メモリセルの実施形態において、直列におけるゲートは、例えば前の段落において説明したように製造時に（manufactured）制御ゲートの側壁上の隔離層の厚さによって設定された小さな距離だけ互いから分離されている。そのような距離は、１００ナノメートルよりも小さい距離を含む、連続したマルチゲートのチャネルにおける個々のゲートについてのゲート長よりも実質的に小さい。
【００２４】
本発明の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲を検討して理解することができる。
【発明を実施するための最良の形態】
【００２５】
図４ないし図５１を参照して、本発明の実施形態を詳細に説明する。
【００２６】
本明細書で一般に使用する場合には、プログラムとは、ビットごとに選択されたメモリ位置の閾値電圧を設定することを意味し、消去とは、メモリ位置の選択されたブロックまたは選択されたメモリ位置の閾値電圧を「消去状態」に設定することを意味し、アレイ全体またはアレイのセクタのフラッシュ消去を含む。本発明の実施形態において、データが書き込まれる手続きは、まず、指定ブロックについてそのブロックにおけるメモリ位置を消去閾値に設定する消去プロセスを含む。消去閾値は、通常高閾値状態または低閾値状態のうちの一方である。この消去プロセスの後に、そのブロックにおけるメモリ位置について選択されたメモリ位置をプログラム状態に設定し、そのブロックにおける選択されないメモリ位置は消去状態のままにしておく、プログラムプロセスがある。プログラム状態は、通常高閾値状態または低閾値状態のうちの他方である。本明細書において説明する技術の実施形態は、プログラムがメモリ位置の閾値電圧を上げることを意味し消去がメモリ位置の閾値電圧を下げることを意味する製品および方法と、プログラムがメモリ位置の閾値電圧を下げることを意味し消去がメモリ位置の閾値電圧を上げることを意味する製品および方法の両方を含む。
【００２７】
図４は、選択された位置をプログラムするためのバイアス機構を示した、本発明によるダブルゲート型メモリセルを示す。ダブルゲート型メモリセルは、基板５７における、それぞれ左および右の端子位置におけるｎ＋ドープ領域によって形成される端子５５、５６、左および右のゲート５０、５１、ならびにチャネル領域５８を備える。ドープ領域は、ダブルゲート型メモリセルをビット線または他の回路に接続してバイアス電圧を供給する端子５５、５６の役割を果たす。チャネル領域５８は、左および右のゲート５０、５１の下のチャネル領域のセグメントを分離するドープ領域がないことに留意すべきである、基板における端子５５と５６との間の連続したｐ型領域である。代表的な厚さが約９ｎｍである二酸化ケイ素等の頂部誘電体５２、電荷トラップ層５３、および代表的な厚さが約６ｎｍである二酸化ケイ素等の底部誘電体５４を含む電荷蓄積構造体が、ゲート５０、５１とｐ型基板におけるチャネル領域５８との間に形成される。電荷トラップ層５３は、厚さが約６ｎｍの窒化ケイ素等の材料層、または、選択されたセルについてトラップされた電荷を直列における他の位置の閾値電圧に実質的に影響を及ぼす領域内に伝えることのない他の構造体を備える。いくつかの実施形態において、ゲート５０、５１は、ｎ型またはｐ型のポリシリコンを備える。他の代表的なゲート材料としては、ＴｉＮ、Ｐｔ、および仕事関数の大きい他の金属および材料がある。蓄積位置はそれぞれ、１ビットまたは複数ビットのデータを記憶することができる。複数ビットは、例えばそれぞれの位置において、そのような位置についての複数のプログラム閾値レベルを確立することによって、記憶することができる。
【００２８】
図５は、図４に関して説明したものと同様のダブルゲート型メモリセルの概略記号を示し、ソースおよびドレインはそれぞれドープ領域端子５５、５６に対応し、制御ゲート１はゲート５０に対応し、制御ゲート２はゲート５１に対応する。
【００２９】
図６は、図４に関して説明したものと同様のダブルゲート型メモリセルにおける選択されたメモリ位置をプログラムするためのバイアス機構を示す。このバイアス機構によれば、ドープ領域端子５５、５６のうちの一方がアースされ、他方がアースされているかフローティングのままかのどちらかである一方で、基板５７をアースし、約１８ボルトのＶｇ１をゲート５０に印加し、約１０ボルトをゲート５１に印加することによって、ゲート５０の下の電荷蓄積構造体における電子記号６０によって表される位置において、ＦＮトンネル効果が引き起こされる。
【００３０】
図７Ａないし図７Ｄは、図４に関して説明したものと同様のダブルゲート型メモリセルにおけるデータを読み出すためのバイアス機構を示す。図７Ａおよび図７Ｂにおいて、ゲート電圧Ｖｇ１を受け取るゲート５０の下の電荷蓄積位置７０において記憶される、ダブルゲート型メモリセルの「ビット１」に対応するデータが、ソース側またはドレイン側のいずれか２ボルトを受け取るほうで読み出される。図７Ｃおよび図７Ｄにおいて、ゲート電圧Ｖｇ２を受け取るゲート５１の下の電荷蓄積位置７１において記憶される、ダブルゲート型メモリセルの「ビット２」に対応するデータが、ソース側またはドレイン側のいずれか２ボルトを受け取るほうで読み出される。
【００３１】
図７Ａは、端子５６が正の２ボルトが印加された状態のドレインの役割を果たし、端子５５がアースされた状態のソースの役割を果たす、蓄積位置７０における「ビット１」を読み出すためのバイアス機構を示す。ゲート５１に印加されたゲート電圧Ｖｇ２は、端子５５と５６との間のチャネル領域において反転７３を引き起こすのに十分高い。ゲート電圧Ｖｇ２によって引き起こされる反転７３は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置７０の近くの領域に接続する役割を果たす。ゲート５０に印加されるゲート電圧Ｖｇ１は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。実施態様の一例は、約２ボルトのゲート電圧Ｖｇ１を印加する。図７Ｂは、端子５６および端子５５についてのバイアスを反対にした状態の、蓄積位置７０における同じ「ビット１」の読み出しを示す。
【００３２】
図７Ｃは、端子５６が正の２ボルトが印加された状態のドレインの役割を果たし、端子５５がアースされた状態のソースの役割を果たす、蓄積位置７１における「ビット２」を読み出すためのバイアス機構を示す。ゲート５０に印加されたゲート電圧Ｖｇ１は、端子５５と５６との間のチャネル領域において反転７４を引き起こすのに十分高い。ゲート電圧Ｖｇ１によって引き起こされる反転７４は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置７１の近くの領域に接続する役割を果たす。ゲート５１に印加されるゲート電圧Ｖｇ２は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。実施態様の一例は、約２ボルトのゲート電圧Ｖｇ２を印加する。図７Ｄは、端子５６および端子５５についてのバイアスを反対にした状態の、蓄積位置７１における同じ「ビット２」の読み出しを示す。
【００３３】
図８および図９は、マルチゲート型セルにおいて制御ゲート当たり１ビットで動作し、図６のプログラムバイアス機構と組み合わせて用いるのに好適な、図４と同様のメモリセルにおいてデータを消去するための別のバイアス機構を示す。図８に示すように、制御ゲート５０の下の蓄積位置において「ビット１」を消去するための消去バイアス機構は、端子５５をアースして端子５６に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ１をゲート５０に、約１０ボルトのゲート電圧Ｖｇ２をゲート５１に印加することを含む。これによってゲート５１の下に反転領域７５が作り出され、ゲート５０の下の基板においてホットホール７６が引き起こされる。このようなホットホールは「ビット１」の蓄積位置に注入され、電子を移動させて、ゲート５０の下の蓄積位置についての閾値電圧を下げる。
【００３４】
図９に示すように、制御ゲート５０の下の蓄積位置における「ビット１」を消去するための他の消去バイアス機構は、端子５６をアースして端子５５に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ１をゲート５０に、約１０ボルトのゲート電圧Ｖｇ２をゲート５１に印加することを含む。これによってゲート５１の下に反転領域７７が作り出され、ゲート５０の下の基板においてホットホール７８が引き起こされる。このようなホットホールは「ビット１」の蓄積位置に注入され、電子を移動させて、ゲート５０の下の蓄積位置についての閾値電圧を下げる。いくつかの実施形態において、「ビット１」は、まず図８のバイアス機構を、次に図９のバイアス機構を適用することによって消去することができ、これは蓄積位置における電荷分布のバランスをとるのに役立つ場合がある。
【００３５】
図１０は、図４に示す実施形態を基板１００における単一の連続したチャネル領域の上のＮ個のゲートに拡張して、マルチゲート型メモリセルにおいて２つよりも多くのゲートがある一実施形態を示す。図１０におけるマルチゲート型セルは、基板１００への埋込拡散によって実施された第１の端子１０１および第２の端子１０２を含む。頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体１０７を備える電荷蓄積構造体の上に、複数の制御ゲート１０３−１〜１０３−Ｎがある。端子１０１と１０２との間の連続したチャネル領域において、基板の上に電荷トラップ層１０６内の電荷蓄積位置１０４−１〜１０４−Ｎがある。図に示すように、バイアス機構が、ゲート電圧Ｖｇ１〜ＶｇＮを制御ゲート１０３−１〜１０３−Ｎに、ソース電圧Ｖｓを端子１０１に、およびドレイン電圧Ｖｄを端子１０２に印加する。もちろん、ソース電圧とドレイン電圧とはそれぞれ端子１０２、１０１に反対に印加してもよい。
【００３６】
図１０に示す、単一のマルチゲート型メモリセルにおける制御ゲートの数Ｎは、個々の実施の必要に適合するよう選択してよい。例えば、一実施形態においてＮは８に等しい。他の実施形態において、Ｎは８より大きくても小さくてもよい。
【００３７】
図１１は、図１０に関して説明したものと同様のマルチゲート構造体の概略記号を示し、ソースおよびドレインはそれぞれ端子１０１、１０２に対応し、制御ゲート１はゲートゲート１０３−１に対応し、制御ゲートＮはゲート１０３−Ｎに対応する。
【００３８】
図１２は、図１０に関して説明したものと同様のマルチゲート型メモリセルにおける選択されたメモリ位置をプログラムするためのバイアス機構を示す。このバイアス機構によれば、端子１０１、１０２のうちの一方がアースされ、他方がアースされているかフローティングのままかのどちらかである一方で、基板１００をアースし、１８ボルトのＶｇ２をゲート１０３−２に印加し、約１０ボルトをゲート１０３−１および１０３−３〜１０３−Ｎに印加することによって、ゲート１０３−２の下の電荷蓄積構造体における電子記号１１０によって表される位置において、ＦＮトンネル効果が引き起こされる。
【００３９】
図１３は、端子１０２が正の２ボルトが印加された状態のドレインの役割を果たし、端子１０１がアースされた状態のソースの役割を果たす、蓄積位置１０４−５において「ビット５」を読み出すためのバイアス機構の一例を示す。ゲート電圧Ｖｇ１〜Ｖｇ４およびＶｇ６〜ＶｇＮは、端子１０１と１０２との間のチャネル領域において反転１２０、１２１を引き起こすのに十分高い。ゲート電圧Ｖｇ１〜Ｖｇ４およびＶｇ６〜ＶｇＮによって引き起こされる反転１２０、１２１は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置１０４−５の近くの領域に接続する役割を果たす。ゲート１０３−５に印加されるゲート電圧Ｖｇ５は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。図示の例において、約２ボルトのゲート電圧Ｖｇ５を印加する。
【００４０】
図１４および図１５は、マルチゲート型セルにおいて制御ゲート当たり１ビットで動作し、図１２のプログラムバイアス機構と組み合わせて用いるのに好適な、図１０と同様のメモリセルにおいてデータを消去するための別のバイアス機構を示す。図１４に示すように、制御ゲート１０３−３の下の蓄積位置において「ビット３」を消去するための消去バイアス機構は、端子１０１をアースして端子１０２に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ３をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ１〜Ｖｇ２およびＶｇ４〜ＶｇＮをゲート１０３−３に印加することを含む。これによってゲート１０３−１、１０３−２の下に反転領域１２５が、ゲート１０３−４〜１０３−Ｎの下に反転領域１２６が作り出され、ゲート１０３−３の下の基板においてホットホール１３０が引き起こされる。このようなホットホールは「ビット３」の蓄積位置に注入され、電子を移動させて、ゲート１０３−３の下の蓄積位置についての閾値電圧を下げる。
【００４１】
図１５に示すように、制御ゲート１０３−３の下の蓄積位置において「ビット３」を消去するための別の消去バイアス機構は、端子１０２をアースして端子１０１に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ３をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ１〜Ｖｇ２およびＶｇ４〜ＶｇＮをゲート１０３−３に印加することを含む。これによってゲート１０３−１、１０３−２の下に反転領域１２７が、ゲート１０３−４〜１０３−Ｎの下に反転領域１２８が作り出され、ゲート１０３−３の下の基板においてホットホール１３１が引き起こされる。このようなホットホールは「ビット３」の蓄積位置に注入され、電子を移動させて、ゲート１０３−３の下の蓄積位置についての閾値電圧を下げる。
【００４２】
いくつかの実施形態において、「ビット３」または他の選択されたビットは、まず図１４のバイアス機構を、次に図１５のバイアス機構を適用することによって消去することができ、これは蓄積位置における電荷分布のバランスをとるのに役立つ場合がある。
【００４３】
図１６は、図１４および図１５のバイアス機構とともに用いるのに好適な消去手続きを示す。この手続きは、それぞれのビット位置を別個にバイアスしてそのようなビット位置の近傍にホットホールを引き起こすのに必要である。手続きは、図１０に示すメモリセル等のメモリセルにおけるデータすべてを消去するコマンドで開始する（ブロック２５０）。手続きにおける一段階は、指数ｉ＝１を設定することを含む（ブロック２５１）。ただし指数ｉはメモリセル内のゲート番号１ないしＮに対応する。現在のビットについてバイアス機構が適用される（ブロック２５２）。適用されるバイアス機構は、図１４の機構、図１５の機構、または他のバイアス機構であってもよい。次に手続きは、指数ｉ＝Ｎかどうかを調べることによって、セルにおけるすべてのビット位置が消去されたかどうかを判定する（ブロック２５３）。指数ｉがＮでない場合には、プロセスはブロック２５４に進み、指数ｉをインクリメントして、ブロック２５１においてセルにおける次のビット位置にバイアス機構を適用する。指数ｉがＮである場合には、本例においては消去ベリファイ（verify）手続きが実行される（ブロック２５５）。次にプロセスは、消去ベリファイ手続きでメモリセルがパスしたかどうかを調べる（ブロック２５６）。パスしなかった場合には、本実施形態においては手続きはブロック２５１において最初からやり直す。セルが消去ベリファイにパスした場合には、手続きは完了する（ブロック２５７）。他の実施形態は、同じ１組のビット線を共用する１組のセル等の複数のセルを並行して消去する手続きを含む。手続きの実施形態は、ブロック２５２の後で指数ｉをインクリメントする前にベリファイを行い、ベリファイにパスしない場合にはブロック２５２を再試行することによって、それぞれのビット位置について消去ベリファイおよび再試行プロセスを適用してもよい。
【００４４】
図１７は、枠１５０、１５１で表す、ソースおよびドレインのバイアス電圧を、半導体本体の、セルの直列のゲートにおける第１のゲート１０３−１および最後のゲート１０３−Ｎの近くの端子位置に伝える回路を有する、図１０と同様のマルチゲート型メモリセルの一実施形態を示す。回路１５０、１５１は、多くの方法で実施することができる。例えば、電圧を供給する導体に接触する図１０の端子１０１、１０２のようなドープ領域端子を用いる。端子１０１、１０２は、金属層または集積回路のその他の層において、図示しない相互接続された構造体が配置されて端子との接触を確立する、局所的な（local）接点として実施できる。または、端子１０１、１０２は、一列のマルチゲート型メモリセルによって共用され、その列に沿ったどこに対しても電圧を供給する回路に接続された、導電ライン（conductive lines）として実施できる。
【００４５】
図１８は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路の別の実施形態を示す。本実施形態において、ゲート２０１、端子位置２０２におけるドープ領域、および端子位置２０３におけるドープ領域を備える第１の選択ゲートトランジスタと、ゲート２０９、端子位置２０５におけるドープ領域、および端子位置２０６におけるドープ領域を備える第２の選択ゲートトランジスタとが含まれている。端子位置２０２、２０６におけるドープ領域は、バイアス電圧をそれぞれの端子に送るグローバルビット線またはその他のビット線構造体に接続される。ゲート２０１、２０９に印加された制御電圧ＳＬＧ１、ＳＬＧ２に応答して、バイアス電圧は、端子位置２０３、２０５におけるドープ領域に接続される。端子２０２と２０３との間のチャネル領域の上には、二酸化ケイ素の単層等のゲート誘電体２０７がある。同様に、端子２０５と２０６との間のチャネル領域の上には、ゲート誘電体２０８がある。
【００４６】
図１９は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路の別の実施形態を示す。本実施形態において、第１の選択ゲート２１０および第２の選択ゲート２１１は、それぞれ半導体本体およびゲート誘電体２１４、２１５の上で実施される。第１および第２の選択ゲート２１０、２１１はそれぞれ、端子位置２１２と２１３との間の、直列のゲートおよびマルチゲート型メモリセルにおける電荷蓄積位置の下の連続したチャネル領域の両端に配置されている。図１９は、端子位置２０３、２０５におけるドープ領域をなくしている点で図１８の実施形態と異なる。第１の選択ゲート２１０および第２の選択ゲート２１１の下に反転領域を引き起こすことによって、端子位置２１２、２１３を介してバイアス電圧が印加され、反転領域によって、端子２１２、２１３からマルチゲート型メモリセルにおける電荷蓄積位置の下の連続したチャネル領域に電圧が伝えられる。
【００４７】
図２０は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路のさらに別の実施形態を示す。図２０の実施形態は、頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体層１０７を含む電荷蓄積構造体が第１の選択ゲート２２０および第２の選択ゲート２２１を覆って延びているので、図１９のものとは異なる。
【００４８】
図２１は、ソースおよびドレインのバイアス電圧を半導体本体における端子位置に伝える回路のさらに別の実施形態を示す。図２１の実施形態は、頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体層１０７を含む電荷蓄積構造体がドープ領域端子１０１、１０２を覆って延びているので、図１０のものとは異なる。
【００４９】
図２２および図２３は、１つおきのゲートのみが蓄積位置の上にあってデータを読み出し書き込むための制御ゲートの役割を果たす、マルチゲート型メモリセルの実施形態を示す。図示の実施形態において、それぞれの制御ゲート同士の間で選択ゲートが実施される。図２２および図２３に示すもののような実施形態においては、マルチゲート型セルの直列のゲートに含まれるゲートの数が奇数であることが好ましい場合がある。したがって、直列における最後のゲートはゲート番号「Ｎ＋１」であると考えることができる。図２２の実施形態において、偶数番目のゲートはデータ記憶用の制御ゲートの役割を果たす。電荷蓄積構造体は、すべてのゲート同士の間で連続していてもよく、図に示すように分割して、データ記憶用の制御ゲートの下のみにあるようにしてもよい。したがって、ゲート１７３−２、１７３−４、１７３−６、・・・１７３−Ｎは電荷蓄積位置１８４−２、１８４−４、１８４−６、・・・１８４−Ｎの上にあり、ゲート１７４−１、１７４−３、１７４−５、・・・１７４−Ｎ＋１は、マルチゲート型メモリセルのプログラムおよび読出しを制御するための反転領域を引き起こす選択ゲートとして用いられる。
【００５０】
図２３の実施形態において、奇数番目のゲートはデータ記憶用の制御ゲートの役割を果たす。電荷蓄積構造体は、すべてのゲート同士の間で連続していてもよく、図に示すように分割して、データ記憶用の制御ゲートの下のみにあるようにしてもよい。したがって、ゲート１７３−１、１７３−３、１７３−５、・・・１７３−Ｎ＋１は電荷蓄積位置１８４−１、１８４−３、１８４−５、・・・１８４−Ｎ＋１の上にあり、ゲート１７４−２、１７４−４、１７４−６、・・・１７４−Ｎは、マルチゲート型メモリセルのプログラムおよび読出しを制御するための反転領域を引き起こす選択ゲートとして用いられる。
【００５１】
図２４Ａないし図２４Ｆは、図１０のものと同様のマルチゲート型メモリセルの製造の一方法を示す。図２４Ａに示すように、工程は、ｐ型シリコン基板またはその他の半導体基板等の半導体基板３００を設けることで開始する。本発明の実施形態において、基板３００はいわゆるトリプルウェル技法を用いて隔離され、半導体基板３００はｎ型領域に埋め込んだｐ型領域を備え、そのｎ型領域が今度は別のｐ型領域に埋め込まれている。基板の、その上にマルチゲート型メモリセルが実施される区域において、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３が形成される。このような層は、熱酸化膜成長（thermal oxide growth）、ＣＶＤ（chemical vapor deposition）、プラズマＣＶＤ、高密度プラズマＣＶＤ、原子層堆積（atomic layer deposition）、ならびにその他既知のおよび新興の技術を含む、当該技術分野において既知のさまざまな技法を用いて形成してもよい。
【００５２】
図２４Ｂに示すように、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３の形成後、基板上の、マルチゲート型メモリセルが実施される区域を覆って、ポリシリコンまたはその他導電性ゲート材料の層３０４を堆積させる。ポリシリコンは、さまざまな既知の技術を用いて堆積させてもよい。
【００５３】
図２４Ｃに示すように、ポリシリコン層３０４はあるパターンにエッチングされて、ゲート電極３０４ｘを形成する。いくつかの実施形態において、ゲート電極はワード線構造体によって実施され、これらのワード線構造体は、互いに平行な線になって、セルが実施される区域を横切って図の紙面と垂直な方向に延びる。
【００５４】
図２４Ｄに示すように、次の段階で、側壁を含む複数のゲート電極３０４ｘが、二酸化ケイ素、窒化ケイ素、またはその他の絶縁材料等の誘電材料でできた隔離層３０５で覆われる。誘電材料でできた層３０５は、ゲート電極３０４ｘの側壁を覆って、ゲート電極３０４ｘを、間隙を満たす隣接するゲートから隔離する。ゲート電極の側壁上の隔離層３０５の厚さは、一実施形態において１００ｎｍよりも薄い。最小フィーチャサイズＦを有する実施形態においては、厚さは好ましくは０．１Ｆよりも薄い。一般に、隔離層の厚さはこの状況においてできるだけ薄く、実質的にゲート電極３０４ｘの長さよりも小さい。
【００５５】
図２４Ｅに示すように、第２のポリシリコン堆積が行われてゲート電極３０４ｘ同士の間にゲート電極３０６ｘを形成する。第２のポリシリコン堆積は、間隙を効果的に（effectively）満たすＣＶＤまたはその他の技法を用いて実施してもよい。図示のように、ゲート電極３０６ｘの高さはゲート電極３０４ｘと同じである。他の実施形態において、電極同士は同じ高さでなくてもよい。いくつかの実施形態において、他の平坦化技法として化学的機械的研磨技法を用いてもよい。
【００５６】
ゲート電極３０４ｘ、３０６ｘは、当該技術分野において既知のように、導電率を改善するためにケイ化物または金属でできた頂層を含んでもよい。
【００５７】
最後に、図２４Ｆに示すように、底部酸化物層３０１、電荷トラップ層３０２、頂部酸化物層３０３、およびポリシリコン層を含む電荷蓄積構造体がパターニングおよびエッチングされて、基板３００基板内の注入領域を露出し、端子位置にｎ型不純物が注入されて、ソース端子３０７およびドレイン端子３０８を形成する。図２４Ａないし図２４Ｆの工程段階の結果、図１０に示すものと同様のマルチゲート型メモリセルが実施される。本質的に同じ一連の段階を適用して、そのようなメモリセルのアレイを実施することができる。同様に、当該技術分野において既知の技法を用いて、この構造体に対する変形を容易に実施することができる。
【００５８】
図２５は、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３がメモリセル上のソース端子３１７およびドレイン端子３１８用の注入領域において除去されない、工程の一実施形態の一段階を示す。したがって、注入手続きは、図２４Ｆの段階の代替として変更され、注入が、電荷トラップ構造体を実施するのに用いられる材料の層を貫いて行われるようになっている。
【００５９】
図２６Ａないし図２６Ｄは、図２２と同様のマルチゲート型メモリセルの製造の一方法を示す。前のものと同様に、工程は、図２４Ａおよび図２４Ｂに示すように、半導体基板３００を設けることで開始する。基板の、その上にマルチゲート型メモリセルが実施される区域において、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３が形成される。図２６Ａは、図２２に示す、メモリセルにおける偶数番号のついたゲートの下に蓄積位置を有するメモリセルを実施する工程における、次の段階を示す。図２６Ａないし図２６Ｄの工程において、図２４Ｂの構造体がパターニングされ、図２４Ｃにおいてなされているように頂部酸化物層３０３のところで停止せずにエッチングされる。より正確には、エッチングは、電荷蓄積位置を作成するのに用いる材料層（３０１、３０２、３０３）を貫いて進み基板３００に達し、ポリシリコンの制御ゲートの下の電荷蓄積位置を含む多層スタック３５１〜３５６を残す。図２６Ｂに示す段階において、二酸化ケイ素等の絶縁体層３４０が形成され、多層スタック３５１〜３５６を隔離し空間３４１〜３４７にゲート誘電体を設ける。図２６Ｃに示す段階は、空間３４１〜３４７をポリシリコンで満たすことを含む。図２６Ｄに示す段階において、端子位置においてソースおよびドレインの注入３４９、３５０が行われ、メモリセルを完成する。
【００６０】
図２７は、本発明の一実施形態による集積回路の概略ブロック図である。集積回路４５０は、半導体基板上の、マルチゲート型の、局所的な電荷をトラップするメモリセルを用いて実施されるメモリアレイ４００を含む。行デコーダ４０１が、複数のワード線４０２とマルチゲート型メモリセルの選択ゲート線とに接続され、メモリアレイ４００における行に沿って配列されている。列デコーダ４０３が、メモリアレイ４００における列に沿って配列された、ソース電圧およびドレイン電圧を送りアレイ４００におけるマルチゲート型メモリセルからデータを読み出すための複数のビット線４０４に接続される。列デコーダ４０３および行デコーダ４０１には、バス４０５上でアドレスが供給される。列デコーダ４０３には、データバス４０７を介してブロック４０６におけるセンスアンプおよびデータイン（data-in）構造体が接続される。データイン線４１１を介して集積回路４５０上の入出力ポートから、もしくは集積回路４５０の内部または外部の他のデータソースから、データがブロック４０６におけるデータイン構造体に提供される。データアウト線４１２を介してブロック４０６におけるセンスアンプから、集積回路４５０上の入出力ポートに、もしくは集積回路４５０の内部または外部の他のデータ出力先（destinations）に、データが提供される。
【００６１】
本例においてバイアス機構のステートマシン４０９を用いて実施されるコントローラが、読出し、プログラム、消去、消去ベリファイ、およびプログラムベリファイの電圧等、バイアス機構供給電圧４０８の印加を制御する。当該技術分野において既知のように、コントローラは、専用論理回路を用いて実施してもよい。他の実施形態において、コントローラは、同じ集積回路上で実施してもよい汎用プロセッサを備え、このプロセッサは、デバイスの動作を制御するコンピュータプログラムを実行する。さらに他の実施形態において、専用論理回路と汎用プロセッサとの組合せを利用してコントローラを実施してもよい。
【００６２】
図２８は、２つの制御ゲート５０１、５０２を有するセルについて、それぞれの制御ゲートの下に２つのデータ蓄積位置がある一実施形態を示す。図示のセルは、メモリセルのソースおよびドレインの役割を果たすｎ型端子５０３およびｎ型端子５０４を有する半導体基板５００を備える。４ビットの電荷蓄積位置を示し、ビット１−１およびビット１−２は制御ゲート５０１の下にあり、ビット２−１およびビット２−２は制御ゲート５０２の下にある。ゲート５０１、５０２にはそれぞれバイアス電圧Ｖｇ１、Ｖｇ２が印加される。いくつかの実施形態において、メモリセルにおけるそれぞれのゲートの下の２つの蓄積位置のそれぞれには、１つよりも多くのビットを記憶することができる。どちらの端子がこのメモリセルのソースの役割を果たしており、どちらの端子がドレインの役割を果たしているかによって、端子５０３、５０４のうちの一方にはバイアス電圧Ｖｓが印加され、端子５０４、５０３の他方にはバイアス電圧Ｖｄが印加される。基板５００にはバイアス電圧Ｖｂが印加される。バイアス機構は、電荷蓄積位置におけるデータのプログラム、消去、および読出しに適用される。
【００６３】
図２９および図３０は、特定のゲートの下の蓄積位置を消去するための他のバイアス機構を示す。図２９のバイアス機構において、本例において約８ボルトの正のゲート電圧Ｖｇ１をゲート５０１に印加し、約０Ｖをゲート５０２に印加し、約−１０ボルトをソース端子５０３、ドレイン端子５０４、および基板５００のそれぞれに印加することによって、基板５００とゲート５０１の下の電荷蓄積位置との間で、ファウラー−ノルトハイム（ＦＮ）トンネル効果（記号５０５で示す）が引き起こされる。このＦＮトンネル効果によってセルの閾値電圧が上がり、高閾値消去状態が確立される。図３０のバイアス機構において、ソース端子５０３およびドレイン端子５０４をそれぞれ浮遊させる一方で、本例において約−８ボルトの負のゲート電圧Ｖｇ１をゲート５０１に印加し、約０Ｖをゲート５０２に印加し、正の約１０ボルトを基板５００に印加することによって、ゲート５０１とゲート５０１の下の電荷蓄積位置との間でＦＮトンネル効果（記号５０６で示す）が引き起こされる。このＦＮトンネル効果によってセルの閾値電圧が上がり、高閾値消去状態が確立される。
【００６４】
図２９および図３０のもののような消去バイアス機構と組み合わせて用いるのに好適な、メモリセルにおけるそれぞれのゲートの下の２つの電荷蓄積位置をプログラムするためのバイアス機構を、ホット正孔注入に基づいて図３１ないし図３４に示す。図３１に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット１−１をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝−５ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝＋５ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１０を引き起こす。また、端子５０３の役割を果たすｎ＋注入領域に隣接するチャネル領域において引き起こされるホットホールは、記号５１１で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット１−１についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６５】
図３２に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット１−２をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝−５ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋５ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１２を引き起こす。また、反転領域５１２に隣接するチャネル領域において引き起こされるホットホールは、記号５１３で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット１−２についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６６】
図３３に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット２−１をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝−５ボルトを受け取り、端子５０３はＶｓ＝＋５ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１４を引き起こす。また、反転領域５１４に隣接するチャネル領域において引き起こされるホットホールは、記号５１５で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット２−１についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６７】
図３４に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット２−２をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝−５ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋５ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１６を引き起こす。また、端子５０４の役割を果たすｎ＋注入領域に隣接するチャネル領域において引き起こされるホットホールは、記号５１７で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット２−２についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６８】
図２９および図３０のもののような消去バイアス機構および図３１ないし図３４のもののようなプログラムバイアス機構と組み合わせて用いるのに好適な、メモリセルにおけるそれぞれのゲートの下の２つの電荷蓄積位置を読み出すためのバイアス機構を、図３５ないし図３８に示す。図３５に示すように、図示のもののような反転（reverse）読出しバイアス機構を用いてビット１−１を読み出すことができ、この場合、ゲート５０１はＶｇ１＝２ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋２ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１０を引き起こす。この反転読出しバイアス機構についてのメモリセルの閾値は、ビット１−１の位置に蓄積される電荷によって決まる。ビット１−１における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット１−１における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００６９】
図３６に示すように、図示のもののような反転読出しバイアス機構を用いてビット１−２を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋２ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝＋２ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１２を引き起こす。ビット１−２における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット１−２における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７０】
図３７に示すように、図示のもののような反転読出しバイアス機構を用いてビット２−１を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝＋２ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋２ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０２の下で反転５１４を引き起こす。ビット２−１における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット２−１における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７１】
図３８に示すように、図示のもののような反転読出しバイアス機構を用いてビット２−２を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝＋２ボルトを受け取り、端子５０３はＶｓ＝＋２ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１６を引き起こす。ビット２−２における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット２−２における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７２】
２つのゲートとそれぞれのゲートに関連する２つの蓄積位置とを有する図２８のセル構造体は、Ｎ個のゲートを有する図３９に示す一実施形態に拡張される。ただしＮは２よりも大きい。図３９のマルチゲート型メモリセルは、ｐ型不純物を有する半導体本体６００において形成される。ｎ型端子６０１、６０２は、マルチゲート型メモリセルのソースおよびドレインの役割を果たす。端子６０１と６０２との間の連続したチャネル領域の上に、頂部誘電体６０５、電荷トラップ誘電体６０６、および底部誘電体６０７を備える電荷蓄積構造体がある。電荷蓄積構造体およびチャネル領域の上に、制御ゲート６０３−１〜６０３−Ｎがある。図示の実施形態によれば、制御ゲート６０３−１〜６０３−Ｎのそれぞれに関連して電荷蓄積位置が２つある。したがって図示のように、ゲート６０３−１には電荷蓄積位置６０４−１−１、６０４−１−２が関連する。ゲート６０３−２には、電荷蓄積位置６０４−２−１、６０４−２−２が関連する。ゲート６０３−３には、電荷蓄積位置６０４−３−１、６０４−３−２が関連する。ゲート６０３−４には、電荷蓄積位置６０４−４−１、６０４−４−２が関連する。ゲート６０３−５には、電荷蓄積位置６０４−５−１、６０４−５−２が関連する。ゲート６０３−６には、電荷蓄積位置６０４−６−１、６０４６−２が関連する。ゲート６０３−（Ｎ−１）には、電荷蓄積位置６０４−（Ｎ−１）−１、６０４−（Ｎ−１）−２が関連する。ゲート６０３−Ｎには、電荷蓄積位置６０４−Ｎ−１、６０４−Ｎ−２が関連する。メモリセルに関連する回路は、電荷蓄積位置において記憶されるデータのプログラム、消去、および読出しのためのバイアス電圧を印加する。バイアス電圧は、それぞれ制御ゲート６０３−１〜６０３−ＮにおけるＶｇ１〜ＶｇＮを含む。バイアス電圧は、端子６０１に印加されるＶｓおよび端子６０２に印加されるＶｄを含む。最後にバイアス電圧は、半導体本体６００に印加されるＶｂを含む。半導体本体６００は、上述のように、いくつかの実施形態においてより大きな半導体基板における隔離領域を備える。
【００７３】
図３９のメモリセルの消去、プログラム、および読出しのための代表的なバイアス機構を、図４０ないし図４５に関して説明する。
【００７４】
図４０および図４１に、他の消去バイアス機構を示す。図４０において、マルチゲート型メモリセルにおける選択されたゲートの下の電荷蓄積位置を消去するために、正のゲート電圧のＦＮトンネル効果のバイアス機構を用いる。したがって、図４０に示すバイアス機構によれば、約＋８ボルトのＶｇ１、Ｖｇ３、Ｖｇ４、Ｖｇ６、Ｖｇ（Ｎ−１）、ＶｇＮ、約０ボルトのＶｇ２、Ｖｇ５、および約−１０ボルトのＶｓ、Ｖｄ、Ｖｂを印加することによって、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎが消去される。このバイアス機構は、基板から、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎの下の記号６１０−１、６１０−３、６１０−４、６１０−６、６１０−（Ｎ−１）、６１０−Ｎで示す電荷蓄積構造体への、電子トンネル効果を引き起こす。この電子トンネル効果によって、それぞれの選択されたゲートに関連する両方の蓄積位置について、閾値電圧が目標消去閾値状態まで上がる。選択されないゲート６０３−２、６０３−５は約０ボルトのゲート電圧を受け取る。これは、選択されないメモリセルにおいてあらかじめ確立された閾値状態を著しく乱すのに十分な電子のトンネル効果を引き起こすには、不十分である。
【００７５】
図４１は、図４０のバイアス機構の代替として、負のゲート電圧のＦＮトンネル効果のバイアス機構を示す。図４０に示すバイアス機構によれば、約−８ボルトのＶｇ１、Ｖｇ３、Ｖｇ４、Ｖｇ６、Ｖｇ（Ｎ−１）、ＶｇＮ、約０ボルトのＶｇ２、Ｖｇ５、および約−１０ボルトのＶｓ、Ｖｄ、Ｖｂを印加することによって、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎが消去される。このバイアス機構は、選択された制御ゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎから、６１０−１、６１０−３、６１０−４、６１０−６、６１０−（Ｎ−１）、６１０−Ｎで示す電荷蓄積構造体への、電子トンネル効果を引き起こす。この電子トンネル効果によって、それぞれの選択されたゲートに関連する両方の蓄積位置について、閾値電圧が目標消去閾値状態まで上がる。選択されないゲート６０３−２、６０３−５は約０ボルトのゲート電圧を受け取る。これは、選択されないメモリセルにおいてあらかじめ確立された閾値状態を著しく乱すのに十分な電子のトンネル効果を引き起こすには、不十分である。
【００７６】
図４２および図４３は、図３９のメモリセルについての、バンド間トンネル効果によって引き起こされるホット正孔注入による、左側および右側のプログラムを示す。左側の蓄積位置、例えばゲート６０３−５の下の蓄積位置６０４−５−１、をプログラムするには、図４２に示すバイアス機構が用いられる。図４２のバイアス機構によれば、選択されないゲート６０３−１〜６０３−４および６０３−６〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−５は約−５ボルトのＶｇ５を受け取る。端子６０１は約＋５ボルトに等しいＶｓを受け取り、端子６０２は約０ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６１５、６１６が引き起こされ、それによって端子６０１、６０２がゲート６０３−５の下のチャネル領域に接続される。記号６１７で示す、バンド間トンネル効果によって引き起こされるホットホールは、反転領域６１５の、制御ゲート６０３−５の下の縁において引き起こされ、電荷蓄積位置６０４−５−１に注入される。これは、選択されたゲート６０３−５に関連する左側の蓄積位置の閾値電圧を目標プログラム状態まで下げるのに十分である。
【００７７】
図４３は、選択されたゲートに関連する右側の蓄積位置をプログラムするためのバイアス機構を示す。右側の蓄積位置、例えばゲート６０３−３の下の蓄積位置６０４−３−２、をプログラムするには、図４３に示すバイアス機構が用いられる。図４３のバイアス機構によれば、選択されないゲート６０３−１、６０３−２および６０３−４〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−３は約−５ボルトのＶｇ５を受け取る。端子６０１は約０ボルトに等しいＶｓを受け取り、端子６０２は約＋５ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６２５、６２６が引き起こされ、それによって端子６０１、６０２がゲート６０３−３の下のチャネル領域に接続される。記号６２７で示す、バンド間トンネル効果によって引き起こされるホットホールは、反転領域６２６の、制御ゲート６０３−３の下の縁において引き起こされ、電荷蓄積位置６０４−３−２に注入される。これは、選択されたゲート６０３−３に関連する右側の蓄積位置の閾値電圧を目標プログラム状態まで下げるのに十分である。
【００７８】
図４４および図４５は、図３９のメモリセルについての左側および右側の反転読出しバイアス機構を示す。左側の蓄積位置、例えばゲート６０３−５の下の蓄積位置６０４−５−１、を読み出すのに、図４４に示すバイアス機構が用いられる。図４４のバイアス機構によれば、選択されないゲート６０３−１〜６０３−４および６０３−６〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−５は約＋２ボルトのＶｇ５を受け取る。端子６０１は約０ボルトに等しいＶｓを受け取り、端子６０２は約＋２ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６３５、６３６が引き起こされ、それによって端子６０１、６０２がゲート６０３−５の下のチャネル領域に接続される。電荷蓄積位置６０４−５−１が高閾値状態を有する（消去される）場合には、端子６０１と６０２との間の電流の流れは阻止される。または、電荷蓄積位置６０４−５−１が低閾値状態を有する（プログラムされる）場合には、端子６０１と６０２との間で電流が流れる。この電流の流れを検出して、電荷蓄積位置６０４−５−１において記憶されているデータを表示する（indicate）ことができる。
【００７９】
左側の蓄積位置、例えばゲート６０３−３の下の蓄積位置６０４−３−２、を読み出すのに、図４５に示すバイアス機構が用いられる。図４５のバイアス機構によれば、選択されないゲート６０３−１、６０３−２および６０３−４〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−３は約＋２ボルトのＶｇ５を受け取る。端子６０１は約＋２ボルトに等しいＶｓを受け取り、端子６０２は約０ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６４５、６４６が引き起こされ、それによって端子６０１、６０２がゲート６０３−３の下のチャネル領域に接続される。電荷蓄積位置６０４−３−２が高閾値状態を有する（消去される）場合には、端子６０１と６０２との間の電流の流れは阻止される。または、電荷蓄積位置６０４−３−２が低閾値状態を有する（プログラムされる）場合には、端子６０１と６０２との間で電流が流れる。この電流の流れを検出して、電荷蓄積位置６０４−３−２において記憶されているデータを表示することができる。
【００８０】
図４６ないし図５２は、図１１に示すマルチゲート型セルについての記号を用いて、本明細書において説明するマルチゲート型メモリセルについてのアレイレイアウトの代表的な実施形態を概略的に示す。図示のアレイレイアウトは、セル当たり１ビットの（single bit per cell）実施形態およびセル当たり複数ビットの（multiple bits per cell）実施形態とともに用いることができ、上でより詳細に説明した、それぞれの制御ゲートに関連するそれぞれの蓄積位置において１つよりも多くのビットが記憶される実施形態もこれに含まれる。
【００８１】
図４６は、第１のレイアウトの実施形態を示す。図４６において、図１８に示す構造体を有するマルチゲート型メモリセル７００〜７０６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに並行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの一方を選択ゲート７１０〜７１６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の底部端子に送るよう配列されている。選択ゲート７１０〜７１６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。また、ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの他方を選択ゲート７２０〜７２６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の頂部端子に送るよう配列されている。選択ゲート７２０〜７２６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア（contact vias）７１８、７２８等のコンタクトバイアを用いて、選択ゲート７１０〜７１６または７２０〜７２６のソース端子またはドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７０６は、選択ゲート７１６、７２６を介してそれぞれビット線ＢＬＮ＋３、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７０５は、選択ゲート７１５、７２５を介してそれぞれビット線ＢＬＮ＋１、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７０４は、選択ゲート７１４、７２４を介してそれぞれビット線ＢＬＮ＋１、ＢＬＮに接続される。マルチゲート型メモリセル７０３は、選択ゲート７１３、７２３を介してそれぞれビット線ＢＬＮ−１、ＢＬＮに接続される。マルチゲート型メモリセル７０２は、選択ゲート７１２、７２２を介してそれぞれビット線ＢＬＮ−１、ＢＬＮ−２に接続される。マルチゲート型メモリセル７０１は、選択ゲート７１１、７２１を介してそれぞれビット線ＢＬＮ−３、ＢＬＮ−２に接続される。マルチゲート型メモリセル７００は、選択ゲート７１０、７２０を介してそれぞれビット線ＢＬＮ−３、ＢＬＮ−４（図示せず）に接続される。図４６の実施形態において、マルチゲート型メモリセルは互いに平行に配列されており、アレイにおける単一のマルチゲート型メモリセルのビット線への接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。
【００８２】
図４７は、別のレイアウトの実施形態を示す。図４７において、図１８に示す構造体を有するマルチゲート型メモリセル７００〜７０６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに並行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｄを選択ゲート７２０〜７２６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の頂部端子に送るよう配列されている。また、埋め込んだ（buried）ドープ領域でまたは金属層で実施される水平なソース線７１９は、バイアス電圧Ｖｓを選択ゲート７１０〜７１６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の底部端子に送るよう配列されている。選択ゲート７１０〜７１６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７２８等のコンタクトバイアを用いて、選択ゲート７２０〜７２６のドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７０６は、選択ゲート７１６、７２６を介してそれぞれビット線ＢＬＮ＋３およびソース線７１９に接続される。マルチゲート型メモリセル７０５は、選択ゲート７２５を介してそれぞれビット線ＢＬＮ＋２およびソース線７１９に接続される。マルチゲート型メモリセル７０４は、選択ゲート７２４を介してそれぞれビット線ＢＬＮ＋１およびソース線７１９に接続される。マルチゲート型メモリセル７０３は、選択ゲート７２３を介してそれぞれビット線ＢＬＮおよびソース線７１９に接続される。マルチゲート型メモリセル７０２は、選択ゲート７２２を介してそれぞれビット線ＢＬＮ−１およびソース線７１９に接続される。マルチゲート型メモリセル７０１は、選択ゲート７２１を介してそれぞれビット線ＢＬＮ−２およびソース線７１９に接続される。マルチゲート型メモリセル７００は、選択ゲート７２０を介してそれぞれビット線ＢＬＮ−３およびソース線７１９に接続される。図４７の実施形態において、セクタにおける互いに平行なセルすべてのソース同士は一緒に接続され、ビット線の方向に直交する水平なソース線に接続される。それぞれのマルチゲート型メモリセルのドレインは単一のビット線に接続され、このビット線は隣接するビット線とは共用（shared）されていない。
【００８３】
図４８は、図４６のレイアウトと同様の別のレイアウトの実施形態を示す。図４８の実施形態において、選択ゲート７２０〜７２６および７１０〜７１６は、それによって一度にマルチゲート型メモリセルを１つだけビット線に接続することができる、復合（decoding：デコード）機能を提供するよう配列されている。特に、選択ゲート７２１、７２３、７２５のゲート端子は制御信号ＳＬＧ１に接続され、選択ゲート７２０、７２２、７２４、７２６のゲートは制御信号ＳＬＧ２に接続される。同様に、選択ゲート７１１、７１３、７１５のゲート端子は制御信号ＳＬＧ４に接続され、選択ゲート７１０、７１２、７１４、７１６のゲートは制御信号ＳＬＧ３に接続される。その他の点では、この機構は図４６において説明したものと同様である。図４８の実施形態において、単一のマルチゲート型メモリセルへのビット線の接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。選択ゲートは、上記隣接する互いに平行なセル同士が共用ビット線に同時に接続されないよう制御される。
【００８４】
図４９は、第３の他のレイアウトの実施形態を示す。図４９において、図２０に示す構造体を有するマルチゲート型メモリセル７４０〜７４６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに平行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの一方をマルチゲート型メモリセル７４０〜７４６の頂部端子のそれぞれに送るよう配列されている。マルチゲート型メモリセルにおける頂部制御ゲート７５０〜７５６は、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。また、ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの他方をマルチゲート型メモリセル７４０〜７４６の底部端子に送るよう配列されている。底部制御ゲート７６０〜７６６は、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７４８、７４９等のコンタクトバイアを用いて、選択ゲート７１０〜７１６または７２０〜７２６のソース端子またはドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７４６は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋３、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７４５は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７４４は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１、ＢＬＮに接続される。マルチゲート型メモリセル７４３は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１、ＢＬＮに接続される。マルチゲート型メモリセル７４２は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１、ＢＬＮ−２に接続される。マルチゲート型メモリセル７４１は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３、ＢＬＮ−２に接続される。マルチゲート型メモリセル７４０は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３、ＢＬＮ−４（図示せず）に接続される。それぞれのセルにおける頂部および底部制御ゲートは、低閾値状態において底部制御ゲートと関連する蓄積位置を維持するよう動作され、図４６のアレイの実施形態における選択ゲート７１０〜７１６および７２０〜７２６のような選択ゲートの代わりに用いることができるようになっている。図４９の実施形態において、マルチゲート型メモリセルは互いに平行に配列されており、アレイにおける単一のマルチゲート型メモリセルのビット線への接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。
【００８５】
図５０は、第４の他のレイアウトの実施形態を示す。図５０において、図２０に示す構造体を有するマルチゲート型メモリセル７４０〜７４６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。ワード線は、マルチゲート型メモリセルにおける対応するゲートに平行してバイアス電圧Ｖｇ１〜ＶｇＮを送るように配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｄをそれぞれマルチゲート型メモリセル７４０〜７４６の頂部端子に送るよう配列されている。マルチゲート型メモリセルにおける頂部制御ゲート７５０〜７５６は、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。また、埋め込んだドープ領域でまたは金属層で実施される水平なソース線７６９は、バイアス電圧Ｖｓをマルチゲート型メモリセル７４０〜７４６の底部端子に送るよう配列されている。底部制御ゲート７６０〜７６６は、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７５８等のコンタクトバイアを用いて、マルチゲート型メモリセルのドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７４６は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋３およびソース線７６９に接続される。マルチゲート型メモリセル７４５は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋２およびソース線７６９に接続される。マルチゲート型メモリセル７４４は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１およびソース線７６９に接続される。マルチゲート型メモリセル７４３は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮおよびソース線７６９に接続される。マルチゲート型メモリセル７４２は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１およびソース線７６９に接続される。マルチゲート型メモリセル７４１は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−２およびソース線７６９に接続される。マルチゲート型メモリセル７４０は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３およびソース線７６９に接続される。それぞれのセルにおける頂部および底部制御ゲートは、低閾値状態において頂部および底部制御ゲートと関連する蓄積位置を維持するよう動作され、図４７のアレイの実施形態における選択ゲート７１０〜７１６および７２０〜７２６のような選択ゲートの代わりに用いることができるようになっている。図５０の実施形態において、セクタにおける互いに平行なセルすべてのソース同士は一緒に接続され、ビット線の方向に直交する水平なソース線に接続される。それぞれのマルチゲート型メモリセルのドレインは単一のビット線に接続され、このビット線は隣接するビット線とは共用されていない。
【００８６】
図５１は、図４６に示すセクタのような、マルチゲート型メモリセルの複数のセクタを備える、メモリブロックのレイアウトを示す。このレイアウトは、図４７ないし図５０に示すセクタ構造体にもまた利用してもよい。図５１において、第１のセクタ８００および第２のセクタ８０１を示す。第１のセクタ８００と第２のセクタ８０１とは、両者の間の接点（contacts）８０２、８０３、８０４、８０５を共用している。第１のセクタ８００は、同一のレイアウトを有するその上のセクタと、接点８０６、８０７、８０８を共用している。同様に、第２のセクタは、同一のレイアウトを有するその下のセクタと、接点８０９、８１０、８１１を共用している。セクタが繰り返されてメモリブロックを形成し、ブロックが繰り返されて、集積回路上に大型のアレイを形成する。別の実施形態において、第１のセクタ８００と第２のセクタ８０１とは、両者が共用する接点の周りで鏡像になるようにレイアウトしてもよい。図５１に示す複数のメモリブロックを含むアレイは、図２７に示すもの等の高密度メモリデバイスにおいて利用される。
【００８７】
図４６ないし図４８および図５１に示す実施形態における選択ゲートの対のそれぞれの間にはマルチゲート型メモリセルが１つしかないが、他の実施形態は選択ゲート同士の間に１つよりも多くのマルチゲート型メモリセルを含む。同様に、図４８および図４９は、ビット線へのまたは水平なソース線におけるビット線への接点同士の間に直列における単一のマルチゲート型メモリセルを有するアレイを示す。他の実施形態においては、直列における頂部マルチゲート型メモリセルの頂部ゲートが頂部選択ゲートの役割を果たし、直列における底部マルチゲート型メモリセルの底部ゲートが底部選択ゲートの役割を果たす、直列になった複数のマルチゲート型メモリセルがあってもよい。
【００８８】
本明細書において説明する技術は、簡単な工程を用いて製造することができる、セル当たり複数ビットを記憶することができる高密度メモリを提供する。さらに、プログラムおよび消去の動作を比較的低電力で行うことができる。
【００８９】
本発明を、上に詳述した好ましい実施形態および例を参照して開示するが、このような例は限定的な意味ではなく例示的な意味に意図されるということが理解されなければならない。当業者には、変更および組合せが容易に理解される、ということが意図され、このような変更および組合せは、本発明の精神および特許請求の範囲内になる。
【図面の簡単な説明】
【００９０】
【図１】先行技術の電荷をトラップするメモリセルの図である。
【図２Ａ】ＦＮトンネル効果を引き起こすことによって先行技術の電荷をトラップするメモリセルをプログラムするためのバイアス機構を示す。
【図２Ｂ】ＦＮトンネル効果を引き起こすことによって先行技術の電荷をトラップするメモリセルをプログラムするためのバイアス機構を示す。
【図３】直列ＮＡＮＤ構成における、直列における選択されたセルをプログラムするためのバイアス機構を有する、直列の電荷をトラップするメモリセルの先行技術の機構を示す。
【図４】２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図５】図４と同様のマルチゲート型メモリセルの概略記号である。
【図６】直列における選択されたセルの下の蓄積位置をプログラムするためのバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ａ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｂ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｃ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｄ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図８】直列における選択されたセルの下の蓄積位置を消去するためのバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図９】直列における選択されたセルの下の蓄積位置を消去するための別のバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図１０】Ｎ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１１】図４と同様のマルチゲート型メモリセルの概略記号である。
【図１２】直列における選択されたセルの下の蓄積位置をプログラムするためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１３】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１４】直列における選択されたセルの下の蓄積位置を消去するためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１５】直列における選択されたセルの下の蓄積位置を消去するための別のバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１６】図１４または図１５のバイアス機構を適用する消去手続きの概略フローチャートである。
【図１７】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための回路を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１８】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートトランジスタを有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１９】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートの別の実施態様を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２０】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートのもうひとつの別の実施態様を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２１】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための別の実施態様の回路を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２２】直列における偶数番号のついたゲートがデータ記憶用の制御ゲートの役割を果たす、直列の奇数Ｎ＋１個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２３】直列における奇数番号のついたゲートがデータ記憶用の制御ゲートの役割を果たす、直列の奇数Ｎ＋１個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２４Ａ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｂ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｃ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｄ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｅ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｆ】マルチゲート型メモリセルの製造工程を示す。
【図２５】ソースおよびドレインの注入が電荷蓄積構造体内に行われる、図２４Ａないし図２４Ｆの工程と同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ａ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｂ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｃ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｄ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２７】マルチゲート型メモリセルのアレイを含む集積回路のブロック図である。
【図２８】２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図２９】選択された制御ゲートの下のデータを消去するためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３０】選択された制御ゲートの下のデータを消去するための別のバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３１】第１の制御ゲートの下の左側のビット１−１をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３２】第１の制御ゲートの下の右側のビット１−２をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３３】第２の制御ゲートの下の左側のビット２−１をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３４】第２の制御ゲートの下の右側のビット２−２をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３５】第１の制御ゲートの下の左側のビット１−１を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３６】第１の制御ゲートの下の右側のビット１−２を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３７】第２の制御ゲートの下の左側のビット２−１を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３８】第２の制御ゲートの下の右側のビット２−２を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３９】Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４０】選択された制御ゲートの下のデータを消去するためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４１】選択された制御ゲートの下のデータを消去するための他のバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４２】選択された制御ゲートの下の左側のビットをプログラムするためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４３】選択された制御ゲートの下の右側のビットをプログラムするためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４４】選択された制御ゲートの下の左側のビットを読み出すためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４５】選択された制御ゲートの下の右側のビットを読み出すためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４６】マルチゲート型メモリセルのセクタのレイアウトの概略図である。
【図４７】マルチゲート型メモリセルのセクタの第１の別のレイアウトの概略図である。
【図４８】マルチゲート型メモリセルのセクタの第２の別のレイアウトの概略図である。
【図４９】マルチゲート型メモリセルのセクタの第３の別のレイアウトの概略図である。
【図５０】マルチゲート型メモリセルのセクタの第４の別のレイアウトの概略図である。
【図５１】複数のセクタを含むマルチゲート型メモリセルのブロックのレイアウトを示す。
【技術分野】
【０００１】
本発明は集積回路の不揮発性メモリデバイスに関し、より詳細には新規なメモリセルおよびそのようなデバイスの動作方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよびフラッシュメモリとして知られている電荷蓄積構造体に基づいた電気的にプログラム可能および消去可能な不揮発性メモリ技術は、現代のさまざまな用途において用いられている。ＥＥＰＲＯＭおよびフラッシュメモリには、多くのメモリセル構造体が用いられている。電荷トラップ誘電体層に基づいたメモリセル構造体は、スケーラビリティ（scalability）を有し製造工程が簡略化されているため、集積回路の寸法が縮小するに従って、生じる関心が大きくなっている。電荷トラップ誘電体層に基づいたメモリセル構造体は、例えば業界名ＮＲＯＭ、ＳＯＮＯＳ、ＰＨＩＮＥＳで知られている構造体を含む。このようなメモリセル構造体は、窒化ケイ素等の電荷トラップ誘電体層内に電荷をトラップすることによってデータを記憶する。負の電荷がトラップされると、メモリセルの閾値電圧は上がる。電荷トラップ層から負の電荷を除去することによって、メモリセルの閾値電圧は下がる。
【０００３】
図１は、従来技術のＳＯＮＯＳ型の電荷をトラップするメモリセルの略図である。基板は、ソース端子１５およびドレイン端子１６の役割を果たすｎ＋ドープ領域と、端子１５と１６の間のｐドープチャネル領域１７とを含む。メモリセルの残りの部分は、基板上の底部誘電体１４、底部誘電体１４上の電荷トラップ材料１３、電荷トラップ材料１３上の頂部誘電体１２、および頂部誘電体１２上のゲート１１を含む、電荷トラップ構造体を含む。代表的な頂部誘電体としては、厚さが約５から１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、または、例えばＡｌ２Ｏ３を含む、その他同様の高誘電率材料がある。代表的な底部誘電体としては、厚さが約３から１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、またはその他同様の高誘電率材料がある。このタイプの電荷トラップ構造体の代表的な電荷トラップ材料としては、厚さが約３から９ナノメートルの窒化ケイ素、または、酸窒化ケイ素、Ａｌ２Ｏ３、ＨｆＯ２等の金属酸化物、およびその他を含む、その他同様の高誘電率材料がある。電荷トラップ材料は、電荷トラップ材料でできた不連続な１組のポケットまたは粒子であっても、図示のような連続層であってもよい。
【０００４】
メモリセルの端子１５、１６は、メモリセルの読み出し、プログラム、および消去に用いるバイアス機構におけるソースおよびドレインの役割を果たす。端子１５、１６を形成するドープ領域は、通常、半導体基板に注入されてチャネル領域１７と反対の導電型を有する導電端子を確立する不純物を備える。不純物を注入する手法の結果として注入不純物が半導体基板内に拡散し、それにより、リソグラフィによる縮小を用いて最小寸法として達成可能であれば直ちに（even as）、端子１５と１６との間のチャネルの長さを縮小する可能性が制限され得る。
【０００５】
図２Ａおよび図２Ｂは、メモリセルを高閾値状態にプログラムするための、基板から電荷トラップ構造体内へのファウラー−ノルトハイムトンネル効果を引き起こす、従来技術におけるバイアス機構のひとつを示す。図２Ａは、この従来技術の機構に従って図２Ｂに示す電子トンネル効果がもたらされる、ゲートバイアス電圧Ｖｇ、ソースバイアス電圧Ｖｓ、ドレインバイアス電圧Ｖｄ、および基板バイアス電圧Ｖｂを示す表である。
【０００６】
図３は、選択されたセルをプログラムするための図示のバイアス機構を有する、ＮＡＮＤ型アレイ構造体用に直列に配列された従来技術のＳＯＮＯＳ型のセルを示す。図３の直列のセルは、ｎ＋ドープ領域２０〜２６、選択ゲートＳＬＧ１、ＳＬＧ２、およびワード線ＷＬ１〜ＷＬ４を備える。ワード線ＷＬ１〜ＷＬ４の下で、ドープ領域２１と２２との間のチャネル領域３１、ドープ領域２２と２３との間のチャネル領域３２、ドープ領域２３と２４との間のチャネル領域３３、およびドープ領域２４と２５との間のチャネル領域３４の上に、それぞれ電荷蓄積構造体２７〜３０が設けられている。ドープ領域２０、２６は、それぞれビット線ＢＬ１、ＢＬ２またはビット線ＢＬ１、ＢＬ２の接点の役割を果たす。それぞれ選択ゲートＳＬＧ１、ＳＬＧ２、ドープ領域２０、２１、およびドープ領域２５、２６によって形成される選択トランジスタは、直列のメモリセルをビット線ＢＬ１、ＢＬ２に接続するよう、または直列のメモリセルをビット線ＢＬ１、ＢＬ２から隔離するよう、作用する。ＷＬ１におけるメモリセル等、この直列における選択されたメモリセルをプログラムするために、図示のようにバイアス機構が適用される。これにおいて、ＢＬ１は、アースする（選択されたセルをＦＮ注入によってプログラムするために）か電位Ｖｃｃを供給する（選択されたセルのプログラムを禁止するために）かのどちらかになるように結合される。選択ゲートＳＬＧ１は、ビット線ＢＬ１をドープ領域２１に接続するために、供給電位Ｖｃｃを受け取る。選択ゲートＳＬＧ２は、ビット線ＢＬ２をドープ領域２５から隔離するために、０Ｖすなわちアースを受け取る。選択されたセルのワード線、本例においてはＷＬ１、は約１８Ｖの高電圧を受け取り、基板はアースされる。選択されないセルのワード線は約１０Ｖの電圧を受け取る。これはそのそれぞれのチャネル領域において反転を引き起こすには十分であるが、かなりの電荷注入を引き起こすには不十分である。図３に示すように、それぞれのチャネル領域の間にドープ領域が形成される。
【０００７】
従来のメモリセルの大きさに対する制限のひとつは、半導体基板においてソース端子およびドレイン端子用の拡散線を用いることから生じる。拡散線を形成するのに用いる不純物の拡散が、注入が行われる位置をわずかに越えて広がり、拡散領域の大きさが増大する。この拡散によって、より小さい最小寸法へと縮小するのが困難になり、突抜け現象防止のための最小チャネル長等、セルの大きさに対する他の制限が生じる。
【０００８】
拡散線を用いることについての諸問題を克服する手法のひとつが、メモリセルにおいて電荷蓄積構造体に隣接する制御電極を用いて基板内に導電性反転領域を引き起こして（inducing）動的に確立された反転領域がソース端子およびドレイン端子の役割を果たすようにすることに基づいて開発されている。注入がないので、反転領域の寸法を、製造工程の最小フィーチャサイズに従ってより正確に制御することができる。Sasago他著「90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s,」IEDM, 2003, pages 823-826およびIshii他による米国特許出願公開第２００４／００８４７１４号を参照されたい。Sasago他のアシストゲート技法は、さまざまな形式のフローティングゲート型メモリデバイスに適用されるいわゆる「スプリットゲート」技術を拡張させたものと考えてもよい。スプリットゲート型デバイスに関する背景については、Changによる米国特許第５，４０８，１１５号を参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供することが望ましい。
【課題を解決するための手段】
【００１０】
マルチゲート型メモリセルに基づいた集積回路メモリデバイスを説明する。そのようなデバイスの一実施形態は、半導体本体と、半導体本体上に直列に配列された複数のゲートとを備える。半導体本体上の電荷蓄積構造体は、複数のゲートにおける１つよりも多くのゲートの下の電荷トラップ位置を含む。ソースおよびドレインのバイアス電圧をそれぞれ半導体本体の直列における第１のゲートおよび最後のゲートの近くの第１および第２の端子位置に伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲートの下の、第１の端子位置と第２の端子位置との間の、連続したマルチゲートのチャネル領域を含む。いくつかの実施形態において、所与のマルチゲート型メモリセルについて直列におけるすべてのゲートの下に電荷トラップ位置が含まれ、そのすべてのゲートがデータ記憶用の制御ゲートとして用いられる。他の実施形態において、直列におけるゲートのすべてがデータ記憶用の制御ゲートとして用いられるわけではない。一例において、１つおきのゲートがデータ記憶用の制御ゲートに用いられ、直列における他のゲートは、メモリセルにおける蓄積位置同士の間の隔離を改善するのに用いられる。
【００１１】
マルチゲート型メモリセル上の（on）実施形態において、直列における複数のゲートにおける、１つよりも多くの、またはすべてのゲートの下の２つの位置にデータが記憶され、それによって制御ゲート当たり２つの蓄積位置がデータ記憶に用いられる。
【００１２】
実施形態において、ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料を備え、ゲートのバイアス電圧を伝える回路は、ワード線として配列された導電性材料を備える。例えば半導体本体には、直列における第１のゲートに隣接する端子位置と直列における最後のゲートに隣接する端子位置とを提供する第１および第２のドープ領域が含まれる。ドープ領域は、半導体本体と反対の導電型を有し、ソース端子およびドレイン端子の役割を果たす。他の実施形態において、第１および第２の端子位置は、マルチゲート型メモリセルにおける蓄積位置へのアクセス中に基板に引き起こされる反転領域によって提供される。いくつかの実施形態において、第１および第２の端子位置のうちの少なくとも１つの役割を果たすドープ領域または反転領域をビット線に選択的に接続する、選択トランジスタ等のデバイスが含まれる。
【００１３】
マルチゲート型メモリセルを含む集積回路デバイスは、ソースおよびドレインのバイアス電圧を伝える回路およびゲートのバイアス電圧を伝える回路を制御するコントローラを用いて実施することができ、それによりメモリセルの動作用のバイアス機構が確立される。一例において、このコントローラが提供するバイアス機構は、高閾値状態を確立するための、セル上の直列における選択されたゲートの下の電荷トラップ位置内への電子注入トンネル効果を引き起こす、プログラムバイアス機構を含む。プログラム中、チャネル領域において反転を引き起こして電子トンネル効果をサポートするのに十分な、選択されたゲートのバイアス電圧が、直列におけるもうひとつの制御ゲートまたは他のすべての制御ゲートに印加される。電子注入によるプログラムを含む例における、コントローラによって提供されるバイアス機構は、消去されている電荷蓄積位置内への電子放出または正孔注入を引き起こして低閾値状態を確立する、消去バイアス機構を含む。
【００１４】
制御ゲート当たり２つの蓄積位置を利用する実施形態を含む、マルチゲート型メモリセルを含む集積回路の実施形態において、コントローラはソースおよびドレインのバイアス電圧を伝える回路およびゲートのバイアス電圧を伝える回路を制御して、直列における複数のゲートのうちの１つよりも多くのそれぞれのゲートの下の電荷トラップ位置にデータを記憶するためのバイアス機構を確立する。一例において、コントローラによって提供されるバイアス機構は、低閾値状態を確立するための、セル上の直列における選択されたゲートの下の２つの電荷蓄積位置のうちの選択された１つにおける電荷トラップ位置内へのホット正孔注入トンネル効果を引き起こす、プログラムバイアス機構を含む。選択された制御ゲートの下の選択された電荷蓄積位置のプログラム中、チャネル領域において反転を引き起こして正孔トンネル効果（hole tunneling）をサポートするのに十分なバイアス電圧が、直列におけるもうひとつのゲートまたは他のすべてのゲートに印加される。正孔注入によるプログラムを含む例における、コントローラによって提供されるバイアス機構は、消去されている電荷蓄積位置内への電子注入を引き起こして高閾値状態を確立する、消去バイアス機構を含む。制御ゲート当たり２つの蓄積位置を利用する実施形態を含む、マルチゲート型メモリセルを含む集積回路の実施形態において、コントローラは、マルチゲート型メモリセルにおける直列における選択されたゲートの下の蓄積位置は消去するが直列におけるもうひとつのゲートの下の蓄積位置は消去しないことを含む消去手続きに従って、いくつかの実施形態においてはホット正孔消去を含む消去のためのバイアス機構を適用する。
【００１５】
いくつかの例において、コントローラによって提供されるバイアス機構は、その下で選択された制御ゲートが読出し電圧を受け取り、他の蓄積位置の上の制御ゲートがマルチゲートのチャネル領域において反転を引き起こす電圧を受け取って選択されたメモリ位置の読出しをサポートする、読出しバイアス機構を含む。
【００１６】
集積回路メモリデバイスを動作する方法もまた説明する。方法において、デバイスは上述のマルチゲート型メモリセルを備え、方法は通常オンチップコントローラによって制御される。方法は、選択されたゲートの下の位置においてデータを読み出すためのバイアス機構と、選択されたゲートの下の位置においてデータをプログラムするためのバイアス機構と、デバイスにおけるデータを消去するためのバイアス機構とを適用することを含む。方法の実施形態において、プログラムするためのバイアス機構は、
半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することを含み、ゲートバイアス状態は、直列における選択されたゲートの上の、選択されたゲートの下の電荷トラップ位置内への電子注入電流を引き起こして高閾値状態を確立するのに十分な、基板バイアス状態を基準とするプログラム電圧と、直列における他のゲートの上の、上記他のゲートの下の電荷蓄積位置内にかなりの電子注入を行うことなく上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こすのに十分な、反転電圧とを含む。
【００１７】
本方法の実施形態において、消去するためのバイアス機構は、半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、直列におけるゲートの下の電荷トラップ位置から電子注出または正孔注入を引き起こして、それによって、低閾値状態を確立するのに十分な電圧を含む。
【００１８】
別の例において、消去するためのバイアス機構は、
半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートの下の１つまたは複数の選択された位置を消去するためにゲートバイアス状態を適用することを含み、ゲートバイアス状態は、直列における選択されたゲートの下の電荷トラップ位置への正孔注入を引き起こすのに十分な電圧と、直列における他のゲートの上の、上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こして選択されたゲートにおいて低閾値状態を確立するのに十分な、反転電圧とを含む。
【００１９】
方法の実施形態による消去手続きは、
直列における複数のゲートにおける消去すべき１組のゲートを識別することであって、該１組のゲートは１つよりも多くの部材を有する、識別し、
１組のゲートにおける第１の選択されたゲートを消去するために上記ゲートバイアス状態を適用することであって、それによって、ソース側とドレイン側の一方または両方のバンド間トンネル効果によって引き起こされるホット正孔注入を、第１の選択されたゲートの下の電荷蓄積位置に引き起こし、および
１組のゲートにおける次の選択されたゲートを消去するために上記ゲートバイアス状態を適用することであって、それによって、ソース側とドレイン側の一方または両方のバンド間トンネル効果によって引き起こされるホット正孔注入を、次の選択されたゲートの下の電荷蓄積位置に引き起こすこと、および、１組におけるすべてのゲートに上記消去するためのゲートバイアス状態を適用するまで繰り返すこと
を含む。
【００２０】
本方法の実施形態において、高閾値状態および低閾値状態によって表されるデータを特定するために読み出すためのバイアス機構は、半導体本体のマルチゲートのチャネル領域に基板バイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
半導体本体の、直列における第１のゲートと最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
直列における複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、直列における選択されたゲートの上の、基板バイアス状態を基準とする、低閾値状態用の閾値電圧よりも高い読出し電圧と、直列における他のゲートの上の、上記他のゲートの下のマルチゲートのチャネル領域において反転を引き起こすのに十分な、高閾値状態よりも高い反転電圧とを含む。
【００２１】
本明細書において説明するマルチゲート型メモリセルは、少なくとも１つの行になったマルチゲート型メモリセルの複数のゲートに接続された複数のワード線と、複数のワード線に直交して配列され、複数の列のうちの１つまたは複数の列におけるマルチゲート型メモリセルに接続するよう配列された、複数のビット線と、少なくとも１つの行におけるそれぞれのマルチゲート型メモリセルを、選択ゲート制御信号に応答して複数のビット線における対応するビット線に接続するよう配列された、複数の選択ゲートと、少なくとも１つの行における複数の選択ゲートに接続されて選択ゲート制御信号を供給する、選択線とを含むアレイになるよう配列されている。さらに、複数のビット線、複数のワード線、および選択線をコントローラが制御して、ソースおよびドレインのバイアス電圧をアレイにおけるマルチゲート型メモリセルに伝え、ゲートのバイアス電圧を少なくとも１つの行におけるマルチゲート型メモリセルにおける複数のゲートに伝え、選択ゲート制御信号を供給する。
【００２２】
いくつかの実施形態において、本明細書において説明するマルチゲート型メモリセルおよびマルチゲート型メモリセルのアレイは、
第１の導電型を有する半導体本体を設けること、
半導体本体上に電荷蓄積構造体を形成すること、
電荷蓄積構造体の上に第１のゲート導体層を堆積させること、
第１のゲート導体層をパターニングし、それによって、電荷蓄積構造体の上に第１の複数のゲートを画定する、パターニングすることであって、第１の複数のゲートは、半導体本体における第１の端子位置と第２の端子位置との間の、連続したマルチゲートのチャネル領域の上に、互いに間隔を置いて直列に配列される、パターニングすること
第１の複数のゲートの少なくとも側壁の上に材料の隔離層を形成すること、および
第１の複数のゲート同士の間の空間を含み（including in）隔離層によって第１の複数のゲートから隔離される第２のゲート導体層を隔離層の上に堆積させ、それによって、半導体本体の上に第２の複数のゲートを画定する、堆積させることであって、第１の複数のゲートと第２の複数のゲートとは、半導体本体における第１の端子位置と第２の端子位置との間の連続したマルチゲートのチャネル領域の上に直列に配列され、それによって、マルチゲート型メモリセルを形成する、堆積させること
を含む方法に従って製造される。
【００２３】
本明細書において説明するマルチゲート型メモリセルの実施形態において、直列におけるゲートは、例えば前の段落において説明したように製造時に（manufactured）制御ゲートの側壁上の隔離層の厚さによって設定された小さな距離だけ互いから分離されている。そのような距離は、１００ナノメートルよりも小さい距離を含む、連続したマルチゲートのチャネルにおける個々のゲートについてのゲート長よりも実質的に小さい。
【００２４】
本発明の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲を検討して理解することができる。
【発明を実施するための最良の形態】
【００２５】
図４ないし図５１を参照して、本発明の実施形態を詳細に説明する。
【００２６】
本明細書で一般に使用する場合には、プログラムとは、ビットごとに選択されたメモリ位置の閾値電圧を設定することを意味し、消去とは、メモリ位置の選択されたブロックまたは選択されたメモリ位置の閾値電圧を「消去状態」に設定することを意味し、アレイ全体またはアレイのセクタのフラッシュ消去を含む。本発明の実施形態において、データが書き込まれる手続きは、まず、指定ブロックについてそのブロックにおけるメモリ位置を消去閾値に設定する消去プロセスを含む。消去閾値は、通常高閾値状態または低閾値状態のうちの一方である。この消去プロセスの後に、そのブロックにおけるメモリ位置について選択されたメモリ位置をプログラム状態に設定し、そのブロックにおける選択されないメモリ位置は消去状態のままにしておく、プログラムプロセスがある。プログラム状態は、通常高閾値状態または低閾値状態のうちの他方である。本明細書において説明する技術の実施形態は、プログラムがメモリ位置の閾値電圧を上げることを意味し消去がメモリ位置の閾値電圧を下げることを意味する製品および方法と、プログラムがメモリ位置の閾値電圧を下げることを意味し消去がメモリ位置の閾値電圧を上げることを意味する製品および方法の両方を含む。
【００２７】
図４は、選択された位置をプログラムするためのバイアス機構を示した、本発明によるダブルゲート型メモリセルを示す。ダブルゲート型メモリセルは、基板５７における、それぞれ左および右の端子位置におけるｎ＋ドープ領域によって形成される端子５５、５６、左および右のゲート５０、５１、ならびにチャネル領域５８を備える。ドープ領域は、ダブルゲート型メモリセルをビット線または他の回路に接続してバイアス電圧を供給する端子５５、５６の役割を果たす。チャネル領域５８は、左および右のゲート５０、５１の下のチャネル領域のセグメントを分離するドープ領域がないことに留意すべきである、基板における端子５５と５６との間の連続したｐ型領域である。代表的な厚さが約９ｎｍである二酸化ケイ素等の頂部誘電体５２、電荷トラップ層５３、および代表的な厚さが約６ｎｍである二酸化ケイ素等の底部誘電体５４を含む電荷蓄積構造体が、ゲート５０、５１とｐ型基板におけるチャネル領域５８との間に形成される。電荷トラップ層５３は、厚さが約６ｎｍの窒化ケイ素等の材料層、または、選択されたセルについてトラップされた電荷を直列における他の位置の閾値電圧に実質的に影響を及ぼす領域内に伝えることのない他の構造体を備える。いくつかの実施形態において、ゲート５０、５１は、ｎ型またはｐ型のポリシリコンを備える。他の代表的なゲート材料としては、ＴｉＮ、Ｐｔ、および仕事関数の大きい他の金属および材料がある。蓄積位置はそれぞれ、１ビットまたは複数ビットのデータを記憶することができる。複数ビットは、例えばそれぞれの位置において、そのような位置についての複数のプログラム閾値レベルを確立することによって、記憶することができる。
【００２８】
図５は、図４に関して説明したものと同様のダブルゲート型メモリセルの概略記号を示し、ソースおよびドレインはそれぞれドープ領域端子５５、５６に対応し、制御ゲート１はゲート５０に対応し、制御ゲート２はゲート５１に対応する。
【００２９】
図６は、図４に関して説明したものと同様のダブルゲート型メモリセルにおける選択されたメモリ位置をプログラムするためのバイアス機構を示す。このバイアス機構によれば、ドープ領域端子５５、５６のうちの一方がアースされ、他方がアースされているかフローティングのままかのどちらかである一方で、基板５７をアースし、約１８ボルトのＶｇ１をゲート５０に印加し、約１０ボルトをゲート５１に印加することによって、ゲート５０の下の電荷蓄積構造体における電子記号６０によって表される位置において、ＦＮトンネル効果が引き起こされる。
【００３０】
図７Ａないし図７Ｄは、図４に関して説明したものと同様のダブルゲート型メモリセルにおけるデータを読み出すためのバイアス機構を示す。図７Ａおよび図７Ｂにおいて、ゲート電圧Ｖｇ１を受け取るゲート５０の下の電荷蓄積位置７０において記憶される、ダブルゲート型メモリセルの「ビット１」に対応するデータが、ソース側またはドレイン側のいずれか２ボルトを受け取るほうで読み出される。図７Ｃおよび図７Ｄにおいて、ゲート電圧Ｖｇ２を受け取るゲート５１の下の電荷蓄積位置７１において記憶される、ダブルゲート型メモリセルの「ビット２」に対応するデータが、ソース側またはドレイン側のいずれか２ボルトを受け取るほうで読み出される。
【００３１】
図７Ａは、端子５６が正の２ボルトが印加された状態のドレインの役割を果たし、端子５５がアースされた状態のソースの役割を果たす、蓄積位置７０における「ビット１」を読み出すためのバイアス機構を示す。ゲート５１に印加されたゲート電圧Ｖｇ２は、端子５５と５６との間のチャネル領域において反転７３を引き起こすのに十分高い。ゲート電圧Ｖｇ２によって引き起こされる反転７３は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置７０の近くの領域に接続する役割を果たす。ゲート５０に印加されるゲート電圧Ｖｇ１は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。実施態様の一例は、約２ボルトのゲート電圧Ｖｇ１を印加する。図７Ｂは、端子５６および端子５５についてのバイアスを反対にした状態の、蓄積位置７０における同じ「ビット１」の読み出しを示す。
【００３２】
図７Ｃは、端子５６が正の２ボルトが印加された状態のドレインの役割を果たし、端子５５がアースされた状態のソースの役割を果たす、蓄積位置７１における「ビット２」を読み出すためのバイアス機構を示す。ゲート５０に印加されたゲート電圧Ｖｇ１は、端子５５と５６との間のチャネル領域において反転７４を引き起こすのに十分高い。ゲート電圧Ｖｇ１によって引き起こされる反転７４は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置７１の近くの領域に接続する役割を果たす。ゲート５１に印加されるゲート電圧Ｖｇ２は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。実施態様の一例は、約２ボルトのゲート電圧Ｖｇ２を印加する。図７Ｄは、端子５６および端子５５についてのバイアスを反対にした状態の、蓄積位置７１における同じ「ビット２」の読み出しを示す。
【００３３】
図８および図９は、マルチゲート型セルにおいて制御ゲート当たり１ビットで動作し、図６のプログラムバイアス機構と組み合わせて用いるのに好適な、図４と同様のメモリセルにおいてデータを消去するための別のバイアス機構を示す。図８に示すように、制御ゲート５０の下の蓄積位置において「ビット１」を消去するための消去バイアス機構は、端子５５をアースして端子５６に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ１をゲート５０に、約１０ボルトのゲート電圧Ｖｇ２をゲート５１に印加することを含む。これによってゲート５１の下に反転領域７５が作り出され、ゲート５０の下の基板においてホットホール７６が引き起こされる。このようなホットホールは「ビット１」の蓄積位置に注入され、電子を移動させて、ゲート５０の下の蓄積位置についての閾値電圧を下げる。
【００３４】
図９に示すように、制御ゲート５０の下の蓄積位置における「ビット１」を消去するための他の消去バイアス機構は、端子５６をアースして端子５５に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ１をゲート５０に、約１０ボルトのゲート電圧Ｖｇ２をゲート５１に印加することを含む。これによってゲート５１の下に反転領域７７が作り出され、ゲート５０の下の基板においてホットホール７８が引き起こされる。このようなホットホールは「ビット１」の蓄積位置に注入され、電子を移動させて、ゲート５０の下の蓄積位置についての閾値電圧を下げる。いくつかの実施形態において、「ビット１」は、まず図８のバイアス機構を、次に図９のバイアス機構を適用することによって消去することができ、これは蓄積位置における電荷分布のバランスをとるのに役立つ場合がある。
【００３５】
図１０は、図４に示す実施形態を基板１００における単一の連続したチャネル領域の上のＮ個のゲートに拡張して、マルチゲート型メモリセルにおいて２つよりも多くのゲートがある一実施形態を示す。図１０におけるマルチゲート型セルは、基板１００への埋込拡散によって実施された第１の端子１０１および第２の端子１０２を含む。頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体１０７を備える電荷蓄積構造体の上に、複数の制御ゲート１０３−１〜１０３−Ｎがある。端子１０１と１０２との間の連続したチャネル領域において、基板の上に電荷トラップ層１０６内の電荷蓄積位置１０４−１〜１０４−Ｎがある。図に示すように、バイアス機構が、ゲート電圧Ｖｇ１〜ＶｇＮを制御ゲート１０３−１〜１０３−Ｎに、ソース電圧Ｖｓを端子１０１に、およびドレイン電圧Ｖｄを端子１０２に印加する。もちろん、ソース電圧とドレイン電圧とはそれぞれ端子１０２、１０１に反対に印加してもよい。
【００３６】
図１０に示す、単一のマルチゲート型メモリセルにおける制御ゲートの数Ｎは、個々の実施の必要に適合するよう選択してよい。例えば、一実施形態においてＮは８に等しい。他の実施形態において、Ｎは８より大きくても小さくてもよい。
【００３７】
図１１は、図１０に関して説明したものと同様のマルチゲート構造体の概略記号を示し、ソースおよびドレインはそれぞれ端子１０１、１０２に対応し、制御ゲート１はゲートゲート１０３−１に対応し、制御ゲートＮはゲート１０３−Ｎに対応する。
【００３８】
図１２は、図１０に関して説明したものと同様のマルチゲート型メモリセルにおける選択されたメモリ位置をプログラムするためのバイアス機構を示す。このバイアス機構によれば、端子１０１、１０２のうちの一方がアースされ、他方がアースされているかフローティングのままかのどちらかである一方で、基板１００をアースし、１８ボルトのＶｇ２をゲート１０３−２に印加し、約１０ボルトをゲート１０３−１および１０３−３〜１０３−Ｎに印加することによって、ゲート１０３−２の下の電荷蓄積構造体における電子記号１１０によって表される位置において、ＦＮトンネル効果が引き起こされる。
【００３９】
図１３は、端子１０２が正の２ボルトが印加された状態のドレインの役割を果たし、端子１０１がアースされた状態のソースの役割を果たす、蓄積位置１０４−５において「ビット５」を読み出すためのバイアス機構の一例を示す。ゲート電圧Ｖｇ１〜Ｖｇ４およびＶｇ６〜ＶｇＮは、端子１０１と１０２との間のチャネル領域において反転１２０、１２１を引き起こすのに十分高い。ゲート電圧Ｖｇ１〜Ｖｇ４およびＶｇ６〜ＶｇＮによって引き起こされる反転１２０、１２１は、ドレインまたはソースにおける電圧を、チャネルにおける蓄積位置１０４−５の近くの領域に接続する役割を果たす。ゲート１０３−５に印加されるゲート電圧Ｖｇ５は、メモリセルについての低閾値状態より高くかつ高閾値状態より低く設定される。図示の例において、約２ボルトのゲート電圧Ｖｇ５を印加する。
【００４０】
図１４および図１５は、マルチゲート型セルにおいて制御ゲート当たり１ビットで動作し、図１２のプログラムバイアス機構と組み合わせて用いるのに好適な、図１０と同様のメモリセルにおいてデータを消去するための別のバイアス機構を示す。図１４に示すように、制御ゲート１０３−３の下の蓄積位置において「ビット３」を消去するための消去バイアス機構は、端子１０１をアースして端子１０２に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ３をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ１〜Ｖｇ２およびＶｇ４〜ＶｇＮをゲート１０３−３に印加することを含む。これによってゲート１０３−１、１０３−２の下に反転領域１２５が、ゲート１０３−４〜１０３−Ｎの下に反転領域１２６が作り出され、ゲート１０３−３の下の基板においてホットホール１３０が引き起こされる。このようなホットホールは「ビット３」の蓄積位置に注入され、電子を移動させて、ゲート１０３−３の下の蓄積位置についての閾値電圧を下げる。
【００４１】
図１５に示すように、制御ゲート１０３−３の下の蓄積位置において「ビット３」を消去するための別の消去バイアス機構は、端子１０２をアースして端子１０１に約５ボルトを印加する一方で、約−５ボルトのゲート電圧Ｖｇ３をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ１〜Ｖｇ２およびＶｇ４〜ＶｇＮをゲート１０３−３に印加することを含む。これによってゲート１０３−１、１０３−２の下に反転領域１２７が、ゲート１０３−４〜１０３−Ｎの下に反転領域１２８が作り出され、ゲート１０３−３の下の基板においてホットホール１３１が引き起こされる。このようなホットホールは「ビット３」の蓄積位置に注入され、電子を移動させて、ゲート１０３−３の下の蓄積位置についての閾値電圧を下げる。
【００４２】
いくつかの実施形態において、「ビット３」または他の選択されたビットは、まず図１４のバイアス機構を、次に図１５のバイアス機構を適用することによって消去することができ、これは蓄積位置における電荷分布のバランスをとるのに役立つ場合がある。
【００４３】
図１６は、図１４および図１５のバイアス機構とともに用いるのに好適な消去手続きを示す。この手続きは、それぞれのビット位置を別個にバイアスしてそのようなビット位置の近傍にホットホールを引き起こすのに必要である。手続きは、図１０に示すメモリセル等のメモリセルにおけるデータすべてを消去するコマンドで開始する（ブロック２５０）。手続きにおける一段階は、指数ｉ＝１を設定することを含む（ブロック２５１）。ただし指数ｉはメモリセル内のゲート番号１ないしＮに対応する。現在のビットについてバイアス機構が適用される（ブロック２５２）。適用されるバイアス機構は、図１４の機構、図１５の機構、または他のバイアス機構であってもよい。次に手続きは、指数ｉ＝Ｎかどうかを調べることによって、セルにおけるすべてのビット位置が消去されたかどうかを判定する（ブロック２５３）。指数ｉがＮでない場合には、プロセスはブロック２５４に進み、指数ｉをインクリメントして、ブロック２５１においてセルにおける次のビット位置にバイアス機構を適用する。指数ｉがＮである場合には、本例においては消去ベリファイ（verify）手続きが実行される（ブロック２５５）。次にプロセスは、消去ベリファイ手続きでメモリセルがパスしたかどうかを調べる（ブロック２５６）。パスしなかった場合には、本実施形態においては手続きはブロック２５１において最初からやり直す。セルが消去ベリファイにパスした場合には、手続きは完了する（ブロック２５７）。他の実施形態は、同じ１組のビット線を共用する１組のセル等の複数のセルを並行して消去する手続きを含む。手続きの実施形態は、ブロック２５２の後で指数ｉをインクリメントする前にベリファイを行い、ベリファイにパスしない場合にはブロック２５２を再試行することによって、それぞれのビット位置について消去ベリファイおよび再試行プロセスを適用してもよい。
【００４４】
図１７は、枠１５０、１５１で表す、ソースおよびドレインのバイアス電圧を、半導体本体の、セルの直列のゲートにおける第１のゲート１０３−１および最後のゲート１０３−Ｎの近くの端子位置に伝える回路を有する、図１０と同様のマルチゲート型メモリセルの一実施形態を示す。回路１５０、１５１は、多くの方法で実施することができる。例えば、電圧を供給する導体に接触する図１０の端子１０１、１０２のようなドープ領域端子を用いる。端子１０１、１０２は、金属層または集積回路のその他の層において、図示しない相互接続された構造体が配置されて端子との接触を確立する、局所的な（local）接点として実施できる。または、端子１０１、１０２は、一列のマルチゲート型メモリセルによって共用され、その列に沿ったどこに対しても電圧を供給する回路に接続された、導電ライン（conductive lines）として実施できる。
【００４５】
図１８は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路の別の実施形態を示す。本実施形態において、ゲート２０１、端子位置２０２におけるドープ領域、および端子位置２０３におけるドープ領域を備える第１の選択ゲートトランジスタと、ゲート２０９、端子位置２０５におけるドープ領域、および端子位置２０６におけるドープ領域を備える第２の選択ゲートトランジスタとが含まれている。端子位置２０２、２０６におけるドープ領域は、バイアス電圧をそれぞれの端子に送るグローバルビット線またはその他のビット線構造体に接続される。ゲート２０１、２０９に印加された制御電圧ＳＬＧ１、ＳＬＧ２に応答して、バイアス電圧は、端子位置２０３、２０５におけるドープ領域に接続される。端子２０２と２０３との間のチャネル領域の上には、二酸化ケイ素の単層等のゲート誘電体２０７がある。同様に、端子２０５と２０６との間のチャネル領域の上には、ゲート誘電体２０８がある。
【００４６】
図１９は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路の別の実施形態を示す。本実施形態において、第１の選択ゲート２１０および第２の選択ゲート２１１は、それぞれ半導体本体およびゲート誘電体２１４、２１５の上で実施される。第１および第２の選択ゲート２１０、２１１はそれぞれ、端子位置２１２と２１３との間の、直列のゲートおよびマルチゲート型メモリセルにおける電荷蓄積位置の下の連続したチャネル領域の両端に配置されている。図１９は、端子位置２０３、２０５におけるドープ領域をなくしている点で図１８の実施形態と異なる。第１の選択ゲート２１０および第２の選択ゲート２１１の下に反転領域を引き起こすことによって、端子位置２１２、２１３を介してバイアス電圧が印加され、反転領域によって、端子２１２、２１３からマルチゲート型メモリセルにおける電荷蓄積位置の下の連続したチャネル領域に電圧が伝えられる。
【００４７】
図２０は、ソースおよびドレインのバイアス電圧を半導体本体に伝える回路のさらに別の実施形態を示す。図２０の実施形態は、頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体層１０７を含む電荷蓄積構造体が第１の選択ゲート２２０および第２の選択ゲート２２１を覆って延びているので、図１９のものとは異なる。
【００４８】
図２１は、ソースおよびドレインのバイアス電圧を半導体本体における端子位置に伝える回路のさらに別の実施形態を示す。図２１の実施形態は、頂部誘電体１０５、電荷トラップ層１０６、および底部誘電体層１０７を含む電荷蓄積構造体がドープ領域端子１０１、１０２を覆って延びているので、図１０のものとは異なる。
【００４９】
図２２および図２３は、１つおきのゲートのみが蓄積位置の上にあってデータを読み出し書き込むための制御ゲートの役割を果たす、マルチゲート型メモリセルの実施形態を示す。図示の実施形態において、それぞれの制御ゲート同士の間で選択ゲートが実施される。図２２および図２３に示すもののような実施形態においては、マルチゲート型セルの直列のゲートに含まれるゲートの数が奇数であることが好ましい場合がある。したがって、直列における最後のゲートはゲート番号「Ｎ＋１」であると考えることができる。図２２の実施形態において、偶数番目のゲートはデータ記憶用の制御ゲートの役割を果たす。電荷蓄積構造体は、すべてのゲート同士の間で連続していてもよく、図に示すように分割して、データ記憶用の制御ゲートの下のみにあるようにしてもよい。したがって、ゲート１７３−２、１７３−４、１７３−６、・・・１７３−Ｎは電荷蓄積位置１８４−２、１８４−４、１８４−６、・・・１８４−Ｎの上にあり、ゲート１７４−１、１７４−３、１７４−５、・・・１７４−Ｎ＋１は、マルチゲート型メモリセルのプログラムおよび読出しを制御するための反転領域を引き起こす選択ゲートとして用いられる。
【００５０】
図２３の実施形態において、奇数番目のゲートはデータ記憶用の制御ゲートの役割を果たす。電荷蓄積構造体は、すべてのゲート同士の間で連続していてもよく、図に示すように分割して、データ記憶用の制御ゲートの下のみにあるようにしてもよい。したがって、ゲート１７３−１、１７３−３、１７３−５、・・・１７３−Ｎ＋１は電荷蓄積位置１８４−１、１８４−３、１８４−５、・・・１８４−Ｎ＋１の上にあり、ゲート１７４−２、１７４−４、１７４−６、・・・１７４−Ｎは、マルチゲート型メモリセルのプログラムおよび読出しを制御するための反転領域を引き起こす選択ゲートとして用いられる。
【００５１】
図２４Ａないし図２４Ｆは、図１０のものと同様のマルチゲート型メモリセルの製造の一方法を示す。図２４Ａに示すように、工程は、ｐ型シリコン基板またはその他の半導体基板等の半導体基板３００を設けることで開始する。本発明の実施形態において、基板３００はいわゆるトリプルウェル技法を用いて隔離され、半導体基板３００はｎ型領域に埋め込んだｐ型領域を備え、そのｎ型領域が今度は別のｐ型領域に埋め込まれている。基板の、その上にマルチゲート型メモリセルが実施される区域において、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３が形成される。このような層は、熱酸化膜成長（thermal oxide growth）、ＣＶＤ（chemical vapor deposition）、プラズマＣＶＤ、高密度プラズマＣＶＤ、原子層堆積（atomic layer deposition）、ならびにその他既知のおよび新興の技術を含む、当該技術分野において既知のさまざまな技法を用いて形成してもよい。
【００５２】
図２４Ｂに示すように、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３の形成後、基板上の、マルチゲート型メモリセルが実施される区域を覆って、ポリシリコンまたはその他導電性ゲート材料の層３０４を堆積させる。ポリシリコンは、さまざまな既知の技術を用いて堆積させてもよい。
【００５３】
図２４Ｃに示すように、ポリシリコン層３０４はあるパターンにエッチングされて、ゲート電極３０４ｘを形成する。いくつかの実施形態において、ゲート電極はワード線構造体によって実施され、これらのワード線構造体は、互いに平行な線になって、セルが実施される区域を横切って図の紙面と垂直な方向に延びる。
【００５４】
図２４Ｄに示すように、次の段階で、側壁を含む複数のゲート電極３０４ｘが、二酸化ケイ素、窒化ケイ素、またはその他の絶縁材料等の誘電材料でできた隔離層３０５で覆われる。誘電材料でできた層３０５は、ゲート電極３０４ｘの側壁を覆って、ゲート電極３０４ｘを、間隙を満たす隣接するゲートから隔離する。ゲート電極の側壁上の隔離層３０５の厚さは、一実施形態において１００ｎｍよりも薄い。最小フィーチャサイズＦを有する実施形態においては、厚さは好ましくは０．１Ｆよりも薄い。一般に、隔離層の厚さはこの状況においてできるだけ薄く、実質的にゲート電極３０４ｘの長さよりも小さい。
【００５５】
図２４Ｅに示すように、第２のポリシリコン堆積が行われてゲート電極３０４ｘ同士の間にゲート電極３０６ｘを形成する。第２のポリシリコン堆積は、間隙を効果的に（effectively）満たすＣＶＤまたはその他の技法を用いて実施してもよい。図示のように、ゲート電極３０６ｘの高さはゲート電極３０４ｘと同じである。他の実施形態において、電極同士は同じ高さでなくてもよい。いくつかの実施形態において、他の平坦化技法として化学的機械的研磨技法を用いてもよい。
【００５６】
ゲート電極３０４ｘ、３０６ｘは、当該技術分野において既知のように、導電率を改善するためにケイ化物または金属でできた頂層を含んでもよい。
【００５７】
最後に、図２４Ｆに示すように、底部酸化物層３０１、電荷トラップ層３０２、頂部酸化物層３０３、およびポリシリコン層を含む電荷蓄積構造体がパターニングおよびエッチングされて、基板３００基板内の注入領域を露出し、端子位置にｎ型不純物が注入されて、ソース端子３０７およびドレイン端子３０８を形成する。図２４Ａないし図２４Ｆの工程段階の結果、図１０に示すものと同様のマルチゲート型メモリセルが実施される。本質的に同じ一連の段階を適用して、そのようなメモリセルのアレイを実施することができる。同様に、当該技術分野において既知の技法を用いて、この構造体に対する変形を容易に実施することができる。
【００５８】
図２５は、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３がメモリセル上のソース端子３１７およびドレイン端子３１８用の注入領域において除去されない、工程の一実施形態の一段階を示す。したがって、注入手続きは、図２４Ｆの段階の代替として変更され、注入が、電荷トラップ構造体を実施するのに用いられる材料の層を貫いて行われるようになっている。
【００５９】
図２６Ａないし図２６Ｄは、図２２と同様のマルチゲート型メモリセルの製造の一方法を示す。前のものと同様に、工程は、図２４Ａおよび図２４Ｂに示すように、半導体基板３００を設けることで開始する。基板の、その上にマルチゲート型メモリセルが実施される区域において、底部酸化物層３０１、電荷トラップ層３０２、および頂部酸化物層３０３が形成される。図２６Ａは、図２２に示す、メモリセルにおける偶数番号のついたゲートの下に蓄積位置を有するメモリセルを実施する工程における、次の段階を示す。図２６Ａないし図２６Ｄの工程において、図２４Ｂの構造体がパターニングされ、図２４Ｃにおいてなされているように頂部酸化物層３０３のところで停止せずにエッチングされる。より正確には、エッチングは、電荷蓄積位置を作成するのに用いる材料層（３０１、３０２、３０３）を貫いて進み基板３００に達し、ポリシリコンの制御ゲートの下の電荷蓄積位置を含む多層スタック３５１〜３５６を残す。図２６Ｂに示す段階において、二酸化ケイ素等の絶縁体層３４０が形成され、多層スタック３５１〜３５６を隔離し空間３４１〜３４７にゲート誘電体を設ける。図２６Ｃに示す段階は、空間３４１〜３４７をポリシリコンで満たすことを含む。図２６Ｄに示す段階において、端子位置においてソースおよびドレインの注入３４９、３５０が行われ、メモリセルを完成する。
【００６０】
図２７は、本発明の一実施形態による集積回路の概略ブロック図である。集積回路４５０は、半導体基板上の、マルチゲート型の、局所的な電荷をトラップするメモリセルを用いて実施されるメモリアレイ４００を含む。行デコーダ４０１が、複数のワード線４０２とマルチゲート型メモリセルの選択ゲート線とに接続され、メモリアレイ４００における行に沿って配列されている。列デコーダ４０３が、メモリアレイ４００における列に沿って配列された、ソース電圧およびドレイン電圧を送りアレイ４００におけるマルチゲート型メモリセルからデータを読み出すための複数のビット線４０４に接続される。列デコーダ４０３および行デコーダ４０１には、バス４０５上でアドレスが供給される。列デコーダ４０３には、データバス４０７を介してブロック４０６におけるセンスアンプおよびデータイン（data-in）構造体が接続される。データイン線４１１を介して集積回路４５０上の入出力ポートから、もしくは集積回路４５０の内部または外部の他のデータソースから、データがブロック４０６におけるデータイン構造体に提供される。データアウト線４１２を介してブロック４０６におけるセンスアンプから、集積回路４５０上の入出力ポートに、もしくは集積回路４５０の内部または外部の他のデータ出力先（destinations）に、データが提供される。
【００６１】
本例においてバイアス機構のステートマシン４０９を用いて実施されるコントローラが、読出し、プログラム、消去、消去ベリファイ、およびプログラムベリファイの電圧等、バイアス機構供給電圧４０８の印加を制御する。当該技術分野において既知のように、コントローラは、専用論理回路を用いて実施してもよい。他の実施形態において、コントローラは、同じ集積回路上で実施してもよい汎用プロセッサを備え、このプロセッサは、デバイスの動作を制御するコンピュータプログラムを実行する。さらに他の実施形態において、専用論理回路と汎用プロセッサとの組合せを利用してコントローラを実施してもよい。
【００６２】
図２８は、２つの制御ゲート５０１、５０２を有するセルについて、それぞれの制御ゲートの下に２つのデータ蓄積位置がある一実施形態を示す。図示のセルは、メモリセルのソースおよびドレインの役割を果たすｎ型端子５０３およびｎ型端子５０４を有する半導体基板５００を備える。４ビットの電荷蓄積位置を示し、ビット１−１およびビット１−２は制御ゲート５０１の下にあり、ビット２−１およびビット２−２は制御ゲート５０２の下にある。ゲート５０１、５０２にはそれぞれバイアス電圧Ｖｇ１、Ｖｇ２が印加される。いくつかの実施形態において、メモリセルにおけるそれぞれのゲートの下の２つの蓄積位置のそれぞれには、１つよりも多くのビットを記憶することができる。どちらの端子がこのメモリセルのソースの役割を果たしており、どちらの端子がドレインの役割を果たしているかによって、端子５０３、５０４のうちの一方にはバイアス電圧Ｖｓが印加され、端子５０４、５０３の他方にはバイアス電圧Ｖｄが印加される。基板５００にはバイアス電圧Ｖｂが印加される。バイアス機構は、電荷蓄積位置におけるデータのプログラム、消去、および読出しに適用される。
【００６３】
図２９および図３０は、特定のゲートの下の蓄積位置を消去するための他のバイアス機構を示す。図２９のバイアス機構において、本例において約８ボルトの正のゲート電圧Ｖｇ１をゲート５０１に印加し、約０Ｖをゲート５０２に印加し、約−１０ボルトをソース端子５０３、ドレイン端子５０４、および基板５００のそれぞれに印加することによって、基板５００とゲート５０１の下の電荷蓄積位置との間で、ファウラー−ノルトハイム（ＦＮ）トンネル効果（記号５０５で示す）が引き起こされる。このＦＮトンネル効果によってセルの閾値電圧が上がり、高閾値消去状態が確立される。図３０のバイアス機構において、ソース端子５０３およびドレイン端子５０４をそれぞれ浮遊させる一方で、本例において約−８ボルトの負のゲート電圧Ｖｇ１をゲート５０１に印加し、約０Ｖをゲート５０２に印加し、正の約１０ボルトを基板５００に印加することによって、ゲート５０１とゲート５０１の下の電荷蓄積位置との間でＦＮトンネル効果（記号５０６で示す）が引き起こされる。このＦＮトンネル効果によってセルの閾値電圧が上がり、高閾値消去状態が確立される。
【００６４】
図２９および図３０のもののような消去バイアス機構と組み合わせて用いるのに好適な、メモリセルにおけるそれぞれのゲートの下の２つの電荷蓄積位置をプログラムするためのバイアス機構を、ホット正孔注入に基づいて図３１ないし図３４に示す。図３１に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット１−１をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝−５ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝＋５ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１０を引き起こす。また、端子５０３の役割を果たすｎ＋注入領域に隣接するチャネル領域において引き起こされるホットホールは、記号５１１で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット１−１についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６５】
図３２に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット１−２をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝−５ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋５ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１２を引き起こす。また、反転領域５１２に隣接するチャネル領域において引き起こされるホットホールは、記号５１３で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット１−２についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６６】
図３３に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット２−１をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝−５ボルトを受け取り、端子５０３はＶｓ＝＋５ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１４を引き起こす。また、反転領域５１４に隣接するチャネル領域において引き起こされるホットホールは、記号５１５で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット２−１についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６７】
図３４に示すように、図示のもののようなバイアス機構を用いるホット正孔注入によって、ビット２−２をプログラムすることができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝−５ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋５ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１６を引き起こす。また、端子５０４の役割を果たすｎ＋注入領域に隣接するチャネル領域において引き起こされるホットホールは、記号５１７で示すように電荷蓄積構造体に注入され、電子を移動させて、ビット２−２についての電荷蓄積位置におけるメモリセルの閾値を下げる。
【００６８】
図２９および図３０のもののような消去バイアス機構および図３１ないし図３４のもののようなプログラムバイアス機構と組み合わせて用いるのに好適な、メモリセルにおけるそれぞれのゲートの下の２つの電荷蓄積位置を読み出すためのバイアス機構を、図３５ないし図３８に示す。図３５に示すように、図示のもののような反転（reverse）読出しバイアス機構を用いてビット１−１を読み出すことができ、この場合、ゲート５０１はＶｇ１＝２ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋２ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１０を引き起こす。この反転読出しバイアス機構についてのメモリセルの閾値は、ビット１−１の位置に蓄積される電荷によって決まる。ビット１−１における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット１−１における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００６９】
図３６に示すように、図示のもののような反転読出しバイアス機構を用いてビット１−２を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋２ボルトを受け取り、ゲート５０２はＶｇ２＝＋１０ボルトを受け取り、端子５０３はＶｓ＝＋２ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０２に印加される電圧が比較的高いためにゲート５０２の下で反転５１２を引き起こす。ビット１−２における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット１−２における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７０】
図３７に示すように、図示のもののような反転読出しバイアス機構を用いてビット２−１を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝＋２ボルトを受け取り、端子５０３はＶｓ＝０ボルトを受け取り、端子５０４はＶｄ＝＋２ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０２の下で反転５１４を引き起こす。ビット２−１における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット２−１における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７１】
図３８に示すように、図示のもののような反転読出しバイアス機構を用いてビット２−２を読み出すことができ、この場合、ゲート５０１はＶｇ１＝＋１０ボルトを受け取り、ゲート５０２はＶｇ２＝＋２ボルトを受け取り、端子５０３はＶｓ＝＋２ボルトを受け取り、端子５０４はＶｄ＝０ボルトを受け取り、基板はＶｂ＝０ボルトを受け取る。バイアス機構は、ゲート５０１に印加される電圧が比較的高いためにゲート５０１の下で反転５１６を引き起こす。ビット２−２における電荷蓄積位置が消去されて高閾値状態が確立する場合には、電流は読出しバイアス機構の下を流れない。または、ビット２−２における電荷蓄積位置がプログラムされて低閾値状態が確立する場合には、電流はメモリセルのチャネルを通って読出しバイアス機構の下を流れる。
【００７２】
２つのゲートとそれぞれのゲートに関連する２つの蓄積位置とを有する図２８のセル構造体は、Ｎ個のゲートを有する図３９に示す一実施形態に拡張される。ただしＮは２よりも大きい。図３９のマルチゲート型メモリセルは、ｐ型不純物を有する半導体本体６００において形成される。ｎ型端子６０１、６０２は、マルチゲート型メモリセルのソースおよびドレインの役割を果たす。端子６０１と６０２との間の連続したチャネル領域の上に、頂部誘電体６０５、電荷トラップ誘電体６０６、および底部誘電体６０７を備える電荷蓄積構造体がある。電荷蓄積構造体およびチャネル領域の上に、制御ゲート６０３−１〜６０３−Ｎがある。図示の実施形態によれば、制御ゲート６０３−１〜６０３−Ｎのそれぞれに関連して電荷蓄積位置が２つある。したがって図示のように、ゲート６０３−１には電荷蓄積位置６０４−１−１、６０４−１−２が関連する。ゲート６０３−２には、電荷蓄積位置６０４−２−１、６０４−２−２が関連する。ゲート６０３−３には、電荷蓄積位置６０４−３−１、６０４−３−２が関連する。ゲート６０３−４には、電荷蓄積位置６０４−４−１、６０４−４−２が関連する。ゲート６０３−５には、電荷蓄積位置６０４−５−１、６０４−５−２が関連する。ゲート６０３−６には、電荷蓄積位置６０４−６−１、６０４６−２が関連する。ゲート６０３−（Ｎ−１）には、電荷蓄積位置６０４−（Ｎ−１）−１、６０４−（Ｎ−１）−２が関連する。ゲート６０３−Ｎには、電荷蓄積位置６０４−Ｎ−１、６０４−Ｎ−２が関連する。メモリセルに関連する回路は、電荷蓄積位置において記憶されるデータのプログラム、消去、および読出しのためのバイアス電圧を印加する。バイアス電圧は、それぞれ制御ゲート６０３−１〜６０３−ＮにおけるＶｇ１〜ＶｇＮを含む。バイアス電圧は、端子６０１に印加されるＶｓおよび端子６０２に印加されるＶｄを含む。最後にバイアス電圧は、半導体本体６００に印加されるＶｂを含む。半導体本体６００は、上述のように、いくつかの実施形態においてより大きな半導体基板における隔離領域を備える。
【００７３】
図３９のメモリセルの消去、プログラム、および読出しのための代表的なバイアス機構を、図４０ないし図４５に関して説明する。
【００７４】
図４０および図４１に、他の消去バイアス機構を示す。図４０において、マルチゲート型メモリセルにおける選択されたゲートの下の電荷蓄積位置を消去するために、正のゲート電圧のＦＮトンネル効果のバイアス機構を用いる。したがって、図４０に示すバイアス機構によれば、約＋８ボルトのＶｇ１、Ｖｇ３、Ｖｇ４、Ｖｇ６、Ｖｇ（Ｎ−１）、ＶｇＮ、約０ボルトのＶｇ２、Ｖｇ５、および約−１０ボルトのＶｓ、Ｖｄ、Ｖｂを印加することによって、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎが消去される。このバイアス機構は、基板から、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎの下の記号６１０−１、６１０−３、６１０−４、６１０−６、６１０−（Ｎ−１）、６１０−Ｎで示す電荷蓄積構造体への、電子トンネル効果を引き起こす。この電子トンネル効果によって、それぞれの選択されたゲートに関連する両方の蓄積位置について、閾値電圧が目標消去閾値状態まで上がる。選択されないゲート６０３−２、６０３−５は約０ボルトのゲート電圧を受け取る。これは、選択されないメモリセルにおいてあらかじめ確立された閾値状態を著しく乱すのに十分な電子のトンネル効果を引き起こすには、不十分である。
【００７５】
図４１は、図４０のバイアス機構の代替として、負のゲート電圧のＦＮトンネル効果のバイアス機構を示す。図４０に示すバイアス機構によれば、約−８ボルトのＶｇ１、Ｖｇ３、Ｖｇ４、Ｖｇ６、Ｖｇ（Ｎ−１）、ＶｇＮ、約０ボルトのＶｇ２、Ｖｇ５、および約−１０ボルトのＶｓ、Ｖｄ、Ｖｂを印加することによって、選択されたゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎが消去される。このバイアス機構は、選択された制御ゲート６０３−１、６０３−３、６０３−４、６０３−６、６０３−（Ｎ−１）、６０３−Ｎから、６１０−１、６１０−３、６１０−４、６１０−６、６１０−（Ｎ−１）、６１０−Ｎで示す電荷蓄積構造体への、電子トンネル効果を引き起こす。この電子トンネル効果によって、それぞれの選択されたゲートに関連する両方の蓄積位置について、閾値電圧が目標消去閾値状態まで上がる。選択されないゲート６０３−２、６０３−５は約０ボルトのゲート電圧を受け取る。これは、選択されないメモリセルにおいてあらかじめ確立された閾値状態を著しく乱すのに十分な電子のトンネル効果を引き起こすには、不十分である。
【００７６】
図４２および図４３は、図３９のメモリセルについての、バンド間トンネル効果によって引き起こされるホット正孔注入による、左側および右側のプログラムを示す。左側の蓄積位置、例えばゲート６０３−５の下の蓄積位置６０４−５−１、をプログラムするには、図４２に示すバイアス機構が用いられる。図４２のバイアス機構によれば、選択されないゲート６０３−１〜６０３−４および６０３−６〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−５は約−５ボルトのＶｇ５を受け取る。端子６０１は約＋５ボルトに等しいＶｓを受け取り、端子６０２は約０ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６１５、６１６が引き起こされ、それによって端子６０１、６０２がゲート６０３−５の下のチャネル領域に接続される。記号６１７で示す、バンド間トンネル効果によって引き起こされるホットホールは、反転領域６１５の、制御ゲート６０３−５の下の縁において引き起こされ、電荷蓄積位置６０４−５−１に注入される。これは、選択されたゲート６０３−５に関連する左側の蓄積位置の閾値電圧を目標プログラム状態まで下げるのに十分である。
【００７７】
図４３は、選択されたゲートに関連する右側の蓄積位置をプログラムするためのバイアス機構を示す。右側の蓄積位置、例えばゲート６０３−３の下の蓄積位置６０４−３−２、をプログラムするには、図４３に示すバイアス機構が用いられる。図４３のバイアス機構によれば、選択されないゲート６０３−１、６０３−２および６０３−４〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−３は約−５ボルトのＶｇ５を受け取る。端子６０１は約０ボルトに等しいＶｓを受け取り、端子６０２は約＋５ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６２５、６２６が引き起こされ、それによって端子６０１、６０２がゲート６０３−３の下のチャネル領域に接続される。記号６２７で示す、バンド間トンネル効果によって引き起こされるホットホールは、反転領域６２６の、制御ゲート６０３−３の下の縁において引き起こされ、電荷蓄積位置６０４−３−２に注入される。これは、選択されたゲート６０３−３に関連する右側の蓄積位置の閾値電圧を目標プログラム状態まで下げるのに十分である。
【００７８】
図４４および図４５は、図３９のメモリセルについての左側および右側の反転読出しバイアス機構を示す。左側の蓄積位置、例えばゲート６０３−５の下の蓄積位置６０４−５−１、を読み出すのに、図４４に示すバイアス機構が用いられる。図４４のバイアス機構によれば、選択されないゲート６０３−１〜６０３−４および６０３−６〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−５は約＋２ボルトのＶｇ５を受け取る。端子６０１は約０ボルトに等しいＶｓを受け取り、端子６０２は約＋２ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６３５、６３６が引き起こされ、それによって端子６０１、６０２がゲート６０３−５の下のチャネル領域に接続される。電荷蓄積位置６０４−５−１が高閾値状態を有する（消去される）場合には、端子６０１と６０２との間の電流の流れは阻止される。または、電荷蓄積位置６０４−５−１が低閾値状態を有する（プログラムされる）場合には、端子６０１と６０２との間で電流が流れる。この電流の流れを検出して、電荷蓄積位置６０４−５−１において記憶されているデータを表示する（indicate）ことができる。
【００７９】
左側の蓄積位置、例えばゲート６０３−３の下の蓄積位置６０４−３−２、を読み出すのに、図４５に示すバイアス機構が用いられる。図４５のバイアス機構によれば、選択されないゲート６０３−１、６０３−２および６０３−４〜６０３−Ｎは、約＋１０ボルト等の高電圧を受け取り、選択されたゲート６０３−３は約＋２ボルトのＶｇ５を受け取る。端子６０１は約＋２ボルトに等しいＶｓを受け取り、端子６０２は約０ボルトに等しいＶｄを受け取る。同様に、基板は約０ボルトのＶｂを受け取る。選択されないゲートに印加される電圧が比較的高いために、反転領域６４５、６４６が引き起こされ、それによって端子６０１、６０２がゲート６０３−３の下のチャネル領域に接続される。電荷蓄積位置６０４−３−２が高閾値状態を有する（消去される）場合には、端子６０１と６０２との間の電流の流れは阻止される。または、電荷蓄積位置６０４−３−２が低閾値状態を有する（プログラムされる）場合には、端子６０１と６０２との間で電流が流れる。この電流の流れを検出して、電荷蓄積位置６０４−３−２において記憶されているデータを表示することができる。
【００８０】
図４６ないし図５２は、図１１に示すマルチゲート型セルについての記号を用いて、本明細書において説明するマルチゲート型メモリセルについてのアレイレイアウトの代表的な実施形態を概略的に示す。図示のアレイレイアウトは、セル当たり１ビットの（single bit per cell）実施形態およびセル当たり複数ビットの（multiple bits per cell）実施形態とともに用いることができ、上でより詳細に説明した、それぞれの制御ゲートに関連するそれぞれの蓄積位置において１つよりも多くのビットが記憶される実施形態もこれに含まれる。
【００８１】
図４６は、第１のレイアウトの実施形態を示す。図４６において、図１８に示す構造体を有するマルチゲート型メモリセル７００〜７０６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに並行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの一方を選択ゲート７１０〜７１６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の底部端子に送るよう配列されている。選択ゲート７１０〜７１６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。また、ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの他方を選択ゲート７２０〜７２６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の頂部端子に送るよう配列されている。選択ゲート７２０〜７２６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア（contact vias）７１８、７２８等のコンタクトバイアを用いて、選択ゲート７１０〜７１６または７２０〜７２６のソース端子またはドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７０６は、選択ゲート７１６、７２６を介してそれぞれビット線ＢＬＮ＋３、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７０５は、選択ゲート７１５、７２５を介してそれぞれビット線ＢＬＮ＋１、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７０４は、選択ゲート７１４、７２４を介してそれぞれビット線ＢＬＮ＋１、ＢＬＮに接続される。マルチゲート型メモリセル７０３は、選択ゲート７１３、７２３を介してそれぞれビット線ＢＬＮ−１、ＢＬＮに接続される。マルチゲート型メモリセル７０２は、選択ゲート７１２、７２２を介してそれぞれビット線ＢＬＮ−１、ＢＬＮ−２に接続される。マルチゲート型メモリセル７０１は、選択ゲート７１１、７２１を介してそれぞれビット線ＢＬＮ−３、ＢＬＮ−２に接続される。マルチゲート型メモリセル７００は、選択ゲート７１０、７２０を介してそれぞれビット線ＢＬＮ−３、ＢＬＮ−４（図示せず）に接続される。図４６の実施形態において、マルチゲート型メモリセルは互いに平行に配列されており、アレイにおける単一のマルチゲート型メモリセルのビット線への接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。
【００８２】
図４７は、別のレイアウトの実施形態を示す。図４７において、図１８に示す構造体を有するマルチゲート型メモリセル７００〜７０６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに並行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｄを選択ゲート７２０〜７２６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の頂部端子に送るよう配列されている。また、埋め込んだ（buried）ドープ領域でまたは金属層で実施される水平なソース線７１９は、バイアス電圧Ｖｓを選択ゲート７１０〜７１６を通じてそれぞれマルチゲート型メモリセル７００〜７０６の底部端子に送るよう配列されている。選択ゲート７１０〜７１６のゲートは、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７２８等のコンタクトバイアを用いて、選択ゲート７２０〜７２６のドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７０６は、選択ゲート７１６、７２６を介してそれぞれビット線ＢＬＮ＋３およびソース線７１９に接続される。マルチゲート型メモリセル７０５は、選択ゲート７２５を介してそれぞれビット線ＢＬＮ＋２およびソース線７１９に接続される。マルチゲート型メモリセル７０４は、選択ゲート７２４を介してそれぞれビット線ＢＬＮ＋１およびソース線７１９に接続される。マルチゲート型メモリセル７０３は、選択ゲート７２３を介してそれぞれビット線ＢＬＮおよびソース線７１９に接続される。マルチゲート型メモリセル７０２は、選択ゲート７２２を介してそれぞれビット線ＢＬＮ−１およびソース線７１９に接続される。マルチゲート型メモリセル７０１は、選択ゲート７２１を介してそれぞれビット線ＢＬＮ−２およびソース線７１９に接続される。マルチゲート型メモリセル７００は、選択ゲート７２０を介してそれぞれビット線ＢＬＮ−３およびソース線７１９に接続される。図４７の実施形態において、セクタにおける互いに平行なセルすべてのソース同士は一緒に接続され、ビット線の方向に直交する水平なソース線に接続される。それぞれのマルチゲート型メモリセルのドレインは単一のビット線に接続され、このビット線は隣接するビット線とは共用（shared）されていない。
【００８３】
図４８は、図４６のレイアウトと同様の別のレイアウトの実施形態を示す。図４８の実施形態において、選択ゲート７２０〜７２６および７１０〜７１６は、それによって一度にマルチゲート型メモリセルを１つだけビット線に接続することができる、復合（decoding：デコード）機能を提供するよう配列されている。特に、選択ゲート７２１、７２３、７２５のゲート端子は制御信号ＳＬＧ１に接続され、選択ゲート７２０、７２２、７２４、７２６のゲートは制御信号ＳＬＧ２に接続される。同様に、選択ゲート７１１、７１３、７１５のゲート端子は制御信号ＳＬＧ４に接続され、選択ゲート７１０、７１２、７１４、７１６のゲートは制御信号ＳＬＧ３に接続される。その他の点では、この機構は図４６において説明したものと同様である。図４８の実施形態において、単一のマルチゲート型メモリセルへのビット線の接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。選択ゲートは、上記隣接する互いに平行なセル同士が共用ビット線に同時に接続されないよう制御される。
【００８４】
図４９は、第３の他のレイアウトの実施形態を示す。図４９において、図２０に示す構造体を有するマルチゲート型メモリセル７４０〜７４６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。マルチゲート型メモリセルにおける対応するゲートに平行してバイアス電圧Ｖｇ１〜ＶｇＮを送るよう、ワード線が配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの一方をマルチゲート型メモリセル７４０〜７４６の頂部端子のそれぞれに送るよう配列されている。マルチゲート型メモリセルにおける頂部制御ゲート７５０〜７５６は、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。また、ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｓ、Ｖｄのうちの他方をマルチゲート型メモリセル７４０〜７４６の底部端子に送るよう配列されている。底部制御ゲート７６０〜７６６は、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７４８、７４９等のコンタクトバイアを用いて、選択ゲート７１０〜７１６または７２０〜７２６のソース端子またはドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７４６は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋３、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７４５は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１、ＢＬＮ＋２に接続される。マルチゲート型メモリセル７４４は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１、ＢＬＮに接続される。マルチゲート型メモリセル７４３は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１、ＢＬＮに接続される。マルチゲート型メモリセル７４２は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１、ＢＬＮ−２に接続される。マルチゲート型メモリセル７４１は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３、ＢＬＮ−２に接続される。マルチゲート型メモリセル７４０は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３、ＢＬＮ−４（図示せず）に接続される。それぞれのセルにおける頂部および底部制御ゲートは、低閾値状態において底部制御ゲートと関連する蓄積位置を維持するよう動作され、図４６のアレイの実施形態における選択ゲート７１０〜７１６および７２０〜７２６のような選択ゲートの代わりに用いることができるようになっている。図４９の実施形態において、マルチゲート型メモリセルは互いに平行に配列されており、アレイにおける単一のマルチゲート型メモリセルのビット線への接続は、２つの選択ゲートによって制御されている。２つの隣接する互いに平行なセルのソース同士は一緒に接続され、単一のビット線に接続される。同様に、２つの隣接する互いに平行なセルのドレイン同士は一緒に接続され、単一のビット線に接続される。
【００８５】
図５０は、第４の他のレイアウトの実施形態を示す。図５０において、図２０に示す構造体を有するマルチゲート型メモリセル７４０〜７４６が、ビット線ＢＬＮ−３〜ＢＬＮ＋３とともにレイアウトされている。ワード線は、マルチゲート型メモリセルにおける対応するゲートに平行してバイアス電圧Ｖｇ１〜ＶｇＮを送るように配列されている。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、バイアス電圧Ｖｄをそれぞれマルチゲート型メモリセル７４０〜７４６の頂部端子に送るよう配列されている。マルチゲート型メモリセルにおける頂部制御ゲート７５０〜７５６は、ワード線と平行に配列され制御信号ＳＬＧ１を搬送するバイアス線に接続される。また、埋め込んだドープ領域でまたは金属層で実施される水平なソース線７６９は、バイアス電圧Ｖｓをマルチゲート型メモリセル７４０〜７４６の底部端子に送るよう配列されている。底部制御ゲート７６０〜７６６は、ワード線と平行に配列され制御信号ＳＬＧ２を搬送するバイアス線に接続される。ビット線ＢＬＮ−３〜ＢＬＮ＋３は、通常集積回路上の金属層を用いて実施され、コンタクトバイア７５８等のコンタクトバイアを用いて、マルチゲート型メモリセルのドレイン端子に接続される。図示のアレイレイアウトにおいて、マルチゲート型メモリセル７４６は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋３およびソース線７６９に接続される。マルチゲート型メモリセル７４５は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋２およびソース線７６９に接続される。マルチゲート型メモリセル７４４は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ＋１およびソース線７６９に接続される。マルチゲート型メモリセル７４３は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮおよびソース線７６９に接続される。マルチゲート型メモリセル７４２は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−１およびソース線７６９に接続される。マルチゲート型メモリセル７４１は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−２およびソース線７６９に接続される。マルチゲート型メモリセル７４０は、その頂部制御ゲートおよび底部制御ゲート上の信号ＳＬＧ１、ＳＬＧ２に応答して、それぞれビット線ＢＬＮ−３およびソース線７６９に接続される。それぞれのセルにおける頂部および底部制御ゲートは、低閾値状態において頂部および底部制御ゲートと関連する蓄積位置を維持するよう動作され、図４７のアレイの実施形態における選択ゲート７１０〜７１６および７２０〜７２６のような選択ゲートの代わりに用いることができるようになっている。図５０の実施形態において、セクタにおける互いに平行なセルすべてのソース同士は一緒に接続され、ビット線の方向に直交する水平なソース線に接続される。それぞれのマルチゲート型メモリセルのドレインは単一のビット線に接続され、このビット線は隣接するビット線とは共用されていない。
【００８６】
図５１は、図４６に示すセクタのような、マルチゲート型メモリセルの複数のセクタを備える、メモリブロックのレイアウトを示す。このレイアウトは、図４７ないし図５０に示すセクタ構造体にもまた利用してもよい。図５１において、第１のセクタ８００および第２のセクタ８０１を示す。第１のセクタ８００と第２のセクタ８０１とは、両者の間の接点（contacts）８０２、８０３、８０４、８０５を共用している。第１のセクタ８００は、同一のレイアウトを有するその上のセクタと、接点８０６、８０７、８０８を共用している。同様に、第２のセクタは、同一のレイアウトを有するその下のセクタと、接点８０９、８１０、８１１を共用している。セクタが繰り返されてメモリブロックを形成し、ブロックが繰り返されて、集積回路上に大型のアレイを形成する。別の実施形態において、第１のセクタ８００と第２のセクタ８０１とは、両者が共用する接点の周りで鏡像になるようにレイアウトしてもよい。図５１に示す複数のメモリブロックを含むアレイは、図２７に示すもの等の高密度メモリデバイスにおいて利用される。
【００８７】
図４６ないし図４８および図５１に示す実施形態における選択ゲートの対のそれぞれの間にはマルチゲート型メモリセルが１つしかないが、他の実施形態は選択ゲート同士の間に１つよりも多くのマルチゲート型メモリセルを含む。同様に、図４８および図４９は、ビット線へのまたは水平なソース線におけるビット線への接点同士の間に直列における単一のマルチゲート型メモリセルを有するアレイを示す。他の実施形態においては、直列における頂部マルチゲート型メモリセルの頂部ゲートが頂部選択ゲートの役割を果たし、直列における底部マルチゲート型メモリセルの底部ゲートが底部選択ゲートの役割を果たす、直列になった複数のマルチゲート型メモリセルがあってもよい。
【００８８】
本明細書において説明する技術は、簡単な工程を用いて製造することができる、セル当たり複数ビットを記憶することができる高密度メモリを提供する。さらに、プログラムおよび消去の動作を比較的低電力で行うことができる。
【００８９】
本発明を、上に詳述した好ましい実施形態および例を参照して開示するが、このような例は限定的な意味ではなく例示的な意味に意図されるということが理解されなければならない。当業者には、変更および組合せが容易に理解される、ということが意図され、このような変更および組合せは、本発明の精神および特許請求の範囲内になる。
【図面の簡単な説明】
【００９０】
【図１】先行技術の電荷をトラップするメモリセルの図である。
【図２Ａ】ＦＮトンネル効果を引き起こすことによって先行技術の電荷をトラップするメモリセルをプログラムするためのバイアス機構を示す。
【図２Ｂ】ＦＮトンネル効果を引き起こすことによって先行技術の電荷をトラップするメモリセルをプログラムするためのバイアス機構を示す。
【図３】直列ＮＡＮＤ構成における、直列における選択されたセルをプログラムするためのバイアス機構を有する、直列の電荷をトラップするメモリセルの先行技術の機構を示す。
【図４】２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図５】図４と同様のマルチゲート型メモリセルの概略記号である。
【図６】直列における選択されたセルの下の蓄積位置をプログラムするためのバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ａ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｂ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｃ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図７Ｄ】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構をそれぞれ有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図８】直列における選択されたセルの下の蓄積位置を消去するためのバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図９】直列における選択されたセルの下の蓄積位置を消去するための別のバイアス機構を有する、直列の２つの制御ゲートを有するマルチゲート型メモリセルを示す。
【図１０】Ｎ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１１】図４と同様のマルチゲート型メモリセルの概略記号である。
【図１２】直列における選択されたセルの下の蓄積位置をプログラムするためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１３】直列における選択されたセルの下の蓄積位置を読み出すためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１４】直列における選択されたセルの下の蓄積位置を消去するためのバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１５】直列における選択されたセルの下の蓄積位置を消去するための別のバイアス機構を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１６】図１４または図１５のバイアス機構を適用する消去手続きの概略フローチャートである。
【図１７】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための回路を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１８】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートトランジスタを有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図１９】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートの別の実施態様を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２０】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための選択ゲートのもうひとつの別の実施態様を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２１】ソース電圧およびドレイン電圧を、半導体本体の、直列における第１のゲートおよび最後のゲートの近くに伝えるための別の実施態様の回路を有する、直列のＮ個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２２】直列における偶数番号のついたゲートがデータ記憶用の制御ゲートの役割を果たす、直列の奇数Ｎ＋１個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２３】直列における奇数番号のついたゲートがデータ記憶用の制御ゲートの役割を果たす、直列の奇数Ｎ＋１個の制御ゲートを有するマルチゲート型メモリセルを示す。
【図２４Ａ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｂ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｃ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｄ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｅ】マルチゲート型メモリセルの製造工程を示す。
【図２４Ｆ】マルチゲート型メモリセルの製造工程を示す。
【図２５】ソースおよびドレインの注入が電荷蓄積構造体内に行われる、図２４Ａないし図２４Ｆの工程と同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ａ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｂ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｃ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２６Ｄ】図２２または図２３のマルチゲート型メモリセルと同様のマルチゲート型メモリセルの製造工程における一段階を示す。
【図２７】マルチゲート型メモリセルのアレイを含む集積回路のブロック図である。
【図２８】２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図２９】選択された制御ゲートの下のデータを消去するためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３０】選択された制御ゲートの下のデータを消去するための別のバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３１】第１の制御ゲートの下の左側のビット１−１をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３２】第１の制御ゲートの下の右側のビット１−２をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３３】第２の制御ゲートの下の左側のビット２−１をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３４】第２の制御ゲートの下の右側のビット２−２をプログラムするためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３５】第１の制御ゲートの下の左側のビット１−１を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３６】第１の制御ゲートの下の右側のビット１−２を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３７】第２の制御ゲートの下の左側のビット２−１を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３８】第２の制御ゲートの下の右側のビット２−２を読み出すためのバイアス機構を有する、２つの制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図３９】Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４０】選択された制御ゲートの下のデータを消去するためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４１】選択された制御ゲートの下のデータを消去するための他のバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４２】選択された制御ゲートの下の左側のビットをプログラムするためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４３】選択された制御ゲートの下の右側のビットをプログラムするためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４４】選択された制御ゲートの下の左側のビットを読み出すためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４５】選択された制御ゲートの下の右側のビットを読み出すためのバイアス機構を有する、Ｎ個の制御ゲートとそれぞれの制御ゲートに関連する２つの蓄積位置とを有するマルチゲート型メモリセルを示す。
【図４６】マルチゲート型メモリセルのセクタのレイアウトの概略図である。
【図４７】マルチゲート型メモリセルのセクタの第１の別のレイアウトの概略図である。
【図４８】マルチゲート型メモリセルのセクタの第２の別のレイアウトの概略図である。
【図４９】マルチゲート型メモリセルのセクタの第３の別のレイアウトの概略図である。
【図５０】マルチゲート型メモリセルのセクタの第４の別のレイアウトの概略図である。
【図５１】複数のセクタを含むマルチゲート型メモリセルのブロックのレイアウトを示す。
【特許請求の範囲】
【請求項１】
半導体本体と、
該半導体本体上に直列に配列された複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、
前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体と、
前記半導体本体の、前記直列における前記第１のゲートの近くおよび前記最後のゲートの近くに、ソースおよびドレインのバイアス電圧を伝える回路と、
ゲートのバイアス電圧を前記複数のゲートに伝える回路と
を備える集積回路メモリデバイスであって、
前記半導体本体は、前記直列における前記複数のゲートの下に連続したマルチゲートのチャネル領域を含み、
該マルチゲートのチャネル領域は、
ｎ型とｐ型のうちの一方の導電性を有し、
前記ソースおよびドレインのバイアス電圧を伝える回路および前記ゲートのバイアス電圧を伝える回路を制御して、それによって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の、２つの電荷トラップ位置にデータを記憶するためのバイアス機構を確立する（establish）、コントローラを含む
集積回路メモリデバイス。
【請求項２】
前記直列におけるすべての前記ゲートの下に２つの電荷トラップ位置を含む、請求項１に記載の集積回路メモリデバイス。
【請求項３】
前記ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料を備え、前記ゲートのバイアス電圧を伝える回路は、ワード線として配列された導電性材料を備える、請求項１に記載の集積回路メモリデバイス。
【請求項４】
前記ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料と、前記半導体本体の、前記直列における前記第１のゲートに隣接する第１の端子位置と、前記半導体本体の、前記直列における前記最後のゲートに隣接する第２の端子位置とを備え、前記第１および第２の端子位置は、ｎ型とｐ型のうちの他方の導電性を有し、前記第１および第２の端子位置のうちの少なくとも１つを前記ビット線に選択的に接続するようになっているデバイスを有する、請求項１に記載の集積回路メモリデバイス。
【請求項５】
前記ソースおよびドレインのバイアス電圧を前記半導体本体に伝える回路は、前記半導体本体の、前記直列における前記第１のゲートに隣接する第１の端子位置と、前記半導体本体の、前記直列における前記最後のゲートに隣接する第２の端子位置とを備え、前記第１および第２の端子位置は、ｎ型とｐ型のうちの他方の導電性を有する、請求項１に記載の集積回路メモリデバイス。
【請求項６】
前記ソースおよびドレインのバイアス電圧を伝える回路は、前記直列における前記第１のゲートに隣接し前記マルチゲートのチャネル領域の上にあるさらなるゲートを含むビット線を備え、該さらなるゲートは、復号回路に接続され、選択されると前記マルチゲートのチャネル領域を前記ビット線に接続する、請求項１に記載の集積回路メモリデバイス。
【請求項７】
前記ソースおよびドレインのバイアス電圧を伝える回路は、前記直列における前記第１のゲートに隣接し前記マルチゲートのチャネル領域の上にある第１のさらなるゲートと、前記直列における前記最後のゲートに隣接し前記マルチゲートのチャネル領域の上にある第２のさらなるゲートとを含む、第１および第２のビット線を備え、前記第１および第２のさらなるゲートは、復号回路に接続され、選択されると前記マルチゲートのチャネル領域を前記第１および第２のビット線に接続する、請求項１に記載の集積回路メモリデバイス。
【請求項８】
前記電荷蓄積構造体は、底部誘電体層と、電荷トラップ誘電体層と、頂部誘電体層とを含む誘電体スタックを備える、請求項１に記載の集積回路メモリデバイス。
【請求項９】
前記電荷蓄積構造体は、底部誘電体層と、電荷トラップ誘電体層と、頂部誘電体層とを含む誘電体スタックを備え、前記電荷トラップ誘電体層は窒化ケイ素を備える、請求項１に記載の集積回路メモリデバイス。
【請求項１０】
前記直列の（series）ゲートは２つよりも多くのゲートを含み、前記電荷蓄積構造体は前記直列のゲートのうちの２つよりも多くのゲートの下に電荷トラップ位置を含む、請求項１に記載の集積回路メモリデバイス。
【請求項１１】
前記コントローラは、プログラム手続き、消去手続き、および読出し手続きを適用し、前記プログラム手続きは低閾値状態を確立することを含み、前記消去手続きは高閾値状態（high threshold state）を確立することを含む、請求項１に記載の集積回路メモリデバイス。
【請求項１２】
半導体本体と、
該半導体本体を横切って延びる複数のワード線と、
前記半導体本体を横切って前記複数のワード線に略直交して配列された複数のビット線と、
前記半導体本体上にあり、前記複数のワード線および前記複数のビット線に接続された、復号回路と、
前記複数のワード線および前記複数のビット線に接続されたマルチゲートの記憶素子のアレイであって、該マルチゲートの記憶素子はそれぞれ、
直列に配列され前記複数のワード線におけるそれぞれのワード線に接続された、複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、
前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体と、
前記直列における前記複数のゲートの下に、ｎ型とｐ型のうちの一方の導電性を有するマルチゲートのチャネル領域と、
前記直列における前記第１のゲートおよび前記最後のゲートの近くのソースおよびドレイン端子であって、該ソースおよびドレイン端子のうちの少なくとも１つは前記複数のビット線におけるビット線に接続されている、ソースおよびドレイン端子と
を含む、マルチゲートの記憶素子のアレイと、
前記ソースおよびドレインのバイアス電圧を伝える回路および前記ゲートのバイアス電圧を伝える回路を制御して、それによって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の２つの電荷トラップ位置にデータを記憶するためのバイアス機構を確立する、コントローラであって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の前記２つの電荷トラップ位置について、プログラム手続き、消去手続き、および読出し手続きを制御するよう配列されている、コントローラと
を備える集積回路メモリデバイス。
【請求項１３】
半導体本体と、該半導体本体上に直列に配列された複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体とを備え、前記半導体本体は、前記直列における前記複数のゲートの下に、連続したマルチゲートのチャネル領域を含み、該マルチゲートのチャネル領域は、ｎ型とｐ型のうちの一方の導電性を有する、集積回路メモリデバイスを動作する方法であって、該方法は、
選択されたゲートにおいてデータをプログラムするためのバイアス機構を適用することであって、該バイアス機構は、前記直列における選択されたゲートの下の選択された電荷トラップ位置をプログラムするためのものであり、
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの他方の近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用すること
を含み、
前記ゲートバイアス状態は、前記ソースおよびドレインのバイアス電圧を前記選択されたゲートの下の前記領域に伝えるための、前記直列における選択されたゲートの上の前記基板バイアス状態を基準とするプログラム電圧を含み、前記ソースおよびドレイン状態は、前記選択されたゲートの下の前記２つの電荷トラップ位置のうちの前記一方への正孔注入電流を引き起こして低閾値状態を確立するのに十分な、前記半導体本体であるソースおよびドレイン電圧と、前記直列における他のゲートの上の、該他のゲートの下の電荷蓄積位置内にかなりの電子または正孔の注入を行うことなく前記他のゲートの下の前記マルチゲートのチャネル領域において反転を引き起こすのに十分な、反転電圧とを含む、
メモリデバイスを動作する方法。
【請求項１４】
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、前記直列における選択されたゲートの上の、前記基板バイアス状態を基準とする、前記低閾値状態用の閾値電圧よりも高い読出し電圧と、前記直列における前記他のゲートの上の、該他のゲートの下の前記マルチゲートのチャネル領域において反転を引き起こすのに十分な、前記高閾値状態よりも高い反転電圧とを適用し、
読み出すためのバイアス機構を適用することをさらに含む、請求項１３に記載のメモリデバイスを動作する方法。
【請求項１５】
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、前記直列における１つまたは複数のゲートの下の前記電荷トラップ位置に電子注入を引き起こして、それによって、前記高閾値状態を確立するのに十分な電圧を適用し、
消去するためのバイアス機構を適用することをさらに含む、請求項１４に記載のメモリデバイスを動作する方法。
【請求項１】
半導体本体と、
該半導体本体上に直列に配列された複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、
前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体と、
前記半導体本体の、前記直列における前記第１のゲートの近くおよび前記最後のゲートの近くに、ソースおよびドレインのバイアス電圧を伝える回路と、
ゲートのバイアス電圧を前記複数のゲートに伝える回路と
を備える集積回路メモリデバイスであって、
前記半導体本体は、前記直列における前記複数のゲートの下に連続したマルチゲートのチャネル領域を含み、
該マルチゲートのチャネル領域は、
ｎ型とｐ型のうちの一方の導電性を有し、
前記ソースおよびドレインのバイアス電圧を伝える回路および前記ゲートのバイアス電圧を伝える回路を制御して、それによって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の、２つの電荷トラップ位置にデータを記憶するためのバイアス機構を確立する（establish）、コントローラを含む
集積回路メモリデバイス。
【請求項２】
前記直列におけるすべての前記ゲートの下に２つの電荷トラップ位置を含む、請求項１に記載の集積回路メモリデバイス。
【請求項３】
前記ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料を備え、前記ゲートのバイアス電圧を伝える回路は、ワード線として配列された導電性材料を備える、請求項１に記載の集積回路メモリデバイス。
【請求項４】
前記ソースおよびドレインのバイアス電圧を伝える回路は、ビット線として配列された導電性材料と、前記半導体本体の、前記直列における前記第１のゲートに隣接する第１の端子位置と、前記半導体本体の、前記直列における前記最後のゲートに隣接する第２の端子位置とを備え、前記第１および第２の端子位置は、ｎ型とｐ型のうちの他方の導電性を有し、前記第１および第２の端子位置のうちの少なくとも１つを前記ビット線に選択的に接続するようになっているデバイスを有する、請求項１に記載の集積回路メモリデバイス。
【請求項５】
前記ソースおよびドレインのバイアス電圧を前記半導体本体に伝える回路は、前記半導体本体の、前記直列における前記第１のゲートに隣接する第１の端子位置と、前記半導体本体の、前記直列における前記最後のゲートに隣接する第２の端子位置とを備え、前記第１および第２の端子位置は、ｎ型とｐ型のうちの他方の導電性を有する、請求項１に記載の集積回路メモリデバイス。
【請求項６】
前記ソースおよびドレインのバイアス電圧を伝える回路は、前記直列における前記第１のゲートに隣接し前記マルチゲートのチャネル領域の上にあるさらなるゲートを含むビット線を備え、該さらなるゲートは、復号回路に接続され、選択されると前記マルチゲートのチャネル領域を前記ビット線に接続する、請求項１に記載の集積回路メモリデバイス。
【請求項７】
前記ソースおよびドレインのバイアス電圧を伝える回路は、前記直列における前記第１のゲートに隣接し前記マルチゲートのチャネル領域の上にある第１のさらなるゲートと、前記直列における前記最後のゲートに隣接し前記マルチゲートのチャネル領域の上にある第２のさらなるゲートとを含む、第１および第２のビット線を備え、前記第１および第２のさらなるゲートは、復号回路に接続され、選択されると前記マルチゲートのチャネル領域を前記第１および第２のビット線に接続する、請求項１に記載の集積回路メモリデバイス。
【請求項８】
前記電荷蓄積構造体は、底部誘電体層と、電荷トラップ誘電体層と、頂部誘電体層とを含む誘電体スタックを備える、請求項１に記載の集積回路メモリデバイス。
【請求項９】
前記電荷蓄積構造体は、底部誘電体層と、電荷トラップ誘電体層と、頂部誘電体層とを含む誘電体スタックを備え、前記電荷トラップ誘電体層は窒化ケイ素を備える、請求項１に記載の集積回路メモリデバイス。
【請求項１０】
前記直列の（series）ゲートは２つよりも多くのゲートを含み、前記電荷蓄積構造体は前記直列のゲートのうちの２つよりも多くのゲートの下に電荷トラップ位置を含む、請求項１に記載の集積回路メモリデバイス。
【請求項１１】
前記コントローラは、プログラム手続き、消去手続き、および読出し手続きを適用し、前記プログラム手続きは低閾値状態を確立することを含み、前記消去手続きは高閾値状態（high threshold state）を確立することを含む、請求項１に記載の集積回路メモリデバイス。
【請求項１２】
半導体本体と、
該半導体本体を横切って延びる複数のワード線と、
前記半導体本体を横切って前記複数のワード線に略直交して配列された複数のビット線と、
前記半導体本体上にあり、前記複数のワード線および前記複数のビット線に接続された、復号回路と、
前記複数のワード線および前記複数のビット線に接続されたマルチゲートの記憶素子のアレイであって、該マルチゲートの記憶素子はそれぞれ、
直列に配列され前記複数のワード線におけるそれぞれのワード線に接続された、複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、
前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体と、
前記直列における前記複数のゲートの下に、ｎ型とｐ型のうちの一方の導電性を有するマルチゲートのチャネル領域と、
前記直列における前記第１のゲートおよび前記最後のゲートの近くのソースおよびドレイン端子であって、該ソースおよびドレイン端子のうちの少なくとも１つは前記複数のビット線におけるビット線に接続されている、ソースおよびドレイン端子と
を含む、マルチゲートの記憶素子のアレイと、
前記ソースおよびドレインのバイアス電圧を伝える回路および前記ゲートのバイアス電圧を伝える回路を制御して、それによって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の２つの電荷トラップ位置にデータを記憶するためのバイアス機構を確立する、コントローラであって、前記直列における前記複数のゲートのうちの前記１つよりも多くのそれぞれの下の前記２つの電荷トラップ位置について、プログラム手続き、消去手続き、および読出し手続きを制御するよう配列されている、コントローラと
を備える集積回路メモリデバイス。
【請求項１３】
半導体本体と、該半導体本体上に直列に配列された複数のゲートであって、前記直列における第１のゲートと前記直列における最後のゲートとを含み、絶縁部材が前記直列におけるゲートを前記直列における隣接するゲートから隔離する、複数のゲートと、前記半導体本体上の電荷蓄積構造体であって、前記直列における前記複数のゲートのうちの１つよりも多くのゲートの下に電荷トラップ位置を含む、電荷蓄積構造体とを備え、前記半導体本体は、前記直列における前記複数のゲートの下に、連続したマルチゲートのチャネル領域を含み、該マルチゲートのチャネル領域は、ｎ型とｐ型のうちの一方の導電性を有する、集積回路メモリデバイスを動作する方法であって、該方法は、
選択されたゲートにおいてデータをプログラムするためのバイアス機構を適用することであって、該バイアス機構は、前記直列における選択されたゲートの下の選択された電荷トラップ位置をプログラムするためのものであり、
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの他方の近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用すること
を含み、
前記ゲートバイアス状態は、前記ソースおよびドレインのバイアス電圧を前記選択されたゲートの下の前記領域に伝えるための、前記直列における選択されたゲートの上の前記基板バイアス状態を基準とするプログラム電圧を含み、前記ソースおよびドレイン状態は、前記選択されたゲートの下の前記２つの電荷トラップ位置のうちの前記一方への正孔注入電流を引き起こして低閾値状態を確立するのに十分な、前記半導体本体であるソースおよびドレイン電圧と、前記直列における他のゲートの上の、該他のゲートの下の電荷蓄積位置内にかなりの電子または正孔の注入を行うことなく前記他のゲートの下の前記マルチゲートのチャネル領域において反転を引き起こすのに十分な、反転電圧とを含む、
メモリデバイスを動作する方法。
【請求項１４】
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、前記直列における選択されたゲートの上の、前記基板バイアス状態を基準とする、前記低閾値状態用の閾値電圧よりも高い読出し電圧と、前記直列における前記他のゲートの上の、該他のゲートの下の前記マルチゲートのチャネル領域において反転を引き起こすのに十分な、前記高閾値状態よりも高い反転電圧とを適用し、
読み出すためのバイアス機構を適用することをさらに含む、請求項１３に記載のメモリデバイスを動作する方法。
【請求項１５】
前記半導体本体の前記マルチゲートのチャネル領域に基板バイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちの一方の近くにソースバイアス状態を適用し、
前記半導体本体の、前記直列における前記第１のゲートと前記最後のゲートのうちのもうひとつの近くにドレインバイアス状態を適用し、および
前記直列における前記複数のゲートにゲートバイアス状態を適用することであって、該ゲートバイアス状態は、前記直列における１つまたは複数のゲートの下の前記電荷トラップ位置に電子注入を引き起こして、それによって、前記高閾値状態を確立するのに十分な電圧を適用し、
消去するためのバイアス機構を適用することをさらに含む、請求項１４に記載のメモリデバイスを動作する方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２４Ｆ】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】
【図２４Ｅ】
【図２４Ｆ】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【公開番号】特開２００６−２４９３０（Ｐ２００６−２４９３０Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００５−１９４５２０（Ｐ２００５−１９４５２０）
【出願日】平成１７年７月４日（２００５．７．４）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１７年７月４日（２００５．７．４）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
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