【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。 （もっと読む）

【課題】トレンチパワーＤＭＯＳトランジスタにおいて、ソース引き出し電極とゲート引き出し電極の短絡を確実に防止する。併せて上記ＤＭＯＳトランジスタのサイズの縮小を図ること及びソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防止する。
【解決手段】Ｎ＋型ソース層１３の底面の直下のＰ型ベース層９内に形成されたＰ＋型コンタクト層１４を、コンタクト用開口２５の内の少なくとも一部の該コンタクト用開口２５の底面に露出するＮ＋型ソース層１３を貫通するくぼみ部１６に露出させる。次にコンタクト用開口２５の底面に露出するＮ＋型ソース層１３及びくぼみ部１６に露出するＮ＋型ソース層１３、Ｐ＋型コンタクト層１４に接続し、コンタクト用開口２５内をその上端まで埋設して延在するソース引き出し電極１７ａを形成する。 （もっと読む）

【課題】メモリセルトランジスタのコンタクト抵抗を低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。 （もっと読む）

【課題】コンタクトホール下部において、シリコン基板へのメタルの拡散を防ぎ、メタルの侵入による消費電流の増大を無くした半導体装置を提供する。
【解決手段】層間絶縁膜１０３に形成されたコンタクトホール１０４の側壁部にポリシリコン層１０５を設ける。この上にチタン１０６とチタン窒化膜１０７からなるバリア膜、アルミニウム合金１０８を形成する。これによって、チタン窒化膜が薄くなった部分からアルミニウムがシリコン基板１０１の高不純物ドープ活性領域１０２へ侵入するのを防止する。 （もっと読む）

【課題】コンタクトホール内に形成される配線層の抵抗値を抑制する。
【解決手段】コンタクトホールＨが、変曲位置Ｈ１から下方に向けて径が小さいテーパ孔形状に形成されていると共に変曲位置Ｈ１から上方に向けてシリコン基板２の表面に対して垂直柱状に形成されている。また、このコンタクトホールＨ内にポリプラグ８および金属プラグ９が形成されている。 （もっと読む）

【課題】メモリセルと周辺回路を備えた半導体装置において、周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する。
【解決手段】
メモリセルと周辺回路を備えた半導体装置において、前記周辺回路領域に形成されるキャパシタは、前記メモリセル領域のゲート電極と同時に形成される下部電極と、前記メモリセル領域において前記コンタクトホール内壁面を覆う絶縁膜と同時に形成される容量絶縁膜と、前記コンタクトホールに形成されるコンタクトプラグと同時に形成される上部電極とを備える。 （もっと読む）