【課題】複数の不揮発性可変抵抗メモリセルを含む縦型のメモリアレイを提供する。
【解決手段】方法は、半導体ウェハから垂直に伸延する複数のピラー構造を有する半導体ウェハを提供するステップを含む。導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 （もっと読む）

【課題】不揮発性記憶装置およびその製造方法に関し、抵抗変化材料を利用したメモリの信頼性の向上を実現する。
【解決手段】積半導体素子を形成する基板の上方に、第１方向に延伸するように複数の金属配線層２を設け、金属配線層２のさら上方に、前記第１方向に直交する第２方向に延伸するように複数の金属配線層３を設ける。また、金属配線層２と金属配線層３とが交差する空間のそれぞれにメモリセルを設ける。前記メモリセルは、選択素子と相変化材料層７とが並列接続された構成とする。ここで、前記選択素子の前記第１方向の寸法が、相変化材料層７の前記第１方向の寸法よりも大きくなるように加工する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】 セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。
【解決手段】
二端子型の記憶素子Ｒと選択用のトランジスタＱを直列に接続してなるメモリセルを複数、マトリクス状に配列させたメモリセルアレイ１００と、書き換え電圧パルスを第１ビット線に印加する第１電圧印加回路１０１と、プリチャージ電圧を第１及び第２ビット線に印加する第２電圧印加回路１０２を有する半導体記憶装置であって、メモリセルの書き換え時において、予め第２電圧印加回路１０２がメモリセルの両端を同一電圧にプリチャージした後、第１電圧印加回路１０１が選択用のトランジスタに直接接続する第１ビット線を介して書き換え電圧パルスを印加するとともに、第２電圧印加回路１０２が記憶素子と直接接続する第２ビット線に当該プリチャージ電圧を印加する。 （もっと読む）

【課題】活性領域の接触面積を増大でき、コンタクト抵抗を低減可能な半導体記憶装置を提供する。
【解決手段】フィン状の活性領域１３は、半導体基板１１内に設けられ、第１の側面、前記第１の側面に平行する第２の側面、及び前記第１、第２の側面を繋ぐ上面を有する。ワード線の一部としてのゲート電極１４は、活性領域に形成された溝１７内及び溝を跨いで形成され、活性領域と絶縁されている。シリサイド層１６は、ゲート電極の両側の活性領域に位置し、ソース、ドレイン領域としての活性領域の少なくとも第１の側面に形成されている。少なくとも記憶素子２１を接続するためのコンタクト１５は、シリサイド層に接続されている。 （もっと読む）

【課題】ＭＲＡＭのメモリセル面積を縮小化する。
【解決手段】メモリセル８０は、四角柱形状の素子形成領域１００にメモリトランジスタＴＲ１乃至３とＴＭＲ素子ＴＭＲ１が設けられた３Ｔ１Ｊ型の３次元構造のメモリセルである。メモリトランジスタＴＲ１のゲート電極５ａが素子形成領域１００の側面のＡ面及びＢ面に形成される。メモリトランジスタＴＲ２はメモリトランジスタＴＲ１の上部に設けられ、ゲート電極５ｂが素子形成領域１００の側面のＢ面及びＣ面に形成される。メモリトランジスタＴＲ３はメモリトランジスタＴＲ２の上部に設けられ、ゲート電極５ｃが素子形成領域１００の側面のＣ面に形成される。ＴＭＲ素子ＴＭＲ１は素子形成領域１００上部に設けられる。Ｂ面のゲート電極５ａ及びゲート電極５ｂによりチャネル形成領域ＣＨ１が形成され、Ｃ面のゲート電極５ｂ及びゲート電極５ｃによりチャネル形成領域ＣＨ２が形成される。 （もっと読む）

【課題】ユニットセルの選択用のワードラインとは別個に磁気抵抗素子の書き込み用のワードラインを設けることなく、選択トランジスタ上に磁気抵抗素子が積層された半導体記憶装置を提供する。
【解決手段】不純物層１２、チャネル層１３および不純物層１６を支柱状に半導体基板１１上に順次積層し、チャネル層１３の周囲を取り巻くようにゲート絶縁膜１４を介してゲート電極１５を配置することで選択トランジスタ３１を構成し、磁性層１７、非磁性層１８および磁性層１９を不純物層１６上に順次積層することで、選択トランジスタ３１上にスピン注入磁化反転素子３２を形成する。 （もっと読む）

【課題】磁気抵抗変化を利用したメモリセルによって構成された不揮発性メモリを有する半導体記憶装置において、メモリセルのスケーリングが進んでも読み出しディスターブを回避し、かつ高速に読み出し動作を行うことができる技術を提供する。
【解決手段】固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとからなるメモリセルにおいて、メモリセルの情報の書き込み動作は、所望する第１電流値および第１時間によって行い、メモリセルの情報の読み出し動作は、メモリセルの温度を検知する温度センサを含むパルス発生回路によってメモリセルの動作温度に応じて設定される第２電流値および第２時間によって行う。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）

【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。 （もっと読む）

【課題】セル面積を縮小する。
【解決手段】磁気ランダムアクセスメモリは、側面と上面とを有する段差部が形成された半導体基板１１と、段差部の側面上にゲート絶縁膜２０を介して形成されたゲート電極Ｇと、段差部の上面内に形成されたドレイン拡散層２４と、ドレイン拡散層より下方の半導体基板内にドレイン拡散層と離間して形成されたソース拡散層１８と、ドレイン拡散層に接続され、磁化方向が固定された固定層３１と磁化方向が反転可能な記録層３３と固定層及び記録層の間に設けられた非磁性層３２とを有し、固定層及び記録層の間に流す電流の向きに応じて固定層及び記録層の磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子に接続されたビット線ＢＬを具備する。 （もっと読む）

【課題】セル面積を縮小することが可能な磁気ランダムアクセスメモリを提供する。
【解決手段】磁気ランダムアクセスメモリは、基板表面から突出する凸部１３の互いに対向する第１及び第２の側面と上面とを有する半導体基板１１と、凸部１３の第１の側面上に形成された第１のゲート電極Ｇ１と、凸部１３の第２の側面上に形成された第２のゲート電極Ｇ２と、凸部１３の上面内に形成されたソース拡散層１５ｃと、凸部１３の第１の側面側下面内に形成された第１のドレイン拡散層１５ａと、凸部１３の第２の側面側下面内に形成された第２のドレイン拡散層１５ｂと、半導体基板１１の上方に形成された第１及び第２のワード線ＷＷＬ１、ＷＷＬ２と、ビット線ＢＬ１と第１及び第２のワード線ＷＷＬ１、ＷＷＬ２の間に配置され、ビット線ＢＬ１に接続されたＭＴＪ素子ＭＴＪ１と、ＭＴＪ素子ＭＴＪ２とを具備する。 （もっと読む）

【課題】 スピン注入磁化反転を用いたMRAMにおいて、微細なメモリセルで十分な書き換え動作を実現するとともに、読み出しディスターブを抑えつつ読み出し電流を大きくとる。
【解決手段】 トンネル磁気抵抗素子の自由層がビット線側にある場合、PMOSトランジスタを用い、トンネル磁気抵抗素子の固定層がビット線側にある場合、NMOSトランジスタを用いて、反平行化書き換えをソース接地で行う。読み出し動作を反平行書き換え方向で読み出すことで、読み出し書き込み動作マージンを向上する。 （もっと読む）