トランジスタ、集積回路および集積回路形成方法
【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
本明細書は、トランジスタ、集積回路、および、電子デバイスに関する。本明細書は、さらに、集積回路形成方法に関する。
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、通常、蓄積される情報を示す電荷を蓄積するストレージキャパシタと、該ストレージキャパシタに接続されているアクセストランジスタとを含む。また、メモリセルアレイは、対応するトランジスタのゲート電極に結合されたワード線と、上記トランジスタの対応するドープ部に結合されたビット線とを含む。用いられ得るトランジスタの型は、ＲＣＡＴ（Recessed Channel Array Transistor）である。該ＲＣＡＴでは、上記ゲート電極は、基板表面内に形成されたゲート溝内に形成されている。ＲＣＡＴを有するメモリデバイスは、例えば、埋め込みワード線を含むことが可能である。具体的には、該ワード線が完全に埋め込まれることによって、該ワード線の表面が半導体基板表面の真下に配置された構成である。通常、該ワード線の抵抗率が、メモリデバイスのスイッチング速度を決定する。
【０００３】
そこで、オペレーション特性において信頼度が高いＤＲＡＭメモリセルアレイが一般に望まれている。
【０００４】
この理由および更なる理由のために、本発明は必要とされている。
【０００５】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解を提供するために含まれ、組み込まれ、本明細書の一部を構成する。本図面は、本発明の実施形態を説明し、本明細書と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点は、発明の詳細な説明を参照することによってより良く理解されることは明らかであろう。上記図面の構成要素は、互いに相対的に縮尺される必要はなく、同様の参照番号は対応する類似の部材を示すものである。
【０００６】
図１は、一実施形態に係るトランジスタを示す断面図である。
【０００７】
図２は、他の一実施形態に係るトランジスタを示す断面図である。
【０００８】
図３Ａは、さらに他の一実施形態に係るトランジスタを示す断面図である。
【０００９】
図３Ｂは、さらなる一実施形態に係るトランジスタを示す断面図である。
【００１０】
図３Ｃは、さらなる他の一実施形態に係るトランジスタを示す断面図である。
【００１１】
図４Ａ〜４Ｃは、さらなる他の一実施形態に係るトランジスタを示す断面図である。
【００１２】
図５Ａおよび図５Ｂは、さらなる実施形態に係るトランジスタを示す断面図である。
【００１３】
図６Ａは、典型的なメモリデバイスを概略的に示す平面図である。
【００１４】
図６Ｂは、本発明の他の一実施形態野に係る集積回路を示す断面図である。
【００１５】
図６Ｃは、集積回路を示す平面図である。
【００１６】
図６Ｄおよび６Ｅは、本発明の実施形態に係る集積回路を示す断面図である。
【００１７】
図７Ａおよび７Ｂは、それぞれ、基板または集積回路を示す典型的な平面図である。
【００１８】
図８は、一実施形態に係る方法を示すフローチャートである。
【００１９】
図９Ａ〜９Ｃは、一実施形態に係る方法を実施する際の基板を示す断面図である。
【００２０】
図１０Ａ〜１０Ｄは、一実施形態に係る方法を実施する際の基板を示す断面図である。
【００２１】
図１１は、電子デバイスの該略図である。
【００２２】
〔発明の詳細な説明〕
以下の詳細な説明においては、参照説明に、本明細書の一部を構成し、本発明が実施され得る特定の実施形態を示す添付の図面を引用する。これに関して、「上」、「下」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明する図面の位置を参照する上で用いられる。本発明の実施形態での構成要素は、異なる多数の位置に配置することができるため、上記方向を示す用語は、図解の目的で用いられるのであって、決して制限されるものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の範囲は、添付の請求の範囲によって定義されるものである。
【００２３】
以下に説明するように、トランジスタは、１つのゲート電極を含んでも良い。この１つのゲート電極は、半導体基板内に形成されたゲート溝の中に配置され、導電性炭素材を有している。また、集積回路は、複数のトランジスタを有することが可能である。このトランジスタは、半導体基板内に形成されたゲート溝の中に配置される、導電性炭素材を有する１つのゲート電極を備えている。
【００２４】
図１は、一実施形態に係るトランジスタを示す断面図である。図１の断面の方向は、例えば、図７Ａおよび７Ｂから切り取った状態である。第１のソース／ドレイン部２１を形成する第１のドープ部、および、第２のソース／ドレイン部２２を形成する第２のドープ部は、半導体基板１の主表面１０に隣り合って形成されている。本明細書において用いられる「ウェハ」、「基板」または「半導体基板」という用語は、半導体基板を有する任意の半導体ベースの構造物を含むことが可能である。ウェハおよび基板は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体および非ドープの半導体、ベース半導体によって支持されるシリコンのエピタキシャル層、並びに、他の半導体構造物を含むものと理解されたい。上記半導体は、シリコンベースである必要はない。上記半導体は、シリコンゲルマニウム、ゲルマニウムまたはヒ素ガリウムであっても良い。
【００２５】
基板１の主表面１０内には、ゲート溝２７が形成されている。ゲート誘電体２４は、ゲート溝２７の側壁に隣接して配置されている。ゲート誘電体２４は、酸化シリコン、窒化シリコン、ハフニウム化合物（酸化ハフニウムなど）、高誘電率材料（酸化アルミニウム（Ａｌ２０３）など）、および、従来技術において公知の他の材料を有する好適な誘電体材料から形成されることが可能である。ゲート誘電体２４は、例えば上述の任意の材料を含む任意の積層構造物を含んでいてもよい。ゲート電極２３の導電性材料は、導電性炭素充填物２５であり得る。例えば、該導電性炭素充填物は、上記ゲート溝２７を完全に充填していてよい。また別の例としては、該炭素充填物は、上記ゲート溝２７の下部または任意の部分を完全に充填することが可能である。
【００２６】
例えば、本明細書中に用いられる「導電性炭素」という用語は、元素炭素から成る材料（つまり、化合物中または化合物成分中には含まれない炭素）を含むことが可能である。この炭素層は、例えば多結晶の炭素層であってよい。例えば、該多結晶の炭素層は、上記炭素が局所的にＳＰ２変態（SP2 modification）で保持され、従ってグラファイト状の構造を有している領域を含むことが可能である。一例として、多結晶の炭素は、複数の小さな結晶質の領域を含み、この場合、単結晶領域間において方向的な関係は与えられていない。各該単結晶領域は、導電性炭素の変態（conductive carbon modification）、例えばグラファイト状の一変態であってよい。一例として、該導電性炭素は、例えば、ホウ素、リン、または、ヒ素を含む第ＩＩＩ族元素または第ＩＶ族元素から選択された元素のような好適なドーパントでドープされていても良い。従って、対応して形成される炭素層の抵抗率は、さらに低減され得る。さらに、このような導電性炭素層には、例えばフッ化ヒ素（ＡＳＦ５）またはフッ化アンチモン（ＳＢＦ５）のような金属ハロゲン化物が間に挿入されていることが可能である。さらに、上記炭素の結晶化度は、生成される間に変動し得る。
【００２７】
換言すると、上記ゲート電極は、導電性炭素（例えば、化合物の元素ではないが元素炭素である炭素）から成る材料を含むことが可能である。さらに、上記ゲート電極は、導電性炭素から形成されていてよい。それでも尚、上記導電性炭素は、上述の好適なドーパントでドープされていることが可能であり、任意の種類の添加剤を含むことが可能なことは明らかであろう。これら添加剤のうちのいずれを加えても、上記炭素材の元素状態は実質的には変動しないことは明らかであろう。従って、上記導電性炭素は、少なくとも９０％の量において、元素炭素を含む。
【００２８】
上記導電性炭素層の抵抗率は、ポリシリコンの抵抗率よりも小さい。従って、この炭素電極の抵抗率は、ポリシリコンの抵抗率よりも、所定の係数だけ低減され得る。一例として、導電性炭素の導電率は、ドープされたポリシリコンの導電率に１０〜１００の係数を乗じたものであり得る。さらに、導電性炭素はミッドギャップ（mid-gap）材料である。従って、導電性炭素がゲート材料として用いられるならば、上記トランジスタの閾値電圧は、該ゲート材料によって調整され得る。例えば、上記炭素材のドーパントを選択することによって、上記トランジスタの閾値電圧を選択することが可能である。一例として、該閾値電圧は、局所的なチャネル注入によって細かく制御され得る。
【００２９】
導電性炭素充填物２５の表面の高さは、半導体基板１の主表面１０の高さよりも低い位置に配置され得る。一例として、導電性炭素層２５の上面は、ドープ部２１、２２の下辺とほぼ同じ高さであり得る。導電性炭素充填物２５の上方には、絶縁材２６が配置され得る。上記導電性炭素充填物のために、上記ゲート電極の抵抗は、概して、ポリシリコンから成るゲート電極よりも少ない。さらに、例えば導電性炭素充填物に凹部エッチングをパターニングすることは、容易に行われ得る。本明細書中に記載するトランジスタでは、上記チャネルは、第１のソース／ドレイン部２１と第２のソース／ドレイン部２２との間に形成される。ゲート電極２３は、該チャネルの導電率を制御するように構成されている。
【００３０】
図２は、他の一実施形態に係るトランジスタ２０を示す図である。図２の断面は、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。図２に示すトランジスタ３０は、半導体基板１の主表面１０に隣接して配置された、第１のソース／ドレイン部３１、第２のソース／ドレイン部３２を含む。半導体基板１の主表面１０内には、ゲート溝３８が形成されている。このゲート溝３８の側壁に隣接して、ゲート誘電体３４が配置されている。ゲート誘電体層３４の上方には、任意により、導電性炭素層３５が共形層として形成されていてもよい。一例として、導電性炭素層３５は、ゲート誘電体層３４に接触していてもよい。導電性炭素層３５の上には、導電性充填物３７が、導電性炭素層３５に接触するように配置され得る。例えば、導電性充填物３７は、タングステン、または、チタニウム、または、金属化合物、および、従来公知である他の金属を含む任意の好適な金属から形成されていることが可能である。上記導電性炭素層と導電性充填物３７との間には、任意により、Ｔｉ、ＴｉＮ、ＴａＮから形成され得る薄バリア層が配置されていてもよい。一例として、導電性炭素層３５は、約５〜１０ｎｍの厚さを有することが可能である。導電性炭素層３５、および、導電性充填物３７は、この充填物３７の上面および導電性炭素層３５の上面が基板１の主表面１０の高さよりも低い位置に配置されるように、凹状に窪んでいることが可能である。導電性充填物３７および導電性炭素層３５の上方には、絶縁材３６が、上記ゲート電極を上記ソース／ドレイン部から絶縁するように配置されていることが可能である。導電性炭素層３５および導電性充填物３７を有するゲート電極３３は、第１のソース／ドレイン部３１と第２のソース／ドレイン部３２との間を流れる電流を制御するように構成されている。
【００３１】
従って、ゲート電極３３は、上記炭素層の好ましい効果を利用すると同時に、炭素よりも低い抵抗率を有する材料を含む。より具体的に言うと、上記炭素層は、容易に、蒸着、エッチング、および、パターニングされることが可能である。例えば、上記炭素層をパターニングする間には、上記ゲート誘電体および他の複数の層は、破損され得ない。図１および図２に示すトランジスタ２０、３０は、任意の方法によって変形され得る。
【００３２】
一例として、図３Ａに示したように、上述の方法と類似した方法で、トランジスタ４０を形成することが可能である。トランジスタ４０は、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２、および、ゲート電極４３を有し、該ゲート電極は、ゲート溝４０１内に配置されている。ゲート溝４０１には、ゲート誘電体４４によって半導体基板１から絶縁された導電性炭素充填物４５が充填され得る。導電性炭素充填物４５の上面は、半導体基板１の主表面１０の高さよりも低い位置に配置されている。導電性充填物４５の上方には、導電性ラインセグメント４７が、導電性炭素充填物４５に電気的に接触するように配置され得る。導電性ラインセグメント４７は、任意の好適な導電性材料を含むことが可能である。例えば、導電性ラインセグメント４７は、タングステンまたはチタニウムを含んでよい。導電性ラインセグメント４７は、上記ゲート電極の導電性炭素材と同じようにドープされ得る、または、異なってドープされ得る導電性炭素を含んでも良い。導電性ラインセグメント４７は、絶縁スペーサ４６によって、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２から絶縁され得る。導電性ラインセグメント４７の上面は、半導体基板１の主表面１０の高さよりも高いまたは低い位置に配置され得る。本明細書の文脈では、「主表面」という用語は、上記半導体基板の、様々なプロセスステップが行われ得る平面のことを指す。
【００３３】
図３Ｂに示した変形例では、ゲート電極４３は、導電性炭素層４８および導電性充填物４９を含む。導電性炭素層４８は、任意により、共形層として形成されていることが可能であり、約５〜１０ｎｍの厚さを有し得る。導電性充填物４９は、任意の好適な金属または金属化合物から成ることが可能である。状況に応じて、導電性炭素層４８と導電性充填物４９との間には、導電性下地膜５０が配置されていてもよい。導電性下地膜５０は、例えば、Ｔｉ、ＴｉＮ、または、ＴａＮを含むことが可能である。導電性炭素層４８は、ゲート誘電体４４に接触することができる。図３Ａと同様に、導電性充填物４９の上方には、導電性ラインセグメント４７が配置されている。この任意の導電性下地膜５０が、導電性炭素層４８と導電性充填物４９との間に配置されていることによって、上記導電性充填物の上記炭素層に対する接着の強さが強化され得る。導電性下地膜５０は、約１ｎｍの厚さを有することが可能である。
【００３４】
図３Ｃは、上記トランジスタのさらなる一変形例を示す図である。トランジスタ４０は、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２、および、ゲート電極４３を含むことが可能であり、該ゲート電極４３は、ゲート溝４０１内に配置されている。ゲート溝４０１には、ゲート誘電体４４によって半導体基板１から絶縁されている導電性炭素充填物４５が充填されていることが可能である。図３Ｃに示した実施形態では、半導体基板１の主表面１０の高さよりも上に、導電性炭素充填物４５の上面が配置されている。この炭素ワード線および上記ゲート電極４３を外部から分離するように、絶縁キャッピング層４６２、および、絶縁スペーサ４６１が設けられていても良い。図３Ａ、図３Ｂおよび図３Ｃの断面は、例えば、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。
【００３５】
図４Ａおよび図４Ｂは、さらに他の一実施形態に係るトランジスタを示す断面図である。図４Ａおよび４Ｂの断面は、それぞれ、例えば図７Ａおよび７Ｂに示す、Ｉ−Ｉ´間、および、ＩＩ−ＩＩ´間を切り取ったものであり得る。図４Ａに示すように、トランジスタ５００は、半導体基板１の主表面１０に隣接して配置されている、第１のソース／ドレイン部５１および第２のソース／ドレイン部５２を含む。半導体基板１の主表面１０内に形成されたゲート溝５０１の中には、ゲート電極５３が配置されている。このゲート電極５３は、例えば図１に示した導電性炭素充填物を含むことが可能である。あるいは、ゲート電極５３は、図２に示した炭素層および導電性充填物を含んでもよい。例えば、上記炭素層は、共形層であってよい。ゲート電極５３は、図４Ａに示した図の平面の前と後ろとに伸びる垂直部５５ａ、５５ｂをさらに含んでよい。図４Ｂは、図４Ａに示した断面図に対して直角に切り取られた断面図である。図４Ｂに示すように、トランジスタ５００が形成される基板部分に隣接して、分離トレンチ５６が形成されている。上記ゲート電極は、この分離トレンチ５６中に横方向に伸びて、垂直部５５ａ、５５ｂを形成している。上記トランジスタが形成される能動領域５４１は、幅Ｗを有している。さらに、垂直部５５ａ、５５ｂは、能動領域５４１の上辺５７から各垂直部５５ａ、５５ｂの下辺までの深さｄまで伸びている。従って、トランジスタ５００のチャネル５４は、フィン形または隆線形であり得る。チャネル５４は、その３辺において、ゲート電極５３に取り囲まれていることが可能である。
【００３６】
図４Ａおよび図４Ｂに記載の構造には、いくつかの変形を加えてよい。例えば、図４Ｂに記載の実施形態では、上記深さｄは、上記能動領域の幅に比べて著しく小さいものであってもよい。従って、このようなトランジスタは、コーナーデバイス（corner device）とも呼ばれる。トランジスタ５００は、垂直部５５ａ、５５ｂがより深部まで伸びているＦｉｎＦＥＴとして実施されていてもよい。加えて、能動領域５４１の幅は、上記チャネルが完全に空乏化されるように、さらに短くてもよい。図面では「Ｕ」字型の溝を示したが、該溝が、「Ｖ」字型、または「Ｗ」字型、若しくは、他の任意の関連した型を有するように形成されていてもよいことは明らかであろう。さらに、これらの型を任意に組み合わせて実施することも可能である。
【００３７】
図４Ｃに示したように、第１のドープ部５１、第２のドープ部５２は、主表面１０からかなり深くまで伸びていてよい。さらに、ゲート電極５３と、第１のドープ部５１、第２のドープ部５２との間には、好適な絶縁スペーサ５３１が配置され得る。図４Ｃに記載のトランジスタ５００は、板状部分５５ａ、５５ｂを含んでいてもよい。図４Ｃの断面は、図７Ａおよび図７Ｂに示したＩ−Ｉ´間を切り取ったものである。
【００３８】
図５Ａは、本発明のさらなる一実施形態を示す図である。図に示すように、図５Ａに記載のトランジスタ５００は、半導体基板１の主表面１０に隣接して配置された、第１のソース／ドレイン部５１、第２のソース／ドレイン部５２を含む。ゲート電極５３は、ゲート溝５０１内に配置されている。ゲート電極５３は、ゲート誘電体５９によって基板１から絶縁されている。ゲート電極５３は、導電性炭素充填物からか、または、炭素層から形成することが可能であり、該ゲート電極には、例えば図２に示した導電性充填物が続いている。ゲート電極５３の上方には、絶縁充填物５９１が配置されていることが可能である。さらに、ゲート電極５３は、平面において、図５Ａに示した図の平面の前および後ろに伸びる、垂直部５５ａ、５５ｂを含んでよい。垂直部５５ａ、５５ｂは、上記ゲート溝の深さのほぼ２倍の深さまで伸びていてよい。垂直部５５ａ、５５ｂの位置は破線で示した。従って、第１の電気的コンタクト５１１と第２の電気的電気コンタクト５１２との間を流れる電流の電流経路は、第１の垂直部分と、該第１の垂直部分に続く水平部分と、該水平部分に続く第２の垂直部分とによって形成されている。ゲート電極５３は、半導体基板１の主表面１０の下に完全に配置され得る、対応するワード線の一部を形成することが可能である。
【００３９】
図５Ｂは、本発明のさらなる一実施形態を示す図である。図に示すように、第１のソース／ドレイン部５１、第２のソース／ドレイン部５２のそれぞれの下面または下端部は、ゲート電極５３の導電性材料の上面よりも深く伸びている。一例として、ゲート電極５３とソース／ドレイン部５１、５２との間には、絶縁スペーサ５３１が配置され得る。ゲート電極５３の上方には、絶縁材５９１が配置され得る。図５Ａおよび図５Ｂの断面は、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。
【００４０】
図６Ａは、図１〜図５Ｂに示した各トランジスタを含み得るメモリデバイス６０２を有する典型的な集積回路６００を示す平面図である。集積回路６００は、半導体チップ６０１上に形成されたメモリデバイス６０２を含むことが可能である。メモリデバイス６０２は、メモリセルアレイ部６０３およびサポート部６０４を含むことが可能である。メモリセルアレイ６０３は、メモリセル６１０、および、対応する導電線を含むことが可能である。一例として、ワード線６１１は、第１の方向に沿って伸びるように配置されていることが可能であり、ビット線６１２は、該第１の方向と交差する第２の方向に沿って伸びることが可能である。メモリセル６１０は、ストレージキャパシタのような記憶素子６０９、および、アクセストランジスタ６０８を含むことが可能である。一例として、アクセストランジスタ６０８は、ノードコンタクト６１７を介して記憶素子６０９に結合されていて良い。さらに、アクセストランジスタ６０８は、対応するビット線コンタクト６１６を介して、対応するビット線６１２に結合されていて良い。ワード線６１１は、対応するアクセストランジスタ６０８のゲート電極に接続され得る。サポート部６０４は、コア回路６１３および末梢部６０５を含むことが可能である。一例として、コア回路６１３は、ワード線ドライバ６０６、および、センスアンプ６０７を含んでいて良い。一例として、特定の１つのワード線６１１は、対応するワード線ドライバ６０６をアドレス指定することによってアクティブにされ得る。従って、対応するワード線６１１に接続された全メモリセルの情報は、ビット線６１２を介して、読み出され得る。ビット線６１２によって伝送された信号は、センスアンプ６０７において増幅される。一例として、ワード線６１１は、ワード線６１１の上面が上記基板の表面の下に配置される埋め込みワード線として実施され得る。上記メモリセルアレイのレイアウトおよびアーキテクチャは、任意であり得る。一例として、上記メモリセルは、６Ｆ２構成、または、メモリセルの任意の他の好適な構成内に配置され得る。上記メモリデバイス内の任意位置に配置され得る任意のトランジスタは、上述のトランジスタとして実施され得る。例えば、アクセストランジスタ６０８、および、（任意により）ワード線６１１は、上述のトランジスタに相当し得る。例えば、上記ゲート電極の材料の抵抗が少ないために、対応するメモリデバイスのスイッチング速度は、著しく低減され得る。従って、このようなメモリデバイスは、グラフィックスＤＲＡＭデバイスのような高性能ＤＲＡＭデバイスとして用いられ得る。
【００４１】
図６Ｂは、本発明の他の一実施形態に係る集積回路を示す断面図である。一例として、上述のゲート電極を有する第１のトランジスタと、導電性炭素材を含むプレーナゲート電極を有する第２のトランジスタとが、１つの集積回路内において組み合わされている。従って、第１のトランジスタと第２のトランジスタとは、１つの基板内に形成されていることが可能である。図６Ｂに示すように、第１のトランジスタ６２０は、第１のソース／ドレイン部６２１、第２のソース／ドレイン部６２２を含む。半導体基板１の表面１０内には、ゲート溝６２７が形成されている。ゲート溝６２７内には、ゲート電極６２３が形成されている。該ゲート電極は、上述のように、導電性炭素材を含む。一例として、上記導電性炭素材は、炭素充填物６２５であり得る。選択的に、該導電性炭素材は、共形層（図示していない）、および、さらなる導電性充填物を含んでよい。ゲート誘電体６２４が、基板１をゲート電極６２３から絶縁するように、形成されている。上記集積回路は、第１のソース／ドレイン部６３１、第２のソース／ドレイン部６３２を含むトランジスタ６３０をさらに含む。第２のトランジスタ６３０は、プレーナトランジスタとして実施され得る。従って、ゲート電極６３３の下辺は、上記半導体基板の表面１０の上方に配置される。基板１とゲート電極６３３との間には、ゲート誘電体６３４が配置される。絶縁キャップ層６３５が、ゲート電極６３３の側壁の上端に設けられ、絶縁スペーサ６３６が該側壁に隣接して設けられていてもよい。Ｉ−Ｉ´間、および、ＩＶ−ＩＶ´間の断面図の位置は、それぞれ、図７Ａおよび図７Ｂから切り取ったものである。第１のトランジスタ６２０および第２のトランジスタ６３０の位置は、任意により選択されていることが可能である。一例として、上記集積回路がメモリセルアレイ部および上述のサポート部を有するメモリデバイスとして実施されるならば、第１のトランジスタ６２０は該アレイ部に配置され、第２のトランジスタ６３０は該サポート部に配置され得る。
【００４２】
図６Ｃは、集積回路６００または半導体チップ６０１を示す平面図である。複数の導電線６４１が、半導体基板１上、または、半導体基板１内に配置されている。これら導電線は、導電線のアレイ６４２内に配置されるか、分離された場所に配置され得る。上記導電線は、導電性炭素材を含むことが可能である。例えば、該導電線は、導電性炭素層、および、さらなる導電性材料を含んでよい。選択的に、該導電線は、上述の導電性炭素から形成されていてもよい。上記導電性炭素材の抵抗が低いため、このような集積回路は、高いスイッチング速度を有する。さらに上述のように、上記導電線は、容易にパターニングすることが可能である。図６Ｄおよび図６Ｅは、一集積回路を示す断面図である。例えば、図６Ｄに示すように、上記導電線が表面１０の上方に配置されているので、導電線６４１の下面は、基板表面１０の上、基板表面１０の高さよりも高い位置に配置されている。選択的に、導電線６４１は、埋め込み線として形成され得る。例えば、上記導電線は、完全に埋め込まれているか、または、部分的に埋め込まれていてよい。例えば、図６Ｅに示すように、上記導電線の上面は、基板表面１０の高さよりも低い位置に配置され得る。さらなる一例として、上述したように、上記導電線の上面は基板表面の高さよりも高い位置に配置され、該導電線の下面は基板表面１０の高さよりも低い位置に配置され得る。導電線６４１の上端には、絶縁材６４３が配置され得る。導電線６４１は、図１、図２、および、図３Ａ〜図３Ｃに関連して説明したゲート電極と同じ組成を有することが可能である。導電線６４１は、上記導電性炭素材の上端に配置された導電層を含んでも良い。上記集積回路は、様々な方法で実施されることが可能である。例えば、上記集積回路は、論理回路、特定用途向け集積回路（ＡＳＩＣ）、プロセッサ、マイクロコントローラ等であってよい。上記集積回路は、メモリデバイスとして実施されても良い。
【００４３】
一般的に、メモリデバイスは、複数のメモリセルおよび導電線を含むアレイ部を含むことが可能である。例えば、上記導電線は、特定の１つのメモリセルをアドレス指定するワード線、または、情報を伝送するビット線であり得る。上記導電線は、情報を伝送するソース線をさらに含んでよい。一実施形態によれば、任意の上記導電線は、導電性炭素材を含むことが可能である。上述の導電線の抵抗が少ないため、上記メモリデバイスは、短縮されたスイッチング速度を有する。例えば、上記ワード線は、導電性炭素材を含むことが可能である。上記メモリデバイスは、任意のタイプのメモリセルを有する任意のメモリデバイスであって良い。例えば、上記メモリセルは、上述のタイプのトランジスタを含んで良い。従って、上記ゲート電極は、対応するワード線の一部を形成することが可能である。状況に応じて、上記ゲート電極および上記ワード線は、同一の材料から形成されていて良い。上記メモリセルは、上述のＤＲＡＭメモリセル、または、フローティングゲートトランジスタを有する不揮発性メモリセルのような別のメモリセル、または、ＮＲＯＭ、ＳＯＮＯＳ、ＴＡＮＯＳメモリセルであって良い。さらに、上記メモリセルは、情報を記憶し得るトランジスタ、例えば、任意の種類のフローティングトランジスタを有するメモリセルであってよい。上記メモリは、ＭＲＡＭ（「磁気ランダムアクセスメモリ」）、ＰＣＲＡＭ（「相変化ランダムアクセスメモリ」）、ＣＢＲＡＭ（「導電性ブリッジランダムアクセスメモリ」）、または、ＦｅＲＡＭ（「強誘電体ランダムアクセスメモリ」）のメモリセルを含んでも良い。
【００４４】
図７Ａおよび図７Ｂに関連して説明するように、能動領域、ワード線、および、ビット線の任意の構成を実施することが可能である。例えば、図７Ａに示すように、上記トランジスタが形成される能動領域６１４は、ビット線６１２に平行に伸びるように配置され得る。隣接する能動領域６１４は、絶縁材が充填された分離トレンチ６１５によって互いに絶縁されている。個々の能動領域線６１４はさらに分節されて、能動領域セグメントを形成し得る。それでも尚、能動領域セグメントは、分離電界効果トランジスタによって、互いに分離されていても良く、該能動領域セグメントは、隣接するトランジスタを互いに分離するように、オフ状態に駆動され得る。さらに、ワード線６１１は、能動領域６１４の方向に対して垂直の方向に伸びていてよい。加えて、ビット線６１２は、能動領域６１４の上方に直接配置され得る。図７Ａは、説明した複数の図の断面図の方向も示している。
【００４５】
図７Ｂは、メモリデバイスを示すさらなる典型的な平面図である。図に示すように、能動領域６１４は、絶縁材が充填された分離トレンチ６１５によって互いに分離されている。能動領域６１４は、ビット線６１２の方向に対して斜めの方向に伸びていることが可能である。従って、各能動領域６１４は、異なる複数のビット線６１２を交差している。ビット線６１２は、ワード線６１１に対して垂直に伸びている。能動領域線６１４と対応するビット線との間の交差点では、ビット線コンタクト６１６が形成され得る。図７Ｂに示した構成では、各上記メモリセルは、約６Ｆ２の面積を有しており、ここでは、Ｆは用いられる技術によって実現され得る最小構造形状を示している。一例として、Ｆは、１５０ｎｍよりも小さく、例えば、１１０ｎｍよりも小さく、さらに８０ｎｍよりも小さいことが可能である。さらなる一例として、Ｆは、７０ｎｍよりも小さいか、または、５０ｎｍよりも小さいことが可能である。
【００４６】
図８は、本発明の方法の一実施形態を示すフローチャートを概略的に示す図である。最初に、上記半導体基板の表面内に伸びるゲート溝を形成する（Ｓ１）。その後、該ゲート溝に導電性炭素層を設けて、上記ゲート電極を形成する（Ｓ２）。一例として、該導電性炭素層をコンフォーマル蒸着法（conformal deposition method）によって設ける。その後、上記ゲート溝を充填する導電性充填物を準備する。選択的に、上記導電性炭素層を、導電性炭素充填物を形成することによって設けてもよい。状況に応じて、この方法は、上記導電性炭素層を凹状に窪ませる工程（Ｓ３）をさらに含んでも良い。一例として、上記導電性炭素層上に絶縁材を供給して上記ゲート溝を充填する（Ｓ４）。選択的に、上記導電性炭素層上に導電性材料を供給する（Ｓ５）。その後、状況に応じて、上記導電性材料上に絶縁材を供給する（Ｓ６）。
【００４７】
トランジスタを含む集積回路の形成方法は、半導体基板の表面内に伸びるゲート溝を形成する工程と、該ゲート溝内に導電性炭素材を供給してゲート電極を形成する工程と、該導電性炭素材を凹状に窪ませる工程と、上記半導体基板の主表面に隣接して第１のソース／ドレイン部、および、第２のソース／ドレイン部を形成する工程とを含むことが可能である。
【００４８】
図９Ａ〜図９Ｃは、一実施形態に係るトランジスタを含む集積回路を形成する方法を示す図である。最初に、半導体基板１の主表面１０内に、ゲート溝７０１を形成する。一例として、ゲート溝７０１は、エッチングによって形成され得る。ゲート溝７０１の位置は、適切なマスクを用いて、フォトリソグラフィによって形成され得る。例えば、ゲート溝７０１は、約１Ｆの幅を有することが可能であり、５０ｎｍよりも深く伸びていることが可能である。例えば、ゲート溝７０１の深さは、１００ｎｍよりも深くてよい。さらなる一例として、上記ゲート溝の深さは、３００ｎｍよりも浅く、例えば、２５０ｎｍよりも浅くてよい。その後、好適なゲート誘電体材料７０５を、公知の方法によって設ける。その後、導電性炭素充填物７０３を設ける。
【００４９】
一例として、本明細書では、上記炭素層を炭素含有ガスから蒸着させる方法によって、導電性炭素充填物７０３のような炭素層を形成することが可能である。該炭素含有ガスの例は、メタン、エタン、アルコール蒸気、および／または、アセチレンを含む。一実施形態では、蒸着温度は、９００℃以上であり、且つ９７０℃以下である。水素分圧は、約１ｈＰａであり、炭素含有ガスを供給して全圧力を、５００ｈＰａ以上であり、且つ７００ｈＰａ以下に設定することが出来る。一例として、上記温度は約９５０℃であり、全圧力は６００ｈＰａであってよい。選択的に、上記温度は、７５０℃以上であり、且つ８５０℃以下であり得る。上記水素分圧は、約１ｈＰａ以下であり、且つ２ｈＰａ以下、例えば１．５ｈＰａであり得る。一例として、上記炭素含有ガスの分圧は、８ｈＰａ以下であり、且つ１２ｈＰａ以下であり得る。例えば、上記温度は約８００℃であり、上記炭素含有ガスの分圧は１０ｈＰａであり得る。一例として、上記導電性炭素層は、熱分解炭素、例えば、炭素含有ガスの熱分解によって生成される炭素から形成され得る。
【００５０】
図９Ａに示すように、導電性炭素層７０３は、各ゲート溝７０１を完全に充填するように蒸着され得る。その後、図９Ｂに示すように、上記炭素層の上面を凹状に窪ませるようにエッチバックを行う。一例として、該エッチングバック工程は、酸素をエッチングガスとして用いてプラズマエッチング法を行うことによって達成され得る。導電性炭素充填物７０３を凹状に窪ませて、最終的に、その上面を所定の高さに配置する。上記導電性炭素層を形成する間には、ゲート誘電体材料７０５は、破損または劣化することはない。従って、ゲート誘電体層７０５を破損することなく、ゲート電極を形成することが可能である。さらに、上記導電性炭素層をエッチングする工程は、容易に実施可能であり、このエッチング工程のために、ゲート誘電体層７０５が破損または劣化されることはない。その後、例えば、ゲート溝７０１内を、適切な絶縁材７０４で充填し、その後、適切な平坦化ステップを行う。図９Ｃは、結果として生じる典型的な構造物を示す図である。上述のように、状況に応じて、ゲート溝７０１の上部内には、導電性材料を充填してもよい。その後、上記基板を、例えば公知の方法によってさらに処理して、上記第１のソース／ドレイン部および第２のソース／ドレイン部を形成することが可能である。上記方法の一変形例では、図９Ａに関連して説明したプロセスの後、必ずしも、上記導電性炭素材を凹状に窪ませる必要がないことは明らかであろう。この場合、上記導電性炭素材は、例えば従来の方法によってワード線を形成するようにパターニングされ得る。
【００５１】
図１０Ａ〜図１０Ｄは、他の一実施形態に係るトランジスタを含む集積回路の形成方法を示す図である。図９Ａに関連して説明した方法と同様の方法によってゲート溝８０１を形成した後、図９Ａに関連して説明した方法と同様の方法によって好適な第１のゲート誘電体層８０２を設ける。その後、導電性炭素層８０３を蒸着させる。一例として、上記炭素層は、約５〜１０ｎｍの厚さであり得る。導電性炭素層８０３は、図９Ａに関連して説明した方法と同様の方法によって蒸着される。炭素層８０３を蒸着させた後、導電性充填物８０４を設ける。状況に応じて、例えばＴｉ，ＴｉＮ、ＴａＮから成る導電性下地膜を蒸着させてもよい。上記導電性下地膜（図示していない）は、１ｎｍよりも薄い厚さであり得る。その後、導電性充填物８０４を設ける。例えば、導電性充填物８０４は、任意の好適な金属または金属化合物を含んでよい。導電性充填物８０４を蒸着させる工程の間は、適切な厚さに形成された導電性炭素層８０３のために、ゲート誘電体８０２が破損または劣化されることは無い。図１０Ａは、結果として生じる構造物を示す断面図である。その後、導電性充填物８０４を、好適な方法によって凹状に窪ませる。図１０Ｂは、結果として生じる典型的な構造物を示す断面図である。その後、導電性充填物８０４の残りの部分をエッチングマスクとして用いて、導電性炭素層８０３をエッチングするエッチング工程を行う。炭素層８０３が導電性炭素から形成されているので、エッチングにより、ゲート誘電体８０２に作用することなく、または、ゲート誘電体８０２を破損することなく、導電性炭素層８０３を除去することが可能である。より具体的に言うと、炭素層８０３は、単純なプラズマエッチングプロセスによって除去され得る。その後、ゲート溝８０１の上部に、さらなる誘電体層８０５を充填することが可能であり、その後、平坦化ステップを行う。図１０Ｄは、結果として生じる典型的な構造物を示す断面図である。選択的に、図１０Ａに関連して説明したプロセスの後、必ずしも導電性充填物８０４を凹状に窪ませる必要が無いことは明らかであろう。一例として、導電性炭素層８０３および導電性充填物８０４を形成した後に、従来どおり、ワード線がパターニングされ得る。
【００５２】
図１１は、一実施形態に係る電子デバイス９１１を概略的に示す図である。図１１に示すように、電子デバイス９１１は、インターフェース９１５および部材９１４を含むことが可能である。この部材９１４は、インターフェース９１５によって接続するのに適したものである。例えば電子デバイス９１１または部材９１４は、上述の、集積回路６００、または、トランジスタ２０、３０、４０、５００を含んでよい。部材９１４は、任意の方法によって、インターフェース９１５に接続されていてよい。例えば、部材９１４を外部に配置して、インターフェース９１５に接続させてもよい。さらに、部材９１４を、電子デバイス９１１の内部に内蔵して、インターフェース９１５に接続させてもよい。一例として、部材９１４を、インターフェース９１５に接続しているスロットの中に、取り外し可能に配置することも可能である。部材９１４を該スロットの中に挿入する際には、集積回路９１３は、インターフェース９１５によって接合される。電子デバイス９１１は、上述の集積回路９１３をさらに含んでもよい。電子デバイス９１１は、データを処理するプロセッシングデバイス９１２をさらに含んでもよい。さらに、電子デバイス９１１は、データを表示する１つ以上のディスプレイデバイス９１６ａ、９１６ｂをさらに含んでもよい。上記電子デバイスは、特別な電子装置を実施するように構成された部材をさらに含んでもよい。該電子装置の例には、コンピュータ、例えば、パーソナルコンピュータ、または、ノートブック、サーバ、ルータ、ゲーム機、例えば、ビデオゲーム機、さらなる例としては、携帯型ビデオゲーム機、グラフィックスカード、パーソナルデジタルアシスタント、デジタルカメラ、携帯電話、任意の種類のミュージックプレイヤーまたはビデオシステムのようなオーディオシステムが属し得る。例えば、電子デバイス９１１は、携帯型電子デバイスであり得る。
【００５３】
本明細書において、具体的な実施形態を教示してきたが、本発明の範囲を逸脱することなく、教示した具体的な実施形態の代わりに、様々な代替例および／または同様の実施形態を置き換えてもよいことは、当業者には明らかであろう。本願は、本明細書で説明した具体的な実施形態の任意の適合または変形例を対象とすることを意図するものである。従って、本発明は、特許請求の範囲、および、それに相当するものによってのみ制限されることを意図するものである。
【図面の簡単な説明】
【００５４】
【図１】一実施形態に係るトランジスタを示す断面図である。
【図２】他の一実施形態に係るトランジスタを示す断面図である。
【図３Ａ】さらに他の一実施形態に係るトランジスタを示す断面図である。
【図３Ｂ】さらなる一実施形態に係るトランジスタを示す断面図である。
【図３Ｃ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ａ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ｂ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ｃ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図５Ａ】さらなる実施形態に係るトランジスタを示す断面図である。
【図５Ｂ】さらなる実施形態に係るトランジスタを示す断面図である。
【図６Ａ】典型的なメモリデバイスを概略的に示す平面図である。
【図６Ｂ】本発明の他の一実施形態野に係る集積回路を示す断面図である。
【図６Ｃ】集積回路を示す平面図である。
【図６Ｄ】本発明の実施形態に係る集積回路を示す断面図である。
【図６Ｅ】本発明の実施形態に係る集積回路を示す断面図である。
【図７Ａ】基板または集積回路を示す典型的な平面図である。
【図７Ｂ】基板または集積回路を示す典型的な平面図である。
【図８】一実施形態に係る方法を示すフローチャートである。
【図９Ａ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図９Ｂ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図９Ｃ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ａ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｂ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｃ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｄ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１１】電子デバイスの該略図である。
【発明の詳細な説明】
【０００１】
〔発明の背景〕
本明細書は、トランジスタ、集積回路、および、電子デバイスに関する。本明細書は、さらに、集積回路形成方法に関する。
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、通常、蓄積される情報を示す電荷を蓄積するストレージキャパシタと、該ストレージキャパシタに接続されているアクセストランジスタとを含む。また、メモリセルアレイは、対応するトランジスタのゲート電極に結合されたワード線と、上記トランジスタの対応するドープ部に結合されたビット線とを含む。用いられ得るトランジスタの型は、ＲＣＡＴ（Recessed Channel Array Transistor）である。該ＲＣＡＴでは、上記ゲート電極は、基板表面内に形成されたゲート溝内に形成されている。ＲＣＡＴを有するメモリデバイスは、例えば、埋め込みワード線を含むことが可能である。具体的には、該ワード線が完全に埋め込まれることによって、該ワード線の表面が半導体基板表面の真下に配置された構成である。通常、該ワード線の抵抗率が、メモリデバイスのスイッチング速度を決定する。
【０００３】
そこで、オペレーション特性において信頼度が高いＤＲＡＭメモリセルアレイが一般に望まれている。
【０００４】
この理由および更なる理由のために、本発明は必要とされている。
【０００５】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解を提供するために含まれ、組み込まれ、本明細書の一部を構成する。本図面は、本発明の実施形態を説明し、本明細書と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点は、発明の詳細な説明を参照することによってより良く理解されることは明らかであろう。上記図面の構成要素は、互いに相対的に縮尺される必要はなく、同様の参照番号は対応する類似の部材を示すものである。
【０００６】
図１は、一実施形態に係るトランジスタを示す断面図である。
【０００７】
図２は、他の一実施形態に係るトランジスタを示す断面図である。
【０００８】
図３Ａは、さらに他の一実施形態に係るトランジスタを示す断面図である。
【０００９】
図３Ｂは、さらなる一実施形態に係るトランジスタを示す断面図である。
【００１０】
図３Ｃは、さらなる他の一実施形態に係るトランジスタを示す断面図である。
【００１１】
図４Ａ〜４Ｃは、さらなる他の一実施形態に係るトランジスタを示す断面図である。
【００１２】
図５Ａおよび図５Ｂは、さらなる実施形態に係るトランジスタを示す断面図である。
【００１３】
図６Ａは、典型的なメモリデバイスを概略的に示す平面図である。
【００１４】
図６Ｂは、本発明の他の一実施形態野に係る集積回路を示す断面図である。
【００１５】
図６Ｃは、集積回路を示す平面図である。
【００１６】
図６Ｄおよび６Ｅは、本発明の実施形態に係る集積回路を示す断面図である。
【００１７】
図７Ａおよび７Ｂは、それぞれ、基板または集積回路を示す典型的な平面図である。
【００１８】
図８は、一実施形態に係る方法を示すフローチャートである。
【００１９】
図９Ａ〜９Ｃは、一実施形態に係る方法を実施する際の基板を示す断面図である。
【００２０】
図１０Ａ〜１０Ｄは、一実施形態に係る方法を実施する際の基板を示す断面図である。
【００２１】
図１１は、電子デバイスの該略図である。
【００２２】
〔発明の詳細な説明〕
以下の詳細な説明においては、参照説明に、本明細書の一部を構成し、本発明が実施され得る特定の実施形態を示す添付の図面を引用する。これに関して、「上」、「下」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明する図面の位置を参照する上で用いられる。本発明の実施形態での構成要素は、異なる多数の位置に配置することができるため、上記方向を示す用語は、図解の目的で用いられるのであって、決して制限されるものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の範囲は、添付の請求の範囲によって定義されるものである。
【００２３】
以下に説明するように、トランジスタは、１つのゲート電極を含んでも良い。この１つのゲート電極は、半導体基板内に形成されたゲート溝の中に配置され、導電性炭素材を有している。また、集積回路は、複数のトランジスタを有することが可能である。このトランジスタは、半導体基板内に形成されたゲート溝の中に配置される、導電性炭素材を有する１つのゲート電極を備えている。
【００２４】
図１は、一実施形態に係るトランジスタを示す断面図である。図１の断面の方向は、例えば、図７Ａおよび７Ｂから切り取った状態である。第１のソース／ドレイン部２１を形成する第１のドープ部、および、第２のソース／ドレイン部２２を形成する第２のドープ部は、半導体基板１の主表面１０に隣り合って形成されている。本明細書において用いられる「ウェハ」、「基板」または「半導体基板」という用語は、半導体基板を有する任意の半導体ベースの構造物を含むことが可能である。ウェハおよび基板は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体および非ドープの半導体、ベース半導体によって支持されるシリコンのエピタキシャル層、並びに、他の半導体構造物を含むものと理解されたい。上記半導体は、シリコンベースである必要はない。上記半導体は、シリコンゲルマニウム、ゲルマニウムまたはヒ素ガリウムであっても良い。
【００２５】
基板１の主表面１０内には、ゲート溝２７が形成されている。ゲート誘電体２４は、ゲート溝２７の側壁に隣接して配置されている。ゲート誘電体２４は、酸化シリコン、窒化シリコン、ハフニウム化合物（酸化ハフニウムなど）、高誘電率材料（酸化アルミニウム（Ａｌ２０３）など）、および、従来技術において公知の他の材料を有する好適な誘電体材料から形成されることが可能である。ゲート誘電体２４は、例えば上述の任意の材料を含む任意の積層構造物を含んでいてもよい。ゲート電極２３の導電性材料は、導電性炭素充填物２５であり得る。例えば、該導電性炭素充填物は、上記ゲート溝２７を完全に充填していてよい。また別の例としては、該炭素充填物は、上記ゲート溝２７の下部または任意の部分を完全に充填することが可能である。
【００２６】
例えば、本明細書中に用いられる「導電性炭素」という用語は、元素炭素から成る材料（つまり、化合物中または化合物成分中には含まれない炭素）を含むことが可能である。この炭素層は、例えば多結晶の炭素層であってよい。例えば、該多結晶の炭素層は、上記炭素が局所的にＳＰ２変態（SP2 modification）で保持され、従ってグラファイト状の構造を有している領域を含むことが可能である。一例として、多結晶の炭素は、複数の小さな結晶質の領域を含み、この場合、単結晶領域間において方向的な関係は与えられていない。各該単結晶領域は、導電性炭素の変態（conductive carbon modification）、例えばグラファイト状の一変態であってよい。一例として、該導電性炭素は、例えば、ホウ素、リン、または、ヒ素を含む第ＩＩＩ族元素または第ＩＶ族元素から選択された元素のような好適なドーパントでドープされていても良い。従って、対応して形成される炭素層の抵抗率は、さらに低減され得る。さらに、このような導電性炭素層には、例えばフッ化ヒ素（ＡＳＦ５）またはフッ化アンチモン（ＳＢＦ５）のような金属ハロゲン化物が間に挿入されていることが可能である。さらに、上記炭素の結晶化度は、生成される間に変動し得る。
【００２７】
換言すると、上記ゲート電極は、導電性炭素（例えば、化合物の元素ではないが元素炭素である炭素）から成る材料を含むことが可能である。さらに、上記ゲート電極は、導電性炭素から形成されていてよい。それでも尚、上記導電性炭素は、上述の好適なドーパントでドープされていることが可能であり、任意の種類の添加剤を含むことが可能なことは明らかであろう。これら添加剤のうちのいずれを加えても、上記炭素材の元素状態は実質的には変動しないことは明らかであろう。従って、上記導電性炭素は、少なくとも９０％の量において、元素炭素を含む。
【００２８】
上記導電性炭素層の抵抗率は、ポリシリコンの抵抗率よりも小さい。従って、この炭素電極の抵抗率は、ポリシリコンの抵抗率よりも、所定の係数だけ低減され得る。一例として、導電性炭素の導電率は、ドープされたポリシリコンの導電率に１０〜１００の係数を乗じたものであり得る。さらに、導電性炭素はミッドギャップ（mid-gap）材料である。従って、導電性炭素がゲート材料として用いられるならば、上記トランジスタの閾値電圧は、該ゲート材料によって調整され得る。例えば、上記炭素材のドーパントを選択することによって、上記トランジスタの閾値電圧を選択することが可能である。一例として、該閾値電圧は、局所的なチャネル注入によって細かく制御され得る。
【００２９】
導電性炭素充填物２５の表面の高さは、半導体基板１の主表面１０の高さよりも低い位置に配置され得る。一例として、導電性炭素層２５の上面は、ドープ部２１、２２の下辺とほぼ同じ高さであり得る。導電性炭素充填物２５の上方には、絶縁材２６が配置され得る。上記導電性炭素充填物のために、上記ゲート電極の抵抗は、概して、ポリシリコンから成るゲート電極よりも少ない。さらに、例えば導電性炭素充填物に凹部エッチングをパターニングすることは、容易に行われ得る。本明細書中に記載するトランジスタでは、上記チャネルは、第１のソース／ドレイン部２１と第２のソース／ドレイン部２２との間に形成される。ゲート電極２３は、該チャネルの導電率を制御するように構成されている。
【００３０】
図２は、他の一実施形態に係るトランジスタ２０を示す図である。図２の断面は、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。図２に示すトランジスタ３０は、半導体基板１の主表面１０に隣接して配置された、第１のソース／ドレイン部３１、第２のソース／ドレイン部３２を含む。半導体基板１の主表面１０内には、ゲート溝３８が形成されている。このゲート溝３８の側壁に隣接して、ゲート誘電体３４が配置されている。ゲート誘電体層３４の上方には、任意により、導電性炭素層３５が共形層として形成されていてもよい。一例として、導電性炭素層３５は、ゲート誘電体層３４に接触していてもよい。導電性炭素層３５の上には、導電性充填物３７が、導電性炭素層３５に接触するように配置され得る。例えば、導電性充填物３７は、タングステン、または、チタニウム、または、金属化合物、および、従来公知である他の金属を含む任意の好適な金属から形成されていることが可能である。上記導電性炭素層と導電性充填物３７との間には、任意により、Ｔｉ、ＴｉＮ、ＴａＮから形成され得る薄バリア層が配置されていてもよい。一例として、導電性炭素層３５は、約５〜１０ｎｍの厚さを有することが可能である。導電性炭素層３５、および、導電性充填物３７は、この充填物３７の上面および導電性炭素層３５の上面が基板１の主表面１０の高さよりも低い位置に配置されるように、凹状に窪んでいることが可能である。導電性充填物３７および導電性炭素層３５の上方には、絶縁材３６が、上記ゲート電極を上記ソース／ドレイン部から絶縁するように配置されていることが可能である。導電性炭素層３５および導電性充填物３７を有するゲート電極３３は、第１のソース／ドレイン部３１と第２のソース／ドレイン部３２との間を流れる電流を制御するように構成されている。
【００３１】
従って、ゲート電極３３は、上記炭素層の好ましい効果を利用すると同時に、炭素よりも低い抵抗率を有する材料を含む。より具体的に言うと、上記炭素層は、容易に、蒸着、エッチング、および、パターニングされることが可能である。例えば、上記炭素層をパターニングする間には、上記ゲート誘電体および他の複数の層は、破損され得ない。図１および図２に示すトランジスタ２０、３０は、任意の方法によって変形され得る。
【００３２】
一例として、図３Ａに示したように、上述の方法と類似した方法で、トランジスタ４０を形成することが可能である。トランジスタ４０は、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２、および、ゲート電極４３を有し、該ゲート電極は、ゲート溝４０１内に配置されている。ゲート溝４０１には、ゲート誘電体４４によって半導体基板１から絶縁された導電性炭素充填物４５が充填され得る。導電性炭素充填物４５の上面は、半導体基板１の主表面１０の高さよりも低い位置に配置されている。導電性充填物４５の上方には、導電性ラインセグメント４７が、導電性炭素充填物４５に電気的に接触するように配置され得る。導電性ラインセグメント４７は、任意の好適な導電性材料を含むことが可能である。例えば、導電性ラインセグメント４７は、タングステンまたはチタニウムを含んでよい。導電性ラインセグメント４７は、上記ゲート電極の導電性炭素材と同じようにドープされ得る、または、異なってドープされ得る導電性炭素を含んでも良い。導電性ラインセグメント４７は、絶縁スペーサ４６によって、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２から絶縁され得る。導電性ラインセグメント４７の上面は、半導体基板１の主表面１０の高さよりも高いまたは低い位置に配置され得る。本明細書の文脈では、「主表面」という用語は、上記半導体基板の、様々なプロセスステップが行われ得る平面のことを指す。
【００３３】
図３Ｂに示した変形例では、ゲート電極４３は、導電性炭素層４８および導電性充填物４９を含む。導電性炭素層４８は、任意により、共形層として形成されていることが可能であり、約５〜１０ｎｍの厚さを有し得る。導電性充填物４９は、任意の好適な金属または金属化合物から成ることが可能である。状況に応じて、導電性炭素層４８と導電性充填物４９との間には、導電性下地膜５０が配置されていてもよい。導電性下地膜５０は、例えば、Ｔｉ、ＴｉＮ、または、ＴａＮを含むことが可能である。導電性炭素層４８は、ゲート誘電体４４に接触することができる。図３Ａと同様に、導電性充填物４９の上方には、導電性ラインセグメント４７が配置されている。この任意の導電性下地膜５０が、導電性炭素層４８と導電性充填物４９との間に配置されていることによって、上記導電性充填物の上記炭素層に対する接着の強さが強化され得る。導電性下地膜５０は、約１ｎｍの厚さを有することが可能である。
【００３４】
図３Ｃは、上記トランジスタのさらなる一変形例を示す図である。トランジスタ４０は、第１のソース／ドレイン部４１、第２のソース／ドレイン部４２、および、ゲート電極４３を含むことが可能であり、該ゲート電極４３は、ゲート溝４０１内に配置されている。ゲート溝４０１には、ゲート誘電体４４によって半導体基板１から絶縁されている導電性炭素充填物４５が充填されていることが可能である。図３Ｃに示した実施形態では、半導体基板１の主表面１０の高さよりも上に、導電性炭素充填物４５の上面が配置されている。この炭素ワード線および上記ゲート電極４３を外部から分離するように、絶縁キャッピング層４６２、および、絶縁スペーサ４６１が設けられていても良い。図３Ａ、図３Ｂおよび図３Ｃの断面は、例えば、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。
【００３５】
図４Ａおよび図４Ｂは、さらに他の一実施形態に係るトランジスタを示す断面図である。図４Ａおよび４Ｂの断面は、それぞれ、例えば図７Ａおよび７Ｂに示す、Ｉ−Ｉ´間、および、ＩＩ−ＩＩ´間を切り取ったものであり得る。図４Ａに示すように、トランジスタ５００は、半導体基板１の主表面１０に隣接して配置されている、第１のソース／ドレイン部５１および第２のソース／ドレイン部５２を含む。半導体基板１の主表面１０内に形成されたゲート溝５０１の中には、ゲート電極５３が配置されている。このゲート電極５３は、例えば図１に示した導電性炭素充填物を含むことが可能である。あるいは、ゲート電極５３は、図２に示した炭素層および導電性充填物を含んでもよい。例えば、上記炭素層は、共形層であってよい。ゲート電極５３は、図４Ａに示した図の平面の前と後ろとに伸びる垂直部５５ａ、５５ｂをさらに含んでよい。図４Ｂは、図４Ａに示した断面図に対して直角に切り取られた断面図である。図４Ｂに示すように、トランジスタ５００が形成される基板部分に隣接して、分離トレンチ５６が形成されている。上記ゲート電極は、この分離トレンチ５６中に横方向に伸びて、垂直部５５ａ、５５ｂを形成している。上記トランジスタが形成される能動領域５４１は、幅Ｗを有している。さらに、垂直部５５ａ、５５ｂは、能動領域５４１の上辺５７から各垂直部５５ａ、５５ｂの下辺までの深さｄまで伸びている。従って、トランジスタ５００のチャネル５４は、フィン形または隆線形であり得る。チャネル５４は、その３辺において、ゲート電極５３に取り囲まれていることが可能である。
【００３６】
図４Ａおよび図４Ｂに記載の構造には、いくつかの変形を加えてよい。例えば、図４Ｂに記載の実施形態では、上記深さｄは、上記能動領域の幅に比べて著しく小さいものであってもよい。従って、このようなトランジスタは、コーナーデバイス（corner device）とも呼ばれる。トランジスタ５００は、垂直部５５ａ、５５ｂがより深部まで伸びているＦｉｎＦＥＴとして実施されていてもよい。加えて、能動領域５４１の幅は、上記チャネルが完全に空乏化されるように、さらに短くてもよい。図面では「Ｕ」字型の溝を示したが、該溝が、「Ｖ」字型、または「Ｗ」字型、若しくは、他の任意の関連した型を有するように形成されていてもよいことは明らかであろう。さらに、これらの型を任意に組み合わせて実施することも可能である。
【００３７】
図４Ｃに示したように、第１のドープ部５１、第２のドープ部５２は、主表面１０からかなり深くまで伸びていてよい。さらに、ゲート電極５３と、第１のドープ部５１、第２のドープ部５２との間には、好適な絶縁スペーサ５３１が配置され得る。図４Ｃに記載のトランジスタ５００は、板状部分５５ａ、５５ｂを含んでいてもよい。図４Ｃの断面は、図７Ａおよび図７Ｂに示したＩ−Ｉ´間を切り取ったものである。
【００３８】
図５Ａは、本発明のさらなる一実施形態を示す図である。図に示すように、図５Ａに記載のトランジスタ５００は、半導体基板１の主表面１０に隣接して配置された、第１のソース／ドレイン部５１、第２のソース／ドレイン部５２を含む。ゲート電極５３は、ゲート溝５０１内に配置されている。ゲート電極５３は、ゲート誘電体５９によって基板１から絶縁されている。ゲート電極５３は、導電性炭素充填物からか、または、炭素層から形成することが可能であり、該ゲート電極には、例えば図２に示した導電性充填物が続いている。ゲート電極５３の上方には、絶縁充填物５９１が配置されていることが可能である。さらに、ゲート電極５３は、平面において、図５Ａに示した図の平面の前および後ろに伸びる、垂直部５５ａ、５５ｂを含んでよい。垂直部５５ａ、５５ｂは、上記ゲート溝の深さのほぼ２倍の深さまで伸びていてよい。垂直部５５ａ、５５ｂの位置は破線で示した。従って、第１の電気的コンタクト５１１と第２の電気的電気コンタクト５１２との間を流れる電流の電流経路は、第１の垂直部分と、該第１の垂直部分に続く水平部分と、該水平部分に続く第２の垂直部分とによって形成されている。ゲート電極５３は、半導体基板１の主表面１０の下に完全に配置され得る、対応するワード線の一部を形成することが可能である。
【００３９】
図５Ｂは、本発明のさらなる一実施形態を示す図である。図に示すように、第１のソース／ドレイン部５１、第２のソース／ドレイン部５２のそれぞれの下面または下端部は、ゲート電極５３の導電性材料の上面よりも深く伸びている。一例として、ゲート電極５３とソース／ドレイン部５１、５２との間には、絶縁スペーサ５３１が配置され得る。ゲート電極５３の上方には、絶縁材５９１が配置され得る。図５Ａおよび図５Ｂの断面は、図７Ａおよび図７Ｂに示すＩ−Ｉ´間を切り取ったものである。
【００４０】
図６Ａは、図１〜図５Ｂに示した各トランジスタを含み得るメモリデバイス６０２を有する典型的な集積回路６００を示す平面図である。集積回路６００は、半導体チップ６０１上に形成されたメモリデバイス６０２を含むことが可能である。メモリデバイス６０２は、メモリセルアレイ部６０３およびサポート部６０４を含むことが可能である。メモリセルアレイ６０３は、メモリセル６１０、および、対応する導電線を含むことが可能である。一例として、ワード線６１１は、第１の方向に沿って伸びるように配置されていることが可能であり、ビット線６１２は、該第１の方向と交差する第２の方向に沿って伸びることが可能である。メモリセル６１０は、ストレージキャパシタのような記憶素子６０９、および、アクセストランジスタ６０８を含むことが可能である。一例として、アクセストランジスタ６０８は、ノードコンタクト６１７を介して記憶素子６０９に結合されていて良い。さらに、アクセストランジスタ６０８は、対応するビット線コンタクト６１６を介して、対応するビット線６１２に結合されていて良い。ワード線６１１は、対応するアクセストランジスタ６０８のゲート電極に接続され得る。サポート部６０４は、コア回路６１３および末梢部６０５を含むことが可能である。一例として、コア回路６１３は、ワード線ドライバ６０６、および、センスアンプ６０７を含んでいて良い。一例として、特定の１つのワード線６１１は、対応するワード線ドライバ６０６をアドレス指定することによってアクティブにされ得る。従って、対応するワード線６１１に接続された全メモリセルの情報は、ビット線６１２を介して、読み出され得る。ビット線６１２によって伝送された信号は、センスアンプ６０７において増幅される。一例として、ワード線６１１は、ワード線６１１の上面が上記基板の表面の下に配置される埋め込みワード線として実施され得る。上記メモリセルアレイのレイアウトおよびアーキテクチャは、任意であり得る。一例として、上記メモリセルは、６Ｆ２構成、または、メモリセルの任意の他の好適な構成内に配置され得る。上記メモリデバイス内の任意位置に配置され得る任意のトランジスタは、上述のトランジスタとして実施され得る。例えば、アクセストランジスタ６０８、および、（任意により）ワード線６１１は、上述のトランジスタに相当し得る。例えば、上記ゲート電極の材料の抵抗が少ないために、対応するメモリデバイスのスイッチング速度は、著しく低減され得る。従って、このようなメモリデバイスは、グラフィックスＤＲＡＭデバイスのような高性能ＤＲＡＭデバイスとして用いられ得る。
【００４１】
図６Ｂは、本発明の他の一実施形態に係る集積回路を示す断面図である。一例として、上述のゲート電極を有する第１のトランジスタと、導電性炭素材を含むプレーナゲート電極を有する第２のトランジスタとが、１つの集積回路内において組み合わされている。従って、第１のトランジスタと第２のトランジスタとは、１つの基板内に形成されていることが可能である。図６Ｂに示すように、第１のトランジスタ６２０は、第１のソース／ドレイン部６２１、第２のソース／ドレイン部６２２を含む。半導体基板１の表面１０内には、ゲート溝６２７が形成されている。ゲート溝６２７内には、ゲート電極６２３が形成されている。該ゲート電極は、上述のように、導電性炭素材を含む。一例として、上記導電性炭素材は、炭素充填物６２５であり得る。選択的に、該導電性炭素材は、共形層（図示していない）、および、さらなる導電性充填物を含んでよい。ゲート誘電体６２４が、基板１をゲート電極６２３から絶縁するように、形成されている。上記集積回路は、第１のソース／ドレイン部６３１、第２のソース／ドレイン部６３２を含むトランジスタ６３０をさらに含む。第２のトランジスタ６３０は、プレーナトランジスタとして実施され得る。従って、ゲート電極６３３の下辺は、上記半導体基板の表面１０の上方に配置される。基板１とゲート電極６３３との間には、ゲート誘電体６３４が配置される。絶縁キャップ層６３５が、ゲート電極６３３の側壁の上端に設けられ、絶縁スペーサ６３６が該側壁に隣接して設けられていてもよい。Ｉ−Ｉ´間、および、ＩＶ−ＩＶ´間の断面図の位置は、それぞれ、図７Ａおよび図７Ｂから切り取ったものである。第１のトランジスタ６２０および第２のトランジスタ６３０の位置は、任意により選択されていることが可能である。一例として、上記集積回路がメモリセルアレイ部および上述のサポート部を有するメモリデバイスとして実施されるならば、第１のトランジスタ６２０は該アレイ部に配置され、第２のトランジスタ６３０は該サポート部に配置され得る。
【００４２】
図６Ｃは、集積回路６００または半導体チップ６０１を示す平面図である。複数の導電線６４１が、半導体基板１上、または、半導体基板１内に配置されている。これら導電線は、導電線のアレイ６４２内に配置されるか、分離された場所に配置され得る。上記導電線は、導電性炭素材を含むことが可能である。例えば、該導電線は、導電性炭素層、および、さらなる導電性材料を含んでよい。選択的に、該導電線は、上述の導電性炭素から形成されていてもよい。上記導電性炭素材の抵抗が低いため、このような集積回路は、高いスイッチング速度を有する。さらに上述のように、上記導電線は、容易にパターニングすることが可能である。図６Ｄおよび図６Ｅは、一集積回路を示す断面図である。例えば、図６Ｄに示すように、上記導電線が表面１０の上方に配置されているので、導電線６４１の下面は、基板表面１０の上、基板表面１０の高さよりも高い位置に配置されている。選択的に、導電線６４１は、埋め込み線として形成され得る。例えば、上記導電線は、完全に埋め込まれているか、または、部分的に埋め込まれていてよい。例えば、図６Ｅに示すように、上記導電線の上面は、基板表面１０の高さよりも低い位置に配置され得る。さらなる一例として、上述したように、上記導電線の上面は基板表面の高さよりも高い位置に配置され、該導電線の下面は基板表面１０の高さよりも低い位置に配置され得る。導電線６４１の上端には、絶縁材６４３が配置され得る。導電線６４１は、図１、図２、および、図３Ａ〜図３Ｃに関連して説明したゲート電極と同じ組成を有することが可能である。導電線６４１は、上記導電性炭素材の上端に配置された導電層を含んでも良い。上記集積回路は、様々な方法で実施されることが可能である。例えば、上記集積回路は、論理回路、特定用途向け集積回路（ＡＳＩＣ）、プロセッサ、マイクロコントローラ等であってよい。上記集積回路は、メモリデバイスとして実施されても良い。
【００４３】
一般的に、メモリデバイスは、複数のメモリセルおよび導電線を含むアレイ部を含むことが可能である。例えば、上記導電線は、特定の１つのメモリセルをアドレス指定するワード線、または、情報を伝送するビット線であり得る。上記導電線は、情報を伝送するソース線をさらに含んでよい。一実施形態によれば、任意の上記導電線は、導電性炭素材を含むことが可能である。上述の導電線の抵抗が少ないため、上記メモリデバイスは、短縮されたスイッチング速度を有する。例えば、上記ワード線は、導電性炭素材を含むことが可能である。上記メモリデバイスは、任意のタイプのメモリセルを有する任意のメモリデバイスであって良い。例えば、上記メモリセルは、上述のタイプのトランジスタを含んで良い。従って、上記ゲート電極は、対応するワード線の一部を形成することが可能である。状況に応じて、上記ゲート電極および上記ワード線は、同一の材料から形成されていて良い。上記メモリセルは、上述のＤＲＡＭメモリセル、または、フローティングゲートトランジスタを有する不揮発性メモリセルのような別のメモリセル、または、ＮＲＯＭ、ＳＯＮＯＳ、ＴＡＮＯＳメモリセルであって良い。さらに、上記メモリセルは、情報を記憶し得るトランジスタ、例えば、任意の種類のフローティングトランジスタを有するメモリセルであってよい。上記メモリは、ＭＲＡＭ（「磁気ランダムアクセスメモリ」）、ＰＣＲＡＭ（「相変化ランダムアクセスメモリ」）、ＣＢＲＡＭ（「導電性ブリッジランダムアクセスメモリ」）、または、ＦｅＲＡＭ（「強誘電体ランダムアクセスメモリ」）のメモリセルを含んでも良い。
【００４４】
図７Ａおよび図７Ｂに関連して説明するように、能動領域、ワード線、および、ビット線の任意の構成を実施することが可能である。例えば、図７Ａに示すように、上記トランジスタが形成される能動領域６１４は、ビット線６１２に平行に伸びるように配置され得る。隣接する能動領域６１４は、絶縁材が充填された分離トレンチ６１５によって互いに絶縁されている。個々の能動領域線６１４はさらに分節されて、能動領域セグメントを形成し得る。それでも尚、能動領域セグメントは、分離電界効果トランジスタによって、互いに分離されていても良く、該能動領域セグメントは、隣接するトランジスタを互いに分離するように、オフ状態に駆動され得る。さらに、ワード線６１１は、能動領域６１４の方向に対して垂直の方向に伸びていてよい。加えて、ビット線６１２は、能動領域６１４の上方に直接配置され得る。図７Ａは、説明した複数の図の断面図の方向も示している。
【００４５】
図７Ｂは、メモリデバイスを示すさらなる典型的な平面図である。図に示すように、能動領域６１４は、絶縁材が充填された分離トレンチ６１５によって互いに分離されている。能動領域６１４は、ビット線６１２の方向に対して斜めの方向に伸びていることが可能である。従って、各能動領域６１４は、異なる複数のビット線６１２を交差している。ビット線６１２は、ワード線６１１に対して垂直に伸びている。能動領域線６１４と対応するビット線との間の交差点では、ビット線コンタクト６１６が形成され得る。図７Ｂに示した構成では、各上記メモリセルは、約６Ｆ２の面積を有しており、ここでは、Ｆは用いられる技術によって実現され得る最小構造形状を示している。一例として、Ｆは、１５０ｎｍよりも小さく、例えば、１１０ｎｍよりも小さく、さらに８０ｎｍよりも小さいことが可能である。さらなる一例として、Ｆは、７０ｎｍよりも小さいか、または、５０ｎｍよりも小さいことが可能である。
【００４６】
図８は、本発明の方法の一実施形態を示すフローチャートを概略的に示す図である。最初に、上記半導体基板の表面内に伸びるゲート溝を形成する（Ｓ１）。その後、該ゲート溝に導電性炭素層を設けて、上記ゲート電極を形成する（Ｓ２）。一例として、該導電性炭素層をコンフォーマル蒸着法（conformal deposition method）によって設ける。その後、上記ゲート溝を充填する導電性充填物を準備する。選択的に、上記導電性炭素層を、導電性炭素充填物を形成することによって設けてもよい。状況に応じて、この方法は、上記導電性炭素層を凹状に窪ませる工程（Ｓ３）をさらに含んでも良い。一例として、上記導電性炭素層上に絶縁材を供給して上記ゲート溝を充填する（Ｓ４）。選択的に、上記導電性炭素層上に導電性材料を供給する（Ｓ５）。その後、状況に応じて、上記導電性材料上に絶縁材を供給する（Ｓ６）。
【００４７】
トランジスタを含む集積回路の形成方法は、半導体基板の表面内に伸びるゲート溝を形成する工程と、該ゲート溝内に導電性炭素材を供給してゲート電極を形成する工程と、該導電性炭素材を凹状に窪ませる工程と、上記半導体基板の主表面に隣接して第１のソース／ドレイン部、および、第２のソース／ドレイン部を形成する工程とを含むことが可能である。
【００４８】
図９Ａ〜図９Ｃは、一実施形態に係るトランジスタを含む集積回路を形成する方法を示す図である。最初に、半導体基板１の主表面１０内に、ゲート溝７０１を形成する。一例として、ゲート溝７０１は、エッチングによって形成され得る。ゲート溝７０１の位置は、適切なマスクを用いて、フォトリソグラフィによって形成され得る。例えば、ゲート溝７０１は、約１Ｆの幅を有することが可能であり、５０ｎｍよりも深く伸びていることが可能である。例えば、ゲート溝７０１の深さは、１００ｎｍよりも深くてよい。さらなる一例として、上記ゲート溝の深さは、３００ｎｍよりも浅く、例えば、２５０ｎｍよりも浅くてよい。その後、好適なゲート誘電体材料７０５を、公知の方法によって設ける。その後、導電性炭素充填物７０３を設ける。
【００４９】
一例として、本明細書では、上記炭素層を炭素含有ガスから蒸着させる方法によって、導電性炭素充填物７０３のような炭素層を形成することが可能である。該炭素含有ガスの例は、メタン、エタン、アルコール蒸気、および／または、アセチレンを含む。一実施形態では、蒸着温度は、９００℃以上であり、且つ９７０℃以下である。水素分圧は、約１ｈＰａであり、炭素含有ガスを供給して全圧力を、５００ｈＰａ以上であり、且つ７００ｈＰａ以下に設定することが出来る。一例として、上記温度は約９５０℃であり、全圧力は６００ｈＰａであってよい。選択的に、上記温度は、７５０℃以上であり、且つ８５０℃以下であり得る。上記水素分圧は、約１ｈＰａ以下であり、且つ２ｈＰａ以下、例えば１．５ｈＰａであり得る。一例として、上記炭素含有ガスの分圧は、８ｈＰａ以下であり、且つ１２ｈＰａ以下であり得る。例えば、上記温度は約８００℃であり、上記炭素含有ガスの分圧は１０ｈＰａであり得る。一例として、上記導電性炭素層は、熱分解炭素、例えば、炭素含有ガスの熱分解によって生成される炭素から形成され得る。
【００５０】
図９Ａに示すように、導電性炭素層７０３は、各ゲート溝７０１を完全に充填するように蒸着され得る。その後、図９Ｂに示すように、上記炭素層の上面を凹状に窪ませるようにエッチバックを行う。一例として、該エッチングバック工程は、酸素をエッチングガスとして用いてプラズマエッチング法を行うことによって達成され得る。導電性炭素充填物７０３を凹状に窪ませて、最終的に、その上面を所定の高さに配置する。上記導電性炭素層を形成する間には、ゲート誘電体材料７０５は、破損または劣化することはない。従って、ゲート誘電体層７０５を破損することなく、ゲート電極を形成することが可能である。さらに、上記導電性炭素層をエッチングする工程は、容易に実施可能であり、このエッチング工程のために、ゲート誘電体層７０５が破損または劣化されることはない。その後、例えば、ゲート溝７０１内を、適切な絶縁材７０４で充填し、その後、適切な平坦化ステップを行う。図９Ｃは、結果として生じる典型的な構造物を示す図である。上述のように、状況に応じて、ゲート溝７０１の上部内には、導電性材料を充填してもよい。その後、上記基板を、例えば公知の方法によってさらに処理して、上記第１のソース／ドレイン部および第２のソース／ドレイン部を形成することが可能である。上記方法の一変形例では、図９Ａに関連して説明したプロセスの後、必ずしも、上記導電性炭素材を凹状に窪ませる必要がないことは明らかであろう。この場合、上記導電性炭素材は、例えば従来の方法によってワード線を形成するようにパターニングされ得る。
【００５１】
図１０Ａ〜図１０Ｄは、他の一実施形態に係るトランジスタを含む集積回路の形成方法を示す図である。図９Ａに関連して説明した方法と同様の方法によってゲート溝８０１を形成した後、図９Ａに関連して説明した方法と同様の方法によって好適な第１のゲート誘電体層８０２を設ける。その後、導電性炭素層８０３を蒸着させる。一例として、上記炭素層は、約５〜１０ｎｍの厚さであり得る。導電性炭素層８０３は、図９Ａに関連して説明した方法と同様の方法によって蒸着される。炭素層８０３を蒸着させた後、導電性充填物８０４を設ける。状況に応じて、例えばＴｉ，ＴｉＮ、ＴａＮから成る導電性下地膜を蒸着させてもよい。上記導電性下地膜（図示していない）は、１ｎｍよりも薄い厚さであり得る。その後、導電性充填物８０４を設ける。例えば、導電性充填物８０４は、任意の好適な金属または金属化合物を含んでよい。導電性充填物８０４を蒸着させる工程の間は、適切な厚さに形成された導電性炭素層８０３のために、ゲート誘電体８０２が破損または劣化されることは無い。図１０Ａは、結果として生じる構造物を示す断面図である。その後、導電性充填物８０４を、好適な方法によって凹状に窪ませる。図１０Ｂは、結果として生じる典型的な構造物を示す断面図である。その後、導電性充填物８０４の残りの部分をエッチングマスクとして用いて、導電性炭素層８０３をエッチングするエッチング工程を行う。炭素層８０３が導電性炭素から形成されているので、エッチングにより、ゲート誘電体８０２に作用することなく、または、ゲート誘電体８０２を破損することなく、導電性炭素層８０３を除去することが可能である。より具体的に言うと、炭素層８０３は、単純なプラズマエッチングプロセスによって除去され得る。その後、ゲート溝８０１の上部に、さらなる誘電体層８０５を充填することが可能であり、その後、平坦化ステップを行う。図１０Ｄは、結果として生じる典型的な構造物を示す断面図である。選択的に、図１０Ａに関連して説明したプロセスの後、必ずしも導電性充填物８０４を凹状に窪ませる必要が無いことは明らかであろう。一例として、導電性炭素層８０３および導電性充填物８０４を形成した後に、従来どおり、ワード線がパターニングされ得る。
【００５２】
図１１は、一実施形態に係る電子デバイス９１１を概略的に示す図である。図１１に示すように、電子デバイス９１１は、インターフェース９１５および部材９１４を含むことが可能である。この部材９１４は、インターフェース９１５によって接続するのに適したものである。例えば電子デバイス９１１または部材９１４は、上述の、集積回路６００、または、トランジスタ２０、３０、４０、５００を含んでよい。部材９１４は、任意の方法によって、インターフェース９１５に接続されていてよい。例えば、部材９１４を外部に配置して、インターフェース９１５に接続させてもよい。さらに、部材９１４を、電子デバイス９１１の内部に内蔵して、インターフェース９１５に接続させてもよい。一例として、部材９１４を、インターフェース９１５に接続しているスロットの中に、取り外し可能に配置することも可能である。部材９１４を該スロットの中に挿入する際には、集積回路９１３は、インターフェース９１５によって接合される。電子デバイス９１１は、上述の集積回路９１３をさらに含んでもよい。電子デバイス９１１は、データを処理するプロセッシングデバイス９１２をさらに含んでもよい。さらに、電子デバイス９１１は、データを表示する１つ以上のディスプレイデバイス９１６ａ、９１６ｂをさらに含んでもよい。上記電子デバイスは、特別な電子装置を実施するように構成された部材をさらに含んでもよい。該電子装置の例には、コンピュータ、例えば、パーソナルコンピュータ、または、ノートブック、サーバ、ルータ、ゲーム機、例えば、ビデオゲーム機、さらなる例としては、携帯型ビデオゲーム機、グラフィックスカード、パーソナルデジタルアシスタント、デジタルカメラ、携帯電話、任意の種類のミュージックプレイヤーまたはビデオシステムのようなオーディオシステムが属し得る。例えば、電子デバイス９１１は、携帯型電子デバイスであり得る。
【００５３】
本明細書において、具体的な実施形態を教示してきたが、本発明の範囲を逸脱することなく、教示した具体的な実施形態の代わりに、様々な代替例および／または同様の実施形態を置き換えてもよいことは、当業者には明らかであろう。本願は、本明細書で説明した具体的な実施形態の任意の適合または変形例を対象とすることを意図するものである。従って、本発明は、特許請求の範囲、および、それに相当するものによってのみ制限されることを意図するものである。
【図面の簡単な説明】
【００５４】
【図１】一実施形態に係るトランジスタを示す断面図である。
【図２】他の一実施形態に係るトランジスタを示す断面図である。
【図３Ａ】さらに他の一実施形態に係るトランジスタを示す断面図である。
【図３Ｂ】さらなる一実施形態に係るトランジスタを示す断面図である。
【図３Ｃ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ａ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ｂ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図４Ｃ】さらなる他の一実施形態に係るトランジスタを示す断面図である。
【図５Ａ】さらなる実施形態に係るトランジスタを示す断面図である。
【図５Ｂ】さらなる実施形態に係るトランジスタを示す断面図である。
【図６Ａ】典型的なメモリデバイスを概略的に示す平面図である。
【図６Ｂ】本発明の他の一実施形態野に係る集積回路を示す断面図である。
【図６Ｃ】集積回路を示す平面図である。
【図６Ｄ】本発明の実施形態に係る集積回路を示す断面図である。
【図６Ｅ】本発明の実施形態に係る集積回路を示す断面図である。
【図７Ａ】基板または集積回路を示す典型的な平面図である。
【図７Ｂ】基板または集積回路を示す典型的な平面図である。
【図８】一実施形態に係る方法を示すフローチャートである。
【図９Ａ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図９Ｂ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図９Ｃ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ａ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｂ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｃ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１０Ｄ】一実施形態に係る方法を実施する際の基板を示す断面図である。
【図１１】電子デバイスの該略図である。
【特許請求の範囲】
【請求項１】
トランジスタを備えた集積回路であって、
半導体基板内に形成されたゲート溝内に、導電性炭素材を有するゲート電極が配置されている、トランジスタを備えた集積回路。
【請求項２】
上記導電性炭素材は、ゲート誘電体層の上に形成されている１つの層であり、
上記ゲート電極は、導電性充填物をさらに有している、請求項１に記載の集積回路。
【請求項３】
上記導電性炭素材は、上記ゲート溝の少なくとも一部に充填されている、請求項１に記載の集積回路。
【請求項４】
上記導電性炭素材の上面の高さは、上記半導体基板の主表面の高さよりも低い位置にある、請求項１に記載の集積回路。
【請求項５】
上記導電性炭素材の上記上面の上には、絶縁層が配置されている、請求項４に記載の集積回路。
【請求項６】
上記導電性炭素材の上記上面の上には、さらに、導電層が配置されている、請求項４に記載の集積回路。
【請求項７】
上記ゲート電極は、チャネルに対して側方に隣り合う複数の垂直部をさらに有している、請求項１に記載の集積回路。
【請求項８】
上記ゲート電極は、導電性炭素から形成されている、請求項１に記載の集積回路。
【請求項９】
上記導電性炭素材の上面の高さは、半導体材料の主表面の高さよりも高い位置にある、請求項１に記載の集積回路。
【請求項１０】
所定のゲート電極同士を互いに接続させる導電線をさらに有している、請求項１に記載の集積回路。
【請求項１１】
上記導電線の上面の高さは、上記半導体基板の主表面の高さよりも高い位置にある、請求項１０に記載の集積回路。
【請求項１２】
上記導電線は、金属または金属化合物から形成されている、請求項１０に記載の集積回路。
【請求項１３】
上記ゲート電極は、所定のゲート電極同士を互いに接続させる導電線の一部を形成している、請求項１０に記載の集積回路。
【請求項１４】
上記導電線の上面の高さは、上記半導体基板の主表面の高さよりも低い位置にある、請求項１８に記載の集積回路。
【請求項１５】
ゲート電極を有するプレーナトランジスタをさらに備えており、
上記ゲート電極の下面の高さは、上記半導体基板の主表面の高さよりも高い位置にある、請求項１３に記載の集積回路。
【請求項１６】
上記半導体基板の主表面に対して隣接して配置された、第１のソース／ドレイン部、および、第２のソース／ドレイン部をさらに有している、請求項４に記載の集積回路。
【請求項１７】
上記トランジスタは、上記集積回路のアレイ部に配列されたメモリセルの一部を形成している、請求項１に記載の集積回路。
【請求項１８】
上記アレイ部はワード線をさらに有しており、上記ゲート電極は上記ワード線の一部を形成している、請求項１７に記載の集積回路。
【請求項１９】
トランジスタを含む集積回路を形成するための集積回路形成方法であって、
半導体基板内に伸びるゲート溝を形成するゲート溝形成工程と、
上記ゲート溝内に導電性炭素材を供給して、ゲート電極を形成するゲート電極形成工程とを含む、トランジスタを含む集積回路形成方法。
【請求項２０】
上記ゲート電極形成工程は、ゲート誘電体層上に導電性炭素材を蒸着して導電性炭素層を形成工程を含み、
上記方法は、さらに、
上記ゲート溝内に、さらなる導電性材料を供給する導電性材料供給工程を含む、請求項１９に記載の集積回路形成方法。
【請求項２１】
上記ゲート電極形成工程は、導電性炭素充填物を供給する導電性炭素充填物供給工程を含む、請求項１９に記載の集積回路形成方法。
【請求項２２】
上記導電性炭素材の上面の高さが上記半導体基板の主表面の高さよりも低い位置になるように、上記導電性炭素材を凹状に窪ませる工程をさらに含む、請求項１９に記載の集積回路形成方法。
【請求項２３】
上記導電性炭素材上に絶縁材を供給する絶縁材供給工程を含む、請求項２２に記載の集積回路形成方法。
【請求項２４】
基板および導電線を含む集積回路であって、
上記導電線は導電性炭素材を有している、基板および導電線を含む集積回路。
【請求項２５】
上記導電線は、主表面を有する半導体基板内に形成され、上記導電線の上面の高さは、上記主表面の高さよりも低い位置にある、請求項２４に記載の集積回路。
【請求項２６】
上記集積回路は、複数のメモリセルおよびワード線を有するアレイ部を含むメモリデバイスであり、上記ワード線は上記導電性炭素材を有している、請求項２４に記載の集積回路。
【請求項２７】
上記メモリセルおよび上記ワード線は主表面を有する半導体基板内に形成され、上記ワード線の上面の高さは上記主表面の高さよりも低い位置にある、請求項２６に記載の集積回路。
【請求項２８】
上記ワード線は上記半導体基板に形成されたワード線を配置するための溝内に形成されており、上記導電性炭素材は当該溝の下面に隣接して配置された導電性炭素層であり、上記ワード線は導電性充填物をさらに有している、請求項２７に記載の集積回路。
【請求項２９】
上記ワード線は上記半導体基板に形成されたワード線を配置するための溝内に形成されており、上記導電性炭素材は充填材である、請求項２６に記載の集積回路。
【請求項１】
トランジスタを備えた集積回路であって、
半導体基板内に形成されたゲート溝内に、導電性炭素材を有するゲート電極が配置されている、トランジスタを備えた集積回路。
【請求項２】
上記導電性炭素材は、ゲート誘電体層の上に形成されている１つの層であり、
上記ゲート電極は、導電性充填物をさらに有している、請求項１に記載の集積回路。
【請求項３】
上記導電性炭素材は、上記ゲート溝の少なくとも一部に充填されている、請求項１に記載の集積回路。
【請求項４】
上記導電性炭素材の上面の高さは、上記半導体基板の主表面の高さよりも低い位置にある、請求項１に記載の集積回路。
【請求項５】
上記導電性炭素材の上記上面の上には、絶縁層が配置されている、請求項４に記載の集積回路。
【請求項６】
上記導電性炭素材の上記上面の上には、さらに、導電層が配置されている、請求項４に記載の集積回路。
【請求項７】
上記ゲート電極は、チャネルに対して側方に隣り合う複数の垂直部をさらに有している、請求項１に記載の集積回路。
【請求項８】
上記ゲート電極は、導電性炭素から形成されている、請求項１に記載の集積回路。
【請求項９】
上記導電性炭素材の上面の高さは、半導体材料の主表面の高さよりも高い位置にある、請求項１に記載の集積回路。
【請求項１０】
所定のゲート電極同士を互いに接続させる導電線をさらに有している、請求項１に記載の集積回路。
【請求項１１】
上記導電線の上面の高さは、上記半導体基板の主表面の高さよりも高い位置にある、請求項１０に記載の集積回路。
【請求項１２】
上記導電線は、金属または金属化合物から形成されている、請求項１０に記載の集積回路。
【請求項１３】
上記ゲート電極は、所定のゲート電極同士を互いに接続させる導電線の一部を形成している、請求項１０に記載の集積回路。
【請求項１４】
上記導電線の上面の高さは、上記半導体基板の主表面の高さよりも低い位置にある、請求項１８に記載の集積回路。
【請求項１５】
ゲート電極を有するプレーナトランジスタをさらに備えており、
上記ゲート電極の下面の高さは、上記半導体基板の主表面の高さよりも高い位置にある、請求項１３に記載の集積回路。
【請求項１６】
上記半導体基板の主表面に対して隣接して配置された、第１のソース／ドレイン部、および、第２のソース／ドレイン部をさらに有している、請求項４に記載の集積回路。
【請求項１７】
上記トランジスタは、上記集積回路のアレイ部に配列されたメモリセルの一部を形成している、請求項１に記載の集積回路。
【請求項１８】
上記アレイ部はワード線をさらに有しており、上記ゲート電極は上記ワード線の一部を形成している、請求項１７に記載の集積回路。
【請求項１９】
トランジスタを含む集積回路を形成するための集積回路形成方法であって、
半導体基板内に伸びるゲート溝を形成するゲート溝形成工程と、
上記ゲート溝内に導電性炭素材を供給して、ゲート電極を形成するゲート電極形成工程とを含む、トランジスタを含む集積回路形成方法。
【請求項２０】
上記ゲート電極形成工程は、ゲート誘電体層上に導電性炭素材を蒸着して導電性炭素層を形成工程を含み、
上記方法は、さらに、
上記ゲート溝内に、さらなる導電性材料を供給する導電性材料供給工程を含む、請求項１９に記載の集積回路形成方法。
【請求項２１】
上記ゲート電極形成工程は、導電性炭素充填物を供給する導電性炭素充填物供給工程を含む、請求項１９に記載の集積回路形成方法。
【請求項２２】
上記導電性炭素材の上面の高さが上記半導体基板の主表面の高さよりも低い位置になるように、上記導電性炭素材を凹状に窪ませる工程をさらに含む、請求項１９に記載の集積回路形成方法。
【請求項２３】
上記導電性炭素材上に絶縁材を供給する絶縁材供給工程を含む、請求項２２に記載の集積回路形成方法。
【請求項２４】
基板および導電線を含む集積回路であって、
上記導電線は導電性炭素材を有している、基板および導電線を含む集積回路。
【請求項２５】
上記導電線は、主表面を有する半導体基板内に形成され、上記導電線の上面の高さは、上記主表面の高さよりも低い位置にある、請求項２４に記載の集積回路。
【請求項２６】
上記集積回路は、複数のメモリセルおよびワード線を有するアレイ部を含むメモリデバイスであり、上記ワード線は上記導電性炭素材を有している、請求項２４に記載の集積回路。
【請求項２７】
上記メモリセルおよび上記ワード線は主表面を有する半導体基板内に形成され、上記ワード線の上面の高さは上記主表面の高さよりも低い位置にある、請求項２６に記載の集積回路。
【請求項２８】
上記ワード線は上記半導体基板に形成されたワード線を配置するための溝内に形成されており、上記導電性炭素材は当該溝の下面に隣接して配置された導電性炭素層であり、上記ワード線は導電性充填物をさらに有している、請求項２７に記載の集積回路。
【請求項２９】
上記ワード線は上記半導体基板に形成されたワード線を配置するための溝内に形成されており、上記導電性炭素材は充填材である、請求項２６に記載の集積回路。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１１】
【公開番号】特開２００８−３００８４３（Ｐ２００８−３００８４３Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００８−１４２７１８（Ｐ２００８−１４２７１８）
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成２０年５月３０日（２００８．５．３０）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
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