【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルにおいて、メモリセルへの書き込みは、書き込み用トランジスタ１６２をオン状態とすることにより、書き込み用トランジスタ１６２のソース電極（またはドレイン電極）と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタ１６２をオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタ１６０として、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。 （もっと読む）

半導体基板上に酸化物層を形成するための方法及び装置を開示する。１つ又は複数の実施形態では、半導体基板の温度を約１００℃未満に制御することによって、プラズマ酸化を使用して、共形酸化物層を形成することができる。１つ又は複数の実施形態による半導体基板の温度を制御するための方法は、静電チャックならびに冷却剤及びガス対流を利用することを含む。
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【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）

【課題】 半導体基板上に酸化物層を製造する方法の提供。
【解決手段】 ある実施形態において、半導体基板上に酸化物層を形成する方法は、プラズマリアクタの真空チャンバ内で基板支持体上に酸化すべき基板を載置するステップであって、チャンバが基板支持体から遠隔のイオン発生領域を有する、前記ステップと；チャンバにプロセスガスを導入するステップであって、プロセスガスが水素（Ｈ_２）と酸素（Ｏ_２）の少なくとも一つ - 約３:１までの水素（Ｈ_２）と酸素（Ｏ_２）の流量比で示される - 又は水蒸気（Ｈ_２Ｏ蒸気）を含む、前記ステップと；チャンバのイオン発生領域に誘導結合プラズマを生成させて、基板上に酸化シリコン層を形成するステップと；を含む。 （もっと読む）

【課題】 不揮発性メモリデバイスの漏れ電流を維持するか又は減少させつつ、デバイス寸法の減少を可能にする電子デバイス及び電子デバイスを形成する方法の提供。
【解決手段】 一実施形態において、不揮発性メモリデバイスを製造する方法は、基板上にフローティングゲート多結晶層を堆積させるステップと、フローティングゲート多結晶層上に酸化シリコン層を形成するステップと、酸化シリコン層上に第一酸窒化シリコン層を堆積させるステップと、第一酸窒化シリコン層上に高ｋ誘電物質を堆積させるステップと、高ｋ誘電物質上に第二酸窒化シリコンを堆積させるステップと、第二酸窒化シリコン層上に制御ゲート多結晶層を形成するステップとを含む。一実施形態において、高ｋ誘電物質層は、酸窒化シリコンハフニウムを含む。 （もっと読む）

【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。 （もっと読む）

【課題】窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する半導体集積回路装置の製造技術を提供する。
【解決手段】タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。 （もっと読む）

【課題】動作特性及び信頼性の向上した新規な構造の半導体装置及びその作製方法を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加すること。
【解決手段】本発明は、分離層１２上に設けられた半導体層１５内に設けられた半導体領域１４と、半導体領域上に設けられたＯＮＯ膜２０と、半導体領域の両側の半導体層内に設けられ分離層に達するビットライン１６と、半導体領域のビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域１８と、半導体領域に接続する第１電圧印加部３４、４４と、を有している。さらに、半導体領域はビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置、その制御方法およびその製造方法である。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。浮遊ゲート電極は少なくとも二層構造とし、第１の絶縁層に接する第１の浮遊ゲート電極は、半導体基板のバンドギャップより小さいことが好ましい。また、第２の浮遊ゲート電極は、金属材料若しくは合金材料又は金属化合物材料で形成されていることが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極の伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。 （もっと読む）

良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。 （もっと読む）

【課題】 チップの主面内のパターンの解像度を向上させる。
【解決手段】 チップを含む半導体ウエハの半導体基板１の主面上にキャップ膜を形成した後、チップ内のメモリ領域Ｍにキャップパターン１５ａを形成するための露光、現像およびエッチング処理と、チップ内においてメモリ領域Ｍから離れた空き領域Ｅにキャップパターン１５ｂ１を形成するための露光、現像およびエッチング処理とをそれぞれ別々に行う。これにより、メモリ領域Ｍおよび空き領域Ｅの各々に合った条件で露光および現像等を行うことができるので、チップの主面内のパターンの解像度を向上させることができる。 （もっと読む）

【課題】書き込み動作、読み出し動作及び消去動作を正常に行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】支持基板１上の埋め込み絶縁層２上の半導体層３に、埋め込み絶縁層２に接して設けられた同一導電型（ｎ^-型）のソース領域４２１〜４２ｎ、ドレイン領域４２２〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nを備える不揮発性半導体記憶装置であって、チャネル領域４１１〜４１ｎの厚さＴ_SOIが、１ｎｍ以上且つメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのゲート長Ｌに６ｎｍを加えた値以下である。 （もっと読む）

三次元フラッシュメモリアレイは、直列接続されたＮＡＮＤ列に電荷蓄積誘電体が配置された薄膜トランジスタを組込んで、４Ｆ２のメモリセルのレイアウトを達成する。各ＮＡＮＤ列はそれぞれ、グローバルビット線にＮＡＮＤ列の一方端を結合し、共有されたバイアスノードに他方端を結合するための２つのブロック選択デバイスを含む。ブロック内のＮＡＮＤ列の対は、同じグローバルビット線を共有する。メモリセルは、ブロック選択デバイスと同様に、好ましくはデプリーションモードのＳＯＮＯＳデバイスである。メモリセルは、デプリーションしきい値電圧付近にプログラミングされ得、ブロック選択デバイスは、デプリーションモードのしきい値電圧付近の電圧を有するプログラム状態に維持される。２つ以上の層上のＮＡＮＤ列は、１つの層上のグローバルビット線に接続され得、好ましくは、垂直方向の積層型ビアにより、ともに接続され得る。
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本発明は、表面（２）を有する基板上に浮遊ゲート型半導体装置を製造する方法、及びそれによって製造した浮遊ゲート型半導体装置を提供する。本方法は、絶縁膜（４）、浮遊ゲート材料の第１の層（６）及び犠牲材料の層（８）を備えるスタックを基板表面に形成し、スタックを通って、基板（２）中に、少なくとも１つの分離領域（１８）を形成し、それによって浮遊ゲート材料の第１の層（６）が上表面及び側壁（２６）を有し、犠牲材料（８）を除去し、それによって分離領域（１８）及び浮遊ゲート材料の第１の層（６）の上表面によって画定される空所（２０）を残し、空所（２０）を浮遊ゲート材料の第２の層（２２）で充填し、それによって浮遊ゲート材料の第１の層（６）及び浮遊ゲート材料の第２の層（２２）が共に浮遊ゲート（２４）を形成する工程を備える。
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【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）