【課題】キャッシュ・メモリに命令をキャッシュする場合における保持内容の冗長さを減少させ、効率の良いキャッシュ・システムを実現する。
【解決手段】命令フェッチ・ユニット１０と、命令キャッシュ２０と、命令とこの命令が格納されたメイン・メモリ上における１または複数のアドレスとを関連付けて保持するマクロ・キャッシュ部３０と、命令キャッシュ２０におけるキャッシュ・ヒットの頻度が高い命令をマクロ・キャッシュ部３０に保持させるマクロ登録判断部４０と、を備える。マクロ・キャッシュ部３０は、マクロ登録判断部４０により保持するように指示された命令と同一の命令を既に保持している場合は、その命令を指定するアドレスを、既に保持しているその命令と関連付けて保持し、マクロ登録判断部４０により保持するように指示された命令と同一の命令を保持していない場合は、その命令とその命令を指定するアドレスとを関連付けて保持する。 （もっと読む）

【課題】キャッシュエントリの割り当てを制限するキャッシュロックの方法を提供する。
【解決手段】ブロック・ノーマル・キャッシュ割り当て（BNCA）が定義される。BNCAモードにおいて、キャッシュエントリは予め決められた命令によってのみ割り当てられる。ノーマルメモリアクセス命令（例えば、割込コードの部分として）が実行し、キャッシュミスの場合はメインメモリからデータを検索するが、キャッシュエントリの割り当てを許されない。予め決められた命令（例えば、ロックされるキャッシュエントリの確立のために使用される命令）だけがキャッシュエントリを割り当てることができる。ロックされるエントリが確立されると、プロセッサはBNCAモードを抜け、いかなるメモリアクセス命令もキャッシュエントリを割り当てることができる。BNCAモードは、構成レジスタ中の１ビットをセットすることによって指示できる。 （もっと読む）

【課題】ハーバードアーキテクチャを採用している処理プロセッサにおいて、命令フェッチを行わなければ命令キャッシュに命令を格納しておくことができなかった。
【解決手段】本発明にかかるプロセッサは、命令を一時記憶する第１の記憶手段と、命令及びデータを一時記憶する第２の記憶手段と、前記第２の記憶手段に一時記憶されている命令を前記第１の記憶手段に転送する転送手段と、第３の記憶手段に格納されている命令を前記第２の記憶手段に読み込む第１の制御と前記転送手段に対して前記第２の記録手段へ読み込まれた命令を前記第１の記憶手段に対して転送させる第２の制御とを行う制御手段と、を具備する。本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 （もっと読む）

【課題】可変長命令の存在のもとで命令キャッシュアクセスを改善する。
【解決手段】可変長命令の固定数が、命令キャッシュの各ライン２００，２６０に記憶される。可変長命令Ｉ１〜Ｉ８は予め定められた境界に沿って整列される。ラインの各命令の長さ、従って命令が占めるメモリのスパンが知られていないので、次に続く命令のアドレス２４０，３００が計算され、キャッシュラインで記憶される。命令境界を確認し、命令を整列させ、次のフェッチアドレスを計算することは、キャッシュに命令を置く前にプレデコーダで行なわれる。 （もっと読む）

【課題】異常画像を発生させることなく、プリフェッチの読み出し時間を短縮することができる半導体集積回路及び情報記憶方法を提供すること。
【解決手段】メモリアービタ１５にメモリアクセス要求を発行する周辺回路１４の有無を監視するアービタアクセス監視手段３５と、周辺回路１４がメモリアービタ１５にメモリアクセス要求を発行してない場合に、メモリアービタにメモリアクセス要求を発行し、命令又はデータをバーストリードするバーストリード手段３７と、メモリ２３からバーストリードされた命令又はデータをメモリアービタよりもＣＰＵ側で記憶するバッファ手段３３，３４と、命令のアドレスをデコードするアドレスデコード手段３１と、命令又はデータが前記バッファ手段に記憶されているか否かを判定するアドレス判別手段３２と、命令又はデータが前記バッファ手段に記憶されている場合は、バッファ手段に記憶されている命令又はデータをＣＰＵに供給する、ことを特徴とする。 （もっと読む）

【課題】効率的にデータ転送を高速で行なうことのできるメモリシステムを実現する。
【解決手段】互いに属性の異なる情報を格納する第１および第２のメモリ（６０１，６０２）と、これらの第１および第２のメモリの記憶情報をそれぞれキャッシュする第３および第４のメモリ（６１１，６１２）と、これらの第１および第２のメモリと第３および第４のメモリの間のデータ転送を制御するコントローラを備える。第３および第４のメモリは、しきい値電圧以外の特性を利用して情報を不揮発的に格納する。 （もっと読む）

【課題】同期された命令ストリングのプレデコードを保証する。
【解決手段】命令ストリングは、可変長の命令セットおよび組込データ３２０からの命令３１０を含む。命令セットにおける最短長さの命令に等しくなるようにグラニュールを定義し、命令セットにおいて最長長さの命令を構成するグラニュールの数をＭＡＸに定義する。更に、組込データセグメントの終了を判定し、プログラムが命令ストリングにコンパイル又はアセンブルされる場合、長さＭＡＸ−１のパディング３３０を、組込データの終わりに、命令ストリング内に挿入する。パディングされた命令ストリングをプレデコードすると、たとえ組込データが可変長の命令セット内に存在する命令と類似するように偶然に符号化されても、プレデコーダは、パディングされた命令ストリング内の命令との同期を保つ。 （もっと読む）

【課題】命令プリフェッチのためのネクストライン・プリフェッチによるペナルティを平均化して、スループットを改善する。
【解決手段】実行対象となっている命令を含むキャッシュライン（現ライン）の実行中に、それに続くキャッシュライン（ネクストライン）および現ラインに含まれる分岐命令の分岐先命令を含むキャッシュライン（分岐先ライン）の両者を命令キャッシュにプリフェッチする。分岐先ラインは、命令キャッシュにおける衝突を避けるため、ネクストラインと異なるラインアドレスになるように配置される。また、現ラインの分岐命令は、両ラインのプリフェッチを完了させるまでの余裕をもたせるため、現ラインの後半部分に配置される。 （もっと読む）

【課題】命令プリフェッチのためのネクストライン・プリフェッチによるペナルティを平均化して、スループットを改善する。
【解決手段】加算制御レジスタ６４０は、プログラムカウンタ６６０の加算制御を行うためのデータとして、「増分語数」および「増分回数」を保持する。加算制御部６５０は、加算制御レジスタ６４０に保持されたデータに基づいてプログラムカウンタ６６０の加算制御を行う。プログラムカウンタ６６０は、実行対象となる命令のアドレスを計数するものであり、プログラムカウンタ値保持部６６１と加算部６６２とを備える。「増分回数」がゼロになるまで、加算部６６２によって増分値として「増分語数」の値が加算され、その度に「増分回数」が１つ減じられる。これにより、複数の命令列が混在したキャッシュラインにおいて目的の命令列の命令のみを実行していくことができる。 （もっと読む）

【課題】命令キャッシュタグの消費電力を低減すること。
【解決手段】命令キャッシュタグのメモリの物理的構成要素としてレジスタファイルを用いる。レジスタファイルは、命令キャッシュタグの検索に用いるｎ（ｎは自然数）ビットのキャッシュインデックスの各ビットに対応するｎ段のマルチプレクサ群によってエントリを選択する。ｎ段のマルチプレクサ群のうち、キャッシュインデックスのうち最下位からｍビット目を制御信号として用いるｍ段目のマルチプレクサ群は、２の（ｍ−１）乗個のマルチプレクス回路を有する。ｍ段目のマルチプレクサ群に含まれる全てのマルチプレクス回路は、ｍビット目の制御信号に応じて一斉に切り替えられる。 （もっと読む）

【課題】命令データＲＡＭの無駄な動作を抑えて低消費電力を実現する。
【解決手段】
上記課題を解決するために、データに対する命令を実行する命令制御部の要求に応じて前記データを出力する記憶装置を制御する制御装置に、前記データを保持するとともに、個別にクロックが供給される複数の個別記憶部を備える記憶部が有する複数の前記個別記憶部のうち、前記命令制御部が要求する第１のデータが記憶されている第１の個別記憶部を特定する個別記憶部特定部と、前記個別記憶部特定部が特定した前記第１の個別記憶部から、前記第１のデータを読み出して出力するデータ出力部と、前記第１の個別記憶部に前記１のデータと連続して記憶されている第２のデータを、前記命令制御部が要求する場合、複数の前記個別記憶部に対してクロックをそれぞれ供給する複数のクロック供給部のうち、前記第１の個別記憶部以外の個別記憶部にクロックを供給するクロック供給部に対して、前記クロックの供給を抑止させるクロック制御部と、を備える。 （もっと読む）

【課題】キャッシュミスを起こす命令や関数、変数等を容易に把握できる技術を提供することを課題とする。
【解決手段】コンピュータプログラムを実行しているときの、演算処理部５と記憶部３との間のキャッシュ４の状態を記録する記録装置１であって、記憶部３内に格納された情報のうちコンピュータプログラムの実行に関わる特定の情報の記憶部３上のアドレスを示すアドレステーブル１０と、演算処理部５が記憶部３と協働してコンピュータプログラムを実行中にキャッシュミスが発生し且つ、キャッシュミスした情報の記憶部３上のアドレスが、アドレステーブル１０が示す特定の情報のアドレスであれば、該特定の情報についてキャッシュミスがあった旨を記録するキャッシュミス記録部８と、を備える、 （もっと読む）

メモリアクセスの順序を強制するための効率的な技法が、説明される。メモリアクセス要求は、メモリバリアコマンドを生成するように構成されていないデバイスから受信される。サロゲートバリアは、メモリアクセス要求に応じて生成される。メモリアクセス要求は、読取り要求とすることができる。メモリ書込み要求の場合には、サロゲートバリアは、書込み要求が処理される前に生成される。サロゲートバリアはまた、読取り要求と同じアドレスに対する先行する書込み要求を条件としてメモリ読取り要求に応じて生成されることも可能である。コヒーレンシは、あたかもメモリバリアコマンドがメモリバリアコマンドを生成しないデバイスから受信されたかのように、階層的メモリシステムの内部で強制される。
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【課題】命令キャッシュ競合の回数を効果的に削減する。
【解決手段】関数を単位で構成されるプログラムに対し、ターゲットプロセッサの命令キャッシュラインサイズをＣＳとすると、各関数をサイズがＣＳの命令コードブロック（＝ＩＣＢ）に分割し、各関数Ｆの先頭から数えてＸ番目のＩＣＢを(Ｆ，Ｘ)とした場合に、関数プログラムの実行プロファイルより（Ｆ，Ｘ）を識別名とするノードのフロー情報を抽出する。識別名毎にフロー情報におけるその出現ノード毎の近傍内に、自分と異なる関数に属する各識別名の出現頻度を考慮した情報を、自分からみた他の各識別名の近傍重みとして求める。近傍重み情報に基づいて、命令キャッシュ競合回数が少なくなるように、複数の関数をメモリ空間に配置する。 （もっと読む）

【課題】 複数のプロセッサを備え、処理するデータを所定の単位に分割し、各データに対して、各プロセッサで並列に処理を行う構成において、命令キャッシュ容量を低減しながら所望のパフォーマンスを得る構成を提供する。
【解決手段】 並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。共有メモリには、ＤＳＰが実行するファームウェアが格納される。並列処理プロセッサシステムは、画像用ローカルメモリに処理対象の画像データを転送し、ＤＳＰにより画像処理を施す。キャッシュミスが発生した場合の命令キャッシュの更新は例えば、ＤＳＰがアクセスしたアドレスに対応する共有メモリの内容を命令キャッシュにコピーすることによって実現される。 （もっと読む）

【課題】セキュアな実装を要するソフトウェアの開発者内部でも更にアクセス権を細分化する場合においても、そのキャッシュやプロセッサの汎用性を維持すること。
【解決手段】主記憶メモリ２上に確保されるセキュア領域２１は開発者のデバッグ権限に応じて細分化された複数の領域２１１〜２１３が確保される。キャッシュではセキュアタグ１１４４として、開発者のデバッグ権限を示す「Ｄｅ」ビットを設け、集積回路１上のプログラムのデバッグをしている開発者の認証結果１５１１に応じた値を反映させる。この値に応じてデバッガからキャッシュへのアクセスを制限することで、細分化されたセキュア領域を判別する識別子をキャッシュのタグとして実装することが不要となる。 （もっと読む）

【課題】補助キャッシュを設けることなくウェイの追加やプリフェッチしたキャッシュデータの記憶を可能にする命令キャッシュシステムを提供する。
【解決手段】キャッシュデータをインデックス毎に記憶する命令キャッシュデータＲＡＭ１と、命令キャッシュデータＲＡＭ１にキャッシュデータを圧縮して書き込むとともに、該書き込んだキャッシュデータの圧縮率を管理する命令キャッシュ制御部４と、を備え、命令キャッシュ制御部４は、管理している圧縮率に基づきｎ個のキャッシュデータが書き込まれたインデックスに属する記憶領域に圧縮により生じた余剰の領域の記憶容量を算出し、該算出した記憶容量に基づき余剰の領域に新たなキャッシュデータを圧縮して書き込む。 （もっと読む）

【課題】 複数のアプリケーションを用いるシステムでも、アプリケーションの種類に応じた最適な割合にメモリ領域を再構成するメモリ・コントローラを提供する。
【解決手段】 マイクロプロセッサと主記憶装置の間で送受信される信号を一時的に記憶するキャッシュ・メモリを備えたメモリ・コントローラにおいて、
前記マイクロプロセッサと前記主記憶装置の間で送受信される各アクセス方式の信号がそれぞれどのような割合で存在するか解析するアクセス解析装置と、
このアクセス解析装置から出力された信号に基づいて、前記キャッシュ・メモリの領域の割合を再構成するメモリ再構成装置と
を備える。 （もっと読む）

【解決手段】
マイクロプロセッサにおける分岐予測のためのシステム及び方法。ハイブリッドデバイスは、命令キャッシュの各エントリ内の通常のより小さい数より多くない分岐に対して疎キャッシュ内に分岐予測情報をストアする。ｉキャッシュラインが追加的な分岐を備えているあまり一般的でない場合に対しては、デバイスは、対応する分岐予測情報を密キャッシュ内にストアする。疎キャッシュの各エントリは、対応する命令キャッシュラインが追加的な分岐命令を含んでいるか否かを表示するビットベクタをストアする。この表示はまた、記憶のための密キャッシュ内のエントリを選択するために用いられてよい。第２の疎キャッシュは、第１の疎キャッシュから退去させられた全てのエントリをストアする。 （もっと読む）