【課題】キャッシュの一貫性をソフトウェアで維持することができるクラスタ型のマルチコアプロセッサシステムを得ること。
【解決手段】メモリ領域は、１次キャッシュおよび２次キャッシュをともに使用する第１のアクセスによる読み書きが許可され、１つのタスクに独占的な使用権が与えられている第１の状態と、２次キャッシュのみ使用する第２のアクセスによる読み書きが許可され、１つのプロセスに独占的な使用権が与えられている第２の状態と、キャッシュを使用しない第３のアクセスによる読み書きが許可され、全てのプロセスに使用権が与えられている第３の状態とを容認する。カーネル部は、第１の状態から第２の状態に遷移させるとき、１次キャッシュを２次キャッシュにライトバックし、第２の状態から第３の状態に遷移させるとき、２次キャッシュをメモリ領域にライトバックする。 （もっと読む）

【課題】記憶装置と通信を行う複数のデバイスのキャッシュメモリに記憶されたデータの不整合を解消可能な記憶装置およびプログラムを提供する。
【解決手段】実施形態の記憶装置は、記憶部と、通信部と、書き込み部と、制御部とを備える。記憶部は、複数のデータを記憶する。通信部は、記憶部に記憶された複数のデータのうちの少なくとも一部を記憶する第１キャッシュメモリを有する複数の外部機器と通信する。書き込み部は、複数の外部機器のうちの何れかの外部機器から、データの書き込みを要求する書き込み要求を通信部で受信した場合、その書き込みが要求されたデータを記憶部に書き込む。制御部は、書き込み部により書き込まれたデータを、書き込み要求を送信した外部機器とは異なる外部機器へ送信するように通信部を制御する。 （もっと読む）

【課題】 動作が速い低消費電力なキャッシュシステムを提供する。
【解決手段】 本発明の実施形態によるキャッシュシステムは、揮発性キャッシュメモリーと、不揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーに記憶される各データに対応付けて、その揮発性キャッシュメモリーに記憶されるデータよりも未使用時間の長い（もしくは短い）データが前記不揮発性キャッシュメモリーに記憶されている数に応じたデータを記憶する順序保存部と、前記揮発性キャッシュメモリーに記憶された第１のデータを他のアドレスを有する第２のデータで上書きするときに、前記第１のデータと対応付けて前記順序保存部に記憶されたデータに基づいて、前記第１のデータの未使用時間が前記不揮発性キャッシュメモリーに記憶されているいずれかのデータの未使用時間よりも短いと判断できる場合、前記第１のデータを前記不揮発性キャッシュメモリーに記憶させる制御部を有する。 （もっと読む）

【課題】 消費電力を削減するとともに、動作速度が速いキャッシュシステムおよび処理装置を提供すること。
【解決手段】 本発明の実施形態によるキャッシュシステムは、揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと同容量の不揮発性キャッシュメモリーと、前記揮発性キャッシュメモリーと前記不揮発性キャッシュメモリーとに対して同じラインを指定するアドレスデコーダと、前記揮発性キャッシュメモリーから入力されるデータを記憶し、記憶したデータを前記揮発性キャッシュメモリーへ出力する退避領域とを有することを特徴とする。 （もっと読む）

【課題】ストアイン方式のメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステムを提供すること
【解決手段】本発明のメモリシステムは、１ｓｔキャッシュメモリ１０と１ｓｔキャッシュメモリ１０に優先してプロセッサからアクセスされる１ｓｔキャッシュメモリ２０と、１ｓｔキャッシュメモリ１０においてキャッシュデータのリプレースを行う場合に、１ｓｔキャッシュメモリ１０に格納されているキャッシュデータのうち、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、１ｓｔキャッシュメモリ２０に格納されているキャッシュデータのうちリプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部４と、を備える。 （もっと読む）

【課題】任意の数のアクセス装置に対して高いアクセス性能を提供し、任意のメモリ構成に対して高効率な制御を施し、さらに一貫性を保証しつつ柔軟なコンフィグレーションが可能なメモリシステムを提供すること。
【解決手段】ＳＤＲＡＭなどメモリバンクと同数もしくは整数倍のキャッシュを搭載し、バスマトリクスによってマスターのアクセスを並列かつ同時にキャッシュに分配し、メモリバンクに最適なキャッシュアクセスをスケジューリングし制御する。 （もっと読む）

【課題】ハーバードアーキテクチャを採用している処理プロセッサにおいて、命令フェッチを行わなければ命令キャッシュに命令を格納しておくことができなかった。
【解決手段】本発明にかかるプロセッサは、命令を一時記憶する第１の記憶手段と、命令及びデータを一時記憶する第２の記憶手段と、前記第２の記憶手段に一時記憶されている命令を前記第１の記憶手段に転送する転送手段と、第３の記憶手段に格納されている命令を前記第２の記憶手段に読み込む第１の制御と前記転送手段に対して前記第２の記録手段へ読み込まれた命令を前記第１の記憶手段に対して転送させる第２の制御とを行う制御手段と、を具備する。本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 （もっと読む）

【課題】ルータ又は共有メモリの構造を複雑にすることなく、リードアクセスレイテンシを低減する。
【解決手段】ルータ１４は、複数のコアと、複数のコアからアクセス可能なキャッシュメモリとの間で転送されるパケットの経路を管理する。ルータ１４は、解析部１４４と、パケットメモリ１４５と、制御部１４３と、を備え，解析部１４４は、パケットがリードパケット及びライトパケットの何れかを解析し、パケットメモリ１４５は、発行されたライトパケットの一部を格納可能である。制御部１４３は、解析部１４４の解析結果に基づいて、ライトパケットの場合に、パケットのキャッシュデータと、格納されるべきキャッシュアドレスとを格納し、リードパケットであり、且つ、キャッシュデータがパケットメモリ１４５に格納されている場合に、キャッシュデータをリードパケットに対するレスポンスデータとして、コアへ出力する。 （もっと読む）

【課題】
実施形態は、複数のバッファ部それぞれに保持されたデータを交換可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、データを保持可能なページバッファを含むＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリとデータバスを介して電気的に接続された複数の記憶部と、前記ＮＡＮＤ型フラッシュメモリ、前記複数の記憶部を制御する制御部とを備え、前記データバスの幅は、前記データの容量よりも小さく、前記制御部は、前記ＮＡＮＤ型フラッシュメモリに書き込み又は読み出しを行うとき、前記ページバッファに保持するデータと前記複数の記憶部のうち１の記憶部に保持するータとを交換することを特徴とする。 （もっと読む）

【課題】デジタルシステムにおけるパワー管理、パワー消費を少なくさせる。
【解決手段】一実施例において、制御回路は、回路ブロックのオペレーションを再初期化するために、パワーダウンされた後にパワーアップされる回路ブロックにオペレーションを送信するよう構成される。オペレーションはメモリ（例えば、レジスタの組）に記憶され、制御回路はメモリに結合する。一実施例において、制御回路は、回路ブロックがパワーダウンされる前にメモリから回路ブロックに他のオペレーションを送信するよう構成される。したがって、システム内のプロセッサがパワーダウンされるとき（したがって、ソフトウェアはその時に実行されない）の間であっても、パワーアップ/ダウンイベントのためにプロセッサを起動させることなく、回路ブロックをパワーアップ又はパワーダウンされる。一実施例において、回路ブロックは１以上のプロセッサに結合されるキャッシュである。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】処理時間の短縮及び消費電力の低減が可能な共有メモリシステムを提供すること。
【解決手段】共有メモリシステムは、アクセス監視機構１１２に対し、動画属性用のクラスタをクラスタメモリ１、２とする定義を行う。アクセス監視機構１１２は、ＤＳＰ（２）１０４が画像の属性情報を付加してメモリアクセスを行うと、クラスタメモリ１、２に対してアクセス許可を示す制御情報１３１をクラスタメモリ空間選択装置１１９に出力する。クラスタメモリ空間選択装置１１９は、制御情報１３１に従って、ＤＳＰ（２）１０４からのアクセスをクラスタメモリ１もしくは２に振り分ける。ＧＰＵ１０５からのアクセスも同様である。複数のクラスタ１１１に分割された共有メモリ１１０を複数のマスタが共有することで、キャッシュメモリのコヒーレンシを保つ。 （もっと読む）

【課題】効率的にデータ転送を高速で行なうことのできるメモリシステムを実現する。
【解決手段】互いに属性の異なる情報を格納する第１および第２のメモリ（６０１，６０２）と、これらの第１および第２のメモリの記憶情報をそれぞれキャッシュする第３および第４のメモリ（６１１，６１２）と、これらの第１および第２のメモリと第３および第４のメモリの間のデータ転送を制御するコントローラを備える。第３および第４のメモリは、しきい値電圧以外の特性を利用して情報を不揮発的に格納する。 （もっと読む）

【課題】性能の劣化を抑制するとともに、消費電力の増加を抑制することができるキャッシュメモリ装置を提供する。
【解決手段】複数のプログラムを切り替えながら実行するプロセッサ部２００に接続されるキャッシュメモリ装置１００であって、タグ格納部及びデータ格納部を含む複数のウェイを備えるセットアソシアティブ方式のキャッシュメモリ１１０と、複数のウェイのうちのヒットするウェイを予測するウェイ予測部１２０と、クロック制御部１１３とを備え、クロック制御部１１３は、第１メモリアクセス命令がプロセッサ部２００で解読された場合に、ウェイ予測部１２０によって予測されたウェイのデータ格納部のみにクロックを供給し、第２メモリアクセス命令がプロセッサ部２００で解読された場合に、ウェイ予測部１２０による予測結果に関わらず、予め定められたデータ格納部にクロックを供給する。 （もっと読む）

【課題】高速化による性能向上、および機能ごとの独立性能設計の容易化を実現しつつ、大容量のキャッシュメモリの搭載を必要としない計算機システムを提供する。
【解決手段】主記憶装置１０１と、複数の仮想プロセッサ上で実行される処理を逐次実行する処理実行部１１１と、複数の仮想プロセッサ間で共用される１次キャッシュメモリ１１３と、仮想プロセッサのプロセッサ数に応じて分割された複数の記憶領域を有し、各仮想プロセッサに各記憶領域が対応付けられ、各記憶領域が、当該記憶領域に対応付けられた仮想プロセッサが利用するデータを記憶する２次キャッシュメモリ１０７と、仮想プロセッサごとのコンテキストを記憶しているコンテキストメモリ１０３と、仮想プロセッサのコンテキストの退避及び復帰を行う仮想プロセッサ制御部１０４と、１次キャッシュ制御部１１２と、２次キャッシュ制御部１０６とを備える。 （もっと読む）

【課題】同期された命令ストリングのプレデコードを保証する。
【解決手段】命令ストリングは、可変長の命令セットおよび組込データ３２０からの命令３１０を含む。命令セットにおける最短長さの命令に等しくなるようにグラニュールを定義し、命令セットにおいて最長長さの命令を構成するグラニュールの数をＭＡＸに定義する。更に、組込データセグメントの終了を判定し、プログラムが命令ストリングにコンパイル又はアセンブルされる場合、長さＭＡＸ−１のパディング３３０を、組込データの終わりに、命令ストリング内に挿入する。パディングされた命令ストリングをプレデコードすると、たとえ組込データが可変長の命令セット内に存在する命令と類似するように偶然に符号化されても、プレデコーダは、パディングされた命令ストリング内の命令との同期を保つ。 （もっと読む）

【課題】圧縮・展開処理時間のオーバーヘッドを少なくし、インターフェースの互換性維持や転送バンド幅の実質的な拡大を実現するメモリデータの圧縮・展開システムを提供する。
【解決手段】上位装置とキャッシュメモリと他の記憶装置とで階層状にデータの授受を行うシステムであって、上位装置の下位に非圧縮データを保持する記憶部その１と、記憶部その１の下位に圧縮データを保持する記憶部その２と、記憶部その２の下位に非圧縮データを保持する記憶部その３と、を備えたことを特徴とするメモリデータの圧縮・展開システム。 （もっと読む）

【課題】キャッシュ全体のヒット率を向上させるキャッシュメモリを提供することを課題とする。
【解決手段】キャッシュメモリにおいて、キャッシュメモリに登録されているデータに優先度を付与する優先度付与手段１０と、キャッシュメモリに設けられ、優先度に基づいて入れ替え対象のデータが選択される優先度有効領域１２と、キャッシュメモリに設けられ、優先度に関係なく入れ替え対象のデータが選択される優先度無効領域１１と、データを優先度無効領域１１に登録するときに、優先度無効領域１１にデータを追加登録することによって入れ替えられるデータの優先度と優先度有効領域１２に登録されているデータの優先度とを比較し、当該比較結果に基づいて入れ替えられるデータを優先度有効領域１２に登録するか否かを判定する判定手段１０を備えることを特徴とする。 （もっと読む）