【課題】 メモリを低消費電力化しながらも、高速なアクセスを可能とする情報処理装置を提供すること。
【解決手段】 本発明の実施形態による情報処理装置は、ＣＰＵと、不揮発性メモリを含む複数のメモリブロックと、前記複数のメモリブロックに接続された内部電圧発生回路と、前記内部電圧発生回路および前記複数のメモリブロックの各々に対応して設けられ、電源との接続をＯＮ／ＯＦＦするスイッチと、前記スイッチのＯＮ／ＯＦＦを制御するデータセットを格納する電源制御データレジスタと、前記電源制御データレジスタにデータセットを設定する電源制御データ管理回路と、前記電源制御データ管理回路は、前記ＣＰＵへ入力されるクロック信号がＯＦＦとなると、前記内部電圧発生回路に接続されたスイッチをＯＮにし、前記複数のメモリブロックに接続されたスイッチをＯＦＦにするデータセットを生成して前記電源制御データレジスタに設定する。 （もっと読む）

【課題】キャッシュエントリの割り当てを制限するキャッシュロックの方法を提供する。
【解決手段】ブロック・ノーマル・キャッシュ割り当て（BNCA）が定義される。BNCAモードにおいて、キャッシュエントリは予め決められた命令によってのみ割り当てられる。ノーマルメモリアクセス命令（例えば、割込コードの部分として）が実行し、キャッシュミスの場合はメインメモリからデータを検索するが、キャッシュエントリの割り当てを許されない。予め決められた命令（例えば、ロックされるキャッシュエントリの確立のために使用される命令）だけがキャッシュエントリを割り当てることができる。ロックされるエントリが確立されると、プロセッサはBNCAモードを抜け、いかなるメモリアクセス命令もキャッシュエントリを割り当てることができる。BNCAモードは、構成レジスタ中の１ビットをセットすることによって指示できる。 （もっと読む）

【課題】稼動中のゲストＯＳの性能を低下させず、かつ、高速でゲストＯＳを起動させる。
【解決手段】仮想計算機システムは、実計算機で複数のオペレーティングシステムを同時実行可能な仮想計算機システムであって、停止したオペレーティングシステム用の主メモリを、稼働中のオペレーティングシステム用のキャッシュ領域に割り当てるキャッシュ割当手段１１と、稼働中のオペレーティングシステム用のキャッシュ領域におけるクリーン領域を、起動するオペレーティングシステムの主メモリに割り当てる主メモリ割当手段１２とを備える。 （もっと読む）

【課題】ラダー言語用のビット演算プロセッサを備えるプラグラマブルコントローラにおいて多発する、リードモディファイライトによるパイプライン処理の中断を防ぐ。
【解決手段】リードモディファイライトの対象データをバッファレジスタにロードするとともに対象データのアドレスをレジスタファイル１５２に保持しておくパイプラインステージＲ（リードステージ）の後ろに、ビット演算及びビットデータのマージを行うパイプラインステージＥＸ（実行ステージ）を設け、その後ろにリードステージＲにて保持したアドレスにマージ結果をストアするパイプラインステージＷ（ライトステージ）を設ける。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】キャッシュを利用するアクセスのみ許されるメモリ領域にかかるキャッシュの一貫性をソフトウェアで維持する。
【解決手段】状態管理部は、第１メモリ領域のうちの自マルチコアプロセッサに割り当てられている領域を、プロセッサコアに割り当てられていない第１の状態と、プロセッサコアのうちの１つに割り当てられ、読み出しおよび書き込みが実行される第２の状態と、１つ以上のプロセッサコアに割り当てられ、読み出しおよび書き込みが禁止されている第３の状態と、に分類し、前記夫々の状態間の遷移を実行する。キャッシュ／メモリ管理部は、前記状態管理部が前記第２の状態から前記第３の状態に遷移させる際、対応するキャッシュをライトバックする。 （もっと読む）

【課題】メインメモリとして用いられる不揮発性半導体メモリに対して効率的に書き込みまたは読み出しを行う。
【解決手段】ホストＯＳ１１は、メインメモリとして用いられる不揮発性半導体メモリ７とキャッシュメモリとして用いられる半導体メモリ６とをアクセスする。キャッシュミス検出部１０ｂは、第１・第２の仮想マシン１３１，１３２の処理において半導体メモリ６に対するキャッシュミスの検出を行う。キャッシュ制御部１０ａは、第１の仮想マシン１３１の処理においてキャッシュミスが発生した場合、不揮発性半導体メモリ７から半導体メモリ６に当該キャッシュミスの原因となったデータをキャッシュ処理する。切替部１１ｂは、第１の仮想マシン１３１の処理においてキャッシュミスが発生した場合、キャッシュ処理が実行される間、実行仮想マシンを第１の仮想マシン１３１から第２の仮想マシン１３２に切り替える。 （もっと読む）

【課題】アクセス時間を短縮する効果を得つつ、消費電力を低減することを目的とする。
【解決手段】キャッシュメモリ１は、セット番号が複数のグループに分けられ、そのグループ毎にタグメモリブロックを有するとともに、各タグメモリブロック内にそのグループに属するセット番号毎に複数の領域からなるタグアレイを有するタグメモリ７と、前記グループ毎にデータメモリブロックを有するとともに、各データメモリブロック内にそのグループに属するセット番号毎に複数の領域からなるデータアレイを有するデータメモリ８とを備える。キャッシュメモリ１は、要求されたデータのセット番号が属するタグメモリブロックの各領域とデータメモリブロックの各領域とから並列してデータを読み出す。 （もっと読む）

【課題】高速化による性能向上、および機能ごとの独立性能設計の容易化を実現しつつ、大容量のキャッシュメモリの搭載を必要としない計算機システムを提供する。
【解決手段】主記憶装置１０１と、複数の仮想プロセッサ上で実行される処理を逐次実行する処理実行部１１１と、複数の仮想プロセッサ間で共用される１次キャッシュメモリ１１３と、仮想プロセッサのプロセッサ数に応じて分割された複数の記憶領域を有し、各仮想プロセッサに各記憶領域が対応付けられ、各記憶領域が、当該記憶領域に対応付けられた仮想プロセッサが利用するデータを記憶する２次キャッシュメモリ１０７と、仮想プロセッサごとのコンテキストを記憶しているコンテキストメモリ１０３と、仮想プロセッサのコンテキストの退避及び復帰を行う仮想プロセッサ制御部１０４と、１次キャッシュ制御部１１２と、２次キャッシュ制御部１０６とを備える。 （もっと読む）

【課題】上位装置との入出力性能への影響を最小限に抑制しつつ稼働状態のままキャッシュメモリの構成を変更することを可能とすること。
【解決手段】データ転送制御部が、ライトアフター方式を用いてキャッシュメモリを経由してデータを転送しながら、キャッシュメモリの対象領域に対する入出力が一定未満となったことを契機に、ライトアフター方式からライトスルー方式に切り換えてキャッシュメモリを経由してデータを転送する。その後、プロセッサは、キャッシュメモリの対象領域に対する入出力がなくなったことを契機に、キャッシュメモリの対象領域に関する構成を変更する。 （もっと読む）

【課題】キャッシュメモリを有効に活用できるマルチプロセッサシステムおよびマルチプロセッサシステムの制御方法を提供することである。
【解決手段】本発明にかかるマルチプロセッサシステムは、複数のＣＰＵ１１〜１４と、複数のＣＰＵ１１〜１４に対応して設けられた複数のキャッシュメモリ２１〜２４と、複数のキャッシュメモリ間のキャッシュコヒーレンシを保つスヌープ制御部３０と、キャッシュメモリ間のキャッシュコヒーレンシを取らない空間５２が割り当てられた共有メモリ５０と、を備える。ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 （もっと読む）

本出願では、マルチコアプロセッサ内で割込みを処理するための技術が概説される。コア別の割込みマスク（「ＣＩＭ」）を、マルチコアプロセッサ内の特定のプロセッサコアへの割込みの割当てに影響を及ぼすように適合させることができる。ＣＩＭを評価することにより利用可能なプロセッサコアを識別することができる。マルチコアプロセッサによって受け取られる割込みサービスルーチン（「ＩＳＲ」）を伴う割込みは、ＣＩＭによって識別される利用可能なプロセッサコアのうちの１つまたは複数に割り当てることができる。 （もっと読む）

【課題】本発明の課題は、論理的に複数の分割領域に分割されたハードディスクの特定の分割領域に対するデータ処理速度を高速化することができるようにすることにある。
【解決手段】本発明に係る複合記憶装置１０は、第１記憶媒体１４１、第２記憶媒体１４２および記憶領域対応付け部１２を備える。第１記憶媒体は、記憶領域１４１ｂが論理的に複数の分割領域ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４に分割されている。第２記憶媒体は、複数の分割領域のうち少なくとも１つの分割領域の記憶容量以上の記憶容量を有している。また、この第２記憶媒体は、データ処理速度が第１記憶媒体のデータ処理速度よりも高速である。記憶領域対応付け部は、第２記憶媒体の記憶容量以下の記憶容量を有する第１記憶媒体の分割領域のうち少なくとも１つの分割領域に第２記憶媒体の記憶領域１４２ｂを対応付ける。 （もっと読む）

【課題】複数のＯＳを切り替え可能な情報処理装置において、あるＯＳが保持する情報を他のＯＳから保護することができる情報処理装置を提供する。
【解決手段】第１のＯＳ及び第２のＯＳを切り替え可能な情報処理装置であって、第２のＯＳから、第１のＯＳへの切替処理において、ＣＰＵ内部をクリアし、第２のＯＳが管理するデータを記憶しているメモリ領域５０５，５０６を遮断することにより、第２のＯＳが管理するデータを第１のＯＳから保護する。 （もっと読む）

【課題】コストの増大を抑制でき、デバッグの実行に要する時間の低減を可能とするキャッシュシステムを提供すること。
【解決手段】複数に分割されたメモリ領域を単位としてキャッシュ容量を変更可能であって、デバッグモードにおけるアクセスに関するアクセス履歴情報を作成する履歴作成手段である履歴作成部１１２を有し、デバッグモードにおいて、複数に分割されたメモリ領域のうちの少なくとも一つのメモリ領域へのキャッシュアクセスが制限され、キャッシュアクセスが制限されたメモリ領域へアクセス履歴情報が格納される。 （もっと読む）

【課題】 画像形成装置において、大容量の画像データ等を扱うための連続した大容量のメモリ空間の確保を容易にすること。
【解決手段】 従来の仮想メモリシステムでは、ＯＳがメモリ空間を管理するために、取得するメモリの容量制限やＯＳ管理におかれたメモリ取得・解放動作によって引き起こされたフラグメンテーション等により、連続した大容量のメモリを取得することが困難であったが、物理メモリ空間をＯＳ管理領域とＯＳ非管理領域に分けて仮想メモリ空間に割当て前記ＯＳ非管理領域へのアプリケーションプログラムからのアクセスを可能とするＯＳ非管理メモリ領域管理部を有することにより課題を解決した。さらに、ＯＳメモリ領域管理部はウィンドウ領域を経由して、デバッグ用途などでのカーネルから非管理領域へのアクセスも可能となる。 （もっと読む）

【課題】複数のプロセッサが周辺装置を共有しても、当該周辺装置に割り当てられたアドレス空間の重複に起因する誤動作を確実に防止し得るマルチプロセッサシステムを提供する。
【解決手段】マルチプロセッサシステム１は、複数のプロセッサとバスを介して接続されたアドレス変換部３５を有する。アドレス変換部３５は、複数のプロセッサのうちアクセス要求を発したプロセッサからのアドレス情報を共有メモリ空間内のアドレス情報に変換する。共有メモリ空間は、複数のプロセッサにそれぞれ対応する複数のアドレス領域を有している。アドレス変換部３５は、アクセス要求を発した当該プロセッサからのアドレス情報を、当該プロセッサに対応する当該アドレス領域内のアドレス情報に変換する。 （もっと読む）

【課題】中断後に再度起動する場合に迅速に希望するアプリケーションを使用することが可能なプログラム、コンピュータ及び制御方法を提供する。
【解決手段】ＶＭ２上で動作する複数のアプリケーション２１２が使用するＲＡＭ１２の各使用領域を領域ファイル１５１に記憶する。運転中のＶＭ２に対する中断命令を受け付けた場合、複数のアプリケーション２１２が使用するＲＡＭ１２上の情報をＨＤ１５へ保存する。そして、中断中のＶＭ２に対する起動命令を受け付けた場合、複数のアプリケーション２１２の内、ＨＤ１５からＲＡＭ１２の使用領域へ優先的に復元するアプリケーション２１２を選択する。 （もっと読む）

【課題】 画像形成装置において、大容量の画像データ等を扱うための連続した大容量のメモリ空間の確保を容易にすること。
【解決手段】 従来の仮想メモリシステムでは、ＯＳがメモリ空間を管理するために、取得するメモリの容量制限やＯＳ管理におかれたメモリ取得・解放動作によって引き起こされたフラグメンテーション等により、連続した大容量のメモリを取得することが困難であったが、物理メモリ空間をＯＳ管理領域とＯＳ非管理領域に分けて仮想アドレス空間に割当て、前記ＯＳ非管理領域へのアプリケーションプログラムからのアクセスを可能とするＯＳ非管理メモリ領域管理部を有することにより課題を解決した。 （もっと読む）

【課題】キャッシュのウェイを制限するかどうかをＨ／Ｗ側で判断することにより、Ｓ／Ｗ作成の負荷を軽減するキャッシュ記憶装置を提供する。
【解決手段】キャッシュ記憶装置１００は、ウェイ制限開始アドレスレジスタ１９とウェイ制限終了アドレスレジスタ２０とからなるアドレス範囲格納部１１０と、ウェイ制限判定部２１、置換ウェイ制御部１７等を備えている。アドレス範囲格納部１１０は、所定のアドレスの範囲を示すアドレス範囲情報を格納する。ウェイ制限判定部２１は、キャッシュ対象のキャッシュ対象データを格納するときに、キャッシュ対象データの持つアドレスがアドレス範囲格納部１１０のアドレス範囲情報の示す範囲内かどうかを判定する。置換ウェイ制御部１７は、アドレス範囲に含まれると判定された場合には、ウェイ０、１のうち、最も過去に置換されたウェイを前記キャッシュ対象データを格納するウェイとして選択する。 （もっと読む）