【課題】プログラムの実行時間の測定中にブレークが発生した場合であっても、プログラムの実行時間を正確に測定できるようにする。
【解決手段】本発明に係るプログラムデバッグ装置１は、カウンタ２と、ブレークが発生する直前に実行された命令を特定する情報を保持するブレーク前情報保持部３と、ブレークの終了後に再実行される命令を特定する情報を保持する再実行開始情報保持部４と、通常時において直前に実行された命令と再実行される命令とが連続して実行される場合に要する実行時間を推定し、当該推定された実行時間に基づいて前記ブレークにより前記命令が無効にされたことに起因する誤差を補正するための補正値を生成する測定誤差演算部５とを有する。 （もっと読む）

【課題】アクティブなスレッドが各サイクルでプログラム命令を発行することを可能にする。
【解決手段】マルチスレッディングプロセッサ４は、種々のプログラムスレッド１０からのプログラム命令をインターリーブして、細粒度マルチスレッディングを実行する。スレッドパフォーマンス監視回路機構３０は、個々のプログラムスレッドのパフォーマンスパラメーターを監視して、パフォーマンス値を生成する。発行制御回路機構２８は、これらのパフォーマンス値を読み取り、スレッド切り替えイベントが発生する際に、いずれのプログラムスレッドを次に選択してアクティブとするべきかを判定する。測定されるパフォーマンスパラメーターは、プログラムスレッドが、プロセッサ内の実行回路機構１２による実行のためのプログラム命令を提供することが可能な、サイクルの比率を含み得る。 （もっと読む）

【課題】マイクロアーキテクチャの性能をモニタリングし、そのモニタリングされた性能に基づいてマイクロアーキテクチャをチューニングする方法及び装置を提供する。
【解決手段】シミュレーション、解析上の推論、リタイアメントプッシュアウト測定、全体実行時間、およびインスタンス当たりのイベントコストを決定する他の方法によって性能がモニタリングされる。インスタンス当たりのイベントコストに基づき、マイクロアーキテクチャおよび／または実行ソフトウェアは、性能を強化すべくチューニングされる。 （もっと読む）

【課題】ＣＰＵの命令実行解析情報とメモリアクセスの情報を的確に取得する。
【解決手段】オペランドバス（１０５，２０５）に結合された実行部（１０３，２０３）と、制御部（１０１，２０１）とを含む中央処理装置（ＣＰＵ＃０，＃１）と、デバッグ回路（３５）とを設ける。上記制御部は、上記中央処理装置での命令実行解析情報を収集するデバッグ機能部を含む。上記デバッグ回路は、上記命令実行解析情報と上記オペランドバスから得られる情報とをそれぞれ専用の論理回路（１１２，１１４，２１２，２１４）を介して取り込むトレース取得回路（１１０，２１０）と、トレース出力回路（１１１，２１１）とを含む。上記トレース取得回路には、上記命令実行解析情報と上記オペランドバスから得られる情報とを並べ替える並べ替え論理部（１１５，２１５）を設け、的確なトレースを可能にする。 （もっと読む）

本発明は、パイプライン型データプロセッサにおけるトレースデータを与える方法及びシステムである。本発明の態様は、実行パイプラインと並列のトレースパイプラインを設け、条件付き命令が完了したかどうかについてのトレース情報を与え、プロセッサの割り込みステータスについてのトレース情報を与え、プロセッサ内の命令を、やはりトレース情報を生成する機能的に等価な命令と置き換え、トレース出力バッファの占有率に基づいて、プロセッサ内の命令のスケジューリングを修正することを含む。 （もっと読む）

【課題】パイプライン処理の実行状況を可視化する際に、ループ部分の表示を適切に簡略化して視認性を高める。
【解決手段】ループ情報記憶手段１１は、ループ処理の対象となる命令のアドレスを特定するループ定義情報１１ａを記憶する。動作情報記憶手段１２は、パイプラインに投入された命令のアドレスと当該命令に対するパイプライン処理の実行状況を示す情報とを含む動作情報１２ａを記憶する。ループ判定手段１３は、ループ定義情報１１ａを参照して、動作情報１２ａで示される各パイプライン処理がループ処理を構成するか否か判定する。出力手段１４は、ループ処理を構成すると判定されたパイプライン処理のうち所定のループ回数分のパイプライン処理の実行状況と、ループ処理を構成しないと判定されたパイプライン処理の実行状況とを視覚的に表した可視化情報１４ａを出力する。 （もっと読む）

【課題】プロセッサが実行していた異常終了直前の命令データを特定することができる。
【解決手段】ＬＳＩ１０は、バス１３を介してプロセッサ１２に入力された命令データを処理するパイプライン１５、及びパイプラインに１５よって処理された命令データが入力され、命令データに従って演算処理を行う演算実行回路１６を有するプロセッサ１２と、パイプライン１５から演算実行回路１６に入力される命令データを格納する記憶回路１４と、を有するものである。 （もっと読む）

【課題】 プロセッサモジュールの挙動をトレース可能であり、且つアプリケーション処理回路の挙動をも選択的にトレースできるマイクロプロセッサを提供する。
【解決手段】 命令を実行して命令の種類及び命令の命令長の情報を生成するプロセッサモジュール３と、プロセッサモジュール３と協調して動作し、特定のアプリケーションを処理するアプリケーション処理回路５と、命令長の情報から命令の実行アドレスを算出するアドレス算出回路４３と、算出された実行アドレスが指定アドレス区間内である場合にアプリケーション処理回路５からデータを取得するデータ取得回路４４と、取得されたデータを実行状況の情報と共に格納するトレースメモリ４６とを備える。 （もっと読む）

【課題】 本発明が解決すべき課題とするところは、将来予想される配線遅延を克服すること等である。
【解決手段】 並列に動作する複数のクラスタを有するプロセッサにおいて、使用されるクラスタの数は動的に変わり得る。各プログラムフェーズの開始で、インターバルのための構成オプションが最適な構成を決定するために実行される。これは、次のフェーズ変化が検出されるまで用いられる。該最適な命令インターバルは、最小インターバルで始めて、ある低安定率が達成されるまでそれを倍加することにより決定される。 （もっと読む）

【課題】
ロード命令のトレース時に、データアクセス情報をインデックス情報として使用することなく、トレース制御情報とリードデータ情報の対応付けを可能とする。
【解決手段】
トレース制御回路１５は、ロード命令実行時のデータアクセス情報及びロード命令実行時にデータアクセス情報が格納されるロード／ストアバッファ１０４のＩＤ（ＡＩＤ）を受信する。次に、受信したデータアクセス情報に基づいてトレース制御情報ＴＣを生成し、受信したＡＩＤに応じて、生成したトレース制御情報ＴＣを格納するバッファを、トレース制御バッファ１５３Ａ乃至Ｄから選択する。続いて、ロード命令実行後のリードデータ情報及びロード命令の実行に使用されたロード／ストアバッファのＩＤ（ＲＩＤ）を受信する。最後に、ＲＩＤに基づいて、トレース制御バッファ１５３Ａ乃至Ｄからトレース制御情報ＴＣが格納されたバッファを選択する。 （もっと読む）

【課題】外部からのアクセスを効果的に禁止することのできるマイクロプロセッサを提供する。
【解決手段】プロセッサコア１１０を備えたマイクロプロセッサ１００であって、外部から取得した情報が暗号化された暗号化情報である場合に、当該暗号化情報を復号化し、平文を得る復号化手段１３４と、復号化手段１３４によって復号化された平文を保持する平文保持手段１２３と、復号化手段１３４による復号化が施されたか否かに基づいて、平文に対し保護又は非保護を示す保護属性を付与する保護属性付与手段１３５と、平文保持手段１２３に保持されている平文へのアクセス要求を取得するアクセス要求取得手段１２４と、アクセス要求取得手段１２４が取得したアクセス要求の要求種別を特定する要求元特定手段１２４と、要求元および保護属性に基づいて平文へのアクセスを制限するアクセス制御手段１２４とを備えた。 （もっと読む）