【課題】処理のリアルタイム性を維持しつつ効率的な処理を行うと共に、データの不整合が生じるのを防止すること。
【解決手段】複数のスレッドに対応した複数のレジスタ領域と、実行スレッドを切り替えるスレッド制御手段と、スレッド切り替えタイミングの直前に実行される命令を含み、当該命令以前に実行される所定数の命令の中に、特定の記憶媒体からデータを読み込んで実行スレッドに対応したレジスタ領域に格納する特定の命令が含まれるか否かを判定する特定命令判定手段と、を備え、所定数の命令の中に特定の命令が含まれると判定された場合には、特定の命令と切り替え先のスレッドの命令とを並行して実行させると共に、特定の命令を実行したスレッドに対応したレジスタ領域に特定の記憶媒体から読み込んだデータを格納するように制御するマルチスレッド・プロセッサ。 （もっと読む）

【課題】 CPUインターフェース回路内にステートアクセス数を保持したレジスタを持ち、レジスタの設定値によりCPUからの複数のステートアクセスに対応したCPUインターフェース回路において、動作途中にステートアクセス数を保持したレジスタ値が変化してしまった場合、速やかに所望のステートアクセスに復帰することを課題とする。
【解決手段】 現在のステートアクセス数を保持するレジスタと現在より前のステートアクセス数を保持するレジスタを持ち、比較回路により現在と現在より前のレジスタ値を比較し変化を検知したら、CPUに対して割込み信号を発生する。CPUは割込み信号を検知したらCPUインターフェースに対して復帰処理を行う。 （もっと読む）

【課題】分岐命令に対して適正な分岐先命令を実行する。
【解決手段】演算部１１は、分岐処理を含む処理命令をパイプライン処理により実行する。分岐決定部１３は、演算部１１が分岐命令を実行するとその実行結果に基づいて、分岐命令の次に実行する分岐先命令を特定した分岐情報を出力する。演算部２１は、演算部１１が実行する処理命令を、パイプライン処理により、演算部１１よりも所定時間だけ遅れて実行する。パイプライン制御部２２は、分岐決定部１３が出力した分岐情報を受け付けると、受け付けた分岐情報に対応する分岐先命令の演算部２１による実行を開始する。 （もっと読む）

【課題】 プロセッサの動作を徐々にスローダウン・モードにするシステムおよび方法を提供する。
【解決手段】 漸進的スローダウン・モードは、命令の発行がステージングスキームに従って減速するプロセッサ内で発行ユニットの動作を減速する複数の段階を有する。プロセッサの動作を次第に遅くすれば、プロセッサはライブロック状態から抜け出すことができる。さらに、速度の減速が徐々に行われるので、プロセッサは、種々の程度のライブロック状態を柔軟に回避することができる。例示としての実施形態の機構は、もっと深刻でないライブロック状態に対する小さな性能上の影響を取り上げ、ライブロック状態がもっと深刻な場合にプロセッサの性能への影響を増大するだけで、ライブロック状態の深刻さをベースとするプロセッサの性能全体に影響を与える。 （もっと読む）

【課題】 エミュレート後のプロセッサの仮想動作タイミングを最適化する。
【解決手段】
エミュレート後のバスアクセスサイクル数を正しく見積もる。そのために、プロセッサ（ＭＩＰＳ）から命令を発行したときのバスアクセスにかかるサイクル数を、その要因ごとに分割し、それぞれの要因毎にかかるサイクル数の総和として、そのバスアクセスサイクル数を見積もる。例えばBusArbiterオブジェクトが、ＭＩＰＳからの要求を遂行するペリフェラルフェラレルから当該要求の遂行に要した実質時間を表すデータを受け取るとともに、ＤＭＡコントローラから現在のＤＭＡの状態を受け取り、これらをＭＩＰＳに伝える。ＭＩＰＳは、実質時間に応じて自己の仮想動作タイミングを最適化する。 （もっと読む）

【課題】 パイプラインを有するプロセッサの動作サイクル数を正しく見積もることができるエミュレータを提供する。
【解決手段】
ＭＩＰＳコアに対応するＭＩＰＳオブジェクト１０２と、パイプラインに対応してその前後が関連付けられ、ＭＩＰＳオブジェクト１０２の制御に従ってそれぞれ並列かつ独立に動作可能な複数段の処理ブロック１０３〜１０６と、入力されたインストラクションのステップ毎に、複数段の処理ブロック１０３〜１０６のうち最も動作した処理ブロックの動作サイクル数を保持するステップサイクル数保持用レジスタ１０１とを備えてエミュレータを構成する。ＭＩＰＳオブジェクト１０２は、ステップサイクル数保持用レジスタ１０１に保持されている動作サイクル数を当該ステップにおけるパイプラインの実行ステップサイクル数として出力する。 （もっと読む）

【課題】有効アドレス範囲外からの命令プリフェッチ動作を抑止し、実使用時におけるＲＥＡＤＹ信号待ちによるバスアクセスのハングアップや動作シミュレーション時における不定値の伝播による回路のハングアップを回避できるようにしたプロセッサを提供する。
【解決手段】命令プリフェッチ先アドレスＡＤＤｘの有効アドレス範囲を指定できる判定回路２２を備え、制御回路２３は、命令プリフェッチ先アドレスＡＤＤｘが有効アドレス範囲内にある場合には、命令プリフェッチ実行回路１２が命令プリフェッチ先アドレスＡＤＤｘによる命令プリフェッチを実行し、また、命令プリフェッチ先アドレスＡＤＤｘが有効アドレス範囲内にない場合には、命令プリフェッチ実行回路１２が命令プリフェッチ先アドレスＡＤＤｘによる命令プリフェッチを実行しないように制御する。 （もっと読む）

【課題】プログラムを３段以上のパイプラインステージにより実行する複数の命令セットを備えたプロセッサのシミュレーションモデルにおいて、命令シミュレーションと割り込みやバスなどを介した外部モデルとの入出力をサイクルレベルで高速かつ高精度に実行する。
【解決手段】プロセッサの動作をフェッチステージ、実行ステージ、メモリおよびライトバックステージの３段のステージに集約し、それぞれのステージに必要に応じてウェイト制御を行うプロセッサモデルを備える。さらに、プロセッサモデルが外部のバスモデルと通信するデータをトランザクションとして定義し、プロセッサモデルはバス使用リクエスト、アドレス、データ転送量、リード／ライト区分を含む情報をバスモデルへ渡し、バスモデルからバス使用許可が得られるとトランザクションを一括して転送する。 （もっと読む）

集積回路は、各ステージが非遅延型ラッチ４、遅延型ラッチ８、及び比較器６を有する複数の処理ステージを備える。非遅延型ラッチ４は非遅延獲得時に処理論理回路２からの出力を獲得する。それより後の遅延獲得時に、遅延型ラッチ８は処理論理回路２からの値を獲得する。比較器６は、これらの値を比較し等しくない場合、これは非遅延値が遅延値と交換されるべきであることを示す。非遅延値は、その獲得に続いて即座に次の処理ステージに渡され、クロックの開閉制御のようなエラー回復機構は、次の処理ステージによって発生した誤りのある処理を抑制するために使用されると共に、クロックを再開する前に正しい信号が次の処理論理回路によって伝搬されることを可能にする。クロック周波数、動作電圧、ボディバイアス電圧、温度等のような集積回路の動作パラメータは、全体の性能を向上させる方法で有限のゼロでないエラーレートを維持するために調節される。
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第１及び第２のパイプラインステージ、並びに当該パイプラインステージの間に配置されたラッチを含み、イネーブル信号に応じて当該ラッチがオープン及びクローズされるノーマルモード、並びに当該ラッチのオープン及びクローズに関連付けられた電流ピークを低減するために当該ラッチのオープンが維持される低減モードで動作するように構成された電子回路であって、電力分析技術を用いて複合することがより困難な電子回路が提供される。
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