【課題】低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することで、復帰動作で消費される電力を低減する。
【解決手段】半導体記憶装置１０は、複数のビット線２ａ，２ｂ…のそれぞれを充電する充電回路４と、帰還経路５ａの配線にダミービット線３が用いられているリングオシレータ５と、リングオシレータ５の発振回数が、複数のビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタ６と、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を開始させるとともにリングオシレータ５の発振を開始させ、カウンタ６から出力された検出信号に応じて、充電回路４による複数のビット線２ａ，２ｂ…の充電を終了させる制御回路７と、を有する。 （もっと読む）

【課題】動作速度および信頼性を維持しながら、消費電力を低減したＳＲＡＭの実現。
【解決手段】複数のワード線WLと、複数のローカルビット線対LBL,LBLXと、複数のローカルビット線対の複数のワード線との交差部に設けられた複数のメモリセルC0-Cmと、複数のローカルビット線対毎に設けられた容量共通化回路BCと、複数の容量共通化回路を接続する共通接続ラインCLNと、複数のローカルビット線対に接続されるグローバルビット線対GBL,GBLXと、を有し、容量共通化回路は、対応するローカルビット線対と共通接続ラインの間に接続された２個のＮチャネルトランジスタを有するスタティックＲＡＭ。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】８Ｔr ＳＲＡＭにおけるハーフセレクト問題を解決でき、同時に、従来のライトバック手法で問題となっていたハーフセレクト列における充放電電力削減を実現できる半導体記憶装置を提供する。
【解決手段】８Ｔr ＳＲＡＭにおいて、１）列方向のメモリセル群の各メモリセルの読出し用ビットライン（ＲＢＬ）から保持データを読出すことが可能で、読出されたデータに応じて、ハーフセレクト列のメモリセルのみ、書込み用ビットラインを駆動するビットラインハーフ駆動回路と、２）ビットラインハーフ駆動回路のイネーブル信号（ＤＲＮ）と列選択信号（ＣＬＥ）とを入力してビットラインハーフ駆動回路を活性化させる選択信号回路と、３）列方向のメモリセル群の書込み用ビットラインをイコライズし、書込み用ビットラインのプリチャージを行わないイコライザー回路を備える。 （もっと読む）

【課題】設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することが可能な半導体記憶装置を提供すること。
【解決手段】本発明にかかる半導体記憶装置は、複数のメモリセルと、複数のワード線ＷＬ０〜ＷＬｍ−１と、複数のビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１と、複数のビット線対の何れかをデータ線対ＤＬＴ，ＤＬＢに接続するカラムセレクタ１３と、データ線対ＤＬＴ，ＤＬＢをプリチャージするプリチャージ回路１４と、データ線対ＤＬＴ，ＤＬＢの電位差を増幅するセンスアンプ１５と、プリチャージ後のデータ線対ＤＬＴ，ＤＬＢの電位差がセンスアンプ１５によって増幅され始めてから所定期間経過後のデータ線対ＤＬＴ，ＤＬＢの電位に基づいて、センスアンプ１５を駆動する電流を制御する制御回路１６と、を備える。 （もっと読む）

【課題】メモリセルにデータを書き込む前のプリチャージ回数を低減する。
【解決手段】プリチャージ回路３_０〜３_ｋはカラムごとに設けられ、リード時およびライト時にビット線をプリチャージし、プリチャージ制御回路７_０〜７_ｋは、プリチャージ回路３_０〜３_ｋごとに設けられ、自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋの電位および書き込みデータＤｗに基づいて自カラムのビット線ｂｌｔ_０〜ｂｌｔ_ｋのプリチャージを制御する。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】選択セルからデータを読み出す際に、選択セルとワード線を共有する非選択セルを介して放電される非選択カラムのビット線の電荷量を低減する。
【解決手段】ダミーセル１４は、メモリセルアレイ１１のロウごとに設けられ、メモリセル１２の読み出し動作を模擬し、ダミービット線対ＤＢｔ、ＤＢｃは、ダミーセル１４から読み出されたデータに基づいて相補的に駆動され、読み出し制御部は、ダミービット線対ＤＢｔ、ＤＢｃの電位差に基づいてメモリセル１２の読み出し動作を制御する。 （もっと読む）

【課題】半導体記憶装置におけるマルチビットエラーの発生を抑制する。
【解決手段】複数のカラムを有し、互いに異なる１つのデータの入出力端子に各々が対応づけられるブロック（１Ｉ／Ｏビットに対応するセルアレイ）２６Ａ、２６Ｂを複数有し、それらをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイを備え、第１のメモリセルアレイのブロック２６Ａ−０、２６Ａ−２と第２のメモリセルアレイのブロックブロック２６Ｂ−１、２６Ｂ−３とを組とし、第１のメモリセルアレイのブロック２６Ａ−１、２６Ａ−３と第２のメモリセルアレイのブロック２６Ｂ−０、２６Ｂ−２とを組としてアドレスを割り当て、あるアドレスに対するアクセスにおいて、各メモリセルアレイにてそれぞれ１つおきのブロックの出力がデータとして出力されるようにする。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。
【解決手段】ビット線負電位回路１７は、メモリセル１２への書き込み時にビット線ＢＬ、ＢＬＢのロウ電位を負電位とし、ダミービット線ＤＢＬ、ＤＢＬＢの駆動時のダミービット線ＤＢＬ、ＤＢＬＢの電位に基づいて、ビット線ＢＬ、ＢＬＢを負電位にするタイミングを制御し、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢの周辺の寄生容量に基づいて負電位を設定する。 （もっと読む）

【課題】メモリセルのリーク特性、センスアンプの出力特性アンバランスの影響を排除し、メモリセルの欠陥を高効率で確実に検査可能とする。
【解決手段】行列状の複数のスタティック型メモリセル５と、行方向に並ぶメモリセルに共通に接続されたワード線ＷＬｎと、列方向に並ぶメモリセルに共通に接続され相補対を成すビット線対ＢＬＯ、ＮＢＬＯと、ビット線対に接続されメモリセルのデータを外部に出力するセンスアンプと、ビット線対の各々を第１プリチャージ電位に設定する第１及び第２プリチャージ回路７ａ、７ｂと、ビット線対の各々を第２プリチャージ電位に設定する第３及び第４プリチャージ回路７ｃ、７ｄと、ビット線対の各々のビット線電位を外部に出力する第１及び第２検査出力部８ａ、８ｂとを備え、センスアンプからのデータ、第１または第２検査出力部からのビット線電位のうちのいずれかを選択的に出力するように制御可能である。 （もっと読む）

【課題】従来の半導体記憶装置では、負荷トランジスタの負荷テストに多くの時間が必要になる問題がある。
【解決手段】本発明の半導体記憶装置は、格格子状に配置され、データを保持する複数のＳＲＡＭセル３０、４０、３１、４１と、複数のＳＲＡＭセル３０、４０、３１、４１のうち列方向に設けられたＳＲＡＭセル３０、４０を接続するビット線対ＢＬ０Ｔ、ＢＬ０Ｂと、ビット線対ＢＬ０Ｔ、ＢＬ０Ｂに接続され、接続されたビット線対からテスト制御信号ＴＥＳＴに応じて所定の電流を引き抜くソフトライト回路５０、６０と、テスト制御信号ＴＥＳＴに応じて、ＳＲＡＭセル３０、４０の転送トランジスタと同一導電型のトランジスタを介してビット線対ＢＬ０Ｔ、ＢＬ０Ｂにテストプリチャージ電圧を与えるテストプリチャージ回路２０と、を有する。 （もっと読む）

ＳＲＡＭアレイのようなメモリアレイを実装するために必要な面積を減らすための技術が開示される。この技術は、例えば、メモリセルの読み出しのための読出モード及びメモリセルへの書き込みのための書込モードで動作するよう構成されるセンス増幅器を含むメモリアレイ設計において具現されてよい。さらに、共通の列マルチプレクサが、（読み出し及び書き込みのために別個のマルチプレクサを有するのとは対照的に）読み出し及び書き込みの両機能のために使用され得る。
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【課題】高周波数動作化や高速化が可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセルを有するＳＲＡＭコア４７と、ロウアドレス及びカラムアドレスを含むアドレスをクロックに同期してインクリメントし、インクリメントしたアドレスを順次出力するアドレスカウンタ４１ａと、アドレスカウンタ４１ａから出力されたアドレスにおいて、ロウアドレスが切り替わるアドレスの前のアドレスを検知し、検知信号を出力するカウンタアドレス検知回路４２ａと、カウンタアドレス検知回路４２ａから出力される検知信号に応じて、メモリセルに接続されたビット線に対してプリチャージ動作を行うイコライズ制御回路４６ａとを備える。 （もっと読む）

【課題】同期動作の高速化が可能な半導体記憶装置を提供する。
【解決手段】第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。 （もっと読む）

【課題】ビット幅の大きなメモリにおいて入出力回路の制御信号を高速に動作させる。
【解決手段】ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 （もっと読む）