【課題】乗算器を使用しないハードウェア量の少ない演算器構成で、高並列に適したサイクルタイムの高速化が図れるとともに、ＲＯＭを用いなくても内積演算が効率よくかつ精度低下なく行うことができる内積演算装置および内積演算方法を提供する。
【解決手段】複数の入力ベクトル要素を格納する入力要素レジスタ２と、定数ベクトル要素の２のべき乗項と入力ベクトル要素との部分積を求めるバレルシフタ３と、部分積の累算を行う加減算器４と、加減算器の累算結果が格納されるアキュムレータ５と、アキュムレータ５に格納された累算途中の結果の切捨てを行うシフタ６と、定数ベクトル要素の最下位の２のべき乗項の同じ項にかかる全ての入力ベクトル要素の部分積の累算を行わせて順次高位の２のべき乗項にかかる部分積の累算を繰り返して最上位の２のべき乗項まで繰り返させる演算制御手段と、を備えている。 （もっと読む）

【課題】 小さな回路規模で高速に多倍長演算を実現する多倍長演算装置を提供すること。
【解決手段】 本発明の多倍長演算装置１１０は、直列接続される複数の多ビット加算器１２０を含む。本多ビット加算器１２０は、各々が多倍長数の一部を構成する被加数および加数が入力される入力部Ａ，Ｂと、被加数と加数との下位ビットを加算し、和の下位ビットを出力する下位ビット加算器１２２と、加数の上位ビットが被加数の上位ビットに対する減基数の補数であるという関係を満たすか否かを判定する判定回路１２４と、被加数および加数の上位ビットを加算する第１上位ビット加算器１２６と、被加数と加数との上位ビットを加算する第２上位ビット加算器１２８と、判定の結果に対応して第１上位ビット加算器１２６または下位ビット加算器１２２の桁上がりを当該多ビット加算器１２０の桁上がり出力として選択する選択回路１３０とを含む。 （もっと読む）

【課題】装置の複雑化およびデコヒーレンスの増大が抑制できるようにする。
【解決手段】量子状態（量子情報）を保存する複数のメモリ量子ビット１０１と、メモリ量子ビット１０１と相互作用することでメモリ量子ビット１０１と量子状態の交換を行う量子バス１０２と、量子バス１０２に結合する量子ビットから構成されて少なくとも１組の量子演算を行う演算量子ビット１０３と、量子バス１０２に結合する読み出し量子ビット１０４と、読み出し量子ビット１０４の量子状態を読み出す測定器（量子状態測定手段）１０５と、メモリ量子ビット１０１の量子状態を制御する制御部１０６とを備える。 （もっと読む）

【課題】装置規模を小型化し、且つ演算速度を高速化することが可能な定数乗算装置を提供する。
【解決手段】２進６桁の被乗数Ｙの、各桁中に含まれる「１」の個数が４である場合に、１２列、３段の複数の加算点を設定し、被乗数Ｙの最も下の位の「１」が第１桁に存在する場合に、第１段の、第１列から第６列までの加算点の各ａ入力にＮ桁の乗数Ｘの、第１桁から第Ｎ桁までの各数値を入力する。また、第２〜第３段の各加算点に、乗数Ｘを所定の桁だけシフトした数値を入力する。そして、各加算点の３つの入力のうち２以上が常時０となる場合は、この加算点に加算器を設置せず、１つの入力が常時０となる場合にはこの加算点に半加算器（ＨＡ）を設置し、それ以外の加算点に全加算器（ＦＡ）を設置する。このような構成により、装置規模を小型化し、更に演算速度を高速化することができる。 （もっと読む）

【課題】汎用性を有するＮビット幅のレジスタとＮビット幅の加算器とでＮビット幅の複数の数の総和計算が可能な総和計算方法を提供する。
【解決手段】総和計算方法は、Ｎ（２以上の自然数）ビット幅の２進数である複数の数を受け取り、複数の数の同一のビット位置にある１の個数を計数することにより、第ｎ（＝１〜Ｎ）ビット位置の１の個数を各ｎに対して求め、複数Ｍ（２以上の自然数）個のＮビット幅のレジスタにより構成されるＮ列Ｍ行の行列の第ｎ列に、第ｎビット位置の１の個数を表わす２進数を、第１行が最下位ビットで第Ｍ行が最上位ビットとなるように列方向に格納し、第ｍ（＝１〜Ｍ−１）行のＮビット幅のレジスタの最下位ビット以外の格納内容を右（最下位方向）に１ビットシフトして第ｍ＋１行のＮビット幅のレジスタの格納内容に加算する演算を第１行から順番に第Ｍ−１行まで実行することにより総和を求める各段階を含む。 （もっと読む）

【課題】 ０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘを２ⁿ −１で除算する演算回路の提供。
【解決手段】 図３の演算回路は、入力部に入力された０以上２²ⁿ−２以下（ｎは自然数）の数値Ｘの上位ｎビット（すなわちＸ／２ⁿ ）と上記数値Ｘと２進数の数値１とを加算回路にて加算し、その演算結果の上位ｎビット（すなわち上記加算結果を２ⁿ で割った値）を出力部が出力する。この出力部に出力された数値は、数値Ｘを２ⁿ −１で除算した商とすることができる。 （もっと読む）

【課題】演算の高速化を図り、また、小型化を図ることで並列度を高めることが可能な半導体装置を提供する。
【解決手段】半導体装置２０１は、乗数を示す３ビットの第１の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグおよび演算フラグを出力するデコーダＤＥＣ１，ＤＥＣ２と、被乗数を示す２ビットの第１の被乗数データと、シフトフラグ、反転フラグおよび演算フラグとを受けて、シフトフラグに基づいて第１の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、選択したビットを反転フラグに基づいて反転または非反転し、反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを演算フラグに基づいて選択し、第１の乗数データおよび第１の被乗数データの部分積を示す部分積データとして出力する第１の部分積算出部３１〜３８とを備える。 （もっと読む）

【課題】効率的な乗算手法を提供する。
【解決手段】本発明の乗算方法は、ｐ＋ｑ＝ｋ（ｐ、ｑは自然数）を満たすｐ、ｑの２つ以上の組み合わせに対して、ｐビットの値とｑビットの値の積の演算に使用可能なｋビットの演算器を用いて、ｍビットの被乗数ｘとｎビットの乗数ｙの積を乗算演算する乗算方法である。この乗算方法は、ｍ、ｎ、ｋの間に所定の条件が成立する場合に、ｎビットの乗数ｙを分割して、複数の分割乗数を生成するステップと、複数の分割乗数のそれぞれと、被乗数ｘの乗算演算を、ｋビット演算器を用いて実行するステップと、分割乗数のそれぞれと被乗数ｘとの乗算結果をもとに、被乗数ｘと乗数ｙの乗算結果を導出するステップとを含む。 （もっと読む）

【課題】ハードウェア経費を削減することができる除算回路の提供。
【解決手段】許容誤差内の整数除算回路である信号処理装置はポインタ、第一の左シフタ、第二の左シフタ、減数器、乗数器、及び右シフタが含まれる。ポインタは除数の最上位ノンゼロビットを求めて、最上位バイト値を出力する。第一の左シフタは、第一の指数計数を生ずる為に最上位バイト値に従ってシフト操作を行う。第二の左シフタは、第二の指数係数を生ずる為に最上位バイト値に従ってシフト操作を行う。減数器は除数、第一の指数係数、第二の指数係数に従って乗数を計算し、乗数を乗数器に出力する。乗数器は入力値を乗数と掛け合わせその結果を右シフタに出力する。右シフタは計算結果を出力する。 （もっと読む）

【課題】浮動小数点実行ユニットを提供する。
【解決手段】浮動小数点実行ユニットは、浮動小数点計算のために拡張された値域を動的に提供するために浮動小数点値の仮数ビットの部分集合を付加的な指数ビットして選択的に再利用することができる。浮動小数点オペランドの仮数フィールドは第１および第２部分を含むと考えられることができ、その第１部分は、浮動小数点値の仮数を表すように第２部分と連結されることができ、あるいは、拡張された値域を提供するために、浮動小数点値の指数を表すように浮動小数点オペランドの指数フィールドと連結されることができる。 （もっと読む）

【課題】全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。
【解決手段】前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。前記全加算回路は相互に接続されて桁上げチェーンを構成する。前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 （もっと読む）

【課題】 ＤＳＰの大規模化、消費電力の増加を招くことなく、要求される演算精度での演算処理を実行することができ、かつ、演算サイクルを短縮化する。
【解決手段】 アキュムレータ１３１と加算器１２３との間に小数点位置合わせ処理部１１４を介挿した。これは、アキュムレータ１３１が出力する累算値データＰ３とは小数点の位置がずれたデータＰ２Ｌが乗算結果レジスタ１２１から加算器１２３に供給されるとき、乗算結果レジスタ１２１の出力データＰ２Ｌと小数点の位置を合わせるためのビットシフト処理および０方向丸め処理を累算値データＰ３に対して施し、加算器１２３に供給する。従って、加算器１２３およびアキュムレータ１３１のビット幅を不要に増加させることなく、倍精度演算を実行することができる。 （もっと読む）

【課題】本発明は、従来の浮動小数点積和演算を可能としながら、２つの浮動小数点A、Bの加算(A+B)及び減算(A-B)を並列処理する事ができる浮動小数点演算装置を提供する。
【解決手段】本発明は、２つの浮動小数点A、Bに対する加算(A+B)及び減算(A-B)を並列実行するために、従来の浮動小数点積和演算器(FMA)に加え、浮動小数点加算器を一つ備え、加算(A+B)または減算(A-B)のうちで、いずれかが2ビット以上の左シフト正規化が必要であるかを判定する手段を有し、加算(A+B)または減算(A-B)のうちで、2ビット以上の左シフト正規化が必要でない方の正規化論理を省く事で、性能を２倍に向上し回路規模は２倍未満に抑える。 （もっと読む）

【課題】ハードウェア量及び消費電力を削減することができるブースアルゴリズムを利用したフィルタ演算器及び動き補償装置を提供すること。
【解決手段】フィルタ演算器１は、入力データと複数のフィルタ係数からなるフィルタ係数群とをブースアルゴリズムを用いて積和演算する。このため、入力データと隣接するフィルタ係数の差分との乗算を行う２以上のフィルタ乗算ユニット１０ａ〜１０ｄと、隣接するフィルタ乗算ユニットの乗算結果を加算する加算器２３とを備える。フィルタ乗算ユニット１０ｂ〜１０ｄは、ブースのアルゴリズムに従って繰り返し部分積を生成する部分積生成ユニットと、部分積生成ユニットの出力を累積加算する加算器２０とを有する。 （もっと読む）

【課題】より少ない回路量で数値的に大きな誤差をもつエラーを効率的に検出する浮動小数点演算回路を提供する。
【解決手段】上記課題を解決するために、浮動小数点演算回路に、第１の演算結果を出力する第１の演算器１０１と、第２の演算結果を出力する第２の演算器１０２と、第１の演算結果と第２の演算結果とについて所定ビット幅の比較を行う比較回路１０３と、を備える。 （もっと読む）

【課題】少ないハードウェア規模で高速で除算処理を行うこと。
【解決手段】入力制御部１は、除数の正負判定結果を出力制御部５へ出力する一方、除数をＳＢ化して出力する。有効ビット数判定部２は、ＳＢ化除数を入力して、そのビット数を判定して、演算テーブル部３および演算処理部４へ出力する。演算テーブル部３は、ＳＢ化除数と有効ビット数とを入力し、有効ビット数が有効ビット内である場合、その演算テーブルを参照して、ＳＢ化除数の値に対応した商とテーブル使用フラグとを出力する。一方、演算処理部４は、ＳＢ化除数と有効ビット数とを入力して、有効ビット数が有効ビット数にないと判定した場合、除算処理を行う。出力制御部５は、演算テーブル部３からのテーブル使用フラグに基づき、演算テーブル部３からのテーブル読出し結果あるいは演算処理部４からの演算処理結果を商として出力する。 （もっと読む）

【課題】演算速度を維持しつつハードウェア量を削減すること。
【解決手段】フィルタ演算器１０は、ブースのアルゴリズムにしがたって入力データと各フィルタ係数とから部分積を生成する部分積生成ユニット１〜４と、部分積を加算する加算器５１とを有する。部分積生成ユニットは、部分積生成部１ａ、１ｂ、１ｃと、部分積生成部１ｂ、１ｃと加算器５１との間に設けられ、部分積生成部の出力を選択して加算器５１に入力するセレクタ１４、１５と、セレクタ１４、１５を制御する零検出部ｆ１、ｇ１とを有する。各フィルタ係数は、当該フィルタ係数から生成される符号データの１以上が常に０となるものであって、零検出器ｆ１、ｇ１は、それぞれ部分積生成部１ｂ、１ｃが零を出力するとこれを検出し、部分積生成部１ｃの出力を選択さして加算器５１に入力させる。 （もっと読む）

【課題】任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算装置において、複数のディジタル信号同士の加算が必要となる場合にも、新たな記憶素子等の増加による回路規模の増大を回避する。
【解決手段】任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、ディジタルデータと１サンプル前の乗算出力とを加算して乗算器に供給する加算器３０４と、乗算器の出力を加算器３０４へ帰還させるスイッチ３０２とを備える。 （もっと読む）

ディジタル信号プロセッサの設計及び使用のための技術であって、通信（例えば、ＣＤＭＡ）システムにおける伝送を処理することを含む。ブース乗算方法及びシステムのための電力効率の良い符号拡張は、ブース乗算ツリーに符号ビットを適用することを含む。符号ビットは、ブース乗算処理が符号拡張ステップを実行することを可能にする。これは、事前に決められた部分積行の正しい符号を保存するために符号ビットを使用してブース乗算ツリーの事前に決められた部分積行を１要素拡張することをさらに含む。この符号拡張ビットは、キャリー−アウト列中に置かれて、ブース乗算処理の積を拡張する。次に、方法及びシステムは、ブース乗算ツリーの事前に決められた列に置かれた符号ビットにキャリー−アウト値を加算することによってブース乗算ツリーから最終積を形成する。この結果は、符号を有する最終積のサム成分を効率的に拡張しそして最終積のキャリー成分をゼロ−拡張することである。
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【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路は、ダイナミックノード（１０）、複数の入力信号についての論理評価結果に応じてダイナミックノード（１０）の充電状態を変化させる評価回路（３０）、評価回路（３０）のレプリカ回路（４０３）による論理評価結果に応じて論理レベルが変化する制御信号を出力する制御回路（４０）、制御回路（４０）及び外部からそれぞれ制御信号を受け、これら制御信号に従ってダイナミックノード（１０）の初期化の開始及び停止を制御する初期化回路（２０）を備えている。 （もっと読む）