【課題】全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。
【解決手段】前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。前記全加算回路は相互に接続されて桁上げチェーンを構成する。前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 （もっと読む）

【課題】公開鍵暗号システムの使用が増加するにつれて、拡張精度モジュールの算術計算の性能を増大させる拡張精度アキュムレータを提供する。
【解決手段】乗算ユニットが拡張精度アキュムレータを含む。拡張アキュムレータの１つのポーションの内容を汎用レジスタに移動するためのインストラクション（「ＭＦＬＨＸＵ」）、及び汎用レジスタの内容を拡張アキュムレータの１つの部分に移動するためのインストラクション（「ＭＴＬＨＸ」）を含む、マイクロプロセッサのインストラクションが、拡張精度アキュムレータの部分を操作するために提供される。 （もっと読む）

【課題】 ２の補数表示数の乗算回路の回路規模を簡素化する。
【解決手段】 それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。２ｍ＋ｎ−１ビットの全加算器１３の加算結果はデータラッチ回路１４に保持されると共に、１ビット右シフトされて全加算器１３の入力端子Ｂへ戻される。クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。 （もっと読む）

【解決手段】２の補数演算を達成する方法は、複数のバイト値を受信することと、複数のバイト値を第１の部分及び第２の部分に分割することとを含む。更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。この方法はまた、第２の部分を、第２の４対２コンプレッサの第２のセグメントへ入力することと、１からなる第２の値を第２の部分に送り（carry in）、第２の２の補数演算を達成するために、第２の部分のすぐ右側に、１からなる２つの値を加えることとを含む。 （もっと読む）

【課題】乗算結果のオーバーフローを補正し、演算の高速化も図る。
【解決手段】オーバーフロー検出部１０２は、被乗数Ａと乗数Ｂが共に負で絶対値が最大値であるかどうかによって、オーバーフローが生じることを検出する。桁上げ保存加算部１０１ｂは部分積と第１補正値の−１（全ビットが１の値）とを桁上げ保存加算し、Ａ×Ｂ−１に対応した中間和と中間桁上げとを出力する。桁上げ伝播加算部１０４は、中間和と、中間桁上げと、第２補正値とを桁上げ伝播加算して、乗算結果を出力する。上記第２補正値は、オーバーフローが生じない場合には１になり、第１補正値が相殺されてＡ×Ｂが演算結果になる。一方、オーバーフローが生じる場合には０になり、第１補正値によってオーバーフローが補正されたＡ×Ｂ−１が演算結果になる。 （もっと読む）

【課題】
開平演算における商決定は、除算演算の商決定より論理段数が多く複雑なので、処理性能を揃える場合、開平演算基数は除算基数より低く設定される。商決定を高速に行う為、商決定で参照する部分剰余の上位ビットを２補数で保持する回路構成では、基数に従い冗長数の部分剰余下位ビットから２補数の上位ビットへ２補数変換が必要であるが、演算基数が異なると複数の２補数変換回路と切替え回路が必要であり、回路遅延が増加し、処理速度を落す問題が発生する。
【解決手段】
低基数開平演算の基数と高基数除算演算の基数の差分だけシフトした部分剰余を生成する手段を備える事で、開平演算時に、予め部分剰余を下位側にシフトして置くことで、部分剰余計算後の２補数変換回路を高基数除算処理にあわせる事が出来、回路遅延も増加する事なく、演算処理が行える。 （もっと読む）

３つ以上の入力バイナリ数(BIN1〜BIN4)の加算または減算の少なくとも一方を実行する演算回路(AC)を具えた電子装置を提供し、これらの入力バイナリ数の少なくとも２つはそのビット幅が異なる。この演算回路(AC)は、入これらの力バイナリ数(BIN1〜BIN4)の少なくとも１つの符号拡張及び／または０拡張を実行する拡張手段(EU1〜EU3)を具えている。さらに、この演算回路(AC)は、各々が、第１及び第２バイナリ数である２つのオペランドの加算及び／または減算を計算する少なくとも２つの２オペランド演算ユニット(AU1〜AU3)、及び少なくとも１つの前記２オペランド演算ユニット(AU1〜AU3)のオーバーフローを検出し、オーバーフローの検出結果に従い前記演算ユニット(AU1〜AU3)の計算結果を飽和させるオーバーフロー兼飽和ユニット(OSU1〜OSU3)を具えている。
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【課題】
差分絶対値（SAD）を同時進行で又は連続的に計算することができる回路を提供する。
【手段】
本発明の回路は、差分絶対値回路110と第一の加算器ADD1と第一のレジスタREG1と第一の選択回路SEL1とを備える。差分絶対値回路110は第一のデータPM_i,j及び第二のデータPS_i,jを受け取り、AD_i,j＝|PM_i,j−PS_i,j|で示される差分絶対値データAD_i,jを出力する。第一の加算器ADD1は前記差分絶対値データと第一の累計データとを受け取り加算し、第一の和を出力する。第一のレジスタREG1は第一の所定のタイミングシーケンスに基づき前記第一の和を受け取り保持し、差分絶対値データの第一の和を出力する。第一の選択回路SEL1は前記差分絶対値データの第一の和又は０を受け取り選択し、この選択したデータを前記第一の累計データとして出力する。 （もっと読む）