【課題】入力データ数やビット幅が大きい場合の多入力加算、符号付のビット幅混合加算における高速な演算が可能な演算器、及び演算器の設計方法を提供することを目的とする。
【解決手段】演算器１は、レジスタ１００と、入力信号１０２が入力される部分積展開部１０４と、部分積展開部１０４から信号１０６が入力されるカウンタ部１１０と、カウンタ部１１０から出力信号１１５が入力されるｓｕｍ部レジスタ１２０と、カウンタ部１１０から出力信号１１５の桁の桁上げとして出力信号１２５が入力されるｃａｒｒｙ部レジスタ１３０を備え、桁毎の遅延を予測し、予測した遅延に影響しない範囲でカウンタの適用とキャリーセーブのビット幅を最適化し、次の演算器を含めた演算器全体の遅延を最適化したことにより高速な演算器１及び演算器１の設計方法を得ることができる。 （もっと読む）

【課題】 ２ビット以上の２つの値を加算する複数の加算器を用いる場合であっても高速に演算すること。
【解決手段】 演算装置１は、それぞれが２ビット以上の２つの値を加算する第１〜第４のリップル加算器１１，１２１，２１１，２２１を備え、第１加算器１１１のキャリー出力と第２加算器１２１の加算出力の最下位ビットの加算出力との２つの出力の排他的論理和を第３の加算器２１１の最上位ビットの加算入力とし、２つの出力の論理積を第４の加算器２２１の最下位ビットの加算入力とするように構成される。 （もっと読む）

【解決手段】２の補数演算を達成する方法は、複数のバイト値を受信することと、複数のバイト値を第１の部分及び第２の部分に分割することとを含む。更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。この方法はまた、第２の部分を、第２の４対２コンプレッサの第２のセグメントへ入力することと、１からなる第２の値を第２の部分に送り（carry in）、第２の２の補数演算を達成するために、第２の部分のすぐ右側に、１からなる２つの値を加えることとを含む。 （もっと読む）

【課題】加算器に入力されるデータ数を減らし、しかも乗算装置の演算速度を高速化することが目的とされる。
【解決手段】乗算装置は、デコーダ１０１及び加算器１０２を備える。デコーダ１０１は、第０ビット乃至第（２ｍ−１）ビットｂ₀〜ｂ_2m-1、付加ビットｂ_2m、信号生成部ｇ₀〜ｇ_m及び部分積生成部Ｇ₀〜Ｇ_mを有する。付加ビットｂ_2mは、符号なし乗数Ｙについては値０を、符号付き乗数Ｙについては乗数Ｙの最上位ビットである第（２ｍ−１）ビットｂ_2m-1と同じ値を採る。信号生成部ｇ_j（０≦ｊ≦ｍ−１）は乗数Ｙから乗数信号ｔ_j及び加算信号Ｓ_jを生成し、信号生成部ｇ_mは乗数Ｙから乗数信号ｔ_mを生成する。部分積生成部Ｇ_j（０≦ｊ≦ｍ）は乗数信号ｔ_jと被乗数Ｘとに基づいて部分積Ｐ_jを生成する。加算器１０２は、部分積Ｐ₀と、加算信号Ｓ_j-1を下位側に１ビット離して従えた部分積Ｐ_jとを加算する。 （もっと読む）

行範囲設定部（１７２）に設定されている行に対応し、行デコード回路（１７１）よりセレクト信号が出力されていずれかのセレクト信号線（１０３）を選択し、この行の処理回路（１０２）の処理結果をデータ出力線（１０４）に出力させ、列範囲選択部（１０５）に設定されている列のデータ出力線（１０４）に出力された処理結果を行加算器（１０６）で加算する。
（もっと読む）

【課題】
開平演算における商決定は、除算演算の商決定より論理段数が多く複雑なので、処理性能を揃える場合、開平演算基数は除算基数より低く設定される。商決定を高速に行う為、商決定で参照する部分剰余の上位ビットを２補数で保持する回路構成では、基数に従い冗長数の部分剰余下位ビットから２補数の上位ビットへ２補数変換が必要であるが、演算基数が異なると複数の２補数変換回路と切替え回路が必要であり、回路遅延が増加し、処理速度を落す問題が発生する。
【解決手段】
低基数開平演算の基数と高基数除算演算の基数の差分だけシフトした部分剰余を生成する手段を備える事で、開平演算時に、予め部分剰余を下位側にシフトして置くことで、部分剰余計算後の２補数変換回路を高基数除算処理にあわせる事が出来、回路遅延も増加する事なく、演算処理が行える。 （もっと読む）