【課題】復号化回路を備えたメモリコントローラにおいて、シンドロームを算出する処理から誤り位置多項式を導出する処理への処理の引継ぎの円滑化と、誤り位置多項式を導出する処理の効率化を図る。
【解決手段】データ保持回路内の領域、シンドローム保持回路内の領域及び係数保持回路内の領域は、相互に対応関係が定められており、データ保持回路内の第１の領域に保持されたデータに基づいて算出されたシンドロームは、当該第１の領域に対応するシンドローム保持回路内の領域である第２の領域に保持され、当該第２の領域に保持されたシンドロームに基づいて算出された係数は、当該第２の領域に対応する係数保持回路内の領域である第３の領域に保持され、当該第３の領域に保持された係数に基づいて、当該第１の領域に保持されたデータのビットエラーが訂正される。 （もっと読む）

【課題】プログラマブルロジックデバイスにおけるコンフィギュレーションデータのエラーを確実に検出すること。
【解決手段】 論理モジュールを構築する複数のコンフィギュレーションデータのＣＲＣエラーを検出するＣＲＣチェッカを備えたプログラマブルロジックデバイスを有し、プロセス制御における制御対象を制御するコントローラにおいて、定期的に前記複数のコンフィギュレーションデータの擬似エラーを生成してエラー検出状態を作り出し、前記ＣＲＣチェッカが前記擬似エラー以外のエラーを検出すると前記論理モジュールのリセット要求信号を出力するとともに前記プログラマブルロジックデバイスへのアクセスを停止する演算制御手段と、前記演算制御手段と前記プログラマブルロジックデバイスとのアクセスが停止すると前記論理モジュールのリセット要求信号を出力する第１のウォッチドッグタイマを、備えることを特徴とする。 （もっと読む）

【課題】誤り検出符号の変換過程において十分なデータ保護を行う。
【解決手段】データ保護回路４内の生成部１００＿１は、入力データＤ１ｉｎを、これを出力データＤ１ｏｕｔとして出力するための経路(Ｐ２→Ｐ４→Ｐ１０→Ｐ１３)上の一の箇所(例えば、Ｐ２とＰ４の接続ノード)から取得し、第２の誤り検出符号(例えば、ＥＣＣ Ｃ１)を生成する。検査部２００＿１は、入力データＤ１ｉｎを、前記経路上の生成部１００＿１の取得箇所よりも出力側に近い他の箇所(例えば、Ｐ１０とＰ１３の接続ノード)から取得し、第１の誤り検出符号(例えば、パリティＣ２)を用いて入力データＤ１ｉｎの検査を行う。また、接続部３００＿１は、入力データＤ１ｉｎが生成部１００＿１に次いで検査部２００＿１により取得されるよう、生成部１００＿１の取得箇所(Ｐ２とＰ４の接続ノード)と検査部２００＿１の取得箇所(Ｐ１０とＰ１３の接続ノード)とを接続する。 （もっと読む）

【課題】セキュアメモリインターフェースを提供すること。
【解決手段】セキュアメモリインターフェースは、セキュアモードが活性化された場合に、メモリ装置に対する欠陥注入を探知するように読出部、書込部、及びモード選択部を含む。モード選択部は、データプロセッシング部から生成されたメモリアクセス情報を使用してセキュアモードを活性化または非活性化する。従って、データプロセッシング部はメモリ装置に保存されたセキュアデータの量と位置を柔軟に指定することができる。 （もっと読む）

【課題】エラー訂正デコーダを含むメモリコントローラを含むメモリシステムを提供する。
【解決手段】エラー訂正デコーダは、データを受信し、該受信されたデータを第１及び第２データセットにデマルチプレクシングするデマルチプレクサと、それぞれが、第１及び第２データセットを保存する第１及び第２バッファと、エラー検出器と、エラー訂正器と、第１及び第２データセットをマルチプレクシングし、該マルチプレクシングされたデータをエラー訂正器に提供するマルチプレクサと、を含む。エラー訂正器が、第１データセットに含まれたエラーを修正する間に、エラー検出器は、第２バッファに含まれた第２データセットに含まれたエラーを検出する。 （もっと読む）

【課題】コストを抑制しつつシステムの信頼性を向上させることができる二重化情報処理システムを提供する。
【解決手段】データのライト時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３からデータをデータ用メモリ装置４１に書き込む。またこのとき、第２のサブシステム２０では、同一データに基づいて、誤り検出訂正回路２４で生成したチェックコードをチェック用メモリ装置４２に書き込む。データのリード時には、両サブシステム１０，２０により、メモリインタフェースコントローラ１３，２３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。 （もっと読む）

【課題】 複数個のフラッシュメモリに並行してアクセスする場合に、エラー訂正回路の回路規模が増大するのを抑制することができるメモリコントローラ、当該メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法を提供する。
【解決手段】 複数個のフラッシュメモリに対して並行してアクセスする構成のフラッシュメモリシステムで、前記フラッシュメモリから読み出したデータに含まれる誤りの有無を判断する誤り検出手段と、前記フラッシュメモリから読み出したデータに含まれる誤りを訂正する誤り訂正手段と、前記誤り検出手段で誤りが含まれていると判断されたデータだけが、前記誤り訂正手段で誤り訂正が行われるように制御する制御手段とを備え、前記誤り検出手段の個数は、並行してアクセスされる前記フラッシュメモリの個数と同数にし、前記誤り訂正手段の個数は、並行してアクセスされる前記フラッシュメモリの個数より少なくする。 （もっと読む）

【課題】 検査対象アドレスのデータとＥＣＣデータだけについて全データパターンを設定できプログラムによる有効なＥＣＣ機能検査を実行する。
【解決手段】 データ反転回路15は、ＣＰＵ18により検査対象アドレスとデータ部13への書込みデータのビット毎に反転を指定できるビット反転データとが設定されると記憶する。データ反転回路16はＣＰＵにより検査対象アドレスとＥＣＣ部14への書込みデータによりＥＣＣ生成回路12が生成した書込みＥＣＣデータのビット毎に反転を指定できるＥＣＣビット反転データとが設定されると記憶する。また、データ反転回路とデータ反転回路は、ＣＰＵからメモリ17へのアクセスアドレスを検査アドレスと比較する機能を有する。 （もっと読む）

【課題】多値ＮＡＮＤフラッシュメモリは読み出しデータに誤りが発生するために複数ビットのエラーが訂正できるエラー訂正回路が必要だが、フラッシュメモリ内に格納した起動プログラムを実行するシステム起動の際にはＣＰＵが動作していないため、通常アクセス時とは異なり、全てハードウェアで処理を実行するエラー訂正回路を追加する必要があり、システム全体の規模が増大してしまうという問題が生じる。
【解決手段】起動プログラム実行時（システム起動時）のみ、多値ＮＡＮＤフラッシュメモリ３を２値ＮＡＮＤフラッシュメモリと同等の使い方にすることで、エラー訂正回路として２値ＮＡＮＤフラッシュメモリアクセス時に用いる小規模な１ビットエラー訂正回路４を使用することが可能となり、回路規模を削減することが可能になる。 （もっと読む）

【課題】 エラーチェックに用いられるデータを記憶するメモリの容量を比較的小さくすることができるデータ処理装置およびデータ処理方法を提供する。
【解決手段】 データ記憶部１４には、所定のデータが記憶され、記憶された所定のデータがグループ分けされて、複数のデータブロック２０が生成される。コード記憶部１５には、データ記憶部１４に記憶すべきデータブロック２０毎に予め定める符合化処理を施すことによって得られる判定用ＣＲＣ符合データが記憶される。したがって、データ記憶部１４に記憶されるデータに対応する判定用ＣＲＣ符合データをコード記憶部１５に記憶する従来の技術に比べて、コード記憶部１５に記憶する判定用ＣＲＣ符合データのデータ量を少なくすることができる。これによって、従来の技術に比べて、判定用ＣＲＣ符合データを記憶するコード記憶部１５の容量を小さくすることができる。 （もっと読む）