【課題】記憶装置で発生したエラーに対して、簡易かつ的確にエラーを解析し、エラーの状況を取得できるようにする。
【解決手段】故障解析回路は、故障がある記憶領域に記憶された故障データと交替レジスタのデータとを比較する比較回路と、比較回路による比較結果データからエラービット位置を特定する位置特定回路と、を備える。 （もっと読む）

【課題】半導体不揮発性メモリ装置における不良ビットエラーを補償する。
【解決手段】装置は、メモリ装置１２０から古いページを受け取り、そのページが不良ビットを有するか否かを決定する不良ビット検出モジュール１１６を含む。装置は、新しいページを生成する不良ビット修正モジュール１１８を含む。不良ビット修正モジュール１１８は、不良ビットの位置を特定し、不良ビットの好適値を決定し、不良ビットのユーザ値を決定する。不良ビット修正モジュール１１８は、古いページの実質的なデータに対応するビット列に好適値を挿入し、好適値が挿入されたビット列を記録する。不良ビット修正モジュール１１８は、古いページのアドレスに新しいページを格納する。 （もっと読む）

【課題】符号化率の低下を防ぐことができる半導体記憶装置を得ること。
【解決手段】２つ以上のセル周辺回路と、前記セル周辺回路ごとに、前記セル周辺回路により読み出し、書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、を備える半導体メモリ、を備える。さらに、同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、を備えるメモリ制御部、を備える。 （もっと読む）

【課題】高速での読み出し処理が可能な半導体記憶装置１を実現する
【解決手段】ＮＡＮＤ型フラッシュメモリを有する半導体メモリ部３の回路の異常を検知する検知回路１２と、対数尤度比λを用いて軟判定復号する誤り訂正符号により符号化されたデータの復号処理を行う誤り訂正回路１５とを有し、検知回路１２の情報に基づいて、データから生成される対数尤度比初期値λ０が修正される。 （もっと読む）

【課題】より広範な特殊機能レジスタに対し固着の発生を検出することのできる電子制御装置を提供する。
【解決手段】マイコン１０を構成するＣＰＵコア１１は、ＲＡＭ１４に割り当てられた特殊機能レジスタ領域ＳＦＲ１〜ＳＦＲｍに格納された各格納値Ｖ１〜Ｖｍが当初の各設定値Ｅ１〜Ｅｍにそれぞれ一致しない場合に再書込み処理をそれぞれ繰り返し実行し、再書き込み処理の各繰り返し実行回数Ｃ１〜Ｃｍが各既定回数Ｆ１〜Ｆｍにそれぞれ達することをもって特殊機能レジスタ領域ＳＦＲ１〜ＳＦＲｍに固着が生じた旨を判断する。 （もっと読む）

【課題】エラー検出訂正システムを搭載したメモリデバイスを、テストフリー化することを可能としたメモリシステムを提供する。
【解決手段】メモリシステムは、メモリ装置と、前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、前記エラー検出訂正システムが発生するエラー訂正不可能信号に基づいて、エラー訂正不可能な不良領域アドレスに代わって、前記メモリ装置のアドレス進行とアドレス発生初期にぶつからないように進行する内部アドレスを発生するアドレス発生回路と、前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、前記不良領域アドレスに代わって発生すべき代替領域アドレスとして前記アドレス発生回路が発生する内部アドレスを記憶する内容参照メモリと、を有する。 （もっと読む）

【課題】メモリの運用を中断することなく、ハードウェアに起因する障害であるかの判別を行うことのできるメモリ判定システム、メモリ判定方法およびメモリ判定プログラムを得ること。
【解決手段】メモリの出力にコレクタブルＥＣＣエラーが発生したら（ステップＳ２０１：Ｙ）、電圧制御回路は電圧制御線を使用してメモリの印加電圧を許容範囲内で所定時間変動させる（ステップＳ２０３）。この時間内に再びコレクタブルＥＣＣエラーが発生したら（ステップＳ２０４：Ｙ）、固定障害が発生したと判定する（ステップＳ２０６）。それ以外はソフトウェアの障害と判定する（ステップＳ２０８）。本発明では、メモリを運用しながらエージングが可能である。 （もっと読む）

【課題】書き込みの際の異常を確実に検出し、素材データを記録することを可能にする。
【解決手段】フラッシュメモリ８１への素材データの書き込みが完了すると、その書き込みの完了と共にそのデータを読み出す。エラー訂正部１００は、読み出した素材データをデータに付加されているエラー訂正符号に基づいて訂正し、訂正できない場合は、訂正不能である旨をＣＰＵ６０に通知する。ＣＰＵ６０は、この訂正不能の通知を受けると、訂正不能の通知を受けた素材データを書き込み用バッファ５０に保存させる。そして、書き込み用バッファ５０に保存された素材データを、蓄積部８０へ再出力させ、素材データをフラッシュメモリ８１へ再書き込みする。 （もっと読む）

【課題】記憶装置に搭載されるメモリが間欠的に故障し、その後、復旧し再現しない場合には継続して装置を使用し続け、かつ、ハードウェア要因の故障も検出する。
【解決手段】メモリのプログラム領域およびデータ領域をそれぞれ複数の領域に分割すると共に管理領域および予備領域を備え、プログラム領域およびデータ領域の複数に分割した領域のそれぞれについてメモリの正常性を確認し、メモリの異常を検出した回数をそれぞれの領域について記録し、記録された回数が閾値を越えた領域が有るときにはメモリの障害発生と判断し、記録された回数が閾値以下の領域についてはその領域に格納されている情報を予備領域に移動させると共に当該情報の移動回数および移動元の領域のアドレスに対応する移動先の予備領域のアドレスをそれぞれ記録し、この移動回数が閾値を越えたときにもメモリの障害発生と判断する。 （もっと読む）

【課題】メモリのエラー検知において、放射線によるビット反転であるのか、あるいはメモリの故障によるビット反転であるのかを識別可能とする。
【解決手段】内部動作の制御を行うプロセッサ部１と、外部から入力されるデータを記録するメモリ部７と、メモリ部７にデータを書き込むデータ記録部２と、メモリ部７に記録されたデータを再生して出力するデータ再生部３と、データ記録部２によりメモリ部７へ記録されるデータを符号化する符号化部５と、データ再生部３によって再生されるデータを復号化する復号化部６と、符号化部５及び復号化部６による符号化・復号化回数を管理するとともに、メモリ部７のエラーを検知して、エラー検知内容を識別する符号化・復号化管理部４とを備えている。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリなどのブロック単位で管理される不揮発性記憶媒体を用いるときに、利用効率を低下させることなく、適正なデータ読み出しを可能とする。
【解決手段】ＮＡＮＤ型フラッシュメモリが接続されるメモリコントローラ２０には、論理アドレスを、フラッシュメモリの物理ブロックアドレスに変換するアドレス変換部２４を設けている。このアドレス変換部では、不良ブロックに対する代替ブロックを設定する代替ブロックテーブルを用いて、論理アドレス又は論理ブロックアドレスに対して、適正な物理ブロックアドレスに変換する。これにより、不良ブロックの発生を考慮して、同一のデータを複数のブロックに格納することなく、要求されるデータを適正に読み出すことができる。 （もっと読む）

【課題】メモリモジュールとメモリコントローラとの間で発生した異常を検出すると共に、該異常が発生した箇所を判定することが可能なメモリ制御装置及びそれを備える画像形成装置を提供すること。
【解決手段】メモリＩ／Ｆコントローラ１９は、Ｖｃｃ電源、及びＧＮＤ電源に対してメモリモジュール１１と接続された制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎのうち何れかの制御線にＶｃｃ電圧又はＧＮＤ電圧を交互に印加させるスイッチ制御部４１と、スイッチ制御部４１によって制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加させられたＶｃｃ電圧、及びＧＮＤ電圧を検出するＩ／Ｏ制御部２１と、Ｖｃｃ電圧及びＧＮＤ電圧の検出値と、Ｖｃｃ電圧及びＧＮＤ電圧の印加値を比較し、比較結果に基づいて制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの異常原因を判定する比較／判定部４３と、異常原因に関する情報を出力する入出力部２４とを備える （もっと読む）

【課題】 データバックアップを目的として、不揮発性メモリの複数箇所にそれぞれデータを保存する構成において、それぞれの記憶領域にて同時期に故障が生じ難い車両用制御装置を提供する。
【解決手段】 制御主体１のプログラムが参照する制御データを単独で記憶する専用データエリア５２と、該制御データを異なる他の制御データと組み合わせた集合データの形で記憶する集合データエリア５１とで二重化した形で記憶されるとともに、専用データエリア５２では更新対象となる制御データのみが更新され、集合データエリア５１では、更新対象となる制御データの更新を、全ての更新非対象の制御データの同一内容によるリライトとともに実施する。 （もっと読む）

【課題】多ビットのメモリ故障であっても、効率よく、主記憶装置が使用不可になることを回避する。
【解決手段】主記憶装置２の初期化において、主記憶装置初期化／故障検出部６は、キャッシュメモリ５のキャッシュ有効フラグ４ａに’０’を設定し、キャッシュメモリ５を無効とする。その後、主記憶装置２のＳバイト領域に検査データＷを記憶させた後に、主記憶装置２のＳバイト領域を読み取った後、検査データＷの反転データである検査データＷＷを主記憶装置２のＳバイト領域に記憶させて、そのＳバイト領域のデータを読み取る。検査データＷ，ＷＷと読み取ったデータとが同じでない場合、主記憶装置２のＳバイト領域が異常と見なし、そのＳバイト領域をキャッシュメモリ５の任意のメモリ領域に割り付けて該Ｓバイト領域を救済する。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリの耐メモリ破壊性を向上させるとともに、効率的にメモリを使用したデータ及びバックアップデータの保存を行う。
【解決手段】ＮＡＮＤ型フラッシュメモリ１１にデータを保存する際、各ページを順番に使用してデータを保存する。このとき、保存すべきデータごとに識別番号（ＩＤ番号）を付与し、各データのヘッダ部に識別番号を挿入する。データ管理装置は、すべてのページのＩＤ番号を抽出してメモリ管理情報を生成して、各ＩＤ番号によって識別されるデータの保存位置を管理し、未使用であることを示すＩＤ番号が付与された連続したページを特定することで、新たなデータ書き込み用の書き込み可能領域を決定する。また、ヘッダ部のチェックサムによってデータ破壊が認められた場合には、ページをさかのぼって前回保存された同一のＩＤ番号のデータを発見し、このデータを用いてデータ復旧を行う。 （もっと読む）

【課題】簡単に記録装置の寿命を判定できるようにする。
【解決手段】記録メディア１のコントローラ１１は、メモリ１２への書き込み系の処理が行われた場合、メモリ１２のユーザ領域の各消去ブロックからブロック属性情報を取得する。コントローラ１１は、ブロック属性情報に基づいて、ユーザ領域の各消去ブロックにおける、最大消去回数のうち現在までにデータを消去した回数の割合の相加平均であるECR、および、ユーザ領域の予備ブロックが使用されている割合であるURRを算出し、メモリ１２の寿命情報領域に記録させる。本発明は、IC記録メディアに適用することができる。 （もっと読む）

【課題】メモリデバイスの不良ブロックをスペアブロックに置換するための情報に要するメモリサイズを縮小することが可能な記憶装置を提供する。
【解決手段】記憶装置３０は、主記憶媒体としてのメモリデバイス３５と、制御回路３２と、ＲＡＭ３８と、を有し、メモリデバイス３５は複数のデータブロックで形成され、このデータブロックの一部に欠陥ブロックを含み、制御回路３２は、ＲＡＭ３８内に記憶された置換情報を用いて、メモリデバイス３５の欠陥ブロックへのアクセスを、正常ブロックへのアクセスに振り替え、置換情報はＮ個（Ｎ＞＝２）のデータブロックよりなる複数ブロックグループの各々に対して、グループ内に存在するＭ個（Ｍ＜Ｎ）までの欠陥ブロックに正常ブロックが割り当てられている。 （もっと読む）

【課題】フラッシュメモリー及びその使用方法を提供することを目的とする。
【解決手段】フラッシュメモリーの使用方法は、（ａ）シングルチップフラッシュメモリーを提供するステップと、（ｂ）前記フラッシュメモリーをフォーマットし、確実にデータを記憶できないブロックを不良ブロックにマークするステップと、（ｃ）前記フラッシュメモリーにある、前記不良ブロックを含まない利用可能な記憶装置の容量を計算するステップと、（ｄ）前記利用可能な記憶装置を、異なった容量を備える第１の記憶装置と第２の記憶装置に分割するステップと、を備えてなる。 （もっと読む）

【課題】ゲームデータの喪失を防止することができる手段を提供する。
【解決手段】ゲーム機１０はＣＰＵ４０を含み、ゲーム機１０にゲームカートリッジ３２が装着されると、ＣＰＵ４０は、ゲームカートリッジ３２内のＲＯＭ５６および２つのバックアップ領域を有するフラッシュメモリ５８に電気的に接続される。ゲームの進行状況に応じて発生するゲームデータはワークメモリ４４に保存（更新）され、たとえば、ユーザの指示に従って最新ゲームデータがバックアップ領域に書き込まれる。ＣＰＵ４０は、最新ゲームデータを書き込むとき、２つのバックアップ領域のうち、書き込まれた時間がより古いゲームデータを記憶するバックアップ領域を書込対象のバックアップ領域として選択する。このとき、選択されたバックアップ領域への書込みができなければ、直前に書き込まれたゲームデータへの上書きを禁止して、１世代前のゲームデータを残す。 （もっと読む）

【課題】実装段階での画像ＲＯＭの検査時間を短縮することが可能なＲＯＭ検査システム等を提供すること。
【解決手段】表示装置３００が、ＣＰＵ３０１と、ＣＧＲＯＭ３０６と、ＣＰＵ３０１がアクセス可能なアクセス可能領域３０８を有し、ＣＧＲＯＭ３０６にアクセス可能なＶＤＰ３０４とを含んで構成され、ＣＰＵ３０１は、ＣＧＲＯＭ３０６の各アドレス信号線に対応する各アドレスのデータ読み出し制御情報をＶＤＰ３０４に出力するとともに、アクセス可能領域３０８にＶＤＰ３０４によって書き込まれた各アドレスのデータに基づいて検査を行うように構成される。 （もっと読む）