【課題】可変長データに対する演算処理と、固定長データに対する演算処理とを効率的に行なうことが可能なデータ処理装置を提供すること。
【解決手段】データ処理装置１００は、ＳＩＭＤ方式の複数のＰＥ１（５）と、複数のＰＥ１（５）のそれぞれに対応して設けられる複数のＳＲＡＭｓ２と、複数のＰＥ２（７）とを含む。複数のＰＥ１（５）のそれぞれは、対応する１つのＳＲＡＭｓ２に格納されるデータに対して演算を行なう。また、複数のＰＥ２（７）のそれぞれは、対応する複数個のＳＲＡＭｓ２に格納されるデータに対して演算を行なう。したがって、複数のＳＲＡＭｓ２を共有することができ、可変長データに対する演算処理と、固定長データに対する演算処理とを効率的に行なうことが可能となる。 （もっと読む）

【課題】本発明は、単一のＴＡＰ（テストアクセスポート）を介して複数のＴＡＰにアクセスする集積回路を提供する。本来は別々のＩＣで使用されるように設計された、種々の再使用可能なＩＣの一部やモジュールの制御およびテストを統合できるようにする。
【解決手段】第１複製状態マシン（２６）と第２複製状態マシン（２８）をそれぞれ用いることによって、第１状態マシン（２０）と第２状態マシン（２２）のいずれも修正することなく、第１状態マシン（２０）と第２状態マシン（２２）を個別にテストする。 （もっと読む）

【課題】低消費電力かつ小占有面積で高速に論理演算および算術演算処理を実行することのできる半導体信号処理装置を提供する。
【解決手段】ユニット演算子セル（ＵＯＥ）を、複数のＳＯＩトランジスタで構成し、この少なくとも２つのＳＯＩトランジスタのボディ領域（ＳＮＡ，ＳＮＢ）に書込データを格納し、これらの記憶用のＳＯＩトランジスタ（ＮＱ１，ＮＱ２）を直列にまたは単独に読出ポート（ＲＰＲＴＢまたはＲＰＲＴＡ）に結合する。これにより、ユニット演算子セルの記憶データのＡＮＤ演算結果またはＮＯＴ演算結果を得ることができ、データの書込／読出だけで演算処理を行なうことができる。 （もっと読む）

【課題】実行するアプリケーションによって処理性能が大きく変わることなく、ゲート規模やゲート利用率の観点から効率のよい動的再構成プロセッサを得る。
【解決手段】再構成可能演算部３は、積和演算部と並べ替え部とパターンマッチ／換字部と論理演算部のうち少なくとも一つの演算部を有し、かつ、その演算部における入力から出力に至る論理経路が選択可能に構成されている。演算制御部１は、再構成可能演算部３の論理経路情報を演算制御メモリ４に書き込み、再構成可能演算部３は、演算制御メモリ４に記憶された論理経路情報に基づいて、使用する演算部とその論理経路が設定される。 （もっと読む）

【課題】
【解決手段】
本発明は、パックド・データおよびアンパックド・データに基づいて、論理比較および分岐のための命令をプロセッサに実行させるための方法および装置に関する。実施例において、プロセッサは、メモリに接続される。メモリは、第１のデータおよび第２のデータを格納する。プロセッサは、第１および第２のデータの論理比較を実行する。論理比較は、第１および第２のデータの各ビットに実行されてもよく、または特定のビットだけに実行されてもよい。少なくとも１つの実施例において、少なくとも、第１のデータはパックド・データエレメントを含む。論理比較はパックド・データエレメントの最上位ビットに実行される。論理比較は、第１および第２のデータの同じそれぞれのビットの比較を含む。更に、第１のデータのビットと第２のデータの対応ビットの補数との論理比較を含む。これらの比較に基づいて、分岐サポートが実行される。かかる分岐サポートは１つ以上のフラグの設定を含む。そして、それは分岐ユニットによって次々に利用されてもよい。あるいは、分岐サポートは、示された目的コード位置への分岐を含んでもよい。
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【課題】ベクトルプロセッサにおいて、回路規模の増大を抑制しつつ、飽和機能を持つ命令を高速に処理する。
【解決手段】 加減算／シフトユニットＡ２５または加減算／シフトユニットＢ２６で加算処理がそれぞれ行われる時に、飽和処理部２５ａ、２６ａは、ステータスレジスタ２２のＳビットを参照し、Ｓビットが“１”の時、加減算／シフトユニットＡ２５または加減算／シフトユニットＢ２６にて得られた加算結果がオーバーフローまたはアンダーフローしているかどうかをそれぞれ判断し、加減算／シフトユニットＡ２５または加減算／シフトユニットＢ２６にて得られた加算結果がオーバーフローしている場合、その加算結果として“０ｘ７ＦＦＦＦＦＦＦ”を出力するとともに、加減算／シフトユニットＡ２５または加減算／シフトユニットＢ２６にて得られた加算結果がアンダーフローしている場合、その加算結果として“０ｘ８０００００００”を出力する。 （もっと読む）

【課題】 簡易な構成でありながら、データ記憶装置に記憶されているデータの不正コピーを強固に抑制する。
【解決手段】 ＣＰＵ１０とＨＤＤコントローラ１４との間はバス１８によって接続され、ＨＤＤコントローラ１４とハードディスクドライブ１９との間はバス２２ａ、論理回路部１１０、およびバス２２ｂによって接続されている。ここで、論理回路部１１０はＨＤＤコントローラ１４側が出力したビットデータを反転してハードディスクドライブ１９に供給するものであり、これによりハードディスクドライブ１９には本来のデータと異なるビットデータのデータとして記録される。 （もっと読む）

到着するパケットデータで決定性有限オートマトン（ＤＦＡ）グラフをリアルタイムで走査するプロセッサ１１０を提供する。プロセッサは、少なくとも１つのプロセッサコア１２０と、この少なくとも１つのプロセッサコア１２０と非同期に動作するＤＦＡモジュール１３４とを有し、キャッシュコヒーレントメモリ１３０，１０８に格納されたパケットデータでノンキャッシュメモリ１１８に格納された少なくとも１つのＤＦＡグラフを走査する。 （もっと読む）